CN1057869C - 形成半导体器件通孔的方法 - Google Patents

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Abstract

一种形成半导体器件通孔的方法，包括：在已蒸镀下部金属布线层的半导体衬底上的第一绝缘膜上蒸镀金属膜，按预定的第一掩模图形蚀刻金属膜，形成金属布线；形成金属布线后，除去在金属膜上的第一掩模图形，在整个金属布线表面上涂敷第二掩模图形，按第二掩模图形蚀刻金属布线使金属布线突出，在突出的金属布线表面上蒸镀第二绝缘膜，在第二绝缘膜的上部涂敷预定的第三掩模图形，按第三掩模图形蚀刻第二绝缘膜，形成由所述金属布线构成底部的通孔。

Description

形成半导体器件通孔的方法
本发明涉及半导体器件的制造方法，特别涉及在半导体器件中用于上部电极和下部电极的电气接线的半导体器件通孔的形成方法。
通常，在半导体器件中形成通孔，以使电流从外部电源传送至形成下部金属布线层的半导体衬底绝缘膜的有源部位。图3A-3C以剖面图形式概略示出用于形成这样的通孔的现有技术的一组工艺过程。
首先，如图3A所示，在已形成下部布线层的半导体衬底20上蒸镀绝缘膜21，在绝缘膜21上蒸镀如铝之类的金属膜22以形成金属布线，在绝缘膜21上所蒸镀的金属膜22上蒸镀抗反射金属膜23以防止金属膜22的漫反射，在抗反射金属膜23上涂敷感光膜24以使金属布线构成图形，根据感光膜24的图形，蚀刻金属膜22和抗反射金属膜23，从而在绝缘膜21上形成如图3B所示的金属膜22及抗反射金属膜23形态的金属布线。
然后，如图3B所示，在绝缘膜21上蒸镀绝缘膜25以包围金属膜22和抗反射金属膜23，通过在绝缘膜25表面上涂敷另一感光膜26，按感光膜26的图形蚀刻金属膜22和防反射金属膜23，从而形成如图3C所示的通孔。
然而，如图3C所示，在通过上述现有技术形成的通孔27中，为了露出设置在通孔27的下部的金属膜22而过度腐蚀，从而在通孔27的底部即金属膜22的上部产生钻蚀(undercut)28。像这样的钻蚀存在以下的问题，即在钻蚀上部形成金属布线时，由于金属布线在通孔底部的端部变得非常薄，从而减少了金属膜的被膜性，严重时还可使金属布线断线，从而成为降低金属布线的可靠性的原因。
因此，本发明的目的在于提供一种能防止产生钻蚀并能提高金属膜的被膜性和金属布线的可靠性的形成半导体器件通孔的方法。
为了实现上述目的，本发明第一实施例提供了形成半导体器件通孔的方法，其中包括以下步骤：在已蒸镀下部金属布线层的半导体衬底上的第一绝缘膜之上蒸镀金属膜的阶段；在所述金属膜上涂敷具有第一掩模图形的感光膜，按照第一掩模图形蚀刻所述的金属膜，形成金属布线的阶段；除去所述的感光膜，涂敷具有第二掩模图形的感光膜以便在所述整个金属布线表面上形成感光膜图形，通过蚀刻所述的金属膜使所述金属布线突出的阶段；在所述金属布线表面上蒸镀第二绝缘膜，在所述第二绝缘膜上部涂敷具有第三掩模图形的感光膜，通过按第三掩模图形蚀刻第二绝缘膜，从而形成由所述金属布线构成底部的通孔的阶段。
本发明第二实施例提供了形成半导体器件通孔的方法，其中包括以下步骤：在已蒸镀下部金属布线层的半导体衬底上的第一绝缘膜之上蒸镀金属膜的阶段；在所述金属膜上涂敷具有所规定的第一掩模图形的感光膜，通过按所述第一掩模图形蚀刻所述金属膜形成具有突出形状的金属布线的阶段；在所述金属布线表面上涂敷用于形成感光膜掩模图形的感光膜，以便包围所述整个金属布线表面，然后蚀刻所述金属膜以便使所述感光膜仅存在于形成通孔的部位的阶段；在所述金属布线表面上蒸镀第二绝缘膜，在所述第二绝缘膜上部形成所规定的第二掩模图形，按第二掩模图形蚀刻第二绝缘膜从而形成由所述金属布线构成底部的通孔的阶段。
一方面，在本发明所述的第一和第二实施侧中还包括以下增加的步骤：在蚀刻形成在第一绝缘膜上的金属膜而形成金属布线的步骤之前，通过光掩模进行蚀刻时，在金属膜上形成由氮化钛构成的抗反射金属膜以防止由漫反射所引起的不正确蚀刻。
再者，在所述形成通孔的步骤中蚀刻第二绝缘膜以形成通孔时，最好仍通过过腐蚀除去抗反射金属膜以减小通孔电阻。
作为代替的方案，把所述使金属布线突出的步骤和形成通孔的步骤中进行的蚀刻变为干式腐蚀。
在本发明所用的用语中，所谓第二绝缘膜是指形成通孔的各层绝缘膜，不仅指半导体器件中的第二层绝缘膜，也可以是多层布线结构中的第三层、第四层和第五层绝缘膜。
附图的简单说明
图1A是表示按照本发明一实施例形成半导体器件通孔方法的剖面图；
图1B是表示按照本发明一实施例形成半导体器件通孔方法的剖面图；
图1C是表示按照本发明一实施例形成半导体器件通孔方法的剖面图；
图1D是表示按照本发明一实施例形成半导体器件通孔方法的剖面图；
图2A是表示按照本发明另一实施例形成半导体器件通孔方法的剖面图；
图2B是表示按照本发明另一实施例形成半导体器件通孔方法的剖面图；
图2C是表示按照本发明另一实施例形成半导体器件通孔方法的剖面图；
图2D是表示按照本发明另一实施例形成半导体器件通孔方法的剖面图；
图3A是表示按照现有技术形成通孔过程的半导体器件剖面图；
图3B是表示按照现有技术形成通孔过程的半导体器件剖面图；
图3C是表示按照现有技术形成通孔过程的半导体器件剖面图。
下面，参照附图详细说明本发明的最佳实施例。
图1A-1D是顺序表示按照本发明一实施例形成通孔工艺过程的半导体器件的概略剖面图，该方法能防止在通孔上产生钻蚀。
首先如图1A所示，在形成下部布线层(图中未示出)的半导体衬底10上蒸镀第一绝缘膜1，在第一绝缘膜1上蒸镀像铝这样的金属膜2以形成金属布线。一方面，为防止在光掩模工序时由于金属膜2的漫反射使蚀刻不正确，也可在金属膜2上蒸镀抗反射金属膜3。这种抗反射金属膜3由像氮化钛这样具有较高电阻值，例如25μΩ-cm以上的电阻值的材料组成。
在这种抗反射金属膜3上涂敷具有用于金属布线构图的第一掩模图形的感光膜4，然后，按照感光膜4的第一掩模图形蚀刻金属膜2和抗反射金属膜3，以露出第一绝缘膜1。
通过蚀刻由第一感光膜掩模图形4的形状所定的金属膜2及抗反射金属膜3的确定部分，形成由金属膜2及抗反射金属膜3组成的金属布线9，如图1B所示。然后，除去残留在抗反射金属膜3上的第一感光膜掩模图形4。在整个金属布线上涂敷具有第二掩模图形的感光膜6，按照感光膜6的第二掩模图形蚀刻金属布线9，使金属布线9的表面突出，从而构成通孔底部部分之外的金属布线部分、即通孔周边部分变得距第一绝缘膜1仅残留一定的高度。
然后，除去金属布线9的感光膜6，如图1C所示，在金属布线9表面上蒸镀第二绝缘膜5。在第二绝缘膜5的上部涂敷具有第三掩模图形的感光膜8，通过对形成通孔的部位进行曝光、显影使第三掩模构图。
接着，按照已涂敷在第二绝缘膜5的上部的感光膜8的第三掩模图形蚀刻第二绝缘膜5。此时进行蚀刻一直到除去抗反射金属膜3，从而通过蚀刻第二绝缘膜5除去抗反射金属膜3，形成如图1D所示的通孔7。由于对在金属布线9中变为通孔底部的部分进行处理，使其比通孔的周边部分更厚，如图1C所示，因此稍微过腐蚀第二绝缘膜5，即使腐蚀到金属膜2表面即通孔的底部，也不会产生如图3所示现有技术中的钻蚀。
最好采用干式蚀刻法，在上述使金属布线突出的步骤和形成通孔的步骤中进行蚀刻。
此外，图2A-2D示出本发明涉及的形成通孔方法的变形例。
如图2A所示，在已形成下部布线层(图中未示出)的半导体衬底10上蒸镀第一绝缘膜11，在第一绝缘膜11上蒸镀如铝之类的金属膜12以形成金属布线。同样在本实施例中进行光掩模步骤时，在金属膜12上蒸镀如氮化钛之类的抗反射金属膜13，以防止因金属膜12的漫反射产生的不正确的腐蚀。本实施例中所用抗反射金属膜13也由如氮化钛之类材料构成，具有较高电阻值。在抗反射金属膜13上涂敷第一感光膜14，以确定用以形成金属布线的掩模图形。
按照具有第一掩模图形的感光膜14的图形，使金属膜12和抗反射金属膜13构成预定的掩模图形，如图2B所示，蚀刻可形成通孔的金属布线19周边的金属膜12和抗反射金属膜13，从而通过金属膜12和抗反射金属膜13形成突出形状的金属布线19，然后涂敷具有第二掩模图形的感光膜15，以便包围金属布线19的突出面。如图2C所示，通过按感光膜15的第二掩模图形蚀刻金属膜12和抗反射金属膜13，使金属布线19形成通孔底部部分之外的部分，即通孔周边部分变得仅残留规定厚度。然后除去第二感光膜15，在金属布线19表面上蒸镀第二绝缘膜16。在第二绝缘膜16上涂敷感光膜18，该感光膜18具有通过对形成通孔的部位进行曝光、显影而构成图形的第三掩模图形。
由于其它步骤与上述实施例相同，故省略之，以使技术内容更清晰。
由上述说明可知，根据本发明，通过使金属布线中构成通孔底部的金属布线部分比其它部分、即通孔的周边部分更厚，即使在第二绝缘膜被过腐蚀时，也仅腐蚀到较厚部分，从而防止由过腐蚀其它较薄部分所引起的钻蚀，增加被膜性和提高其后的金属布线工艺的可靠性。
并且，本发明形成半导体器件通孔的方法，由于通过蚀刻除去具有较高电阻值的抗反射金属膜，所以也有减小通孔电阻的效果。

Claims (10)

1、一种形成半导体器件通孔的方法，其特征在于包括以下步骤：
在已蒸镀下部金属布线层的半导体衬底上的第一绝缘膜上，蒸镀金属膜；
在所述金属膜上涂敷具有第一掩模图形的感光膜，按照第一掩模图形蚀刻所述的金属膜，形成金属布线；
除去所述的感光膜，涂敷具有第二掩模图形的感光膜以在所述整个金属布线表面上形成感光膜图形，通过蚀刻所述的金属布线使所述金属图形突出；
在所述金属布线表面上蒸镀第二绝缘膜，在所述第二绝缘膜上部涂敷具有第三掩模图形的感光膜，通过按第三掩模图形蚀刻第二绝缘膜形成由所述金属布线构成底部的通孔。
2、根据权利要求1所述的形成半导体器件通孔的方法，其特征在于还包括以下的步骤：在蚀刻形成在第一绝缘膜上的金属膜、形成金属布线的步骤之前，并在通过光掩模进行蚀刻时，在金属膜上蒸镀抗反射金属膜以防止由漫反射所引起的不正确蚀刻。
3、根据权利要求2所述的形成半导体器件通孔的方法，其特征在于由氮化钛构成抗反射金属膜。
4、根据权利要求1所述的形成半导体器件通孔的方法，其特征在于在所述使金属布线突出的步骤和形成通孔的步骤中进行的蚀刻是干式蚀刻。
5、根据权利要求2所述的形成半导体器件通孔的方法，其特征在于在所述形成通孔的步骤中蚀刻第二绝缘膜以形成通孔时，过腐蚀抗反射金属膜以减小通孔电阻。
6、一种形成半导体器件通孔的方法，其特征在于包括以下步骤：
在已蒸镀下部金属布线层的半导体衬底上的第一绝缘膜上蒸镀金属膜；
在所述金属膜上涂敷具有预定的第一掩模图形的感光膜，通过按所述第一掩模图形蚀刻所述金属膜形成具有突出形状的金属布线；
在所述金属布线表面上涂敷用于形成感光膜掩模图形的感光膜，以便包围所述整个金属布线表面，然后蚀刻所述金属膜以便使所述感光膜仅存在于形成通孔的部位；
在所述金属布线表面上蒸镀第二绝缘膜，在所述第二绝缘膜上部形成预定的第二掩模图形，按照第二掩模图形蚀刻第二绝缘膜从而形成由所述金属布线构成底部的通孔。
7、根据权利要求6所述的形成半导体器件通孔的方法，其特征在于还包括以下的步骤：在蚀刻形成在第一绝缘膜上的金属膜、形成金属布线的步骤之前，并通过光掩模进行蚀刻时，在金属膜上蒸镀抗反射金属膜以防止由漫反射所引起的不正确蚀刻。
8、根据权利要求7所述的形成半导体器件通孔的方法，其特征在于由氮化钛构成抗反射金属膜。
9、根据权利要求6所述的形成半导体器件通孔的方法，其特征在于在所述使金属布线突出的步骤和形成通孔的步骤中进行的蚀刻是干式蚀刻。
10、根据权利要求7所述的形成半导体器件通孔的方法，其特征在于在所述形成通孔的步骤中蚀刻第二绝缘膜以形成通孔时，过腐蚀防反射金属膜以减小通孔电阻。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2289983B (en) 1994-06-01 1996-10-16 Simage Oy Imaging devices,systems and methods
US9029793B2 (en) 1998-11-05 2015-05-12 Siemens Aktiengesellschaft Imaging device
US6110816A (en) * 1999-03-05 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improving bondability for deep-submicron integrated circuit package
US6020261A (en) * 1999-06-01 2000-02-01 Motorola, Inc. Process for forming high aspect ratio circuit features
JP2002111185A (ja) * 2000-10-03 2002-04-12 Sony Chem Corp バンプ付き配線回路基板及びその製造方法
GB0224689D0 (en) * 2002-10-23 2002-12-04 Simage Oy Formation of contacts on semiconductor substrates
DE60328904D1 (de) * 2002-10-25 2009-10-01 Ipl Intellectual Property Lice Schaltungssubstrat und verfahren
US6815337B1 (en) 2004-02-17 2004-11-09 Episil Technologies, Inc. Method to improve borderless metal line process window for sub-micron designs
CN1303667C (zh) * 2004-03-25 2007-03-07 力晶半导体股份有限公司 制作通孔的方法
US20150368557A1 (en) * 2014-06-23 2015-12-24 Hyosan Lee Metal etchant compositions and methods of fabricating a semiconductor device using the same
DE202015106770U1 (de) 2015-12-11 2016-01-12 Ningbo J.T Trade Co., Limited Stopfen für eine Ablaufgarnitur
KR102243674B1 (ko) * 2019-10-28 2021-04-23 주식회사 루츠 세라믹칩 제조방법
CN117542733B (zh) * 2024-01-10 2024-04-26 合肥晶合集成电路股份有限公司 半导体结构的制作方法、电路及芯片

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995002901A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Top level via structure for programming prefabricated multi-level interconnect

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878008A (en) * 1974-02-25 1975-04-15 Us Navy Method of forming high reliability mesa diode
US4954423A (en) * 1985-08-06 1990-09-04 Texas Instruments Incorporated Planar metal interconnection for a VLSI device
FR2590409B1 (fr) * 1985-11-15 1987-12-11 Commissariat Energie Atomique Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede
US5025303A (en) * 1988-02-26 1991-06-18 Texas Instruments Incorporated Product of pillar alignment and formation process
US4917759A (en) * 1989-04-17 1990-04-17 Motorola, Inc. Method for forming self-aligned vias in multi-level metal integrated circuits
JPH05152293A (ja) * 1991-04-30 1993-06-18 Sgs Thomson Microelectron Inc 段差付き壁相互接続体及びゲートの製造方法
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization
JPH0541457A (ja) * 1991-08-06 1993-02-19 Nec Corp 半導体装置の製造方法
JPH05166940A (ja) * 1991-12-17 1993-07-02 Oki Electric Ind Co Ltd 半導体装置のコンタクトホールの形成方法
JPH06120218A (ja) * 1992-10-02 1994-04-28 Miyazaki Oki Electric Co Ltd 半導体素子の金属配線
JPH06314687A (ja) * 1993-04-30 1994-11-08 Sony Corp 多層配線構造の半導体装置およびその製造方法
KR0171060B1 (ko) * 1993-12-28 1999-03-30 스기야마 카즈히코 반도체장치의 제조방법
US5449639A (en) * 1994-10-24 1995-09-12 Taiwan Semiconductor Manufacturing Company Ltd. Disposable metal anti-reflection coating process used together with metal dry/wet etch
TW290717B (en) * 1994-10-28 1996-11-11 Advanced Micro Devices Inc Method to prevent formation of defects during multilayer interconnect processing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995002901A1 (en) * 1993-07-15 1995-01-26 Astarix, Inc. Top level via structure for programming prefabricated multi-level interconnect

Also Published As

Publication number Publication date
JPH098130A (ja) 1997-01-10
KR970003459A (ko) 1997-01-28
US5937326A (en) 1999-08-10
TW337593B (en) 1998-08-01
KR0167889B1 (ko) 1999-02-01
CN1142123A (zh) 1997-02-05

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