KR950034853A - 반도체 장치의 채널 영역 제조 방법 - Google Patents

반도체 장치의 채널 영역 제조 방법 Download PDF

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KR950034853A
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비이. 데이비스 로버트
비이. 앤더슨 찰스
에스. 크링베일 2세 로우렌스
비이. 노리스 조오지
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빈센트 비이. 인그라시아
모토로라 인코포레이티드
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Abstract

짧은 게이트 길이를 가지는 반도체 장치가 제조된다. 짧은 게이트 길이는 어닐링 안된 실리콘 질화물층(17)이 등방으로 에칭되지만 어닐링된 실리콘 질화물층(13)이 에칭되지 않는다는 사실을 이용하여 얻는다.

Description

반도체 장치의 채널 영역 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제조 초기 단계에 있는 본 발명이 실시예의 확대 단면도, 제2도는 제1도의 다음 제조 단계에 있는 본 발명의 실시예의 확대 단면도, 제3도는 제2도의 다음 제조 단계에 있는 본 발명의 실시예의 확대 단면도.

Claims (5)

  1. 반도체의 채널 영역을 제조하는 방법에 있어서, 상면(11)을 가지는 반도체 재료(10)를 제공하는 단계와, 상기 반도체 재료(10)의 상면(11)위에 제1실리콘 질화물층(13)을 형성하는 단계와 상기 제1실리콘 질화물층(13)을 어닐링 하는 단계와 상기 제1실리콘 질화물층(13)위에 절연층(15)을 형성하는 단계와, 상기 제1실리콘 질화물층(13)위에 절연층(15)을 형성하는 단계와, 상기 절연층(15)위에 제2실리콘 질화물층(17)을 형성하는 단계와, 상기 제2실리콘 질화물층(17)의 일부분위에 마스크층(19)을 형성하는 단계와, 상기 제2실리콘 질화물층(13)의 일부분과 상기 절연층(15)의 일부분을 마스크로서 마스크층(19)을 사용하여 등방 에칭하는 단계와, 상기 마스크층(19)을 제거하는 단계와, 상기 마스크층(19)을 제거하는 단계후 상기 제2실리콘 질화물층(17)을 어닐링하는 단계와, 상기 반도체 재료(10)내에 제2부분(22)보다 상면(11)으로부터 반도체 재료(10)로 보다 더 깊게 연장하는 제1부분(21)과 제2부분(22)을 가진 채널 영역을 이온 주입하는 단계와, 상기 절연층(15)의 일부분을 등방 에칭하는 단계와, 상기 제2실리콘 질화물층(17)과 상기 절연층(15)이 형성되어 있지 않은 제1실리콘 질화물층(13)의 일부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체의 채널 영역 제조 방법.
  2. 제1항에 있어서, 상기 제2실리콘 질화물층(17)의 일부분과 상기 절연층(15)의 일부분을 마스크로서 마스크층(19)을 사용하여 등방 에칭하는 단계는 수소화플루오르산을 기본으로 갖은 에칭제로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체의 채널 영역 제조 방법.
  3. 제1항에 있어서, 상기 제2실리콘 질화물층(17)의 일부분과 상기 절연층(15)의 일부분을 마스크로서 마스크층(19)을 사용하여 등방 에칭하는 단계는 상기 반도체 재료(10)을 교대로 스프레잉과 흡수에 의해 이루어지는 수소화플루오르산을 기본으로 갖은 에칭제로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체의 채널 영역 제조 방법.
  4. 제1항에 있어서, 상기 제2실리콘 질화물층(17)의 일부분과 상기 절연층(15)의 일부분을 마스크로서 마스크층(19)을 사용하여 등방 에칭하는 단계는 아래에 기술한 수식에 따라 상기 반도체 재료(10)을 교대로 스프레잉과 흡수에 의해 이루어지는 수소화플루오르산을 기본으로 갖은 에칭제로 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체의 채널 영역 제조 방법.
    방정식 1 : T스프레이 =e(x-1)여기서 x = {0, 1, 2, 3, 4 ...A-1, A}
    방정식 2 : T흡수 =e(y-1)여기서 y = {A, A-1, ..., 4, 3, 2, 1, 0}
    여기서 X+Y=A이고, T스프레이는 구조가 수소화 플루오르산을 기본으로 갖는 에칭제로 스프레이되는 시간이고, T흡수는 구조가 수소화 플루오르산을 기본으로 갖는 에칭제로 흡수되는 시간을 나타낸다.
  5. 반도체의 채널 영역을 제조하는 방법에 있어서, 상면(11)을 가지는 반도체 재료(10)를 제공하는 단계와, 상기 반도체 재료(10)의 상면(11)위에 제1실리콘 질화물층(13)을 형성하는 단계와, 상기 제1실리콘 질화물층(13)을 어닐링 하는 단계와, 상기 제1실리콘 질화물층(13)위에 절연층(15)을 형성하는 단계와, 상기 절연층(15)위에 제2실리콘 질화물층(17)을 형성하는 단계와, 상기 제2실리콘 질화물층(17)의 일부분위에 마스크층(19)을 형성하는 단계와, 상기 제2실리콘 질화물층(13)의 일부분과 상기 절연층(15)의 일부분을 언더컷하는 단계와, 상기 마스크층(19)을 제거하는 단계와, 상기 마스크층(19)을 제거하는 단계후 상기 제2실리콘 질화물층(17)을 어닐링하는 단계와, 상기 반도체 재료(10)내에 제2부분(22)보다 상면(11)으로부터 반도체 재료(10)로 보다 더 깊게 연장하는 제1부분(21)과 제2부분(22)을 가진 채널 영역을 이온 주입하는 단계와, 상기 절연층(15)의 일부분을 언더컷하는 단계와, 상기 제2실리콘 질화물층(17)과 상기 절연층(15)이 형성되어 있지 않은 제1실리콘 질화물층(13)의 일부분을 제거하는 단계와, 상기 채널영역의 제1부분(21)과 제2부분(22)을 거쳐 반도체 재료(10)의 상면(11)상에 게이트층을 형성하는 단계와, 상기 반도체 재료(10)의 일부분내에 마스크로서 게이트 절연층(15)을 사용하여 소오스 영역(25)과 드레인 영역(26)을 형상하는 단계를 포함하는 것을 특징으로 하는 반도체의 채널 영역 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950009378A 1994-04-26 1995-04-21 반도체 장치의 채널 영역 제조 방법 KR950034853A (ko)

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