KR910007279A - Ttl/cmos레벨 변환기 - Google Patents

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KR910007279A
KR910007279A KR1019900014576A KR900014576A KR910007279A KR 910007279 A KR910007279 A KR 910007279A KR 1019900014576 A KR1019900014576 A KR 1019900014576A KR 900014576 A KR900014576 A KR 900014576A KR 910007279 A KR910007279 A KR 910007279A
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coupled
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drain
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KR1019900014576A
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Inventor
쉔친창
Original Assignee
원숙양
삼성 세미콘닥터, 인코포레이티드
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Abstract

내용 없음

Description

TTL/CMOS레벨 변환기
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 양호한 실시예의 레벨 변환기에 대한 회로도,
제3도는 본 발명의 다른 실시예에 대한 회로도.

Claims (11)

  1. 트랜지스터-트랜지스터 논리(TTL)입력 전압 레벨을 상보형 금속 산화물 반도체(CMOS) 전압레벨로 변환하기 위한 전기 회로에 있어서, 각각 제1 및 제2도 전형의 드레인 결합된 제1 및 제2 트랜지스터의 상보형쌍을 포함하는 입력단을 구비하는데, 상기 제1트랜지스터 소스는 제1공급 전압에 결합되고 상기 제2트랜지스터 게이트는 상기 제1공급 전압에 결합되며, 게이트가 상기 TTL입력에 결합되고 소스가 접지에 결합되며 드레인이 상기 제2트랜지스터의 소스에 결합되는 상기 제2도 전형의 제3트랜지스터를 구비하며; 상기 TTL입력이 상기 제1트랜지스터의 게이트에 결합되며; 각각 상기 제1 및 제2도 전형의 제4 및 제5트랜지스터의 제2상보형쌍을 포함하는 출력단을 구비하는데, 상기 제4트랜지스터 소스가 제2공급 전압에 결합되고 상기 제5트랜지스터 게이트가 상기 제2공급 전압에 결합되며; 게이트가 상기 제1트랜지스터의 드레인에 결합되고 소스가 접지에 결합되며 드레인이 상기 제5트랜지스터에 결합되는 상기 제2도 전형의 제6트랜지스터를 구비하며, 상기 CMOS 전압이 상기 제5트랜지스터의 드레인에서 공급되는 것을 특징으로 하는 전기 회로.
  2. 제1항에 있어서, 상기 제1전압과 상기 제1트랜지스터의 소스 사이에 결합된 제1저항 및 상기 제2중급 전압과 상기 제4트랜지스터의 소스 사이에 결합된 제2저항을 추가로 구비하는 전기회로.
  3. 제1항에 있어서, 상기 제1도전형이 P형 도전성인 전기회로.
  4. 트랜지스터-트랜지스터 논리(TTL)입력 전압레벨을 상보형 금속 산화물 반도체(CMOS) 전압 레벨로 변환하기 위한 전기 회로에 있어서, 각각 제1 및 제2도 전형의 드레인 결합된 한쌍의 상보형 제1 및 제2트랜지스터 포함하는 입력단을 구비하는데, 상기 제1트랜지스터 소스가 제1공급 전압에 결합되고 상기 제2트랜지스터 게이트가 상기 제1공급 전압에 결합되며; 상기 제2도 전형의 복수개의 제3트랜지스터를 구비하는데, 상기 제3트랜지스터들의 게이트가 상기 TTL입력에 결합되고 소스는 접지에 그리고 드레인은 상기 제2트랜지스터의 소스에 결합되며, 상기 TTL입력이 상기 제1트랜지스터의 게이트에 결합되며; 각각 상기 제1 및 제2도 전형의 제4 및 제5트랜지스터의 상보형쌍을 포함하는 출력단을 구비하는데 상기 제4트랜지스터 소스가 제2공급 전압에 결합되고 상기 제5트랜지스터 게이트가 상기 제2공급 전압에 결합되며; 게이트가 상기 제1트랜지스터의 드레인에, 소스가 접지에, 그리고 드레인이 상기 제5트랜지스터의 소스에 결합되는 상기 제2도전형의 제6트랜지스터를 구비하며; 상기 CMOS 전압이 상기 제5트랜지스터의 드레인에서 제공되는 것을 특징으로 하는 전기회로.
  5. 제4항에 있어서, 상기 제1공급 전압과 상기 제1트랜지스터의 소스사이에 결합된 제1저항 및 상기 제2공급 전압과 상기 제4트랜지스터의 소스사이에 결합된 제2저항을 추가로 구비하는 전기 회로.
  6. 제4항에 있어서, 상기 제1도전형이 P형 도전성인 전기 회로.
  7. 트랜지스터-트랜지스터 논리(TTL)입력 전압레벨을 상보형 금속 산화물 반도체(CMOS)전압 레벨로 변환하기 위한 전기 회로에 있어서, 각각 제1 및 제2도전형의 드레인에 결합된 제1 및 제2트랜지스터의 상보형쌍을 포함하는 입력단을 구비하는데, 상기 제1 트랜지스터 소스는 제1저항을 통해 제1공급 전압에 결합되고 상기 제2트랜지스터 게이트는 상기 제1공급 전압에 결합되며; 게이트가 상기 TTL입력에, 소스가 접지에, 그리고 드레인이 상기 제2트랜지스터의 소스에 결합되는 상기 제2도전형의 제3트랜지스터를 구비하며; 상기 TTL입력이 상기 제2트랜지스터의 게이트에 결합되며; 각각 상기 제1 및 제2도전형의 제4 및 제5트랜지스터의 제2상보형쌍을 포함하는 출력단을 구비하는데, 상기 제4트랜지스터 소스가 제2저항을 통해 제2공급 전압에 결합되고 상기 제5트랜지스터 게이트가 상기 제2공급 전압에 결합되며; 게이트가 상기 제1트랜지스터의 드레인에, 소스가 접지에, 그리고 드레인이 상기 제5트랜지스터의 소스에 결합되는 상기 제2도전형의 제6트랜지스터를 구비하며; 상기 CMOS전압이 상기 제5트랜지스터의 드레인에 제공되는 것을 특징으로 하는 전기 회로.
  8. 제7항에 있어서, 상기 제1도전형이 P형 도전성인 전기 회로.
  9. 트랜지스터-트랜지스터 논리(TTL)입력 전압레벨을 상보형 금속 산화물 반도체(CMOS)전압 레벨로 변환하기 위한 전기 회로에 있어서, 각각 제1 및 제2도전형의 드레인에 결합된 제1 및 제2트랜지스터의 상보형쌍을 포함하는 입력단을 구비하는데, 상기 제1트랜지스터 소스가 제1저항을 통해 제1공급 전압에 결합되고 상기 제2트랜지스터 게이트는 상기 제1공급 전압에 결합되며; 게이트가 상기 TTL입력에, 소스가 접지에, 그리고 드레인이 상기 제2트랜지스터의 소스에 결합된 상기 제2도전형의 복수개의 제3트랜지스터를 구비하며: 상기 TTL입력이 상기 제1트랜지스터의 게이트에 결합되며; 각각 상기 제1 및 제2도전형의 제4 및 제5트랜지스터의 제2상보형쌍을 포함하는 출력단을 구비하는데, 상기 제4트랜지스터 소스가 제2저항을 통해 제2공급 전압에 결합되고 상기 제5트랜지스터 게이트가 상기 제2공급 전압에 결합되며; 게이트가 상기 제1트랜지스터의 드레인에, 소스가 접지에, 그리고 드레인이 상기 제5트랜지스터의 소스에 결합되는 상기 제2도전형의 제6트랜지스터를 구비하며; 상기 CMOS전압이 상기 제5트랜지스터의 드레인에서 제공되는 것을 특징으로 하는 전기 회로.
  10. 제9항에 있어서, 상기 제1도전형이 P형 도전성인 전기회로.
  11. 트랜지스터-트랜지스터 논리(TTL)입력 전압 레벨을 상보형 금속 산화물 반도체(CMOS)전압 레벨로 변환하기 위한 전기 회로에 있어서, 각각 제1 및 제2도전형의 드레인에 결합된 제1 및 제2트랜지스터의 상보형쌍을 포함하는 입력단을 구비하는데, 상기 제1 트랜지스터 소스가 제1저항을 통해 제1공급 전압에 결합되고 상기 제2트랜지스터 게이트는 상기 제1공급 전압에 결합되며; 게이트가 상기 TTL입력에, 소스가 접지에, 그리고 드레인이 상기 제2트랜지스터의 소스에 결합되는 상기 제2도전형의 복수개의 제3트랜지스터를 구비하며; 상기 TTL입력이 상기 제1트랜지스터의 게이트에 결합되며; 각각 상기 제1 및 제2도전형의 제4 및 제5트랜지스터의 제2상보형쌍을 포함하는 출력단을 구비하는데, 상기 제4트랜지스터 소스는 제2공급 전압에 결합되고 상기 제5트랜지스터 게이트는 상기 제2공급 전압에 결합되며; 게이트가 상기 제1트랜지스터의 드레인에, 소스가 상기 제2저항을 통해 접지에, 그리고 드레인이 상기 제5트랜지스터의 소스에 결합되는 상기 제2도전형의 제6트랜지스터를 구비하며; 상기 CMOS전압이 상기 제5트랜지스터의 드레인에 제공되는 것을 특징으로 하는 전기 회로.
    ※ 참고사항 : 최초 출원 내용에 의하여 공개하는 것임.
KR1019900014576A 1989-09-12 1990-09-11 Ttl/cmos레벨 변환기 KR910007279A (ko)

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