JPH03132211A - Ｔｔｌ／ｃｍｏｓレベル変換器 - Google Patents
Ｔｔｌ／ｃｍｏｓレベル変換器Info
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- JPH03132211A JPH03132211A JP2240168A JP24016890A JPH03132211A JP H03132211 A JPH03132211 A JP H03132211A JP 2240168 A JP2240168 A JP 2240168A JP 24016890 A JP24016890 A JP 24016890A JP H03132211 A JPH03132211 A JP H03132211A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03K—PULSE TECHNIQUE
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- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は電圧レベル変換（翻訳）回路の分野に関するも
のであって、更に詳細には、トランジスタートランジス
タ論理（ＴＴＬ）信号を相補的金属酸化物シリコン（Ｃ
ＭＯＳ）電圧レベルへ変換乃至は翻訳する回路に関する
ものである。
のであって、更に詳細には、トランジスタートランジス
タ論理（ＴＴＬ）信号を相補的金属酸化物シリコン（Ｃ
ＭＯＳ）電圧レベルへ変換乃至は翻訳する回路に関する
ものである。
従来技術
ＣＭＯ３（集積回路）装置とＴＴＬ回路との間にインタ
ーフェースを設けることが所望されることが多々ある。
ーフェースを設けることが所望されることが多々ある。
この様なインターフェースを与える場合、ＴＴＬ回路の
電圧レベルをＣＭＯ３回路において使用することが可能
なレベルへ変換することが必要である。
電圧レベルをＣＭＯ３回路において使用することが可能
なレベルへ変換することが必要である。
この様なインターフェース回路に対する従来の技術は、
ＴＴＬ明細の中間点に対して設定される基準電圧（例え
ば、１．４−１．６Ｖ）を有する比較器回路を使用して
いる。その他の従来技術では、ＴＴＬ明細点近傍のスイ
ッチングスレッシュホールドを最適化すべく選択された
トランジスタ寸法を有するＣＭＯＳインバータ段を使用
している。しかしながら、比較器回路は精度が悪く且つ
高速動作に適したものではない。
ＴＴＬ明細の中間点に対して設定される基準電圧（例え
ば、１．４−１．６Ｖ）を有する比較器回路を使用して
いる。その他の従来技術では、ＴＴＬ明細点近傍のスイ
ッチングスレッシュホールドを最適化すべく選択された
トランジスタ寸法を有するＣＭＯＳインバータ段を使用
している。しかしながら、比較器回路は精度が悪く且つ
高速動作に適したものではない。
ＣＭＯＳインバータ回路は、Ｐチャンネルトランジスタ
とＮチャンネルトランジスタとの間のトランジスタ特性
の関係に依存するので、処理変動に影響を受けやすい。
とＮチャンネルトランジスタとの間のトランジスタ特性
の関係に依存するので、処理変動に影響を受けやすい。
これらの二つの異なった装置（Ｐチャンネル装置及びＮ
チャンネル装りは、製造プロセスに対して典型的なウェ
ハにおいて「追従性」又は自己補償性を有するものでは
ない。
チャンネル装りは、製造プロセスに対して典型的なウェ
ハにおいて「追従性」又は自己補償性を有するものでは
ない。
その結果、スイッチングスレッシュホールドの変動が大
きすぎて、典型的な範囲の処理変動及び動作環境におい
て適切な動作を確保することが不可能である。
きすぎて、典型的な範囲の処理変動及び動作環境におい
て適切な動作を確保することが不可能である。
別の従来のＴＴＬ／ＣＭＯ３変換器は、スタティックイ
ンバータ型の変換器（翻訳器）である。
ンバータ型の変換器（翻訳器）である。
スタティックインバータ型の変換器は、相補的トランジ
スタからなる２個のインバータ段から構成されている。
スタからなる２個のインバータ段から構成されている。
入力ＴＴＬ信号は、最初のドレイン結合されているトラ
ンジスタ対のゲート電圧を与える。第一対は、分圧器と
して作用し、且つこの第一対の出力端は第二相補的対の
ゲートへ結合されている。第二段の出力はＰ型トランジ
スタのドレインからとられる。スタティックインバータ
型の変換器は、スタンバイ電流が低い適用に対しては適
切なものではない。これらの変換器は、又、ホットエレ
クトロン効果によって誘起されるＶＴＮ劣化の影響を受
ける。更に、この様な変換器は安定なＶ Ｉ Ｌ／Ｖ
Ｉ Ｈ）リップ点を得るために極めて厳格なプロセス制
御を行なうことを必要とする。
ンジスタ対のゲート電圧を与える。第一対は、分圧器と
して作用し、且つこの第一対の出力端は第二相補的対の
ゲートへ結合されている。第二段の出力はＰ型トランジ
スタのドレインからとられる。スタティックインバータ
型の変換器は、スタンバイ電流が低い適用に対しては適
切なものではない。これらの変換器は、又、ホットエレ
クトロン効果によって誘起されるＶＴＮ劣化の影響を受
ける。更に、この様な変換器は安定なＶ Ｉ Ｌ／Ｖ
Ｉ Ｈ）リップ点を得るために極めて厳格なプロセス制
御を行なうことを必要とする。
従来のスタティックインバータ型変換器に対する低いス
タンバイ電流性能を改善する一つの方法は、長いチャン
ネル及び弱いトランジスタを使用してスタンバイ電流を
減少させ且つＶＴＮ劣化に関するホットエレクトロン効
果を減少させることである。しかしながら、このことは
スタンバイ電流及び処理窓を改善することにはなるが、
それは速度を犠牲にすることとなる。
タンバイ電流性能を改善する一つの方法は、長いチャン
ネル及び弱いトランジスタを使用してスタンバイ電流を
減少させ且つＶＴＮ劣化に関するホットエレクトロン効
果を減少させることである。しかしながら、このことは
スタンバイ電流及び処理窓を改善することにはなるが、
それは速度を犠牲にすることとなる。
目 的
本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、スタティックインバ
ータ型ＴＴＬ／ＣＭＯＳレベル変換器のスタンバイ電流
を最小とすると共に高速動作を維持することを可゛能と
する回路を提供することである。本発明の別の目的とす
るところは、ＴＴＬ／ＣＭＯ３変換器におけるホットエ
レクトロンによって誘起されるＶＴＮ劣化を抑圧するこ
とである。本発明の更に別の目的とするところは、幅広
の処理窓余裕を持ったＴＴＬ／ＣＭＯＳレベル変換器を
提供することである。
した如き従来技術の欠点を解消し、スタティックインバ
ータ型ＴＴＬ／ＣＭＯＳレベル変換器のスタンバイ電流
を最小とすると共に高速動作を維持することを可゛能と
する回路を提供することである。本発明の別の目的とす
るところは、ＴＴＬ／ＣＭＯ３変換器におけるホットエ
レクトロンによって誘起されるＶＴＮ劣化を抑圧するこ
とである。本発明の更に別の目的とするところは、幅広
の処理窓余裕を持ったＴＴＬ／ＣＭＯＳレベル変換器を
提供することである。
構成
本発明によれば、改善されたスタティックインバータ型
ＴＴＬ／ＣＭＯＳレベル変換器が提供される。本発明は
、ホットエレクトロン効果を抑圧するために一対のトラ
ンジスタを使用している。
ＴＴＬ／ＣＭＯＳレベル変換器が提供される。本発明は
、ホットエレクトロン効果を抑圧するために一対のトラ
ンジスタを使用している。
これらのトランジスタ対は、第一及び第二利得段におい
て、ｖＣＣに対するＮチャンネルトランジスタの最大Ｖ
ＤＳ−ＶＴＮを制限している。
て、ｖＣＣに対するＮチャンネルトランジスタの最大Ｖ
ＤＳ−ＶＴＮを制限している。
一対の抵抗は、仮想ｖＣＣ変調器として作用し、電圧変
動を最小とし、Ｖ Ｉ Ｌ／Ｖ Ｉ Ｈトリップ点を安
定化させる。これらの抵抗は、又、スタンバイ電流を最
小とさせ、従ワて本発明の変換器は、スタンバイ電流の
低い環境において使用することが可能である。本発明の
変換器は、従来の変換器と比較して、より高速、より広
い処理余裕、より良好な信頼性及びより低いスタンバイ
電流を与える。
動を最小とし、Ｖ Ｉ Ｌ／Ｖ Ｉ Ｈトリップ点を安
定化させる。これらの抵抗は、又、スタンバイ電流を最
小とさせ、従ワて本発明の変換器は、スタンバイ電流の
低い環境において使用することが可能である。本発明の
変換器は、従来の変換器と比較して、より高速、より広
い処理余裕、より良好な信頼性及びより低いスタンバイ
電流を与える。
本発明は、ＴＴＬ入カリカレベルＭＯＳ出力レベルへ変
換するための電気回路を提供している。
換するための電気回路を提供している。
本発明の入力段は、トランジスタの相補的対を有してお
り、該トランジスタのゲートはＴＴＬ入力端へ結合され
ている。第三トランジスタが該トランジスタの相補的対
の間に結合されており、且つそのゲートは第一供給電圧
へ結合されている。この付加的なトランジスタは、その
ソースにおける電圧を最小レベルにクランプしホットエ
レクトロン効果を最小としている。
り、該トランジスタのゲートはＴＴＬ入力端へ結合され
ている。第三トランジスタが該トランジスタの相補的対
の間に結合されており、且つそのゲートは第一供給電圧
へ結合されている。この付加的なトランジスタは、その
ソースにおける電圧を最小レベルにクランプしホットエ
レクトロン効果を最小としている。
第一段の出力端は、第二インバータ段へ結合されており
、この第二インバータ段も一対の相補的トランジスタを
有している。第三トランジスタが該相補的対の間に結合
されており、ホットエレクトロン効果を抑圧している。
、この第二インバータ段も一対の相補的トランジスタを
有している。第三トランジスタが該相補的対の間に結合
されており、ホットエレクトロン効果を抑圧している。
第二段の付加的トランジスタは、第二供給電圧へ結合さ
れている。本発明において、第一及び第二電圧を同一の
ものとすることが可能である。
れている。本発明において、第一及び第二電圧を同一の
ものとすることが可能である。
Ｐ導［型トランジスタのソースに仮想供給電圧を供給す
るために、供給電圧と第一及び第二段のＰチャンネルト
ランジスタのソースとの間に抵抗が挿入されている。こ
のことは、仮想ｖＣＣ上の供給電圧の振れの影響を最小
とすることによりＶＩ Ｌ／Ｖ Ｉ Ｂ ）リップ点を
安定化させている。
るために、供給電圧と第一及び第二段のＰチャンネルト
ランジスタのソースとの間に抵抗が挿入されている。こ
のことは、仮想ｖＣＣ上の供給電圧の振れの影響を最小
とすることによりＶＩ Ｌ／Ｖ Ｉ Ｂ ）リップ点を
安定化させている。
実施例
以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。
について詳細に説明する。
従来のスタティックインバータ型ＴＴＬ／ＣＭＯＳレベ
ル変換器の一例を第１図に示しである。
ル変換器の一例を第１図に示しである。
ＴＴＬ入力端１０がノード１５においてトランジスタＱ
１及びトランジスタ列Ｑ３Ａ−Ｑ３Ｄのゲ−トヘ結合さ
れている。トランジスタＱ１はＰ！Ｅ！トランジスタで
あり、そのソースは電圧ＭＣＩへ結合されている。トラ
ンジスタＱ１のドレインはノード１２においてトランジ
スタＱ３Ａ−Ｑ３Ｄのドレインへ結合されており且つト
ランジスタＱ４及びＱ６のゲートへ結合されている。ト
ランジスタＱ３Ａ−Ｑ３Ｄのソースは接地へ結合されて
いる。トランジスタＱ３Ａ−Ｑ３ＤはＮ型トランジスタ
である。Ｐ型トランジスタＱ４のソースは電圧ＶＣ２へ
結合されている。トランジスタＱ４のドレインはノード
１４においてＮ型トランジスタＱ６のドレインへ結合さ
れている。トランジスタＱ６のソースは接地へ結合され
ている。ＣＭＯ８出力１１はノード１４からとられる。
１及びトランジスタ列Ｑ３Ａ−Ｑ３Ｄのゲ−トヘ結合さ
れている。トランジスタＱ１はＰ！Ｅ！トランジスタで
あり、そのソースは電圧ＭＣＩへ結合されている。トラ
ンジスタＱ１のドレインはノード１２においてトランジ
スタＱ３Ａ−Ｑ３Ｄのドレインへ結合されており且つト
ランジスタＱ４及びＱ６のゲートへ結合されている。ト
ランジスタＱ３Ａ−Ｑ３Ｄのソースは接地へ結合されて
いる。トランジスタＱ３Ａ−Ｑ３ＤはＮ型トランジスタ
である。Ｐ型トランジスタＱ４のソースは電圧ＶＣ２へ
結合されている。トランジスタＱ４のドレインはノード
１４においてＮ型トランジスタＱ６のドレインへ結合さ
れている。トランジスタＱ６のソースは接地へ結合され
ている。ＣＭＯ８出力１１はノード１４からとられる。
第１図のスタティックインバータ型変換器は、二つのイ
ンバータ段から構成されている。第一インバータ段は、
Ｐチャンネルトランジスタロ１及びＮチャンネルトラン
ジスタＱ３Ａ−Ｑ３Ｄから構成されている。ノード１２
における第一段の出力端は第二インバータ段へ結合され
ている。第二インバータ段は、Ｐ型トランジスタＱ４及
びＮ型トランジスタＱ６から構成されている。
ンバータ段から構成されている。第一インバータ段は、
Ｐチャンネルトランジスタロ１及びＮチャンネルトラン
ジスタＱ３Ａ−Ｑ３Ｄから構成されている。ノード１２
における第一段の出力端は第二インバータ段へ結合され
ている。第二インバータ段は、Ｐ型トランジスタＱ４及
びＮ型トランジスタＱ６から構成されている。
７７１回路からの特定の入力電圧ＶＩＬに対して、この
変換器は、論理「０」を出力する。７７１回路からの人
力ＶＩＨ電圧に対して、この変換器回路は論理「１」を
出力する。しかしながら、ＴＴＬ入力条件は常に安定な
ものではない。更に、ホットエレクトロン効果がＶＴＮ
を劣化させる場合がある。従って、ＶＩＬ／ＶＩＩ（ト
リップ点が変化する場合がある。
変換器は、論理「０」を出力する。７７１回路からの人
力ＶＩＨ電圧に対して、この変換器回路は論理「１」を
出力する。しかしながら、ＴＴＬ入力条件は常に安定な
ものではない。更に、ホットエレクトロン効果がＶＴＮ
を劣化させる場合がある。従って、ＶＩＬ／ＶＩＩ（ト
リップ点が変化する場合がある。
入力１０が低状態であると（例えば、０．８ｖ以下）、
トランジスタＱ１がターンオンされ且つトランジスタＱ
３Ａ−０３Ｄがターンオフされる。
トランジスタＱ１がターンオンされ且つトランジスタＱ
３Ａ−０３Ｄがターンオフされる。
ノード１２における第一インバータ段の出力はＶＣｌで
ある。この電圧はトランジスタＱ４をターンオフさせ且
つトランジスタＱ６をターンオンさせる。このことは、
ノード１４における第二インバータ段の出力端における
信号を低状態とさせ、論理「０」出力を与える。入力１
０が高状態であると、トランジスタＱ３Ａ−０３Ｄがタ
ーンオンされる。従って、ノード１２における出力は低
状態（例えば、Ｏ，ＳＶ）である。このことは、トラン
ジスタＱ４をターンオンし且つトランジスタＱ６をター
ンオフし、従って第二インバータ段のノード１４におけ
る出力は高状態となり、ｖＣ２に近付き、出力端１１に
おいて論理「１」を与える。
ある。この電圧はトランジスタＱ４をターンオフさせ且
つトランジスタＱ６をターンオンさせる。このことは、
ノード１４における第二インバータ段の出力端における
信号を低状態とさせ、論理「０」出力を与える。入力１
０が高状態であると、トランジスタＱ３Ａ−０３Ｄがタ
ーンオンされる。従って、ノード１２における出力は低
状態（例えば、Ｏ，ＳＶ）である。このことは、トラン
ジスタＱ４をターンオンし且つトランジスタＱ６をター
ンオフし、従って第二インバータ段のノード１４におけ
る出力は高状態となり、ｖＣ２に近付き、出力端１１に
おいて論理「１」を与える。
ホットエレクトロン効果のために、電圧ＶＴＮは、トラ
ンジスタＱ３Ａ−Ｑ３Ｄにおいて劣化を蒙る場合がある
。このことは、ＴＴＬ／ＣＭＯＳレベル変換器から不正
確な出力を発生させる場合がある。
ンジスタＱ３Ａ−Ｑ３Ｄにおいて劣化を蒙る場合がある
。このことは、ＴＴＬ／ＣＭＯＳレベル変換器から不正
確な出力を発生させる場合がある。
ホットエレクトロン効果は、トランジスタＱ３Ａ−Ｑ３
Ｄに対するＶＴを劣化させる。ノード１２における電圧
は、この効果によって不安定なものとされる。入力１０
がＶＩＬからＶＩＨヘスイッチすると、ノード１２はト
ランジスタＱ３Ａ−Ｑ３Ｄを介して放電される。しかし
ながら、ホットエレクトロン効果が、トランジスタＱ３
Ａ−Ｑ３Ｄに対してＶＴを一層高いものヘシフトする場
合がある。ＶＴが所定の設計値よりも高くシフトすると
、ノード１２は予定したＶＩＬ／ＶＩＨトリップ点にお
いて放電することがない。このことは、変換器の出力端
において誤った低状態の読取りを発生する場合がある。
Ｄに対するＶＴを劣化させる。ノード１２における電圧
は、この効果によって不安定なものとされる。入力１０
がＶＩＬからＶＩＨヘスイッチすると、ノード１２はト
ランジスタＱ３Ａ−Ｑ３Ｄを介して放電される。しかし
ながら、ホットエレクトロン効果が、トランジスタＱ３
Ａ−Ｑ３Ｄに対してＶＴを一層高いものヘシフトする場
合がある。ＶＴが所定の設計値よりも高くシフトすると
、ノード１２は予定したＶＩＬ／ＶＩＨトリップ点にお
いて放電することがない。このことは、変換器の出力端
において誤った低状態の読取りを発生する場合がある。
第１図の従来の変換器は、更に、スタンバイ電流が低い
という問題がある。例えば、人力１０がＶＩＨ（例えば
、２．４Ｖ）である場合、トランジスタＱ１及びＱ３Ａ
−Ｑ３Ｄの両方が同時にターンオンされる。第一インバ
ータ段のスタンバイ電流は、トランジスタＱ１及びＱ３
Ａ−Ｑ３Ｄのターンオン抵抗によって主に決定され、低
スタンバイ電流適用に対して電流制限されていない。又
、Ｐチャンネルトランジスタロ１及びＮチャンネルトラ
ンジスタＱ３Ａ−Ｑ３Ｄはレシオ型であるので、安定な
トリップ点は、安定な電源ｖＣＣに依存する。電源が、
例えば、４．５から５．５ｖへ変化すると、完全な１ｖ
の変動がトランジスタＱ１によって見られる。従って、
ＶＩＬ／ＶＩＨ）リップ点が変動する。本発明は、電源
変動によって影響を受けることを少なくした仮想ｖＣＣ
を与えている。
という問題がある。例えば、人力１０がＶＩＨ（例えば
、２．４Ｖ）である場合、トランジスタＱ１及びＱ３Ａ
−Ｑ３Ｄの両方が同時にターンオンされる。第一インバ
ータ段のスタンバイ電流は、トランジスタＱ１及びＱ３
Ａ−Ｑ３Ｄのターンオン抵抗によって主に決定され、低
スタンバイ電流適用に対して電流制限されていない。又
、Ｐチャンネルトランジスタロ１及びＮチャンネルトラ
ンジスタＱ３Ａ−Ｑ３Ｄはレシオ型であるので、安定な
トリップ点は、安定な電源ｖＣＣに依存する。電源が、
例えば、４．５から５．５ｖへ変化すると、完全な１ｖ
の変動がトランジスタＱ１によって見られる。従って、
ＶＩＬ／ＶＩＨ）リップ点が変動する。本発明は、電源
変動によって影響を受けることを少なくした仮想ｖＣＣ
を与えている。
本発明は、又、ＴＴＬ／ＣＭＯＳレベル変換を達成する
ために二つのインバータ段を使用している。第一段（入
力段）は、Ｐ型トランジスタとＮ型トランジスタの相補
的対から構成されている。
ために二つのインバータ段を使用している。第一段（入
力段）は、Ｐ型トランジスタとＮ型トランジスタの相補
的対から構成されている。
このトランジスタ対のゲートはＴＴＬ入力電圧へ結合さ
れている。第三トランジスタが、相補的対のドレイン間
に結合されており、且つそのゲートは供給電圧へ結合さ
れている。このエキストラなトランジスタは、Ｎチャン
ネルトランジスタのドレインにおける電圧を固定した最
大レベルへクランプし、ホットエレクトロン効果を抑圧
する。
れている。第三トランジスタが、相補的対のドレイン間
に結合されており、且つそのゲートは供給電圧へ結合さ
れている。このエキストラなトランジスタは、Ｎチャン
ネルトランジスタのドレインにおける電圧を固定した最
大レベルへクランプし、ホットエレクトロン効果を抑圧
する。
第一インバータ段の出力端は、第二相補対のトランジス
タのゲートへ結合されている。第一段における如く、付
加的なトランジスタがこの相補的対のトランジスタのド
レイン間に結合されておりホットエレクトロン効果を抑
圧している。この付加的なトランジスタのゲートは第二
供給電圧へ結合されており、その第二供給電圧は第一供
給電圧と同一のものとすることが可能である。
タのゲートへ結合されている。第一段における如く、付
加的なトランジスタがこの相補的対のトランジスタのド
レイン間に結合されておりホットエレクトロン効果を抑
圧している。この付加的なトランジスタのゲートは第二
供給電圧へ結合されており、その第二供給電圧は第一供
給電圧と同一のものとすることが可能である。
Ｐチャンネルトランジスタのソースと供給電圧との間に
抵抗が設けられており、Ｐチャンネルトランジスタのソ
ースにおいて仮想ｖｃｃを与えている。これらの抵抗は
、供給電圧ｖｃ１及びＶＣ２における電圧の振れの効果
を減少させており、従って仮想供給電圧に与える正味の
効果が最小とされる。このことは、ＶＩＬ−ＶＩＨ）リ
ップ点を安定化させる。
抵抗が設けられており、Ｐチャンネルトランジスタのソ
ースにおいて仮想ｖｃｃを与えている。これらの抵抗は
、供給電圧ｖｃ１及びＶＣ２における電圧の振れの効果
を減少させており、従って仮想供給電圧に与える正味の
効果が最小とされる。このことは、ＶＩＬ−ＶＩＨ）リ
ップ点を安定化させる。
本発明の好適実施例を第２図に示しである。本発明も、
スタティックインバータ型のＴＴＬ／ＣＭＯ８変換器を
有している。本発明は、従来のレベル変換器のスタンバ
イ電流を最小とするために抵抗Ｒ１及びＲ２を与えてい
る。抵抗Ｒ１は、電圧ＶＣＩとトランジスタＱ１のソー
スとの間に結合されている。抵抗Ｒ２は、電圧ＶＣ２と
トランジスタＱ４のソースとの間に結合されている。
スタティックインバータ型のＴＴＬ／ＣＭＯ８変換器を
有している。本発明は、従来のレベル変換器のスタンバ
イ電流を最小とするために抵抗Ｒ１及びＲ２を与えてい
る。抵抗Ｒ１は、電圧ＶＣＩとトランジスタＱ１のソー
スとの間に結合されている。抵抗Ｒ２は、電圧ＶＣ２と
トランジスタＱ４のソースとの間に結合されている。
本発明も、トランジスタＱ３Ａ−Ｑ３Ｄ及びトランジス
タＱ６に関するホットエレクトロンによって誘起される
ＶＴＮ劣化を抑圧するために２個のホットエレクトロン
抑圧用トランジスタ（Ｑ２及びＱ５）を与えている。ト
ランジスタＱ２のドレインはノード１３においてトラン
ジスタＱ１のドレインへ結合されている。トランジスタ
Ｑ２のソースはノード１２においてトランジスタＱ３Ａ
−Ｑ３Ｄのドレインへ結合されている。トランジスタＱ
２のゲートはｖＣｌへ結合されている。
タＱ６に関するホットエレクトロンによって誘起される
ＶＴＮ劣化を抑圧するために２個のホットエレクトロン
抑圧用トランジスタ（Ｑ２及びＱ５）を与えている。ト
ランジスタＱ２のドレインはノード１３においてトラン
ジスタＱ１のドレインへ結合されている。トランジスタ
Ｑ２のソースはノード１２においてトランジスタＱ３Ａ
−Ｑ３Ｄのドレインへ結合されている。トランジスタＱ
２のゲートはｖＣｌへ結合されている。
トランジスタＱ５のドレインは、ノード１６１；おいて
、トランジスタＱ４のドレインへ結合されている。トラ
ンジスタＱ５のソースは、ノード１７において、トラン
ジスタＱ６のドレインへ結合されている。トランジスタ
Ｑ５のゲートはＶＣ２へ結合されている。ＣＭＯ８の出
力１１はノード１６からとられる。
、トランジスタＱ４のドレインへ結合されている。トラ
ンジスタＱ５のソースは、ノード１７において、トラン
ジスタＱ６のドレインへ結合されている。トランジスタ
Ｑ５のゲートはＶＣ２へ結合されている。ＣＭＯ８の出
力１１はノード１６からとられる。
本発明は、ノード１２及び１７における電圧を安定化さ
せることにより、ホットエレクトロン現象に起因するＶ
Ｔ劣化の影響を減少させている。
せることにより、ホットエレクトロン現象に起因するＶ
Ｔ劣化の影響を減少させている。
本発明は、ノード１２及び１７における電圧をクランプ
するためにＮチャンネルトランジスタＱ２及びＱ５を与
えている。例えば、ノード１２において得、ることの可
能な最高電圧は、ＶＣ１−ＶＴ（Ｑ２）である。その結
果、インバータ段の応答は予測可能であり、且つホット
エレクトロン効果は最小とされる。
するためにＮチャンネルトランジスタＱ２及びＱ５を与
えている。例えば、ノード１２において得、ることの可
能な最高電圧は、ＶＣ１−ＶＴ（Ｑ２）である。その結
果、インバータ段の応答は予測可能であり、且つホット
エレクトロン効果は最小とされる。
トランジスタＱ１及びＱ４のソースにおいて仮想供給電
圧を与えるために抵抗Ｒ１及びＲ２が使用されており、
それは従来の変換器におけるよりも一層安定している。
圧を与えるために抵抗Ｒ１及びＲ２が使用されており、
それは従来の変換器におけるよりも一層安定している。
前述した如く、供給電圧ＶＣ１におけるＩＶのスイング
即ち振れは、従来技術における交差トランジスタＱ１及
びＱ４において完全な１ｖの振れを発生させる。該抵抗
は、第一段の仮想供給電圧に対してフィードバック制御
として作用する。例えば、５．５ｖのＶＣＩの場合、抵
抗Ｒ１を横断しての電圧降下は約０．５ｖである。従っ
て、トランジスタＱ１のソースにおける仮想供給電圧は
５Ｖである。供給電圧ＶＣＩが４，５ｖへ降下すると、
抵抗Ｒ１を横断しての電圧降下は、例えば、ｏ、ｉｖで
ある。なぜならば、電流が一層低いからである。従って
、トランジスタＱ１のソースにおける電圧は４．４ｖで
ある。供給電圧ＭＣＩの電圧の振れが１ｖの場合、トラ
ンジスタＱ１のソースにおける仮想供給電圧において見
られる電圧の振れは０．６Ｖ（即ち、５Ｖ−４，４Ｖ）
であるに過ぎない。従って、上述した如く抵抗を使用す
ることにより、供給電圧の振れが安定化される。
即ち振れは、従来技術における交差トランジスタＱ１及
びＱ４において完全な１ｖの振れを発生させる。該抵抗
は、第一段の仮想供給電圧に対してフィードバック制御
として作用する。例えば、５．５ｖのＶＣＩの場合、抵
抗Ｒ１を横断しての電圧降下は約０．５ｖである。従っ
て、トランジスタＱ１のソースにおける仮想供給電圧は
５Ｖである。供給電圧ＶＣＩが４，５ｖへ降下すると、
抵抗Ｒ１を横断しての電圧降下は、例えば、ｏ、ｉｖで
ある。なぜならば、電流が一層低いからである。従って
、トランジスタＱ１のソースにおける電圧は４．４ｖで
ある。供給電圧ＭＣＩの電圧の振れが１ｖの場合、トラ
ンジスタＱ１のソースにおける仮想供給電圧において見
られる電圧の振れは０．６Ｖ（即ち、５Ｖ−４，４Ｖ）
であるに過ぎない。従って、上述した如く抵抗を使用す
ることにより、供給電圧の振れが安定化される。
本発明の好適実施例においては、抵抗Ｒ１及びＲ２の値
は性能条件に依存する。高速の変換器の場合、抵抗Ｒ１
及びＲ２の値は低い値に設定され、例えば、ＩＫΩに設
定される。低速であるが良好なＶＩＨ性能の場合には、
抵抗Ｒ１及びＲ２の値は高く設定され、例えば、４にΩ
の範囲に設定される。
は性能条件に依存する。高速の変換器の場合、抵抗Ｒ１
及びＲ２の値は低い値に設定され、例えば、ＩＫΩに設
定される。低速であるが良好なＶＩＨ性能の場合には、
抵抗Ｒ１及びＲ２の値は高く設定され、例えば、４にΩ
の範囲に設定される。
本発明の好適実施例においては、トランジスタＱ ３
Ａ −Ｑ ３ Ｄ ｌ：対するｖＴの公称値は約０．８
Ｖである。トランジスタＱ１に対するＶＴは約−１ｖで
ある。
Ａ −Ｑ ３ Ｄ ｌ：対するｖＴの公称値は約０．８
Ｖである。トランジスタＱ１に対するＶＴは約−１ｖで
ある。
トランジスタＱ２及びＱ５は、ノード１２及び１７にお
いて、最大ドレイン−ソース電圧ＶＤＳをＶＣＣ−ＶＴ
Ｎへ制限している。
いて、最大ドレイン−ソース電圧ＶＤＳをＶＣＣ−ＶＴ
Ｎへ制限している。
本発明の好適実施例においては、ｖＣｌ及びＶＣ２は約
５Ｖに等しい。別の実施例においては、第３図に示した
如く、抵抗Ｒ２をトランジスタＱ６のソースと接地との
間に配置させる。
５Ｖに等しい。別の実施例においては、第３図に示した
如く、抵抗Ｒ２をトランジスタＱ６のソースと接地との
間に配置させる。
以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではな（、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
たが、本発明は、これら具体例にのみ限定されるべきも
のではな（、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。
第１図は従来のスタティックインバータ型ＴＴＬ／ＣＭ
ＯＳレベル変換器を示した概略回路図、１２図は本発明
の一実施例に基づいて構成されたレベル変換器を示した
概略回路図、第３図は本発明の別の実施例に基づいて構
成されたレベル変換器を示した概略回路図、である。 （符号の説明） １０ ： ＴＴＬ入力 １１：出力 １２−１７：ノード Ｑ：トランジスタ
ＯＳレベル変換器を示した概略回路図、１２図は本発明
の一実施例に基づいて構成されたレベル変換器を示した
概略回路図、第３図は本発明の別の実施例に基づいて構
成されたレベル変換器を示した概略回路図、である。 （符号の説明） １０ ： ＴＴＬ入力 １１：出力 １２−１７：ノード Ｑ：トランジスタ
Claims (1)
- 【特許請求の範囲】 １、トランジスタートランジスタ論理（ＴＴＬ）入力電
圧レベルを相補的金属酸化物半導体（ＣＭＯＳ）電圧レ
ベルへ変換する電気回路において、第一及び第二導電型
のドレイン結合した第一及び第二トランジスタの相補的
対を具備する第一段が設けられており、前記第一トラン
ジスタのソースは第一供給電圧へ結合されており且つ前
記第二トランジスタのゲートは前記第一供給電圧へ結合
されており、第二導電型の第三トランジスタが設けられ
ており、前記第三トランジスタのゲートは前記ＴＴＬ入
力端へ結合されておりそのソースは接地へ結合されてお
り且つそのドレインは前記第二トランジスタのソースへ
結合されており、前記ＴＴＬ入力端は前記第一トランジ
スタのゲートへ結合されており、第一及び第二導電型の
第四及び第五トランジスタの第二相補対を具備する出力
段が設けられており、前記第四トランジスタのソースは
第二供給電圧へ結合されると共に前記第五トランジスタ
のゲートは前記第二供給電圧へ結合されており、第二導
電型の第六トランジスタが設けられており、前記第六ト
ランジスタのゲートは前記第一トランジスタのドレイン
へ結合されておりそのソースは接地へ結合されており且
つそのドレインは前記第五トランジスタのソースへ結合
されており、前記ＣＭＯＳ電圧は前記第五トランジスタ
のドレインにおいて与えられることを特徴とする回路。 ２、特許請求の範囲第１項において、更に、前記第一供
給電圧と前記第一トランジスタのソースとの間に結合し
て第一抵抗が設けられており、且つ前記第二供給電圧と
前記第四トランジスタのソースとの間に結合して第二抵
抗が設けられていることを特徴とする回路。３、特許請
求の範囲第１項において、前記第一導電型がＰ型である
ことを特徴とする回路。 ４、トランジスタートランジスタ論理（ＴＴＬ）入力電
圧レベルを相補的金属酸化物半導体（ＣＭＯＳ）電圧レ
ベルへ変換する電気回路において、第一及び第二導電型
のドレイン結合した第一及び第二トランジスタの相補的
対を具備する入力段が設けられており、前記第一トラン
ジスタのソースは第一供給電圧へ結合されると共に前記
第二トランジスタのゲートは前記第一供給電圧へ結合さ
れており、第二導電型の複数個の第三トランジスタが設
けられており、前記第三トランジスタのゲートは前記Ｔ
ＴＬ入力端へ結合されておりそのソースは接地へ結合さ
れており且つそのドレインは前記第二トランジスタのソ
ースへ結合されており、前記ＴＴＬ入力端は前記第一ト
ランジスタのゲートへ結合されており、第一及び第二導
電型の第四及び第五トランジスタの第二相補的対を具備
する出力段が設けられており、前記第四トランジスタの
ソースは第二供給電圧へ結合されると共に前記第五トラ
ンジスタのゲートは前記第二供給電圧へ結合されており
、第二導電型の第六トランジスタが設けられており、前
記第六トランジスタのゲートは前記第一トランジスタの
ドレインへ結合されておりそのソースは接地へ結合され
ており且つそのドレインは前記第五トランジスタのソー
スへ結合されており、前記ＣＭＯＳ電圧は前記第五トラ
ンジスタのドレインにおいて与えられることを特徴とす
る回路。 ５、特許請求の範囲第４項において、更に、前記第一供
給電圧と前記第一トランジスタのソースとの間に結合し
て第一抵抗が設けられており、且つ前記第二供給電圧と
前記第四トランジスタのソースとの間に結合して第二抵
抗が設けられていることを特徴とする回路。６、特許請
求の範囲第４項において、前記第一導電型がＰ型である
ことを特徴とする回路。 ７、トランジスタートランジスタ論理（ＴＴＬ）入力電
圧レベルを相補的金属酸化物半導体（ＣＭＯＳ）電圧レ
ベルへ変換する電気回路において、第一及び第二導電型
のドレイン結合した第一及び第二トランジスタの相補的
対を具備する入力段が設けられており、前記第一トラン
ジスタのソースは第一抵抗を介して第一供給電圧へ結合
されており、前記第二トランジスタのゲートは前記第一
供給電圧へ結合されており、第二導電型の第三トランジ
スタが設けられており、前記第三トランジスタのゲート
は前記ＴＴＬ入力端へ結合されておりそのソースは接地
へ結合されており且つそのドレインは前記第二トランジ
スタのソースへ結合されており、前記ＴＴＬ入力端は前
記第一トランジスタのゲートへ結合されており、第一及
び第二導電型の第四及び第五トランジスタの第二相補的
対を具備する出力段が設けられており、前記第四トラン
ジスタのソースは第二抵抗を介して第二供給電圧へ結合
されており、前記第五トランジスタのゲートは前記第二
供給電圧へ結合されており、第二導電型の第六トランジ
スタが設けられており、前記第六トランジスタのゲート
は前記第一トランジスタのドレインへ結合されておりそ
のソースは接地へ結合されており且つそのドレインは前
記第五トランジスタのソースへ結合されており、前記Ｃ
ＭＯＳ電圧が前記第五トランジスタのドレインにおいて
与えられることを特徴とする回路。 ８、特許請求の範囲第７項において、前記第一導電型が
Ｐ型であることを特徴とする回路。 ９、トランジスタートランジスタ論理（ＴＴＬ）入力電
圧レベルを相補的金属酸化物半導体（ＣＭＯＳ）電圧レ
ベルへ変換する電気回路において、第一及び第二導電型
のドレイン結合した第一及び第二トランジスタの相補的
対を具備する入力段が設けられており、前記第一トラン
ジスタのソースは第一抵抗を介して第一供給電圧へ結合
されており、前記第二トランジスタのゲートは前記第一
供給電圧へ結合されており、第二導電型の複数個の第三
トランジスタが設けられており、前記第三トランジスタ
のゲートは前記ＴＴＬ入力端へ結合されておりそのソー
スは接地へ結合されており且つそのドレインは前記第二
トランジスタのソースへ結合されており、前記ＴＴＬ入
力端は前記第一トランジスタのゲートへ結合されており
、第一及び第二導電型の第四及び第五トランジスタの第
二相補的対を具備する出力段が設けられており、前記第
四トランジスタのソースは第二抵抗を介して第二供給電
圧へ結合されており、前記第五トランジスタのゲートは
前記第二供給電圧へ結合されており、第二導電型の第六
トランジスタが設けられており、前記第六トランジスタ
のゲートは前記第一トランジスタのドレインへ結合され
ておりそのソースは接地へ結合されており且つそのドレ
インは前記第五トランジスタのソースへ結合されており
、前記ＣＭＯＳ電圧が前記第五トランジスタのドレイン
において与えられることを特徴とする回路。 １０、特許請求の範囲第９項において、前記第一導電型
がＰ型であることを特徴とする回路。 １１、トランジスタートランジスタ論理（ＴＴＬ）入力
電圧レベルを相補的金属酸化物半導体（ＣＭＯＳ）電圧
レベルへ変換する電気回路において、第一及び第二導電
型のドレイン結合した第一及び第二トランジスタの相補
的対を具備する入力段が設けられており、前記第一トラ
ンジスタのソースが第一抵抗を介して第一供給電圧へ結
合されており、前記第二トランジスタのゲートが前記第
一供給電圧へ結合されており、第二導電型の複数個の第
三トランジスタが設けられており、前記第三トランジス
タのゲートが前記ＴＴＬ入力端へ結合されておりそのソ
ースは接地へ結合されており且つそのドレインは前記第
二トランジスタのソースへ結合されており、前記ＴＴＬ
入力端は前記第一トランジスタのゲートへ結合されてお
り、第一及び第二導電型の第四及び第五トランジスタの
第二相補的対を具備する出力段が設けられており、前記
第四トランジスタのソースは第二供給電圧へ結合されて
おり、前記第五トランジスタのゲートは前記第二供給電
圧へ結合されており、第二導電型の第六トランジスタが
設けられており、前記第六トランジスタのゲートは前記
第一トランジスタのドレインへ結合されておりそのソー
スは第二抵抗を介して接地へ結合されており且つそのド
レインは前記第五トランジスタのソースへ結合されてお
り、前記ＣＭＯＳ電圧が前記第五トランジスタのドレイ
ンにおいて与えられることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/406,721 US4963771A (en) | 1989-09-12 | 1989-09-12 | TTL/CMOS level translator |
| US406,721 | 1989-09-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132211A true JPH03132211A (ja) | 1991-06-05 |
| JP2542457B2 JP2542457B2 (ja) | 1996-10-09 |
Family
ID=23609181
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2240168A Expired - Fee Related JP2542457B2 (ja) | 1989-09-12 | 1990-09-12 | Ｔｔｌ／ｃｍｏｓレベル変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4963771A (ja) |
| EP (1) | EP0417895B1 (ja) |
| JP (1) | JP2542457B2 (ja) |
| KR (1) | KR910007279A (ja) |
| DE (1) | DE69025015T2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0379121A (ja) * | 1989-08-23 | 1991-04-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH0793565B2 (ja) * | 1989-11-09 | 1995-10-09 | 日本電気株式会社 | レベル変換回路 |
| US5274284A (en) * | 1991-01-24 | 1993-12-28 | Texas Instruments Incorporated | Output buffer circuits with controlled Miller effect capacitance |
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
| US5572150A (en) * | 1995-04-10 | 1996-11-05 | International Business Machines Corporation | Low power pre-discharged ratio logic |
| CN100338879C (zh) * | 2002-12-25 | 2007-09-19 | 株式会社半导体能源研究所 | 配备了校正电路的数字电路及具有该数字电路的电子装置 |
| US7002392B2 (en) | 2004-02-20 | 2006-02-21 | Fujitsu Limited | Converting signals from a low voltage domain to a high voltage domain |
Citations (5)
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| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS6429016A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6460109A (en) * | 1987-08-31 | 1989-03-07 | Fujitsu Ltd | Cmos input buffer circuit |
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|---|---|---|---|---|
| US4209713A (en) * | 1975-07-18 | 1980-06-24 | Tokyo Shibaura Electric Co., Ltd. | Semiconductor integrated circuit device in which difficulties caused by parasitic transistors are eliminated |
| JPH0738583B2 (ja) * | 1985-01-26 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
| JPS6350119A (ja) * | 1986-08-20 | 1988-03-03 | Toshiba Corp | 半導体集積回路装置 |
| US4806801A (en) * | 1987-08-27 | 1989-02-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | TTL compatible CMOS input buffer having a predetermined threshold voltage and method of designing same |
| US4782250A (en) * | 1987-08-31 | 1988-11-01 | International Business Machines Corporation | CMOS off-chip driver circuits |
-
1989
- 1989-09-12 US US07/406,721 patent/US4963771A/en not_active Expired - Lifetime
-
1990
- 1990-07-25 EP EP90308180A patent/EP0417895B1/en not_active Expired - Lifetime
- 1990-07-25 DE DE69025015T patent/DE69025015T2/de not_active Expired - Lifetime
- 1990-09-11 KR KR1019900014576A patent/KR910007279A/ko not_active Application Discontinuation
- 1990-09-12 JP JP2240168A patent/JP2542457B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JPS5484469A (en) * | 1977-12-19 | 1979-07-05 | Hitachi Ltd | Cmos inverter circuit of low power consumption |
| JPS5724126A (en) * | 1980-06-02 | 1982-02-08 | Xerox Corp | C-mos input buffer compatible with ttl |
| JPS60233931A (ja) * | 1984-05-07 | 1985-11-20 | Toshiba Corp | インバ−タ回路 |
| JPS6429016A (en) * | 1987-07-24 | 1989-01-31 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS6460109A (en) * | 1987-08-31 | 1989-03-07 | Fujitsu Ltd | Cmos input buffer circuit |
Also Published As
| Publication number | Publication date |
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| US4963771A (en) | 1990-10-16 |
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| EP0417895A3 (en) | 1991-10-02 |
| EP0417895A2 (en) | 1991-03-20 |
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