JP2002527975A - マルチプレクサ回路およびアナログデジタル変換器 - Google Patents
マルチプレクサ回路およびアナログデジタル変換器Info
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- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
Description
ルチプレクサ回路を含むアナログデジタル変換器(ADC)に関する。
これは、いくつかのアナログ入力チャネルの1つを選択して選択されたチャネル
をたとえばチップ上のADC回路に接続するのに好適である。モノシリックIC
中にMOS(金属酸化物半導体)型回路で実現された、伝送ゲートとともにつく
られたマルチプレクサ回路は、「CMOSデジタル集積回路、分析および設計」
、S.M.カン、Y.レベルビチ、マグロウヒルインターナショナル版、(CMOS
Digital Integrated Circuits, Analysis and Design, S. M. Kang, Y. Lebleb
ici, McGRAW-HILL INTERNATIONAL EDITIONS)ISBN0−07−038046
−5、第274頁、および「CMOS VLSI設計の原理、システムの展望」
、第2版アディソン・ウエズリー、N.H.E.、ウエスト、K.エシュラギア
ン、(Principles of CMOS VLSI Design, A System Perspective, second editi
on ADDISON WESLEY, N.H.E., Weste, K. Eshraghian)ISBN0−201−5
3376−6、第17、304頁から周知である。
プレクサ回路1は、共通の出力チャネル2に接続される少なくとも2つの入力チ
ャネルIN0、IN1を含む。もちろん、複数の入力チャネルIN0、IN1、IN 2 、...INiがマルチプレクサ回路に設けられてもよい。前述のアナログ入力
チャネルIN0、IN1の1つを選択するために、マルチプレクサ回路は、入力チ
ャネルIN0、IN1と出力チャネル2との間にそれぞれ伝送ゲートFT0、FT1 を含む。マルチプレクサは、デコーダ回路10によって生成される選択信号SE
LECT0、/SELECT0、SELECT1、/SELECT1によって、2つ
の入力チャネルIN0、IN1の1つを選択することができる。デコーダ回路は、
各入力チャネルIN0、IN1それぞれについて、選択信号SELECT0、SE
LECT1および反転された選択信号/SELECT0、/SELECT1を生成
し、これは対応する伝送ゲートFT0、FT1に与えられる。デコーダ回路はnか
ら2nへのデコーダ(i=2n)であって、これによって確実に、選択信号SEL
ECT0からSELECTiの1つだけが真になってその他が偽となる。すなわち
1つのチャネルだけが開いていればその他は閉じている。図4による例では、チ
ャネルIN1が選択されている、すなわち伝送ゲートFT1が開いているのに対し
、チャネルIN0は選択されておらず伝送ゲートFT0は閉じている。アナログ電
圧U1、U2が入力チャネルIN0、IN1にそれぞれ印加される。出力チャネル2
の電圧がUoutとして示される。伝送ゲートFT0、FT1は、しきい値電圧VTHp およびVTHnをそれぞれ有するpチャネルトランジスタおよびnチャネルトラン
ジスタを含む公知のCMOS伝送ゲートである。マルチプレクサ回路は電源電圧
VCCで作動され、VSSは接地電位0Vである。
以下の入力電圧条件が適用される。
ことを意味する。
作する。伝送ゲートFT0は閉じているので電圧UoutはU2に等しい、すなわち
、 Uout=U2である。
よびIN1の電流はそれぞれ0である、すなわち、以下の通りである。
ャネルに印加される場合、電流は活性化しているチャネルを通って流れる。これ
が不足/過電圧動作条件である。以下の入力電圧条件が不足および過電圧条件と
して考えられる。
ッチとして働かない。「弱い反転」およびCMOSトランジスタのpn−ダイオ
ード構造のために、電流はIN0とIN1との間に流れる。
ナログ信号の所望の精度によるが、これが問題となる。
ズは精度の悪化につながり、これが変換結果を使用不能にする(たとえば、8ビ
ットのADCの場合、絶対精度は+/−2LSBの代わりに10−11LSBに
なる)。そのようなADCを使用できるようにするためには外部の過/不足電圧
保護回路が必要とされる。
アナログデジタル変換器およびマルチプレクサ回路を提供することである。
ログデジタル変換器によって解決される。この発明のさらなる展開は従属クレー
ムに記載される。
による従来のマルチプレクサ回路におけるものと同じ部分が、同じ参照符号によ
って指定され、その説明は繰返されない。
送ゲートFT0、FT1と各チャネルごとに第2の伝送ゲートST0、ST1とを含
む。各チャネルにおける第1の伝送ゲートFT0、FT1の出力は、第2の伝送ゲ
ートST0、ST1の入力にそれぞれ接続される。第2の伝送ゲートST0および
ST1の出力は、出力チャネル2に接続される。第2の伝送ゲートST0、ST1
は、第1の伝送ゲートFT0、FT1と同じ選択信号SELECT0、/SELE
CT0およびSELECT1、/SELECT1によって制御される。
ャネルIN0、IN1各々に設けられる。NMOSトランジスタ20、21各々は
、ドレインがノード30、31に接続される。ノード30、31各々は第1の伝
送ゲートFT0、FT1の出力および第2の伝送ゲートST0、ST1の入力にそれ
ぞれ接続される。NMOSトランジスタ20、21各々のソースは接地電位レベ
ルVSSに接続される。各NMOSトランジスタのゲートはチャネルデコーダ10
によって生成される選択信号/SELECT0、/SELECT1をそれぞれ受取
る。この実施例では、NMOSトランジスタは、伝送ゲートのPMOSトランジ
スタと同じ選択信号によって制御される。
び第2の伝送ゲートST1は両方とも開いている。NMOSトランジスタ21は
反転された選択信号/SELECT1をゲートで受取るため、NMOSトランジ
スタ21は選択されたチャネルIN1に対してオフに切換えられる。チャネルI
N0は選択されないので、第1の伝送ゲートFT0および第2の伝送ゲートST0
は両方とも閉じている。NMOSトランジスタ20が反転された選択信号/SE
LECT0をゲートで受取るため、NMOSトランジスタ20は選択されないチ
ャネルIN0に対してオンに切換えられる。
送ゲートFT1および第2の伝送ゲートST1が開けられて入力チャネルIN1が
選択されるように、選択信号が伝送ゲートに与えられる。選択信号SELECT 0 (SELECT0=0)を与えることによって、第1の伝送ゲートFT0および
第2の伝送ゲートST0は閉じられて、他方の入力信号IN0は選択されない。
ランジスタ20は選択信号/SELECT0によってオンに切換えられるので、
電流Iin1はNMOSトランジスタ20を介して接地にバイパスされる。ノード
30の電位は、(NMOSトランジスタ20によって引き下げられているので)
[0、VCC]の範囲である。したがって、伝送ゲートST0は理想的なスイッチ
として動作する、すなわち、完全に閉じる。したがって、選択された入力チャネ
ルIN1は第1の入力チャネルIN0の過電圧によって影響されない。出力電圧U out はU2に等しい。
圧−VTH,N<U1<0をノード30での[−VTH,N、0]の範囲の電位にする。
これは伝送ゲートST1をオフに切換えかつアナログ入力への影響を回避するの
に十分である。ゆえに、NMOSトランジスタは不足電圧に対する対策である。
しかしながら、過電圧条件に対するNMOSトランジスタのバイパス作用は不足
電圧条件に対してよりも良い。
ルチプレクサ回路の実施例を示す。図2による実施例において、図1による実施
例の部分に等しい部分が、同じ参照符号で記載される。図2によるマルチプレク
サ回路は、各チャネルIN0、IN1ごとにプルダウンバイパス回路50、51と
それに加えてプルアップバイパス回路60、61とを含む。プルダウンバイパス
回路50、51はノード70、71とVSSレベルとの間に接続され、プルアップ
バイパス回路60、61は、ノード70、71とVCCレベルとの間にそれぞれ接
続される。
においては、以下の入力電圧条件が適用される。
び過電圧条件として考えられる。
きい値電圧である) 電圧U2は: U2=[VSS;VCC]である。
イッチとして働かない。電流Iin1は、バイパス回路50または60を用いるこ
とによって、VSSレベルまたはVCCレベルにバイパスされる。第2の伝送ゲート
ST0は、Uout電圧を変化させないようにするために実現される。過/不足電圧
条件の場合、バイパス回路50は、第2の伝送ゲートST0に対して入力電圧を
低減させ、そのためいかなる電圧条件も第2の伝送ゲートST0では生じず、バ
イパス回路60は、第2の伝送ゲートに対して入力電圧を増大させ、そのためい
かなる不足電圧条件も第2の伝送ゲートST0では生じない。したがって、第2
の伝送ゲートは理想的なスイッチとして再び働くようになる。その結果、いかな
る電流もIN0とIN1との間に流れず、電圧Uoutは入力電圧U2に等しい、すな
わち、 |Iin1|≧0 |Iin2|=0 |Iout|=0 Uout=U2である。
電圧を検知し、不足電圧の場合はVCCへのバイパス回路を、または過電圧の場合
はVSSへのバイパス回路をオンに切換える。これは、2つのバイパス回路を介す
るVCCとVSSとの間の短絡を回避するために必要である。バイパス回路およびセ
ンス回路の組合せが、バイパスおよびセンス回路を形成する。
電位を制御するための要素を含む。
ごとに、それぞれ、プルダウンバイパス回路50はNMOSトランジスタ80、
81で実現され、プルアップバイパス回路はPMOSトランジスタ90、91で
実現される。選択されないチャネルにおいて、NMOSトランジスタは過電圧保
護として用いられ、PMOSトランジスタは不足電圧保護として用いられる。
出力はNMOSトランジスタ80、81のゲートにそれぞれ接続される。制御回
路は、NANDゲート110、111をさらに含み、その出力はPMOSトラン
ジスタ90、91のゲートにそれぞれ接続される。NORゲート100、101
の一方の入力は入力電圧U1、U2にそれぞれ接続され、NORゲート100、1
01の他方の入力は、選択信号SELECT0、SELECT1に接続される。N
ANDゲート110、111の一方の入力は入力電圧U1、U2にそれぞれ接続さ
れ、NANDゲート110、111の他方の入力は、反転された選択信号/SE
LECT0、/SELECT1に接続される。したがって、制御回路の入力信号は
、入力電圧U1、U2と選択信号および反転された選択信号とであって、これが伝
送ゲートを制御する。もしチャネルが選択されず(SELECT=0)かつ不足
電圧条件が生じれば(U1<0V)、PMOSトランジスタ90はオンに切換え
られる。もしチャネルが選択されず(SELECT=0)かつ過電圧条件が生じ
れば(U1>5V)、NMOSトランジスタ80はオンに切換えられる。
パス回路を制御するための制御回路は、入力チャネルの電圧を検知するためのセ
ンス回路を含む。センス回路およびバイパス回路は組合わさって、センス経路お
よびバイパス経路からなるバイパスおよびセンス回路を形成する。VSSへのバイ
パスおよびセンス回路では、センス経路は、NMOSトランジスタ120、12
1と並列のPMOSトランジスタ130、131を含む。PMOSトランジスタ
130、131のソースは、前述の第1の伝送ゲートFT0、FT1に接続され、
NMOSトランジスタ120、121のソースは、接地レベルVSSに接続される
。PMOSトランジスタ130、131のドレインは、NMOSトランジスタ1
20、121のドレインに接続される。バイパス経路は、NMOSトランジスタ
160、161から形成され、それらのドレインは前記第1の伝送ゲートFT0
、FT1の出力に接続され、ソースはVSSに接続される。NMOSトランジスタ
160、161のゲートは、センス回路のPMOSトランジスタおよびNMOS
トランジスタのドレインに接続される。NMOSトランジスタ120、121の
駆動能力は、PMOSトランジスタ130、131の駆動能力に比べて非常に弱
い。オフに切換えられるチャネルに対して、0.65VDDの電圧がPMOSトラ
ンジスタ130、131のゲートに印加される。ノード70、71の電位が条件
U70<0.65VDD+|VTHp|を満たす限り、センス経路およびバイパス経
路のどちらもがオフに切換えられる。入力での過電圧のためにノード70、71
での電圧がU70>0.65VDD+|VTHp|を超えるとき、センス経路は小さ
い電流をVSSに駆動する。PMOSトランジスタ130、131のインピーダン
スに比べてNMOSトランジスタ120、121の大きいインピーダンスのため
に、バイパストランジスタNMOS160、161のゲートでのゲート電圧は、
急速に上昇し、このトランジスタは導電状態に急速に変化する。このようにして
、電圧U70がVDDに近いとき、VSSへの低インピーダンス経路が設けられる。
VSSへのバイパスおよびセンス回路は、U70がVDDに近づくや否や、オンに切
換わる理想的なスイッチと関連され得る。
、141およびPMOS150、151と、バイパス経路としてのPMOS17
0、171とからなる。バイパス経路において、PMOSトランジスタ170、
171のドレインは、前述の第1の伝送ゲートFT0、FT1の出力70、71に
接続され、ソースは電源電圧レベルVCCに接続される。センス経路において、P
MOSトランジスタ150、151のソースは、電源電圧レベルVCCに接続され
、NMOSトランジスタ140、141のソースは、前述の第1の伝送ゲートF
T0、FT1の出力70、71に接続され、PMOSトランジスタ150、151
のドレインおよびNMOSトランジスタ140、141のドレインは互いに接続
される。PMOSトランジスタ170、171のゲートは、センス経路のPMO
SトランジスタのドレインおよびNMOSトランジスタのドレインに接続される
。バイパスおよびセンス回路は、不足電圧に対してアナログ的に働く。
に依存して有効な入力電圧VSS<U1<VDDに対してもまた、閉じているFT0を
経るサブスレッショルド電流が起こり得ることがわかる。もしこの電圧降下が著
しければ、チップ内の(およびFT0のゲートでの)VDDレベルは、外部から印
加されるVDDレベルよりも少し小さいという事実のために、かつ、もし入力が活
性化しているADC入力チャネルであれば、小さいインピーダンスを達成するの
に必要であるFT0の大きい幅のために、漏れが生じる可能性がある。提案され
るバイパスおよびセンス回路は、FT0の電圧降下を可能な限り小さく保ち、パ
ッドへのサブスレッショルド電流を制限する。その理由は、バイパス回路および
センス回路の両方が、0.35VDD−VTHn<U70<0.65VDD+|VTHp|
の範囲の電位U70に対してオフに切換えられる、すなわち、FT0を通る電流
は、U70>0.65VDD+|VTHp|またはU70<0.35VDD−VTHnの条
件のうち1つが満たされる場合にのみ流れることができるからである。
ある。
ャネルを含んでもよく、各チャネルは、上記のように、プルアップ回路および/
またはプルダウン回路と第2の伝送ゲートとを有してもよい。
する入力電圧である、図1から図4の実施例によるマルチプレクサ回路を含む。
そのようなADCの精度は、過/不足電圧がないも同然であり得る。すなわち、
過/不足電圧は、変換結果へいかなる影響も与えない(たとえば、8ビットのA
DCの場合、過/不足電圧があってもなくても精度は+/−2LSBである)。
図である。
サ回路の図である。
Claims (18)
- 【請求項1】 少なくとも2つの入力チャネル(IN0、IN1)および出力
チャネル(2)を含むマルチプレクサ回路であって、 各入力チャネル(IN0、IN1)は、入力チャネル(IN0、IN1)を出力チ
ャネル(2)に接続するために選択信号(SELECT0、/SELECT0;S
ELECT1、/SELECT1)によってオンに切換えられ得る第1の伝送ゲー
ト(FT0、FT1)を含み、 入力チャネル(IN0、IN1)の少なくとも1つは、第1の伝送ゲート(FT 0 、FT1)を通って流れる電流が他方の入力チャネルに達するのを防ぐためのバ
イパス回路(20、21;50、51;60、61;80、81;90、91;
160、161;170、171)を含み、 前記各入力チャネル(IN0;IN1)は、第2の伝送ゲート(ST0、ST1)
をさらに含むマルチプレクサ回路であって、 制御回路が前記バイパス回路を制御するために設けられることを特徴とする、
マルチプレクサ回路。 - 【請求項2】 前記制御回路は、入力チャネル(IN0;IN1)の電圧に依
存して前記バイパス回路を制御する、請求項1に記載のマルチプレクサ回路。 - 【請求項3】 前記制御回路は、入力チャネル(IN0;IN1)の電圧を検
知することによって前記バイパス回路(80、90;81、91;160、16
1;170、171)を制御するセンス回路(120、130;121、131
;140、150;141、151;100、110;101、111)を含む
、請求項1または2に記載のマルチプレクサ回路。 - 【請求項4】 各入力チャネル(IN0、IN1)は、バイパス回路(20、
21;50、51;60、61;80、81;90、91;160、161;1
70、171)および第2の伝送ゲート(ST0、ST1)を含む、請求項1から
3のいずれかに記載のマルチプレクサ回路。 - 【請求項5】 バイパス回路(20、21;50、51;60、61)は、
選択されない入力チャネル(IN0)に対してオンに切換えられ、選択された入
力チャネル(IN1)に対してオフに切換えられる、請求項4に記載のマルチプ
レクサ回路。 - 【請求項6】 前記バイパス回路は、第2の伝送ゲート(ST0、ST1)に
対して入力電圧を低減させるプルダウン回路(20、21;50、51;80、
81;160、161)を含む、請求項1から5のいずれかに記載のマルチプレ
クサ回路。 - 【請求項7】 前記バイパス回路(20、21)は、前記選択信号(/SE
LECT0、/SELECT1)によって制御される、請求項1から6のいずれか
に記載のマルチプレクサ回路。 - 【請求項8】 前記バイパス回路(20、21;50、51)は、ゲートが
前記選択信号(/SELECT0、SELECT1)によって制御され、ドレイン
が前記第1の伝送ゲート(FT0、FT1)の出力に接続され、ソースが接地電位
(VSS)に接続されるNMOSトランジスタである、請求項1から7のいずれか
に記載のマルチプレクサ回路。 - 【請求項9】 前記バイパス回路は、前記第2の伝送ゲート(ST0、ST1 )に対して入力電圧を増大させるプルアップ回路(60、61;90、91;1
70、171)を含む、請求項1から8のいずれかに記載のマルチプレクサ回路
。 - 【請求項10】 前記プルアップ回路(60、61;90、91;170、
171)は、ドレインが前記第1の伝送ゲート(FT0、FT1)の出力に接続さ
れ、ソースが電源電圧レベル(VCC)に接続されるPMOSトランジスタである
、請求項9に記載のマルチプレクサ回路。 - 【請求項11】 前記制御回路は、前記選択信号(SELECT0、/SE
LECT0;SELECT1、/SELECT1)と前記入力チャネル(IN0、I
N1)に印加される入力電圧(U1、U2)とによって前記バイパス回路を制御す
る、請求項1から10に記載のマルチプレクサ回路。 - 【請求項12】 前記制御回路は、前記選択信号(SELECT0、/SE
LECT0;SELECT1、/SELECT1)と前記入力チャネル(IN0、I
N1)に印加される入力電圧(U1、U2)とによって、前記プルアップ回路(6
0、61)および前記プルダウン回路(50、51)を制御する、請求項8から
11に記載のマルチプレクサ回路。 - 【請求項13】 前記制御回路は、出力が前記PMOSトランジスタ(90
、91)のゲートに接続されるNANDゲート(110、111)と、出力が前
記NMOSトランジスタ(80、81)のゲートに接続されるNORゲート(1
00、101)とを含む、請求項12に記載のマルチプレクサ回路。 - 【請求項14】 前記NANDゲートが入力電圧および反転された選択信号
(/SELECT0、/SELECT1)を受け、前記NORゲートが入力電圧お
よび選択信号(SELECT0、SELECT1)を受ける、請求項13に記載の
マルチプレクサ回路。 - 【請求項15】 前記センス回路(120、130;121、131;14
0、150;141、151)は、前記第1の伝送ゲート(FT0、FT1)の入
力でまたは前記第1の伝送ゲート(FT0、FT1)と前記第2の伝送ゲート(S
T0、ST1)との間で入力チャネル(IN0、IN1)の電圧を検知するために形
成される、請求項2から10のいずれかに記載のマルチプレクサ回路。 - 【請求項16】 プルダウンバイパス回路が、ドレインが前記第1の伝送ゲ
ート(FT0、FT1)の出力(70、71)に接続されソースが接地レベル(V SS )に接続されるNMOSトランジスタ(160;161)で形成され、前記セ
ンス回路は、直列のPMOSトランジスタ(130;131)およびNMOSト
ランジスタ(120;121)で形成され、NMOSトランジスタ(120;1
21)のソースは接地レベル(VSS)に接続され、PMOSトランジスタ(13
0;131)のソースは前記第1の伝送ゲート(FT0、FT1)の出力(70、
71)に接続され、前記PMOSトランジスタ(130;131)のドレインお
よび前記NMOSトランジスタ(120;121)のドレインは互いに接続され
、かつNMOSバイパストランジスタ(160;161)のゲートに接続される
、請求項15に記載のマルチプレクサ回路。 - 【請求項17】 前記プルアップバイパス回路は、ドレインが前記第1の伝
送ゲート(FT0、FT1)の出力(70;71)に接続されソースが電源電圧レ
ベル(VCC)に接続されるPMOSトランジスタ(170;171)で形成され
、前記センス回路は、直列のPMOSトランジスタ(150;151)およびN
MOSトランジスタ(140;141)で形成され、PMOSトランジスタ(1
50;151)のソースは電源電圧レベル(VCC)に接続され、NMOSトラン
ジスタ(140;141)のソースは前記第1の伝送ゲート(FT0、FT1)の
出力(70;71)に接続され、PMOSトランジスタ(150;151)のド
レインおよびNMOSトランジスタ(140;141)のドレインは互いに接続
され、かつPMOSバイパストランジスタ(170;171)のゲートに接続さ
れる、請求項15または16に記載のマルチプレクサ回路。 - 【請求項18】 請求項1から17のいずれかに記載のマルチプレクサ回路
を含むアナログデジタル変換器。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP98119148A EP0993119A1 (en) | 1998-10-09 | 1998-10-09 | Multiplexer circuit and analogue-to-digital converter |
EP98119148.9 | 1998-10-09 | ||
PCT/EP1999/007531 WO2000022730A1 (en) | 1998-10-09 | 1999-10-07 | Multiplexer circuit and analogue-to-digital converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002527975A true JP2002527975A (ja) | 2002-08-27 |
JP3535099B2 JP3535099B2 (ja) | 2004-06-07 |
Family
ID=8232773
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000576540A Expired - Fee Related JP3535099B2 (ja) | 1998-10-09 | 1999-10-07 | マルチプレクサ回路およびアナログデジタル変換器 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7031349B1 (ja) |
EP (2) | EP0993119A1 (ja) |
JP (1) | JP3535099B2 (ja) |
AT (1) | ATE221277T1 (ja) |
DE (1) | DE69902222T2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19503647C2 (de) * | 1995-02-06 | 1999-12-16 | Forschungszentrum Juelich Gmbh | Meßvorrichtung zur in-vivo und on-line-Bestimmung der gewebeäquivalenten Dosis bei der Strahlentherapie |
JP2006157286A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu Ltd | セレクタ回路 |
JP6266328B2 (ja) * | 2013-12-12 | 2018-01-24 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
EP4329198A1 (en) * | 2022-08-23 | 2024-02-28 | Nexperia B.V. | Area efficient bidirectional switch with off state injection current control |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01236731A (ja) | 1988-03-16 | 1989-09-21 | Nec Corp | 相補型アナログスイッチ |
TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
US5955912A (en) * | 1995-10-25 | 1999-09-21 | Texas Instruments Incorporated | Multiplexer circuits |
GB2319128A (en) * | 1996-10-30 | 1998-05-13 | Motorola Gmbh | A CMOS transmission gate multiplexer with improved OFF isolation |
-
1998
- 1998-10-09 EP EP98119148A patent/EP0993119A1/en not_active Withdrawn
-
1999
- 1999-10-07 US US09/581,464 patent/US7031349B1/en not_active Expired - Fee Related
- 1999-10-07 JP JP2000576540A patent/JP3535099B2/ja not_active Expired - Fee Related
- 1999-10-07 WO PCT/EP1999/007531 patent/WO2000022730A1/en active IP Right Grant
- 1999-10-07 DE DE69902222T patent/DE69902222T2/de not_active Expired - Lifetime
- 1999-10-07 AT AT99948967T patent/ATE221277T1/de active
- 1999-10-07 EP EP99948967A patent/EP1038352B1/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005217869A (ja) * | 2004-01-30 | 2005-08-11 | Denso Corp | クランプ機能を有するスイッチ回路およびアナログマルチプレクサ |
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JP2013183206A (ja) * | 2012-02-29 | 2013-09-12 | Seiko Instruments Inc | スイッチ回路 |
US9444451B2 (en) | 2012-02-29 | 2016-09-13 | Sii Semiconductor Corporation | Switch circuit |
KR101845326B1 (ko) * | 2017-05-31 | 2018-04-04 | 유한책임회사 퀄리타스반도체 | 레벨 변환기 기능을 내재한 멀티플렉서 |
Also Published As
Publication number | Publication date |
---|---|
DE69902222D1 (de) | 2002-08-29 |
EP0993119A1 (en) | 2000-04-12 |
EP1038352B1 (en) | 2002-07-24 |
DE69902222T2 (de) | 2003-01-23 |
ATE221277T1 (de) | 2002-08-15 |
US7031349B1 (en) | 2006-04-18 |
WO2000022730A1 (en) | 2000-04-20 |
EP1038352A1 (en) | 2000-09-27 |
JP3535099B2 (ja) | 2004-06-07 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090319 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130319 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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