JP2002527975A - マルチプレクサ回路およびアナログデジタル変換器 - Google Patents
マルチプレクサ回路およびアナログデジタル変換器Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】
マルチプレクサ回路（１００）は、少なくとも２つの入力チャネル（ＩＮ0、ＩＮ1）および出力チャネル（２）を含み、各入力チャネル（ＩＮ0、ＩＮ1）は、入力チャネル（ＩＮ0、ＩＮ1）を出力チャネル（２）に接続するために選択信号（ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ0；ＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1）によって切換えられ得る第１の伝送ゲート（ＦＴ0、ＦＴ1）を含み、入力チャネル（ＩＮ0、ＩＮ1）の少なくとも１つは、第１の伝送ゲート（ＦＴ0、ＦＴ1）を通って流れる電流が他方の入力チャネルに達するのを防ぐバイパス回路を含む。各入力チャネル（ＩＮ0、ＩＮ1）はさらに第２の伝送ゲート（ＳＴ0、ＳＴ1）を含む。
Description
【０００１】 この発明は、請求項１の前文によるマルチプレクサ回路に関し、そのようなマ
ルチプレクサ回路を含むアナログデジタル変換器（ＡＤＣ）に関する。
ルチプレクサ回路を含むアナログデジタル変換器（ＡＤＣ）に関する。
【０００２】 モノシリックＩＣにおいて伝送ゲートはマルチプレクサ回路に用いられ得る。
これは、いくつかのアナログ入力チャネルの１つを選択して選択されたチャネル
をたとえばチップ上のＡＤＣ回路に接続するのに好適である。モノシリックＩＣ
中にＭＯＳ（金属酸化物半導体）型回路で実現された、伝送ゲートとともにつく
られたマルチプレクサ回路は、「ＣＭＯＳデジタル集積回路、分析および設計」
、Ｓ．Ｍ．カン、Ｙ．レベルビチ、マグロウヒルインターナショナル版、（CMOS
Digital Integrated Circuits, Analysis and Design, S. M. Kang, Y. Lebleb
ici, McGRAW-HILL INTERNATIONAL EDITIONS）ＩＳＢＮ０−０７−０３８０４６
−５、第２７４頁、および「ＣＭＯＳ ＶＬＳＩ設計の原理、システムの展望」
、第２版アディソン・ウエズリー、Ｎ．Ｈ．Ｅ．、ウエスト、Ｋ．エシュラギア
ン、（Principles of CMOS VLSI Design, A System Perspective, second editi
on ADDISON WESLEY, N.H.E., Weste, K. Eshraghian）ＩＳＢＮ０−２０１−５
３３７６−６、第１７、３０４頁から周知である。
これは、いくつかのアナログ入力チャネルの１つを選択して選択されたチャネル
をたとえばチップ上のＡＤＣ回路に接続するのに好適である。モノシリックＩＣ
中にＭＯＳ（金属酸化物半導体）型回路で実現された、伝送ゲートとともにつく
られたマルチプレクサ回路は、「ＣＭＯＳデジタル集積回路、分析および設計」
、Ｓ．Ｍ．カン、Ｙ．レベルビチ、マグロウヒルインターナショナル版、（CMOS
Digital Integrated Circuits, Analysis and Design, S. M. Kang, Y. Lebleb
ici, McGRAW-HILL INTERNATIONAL EDITIONS）ＩＳＢＮ０−０７−０３８０４６
−５、第２７４頁、および「ＣＭＯＳ ＶＬＳＩ設計の原理、システムの展望」
、第２版アディソン・ウエズリー、Ｎ．Ｈ．Ｅ．、ウエスト、Ｋ．エシュラギア
ン、（Principles of CMOS VLSI Design, A System Perspective, second editi
on ADDISON WESLEY, N.H.E., Weste, K. Eshraghian）ＩＳＢＮ０−２０１−５
３３７６−６、第１７、３０４頁から周知である。
【０００３】 伝送ゲートを含む従来のマルチプレクサ回路１の一例を図５中に示す。マルチ
プレクサ回路１は、共通の出力チャネル２に接続される少なくとも２つの入力チ
ャネルＩＮ0、ＩＮ1を含む。もちろん、複数の入力チャネルＩＮ0、ＩＮ1、ＩＮ 2 、．．．ＩＮiがマルチプレクサ回路に設けられてもよい。前述のアナログ入力
チャネルＩＮ0、ＩＮ1の１つを選択するために、マルチプレクサ回路は、入力チ
ャネルＩＮ0、ＩＮ1と出力チャネル２との間にそれぞれ伝送ゲートＦＴ0、ＦＴ1 を含む。マルチプレクサは、デコーダ回路１０によって生成される選択信号ＳＥ
ＬＥＣＴ0、／ＳＥＬＥＣＴ0、ＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1によって、２つ
の入力チャネルＩＮ0、ＩＮ1の１つを選択することができる。デコーダ回路は、
各入力チャネルＩＮ0、ＩＮ1それぞれについて、選択信号ＳＥＬＥＣＴ0、ＳＥ
ＬＥＣＴ1および反転された選択信号／ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ1を生成
し、これは対応する伝送ゲートＦＴ0、ＦＴ1に与えられる。デコーダ回路はｎか
ら２nへのデコーダ（ｉ＝２n）であって、これによって確実に、選択信号ＳＥＬ
ＥＣＴ0からＳＥＬＥＣＴiの１つだけが真になってその他が偽となる。すなわち
１つのチャネルだけが開いていればその他は閉じている。図４による例では、チ
ャネルＩＮ1が選択されている、すなわち伝送ゲートＦＴ1が開いているのに対し
、チャネルＩＮ0は選択されておらず伝送ゲートＦＴ0は閉じている。アナログ電
圧Ｕ1、Ｕ2が入力チャネルＩＮ0、ＩＮ1にそれぞれ印加される。出力チャネル２
の電圧がＵoutとして示される。伝送ゲートＦＴ0、ＦＴ1は、しきい値電圧ＶTHp およびＶTHnをそれぞれ有するｐチャネルトランジスタおよびｎチャネルトラン
ジスタを含む公知のＣＭＯＳ伝送ゲートである。マルチプレクサ回路は電源電圧
ＶCCで作動され、ＶSSは接地電位０Ｖである。
プレクサ回路１は、共通の出力チャネル２に接続される少なくとも２つの入力チ
ャネルＩＮ0、ＩＮ1を含む。もちろん、複数の入力チャネルＩＮ0、ＩＮ1、ＩＮ 2 、．．．ＩＮiがマルチプレクサ回路に設けられてもよい。前述のアナログ入力
チャネルＩＮ0、ＩＮ1の１つを選択するために、マルチプレクサ回路は、入力チ
ャネルＩＮ0、ＩＮ1と出力チャネル２との間にそれぞれ伝送ゲートＦＴ0、ＦＴ1 を含む。マルチプレクサは、デコーダ回路１０によって生成される選択信号ＳＥ
ＬＥＣＴ0、／ＳＥＬＥＣＴ0、ＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1によって、２つ
の入力チャネルＩＮ0、ＩＮ1の１つを選択することができる。デコーダ回路は、
各入力チャネルＩＮ0、ＩＮ1それぞれについて、選択信号ＳＥＬＥＣＴ0、ＳＥ
ＬＥＣＴ1および反転された選択信号／ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ1を生成
し、これは対応する伝送ゲートＦＴ0、ＦＴ1に与えられる。デコーダ回路はｎか
ら２nへのデコーダ（ｉ＝２n）であって、これによって確実に、選択信号ＳＥＬ
ＥＣＴ0からＳＥＬＥＣＴiの１つだけが真になってその他が偽となる。すなわち
１つのチャネルだけが開いていればその他は閉じている。図４による例では、チ
ャネルＩＮ1が選択されている、すなわち伝送ゲートＦＴ1が開いているのに対し
、チャネルＩＮ0は選択されておらず伝送ゲートＦＴ0は閉じている。アナログ電
圧Ｕ1、Ｕ2が入力チャネルＩＮ0、ＩＮ1にそれぞれ印加される。出力チャネル２
の電圧がＵoutとして示される。伝送ゲートＦＴ0、ＦＴ1は、しきい値電圧ＶTHp およびＶTHnをそれぞれ有するｐチャネルトランジスタおよびｎチャネルトラン
ジスタを含む公知のＣＭＯＳ伝送ゲートである。マルチプレクサ回路は電源電圧
ＶCCで作動され、ＶSSは接地電位０Ｖである。
【０００４】 マルチプレクサ回路の動作は以下のとおりである。通常の動作条件において、
以下の入力電圧条件が適用される。
以下の入力電圧条件が適用される。
【０００５】 Ｕ1＝［ＶSS；ＶCC］ Ｕ2＝［ＶSS；ＶCC］ これは、入力電圧Ｕ1、Ｕ2のレベルが電源電圧レベルＶCCとＶSSとの間である
ことを意味する。
ことを意味する。
【０００６】 これらの条件下で、伝送ゲートＦＴ0およびＦＴ1は理想的なスイッチとして動
作する。伝送ゲートＦＴ0は閉じているので電圧ＵoutはＵ2に等しい、すなわち
、 Ｕout＝Ｕ2である。
作する。伝送ゲートＦＴ0は閉じているので電圧ＵoutはＵ2に等しい、すなわち
、 Ｕout＝Ｕ2である。
【０００７】 いかなる電流もマルチプレクサ回路に流れない、すなわち、チャネルＩＮ0お
よびＩＮ1の電流はそれぞれ０である、すなわち、以下の通りである。
よびＩＮ1の電流はそれぞれ０である、すなわち、以下の通りである。
【０００８】 Ｉin1＝０ Ｉout＝０ 過電圧または不足電圧が、選択されていないすなわち活性化していない入力チ
ャネルに印加される場合、電流は活性化しているチャネルを通って流れる。これ
が不足／過電圧動作条件である。以下の入力電圧条件が不足および過電圧条件と
して考えられる。
ャネルに印加される場合、電流は活性化しているチャネルを通って流れる。これ
が不足／過電圧動作条件である。以下の入力電圧条件が不足および過電圧条件と
して考えられる。
【０００９】 不足電圧： −ＶTHn＋ＶSS≦Ｕ1≦ＶSS、 過電圧： ＶCC≦Ｕ1≦ＶCC＋｜ＶTHp｜、 電圧Ｕ2は： Ｕ2＝［ＶSS；ＶCC］である。
【００１０】 これらの条件下では、チャネルＩＮ0の伝送ゲートＦＴ0はもはや理想的なスイ
ッチとして働かない。「弱い反転」およびＣＭＯＳトランジスタのｐｎ−ダイオ
ード構造のために、電流はＩＮ0とＩＮ1との間に流れる。
ッチとして働かない。「弱い反転」およびＣＭＯＳトランジスタのｐｎ−ダイオ
ード構造のために、電流はＩＮ0とＩＮ1との間に流れる。
【００１１】 ｜Ｉin｜≧０ ｜Ｉout｜≧０ チャネルＩＮ1の伝送ゲートＦＴ1の抵抗とＵ2のソースの出力抵抗とで、Ｉout は電圧降下を生じる。したがって、Ｕoutは入力電圧Ｕ2にもはや等しくない。ア
ナログ信号の所望の精度によるが、これが問題となる。
ナログ信号の所望の精度によるが、これが問題となる。
【００１２】 特に、ＡＤＣに使用されるマルチプレクサ回路にとって、注入ソースでのノイ
ズは精度の悪化につながり、これが変換結果を使用不能にする（たとえば、８ビ
ットのＡＤＣの場合、絶対精度は＋／−２ＬＳＢの代わりに１０−１１ＬＳＢに
なる）。そのようなＡＤＣを使用できるようにするためには外部の過／不足電圧
保護回路が必要とされる。
ズは精度の悪化につながり、これが変換結果を使用不能にする（たとえば、８ビ
ットのＡＤＣの場合、絶対精度は＋／−２ＬＳＢの代わりに１０−１１ＬＳＢに
なる）。そのようなＡＤＣを使用できるようにするためには外部の過／不足電圧
保護回路が必要とされる。
【００１３】 この発明の目的は、アナログ入力信号の出力に関して改良された精度を有する
アナログデジタル変換器およびマルチプレクサ回路を提供することである。
アナログデジタル変換器およびマルチプレクサ回路を提供することである。
【００１４】 この目的は、請求項１によるマルチプレクサ回路および請求項１２によるアナ
ログデジタル変換器によって解決される。この発明のさらなる展開は従属クレー
ムに記載される。
ログデジタル変換器によって解決される。この発明のさらなる展開は従属クレー
ムに記載される。
【００１５】 この発明の実施例は添付の図面に関連して説明される。 この発明によるマルチプレクサ回路の第１の実施例は、図１に示される。図４
による従来のマルチプレクサ回路におけるものと同じ部分が、同じ参照符号によ
って指定され、その説明は繰返されない。
による従来のマルチプレクサ回路におけるものと同じ部分が、同じ参照符号によ
って指定され、その説明は繰返されない。
【００１６】 この実施例によるマルチプレクサ回路は、各チャネルそれぞれごとに第１の伝
送ゲートＦＴ0、ＦＴ1と各チャネルごとに第２の伝送ゲートＳＴ0、ＳＴ1とを含
む。各チャネルにおける第１の伝送ゲートＦＴ0、ＦＴ1の出力は、第２の伝送ゲ
ートＳＴ0、ＳＴ1の入力にそれぞれ接続される。第２の伝送ゲートＳＴ0および
ＳＴ1の出力は、出力チャネル２に接続される。第２の伝送ゲートＳＴ0、ＳＴ1
は、第１の伝送ゲートＦＴ0、ＦＴ1と同じ選択信号ＳＥＬＥＣＴ0、／ＳＥＬＥ
ＣＴ0およびＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1によって制御される。
送ゲートＦＴ0、ＦＴ1と各チャネルごとに第２の伝送ゲートＳＴ0、ＳＴ1とを含
む。各チャネルにおける第１の伝送ゲートＦＴ0、ＦＴ1の出力は、第２の伝送ゲ
ートＳＴ0、ＳＴ1の入力にそれぞれ接続される。第２の伝送ゲートＳＴ0および
ＳＴ1の出力は、出力チャネル２に接続される。第２の伝送ゲートＳＴ0、ＳＴ1
は、第１の伝送ゲートＦＴ0、ＦＴ1と同じ選択信号ＳＥＬＥＣＴ0、／ＳＥＬＥ
ＣＴ0およびＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1によって制御される。
【００１７】 ＮＭＯＳトランジスタ２０、２１の形をとるバイパス回路が、アナログ入力チ
ャネルＩＮ0、ＩＮ1各々に設けられる。ＮＭＯＳトランジスタ２０、２１各々は
、ドレインがノード３０、３１に接続される。ノード３０、３１各々は第１の伝
送ゲートＦＴ0、ＦＴ1の出力および第２の伝送ゲートＳＴ0、ＳＴ1の入力にそれ
ぞれ接続される。ＮＭＯＳトランジスタ２０、２１各々のソースは接地電位レベ
ルＶSSに接続される。各ＮＭＯＳトランジスタのゲートはチャネルデコーダ１０
によって生成される選択信号／ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ1をそれぞれ受取
る。この実施例では、ＮＭＯＳトランジスタは、伝送ゲートのＰＭＯＳトランジ
スタと同じ選択信号によって制御される。
ャネルＩＮ0、ＩＮ1各々に設けられる。ＮＭＯＳトランジスタ２０、２１各々は
、ドレインがノード３０、３１に接続される。ノード３０、３１各々は第１の伝
送ゲートＦＴ0、ＦＴ1の出力および第２の伝送ゲートＳＴ0、ＳＴ1の入力にそれ
ぞれ接続される。ＮＭＯＳトランジスタ２０、２１各々のソースは接地電位レベ
ルＶSSに接続される。各ＮＭＯＳトランジスタのゲートはチャネルデコーダ１０
によって生成される選択信号／ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ1をそれぞれ受取
る。この実施例では、ＮＭＯＳトランジスタは、伝送ゲートのＰＭＯＳトランジ
スタと同じ選択信号によって制御される。
【００１８】 図１による例において、チャネルＩＮ1が選択され第１の伝送ゲートＦＴ1およ
び第２の伝送ゲートＳＴ1は両方とも開いている。ＮＭＯＳトランジスタ２１は
反転された選択信号／ＳＥＬＥＣＴ1をゲートで受取るため、ＮＭＯＳトランジ
スタ２１は選択されたチャネルＩＮ1に対してオフに切換えられる。チャネルＩ
Ｎ0は選択されないので、第１の伝送ゲートＦＴ0および第２の伝送ゲートＳＴ0
は両方とも閉じている。ＮＭＯＳトランジスタ２０が反転された選択信号／ＳＥ
ＬＥＣＴ0をゲートで受取るため、ＮＭＯＳトランジスタ２０は選択されないチ
ャネルＩＮ0に対してオンに切換えられる。
び第２の伝送ゲートＳＴ1は両方とも開いている。ＮＭＯＳトランジスタ２１は
反転された選択信号／ＳＥＬＥＣＴ1をゲートで受取るため、ＮＭＯＳトランジ
スタ２１は選択されたチャネルＩＮ1に対してオフに切換えられる。チャネルＩ
Ｎ0は選択されないので、第１の伝送ゲートＦＴ0および第２の伝送ゲートＳＴ0
は両方とも閉じている。ＮＭＯＳトランジスタ２０が反転された選択信号／ＳＥ
ＬＥＣＴ0をゲートで受取るため、ＮＭＯＳトランジスタ２０は選択されないチ
ャネルＩＮ0に対してオンに切換えられる。
【００１９】 動作時には、選択信号ＳＥＬＥＣＴ1（ＳＥＬＥＣＴ1＝１）によって第１の伝
送ゲートＦＴ1および第２の伝送ゲートＳＴ1が開けられて入力チャネルＩＮ1が
選択されるように、選択信号が伝送ゲートに与えられる。選択信号ＳＥＬＥＣＴ 0 （ＳＥＬＥＣＴ0＝０）を与えることによって、第１の伝送ゲートＦＴ0および
第２の伝送ゲートＳＴ0は閉じられて、他方の入力信号ＩＮ0は選択されない。
送ゲートＦＴ1および第２の伝送ゲートＳＴ1が開けられて入力チャネルＩＮ1が
選択されるように、選択信号が伝送ゲートに与えられる。選択信号ＳＥＬＥＣＴ 0 （ＳＥＬＥＣＴ0＝０）を与えることによって、第１の伝送ゲートＦＴ0および
第２の伝送ゲートＳＴ0は閉じられて、他方の入力信号ＩＮ0は選択されない。
【００２０】 第１の入力チャネルＩＮ0に印加される電圧Ｕ1が過電圧、すなわち、 ＶCC≦Ｕ1≦ＶCC＋｜ＶTHp｜の場合、 電流Ｉin1は第１の伝送ゲートＦＴ0を通ってノード３０へ流れる。ＮＭＯＳト
ランジスタ２０は選択信号／ＳＥＬＥＣＴ0によってオンに切換えられるので、
電流Ｉin1はＮＭＯＳトランジスタ２０を介して接地にバイパスされる。ノード
３０の電位は、（ＮＭＯＳトランジスタ２０によって引き下げられているので）
［０、ＶCC］の範囲である。したがって、伝送ゲートＳＴ0は理想的なスイッチ
として動作する、すなわち、完全に閉じる。したがって、選択された入力チャネ
ルＩＮ1は第１の入力チャネルＩＮ0の過電圧によって影響されない。出力電圧Ｕ out はＵ2に等しい。
ランジスタ２０は選択信号／ＳＥＬＥＣＴ0によってオンに切換えられるので、
電流Ｉin1はＮＭＯＳトランジスタ２０を介して接地にバイパスされる。ノード
３０の電位は、（ＮＭＯＳトランジスタ２０によって引き下げられているので）
［０、ＶCC］の範囲である。したがって、伝送ゲートＳＴ0は理想的なスイッチ
として動作する、すなわち、完全に閉じる。したがって、選択された入力チャネ
ルＩＮ1は第１の入力チャネルＩＮ0の過電圧によって影響されない。出力電圧Ｕ out はＵ2に等しい。
【００２１】 図１の回路を変えることなく、ＮＭＯＳトランジスタ２０は、入力での不足電
圧−ＶTH,N＜Ｕ1＜０をノード３０での［−ＶTH,N、０］の範囲の電位にする。
これは伝送ゲートＳＴ1をオフに切換えかつアナログ入力への影響を回避するの
に十分である。ゆえに、ＮＭＯＳトランジスタは不足電圧に対する対策である。
しかしながら、過電圧条件に対するＮＭＯＳトランジスタのバイパス作用は不足
電圧条件に対してよりも良い。
圧−ＶTH,N＜Ｕ1＜０をノード３０での［−ＶTH,N、０］の範囲の電位にする。
これは伝送ゲートＳＴ1をオフに切換えかつアナログ入力への影響を回避するの
に十分である。ゆえに、ＮＭＯＳトランジスタは不足電圧に対する対策である。
しかしながら、過電圧条件に対するＮＭＯＳトランジスタのバイパス作用は不足
電圧条件に対してよりも良い。
【００２２】 図２は、過電圧条件および不足電圧条件に対して電流をバイパスするためのマ
ルチプレクサ回路の実施例を示す。図２による実施例において、図１による実施
例の部分に等しい部分が、同じ参照符号で記載される。図２によるマルチプレク
サ回路は、各チャネルＩＮ0、ＩＮ1ごとにプルダウンバイパス回路５０、５１と
それに加えてプルアップバイパス回路６０、６１とを含む。プルダウンバイパス
回路５０、５１はノード７０、７１とＶSSレベルとの間に接続され、プルアップ
バイパス回路６０、６１は、ノード７０、７１とＶCCレベルとの間にそれぞれ接
続される。
ルチプレクサ回路の実施例を示す。図２による実施例において、図１による実施
例の部分に等しい部分が、同じ参照符号で記載される。図２によるマルチプレク
サ回路は、各チャネルＩＮ0、ＩＮ1ごとにプルダウンバイパス回路５０、５１と
それに加えてプルアップバイパス回路６０、６１とを含む。プルダウンバイパス
回路５０、５１はノード７０、７１とＶSSレベルとの間に接続され、プルアップ
バイパス回路６０、６１は、ノード７０、７１とＶCCレベルとの間にそれぞれ接
続される。
【００２３】 図２によるマルチプレクサ回路は２つの動作条件もまた含む。通常の動作条件
においては、以下の入力電圧条件が適用される。
においては、以下の入力電圧条件が適用される。
【００２４】 Ｕ1＝［ＶSS；ＶCC］ Ｕ2＝［ＶSS；ＶCC］ これらの条件下では、伝送ゲートは理想的なスイッチとして動作する。電圧Ｕ out はＵ2に等しい。いかなる電流も流れない、すなわち、以下のとおりである。
【００２５】 Ｉin1＝０ Ｉout＝０ 不足／過電圧動作条件においては、以下の入力電圧条件が、不足電圧条件およ
び過電圧条件として考えられる。
び過電圧条件として考えられる。
【００２６】 不足電圧： −ＶTHn＋ＶSS≦Ｕ1≦ＶSS 過電圧： ＶCC≦Ｕ1≦ＶCC＋｜ＶTHp｜ （ＶTHn、ＶTHpはｐチャネルトランジスタおよびｎチャネルトランジスタのし
きい値電圧である） 電圧Ｕ2は： Ｕ2＝［ＶSS；ＶCC］である。
きい値電圧である） 電圧Ｕ2は： Ｕ2＝［ＶSS；ＶCC］である。
【００２７】 これらの条件下では、チャネルＩＮ0の第１の伝送ゲートＦＴ0は、理想的なス
イッチとして働かない。電流Ｉin1は、バイパス回路５０または６０を用いるこ
とによって、ＶSSレベルまたはＶCCレベルにバイパスされる。第２の伝送ゲート
ＳＴ0は、Ｕout電圧を変化させないようにするために実現される。過／不足電圧
条件の場合、バイパス回路５０は、第２の伝送ゲートＳＴ0に対して入力電圧を
低減させ、そのためいかなる電圧条件も第２の伝送ゲートＳＴ0では生じず、バ
イパス回路６０は、第２の伝送ゲートに対して入力電圧を増大させ、そのためい
かなる不足電圧条件も第２の伝送ゲートＳＴ0では生じない。したがって、第２
の伝送ゲートは理想的なスイッチとして再び働くようになる。その結果、いかな
る電流もＩＮ0とＩＮ1との間に流れず、電圧Ｕoutは入力電圧Ｕ2に等しい、すな
わち、 ｜Ｉin1｜≧０ ｜Ｉin2｜＝０ ｜Ｉout｜＝０ Ｕout＝Ｕ2である。
イッチとして働かない。電流Ｉin1は、バイパス回路５０または６０を用いるこ
とによって、ＶSSレベルまたはＶCCレベルにバイパスされる。第２の伝送ゲート
ＳＴ0は、Ｕout電圧を変化させないようにするために実現される。過／不足電圧
条件の場合、バイパス回路５０は、第２の伝送ゲートＳＴ0に対して入力電圧を
低減させ、そのためいかなる電圧条件も第２の伝送ゲートＳＴ0では生じず、バ
イパス回路６０は、第２の伝送ゲートに対して入力電圧を増大させ、そのためい
かなる不足電圧条件も第２の伝送ゲートＳＴ0では生じない。したがって、第２
の伝送ゲートは理想的なスイッチとして再び働くようになる。その結果、いかな
る電流もＩＮ0とＩＮ1との間に流れず、電圧Ｕoutは入力電圧Ｕ2に等しい、すな
わち、 ｜Ｉin1｜≧０ ｜Ｉin2｜＝０ ｜Ｉout｜＝０ Ｕout＝Ｕ2である。
【００２８】 さらなる回路は、ＦＴ0の前面またはＦＴ0とＳＴ0との間のいずれかにおいて
電圧を検知し、不足電圧の場合はＶCCへのバイパス回路を、または過電圧の場合
はＶSSへのバイパス回路をオンに切換える。これは、２つのバイパス回路を介す
るＶCCとＶSSとの間の短絡を回避するために必要である。バイパス回路およびセ
ンス回路の組合せが、バイパスおよびセンス回路を形成する。
電圧を検知し、不足電圧の場合はＶCCへのバイパス回路を、または過電圧の場合
はＶSSへのバイパス回路をオンに切換える。これは、２つのバイパス回路を介す
るＶCCとＶSSとの間の短絡を回避するために必要である。バイパス回路およびセ
ンス回路の組合せが、バイパスおよびセンス回路を形成する。
【００２９】 さらなる展開において、バイパスおよびセンス回路は、ＦＴ0とＳＴ0との間の
電位を制御するための要素を含む。
電位を制御するための要素を含む。
【００３０】 図３は、図２によるマルチプレクサ回路の具体的な実施例を示す。各チャネル
ごとに、それぞれ、プルダウンバイパス回路５０はＮＭＯＳトランジスタ８０、
８１で実現され、プルアップバイパス回路はＰＭＯＳトランジスタ９０、９１で
実現される。選択されないチャネルにおいて、ＮＭＯＳトランジスタは過電圧保
護として用いられ、ＰＭＯＳトランジスタは不足電圧保護として用いられる。
ごとに、それぞれ、プルダウンバイパス回路５０はＮＭＯＳトランジスタ８０、
８１で実現され、プルアップバイパス回路はＰＭＯＳトランジスタ９０、９１で
実現される。選択されないチャネルにおいて、ＮＭＯＳトランジスタは過電圧保
護として用いられ、ＰＭＯＳトランジスタは不足電圧保護として用いられる。
【００３１】 バイパス回路のための制御回路は、ＮＯＲゲート１００、１０１を含み、その
出力はＮＭＯＳトランジスタ８０、８１のゲートにそれぞれ接続される。制御回
路は、ＮＡＮＤゲート１１０、１１１をさらに含み、その出力はＰＭＯＳトラン
ジスタ９０、９１のゲートにそれぞれ接続される。ＮＯＲゲート１００、１０１
の一方の入力は入力電圧Ｕ1、Ｕ2にそれぞれ接続され、ＮＯＲゲート１００、１
０１の他方の入力は、選択信号ＳＥＬＥＣＴ0、ＳＥＬＥＣＴ1に接続される。Ｎ
ＡＮＤゲート１１０、１１１の一方の入力は入力電圧Ｕ1、Ｕ2にそれぞれ接続さ
れ、ＮＡＮＤゲート１１０、１１１の他方の入力は、反転された選択信号／ＳＥ
ＬＥＣＴ0、／ＳＥＬＥＣＴ1に接続される。したがって、制御回路の入力信号は
、入力電圧Ｕ1、Ｕ2と選択信号および反転された選択信号とであって、これが伝
送ゲートを制御する。もしチャネルが選択されず（ＳＥＬＥＣＴ＝０）かつ不足
電圧条件が生じれば（Ｕ1＜０Ｖ）、ＰＭＯＳトランジスタ９０はオンに切換え
られる。もしチャネルが選択されず（ＳＥＬＥＣＴ＝０）かつ過電圧条件が生じ
れば（Ｕ1＞５Ｖ）、ＮＭＯＳトランジスタ８０はオンに切換えられる。
出力はＮＭＯＳトランジスタ８０、８１のゲートにそれぞれ接続される。制御回
路は、ＮＡＮＤゲート１１０、１１１をさらに含み、その出力はＰＭＯＳトラン
ジスタ９０、９１のゲートにそれぞれ接続される。ＮＯＲゲート１００、１０１
の一方の入力は入力電圧Ｕ1、Ｕ2にそれぞれ接続され、ＮＯＲゲート１００、１
０１の他方の入力は、選択信号ＳＥＬＥＣＴ0、ＳＥＬＥＣＴ1に接続される。Ｎ
ＡＮＤゲート１１０、１１１の一方の入力は入力電圧Ｕ1、Ｕ2にそれぞれ接続さ
れ、ＮＡＮＤゲート１１０、１１１の他方の入力は、反転された選択信号／ＳＥ
ＬＥＣＴ0、／ＳＥＬＥＣＴ1に接続される。したがって、制御回路の入力信号は
、入力電圧Ｕ1、Ｕ2と選択信号および反転された選択信号とであって、これが伝
送ゲートを制御する。もしチャネルが選択されず（ＳＥＬＥＣＴ＝０）かつ不足
電圧条件が生じれば（Ｕ1＜０Ｖ）、ＰＭＯＳトランジスタ９０はオンに切換え
られる。もしチャネルが選択されず（ＳＥＬＥＣＴ＝０）かつ過電圧条件が生じ
れば（Ｕ1＞５Ｖ）、ＮＭＯＳトランジスタ８０はオンに切換えられる。
【００３２】 図４は、図２によるマルチプレクサ回路の第２の具体的な実施例を示す。バイ
パス回路を制御するための制御回路は、入力チャネルの電圧を検知するためのセ
ンス回路を含む。センス回路およびバイパス回路は組合わさって、センス経路お
よびバイパス経路からなるバイパスおよびセンス回路を形成する。ＶSSへのバイ
パスおよびセンス回路では、センス経路は、ＮＭＯＳトランジスタ１２０、１２
１と並列のＰＭＯＳトランジスタ１３０、１３１を含む。ＰＭＯＳトランジスタ
１３０、１３１のソースは、前述の第１の伝送ゲートＦＴ0、ＦＴ1に接続され、
ＮＭＯＳトランジスタ１２０、１２１のソースは、接地レベルＶSSに接続される
。ＰＭＯＳトランジスタ１３０、１３１のドレインは、ＮＭＯＳトランジスタ１
２０、１２１のドレインに接続される。バイパス経路は、ＮＭＯＳトランジスタ
１６０、１６１から形成され、それらのドレインは前記第１の伝送ゲートＦＴ0
、ＦＴ1の出力に接続され、ソースはＶSSに接続される。ＮＭＯＳトランジスタ
１６０、１６１のゲートは、センス回路のＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのドレインに接続される。ＮＭＯＳトランジスタ１２０、１２１の
駆動能力は、ＰＭＯＳトランジスタ１３０、１３１の駆動能力に比べて非常に弱
い。オフに切換えられるチャネルに対して、０．６５ＶDDの電圧がＰＭＯＳトラ
ンジスタ１３０、１３１のゲートに印加される。ノード７０、７１の電位が条件
Ｕ７０＜０．６５ＶDD＋｜ＶTHp｜を満たす限り、センス経路およびバイパス経
路のどちらもがオフに切換えられる。入力での過電圧のためにノード７０、７１
での電圧がＵ７０＞０．６５ＶDD＋｜ＶTHp｜を超えるとき、センス経路は小さ
い電流をＶSSに駆動する。ＰＭＯＳトランジスタ１３０、１３１のインピーダン
スに比べてＮＭＯＳトランジスタ１２０、１２１の大きいインピーダンスのため
に、バイパストランジスタＮＭＯＳ１６０、１６１のゲートでのゲート電圧は、
急速に上昇し、このトランジスタは導電状態に急速に変化する。このようにして
、電圧Ｕ７０がＶDDに近いとき、ＶSSへの低インピーダンス経路が設けられる。
ＶSSへのバイパスおよびセンス回路は、Ｕ７０がＶDDに近づくや否や、オンに切
換わる理想的なスイッチと関連され得る。
パス回路を制御するための制御回路は、入力チャネルの電圧を検知するためのセ
ンス回路を含む。センス回路およびバイパス回路は組合わさって、センス経路お
よびバイパス経路からなるバイパスおよびセンス回路を形成する。ＶSSへのバイ
パスおよびセンス回路では、センス経路は、ＮＭＯＳトランジスタ１２０、１２
１と並列のＰＭＯＳトランジスタ１３０、１３１を含む。ＰＭＯＳトランジスタ
１３０、１３１のソースは、前述の第１の伝送ゲートＦＴ0、ＦＴ1に接続され、
ＮＭＯＳトランジスタ１２０、１２１のソースは、接地レベルＶSSに接続される
。ＰＭＯＳトランジスタ１３０、１３１のドレインは、ＮＭＯＳトランジスタ１
２０、１２１のドレインに接続される。バイパス経路は、ＮＭＯＳトランジスタ
１６０、１６１から形成され、それらのドレインは前記第１の伝送ゲートＦＴ0
、ＦＴ1の出力に接続され、ソースはＶSSに接続される。ＮＭＯＳトランジスタ
１６０、１６１のゲートは、センス回路のＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタのドレインに接続される。ＮＭＯＳトランジスタ１２０、１２１の
駆動能力は、ＰＭＯＳトランジスタ１３０、１３１の駆動能力に比べて非常に弱
い。オフに切換えられるチャネルに対して、０．６５ＶDDの電圧がＰＭＯＳトラ
ンジスタ１３０、１３１のゲートに印加される。ノード７０、７１の電位が条件
Ｕ７０＜０．６５ＶDD＋｜ＶTHp｜を満たす限り、センス経路およびバイパス経
路のどちらもがオフに切換えられる。入力での過電圧のためにノード７０、７１
での電圧がＵ７０＞０．６５ＶDD＋｜ＶTHp｜を超えるとき、センス経路は小さ
い電流をＶSSに駆動する。ＰＭＯＳトランジスタ１３０、１３１のインピーダン
スに比べてＮＭＯＳトランジスタ１２０、１２１の大きいインピーダンスのため
に、バイパストランジスタＮＭＯＳ１６０、１６１のゲートでのゲート電圧は、
急速に上昇し、このトランジスタは導電状態に急速に変化する。このようにして
、電圧Ｕ７０がＶDDに近いとき、ＶSSへの低インピーダンス経路が設けられる。
ＶSSへのバイパスおよびセンス回路は、Ｕ７０がＶDDに近づくや否や、オンに切
換わる理想的なスイッチと関連され得る。
【００３３】 プルアップバイパスおよびセンス回路は、センス経路としてのＮＭＯＳ１４０
、１４１およびＰＭＯＳ１５０、１５１と、バイパス経路としてのＰＭＯＳ１７
０、１７１とからなる。バイパス経路において、ＰＭＯＳトランジスタ１７０、
１７１のドレインは、前述の第１の伝送ゲートＦＴ0、ＦＴ1の出力７０、７１に
接続され、ソースは電源電圧レベルＶCCに接続される。センス経路において、Ｐ
ＭＯＳトランジスタ１５０、１５１のソースは、電源電圧レベルＶCCに接続され
、ＮＭＯＳトランジスタ１４０、１４１のソースは、前述の第１の伝送ゲートＦ
Ｔ0、ＦＴ1の出力７０、７１に接続され、ＰＭＯＳトランジスタ１５０、１５１
のドレインおよびＮＭＯＳトランジスタ１４０、１４１のドレインは互いに接続
される。ＰＭＯＳトランジスタ１７０、１７１のゲートは、センス経路のＰＭＯ
ＳトランジスタのドレインおよびＮＭＯＳトランジスタのドレインに接続される
。バイパスおよびセンス回路は、不足電圧に対してアナログ的に働く。
、１４１およびＰＭＯＳ１５０、１５１と、バイパス経路としてのＰＭＯＳ１７
０、１７１とからなる。バイパス経路において、ＰＭＯＳトランジスタ１７０、
１７１のドレインは、前述の第１の伝送ゲートＦＴ0、ＦＴ1の出力７０、７１に
接続され、ソースは電源電圧レベルＶCCに接続される。センス経路において、Ｐ
ＭＯＳトランジスタ１５０、１５１のソースは、電源電圧レベルＶCCに接続され
、ＮＭＯＳトランジスタ１４０、１４１のソースは、前述の第１の伝送ゲートＦ
Ｔ0、ＦＴ1の出力７０、７１に接続され、ＰＭＯＳトランジスタ１５０、１５１
のドレインおよびＮＭＯＳトランジスタ１４０、１４１のドレインは互いに接続
される。ＰＭＯＳトランジスタ１７０、１７１のゲートは、センス経路のＰＭＯ
ＳトランジスタのドレインおよびＮＭＯＳトランジスタのドレインに接続される
。バイパスおよびセンス回路は、不足電圧に対してアナログ的に働く。
【００３４】 実際のチップ上の測定によって、ＦＴ0のソースとドレインとの間の電圧降下
に依存して有効な入力電圧ＶSS＜Ｕ1＜ＶDDに対してもまた、閉じているＦＴ0を
経るサブスレッショルド電流が起こり得ることがわかる。もしこの電圧降下が著
しければ、チップ内の（およびＦＴ0のゲートでの）ＶDDレベルは、外部から印
加されるＶDDレベルよりも少し小さいという事実のために、かつ、もし入力が活
性化しているＡＤＣ入力チャネルであれば、小さいインピーダンスを達成するの
に必要であるＦＴ0の大きい幅のために、漏れが生じる可能性がある。提案され
るバイパスおよびセンス回路は、ＦＴ0の電圧降下を可能な限り小さく保ち、パ
ッドへのサブスレッショルド電流を制限する。その理由は、バイパス回路および
センス回路の両方が、０．３５ＶDD−ＶTHn＜Ｕ７０＜０．６５ＶDD＋｜ＶTHp｜
の範囲の電位Ｕ７０に対してオフに切換えられる、すなわち、ＦＴ0を通る電流
は、Ｕ７０＞０．６５ＶDD＋｜ＶTHp｜またはＵ７０＜０．３５ＶDD−ＶTHnの条
件のうち１つが満たされる場合にのみ流れることができるからである。
に依存して有効な入力電圧ＶSS＜Ｕ1＜ＶDDに対してもまた、閉じているＦＴ0を
経るサブスレッショルド電流が起こり得ることがわかる。もしこの電圧降下が著
しければ、チップ内の（およびＦＴ0のゲートでの）ＶDDレベルは、外部から印
加されるＶDDレベルよりも少し小さいという事実のために、かつ、もし入力が活
性化しているＡＤＣ入力チャネルであれば、小さいインピーダンスを達成するの
に必要であるＦＴ0の大きい幅のために、漏れが生じる可能性がある。提案され
るバイパスおよびセンス回路は、ＦＴ0の電圧降下を可能な限り小さく保ち、パ
ッドへのサブスレッショルド電流を制限する。その理由は、バイパス回路および
センス回路の両方が、０．３５ＶDD−ＶTHn＜Ｕ７０＜０．６５ＶDD＋｜ＶTHp｜
の範囲の電位Ｕ７０に対してオフに切換えられる、すなわち、ＦＴ0を通る電流
は、Ｕ７０＞０．６５ＶDD＋｜ＶTHp｜またはＵ７０＜０．３５ＶDD−ＶTHnの条
件のうち１つが満たされる場合にのみ流れることができるからである。
【００３５】 小さいパッド入力漏れ電流は、集積回路のＩＯ回路にとって重要な質的基準で
ある。
ある。
【００３６】 もちろん、図１から図４による実施例の各々は、２つだけでなく複数の入力チ
ャネルを含んでもよく、各チャネルは、上記のように、プルアップ回路および／
またはプルダウン回路と第２の伝送ゲートとを有してもよい。
ャネルを含んでもよく、各チャネルは、上記のように、プルアップ回路および／
またはプルダウン回路と第２の伝送ゲートとを有してもよい。
【００３７】 この発明によるＡＤＣ回路は、マルチプレクサの出力電圧ＵOUTがＡＤＣに対
する入力電圧である、図１から図４の実施例によるマルチプレクサ回路を含む。
そのようなＡＤＣの精度は、過／不足電圧がないも同然であり得る。すなわち、
過／不足電圧は、変換結果へいかなる影響も与えない（たとえば、８ビットのＡ
ＤＣの場合、過／不足電圧があってもなくても精度は＋／−２ＬＳＢである）。
する入力電圧である、図１から図４の実施例によるマルチプレクサ回路を含む。
そのようなＡＤＣの精度は、過／不足電圧がないも同然であり得る。すなわち、
過／不足電圧は、変換結果へいかなる影響も与えない（たとえば、８ビットのＡ
ＤＣの場合、過／不足電圧があってもなくても精度は＋／−２ＬＳＢである）。
【図１】 この発明の第１の実施例によるマルチプレクサ回路の図である。
【図２】 この発明の第２の実施例によるマルチプレクサ回路の図である。
【図３】 より詳細なこの発明の第２の実施例によるマルチプレクサ回路の
図である。
図である。
【図４】 図２のマルチプレクサ回路のさらなる実施例によるマルチプレク
サ回路の図である。
サ回路の図である。
【図５】 従来のマルチプレクサ回路の一例を示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コーン，リュディガー ドイツ連邦共和国、デー−52531 ユーバ ッハ−パレンベルク、ローベルト−コッホ −シュトラーセ、17 (72)発明者 ゴットシャルク，クリストフ ドイツ連邦共和国、デー−52511 ガイレ ンキルヒェン、パウルシュトラーセ、15 Ｆターム(参考） 5J055 AX28 BX03 CX00 DX13 DX14 DX22 DX73 EY21 EZ12 EZ13 EZ22 EZ24 EZ25
Claims (18)
- 【請求項１】 少なくとも２つの入力チャネル（ＩＮ0、ＩＮ1）および出力
チャネル（２）を含むマルチプレクサ回路であって、 各入力チャネル（ＩＮ0、ＩＮ1）は、入力チャネル（ＩＮ0、ＩＮ1）を出力チ
ャネル（２）に接続するために選択信号（ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ0；Ｓ
ＥＬＥＣＴ1、／ＳＥＬＥＣＴ1）によってオンに切換えられ得る第１の伝送ゲー
ト（ＦＴ0、ＦＴ1）を含み、 入力チャネル（ＩＮ0、ＩＮ1）の少なくとも１つは、第１の伝送ゲート（ＦＴ 0 、ＦＴ1）を通って流れる電流が他方の入力チャネルに達するのを防ぐためのバ
イパス回路（２０、２１；５０、５１；６０、６１；８０、８１；９０、９１；
１６０、１６１；１７０、１７１）を含み、 前記各入力チャネル（ＩＮ0；ＩＮ1）は、第２の伝送ゲート（ＳＴ0、ＳＴ1）
をさらに含むマルチプレクサ回路であって、 制御回路が前記バイパス回路を制御するために設けられることを特徴とする、
マルチプレクサ回路。 - 【請求項２】 前記制御回路は、入力チャネル（ＩＮ0；ＩＮ1）の電圧に依
存して前記バイパス回路を制御する、請求項１に記載のマルチプレクサ回路。 - 【請求項３】 前記制御回路は、入力チャネル（ＩＮ0；ＩＮ1）の電圧を検
知することによって前記バイパス回路（８０、９０；８１、９１；１６０、１６
１；１７０、１７１）を制御するセンス回路（１２０、１３０；１２１、１３１
；１４０、１５０；１４１、１５１；１００、１１０；１０１、１１１）を含む
、請求項１または２に記載のマルチプレクサ回路。 - 【請求項４】 各入力チャネル（ＩＮ0、ＩＮ1）は、バイパス回路（２０、
２１；５０、５１；６０、６１；８０、８１；９０、９１；１６０、１６１；１
７０、１７１）および第２の伝送ゲート（ＳＴ0、ＳＴ1）を含む、請求項１から
３のいずれかに記載のマルチプレクサ回路。 - 【請求項５】 バイパス回路（２０、２１；５０、５１；６０、６１）は、
選択されない入力チャネル（ＩＮ0）に対してオンに切換えられ、選択された入
力チャネル（ＩＮ1）に対してオフに切換えられる、請求項４に記載のマルチプ
レクサ回路。 - 【請求項６】 前記バイパス回路は、第２の伝送ゲート（ＳＴ0、ＳＴ1）に
対して入力電圧を低減させるプルダウン回路（２０、２１；５０、５１；８０、
８１；１６０、１６１）を含む、請求項１から５のいずれかに記載のマルチプレ
クサ回路。 - 【請求項７】 前記バイパス回路（２０、２１）は、前記選択信号（／ＳＥ
ＬＥＣＴ0、／ＳＥＬＥＣＴ1）によって制御される、請求項１から６のいずれか
に記載のマルチプレクサ回路。 - 【請求項８】 前記バイパス回路（２０、２１；５０、５１）は、ゲートが
前記選択信号（／ＳＥＬＥＣＴ0、ＳＥＬＥＣＴ1）によって制御され、ドレイン
が前記第１の伝送ゲート（ＦＴ0、ＦＴ1）の出力に接続され、ソースが接地電位
（ＶSS）に接続されるＮＭＯＳトランジスタである、請求項１から７のいずれか
に記載のマルチプレクサ回路。 - 【請求項９】 前記バイパス回路は、前記第２の伝送ゲート（ＳＴ0、ＳＴ1 ）に対して入力電圧を増大させるプルアップ回路（６０、６１；９０、９１；１
７０、１７１）を含む、請求項１から８のいずれかに記載のマルチプレクサ回路
。 - 【請求項１０】 前記プルアップ回路（６０、６１；９０、９１；１７０、
１７１）は、ドレインが前記第１の伝送ゲート（ＦＴ0、ＦＴ1）の出力に接続さ
れ、ソースが電源電圧レベル（ＶCC）に接続されるＰＭＯＳトランジスタである
、請求項９に記載のマルチプレクサ回路。 - 【請求項１１】 前記制御回路は、前記選択信号（ＳＥＬＥＣＴ0、／ＳＥ
ＬＥＣＴ0；ＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1）と前記入力チャネル（ＩＮ0、Ｉ
Ｎ1）に印加される入力電圧（Ｕ1、Ｕ2）とによって前記バイパス回路を制御す
る、請求項１から１０に記載のマルチプレクサ回路。 - 【請求項１２】 前記制御回路は、前記選択信号（ＳＥＬＥＣＴ0、／ＳＥ
ＬＥＣＴ0；ＳＥＬＥＣＴ1、／ＳＥＬＥＣＴ1）と前記入力チャネル（ＩＮ0、Ｉ
Ｎ1）に印加される入力電圧（Ｕ1、Ｕ2）とによって、前記プルアップ回路（６
０、６１）および前記プルダウン回路（５０、５１）を制御する、請求項８から
１１に記載のマルチプレクサ回路。 - 【請求項１３】 前記制御回路は、出力が前記ＰＭＯＳトランジスタ（９０
、９１）のゲートに接続されるＮＡＮＤゲート（１１０、１１１）と、出力が前
記ＮＭＯＳトランジスタ（８０、８１）のゲートに接続されるＮＯＲゲート（１
００、１０１）とを含む、請求項１２に記載のマルチプレクサ回路。 - 【請求項１４】 前記ＮＡＮＤゲートが入力電圧および反転された選択信号
（／ＳＥＬＥＣＴ0、／ＳＥＬＥＣＴ1）を受け、前記ＮＯＲゲートが入力電圧お
よび選択信号（ＳＥＬＥＣＴ0、ＳＥＬＥＣＴ1）を受ける、請求項１３に記載の
マルチプレクサ回路。 - 【請求項１５】 前記センス回路（１２０、１３０；１２１、１３１；１４
０、１５０；１４１、１５１）は、前記第１の伝送ゲート（ＦＴ0、ＦＴ1）の入
力でまたは前記第１の伝送ゲート（ＦＴ0、ＦＴ1）と前記第２の伝送ゲート（Ｓ
Ｔ0、ＳＴ1）との間で入力チャネル（ＩＮ0、ＩＮ1）の電圧を検知するために形
成される、請求項２から１０のいずれかに記載のマルチプレクサ回路。 - 【請求項１６】 プルダウンバイパス回路が、ドレインが前記第１の伝送ゲ
ート（ＦＴ0、ＦＴ1）の出力（７０、７１）に接続されソースが接地レベル（Ｖ SS ）に接続されるＮＭＯＳトランジスタ（１６０；１６１）で形成され、前記セ
ンス回路は、直列のＰＭＯＳトランジスタ（１３０；１３１）およびＮＭＯＳト
ランジスタ（１２０；１２１）で形成され、ＮＭＯＳトランジスタ（１２０；１
２１）のソースは接地レベル（ＶSS）に接続され、ＰＭＯＳトランジスタ（１３
０；１３１）のソースは前記第１の伝送ゲート（ＦＴ0、ＦＴ1）の出力（７０、
７１）に接続され、前記ＰＭＯＳトランジスタ（１３０；１３１）のドレインお
よび前記ＮＭＯＳトランジスタ（１２０；１２１）のドレインは互いに接続され
、かつＮＭＯＳバイパストランジスタ（１６０；１６１）のゲートに接続される
、請求項１５に記載のマルチプレクサ回路。 - 【請求項１７】 前記プルアップバイパス回路は、ドレインが前記第１の伝
送ゲート（ＦＴ0、ＦＴ1）の出力（７０；７１）に接続されソースが電源電圧レ
ベル（ＶCC）に接続されるＰＭＯＳトランジスタ（１７０；１７１）で形成され
、前記センス回路は、直列のＰＭＯＳトランジスタ（１５０；１５１）およびＮ
ＭＯＳトランジスタ（１４０；１４１）で形成され、ＰＭＯＳトランジスタ（１
５０；１５１）のソースは電源電圧レベル（ＶCC）に接続され、ＮＭＯＳトラン
ジスタ（１４０；１４１）のソースは前記第１の伝送ゲート（ＦＴ0、ＦＴ1）の
出力（７０；７１）に接続され、ＰＭＯＳトランジスタ（１５０；１５１）のド
レインおよびＮＭＯＳトランジスタ（１４０；１４１）のドレインは互いに接続
され、かつＰＭＯＳバイパストランジスタ（１７０；１７１）のゲートに接続さ
れる、請求項１５または１６に記載のマルチプレクサ回路。 - 【請求項１８】 請求項１から１７のいずれかに記載のマルチプレクサ回路
を含むアナログデジタル変換器。
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|---|---|---|---|
| EP98119148A EP0993119A1 (en) | 1998-10-09 | 1998-10-09 | Multiplexer circuit and analogue-to-digital converter |
| EP98119148.9 | 1998-10-09 | ||
| PCT/EP1999/007531 WO2000022730A1 (en) | 1998-10-09 | 1999-10-07 | Multiplexer circuit and analogue-to-digital converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002527975A true JP2002527975A (ja) | 2002-08-27 |
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Family
ID=8232773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000576540A Expired - Fee Related JP3535099B2 (ja) | 1998-10-09 | 1999-10-07 | マルチプレクサ回路およびアナログデジタル変換器 |
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| EP (2) | EP0993119A1 (ja) |
| JP (1) | JP3535099B2 (ja) |
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| DE (1) | DE69902222T2 (ja) |
| WO (1) | WO2000022730A1 (ja) |
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| KR101845326B1 (ko) * | 2017-05-31 | 2018-04-04 | 유한책임회사 퀄리타스반도체 | 레벨 변환기 기능을 내재한 멀티플렉서 |
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| JP2006157286A (ja) * | 2004-11-26 | 2006-06-15 | Fujitsu Ltd | セレクタ回路 |
| JP6266328B2 (ja) * | 2013-12-12 | 2018-01-24 | ザインエレクトロニクス株式会社 | 信号多重化装置 |
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| TW353535U (en) * | 1990-11-19 | 1999-02-21 | Hitachi Ltd | Memory circuit improved in electrical characteristics |
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- 1999-10-07 JP JP2000576540A patent/JP3535099B2/ja not_active Expired - Fee Related
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