KR900001030A - 고전압용 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 고전압용 반도체 소자의 구성 단면도.
Claims (3)
- N+기판상에 N-에피텍셜 성장층을 성장시키고, 주접합부에 P+확산처리를 하여 소정 깊이 만큼을 제외한 P+확산영역상과, N-에피텍셜 성장층(4)상에 절연막인 유리를 형성한다음 전극을 형성하여 전극을 인출하도록 구성한 고압전용 반도체 소자에 있어서, 상기 N-에피텍셜 성장층에 P+확산처리를 하기 전에, 반도체 에칭기술에 의하여 에칭홈을 형성시킨 다음에, P+확산처리된 P+확산영역을 형성시켜 상기 중접합부의 전체 깊이를 상기 에칭홈의 깊이 Xi만큼 더 깊에 형성시킨 것을 특징으로하는 고전압용 반도체 소자.
- 제1항에 있어서, 상기 반도체 소자의 주접합부의 총 접합 깊이 Xl는 Xl=Xi+Xj이며, 여기서 Xi는 에칭딘 홈의 깊이며, Xj는 P+확산처리된 깊이인 것을 특징으로 하는 고전압용 반도체 소자.
- N+기판상에 N-에피텍셜 성장층을 형성시키는 공정과, 주접합부에 P+확산처리하는 공정과, P+확산영역상과 N-에피텍셜 성장층상에 절연막인 유리를 형성하는 고정과, P+확산영역의 중간영역과 상기 유리층상의 일부에 전극을 형성하는 공정으로 이루어진 고전압용 반도체 제조공정에 있어서, 상기 N-에피텍셜 성장층에 P+확산처리 공정을 행하기전에, 에칭홈을 형성하기 위해 반도체 에칭처리하는 공정과, P+확산영역을 형성하기 위해 P+확산처리하여, 상기 P+확산영역상과 N-에피텍셜 성장층상에 절연막 유리층을 형성하는 공정과, 상기 도핑된 절연막 유리층을 P+확산영역에서 소정깊이만큼 에칭처리하여 제거하는 공정과, 상기 절연막 유리층의 양단 일부위와의 소정길이만큼 절연막 유리층이 제거된 P+확산영역상에 전극을 형성하는 공정으로 이루어진 것을 특징으로 하는 고전압용 반도체 제조공정.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100418517B1 (ko) * | 1996-12-13 | 2004-05-17 | 페어차일드코리아반도체 주식회사 | 전력용 모스트랜지스터 |
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