KR20230050291A - 표시 장치 및 이의 제조 방법 - Google Patents

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노소영
이영장
김효진
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엘지디스플레이 주식회사
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Abstract

본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로서, 본 발명에 따른 표시 장치는 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층 및 제1 층간 절연층을 관통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제2 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상의 분리 절연층, 분리 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층, 및 제2 층간 절연층을 관통하여 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터 및 분리 절연층 및 제2 층간 절연층을 관통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결된 연결 소스 전극 및 연결 드레인 전극을 포함하여, 소자의 특성 및 표시 장치의 신뢰성을 향상시킬 수 있다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 복수의 박막 트랜지스터가 상하로 층이 분리되어 형성된 표시 장치 및 이의 제조 방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판 표시 장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이와 같은 평판 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 유기 발광 표시 장치(OLED), 전기 영동 표시 장치(EPD), 플라즈마 표시 장치(PDP) 및 전기 습윤 표시 장치(EWD) 등을 들 수 있다.
표시 장치는 영상을 표시 하기 위한 표시 영역을 포함한다. 표시 영역의 화소 회로 및 구동 회로에는 복수의 박막 트랜지스터가 위치하여 복수의 화소의 소자를 구동시킨다. 복수의 박막 트랜지스터를 증착하는 과정은 다수의 층을 관통하는 홀을 형성하는 과정이 포함되며, 홀을 형성하는 과정에서 반도체 소자가 손상될 수 있다. 특히 서로 다른 깊이의 홀을 통해 노출되는 반도체 소자를 생성하는 과정에서 상대적으로 얕은 홀을 통해 노출되는 반도체 소자가 손상될 수 있다. 공정 과정에서의 홀을 통해 노출되는 반도체 소자의 표면 손상은 소자의 구동성을 감소시키고, 표시 장치의 신뢰도를 낮아지게 하기에 문제가 된다.
[관련기술문헌]
1. 유기발광다이오드 표시장치{ORGANIC LIGHT EMITTING DIODE DISPLAY} (특허출원번호 제 10-2015-0157074 호).
본 발명의 발명자들은 표시 장치 제조 방법에 있어, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성함으로써 화소의 동작 특성을 개선할 수 있다는 점을 인지하였다.
나아가, 복수의 박막 트랜지스터를 서로 상이한 반도체로 형성하기 위하여, 복수의 박막 트랜지스터의 반도체 각각을 서로 상이한 층에 형성하면서도, 제조 공정을 최소화하고 반도체 소자들의 손상을 최소화할 수 있는 표시 장치의 제조 방법을 발명하였다.
이에, 본 발명이 해결하고자 하는 과제는 박막 트랜지스터의 소스 전극 및 드레인 전극을 반도체 물질을 기초로 형성하여 표시 장치 제조 공정에 필요한 마스크 수가 최소화되는 동시에, 반도체 소자들의 손상이 최소화된 표시 장치 및 이의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치가 제공된다. 표시 장치는 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층 및 제1 층간 절연층을 관통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제2 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상의 분리 절연층, 분리 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층, 및 제2 층간 절연층을 관통하여 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터 및 분리 절연층 및 제2 층간 절연층을 관통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결된 연결 소스 전극 및 연결 드레인 전극을 포함한다. 이에, 박막 트랜지스터의 특성 및 표시 장치의 신뢰성이 향상될 수 있다.
본 발명의 다른 특징에 따르면, 표시 장치는 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층, 및 제1 층간 절연층의 제1 컨택홀을 통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터 및 제1 층간 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층을 포함하고, 제2 층간 절연층의 제2 컨택홀을 통하여 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는, 제1 층간 절연층 상의 제2 박막 트랜지스터을 포함하고, 제1 액티브 층과 제2 액티브 층은 서로 상이한 물질로 이루어지고, 제1 소스 전극 및 제1 드레인 전극은, 도체화된 반도체 물질로 이루어진다. 따라서, 표시 장치 제조 방법에 있어 사용되는 마스크 수를 줄일 수 있는 효과가 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치 제조 방법은 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층 및 제1 층간 절연층을 관통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계, 제1 소스 전극 및 제1 드레인 전극을 커버하도록 분리 절연층을 형성하는 단계, 분리 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 및 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층을 형성하는 단계, 분리 절연층 및 제2 층간 절연층 중 적어도 하나를 관통하는 홀을 형성하는 단계 및 분리 절연층과 제2 층간 절연층 모두를 관통한 홀을 통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결되는 연결 소스 전극 및 연결 드레인 전극을 형성하고, 제2 층간 절연층만을 관통한 홀을 통하여 제2 액티브 층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함한다. 이에 따라, 박막 트랜지스터의 액티브 층의 손상을 최소화하여 박막 트랜지스터의 성능을 개선하는 효과가 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치 제조 방법은 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층을 형성하는 단계, 제1 층간 절연층을 관통하는 홀을 형성하는 단계, 홀을 통해 제1 액티브 층과 연결되는 제1 반도체 물질 및 제1 층간 절연층 상에 제1 반도체 물질과는 이격된 제2 반도체 물질을 형성하는 단계, 제2 반도체 물질의 일부 상에 제2 게이트 전극을 형성하는 단계, 도체화된 제1 반도체 물질이 제1 소스 전극 및 제1 드레인 전극을 형성하고, 제2 반도체 물질이 제2 액티브 층을 형성하도록, 제1 반도체 물질 및 제2 반도체 물질의 나머지 일부를 도체화하는 단계, 제2 반도체 물질의 양측 및 제1 반도체 물질을 도체화하여, 제1 반도체 물질은 제1 소스 전극 및 제1 드레인 전극을 형성하고, 제2 반도체 물질의 양측에 도체화된 소스 및 드레인 영역을 가지는 제2 액티브 층을 형성하는 단계, 제1 소스 전극, 제1 드레인 전극, 제2 게이트 전극을 커버하는 제2 층간 절연층을 형성하는 단계, 제2 층간 절연층을 관통하여 제2 액티브 층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함하고, 제1 액티브 층과 제2 액티브 층은 서로 상이한 물질로 이루어진다. 따라서, 표시 장치의 제조 과정상에 필요한 마스크 수를 줄임에 따라, 공임 비용을 절감할 수 있는 효과가 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 서로 다른 층에 배치되는 박막 트랜지스터의 액티브 층들의 손상을 최소화하여 박막 트랜지스터의 특성 및 표시 장치의 신뢰성이 향상될 수 있다.
또한, 본 발명은 표시 장치 제조 방법에 있어 사용되는 마스크 수를 줄임에 따라, 공정 비용을 크게 절감할 수 있는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 4은 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치를 설명하기 위한 단면도이다.
도 6는 본 발명의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 7a 내지 도 7b는 본 발명의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 공정 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 개략적인 순서도이다.
도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 공정 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
본 발명의 표시 장치는 유기 발광 표시 장치(OLED)에 적용될 수 있으나, 이에 제한되지 않으며, 다양한 평판 표시 장치에 적용될 수 있다. 예를 들어, 액정 표시 장치(LCD) 및 퀀텀닷 발광 표시 장치 (QLED)에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(110), 버퍼층(111), 제1 박막 트랜지스터(120), 제2 박막 트랜지스터(130), 분리 절연층(140), 게이트 절연층(112), 제1 층간 절연층(113), 제2 층간 절연층(115), 패시베이션 층(116), 연결 소스 전극(150), 연결 드레인 전극(151)을 포함한다.
구체적으로, 기판(110)은 일 실시예에 따른 표시 장치(100)의 다양한 구성요소들을 지지한다. 기판(110)은 유리 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(110)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(PI)로 이루어질 수도 있다. 기판(110)이 폴리이미드(PI)로 이루어지는 경우, 기판(110) 하부에 유리로 이루어지는 지지 기판이 배치된 상황에서 표시 장치 제조 공정이 진행되고, 표시 장치 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판(110)을 지지하기 위한 백 플레이트(back plate)가 기판(110) 하부에 배치될 수도 있다.
버퍼층(111)은 기판(110)의 전체 표면 위에 형성될 수 있다. 버퍼층(111)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘 (SiNx)과 산화 실리콘 (SiOx)의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(110) 간의 접착력을 향상시키고, 기판(110)으로부터 유출되는 알칼리 성분 등을 차단하는 역할 등을 수행할 수 있다. 다만, 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(110)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
제1 박막 트랜지스터(120)는 버퍼층(111) 상에 배치될 수 있다. 제1 박막 트랜지스터(120)는 제1 액티브 층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다. 버퍼층(111) 상에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121)이 배치될 수 있다.
제1 액티브 층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용될 수 있으며, 일 실시예에 따른 표시 장치에서 구동 박막 트랜지스터의 액티브 층으로 적용될 수 있다. 버퍼층(111) 상에 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 공정 및 결정화 공정을 수행하는 방식으로 폴리 실리콘이 형성되고, 폴리 실리콘을 패터닝하여 제1 액티브 층(121)이 형성될 수 있다. 제1 액티브 층(121)은 제1 박막 트랜지스터(120)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다. 제1 소스 영역(121b)은 제1 소스 전극(122)과 연결된 제1 액티브 층(121)의 부분을 의미하며, 제1 드레인 영역(121c)은 제1 드레인 전극(123)과 연결된 제1 액티브 층(121)의 부분을 의미한다. 제1 채널 영역(121a), 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 액티브 층(121)의 이온 도핑(불순물 도핑)에 의해 구성될 수 있다. 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있으며, 이때, 제1 채널 영역(121a)은 이온 도핑되지 않고 폴리 실리콘 물질로 남겨진 부분을 의미할 수 있다.
제1 박막 트랜지스터(120)의 제1 액티브 층(121) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제1 게이트 절연층(112)에는 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(133) 각각이 제1 박막 트랜지스터(120)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀이 형성될 수 있다.
제1 게이트 절연층(112) 상에 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)이 배치된다. 제1 게이트 절연층(112) 상에 몰리브덴(Mo) 등과 같은 금속층을 형성하고, 금속층을 패터닝하여 제1 게이트 전극(124)이 형성될 수 있다. 제1 게이트 전극(124)은 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다.
제1 게이트 절연층(112) 및 제1 게이트 전극(124) 상에 제1 층간 절연층(113)이 배치될 수 있다. 제1 층간 절연층(113)은 예를 들어 질화 실리콘(SiNx)으로 이루어질 수 있다. 제1 층간 절연층(113)은 제1 액티브 층(121)에 대한 수소화 공정 시에 제1 박막 트랜지스터(120)의 제1 액티브 층(121)에 수소를 제공하기 위해 질화 실리콘(SiNx)으로 이루어질 수 있다. 제1 층간 절연층(113)에는 제1 박막 트랜지스터(120)의 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
제1 소스 전극(122) 및 제1 드레인 전극(123)은 제1 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여 제1 액티브 층(121)과 연결될 수 있다. 즉, 제1 소스 전극(122) 및 제1 드레인 전극(123)은, 제1 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통하여, 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)과 각각 전기적으로 연결될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있다. 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)은 동시에 동일한 공정으로 형성될 수 있다. 즉, 제1 층간 절연층(113) 상에 소스/드레인 물질층을 형성하고, 제1 소스 전극(122) 및 제1 드레인 전극(123)이 동시에 형성되도록 소스/드레인 물질층이 패터닝될 수 있다. 이에, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)은 동일한 두께 및 동일한 물질로 이루어질 수 있다.
한편, 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 연결된 제1 액티브 층(121)의 부분은 도체화될 수 있다. 구체적으로, 제1 게이트 절연층(112) 및 제1 층간 절연층(113)을 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀이 형성된 뒤, 노출된 제1 액티브 층(121)의 일부는 도체화될 수 있다. 이때, 컨택홀을 통하여 노출된 제1 액티브 층(121)의 일부는 열처리 공정을 통하여 도체화될 수 있다. 제1 액티브 층(121)이 노출된 컨택홀을 통하여 제1 액티브 층(121)을 열처리함으로써, 효과적으로 제1 액티브 층(121)의 일부를 도체화할 수 있다.
제1 층간 절연층(113), 제1 소스 전극(122) 및 제1 드레인 전극(123) 상에 분리 절연층(140)이 배치될 수 있다. 분리 절연층(140)에는 제1 소스 전극(122) 및 제1 드레인 전극(123)의 적어도 일부를 노출시키기 위한 컨택홀이 형성될 수 있다. 분리 절연층(140)은 분리 절연층(140) 상에 배치된 제2 박막 트랜지스터(130)와 분리 절연층(140) 하부에 배치된 제1 박막 트랜지스터(120)를 분리시키는 역할을 수행할 수 있다. 즉, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 상에 분리 절연층(140)이 배치되고, 그 상에 제2 박막 트랜지스터(130)가 배치될 수 있다.
분리 절연층(140) 상에는 제2 박막 트랜지스터(130)의 제2 액티브 층(131)이 배치될 수 있다. 제2 박막 트랜지스터(130)는 제2 액티브 층(131), 제2 게이트 전극(134), 제2 층간 절연층(115), 제2 소스 전극(132) 및 제2 드레인 전극(133)을 포함할 수 있다.
제2 액티브 층(131)은 산화물 반도체로 이루어질 수 있다. 산화물 반도체 물질은 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이므로 오프(Off) 상태에서 전자가 밴드갭을 넘어가지 못하며, 이에 따라 오프-전류(Off-Current)가 낮다. 따라서, 산화물 반도체로 이루어진 액티브 층을 포함하는 박막 트랜지스터는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프-전류가 작으므로 보조 용량의 크기가 감소될 수 있으므로, 고해상도 표시 소자에 적합하다. 구체적으로, 제2 액티브 층(131)은 금속 산화물로 이루어지고, 예를 들어, IGZO(indium-gallium-zinc-oxide) 등과 같은 다양한 금속 산화물로 이루어질 수 있다. 제2 액티브 층(131)은, 금속 산화물을 분리 절연층(140) 상에 증착하고, 안정화를 위한 열처리 공정을 수행한 후, 금속 산화물을 패터닝함에 의해 형성될 수 있다. 제2 액티브 층(131)은 제2 박막 트랜지스터(130)의 구동 시 채널이 형성되는 제2 채널 영역(131a), 제2 채널 영역(131a) 양 측의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)을 포함할 수 있다. 제2 소스 영역(131b)은 제2 소스 전극(132)과 연결된 제2 액티브 층(131)의 부분을 의미하며, 제2 드레인 영역(131c)은 제2 드레인 전극(133)과 연결된 제2 액티브 층(131)의 부분을 의미한다. 제2 채널 영역(131a), 제2 소스 영역(131b) 및 제2 드레인 영역(131c)은 제2 액티브 층(131)의 이온 도핑(불순물 도핑)에 의해 정의된다. 제2 소스 영역(131b) 및 제 드레인 영역은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있다.
제2 게이트 절연층(114)은 제2 액티브 층(131) 상에 배치될 수 있다. 제2 게이트 절연층(114)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 다중층으로 구성될 수 있다. 제2 게이트 절연층(114)은 제2 액티브 층(131)의 제2 채널 영역(131a)과 중첩되도록 패터닝될 수 있다.
제2 게이트 전극(134)은 제2 게이트 절연층(114) 상에 배치될 수 있다. 제2 게이트 전극(134)은 제2 게이트 절연층(114) 상에 몰리브덴(Mo) 등과 같은 금속층을 형성하고, 패터닝하여 형성될 수 있다. 제2 게이트 전극(134)은 제2 액티브 층(131)의 제2 채널 영역(131a) 및 제2 게이트 절연층(114)과 중첩되도록 패터닝될 수 있다.
제2 층간 절연층(115)은 분리 절연층(140), 제2 액티브 층(131), 제2 게이트 전극(134) 상에 배치될 수 있다. 제2 층간 절연층(115)에는 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 및 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다.
연결 소스 전극(150) 및 연결 드레인 전극(151)은 분리 절연층(140) 및 제2 층간 절연층(115)에 형성된 컨택홀을 통하여 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각과 전기적으로 연결될 수 있다. 또한, 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 층간 절연층(115)에 형성된 컨택홀을 통해 제2 액티브 층(131)과 연결될 수 있다. 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동시에 동일한 공정으로 형성될 수 있다. 즉, 제2 층간 절연층(115) 상에 소스/드레인 물질층이 형성되고, 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133)이 동시에 형성되도록 소스/드레인 물질층이 패터닝될 수 있다. 이에, 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일한 두께 및 동일한 물질로 이루어질 수 있다.
제1 박막 트랜지스터(120)는 분리 절연층(140) 하부에 배치될 수 있으며, 제2 박막 트랜지스터(130)는 분리 절연층(140) 상에 배치될 수 있다. 따라서, 분리 절연층(140)에 의하여 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 분리되어 배치될 수 있다. 연결 소스 전극(150) 및 연결 드레인 전극(151)은 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각과 전기적으로 연결되어, 제1 소스 전극(122) 및 제1 드레인 전극(123)을 제2 층간 절연층(115)의 상부 표면까지 전기적으로 연결시킬 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결 소스 전극(150) 및 연결 드레인 전극(151)은 각각 나누어 형성된다. 즉, 제1 박막 트랜지스터(120)가 생성된 후에 제1 박막 트랜지스터(120) 상에 분리 절연층(140)이 형성되고, 분리 절연층(140) 상에 제2 박막 트랜지스터(130)가 형성된다. 이에 따라, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결된 제2 액티브 층(131)의 부분에 대한 손상이 최소화될 수 있다.
구체적으로 설명하면, 제1 소스 전극(122) 및 연결 소스 전극(150), 제1 드레인 전극(123) 및 연결 드레인 전극(151)은, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하는 컨택홀을 통하여 하나의 소스 전극 및 하나의 드레인 전극으로 형성되어 제1 엑티브 층과 연결되도록 구성될 수도 있다. 이 경우, 상기 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀과 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀은 동시에 형성될 수 있다.
형성된 컨택홀을 통하여 제1 소스 전극(122), 제1 드레인 전극(123), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동시에 형성될 수 있다. 즉, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 소스 전극 및 드레인 전극은 동시에 생성될 수 있다. 이때, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀과 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀은 드라이 에칭(dry edtch)하여 형성될 수 있다. 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀을 형성하기 위하여는 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)이 모두 에칭되어야 한다. 또한, 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀을 형성하기 위하여는 제2 층간 절연층(115)이 에칭되어야 한다. 따라서 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀과 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀을 함께 형성하기 위해서는 다수의 층을 에칭해야 한다. 다수의 층은 Ÿ‡ 에칭(wet etch) 방식을 이용하여 에칭하기에는 완성도를 기대하기 어렵기에 드라이 에칭을 통해 에칭되어야 한다.
이때, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀은 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀보다 분리 절연층(140), 제1 층간 절연층(113) 및 게이트 절연층을 더 관통하게 된다. 따라서, 제1 게이트 절연층(112), 제1 층간 절연층(113), 분리 절연층(140) 및 제2 층간 절연층(115)을 모두 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀과 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀을 드라이 에칭을 통하여 동시에 형성하는 경우, 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브 층(131)의 부분이 손상될 수 있다. 예를 들어, 제2 액티브 층(131)의 일부가 드라이 에칭시 제거될 수도 있고, 제2 액티브 층(131)의 표면에 물리적인 결함(defect)가 생길 수도 있다. 이에 따라, 소자의 특성이 악화되고, 제2 박막 트랜지스터(130)의 신뢰성이 저하될 수 있다.
따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는, 제1 소스 전극(122) 및 연결 소스 전극(150)을 하나의 소스 전극으로 생성하거나, 제1 드레인 전극(123) 및 연결 드레인 전극(151)을 하나의 드레인 전극으로 생성하지 않고, 제1 소스 전극(122) 및 제1 드레인 전극(123), 연결 소스 전극(150) 및 연결 드레인 전극(151)으로 층을 분리하여 2중층으로 생성한다. 즉, 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 분리된 층으로 형성된다. 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성된 뒤에, 제2 박막 트랜지스터(130)의 제2 액티브 층(131)이 형성된다. 이에 따라, 제2 액티브 층(131)의 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 부분의 손상이 최소화될 수 있다. 상기 제2 소스 전극(132) 및 제2 드레인 전극(133)과 연결되는 제2 액티브 층(131)의 부분의 손상이 최소화됨으로써, 제2 박막 트랜지스터(130)의 소자 성능이 향상될 수 있으며, 나아가 상기 일 실시예에 따른 표시 장치(100)의 신뢰도가 상승하는 효과를 얻을 수 있다.
한편, 패시베이션 층(116)은 제2 층간 절연층(115), 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133) 상에 배치될 수 있다. 패시베이션 층(116)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)를 보호하기 위한 절연층이다. 패시베이션 층(116)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130) 상부로부터 확산되는 수소를 억제시킬 수 있다.
또한, 패시베이션 층(116) 상에는 제2 박막 트랜지스터(130), 연결 소스 전극(150) 및 연결 드레인 전극(151)의 상부를 평탄화하기 위한 절연층인 평탄화 층이 더 배치될 수 있다. 평탄화 층 상에는 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자가 더 배치될 수 있다. 유기 발광 소자 상에는 수분 침투를 억제하는 봉지부가 더 배치될 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 표시 장치(100)를 설명하기 위한 단면도들이다. 설명의 편의를 위해 도 1을 참조하며, 도 1에 도시된 표시 장치(100)는 도 1에 도시된 표시 장치(100)와 실질적으로 동일하므로, 중복 설명은 생략한다.
도 2a를 참조하면, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 중 적어도 하나는 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)의 측면과 접할 수 있다. 제1 소스 전극(122)과 제1 드레인 전극(123)은 모두 제1 액티브 층(121)을 관통하는 것으로 도 2a에 도시되었지만, 제1 소스 전극(122) 및 제1 드레인 전극(123) 중 어느 하나만 제1 액티브 층(121)을 관통할 수도 있다. 구체적으로, 제1 소스 전극(122) 및 제1 드레인 전극(123)은 제1 액티브 층(121)을 관통하여 버퍼층(111)의 내부까지 연장된 형태로 제1 액티브 층(121)과 연결될 수 있다. 제1 게이트 절연층(112) 및 제1 층간 절연층(113)을 관통하여 제1 액티브 층(121)을 노출시키는 컨택홀은 제1 액티브 층(121)을 더 관통하여 버퍼층(111)의 상층부를 노출시킬 수 있다. 또한, 버퍼층(111)의 상층부를 일부 제거하여 형성될 수 있다. 즉, 상기 컨택홀은 제1 액티브 층(121)을 관통하면서, 버퍼층(111)의 상부의 일부를 더 제거하여 형성될 수도 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 제1 층간 절연층(113), 제1 게이트 절연층(112), 제1 액티브 층(121)을 관통하여 버퍼층(111)의 상층부와 제1 액티브 층(121)의 측면을 노출시키는 컨택홀을 통하여 제1 액티브 층(121)과 전기적으로 연결될 수 있으며, 또는 제1 소스 전극(122) 및 제1 드레인 전극(123)은 제1 층간 절연층(113), 제1 게이트 절연층(112), 제1 액티브 층(121)을 관통하고 버프층(111)의 상층부의 일부를 제거하여서, 버퍼층(111)의 상층부의 측면과 제 1 액티브 층(121)의 측면을 노출시키는 컨택홀을 통하여 제1 액티브 층(121)과 전기적으로 연결될 수 있다.
도 2b 내지 도 2d 는 도 2a에 도시된 제1 액티브 층(121)의 관통 부분(200)의 확대 단면도이다. 도 2b 내지 도 2d의 단면도에 대한 설명은 제1 소스 전극(122)이 제1 액티브 층(121)을 관통하는 부분에도 동일하게 적용될 수 있다.
도 2b를 참조하면, 버퍼층(111) 상에 제1 액티브 층(121)의 제1 드레인 영역(121c)이 배치되며, 제1 드레인 영역(121c) 상에 제1 게이트 절연층(112)이 배치될 수 있다. 제1 드레인 전극(123)은 제1 게이트 절연층(112), 제1 드레인 영역(121c)을 관통하고 버퍼층(111)의 상층부를 일부 제거함으로서 형성된 컨택홀을 통하여 제1 액티브 층(121)의 제1 드레인 영역(121c)과 전기적으로 연결될 수 있다. 이때, 제1 드레인 전극(123)과 제1 드레인 영역(121c)이 접촉되는 단면적은 제1 드레인 전극(123)이 제1 액티브 층(121)의 제1 드레인 영역(121c)을 관통하여 제1 액티브 층(121)과 연결됨으로써 넓어질 수 있다. 도 1에 도시된 바와 같이 제1 드레인 전극(123)이 제1 액티브 층(121)을 관통하지 않는 경우, 제1 드레인 전극(123)과 제1 드레인 영역(121c)이 접촉되는 부분은 제1 드레인 영역(121c)의 상부 표면의 일부에 해당할 수 있다. 이와 달리, 도 2b에 도시된 바와 같이 제1 드레인 전극(123)이 제1 드레인 영역(121c)을 관통하여 제1 액티브 층(121)과 연결된 경우, 제1 드레인 전극(123)은 제1 액티브 층의 측면(121ca)과 더 접촉할 수 있다.
도 2c를 참조하면, 제1 드레인 전극(123)은 제1 액티브 층(121)의 측면 (121cb)과 접촉할 수 있으며, 나아가 제1 액티브 층의 상면(121cc)과 더 접촉할 수 있다. 이때, 제1 액티브 층(121)의 상면은 제1 액티브 층(121)의 측면 (121cb)에서 연장된 상면을 의미할 수 있다. 제1 게이트 절연층(112)과 제1 액티브 층(121)은 드라이 에칭에 의해 식각되는 정도가 상이할 수 있다. 예를 들면, 제1 게이트 절연층(112)은 제1 액티브 층(121) 보다 식각되는 정도가 더 클 수 있다. 이 경우, 도 2c에 도시된 바와 같이, 상기 컨택홀을 형성하는 과정에서 드라이 에칭에 의해 식각된 제1 액티브 층(121)의 직경이 식각된 제1 게이트 절연층(112)의 직경보다 작을 수 있다. 따라서, 제1 액티브 층(121)의 측면 (121cb) 이외에 제1 액티브 층의 상면(121cc)이 더 노출될 수 있다. 제1 액티브 층의 상면(121cc)이 더 노출된 컨택홀이 형성됨에 따라, 상기 컨택홀을 통하여 제1 액티브 층(121)과 연결된 제1 드레인 전극(123)은 제1 액티브 층의 측면(121cb)뿐만 아니라 제1 액티브 층의 상면(121cc)과도 접촉할 수 있다. 이에 따라, 제1 드레인 전극(123)과 제1 액티브 층(121)이 접촉되는 면적은 더욱 증가될 수 있다.
도 2d를 참조하면, 제1 드레인 전극(123)은 제1 액티브 층(121)의 측면(121cd)과 접촉할 수 있다. 제1 드레인 전극(123)은 제1 게이트 절연층(112) 및 제1 드레인 영역(121c)을 관통하며 형성된 컨택홀을 통하여 제1 액티브 층(121)의 제1 드레인 영역(121c)과 전기적으로 연결될 수 있다. 이때, 제1 드레인 영역(121c)을 관통한 후, 버퍼층(111)은 제거되지 않을 수 있다. 상기 과정을 통하여 형성된 컨택홀을 통하여 제1 드레인 전극(123)은 제1 액티브 층(121)의 제1 드레인 영역(121c)의 측면(121cd)와 접촉할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는, 제1 소스 전극(122) 및 제1 드레인 전극(123) 중 적어도 하나의 전극이 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)과 연결되게 함으로써, 제1 박막 트랜지스터(120)의 소자 신뢰도를 향상시킬 수 있다. 구체적으로, 드라이 에칭을 이용하여 제1 액티브 층(121)을 노출시키는 컨택홀을 형성할 경우, 제1 액티브 층(121)의 표면은 손상되거나 결함이 발생될 수 있다. 제1 액티브 층(121) 표면의 손상 및 결함에 의하여 제1 박막 트랜지스터(120)의 소자 신뢰도는 감소될 수 있으며, 나아가 일 실시예에 따른 표시 장치(100)의 신뢰도 또한 감소될 수 있다. 제1 드레인 전극(123)이 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)과 연결될 경우, 드라이 에칭에 의하여 손상되는 표면은 제1 액티브 층(121)의 상부 표면이 아닌 버퍼층(111) 상층 표면의 일부일 수 있다. 결과적으로 제1 액티브 층(121)과 제1 드레인 전극(123)이 접촉하는 부분의 손상도는 감소되고 제1 박막 트랜지스터(120)의 소자 신뢰도는 향상될 수 있다. 또한, 제1 드레인 전극(123)이 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)과 연결되면 제1 드레인 전극(123)과 제1 액티브 층(121)이 접하는 부분의 단면적이 증가될 수 있다. 제1 드레인 전극(123)이 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)과 연결됨에 따라, 제1 드레인 전극(123)과 제1 액티브 층(121)이 접촉하는 면적이 증가되어 제1 박막 트랜지스터(120)의 응답 속도 및 동작 속도가 상승되어 소자의 신뢰도가 향상될 수 있다.
또한, 도 1에서 앞서 설명한 바와 같이, 본 발명의 표시 장치(100) 의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결 소스 전극(150) 및 연결 드레인 전극(151)은 하나의 소스 전극 및 하나의 드레인 전극으로 형성되지 않고 나누어서 형성될 수 있다. 즉, 제1 박막 트랜지스터(120)가 형성된 뒤에 제1 박막 트랜지스터(120)와 서로 상이한 층에 제2 박막 트랜지스터(130)가 형성될 수 있다. 이와 달리, 제1 소스 전극(122) 및 연결 소스 전극(150)이 하나의 전극으로 형성되고, 제1 드레인 전극(123) 및 연결 드레인 전극(151)이 하나의 전극으로 형성될 수도 있다. 이 경우, 앞서 설명한 바와 같이 드라이 에칭에 의해 컨택홀을 형성하기 때문에 제2 액티브 층(131)은 손상될 수 있다. 도 2a 와 같이 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)과 연결되도록 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성될 경우, 제2 액티브 층(131)의 손상 정도는 더욱 증가될 수 있다. 예를 들어, 드라이 에칭을 통하여 제1 액티브 층(121)을 노출시키는 컨택홀이 형성될 때, 제1 액티브 층(121) 및 버퍼층(111)의 상층부가 더 식각될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100) 및 이의 제조 방법은 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)을 제2 박막 트랜지스터(130)의 제2 액티브 층(131)의 형성 전에 형성시킴으로써, 그리고 제1 박막 트랜지스터(120)를 제2 박막 트랜지스터(130)와 분리하여 서로 다른 층에 생성함으로써, 제1 소스 전극(122) 및 제1 드레인 전극(123)이 제1 액티브 층(121)을 관통하여 제1 액티브 층(121)과 연결될 경우에도, 제2 액티브 층(131)의 손상을 최소화할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해 도 1을 참조하여 설명하며, 도 1에 도시된 표시 장치(100)는 추가 버퍼층(117), 제1 터치 전극(160), 제2 터치 전극(161) 및 제3 터치 전극(162)이 추가된 것을 제외하면, 도 1에 도시된 표시 장치(100)와 실질적으로 동일하므로, 중복되는 설명은 생략한다.
도 3을 참조하면, 버퍼층(111) 상에는 추가 버퍼층(117) 이 형성될 수 있다. 추가 버퍼층(117)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘 (SiNx)과 산화 실리콘 (SiOx)의 다중층으로 이루어질 수 있다. 버퍼층(111)의 일부 상에는 제1 터치 전극(160)이 형성될 수 있다. 추가 버퍼층(117)은 제1 박막 트랜지스터(120)의 하부에 위치할 수 있다. 또한, 제1 액티브 층(121)과 동일한 층에는 제2 터치 전극(161)이 제1 액티브 층(121)과 이격되어 형성될 수 있다. 제2 터치 전극(161)은 제1 터치 전극(160)과 중첩되어 추가 버퍼층(117) 상에 형성될 수 있다. 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)과 동일한 층에는 제3 터치 전극(162)이 형성될 수 있다. 제3 터치 전극(162)은 제1 게이트 절연층(112) 상에 제1 터치 전극(160) 및 제2 터치 전극(161)과 중첩되어 형성될 수 있다. 상기 제1 터치 전극(160), 제2 터치 전극(161) 및 제3 터치 전극(162)은 표시 장치에 가해지는 터치 압력의 세기를 측정하기 위한 전극으로 기능할 수 있다.
상기 표시 장치는 내부에 터치 패드를 더 포함할 수 있으며, 표시 장치의 사용자가 터치 입력을 표시 장치의 표면에 인가하는 경우, 제1 터치 전극(160), 제2 터치 전극(161) 및 제3 터치 전극(162)은 인가되는 터치 입력의 세기를 측정할 수 있다. 구체적으로, 제1 터치 전극(160) 및 제2 터치 전극(161) 사이에 제1 커패시턴스가 형성되고, 제2 터치 전극(161) 및 제3 터치 전극(162) 사이에 제2 커패시턴스가 형성될 수 있다. 표시 장치의 사용자의 터치 입력이 인가되는 경우, 사용자가 터치 패널에 가하는 압력에 의해 제1 터치 전극(160)과 제2 터치 전극(161) 사이의 전기장이 변화될 수 있고, 이에 따라, 제1 터치 전극(160)과 제2 터치 전극(161) 사이의 제1 커패시턴스는 변화된다. 마찬가지로, 표시 장치의 사용자의 터치 입력이 인가되는 경우, 사용자가 터치 패널에 가하는 압력에 의해 제2 터치 전극(161)과 제3 터치 전극(162) 사이의 전기장이 변화될 수 있고, 이에 따라, 제2 터치 전극(161)과 제3 터치 전극(162) 사이의 제2 커패시턴스는 변화된다. 표시 장치는 제1 커패시턴스 및 제2 커패시턴스의 변화를 감지할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100) 및 이의 제조 방법은, 사용자의 터치 입력을 감지하는 터치 전극을 제1 박막 트랜지스터(120)가 형성된 층 상에 형성함으로써, 표시 장치의 두께는 감소될 수 있다. 예를 들어, 종래의 표시 장치에서는 터치 전극이 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130) 상에 위치될 수 있다. 이에 따라, 터치 전극을 형성하기 위해 터치 전극을 제2 박막 트랜지스터(130)로부터 절연시키기 위한 추가적인 절연층이 형성될 수 있다. 터치 전극의 두께 및 추가 적으로 형성되는 절연층에 의하여 표시 장치의 두께는 증가될 수 있다. 본 발명의 표시 장치(100)는 제2 터치 전극(161)을 제2 박막 트랜지스터(130)의 제2 액티브 층(131)이 형성된 층에 형성하며, 제3 터치 전극(162)을 제2 박막 트랜지스터(130)의 게이트 전극과 동일한 층에 형성한다. 이에 따라, 추가적인 절연층을 형성하지 않고 터치 전극의 구현이 가능할 수 있다. 추가 버퍼층(117)은 제1 박막 트랜지스터(120)의 제1 액티브 층(121)을 보호하는 역할을 수행할 수 있는 BSM(Base Shield Metal)을 제1 액티브 층(121)의 하부에 형성하기 위해 배치될 수 있다. 따라서, 본 발명의 표시 장치(100) 및 이의 제조 방법은, 사용자의 터치 입력을 감지하는 터치 전극을 제1 박막 트랜지스터(120)가 형성된 층 상에 형성함으로써, 표시 장치(100)의 두께가 감소될 수 있다.
도 4은 본 발명의 다른 실시예에 따른 표시 장치(300)를 설명하기 위한 단면도이다. 설명의 편의를 위해 도 1을 참조하여 설명하며, 중복된 설명은 생략한다. 구체적으로, 도 1의 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)는 도 4의 제1 박막 트랜지스터(320) 및 제2 박막 트랜지스터(330)는 실질적으로 동일하다. 또한, 도 1의 기판(110), 버퍼층(111), 연결 소스 전극(150), 연결 드레인 전극(151) 및 패시베이션 층(116)은 도 4의 기판(310), 버퍼층(311), 연결 소스 전극(340), 연결 드레인 전극(341) 및 패시베이션 층(316)과 실질적으로 동일하다. 따라서, 도 1과 실질적으로 동일한 도 4의 구성에 대한 중복된 설명은 생략한다.
도 4을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(300)는 기판(310), 버퍼층(311), 제1 박막 트랜지스터(320), 제2 박막 트랜지스터(330), 게이트 절연층(312), 제1 층간 절연층(313), 제2 층간 절연층(315), 패시베이션 층(316), 연결 소스 전극(340), 연결 드레인 전극(341), 스토리지 커패시터(350)를 포함한다. 또한, 제1 박막 트랜지스터(320)의 제1 액티브 층(321)은 LTPS로 이루어질 수 있으며, 제2 박막 트랜지스터(330)의 제2 액티브 층(331)은 산화물 반도체로 이루어질 수 있다.
도 4을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(300)는 도 1의 본 발명의 일 실시예에 따른 표시 장치(100)와 달리 분리 절연층(140)을 포함하지 않는다. 또한, 제1 소스 전극(322) 및 제2 드레인 전극(333)은 제1 게이트 절연층(312) 및 제1 층간 절연층(313)을 관통하여 제1 액티브 층(321)을 노출시키는 제1 컨택홀을 통하여 제1 액티브 층(321)과 연결될 수 있다. 제1 소스 전극(322), 제1 드레인 전극(323), 제2 액티브 층(331)은 동일한 제1 층간 절연층(313) 상에 위치할 수 있다.
제1 소스 전극(322) 및 제1 드레인 전극(323)은 도체화된 반도체 물질로 이루어질 수 있다. 본 발명의 다른 실시예에 따른 표시 장치(300)의 경우, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 반도체 물질을 제1 층간 절연층(313) 상에 형성한 후, 패터닝하고 도체화하는 과정을 통하여 생성될 수 있다. 반도체 물질을 도체화함에 따라, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 1Ω이상 2Ω이하의 오프셋(offser) 저항값을 가질 수 있다. 제1 소스 전극(322) 및 제1 드레인 전극(323)의 도체화 정도를 판단하기 위하여 제1 소스 전극(322) 및 제1 드레인 전극(323)의 오프셋 저항값이 측정될 수 있다. 이때, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 오프셋 저항값은 1Ω이상 2Ω이하로 측정될 수 있으며, 이 경우, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 상기 1Ω이상 2Ω이하의 오프셋 저항값을 통하여 박막 트랜지스터의 소스 전극 및 드레인 전극으로서 기능하는 것이 가능하다고 판단될 수 있다.
제1 소스 전극(322) 및 제1 드레인 전극(323)은 제2 액티브 층(331)과 동시에 생성될 수 있다. 구체적으로, 제1 층간 절연층(313) 상에 반도체 물질이 형성되고, 형성된 반도체 물질은 패터닝될 수 있다. 이처럼 동시에 패터닝된 반도체 물질은 도체화 과정을 통하여 제1 소스 전극(322) 및 제1 드레인 전극(323)으로 형성될 수 있다. 따라서, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제2 액티브 층(331)의 제2 소스 전극(332) 및 제2 드레인 전극(333) 각각과 연결되는 부분과 동일한 물질로 이루어질 수 있다. 즉, 제1 소스 전극(322), 제1 드레인 전극(323), 제2 액티브 층(331)의 제2 소스 영역(331b) 및 제2 드레인 영역(331c)은 동일한 물질로 이루어질 수 있다. 따라서, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제2 소스 전극(332) 및 제2 드레인 전극(333)과 상이한 물질로 이루어질 수 있다. 구체적으로, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 도체화된 반도체 물질로 형성될 수 있다. 이와 달리, 제2 소스 전극(332) 및 제2 드레인 전극(333)은 도체인 금속 물질로 형성될 수 있다.
또한, 본 발명의 다른 실시예에 따른 표시 장치(300) 및 이의 제조 방법은 제1 소스 전극(322) 및 제1 드레인 전극(323)을 도체화된 반도체 물질로 형성함으로써, 표시 장치(300) 제조 과정에 사용되는 마스크(mask)의 수를 줄일 수 있다. 구체적으로, 제1 소스 전극(322) 및 제1 드레인 전극(323)이 도체화된 반도체 물질로 형성될 수 있기 때문에, 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제2 액티브 층(331)과 동시에 형성될 수 있다. 제1 소스 전극(322), 제1 드레인 전극(323) 및 제2 액티브 층(331)을 동시에 형성할 경우, 두 개의 분리된 마스크가 아닌 하나의 마스크로 제1 소스 전극(322), 제1 드레인 전극(323) 및 제2 액티브 층(331)을 형성할 수 있다. 이에 따라, 표시 장치(300) 제조 공정상 필요한 마스크 수를 줄이는 효과를 얻을 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(300) 및 이의 제조 방법은 공정에 사용되는 마스크 수를 줄임에 따라 표시 장치(300)의 생산 공정 비용 및 공정 시간을 크게 줄일 수 있다.
또한, 제1 소스 전극(322), 제1 드레인 전극(323) 및 제2 액티브 층(331)을 동일한 층인 제1 층간 절연층(313) 상에 형성함으로써, 도 1에 도시된 분리 절연층(140)을 형성하지 않을 수 있다. 분리 절연층(140)을 형성하지 않음에 따라 상기 표시 장치(300)의 두께는 더 얇아질 수 있다. 나아가, 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 제2 컨택홀 및 제2 액티브 층(331)을 노출시키는 제3 컨택홀을 형성하는 과정에서 발생되는 제2 액티브 층(331)의 손상을 최소화시킬 수 있다. 연결 소스 전극(340) 및 연결 드레인 전극(341)은 분리 절연층을 제외한 제2 층간 절연층(315)만을 관통하여 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각과 연결될 수 있다. 따라서, 연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332) 및 제2 드레인 전극(333) 모두 제2 층간 절연층(315)을 관통할 수 있다. 즉, 연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332) 및 제2 드레인 전극(333) 모두 제2 층간 절연층(315)의 두께에 해당하는 동일한 두께의 층을 관통할 수 있다. 이에 따라, 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 제2 컨택홀 및 제2 액티브 층(331)을 노출시키는 제3 컨택홀을 드라이 에칭을 통하여 형성할 때, 도 1에 도시된 분리 절연층(140)을 더 에칭할 필요가 없기 때문에 제2 액티브 층(331)의 표면 손상을 더욱 최소화시킬 수 있다. 제2 액티브 층(331)의 표면 손상도가 낮아짐에 따라 제2 박막 트랜지스터(330)의 소자 성능이 증가하여, 본 발명의 다른 실시예에 따른 표시 장치(300)의 신뢰도가 상승할 수 있다.
한편, 도 4을 참조하면, 스토리지 커패시터(350)는 제1 게이트 절연층(312) 상에 배치된 제1 전극(351) 및 제1 층간 절연층(313) 상에 배치된 제2 전극(352)을 포함할 수 있다. 제1 전극(351)은 제1 게이트 절연층(312) 상에 배치될 수 있고, 제1 박막 트랜지스터(320)의 제1 게이트 전극(324)과 동일한 공정 단계에 형성될 수 있다. 즉, 제 1 게이트 절연층 상에 금속을 형성하고 이를 패터닝하여 제1 게이트 전극(324) 및 제1 전극(351)을 형성할 수 있다. 이에 따라, 제1 게이트 전극(324) 및 제1 전극(351)은 동일한 물질로 형성될 수 있고, 각각의 두께는 동일할 수 있다.
스토리지 커패시터(350)의 제2 전극(352)은 제1 층간 절연층(313) 상에 형성될 수 있다. 이때, 제2 전극(352)은 제1 소스 전극(322) 및 제1 드레인 전극(323)과 동일한 물질로 이루어질 수 있다. 즉, 제1 층간 절연층(313) 상에 반도체 물질이 형성된 후, 상기 반도체 물질은 동시에 패터닝되고 도체화되어 제1 소스 전극(322), 제1 드레인 전극(323), 제2 액티브 층(331) 및 제2 전극(352)이 동시에 형성될 수 있다. 스토리지 커패시터(350)의 제2 전극(352)이 형성됨에 있어, 제1 소스 전극(322), 제1 드레인 전극(323) 및 제2 액티브 층(331)과 동시에 형성됨에 따라, 본 발명의 다른 실시예에 따른 표시 장치(300) 및 이의 제조 방법은 사용되는 마스크 수를 줄일 수 있다. 구체적으로 설명하면, 스토리지 커패시터(350)의 제2 전극(352)을 형성하기 위해 추가적인 마스크가 사용될 수 있다. 이에 따라 총 소요되는 마스크 수가 증가함에 따라 상기 표시 장치(300)를 생성하는 비용이 증가되는 문제점이 발생할 수 있다. 그러나, 본 발명의 표시 장치(300)는, 제2 전극(352)을 제1 소스 전극(322) 및 제1 드레인 전극(323)과 동일한 물질, 즉 도체화된 반도체 물질로 형성함으로써, 제2 전극(352)을 형성하는 추가적인 마스크를 사용하지 않음으로써, 공정 비용 및 공정 시간 측면에서 효율성이 존재한다.
또한, 일반적으로 금속으로 형성되는 스토리지 커패시터(350)의 전극이 도체화된 반도체 물질로 형성됨으로써, 제2 액티브 층(331)이 형성되는 층 상에 스토리지 커패시터(350)의 전극이 추가로 형성될 수 있다. 이에 따라, 스토리지 커패시터(350)의 커패시턴스가 효과적으로 증가될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 장치(300)를 설명하기 위한 단면도이다. 설명의 편의를 위해 도 4을 참조하여 설명하며, 중복된 설명은 생략한다.
도 5를 참조하면, 제1 액티브 층(321)의 상단으로부터 제1 층간 절연층(313)의 상단부까지의 높이가 제1 액티브 층(321)의 상단으로부터 제1 소스 전극(322) 및 제1 드레인 전극(323)의 상단까지의 높이보다 더 높을 수 있다. 구체적으로, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 상단은 제1 층간 절연층(313)의 상단부 보다 낮게 배치될 수 있다. 따라서, 제1 액티브 층(321)의 상단으로부터 제1 소스 전극(322) 및 제1 드레인 전극(323)의 상단까지의 높이(h1)는 제1 액티브 층(321)의 상단으로부터 제1 층간 절연층(313)의 상단까지의 높이(h2)보다 더 낮을 수 있다. 이때, 연결 소스 전극(340) 및 연결 드레인 전극(341)은 제2 층간 절연층(315)을 관통하며, 나아가 제1 층간 절연층(313) 전체 또는 일부를 더 관통할 수 있다. 또는 연결 소스 전극(340) 및 연결 드레인 전극(341)은 제2 층간 절연층(315), 제1 층간 절연층(313) 및 제1 게이트 절연층(312)의 일부를 관통할 수 있다. 제1 소스 전극(322) 및 제1 드레인 전극(323)은 제1 층간 절연층(313) 및 제1 게이트 절연층(312)을 관통하여 제1 액티브 층(321)을 노출시키는 제1 컨택홀의 하단 일부에 형성될 수 있다. 즉, 상기 제1 액티브 층(321)을 노출시키는 제1 컨택홀을 형성하고, 제1 소스 전극(322), 제1 드레인 전극(323), 제2 액티브 층(331) 및 스토리지 커패시터(350)의 제2 전극(352)을 형성하기 위한 반도체 물질을 형성할 수 있다.
이때, 반도체 물질은 제1 게이트 절연층(312) 및 제1 층간 절연층(313)을 관통하여 제1 액티브 층(321)을 노출시키는 제1 컨택홀을 모두 채우지 않고 상기 제1 컨택홀의 하단 일부만을 채울 수 있다. 도체화된 반도체 물질로 이루어진 제1 소스 전극(322), 제1 드레인 전극(323), 제2 액티브 층(331)의 일부 및 제2 전극(352)가 형성될 수 있다. 연결 소스 전극(340) 및 연결 드레인 전극(341)은 제2 층간 절연층(315) 및 제1 층간 절연층(313)의 상층의 일부를 제거하여 형성된 제2 컨택홀을 통하여 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각과 전기적으로 연결될 수 있다. 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 상기 제2 컨택홀은 도 4에 도시된 대응하는 제2 컨택홀 보다 더 깊게 연장될 수 있다. 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 제2 컨택홀은 제2 소스 전극(332) 및 제2 드레인 전극(333)이 관통하여 제2 액티브 층(331)을 노출시키는 제3 컨택홀과 동시에 형성될 수 있다. 또한, 연결 소스 전극(340) 및 연결 드레인 전극(341)은 제2 소스 전극(332) 및 제2 드레인 전극(333)과 동시에 형성될 수 있다.
본 발명의 다른 실시예에 의한 표시 장치(300) 및 이의 제조 방법은, 제1 액티브 층(321)의 상단으로부터 제1 층간 절연층(313)의 상단까지의 높이(h2)를 제1 액티브 층(321)의 상단으로부터 제1 소스 전극(322) 및 제1 드레인 전극(323)의 상단까지의 높이(h1)보다 더 높게 형성함으로써, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 도체화도를 향상시킬 수 있다. 구체적으로, 제1 소스 전극(322) 및 제1 드레인 전극(323)을 도체화된 반도체 물질로 형성함에 있어, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 하부의 도체화도가 낮아지는 문제점이 발생할 수 있다. 반도체를 도체화하는 도핑 과정은 반도체 물질의 상부에서 하부 방향으로 이루어지기 때문에, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 하부의 도체화도가 상부의 도체화도에 비하여 낮아질 가능성이 존재한다. 즉, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 도체화도가 전체적으로 고르지 못할 가능성이 존재한다.
제1 소스 전극(322) 및 제1 드레인 전극(323)의 도체화도가 전체적으로 고르지 않을 경우, 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각과 제1 액티브 층(321)의 전기적인 연결이 완전히 이루어지지 않을 수 있다. 따라서, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 상부 표면을 제1 층간 절연층(313)의 상부 표면보다 낮게 형성하고, 두께가 얇아진 반도체 물질을 도체화하여 제1 소스 전극(322) 및 제1 드레인 전극(323)을 형성할 수 있다. 이에 따라, 제1 소스 전극(322) 및 제1 드레인 전극(323)의 도체화도를 전체적으로 향상시킬 수 있고, 제1 박막 트랜지스터(320)의 소자 신뢰도는 상승될 수 있다.
도 6는 본 발명의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 개략적인 순서도이다. 도 7a 내지 도 7g는 본 발명의 일 실시예에 따른 표시 장치 제조 방법을 설명하기 위한 공정 단면도들이다. 도 6, 도 7a 내지 도 7g는 도 1에 도시된 본 발명의 일 실시예에 의한 표시 장치(100)에 대한 제조 방법을 설명하기 위한 순서도 및 공정 단면도로서, 중복 설명은 생략한다.
먼저 기판(110) 상에 버퍼층(111), 제1 액티브 층(121), 제1 게이트 전극(124), 제1 층간 절연층(113), 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성된다(S100).
도 7a를 참조하면, 버퍼층(111)은 기판(110) 표면 상에 증착된다. 구체적으로, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나를 증착하여 단일층의 버퍼층(111)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 교대 적층하여 다중층의 버퍼층(111)이 형성될 수도 있다.
이어서, 제1 박막 트랜지스터(120)의 제1 액티브 층(121)이 버퍼층(111) 상에 형성된다. 버퍼층(111) 표면 상에 아몰퍼스 실리콘(a-Si) 물질이 증착되어, a-Si층이 형성되고, a-Si층에 대한 탈수소화 공정이 수행된다. a-Si층 내에 수소가 많이 존재하는 경우 후속 공정에서 a-Si층 내의 수소가 폭발하여 불량이 발생할 수 있다. 이에, 탈수소화 공정은 a-Si층으로부터 수소를 제거하는 공정으로서, a-Si층이 형성된 후 수행된다. 탈수소화 공정이 완료된 후, a-Si층에 대한 결정화 공정이 수행된다. 결정화 공정은 a-Si층의 아몰퍼스 실리콘(a-Si)을 결정화하여 폴리 실리콘을 형성하는 공정으로서, 예를 들어, ELA(excimer laser annealing) 공정을 통해 수행될 수 있다. 이어서, 제1 박막 트랜지스터(120)의 제1 액티브층을 형성하기 위해, 결정화가 완료된 a-Si층이 패터닝된다.
도 7b를 참조하면, 제1 박막 트랜지스터(120)의 제1 액티브 층(121) 상에 제1 박막 트랜지스터(120)의 제1 게이트 절연층(112)이 형성된다. 구체적으로, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나가 증착된여 단일층의 제1 박막 트랜지스터(120)의 제1 게이트 절연층(112)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)이 교대 적층되어 다중층의 제1 박막 트랜지스터(120)의 제1 게이트 절연층(112)이 형성될 수도 있다.
이어서, 제1 게이트 절연층(112) 상에 게이트 전극용 물질을 증착하고, 게이트 전극용 물질을 패터닝하여 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)이 형성된다. 게이트 전극용 물질은 몰리브덴(Mo) 등과 같은 다양한 금속 물질일 수 있다.
이어서, 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)을 마스크로 하여 제1 박막 트랜지스터(120)의 제1 액티브 층(121)에 대한 도핑 공정이 수행된다. 제1 게이트 전극(124)을 마스크로 하여 하부에 배치된 제1 액티브 층(121)에 불순물을 주입하여, 제1 액티브 층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)이 정의될 수 있다. 도핑 영역의 정의 과정은 P-MOS 박막 트랜지스터, N-MOS 박막 트랜지스터 또는 C-MOS 박막 트랜지스터에 따라 상이할 수 있다. 예를 들어, N-MOS 박막 트랜지스터의 경우, 고 농도 도핑 영역을 먼저 형성하고 난 후, 저 농도 도핑 영역을 나중에 형성할 수 있다. 구체적으로 제1 박막 트랜지스터(120)의 제1 게이트 전극(124)보다 더 큰 크기를 갖는 포토레지스트를 이용하여 고농도 도핑 영역을 정의한 후, 포토레지스트를 제거하고 제1 게이트 전극(124)을을 마스크로 하여, 저농도 도핑 영역(Low Density Doping area; LDD)을 정의할 수도 있다. 몇몇 실시예에서는, 제1 소스 영역(121b) 및 제1 드레인 영역(121c)은 제1 박막 트랜지스터(120)의 제1 게이트 절연층(112)을 형성하기 이전에 형성될 수 있다. 제1 액티브 층(121)을 형성한 직후, 포토레지스트를 이용하여 불순물이 도핑될 수 있다.
이어서, 도 7c를 참조하면, 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 상에 제1 박막 트랜지스터(120)의 제1 층간 절연층(113)이 형성된다. 제1 박막 트랜지스터(120)의 제1 게이트 전극(124) 상에 질화 실리콘(SiNx)을 증착하는 방식으로 제1 층간 절연층(113)이 형성될 수 있다. 제1 층간 절연층(113)은 제1 박막 트랜지스터(120)의 제1 액티브 층(121)에 대한 수소화 공정 시에 제1 액티브 층(121)에 수소를 제공하기 위해 질화 실리콘(SiNx)으로 이루어질 수 있다.
이어서, 제1 박막 트랜지스터(120)의 제1 게이트 절연층(112) 및 제1 층간 절연층(113)을 관통하여 제1 박막 트랜지스터(120)의 제1 액티브 층(121)을 노출시키는 컨택홀이 형성된다. 그리고, 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123)이 상기 컨택홀에 형성된다. 제1 층간 절연층(113) 상에 소스 전극 및 드레인 전극용 물질을 증착 및 패터닝하는 방식으로 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성될 수 있다. 이때, 제1 소스 전극(122) 및 제1 드레인 전극(123)이 티타늄(Ti) / 알루미늄(Al) / 티타늄(Ti)의 3층 구조로 이루어질 수 있고, 드라이 에칭을 통해 패터닝 공정이 수행될 수 있다.
이어서, 제1 박막 트랜지스터(120) 상에 분리 절연층(140)이 형성될 수 있다(S110).
도 7d를 참조하면, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나를 증착하여 단일층의 분리 절연층(140)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 교대 적층하여 다중층의 분리 절연층(140)이 형성될 수도 있다. 분리 절연층(140)은 제1 박막 트랜지스터(120)의 제1 소스 전극(122) 및 제1 드레인 전극(123), 및 제1 층간 절연층(113) 상에 형성될 수 있다. 분리 절연층(140)은 분리 절연층(140) 하부에 형성된 제1 박막 트랜지스터(120)와 분리 절연층(140) 상에 형성되는 제2 박막 트랜지스터(130)를 절연층에 의하여 분리시키는 절연층을 의미한다.
이어서, 분리 절연층(140) 상에 제2 액티브 층(131), 제2 게이트 전극(134) 및 제2 층간 절연층(115)이 형성될 수 있다(S120).
분리 절연층(140) 상에 제2 박막 트랜지스터(130)의 제2 액티브 층(131)이 형성될 수 있다. 분리 절연층(140) 상에 금속 신화물, 예를 들어, IGZO(indium-gallium-zinc-oxide)를 증착하여 IGZO층이 형성될 수 있다. 제2 박막 트랜지스터(130)의 제2 액티브 층(131)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 다른 금속 산화물로 형성될 수도 있다. IGZO 증착은 고온 상태에서 수행된다. 따라서, IGZO 증착 과정에서 IGZO가 결정화될 수 있다. 상온에서 IGZO를 증착하는 경우 IGZO는 아몰포스 상태일 수 있으나, 고온 상태에서 IGZO를 증착하는 경우 인듐(In), 갈륨(Ga), 아연(Zn)이 층 구조를 이루면서 네트워크를 형성하게 된다. 또한, 고온에서 결정화를 진행함에 따라, IGZO층 내에 산소 공극이 감소된다. IGZO층 내에 산소 공극이 많이 존재하는 경우, 터널링 현상이 발생하고 이에 따라 IGZO층이 도체화되므로, IGZO 증착 시에 고온에서 결정화를 진행함에 따라 제2 박막 트랜지스터(130)의 BTS 특성이 개선되고, 신뢰성이 증가될 수 있다. 이어서, IGZO층의 안정화를 위해 IGZO층을 열처리하고, IGZO층을 패터닝하여 제2 액티브 층(131)이 형성된다. 제2 액티브 층(131)의 제2 소스 영역(131b) 및 제2 드레인 영역(131c)은 폴리 실리콘 물질을 이온 도핑하여 생성될 수 있다.
도 7e를 참조하면, 제2 액티브 층(131) 상에 제2 박막 트랜지스터(130)의 제2 게이트 절연층(114)이 형성될 수 있다. 구체적으로, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나가 증착되어 단일층의 제2 게이트 절연층(114)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)이 교대 적층되어 다중층의 제2 게이트 절연층(114)이 형성될 수도 있다.
이어서, 제2 게이트 절연층(114) 상에 제2 박막 트랜지스터(130)의 제2 게이트 전극(134)이 형성될 수 있다. 제2 게이트 절연층(114) 상에 게이트 전극용 물질을 증착하고, 게이트 전극용 물질을 패터닝하여 제2 박막 트랜지스터(130)의 제2 게이트 전극(134)이 형성된다. 게이트 전극용 물질은 몰리브덴(Mo) 등과 같은 다양한 금속 물질일 수 있다. 제2 게이트 절연층(114) 및 제2 게이트 전극(134)은 동시에 패터닝될 수 있다. 패너팅에 의하여 제2 게이트 절연층(114) 및 제2 게이트 전극(134)은 제2 액티브 층(131)의 제2 채널 영역(131a)과 중첩되어 형성될 수 있다.
이어서, 도 7f를 참조하면, 분리 절연층(140), 제2 액티브 층(131) 및 제2 게이트 전극(134) 상에 제2 층간 절연층(115)이 형성될 수 있다. 제2 층간 절연층(115)에는 제1 소스 전극(122) 및 제1 드레인 전극(123)을 노출시키는 컨택홀 및 제2 액티브 층(131)을 노출시키는 컨택홀이 형성될 수 있다. 구체적으로, 분리 절연층(140) 및 제2 층간 절연층(115)을 관통하여 제1 소스 전극(122) 및 제1 드레인 전극(123)을 노출시키는 컨택홀이 형성될 수 있다. 또한, 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀이 형성될 수 있다. 이때, 분리 절연층(140) 및 제2 층간 절연층(115)을 관통하여 제1 소스 전극(122) 및 제1 드레인 전극(123)을 노출시키는 컨택홀 및 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀은 동시에 형성될 수 있다. 제1 박막 트랜지스터(120)를 형성하고 분리 절연층(140)을 형성한 이후에 제2 박막 트랜지스터(130)를 형성하기 때문에, 상기 두 컨택홀을 동시에 형성하더라도 제2 액티브 층(131)의 손상은 최소화될 수 있다. 다수의 층을 관통하는 컨택홀을 형성하는 과정은 앞서 설명한 바와 같이 드라이 에칭을 이용하여 수행된다. 따라서, 제2 액티브 층(131)을 노출시키는 컨택홀을 형성할 때, 제2 액티브 층(131)의 표면 손상이 존재할 수 있다. 그러나, 분리 절연층(140)을 형성하기 전 단계에서 제1 박막 트랜지스터(120)의 형성이 이루어지며, 제2 층간 절연층(115) 및 분리 절연층(140)만을 관통하여 제1 소스 전극(122) 및 제1 드레인 전극(123)을 형성하는 컨택홀을 형성하기 때문에 상기 손상을 최소화 할 수 있다.
이어서, 연결 소스 전극(150), 연결 드레인 전극(151) 및, 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)이 형성된다(S130).
도 7g를 참조하면, 연결 소스 전극(150) 및 연결 드레인 전극(151)은 분리 절연층(140) 및 제2 층간 절연층(115)을 관통하여 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각과 연결되도록 형성될 수 있다. 이때, 연결 소스 전극(150) 및 연결 드레인 전극(151)은 분리 절연층(140) 및 제2 층간 절연층(115)을 관통하여 제1 소스 전극(122) 및 제1 드레인 전극(123)을 노출시키는 컨택홀을 통하여 제1 소스 전극(122) 및 제1 드레인 전극(123)과 연결될 수 있다. 한편, 제2 박막 트랜지스터(130)의 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)과 연결되도록 형성될 수 있다. 이때, 제2 소스 전극(132) 및 제2 드레인 전극(133)은 제2 층간 절연층(115)을 관통하여 제2 액티브 층(131)을 노출시키는 컨택홀을 통하여 제2 액티브 층(131)과 연결될 수 있다. 제2 소스 전극(132)은 제2 액티브 층(131)의 제2 소스 영역(131b)과 연결되며, 제2 드레인 전극(133)은 제2 액티브 층(131)의 제2 드레인 영역(131c)과 연결될 수 있다.
제2 층간 절연층(115) 상에 소스 전극 및 드레인 전극용 물질을 증착 및 패터닝하는 방식으로 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133)이 형성될 수 있다. 이때, 각각의 전극은 티타늄(Ti) / 알루미늄(Al) / 티타늄(Ti)의 3층 구조로 이루어질 수 있고, 드라이 에칭을 통해 패터닝 공정이 수행될 수 있다. 또한, 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동시에 형성될 수 있다. 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132) 및 제2 드레인 전극(133)은 동일한 소스 전극 및 드레인 전극용 물질로 이루어질 수 있으며, 제2 층간 절연층(115)으로부터 상층 방향으로 동일한 두께를 가질 수 있다.
이어서, 제2 박막 트랜지스터(130)를 덮도록 패시베이션 층(116)이 형성될 수 있다(S140).
도 7g를 참조하면, 패시베이션 층(116)은 연결 소스 전극(150), 연결 드레인 전극(151), 제2 소스 전극(132), 제2 드레인 전극(133) 및 제2 층간 절연층(115) 상에 형성될 수 있다. 패시베이션 층(116)은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)를 보호하기 위한 절연층으로 형성될 수 있다. 패시베이션 층(116) 상에는 평탄화 층이 더 형성될 수 있다. 평탄화 층은 제1 박막 트랜지스터(120) 및 제2 박막 트랜지스터(130)의 상부 표면을 평탄화하여 표시 장치를 보다 신뢰성 있게 형성할 수 있다. 평탄화 층 상에는 유기 발광 소자 및 봉지부 또는 액정 표시부가 더 형성될 수도 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치(300) 제조 방법을 설명하기 위한 개략적인 순서도이다. 도 9a 내지 도 9e는 본 발명의 다른 실시예에 따른 표시 장치(300) 제조 방법을 설명하기 위한 공정 단면도들이다. 도 8, 도 9a 내지 도 9e는 도 4에 도시된 표시 장치(300)에 대한 제조 방법을 설명하기 위한 순수도 및 공정 단면도로서, 중복 설명은 생략한다.
먼저, 기판(310) 상에 버퍼층(311), 제1 액티브 층(321), 제1 게이트 전극(324), 스토리지 커패시터(350)의 제1 전극(351) 및 제1 층간 절연층(313)이 형성된다(S200).
도 9a를 참조하면, 기판(310) 표면 상에 버퍼층(311)이 증착된다. 구체적으로, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx) 중 어느 하나를 증착하여 단일층의 버퍼층(311)이 형성되거나, 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)을 교대 적층하여 다중층의 버퍼층(311)이 형성될 수도 있다.
이어서, 버퍼층(311) 상에 제1 박막 트랜지스터(320)의 제1 액티브 층(321)이 형성된다. 이어서, 제1 박막 트랜지스터(320)의 제1 액티브 층(321) 상에 제1 박막 트랜지스터(320)의 제1 게이트 절연층(312)이 형성된다. 이어서, 제1 게이트 절연층(312) 상에 제1 박막 트랜지스터(320)의 제1 게이트 전극(324) 및 스토리지 커패시터(350)의 제1 전극(351)이 형성된다. 제1 게이트 절연층(312) 상에 게이트 전극용 물질을 증착하고, 게이트 전극용 물질을 패터닝하여 제1 박막 트랜지스터(320)의 제1 게이트 전극(324) 및 스토리지 커패시터(350)의 제1 전극(351)이 형성된다.
이어서, 제1 박막 트랜지스터(320)의 제1 게이트 전극(324)을 마스크로 하여 제1 박막 트랜지스터(320)의 제1 액티브 층(321)에 대한 도핑 공정이 수행된다. 이어서, 제1 박막 트랜지스터(320)의 제1 게이트 전극(324) 및 스토리지 커패시터(350)의 제1 전극(351) 상에 제1 박막 트랜지스터(320)의 제1 층간 절연층(313)이 형성된다.
이어서, 제1 층간 절연층(313)을 관통하는 홀이 형성된다(S210). 도 9b를 참조하면, 제1 박막 트랜지스터(320)의 제1 게이트 절연층(312) 및 제1 층간 절연층(313)을 관통하여 제1 박막 트랜지스터(320)의 제1 액티브 층(321)을 노출시키는 제1 컨택홀이 형성된다.
이어서, 제1 층간 절연층(313)을 관통하는 홀을 통해 제1 액티브 층(321)과 연결되는 제1 반도체 물질(410), 제2 반도체 물질(420) 및 제3 반도체 물질(430)이 형성된다(S220).
도 9c를 참조하면, 제1 반도체 물질(410)은 제1 게이트 절연층(312) 및 제1 층간 절연층(313)을 관통하여 제1 액티브 층(321)을 노출시키는 제1 컨택홀을 통해 제1 액티브 층(321)과 연결되어 형성된다. 제2 반도체 물질(420) 및 제3 반도체 물질(430)은 제2 층간 절연층(315) 상에 형성된다. 이때, 제1 반도체 물질(410), 제2 반도체 물질(420) 및 제3 반도체 물질(430)은 동일한 반도체 물질로 형성될 수 있다. 예를 들어, IGZO(indium-gallium-zinc-oxide)를 증착하여 IGZO층이 형성될 수 있다. 제2 박막 트랜지스터(330) 제2 액티브 층(331)은 다양한 금속 산화물 중 IGZO로 이루어지는 것을 가정하여 IGZO층을 기초로 형성되는 것으로 설명하였으나, 이에 제한되지 않고 IGZO가 아닌 다른 금속 산화물로 형성될 수도 있다. 금속 산화물은 제1 층간 절연층(313)을 모두 덮으며 형성될 수 있다. 이어서, 금속 산화물의 안정화를 위한 열처리 공정이 수행된 후, 금속 산화물은 드라이 에칭에 의해 패터닝되어 제1 반도체 물질(410), 제2 반도체 물질(420) 및 제3 반도체 물질(430)로 형성될 수 있다.
이어서, 도 9d를 참조하면, 제1 반도체 물질(410), 제2 반도체 물질(420)의 일부 및 제3 반도체 물질(430)을 도체화하여, 각각 제1 소스 전극(322), 제1 드레인 전극(323) 및 제2 액티브 층(331), 및 스토리지 커패시터(350)의 제2 전극(352)이 형성된다(S230).
다음으로, 제2 반도체 물질(420) 상에 제2 박막 트랜지스터(330)의 제2 게이트 절연층(314)이 형성될 수 있다. 제2 게이트 절연층(314) 상에 제2 게이트 전극(334)이 형성될 수 있다. 제2 게이트 절연층(314) 및 제2 게이트 전극(334)은 동시에 패터닝될 수 있다. 패너팅에 의하여 제2 게이트 절연층(314) 및 제2 게이트 전극(334)은 제2 액티브 층(331)의 제2 채널 영역(331a)과 중첩되어 형성될 수 있다. 이때, 제2 게이트 절연층(314) 및 제2 게이트 전극(334)은 동일한 마스크에 의해 패터닝될 수 있다.
제1 반도체 물질(410), 제2 반도체 물질(420)의 제2 게이트 전극(334)과 중첩되지 않는 일부분 및 제3 반도체 물질(430)은 이온 도핑 또는 열처리에 의해 도체화될 수 있다. 이때, 제1 반도체 물질(410), 제2 반도체 물질(420)의 제2 게이트 전극(334)과 중첩되지 않는 일부분 및 제3 반도체 물질(430)은 동시에 도체화 공정을 통해 도체화될 수 있다. 제1 반도체 물질(410)은 도체화되어 제1 박막 트랜지스터(320)의 제1 소스 전극(322) 및 제1 드레인 전극(323)을 형성할 수 있다. 제2 반도체 물질(420)의 제2 게이트 전극(334)과 중첩되지 않는 일부분은 도체화되어 제2 박막 트랜지스터(330)의 제2 액티브 층(331)의 제2 소스 영역(331b) 및 제2 드레인 영역(331c)을 형성할 수 있다. 또한, 제3 반도체 물질(430)은 도체화되어 스토리지 커패시터(350)의 제2 전극(352)을 형성할 수 있다.
이어서, 제2 층간 절연층(315)이 형성된다(S240). 도 9e를 참조하면, 제1 소스 전극(322), 제1 드레인 전극(323), 제2 액티브 층(331), 제2 게이트 전극(334), 스토리지 커패시터(350)의 제2 전극(352) 및 제1 층간 절연층(313) 상에 제2 층간 절연층(315)이 형성될 수 있다.
이어서, 제2 소스 전극(332) 및 제2 드레인 전극(333)이 형성된다(S250). 제2 소스 전극(332) 및 제2 드레인 전극(333)은 제2 층간 절연층(315)을 관통하여 제2 박막 트랜지스터(330)의 제2 액티브 층(331)에 전기적으로 연결될 수 있다. 제2 층간 절연층(315)에는 제2 층간 절연층(315)을 관통하여 제2 액티브 층(331)을 노출시키는 제2 컨택홀이 형성될 수 있다. 제2 소스 전극(332) 및 제2 드레인 전극(333)은 제2 액티브 층(331)을 노출시키는 상기 제2 컨택홀을 통하여 제2 액티브 층(331)과 연결될 수 있다. 제2 층간 절연층(315) 상에 소스/드레인 물질을 형성하고 드라이 에칭을 통하여 패터닝하여 제2 소스 전극(332) 및 제2 드레인 전극(333)이 형성될 수 있다.
또한, 제2 층간 절연층(315)을 관통하여 제1 소스 전극(322) 및 제1 드레인 전극(323)과 전기적으로 연결되는 연결 소스 전극(340) 및 연결 드레인 전극(341)이 더 형성될 수도 있다. 제2 층간 절연층(315)에는 제2 층간 절연층(315)을 관통하여 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 제3 컨택홀이 형성될 수 있다. 연결 소스 전극(340) 및 연결 드레인 전극(341)은 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 상기 제3 컨택홀을 통하여 제1 소스 전극(322) 및 제1 드레인 전극(323) 각각과 연결될 수 있다.
연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332) 및 제2 드레인 전극(333)은 동시에 형성될 수 있다. 구체적으로, 제2 층간 절연층(315)을 관통하여 제1 소스 전극(322) 및 제1 드레인 전극(323)을 노출시키는 제3 컨택홀 및 제2 층간 절연층(315)을 관통하여 제2 액티브 층(331)을 노출시키는 제2 컨택홀은 동일한 드라이 에칭 공정을 통하여 형성될 수 있다. 이어서, 연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332) 및 제2 드레인 전극(333)은 동시에 형성될 수 있다. 제2 층간 절연층(315) 상에 소스/드레인 물질을 증착한 후 패터닝하여 연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332) 및 제2 드레인 전극(333)은 동시에 형성될 수 있다. 연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332) 및 제2 드레인 전극(333)은 동일한 소스 전극 및 드레인 전극용 물질로 이루어질 수 있으며, 제2 층간 절연층(315)으로부터 상층 방향으로 동일한 두께를 가질 수 있다.
이어서, 패시베이션 층(316)이 형성된다(S260). 패시베이션 층(316)은 연결 소스 전극(340), 연결 드레인 전극(341), 제2 소스 전극(332), 제2 드레인 전극(333) 및 제2 층간 절연층(315) 상에 형성될 수 있다. 패시베이션 층(316)은 제1 박막 트랜지스터(320) 및 제2 박막 트랜지스터(330)를 보호하기 위한 절연층으로 형성될 수 있다. 패시베이션 층(316) 상에는 평탄화 층이 더 형성될 수 있다. 평탄화 층은 제1 박막 트랜지스터(320) 및 제2 박막 트랜지스터(330)의 상부 표면을 평탄화하여 표시 장치(300)를 보다 신뢰성 있게 형성할 수 있다. 평탄화 층 상에는 유기 발광 소자, 봉지부 또는 액정 표시부가 더 형성될 수도 있다.
본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법은 다음과 같이 설명될 수 있다.
표시 장치는, 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층 및 제1 층간 절연층을 관통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제2 드레인 전극을 포함하는 제1 박막 트랜지스터, 제1 박막 트랜지스터 상의 분리 절연층, 분리 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층, 및 제2 층간 절연층을 관통하여 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터 및 분리 절연층 및 제2 층간 절연층을 관통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결된 연결 소스 전극 및 연결 드레인 전극을 포함할 수 있다.
본 발명의 다른 특징에 따르면, 제1 액티브 층은 LTPS(Low Temperature Polycrystalline Silicon)로 이루어지며, 제2 액티브 층은 산화물 반도체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극 중 적어도 하나는 제1 액티브 층을 관통하며 제1 액티브 층의 측면과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극 중 적어도 하나는, 제1 액티브 층의 측면을 따라 연장된 제1 액티브 층의 상면과 더 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는, 제1 액티브 층과 동일한 층에 이격되어 형성되는 제2 터치 전극, 제2 터치 전극의 하부에 형성되는 제1 터치 전극, 제1 게이트 전극과 동일한 층에 이격되어 형성되는 제3 터치 전극을 더 포함하고, 제1 터치 전극, 제2 터치 전극 및 제3 터치 전극은 중첩될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극 각각이 연결된 제1 액티브 층의 부분은 도체화될 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층, 및 제1 층간 절연층의 제1 컨택홀을 통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터 및 제1 층간 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층을 포함하고, 제2 층간 절연층의 제2 컨택홀을 통하여 제2 액티브 층과 연결된 제2 소스 전극 및 제2 드레인 전극을 포함하는, 제1 층간 절연층 상의 제2 박막 트랜지스터을 포함하고, 제1 액티브 층과 제2 액티브 층은 서로 상이한 물질로 이루어지고, 제1 소스 전극 및 제1 드레인 전극은, 도체화된 반도체 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 액티브 층은 LTPS로 이루어지며, 제2 액티브 층은 산화물 반도체로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극은, 제2 액티브 층의 제2 소스 전극 및 제2 드레인 전극 각각과 연결되는 부분과 동일한 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극은, 1이상 2이하의 오프셋 저항값을 가질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극은 제2 소스 전극 및 제2 드레인 전극과 상이한 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 층간 절연층의 제3 컨택홀을 통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결된 연결 소스 전극 및 연결 드레인 전극을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 액티브 층의 상단부로부터 제1 층간 절연층의 상단부까지의 높이가 제1 액티브 층의 상단부로부터 제1 소스 전극 및 제1 드레인 전극의 상단부까지의 높이보다 더 높고, 연결 소스 전극 및 연결 드레인 전극은 제2 층간 절연층의 제3 컨택홀 및 제1 층간 절연층의 제1 컨택홀을 통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 전극 및 제2 전극을 포함하는 스토리지 커패시터를 더 포함하며, 제1 전극 및 제2 전극 중 하나는, 제1 층간 절연층 상에 있고, 제1 소스 전극 및 제1 드레인 전극과 동일한 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치 제조 방법은, 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층 및 제1 층간 절연층을 관통하여 제1 액티브 층과 연결되는 제1 소스 전극 및 제1 드레인 전극을 형성하는 단계, 제1 소스 전극 및 제1 드레인 전극을 커버하도록 분리 절연층을 형성하는 단계, 분리 절연층 상의 제2 액티브 층, 제2 액티브 층과 중첩하는 제2 게이트 전극, 및 제2 액티브 층과 제2 게이트 전극 상의 제2 층간 절연층을 형성하는 단계, 분리 절연층 및 제2 층간 절연층 중 적어도 하나를 관통하는 홀을 형성하는 단계 및 분리 절연층과 제2 층간 절연층 모두를 관통한 홍을 통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결되는 연결 소스 전극 및 연결 드레인 전극을 형성하고, 제2 층간 절연층만을 관통한 홀을 통하여 제2 액티브 층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극 중 적어도 하나는 제1 액티브 층을 관통하며 제1 액티브 층의 측면과 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 소스 전극 및 제1 드레인 전극 중 적어도 하나는, 제1 액티브 층의 측면을 따라 연장된 제1 액티브 층의 상면과 더 접할 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치 제조 방법은 제1 액티브 층, 제1 액티브 층과 중첩하는 제1 게이트 전극, 제1 게이트 전극 상의 제1 층간 절연층을 형성하는 단계, 제1 층간 절연층을 관통하는 홀을 형성하는 단계, 홀을 통해 제1 액티브 층과 연결되는 제1 반도체 물질 및 제1 층간 절연층 상에 제1 반도체 물질과는 이격된 제2 반도체 물질을 형성하는 단계, 제2 반도체 물질의 일부 상에 제2 게이트 전극을 형성하는 단계, 제2 반도체 물질의 양측 및 제1 반도체 물질을 도체화하여, 제1 반도체 물질은 제1 소스 전극 및 제1 드레인 전극을 형성하고, 제2 반도체 물질의 양측에 도체화된 소스 및 드레인 영역을 가지는 제2 액티브 층을 형성하는 단계, 제1 소스 전극, 제1 드레인 전극, 제2 게이트 전극을 커버하는 제2 층간 절연층을 형성하는 단계 및 제2 층간 절연층을 관통하여 제2 액티브 층과 연결되는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함하고, 제1 액티브 층과 제2 액티브 층은 서로 상이한 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계는, 제2 층간 절연층을 관통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결된 연결 소스 전극 및 연결 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 액티브 층의 상단부로부터 제1 층간 절연층의 상단부까지의 높이가 제1 액티브 층의 상단부로부터 제1 소스 전극 및 제1 드레인 전극의 상단부까지의 높이보다 더 높고, 연결 소스 전극 및 연결 드레인 전극은 제1 층간 절연층을 더 관통하여 제1 소스 전극 및 제1 드레인 전극 각각과 연결될 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 반도체 물질 및 제2 반도체 물질을 형성하는 단계는, 제1 층간 절연층 상에 제1 반도체 물질 및 제2 반도체 물질과 이격된 제3 반도체 물질을 형성하는 단계를 더 포함하며, 제2 반도체 물질의 양측 및 제1 반도체 물질을 도체화는 단계는, 제3 반도체 물질을 도체화하여 제2 전극을 형성하는 단계를 더 포함하며, 제2 전극은 제1 소스 전극 및 제1 드레인 전극과 동일한 물질로 이루어지며, 제2 전극은 스토리지 커패시터의 전극 중 하나일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 300: 표시 장치
110: 기판
111: 버퍼층
112: 제1 게이트 절연층
113: 제1 층간 절연층
114: 제2 게이트 절연층
115: 제2 층간 절연층
116: 패시베이션 층
117: 추가 버퍼층
120: 제1 박막 트랜지스터
121: 제1 액티브 층
121a: 제1 채널 영역
121b: 제1 소스 영역
121c: 제1 드레인 영역
121ca, 121cb, 121cd: 제1 액티브 층의 측면
121cc: 제1 액티브 층의 상면
122: 제1 소스 전극
123: 제1 드레인 전극
124: 제1 게이트 전극
130: 제2 박막 트랜지스터
131: 제2 액티브 층
131a: 제2 채널 영역
131b: 제2 소스 영역
131c: 제2 드레인 영역
132: 제2 소스 전극
133: 제2 드레인 전극
134: 제2 게이트 전극
140: 분리 절연층
150: 연결 소스 전극
151: 연결 드레인 전극
160: 제1 터치 전극
161: 제2 터치 전극
162: 제3 터치 전극
200: 제1 액티브 층의 관통 부분
310: 기판
311: 버퍼층
312: 제1 게이트 절연층
313: 제1 층간 절연층
314: 제2 게이트 절연층
315: 제2 층간 절연층
316: 패시베이션 층
320: 제1 박막 트랜지스터
321: 제1 액티브 층
321a: 제1 채널 영역
321b: 제1 소스 영역
321c: 제1 드레인 영역
322: 제1 소스 전극
323: 제1 드레인 전극
324: 제1 게이트 전극
330: 제2 박막 트랜지스터
331: 제2 액티브 층
331a: 제2 채널 영역
331b: 제2 소스 영역
331c: 제2 드레인 영역
332: 제2 소스 전극
333: 제2 드레인 전극
334: 제2 게이트 전극
340: 연결 소스 전극
341: 연결 드레인 전극
350: 스토리지 커패시터
351: 제1 전극
352: 제2 전극
410: 제1 반도체 물질
420: 제2 반도체 물질
430: 제3 반도체 물질

Claims (13)

  1. LTPS(Low Temperature Polycrystalline Silicon)로 이루어지는 제1 액티브 층, 상기 제1 액티브 층 상에 배치되는 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하는 제1 박막 트랜지스터;
    산화물 반도체로 이루어지는 제2 액티브 층, 상기 제2 액티브 층 상에 배치되는 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하는 제2 박막 트랜지스터;
    상기 제1 게이트 전극과 동일한 물질을 포함하는 스토리지 전극;
    상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터 상에 배치되는 평탄화 층;
    상기 평탄화 층 상에 배치되고 애노드, 유기층 및 캐소드를 포함하는 유기 발광 소자; 및
    상기 유기 발광 소자 상에 배치되는 봉지부를 포함하고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극과 상기 제2 소스 전극 및 상기 제2 드레인 전극은 동일 물질을 포함하고,
    상기 제1 액티브 층과 상기 제2 액티브 층 사이에는 적어도 3개 이상의 절연막이 배치되고,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에는 적어도 3개 이상의 절연막이 배치되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 박막 트랜지스터는 구동 박막 트랜지스터이고,
    상기 제2 박막 트랜지스터는 스위칭 박막 트랜지스터인, 표시 장치.
  3. 제1항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극과 상기 제2 소스 전극 및 상기 제2 드레인 전극은 티타늄(Ti), 알루미늄(Al) 및 티타늄(Ti)의 3층 구조로 이루어지는, 표시 장치.
  4. 제1항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극 상에 배치되고, 상기 제1 소스 전극 또는 상기 제1 드레인 전극과 전기적으로 연결된 연결 전극을 더 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 스토리지 전극은 터치 전극인, 표시 장치.
  6. 제5항에 있어서,
    상기 터치 전극은 상기 제1 박막 트랜지스터가 형성된 층 상에 형성되는, 표시 장치.
  7. 제6항에 있어서,
    상기 터치 전극은 상기 제1 박막 트랜지스터의 제1 게이트 전극과 동일한 층에 형성되는, 표시 장치.
  8. 제5항에 있어서,
    상기 터치 전극과 상기 제2 박막 트랜지스터 사이에 배치되는 분리 절연층을 더 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 제1 액티브 층의 하부에 배치되는 추가 버퍼층을 더 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 추가 버퍼층의 하부에 배치되어 상기 제1 액티브 층을 보호하는 BSM(Base Shield Metal)을 더 포함하는, 표시 장치.
  11. 제9항에 있어서,
    상기 추가 버퍼층은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘 (SiNx)과 산화 실리콘 (SiOx)의 다중층으로 이루어지는, 표시 장치.
  12. 제1항에 있어서,
    상기 표시 장치의 내부에 배치되는 터치 패드를 더 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 터치 패드는 제1 터치 전극, 제2 터치 전극 및 제3 터치 전극을 포함하고,
    상기 제3 터치 전극은 상기 스토리지 전극인, 표시 장치.
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