CN112530977B - 一种阵列基板及其制备方法、显示面板、显示装置 - Google Patents

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Abstract

本发明公开了一种阵列基板及其制备方法、显示面板、显示装置。所述阵列基板中第一薄膜晶体管包括多个第一通孔和多个第二通孔，第一通孔贯穿至少一个第一绝缘层，第二通孔贯穿至少一个第二绝缘层，源漏金属层通过第一通孔和第二通孔与第一有源层电连接；第一通孔的侧壁与第一通孔的底面之间的夹角为第一夹角，第二通孔的侧壁与第二通孔的底面之间的夹角为第二夹角，第一夹角和第二夹角不相等，第二薄膜晶体管包括第三通孔，第三通孔贯穿至少一个第二绝缘层，源漏金属层通过第三通孔与第二有源层电连接。本发明实施例提供的技术方案，避免了源漏金属层与第一有源层之间通孔的刻蚀残留或过刻蚀问题出现。

Description

一种阵列基板及其制备方法、显示面板、显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示面板、显示装置。
背景技术
随着显示技术的不断发展，用户对显示装置的性能要求越来越高，薄膜晶体管是显示面板的主要驱动元件，直接关系到高性能显示装置的发展方向。
有源层材料不同的薄膜晶体管的器件性能优势不同，为综合利用各类薄膜晶体管的性能优势来提升显示装置的驱动能力，目前已出现同时包括两种薄膜晶体管的显示面板，该两种薄膜晶体管的有源层材料不同。为避免其中一种薄膜晶体管的高温制程影响另一种薄膜晶体管的有源层性能，通常将后者的有源层设置于前者栅极靠近源漏金属层的一侧，且为减少制备工艺中的掩膜次数，将两个薄膜晶体管的源漏金属层同层设置。上述结构中，有源层距离源漏金属层较远的薄膜晶体管中，连接有源层和源漏金属层的通孔的深度大，刻蚀工艺难度大，刻蚀时间过短易出现刻蚀残留，刻蚀时间过长会导致该薄膜晶体管的有源层被过刻蚀。
发明内容
本发明提供一种阵列基板及其制备方法、显示面板、显示装置，以避免源漏金属层与第一有源层之间通孔的刻蚀残留或过刻蚀问题出现。
第一方面，本发明实施例提供了一种阵列基板，包括：
基板以及形成于所述基板上的多个第一薄膜晶体管和所述多个第二薄膜晶体管；
其中，所述第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层；
所述第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于所述源漏金属层；
沿垂直于所述基板的方向，所述第一有源层、所述第一栅极金属层、所述第二有源层、所述第二栅极金属层和所述源漏金属层依次层叠；
所述第一有源层和所述第二有源层之间设置有至少一个第一绝缘层，所述第二有源层与所述源漏金属层之间设置有至少一个第二绝缘层；
所述第一薄膜晶体管还包括多个第一通孔和多个第二通孔，所述第一通孔贯穿所述至少一个第一绝缘层，所述第二通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第一通孔和所述第二通孔与所述第一有源层电连接；所述第一通孔的侧壁与所述第一通孔的底面之间的夹角为第一夹角，所述第二通孔的侧壁与所述第二通孔的底面之间的夹角为第二夹角，所述第一夹角和所述第二夹角不相等；
所述第二薄膜晶体管还包括第三通孔，所述第三通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第三通孔与所述第二有源层电连接。
第二方面，本发明实施例还提供了一种显示面板，包括上述第一方面所述的阵列基板。
第三方面，本发明实施例还提供了一种显示装置，包括上述第二方面所述的显示面板。
本发明实施例提供的阵列基板中第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层，第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于源漏金属层，沿垂直于基板的方向，第一有源层、第一栅极金属层、第二有源层、第二栅极金属层和源漏金属层依次层叠，第一有源层和第二有源层之间设置有至少一个第一绝缘层，第二有源层与源漏金属层之间设置有至少一个第二绝缘层，第一薄膜晶体管还包括多个第一通孔和多个第二通孔，第一通孔贯穿至少一个第一绝缘层，第二通孔贯穿至少一个第二绝缘层，源漏金属层通过第一通孔和第二通孔与第一有源层电连接，第一通孔的侧壁与第一通孔的底面之间的夹角为第一夹角，第二通孔的侧壁与第二通孔的底面之间的夹角为第二夹角，第一夹角和第二夹角不相等，第二薄膜晶体管还包括第三通孔，第三通孔贯穿至少一个第二绝缘层，源漏金属层通过第三通孔与第二有源层电连接，使得连通源漏金属层与第一有源层的第一通孔和第二通孔的深度均较小，两者侧壁和底面之间的夹角均较大，刻蚀形成第一通孔和第二通孔的工艺难度小，且不会出现刻蚀残留问题或过刻蚀问题。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是现有技术中阵列基板的局部剖面结构示意图；
图2是本发明实施例提供的一种阵列基板的局部剖面结构示意图；
图3是本发明实施例提供的又一种阵列基板的局部剖面结构示意图；
图4是本发明实施例提供的又一种阵列基板的局部剖面结构示意图；
图5是本发明实施例提供的一种像素驱动电路的电路图；
图6是本发明实施例提供的一种阵列基板的结构示意图；
图7是本发明实施例提供的一种显示面板的结构示意图；
图8是本发明实施例提供的一种显示装置的结构示意图；
图9是本发明实施例提供的一种阵列基板的制备方法的流程示意图；
图10是本发明实施例提供的一种在基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管的方法流程示意图；
图11-图23是本发明实施例提供的阵列基板的制备过程图。
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种阵列基板及其制备方法、显示面板、显示装置的具体实施方式、结构、特征及其功效，详细说明如后。
本发明实施例提供了一种阵列基板，包括：
基板以及形成于所述基板上的多个第一薄膜晶体管和所述多个第二薄膜晶体管；
其中，所述第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层；
所述第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于所述源漏金属层；
沿垂直于所述基板的方向，所述第一有源层、所述第一栅极金属层、所述第二有源层、所述第二栅极金属层和所述源漏金属层依次层叠；
所述第一有源层和所述第二有源层之间设置有至少一个第一绝缘层，所述第二有源层与所述源漏金属层之间设置有至少一个第二绝缘层；
所述第一薄膜晶体管还包括多个第一通孔和多个第二通孔，所述第一通孔贯穿所述至少一个第一绝缘层，所述第二通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第一通孔和所述第二通孔与所述第一有源层电连接；所述第一通孔的侧壁与所述第一通孔的底面之间的夹角为第一夹角，所述第二通孔的侧壁与所述第二通孔的底面之间的夹角为第二夹角，所述第一夹角和所述第二夹角不相等；
所述第二薄膜晶体管还包括第三通孔，所述第三通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第三通孔与所述第二有源层电连接。
本发明实施例提供的阵列基板中第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层，第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于源漏金属层，沿垂直于基板的方向，第一有源层、第一栅极金属层、第二有源层、第二栅极金属层和源漏金属层依次层叠，第一有源层和第二有源层之间设置有至少一个第一绝缘层，第二有源层与源漏金属层之间设置有至少一个第二绝缘层，第一薄膜晶体管还包括多个第一通孔和多个第二通孔，第一通孔贯穿至少一个第一绝缘层，第二通孔贯穿至少一个第二绝缘层，源漏金属层通过第一通孔和第二通孔与第一有源层电连接，第一通孔的侧壁与第一通孔的底面之间的夹角为第一夹角，第二通孔的侧壁与第二通孔的底面之间的夹角为第二夹角，第一夹角和第二夹角不相等，第二薄膜晶体管还包括第三通孔，第三通孔贯穿至少一个第二绝缘层，源漏金属层通过第三通孔与第二有源层电连接，使得连通源漏金属层与第一有源层的第一通孔和第二通孔的深度均较小，两者侧壁和底面之间的夹角均较大，刻蚀形成第一通孔和第二通孔的工艺难度小，且不会出现刻蚀残留问题或过刻蚀问题。
以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其他实施方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示装置器件结构的示意图并非按照一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度以及高度的三维空间尺寸。
图1是现有技术中阵列基板的局部剖面结构示意图。如图1所示，阵列基板包括第一薄膜晶体管10和第二薄膜晶体管20，第一薄膜晶体管10和第二薄膜晶体管20共用源漏金属层31，第二薄膜晶体管20的有源层21位于第一薄膜晶体管10的栅极12靠近源漏金属层31的一侧，第一薄膜晶体管10的有源层11通过甲过孔40与源漏金属层31连接，由于第一薄膜晶体管10的有源层11和源漏金属层31之间的距离较大，甲过孔40的深度较大，进而其刻蚀工艺难度大，刻蚀时间过短易出现刻蚀残留问题，刻蚀时间过长易导致第一薄膜晶体管10的有源层11被过刻蚀，影响第一薄膜晶体管10的性能。
为解决上述问题，本发明提出了一种阵列基板，通过设置第一薄膜晶体管的有源层通过两个深度较小的通孔与源漏金属层连接，达到减小通孔刻蚀工艺难度，避免刻蚀残留或过刻蚀问题出现的有益效果。
具体的，图2是本发明实施例提供的一种阵列基板的局部剖面结构示意图。如图2所示，阵列基板包括基板1以及形成于基板1上的多个第一薄膜晶体管100和多个第二薄膜晶体管200，其中，第一薄膜晶体管100的有源层101位于第一有源层110，栅极102位于第一栅极金属层120，源极103和漏极位于源漏金属层130，第二薄膜晶体管200的有源层201位于第二有源层210，栅极202位于第二栅极金属层220，源极203和漏极204位于源漏金属层130。
沿垂直于基板1的方向Y，第一有源层110、第一栅极金属层120、第二有源层210、第二栅极金属层220和源漏金属层130依次层叠，第一有源层110和第二有源层210之间设置有至少一个第一绝缘层310，第二有源层210与源漏金属层130之间设置有至少一个第二绝缘层320。
第一薄膜晶体管100还包括多个第一通孔105和多个第二通孔106，第一通孔105贯穿至少一个第一绝缘层310，第二通孔106贯穿至少一个第二绝缘层320，源漏金属层130通过第一通孔105和第二通孔106与第一有源层110电连接。第一通孔105的侧壁与第一通孔105的底面之间的夹角为第一夹角θ1，第二通孔106的侧壁与第二通孔106的底面之间的夹角为第二夹角θ2，第一夹角θ1和第二夹角θ2不相等。第二薄膜晶体管200还包括第三通孔205，第三通孔205贯穿至少一个第二绝缘层320，源漏金属层130通过第三通孔205与第二有源层210电连接。
在本实施例中，第一薄膜晶体管100为顶栅薄膜晶体管，第二薄膜晶体管200为双栅薄膜晶体管，包括顶栅202以及底栅141，具体的，在阵列基板上，第一有源层110与基板1之间具有缓冲层131，第一有源层110与第一栅极金属层120之间具有第一栅极绝缘层132，第二有源层210与第二栅极金属层120之间具有第二栅极绝缘层133，源漏金属层130远离基板1一侧具有绝缘层134，其中，第一栅极绝缘层132属于第一绝缘层310，第二栅极绝缘层133属于第二绝缘层320。可以理解的是，绝缘层134远离基板1一侧还具有其他结构，例如，对于具有触控功能的有机发光阵列基板，还包括有机发光元件400以及触控电极层500等，如图2所示，或者，对于液晶显示面板，还可以包括像素电极等，各类阵列基板的基本结构为本领域技术人员所熟知，此处不再赘述。
本实施例对第一绝缘层310和第二绝缘层320的数量不作具体限定，可根据阵列基板的具体结构进行合理设置，示例性的，如图2所示，阵列基板包括四个第一绝缘层310和两个第二绝缘层320。
为更清楚的示意第一薄膜晶体管100和第二薄膜晶体管200的结构，本实施例中各附图仅示意出了一个第一薄膜晶体管100和一个第二薄膜晶体管200，可以理解的是，实际阵列基板中第一薄膜晶体管100和第二薄膜晶体管200的数量为多个。
需要说明的是，第一薄膜晶体管100和第二薄膜晶体管200的有源层材料不同，因此两者器件性能不同，同时具有第一薄膜晶体管100和第二薄膜晶体管200的阵列基板可有效利用两种薄膜晶体管的性能优势来提升阵列基板的整体性能，进而实现显示面板显示效果的提升。本实施例设置第一薄膜晶体管100的第二薄膜晶体管200的有源层异层设置，能够避免第一薄膜晶体管100的高温制程影响第二薄膜晶体管200的有源层201的性能，此外，第一薄膜晶体管100和第二薄膜晶体管200共用源漏金属层130的设置有利于减小阵列基板的整体厚度，实现显示面板的薄化。
还需要说明的是，第一通孔105贯穿至少一个第一绝缘层310，第二通孔106贯穿至少一个第二绝缘层320，因此第一通孔105和第二通孔106的深度均小于至少一个第一绝缘层310与至少一个第二绝缘层320的总厚度，两者深度均较小，刻蚀工艺难度小，且底角位置处的刻蚀阴影小，底部中间区域和边缘区域的刻蚀速度相近，解决了边缘区刻蚀残留问题。
本实施例提供的阵列基板中第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层，第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于源漏金属层，沿垂直于基板的方向，第一有源层、第一栅极金属层、第二有源层、第二栅极金属层和源漏金属层依次层叠，第一有源层和第二有源层之间设置有至少一个第一绝缘层，第二有源层与源漏金属层之间设置有至少一个第二绝缘层，第一薄膜晶体管还包括多个第一通孔和多个第二通孔，第一通孔贯穿至少一个第一绝缘层，第二通孔贯穿至少一个第二绝缘层，源漏金属层通过第一通孔和第二通孔与第一有源层电连接，第一通孔的侧壁与第一通孔的底面之间的夹角为第一夹角，第二通孔的侧壁与第二通孔的底面之间的夹角为第二夹角，第一夹角和第二夹角不相等，第二薄膜晶体管还包括第三通孔，第三通孔贯穿至少一个第二绝缘层，源漏金属层通过第三通孔与第二有源层电连接，使得连通源漏金属层与第一有源层的第一通孔和第二通孔的深度均较小，两者侧壁和底面之间的夹角均较大，刻蚀形成第一通孔和第二通孔的工艺难度小，且不会出现刻蚀残留问题或过刻蚀问题。
参见图2，阵列基板还可以包括第一电容电极层140，第一电容电极层140位于第一栅极金属层120和第二有源层210之间，第一电容电极层140包括多个第一电容电极141，第一栅极金属层120还包括多个第二电容电极121，第二电容电极121与第一电容电极141形成电容。
需要说明的是，第二电容电极121与第一电容电极141形成的电容可作为存储电容，将充电阶段存储的电量用于在发光阶段保持发光单元持续发光。示例性的，图2中第一电容电极141复用为第二薄膜晶体管200的底栅，如此无需为第二薄膜晶体管200的底栅设置独立的膜层结构以及对应的制备工艺步骤，有利于显示面板的薄化和制备工艺的简化。
继续参见图2，第二通孔106位于第一通孔105内，部分第二绝缘层320延伸至第二通孔106的内壁与第一通孔105的内壁之间。
如此，一方面第一通孔105和第二通孔106的深度较小，另一方面，仅需源漏金属层130填充第二通孔106即可实现源漏金属层130与第一有源层110的电连接，使得源漏金属层130与第一有源层110的电连接可在一个工艺步骤中实现，简化了制备工艺。
继续参见图1，第一夹角θ1大于第二夹角θ2。
需要说明的是，这样的设置方式能够保证第二通孔106的侧壁与第一通孔105的侧壁不相交，进而避免了刻蚀第二通孔106时改变第一通孔105的形状，使得第二通孔106仅需刻蚀至少一个第二绝缘层320即可形成，而无需刻蚀至少一个第一绝缘层320，简化刻蚀条件。
图3是本发明实施例提供的又一种阵列基板的局部剖面结构示意图。如图3所示，沿垂直于基板1的方向Y，第一通孔105和第二通孔106依次层叠。
需要说明的是，第一通孔105和第二通孔106的深度均较小，刻蚀工艺难度小，可获得较好的接触角，刻蚀残留问题或过刻蚀问题不易出现。
可以理解的是，第二通孔106的底部直径小于第一通孔101的开口直径时，第一通孔101和第二通孔106的位置关系如图2所示，第二通孔106的底部直径大于第一通孔101的开口直径时，第一通孔101和第二通孔106的位置关系如图3所示。此外，第二通孔106的底部直径也可以等于第一通孔101的开口直径，此时，第一通孔101和第二通孔106的位置关系与图3相似，不同的是，第二通孔106的底部与第一通孔101的开口重合，两个通孔之间无明显界限，上述三种情况均在本实施例的保护范围内。
继续参见图3，第一夹角θ1小于第二夹角θ2。
如此，能够在第一通孔105和第二通孔106的平均孔径均较小的前提下，保证第一通孔105的上表面易于从第二通孔106内露出，进而保证第一通孔105和第二通孔106内的导电材料电性连接良好，第一薄膜晶体管100的性能良好。
图4是本发明实施例提供的又一种阵列基板的局部剖面结构示意图。在图2的基础上，如图4所示，第二通孔106的内壁与第一通孔105的内壁之间还设置有氧化物半导体有源层510，氧化物半导体有源层510与第一通孔105的内壁相邻设置。
具体的，氧化物半导体有源层510的设置区域包括：第一通孔105侧壁，以及底面中除与第二通孔106连通的区域外的部分，上述区域中的至少部分区域中设置有氧化物半导体有源层510。示例性的，继续参见图3，第一通孔105的内壁包括第一子部115，第一子部115复用为第二通孔106的部分内壁，氧化物半导体有源层,50覆盖第一通孔105中除第一子部115外的内壁，其中，“内壁”包括侧壁和底面。
在阵列基板的制备过程中，首先在第一通孔105的侧壁和底面的表面形成整层的氧化物半导体材料层，然后进行第二通孔106的刻蚀工艺，第一有源层110表面的氧化物半导体材料层起到刻蚀阻挡作用，避免刻蚀工艺影响第一有源层110性能，再去除第二通孔106底面的氧化物半导体材料层露出第一有源层110的部分表面，进而在保证第二通孔106具有较好接触角(侧壁与底面之间的夹角)的同时，避免了第二通孔106刻蚀过程中发生第一有源层110的过刻蚀现象。可以理解的是，第二通孔106中未露出的氧化物半导体材料层保留在了阵列基板的结构内，即为氧化物半导体有源层510。
可以理解的是，对于图3所示阵列基板结构，由于第二通孔106形成后，第一通孔101被完全暴露，其内部上的氧化物半导体材料层均会被同时去除，因此，最终形成的阵列基板结构中不会出现氧化物半导体材料层。
示例性的，氧化物半导有源层510可以为铟镓锌氧化物层。
其中，铟镓锌氧化物材料是用于新一代薄膜晶体管技术中的沟道层材料,具有良好的电学特性以及刻蚀阻挡作用。
可选的，第二薄膜晶体管200的有源层201材料可以为铟镓锌氧化物。
需要说明的是，有源层201材料为铟镓锌氧化物的第二薄膜晶体管200具有均一性良好且漏电流低的优点，在显示像素驱动上具有应用优势。
示例性的，氧化物半导体有源层510和第二有源层201同层设置。
需要说明的是，这样的设置方式使得同种材料的氧化物半导体有源层510与第二有源层201可位于同一膜层，进而减少了阵列基板的整体膜层数量，有利于阵列基板的薄化，另一方面，氧化物半导体有源层510和第二有源层201能够在同一工艺步骤中形成，有利于制备工艺的简化。
在本实施例中，第一薄膜晶体管100的有源层101的材料可以为低温多晶硅。
需要说明的是，有源层101材料为低温多晶硅的第一薄膜晶体管100具有迁移率高、尺寸较小以及充电快开关速度快等优点，在栅极驱动上具有应用优势。将有源层101为低温多晶硅的第一薄膜晶体管100和有源层101为铟镓锌氧化物的第二薄膜晶体管200应用于同一显示面板中，能够充分发挥两者性能优势：前者的高迁移率、小尺寸以及快速的开关速度，后者的良好均一性以及低漏电流，进而提升显示面板的整体性能。
继续参见图4，阵列基板包括多个有机发光元件400和多个像素驱动电路500，像素驱动电路500与有机发光元件400一一对应电连接。为简化附图结构，图4仅示意出了一个有机发光元件400以及对应的像素驱动电路500，且受剖面位置影响，仅示意出了像素驱动电路500中的部分结构。图5是本发明实施例提供的一种像素驱动电路的电路图。如图5所示，像素驱动电路包括至少一个第一薄膜晶体管100和一个第二薄膜晶体管200，至少一个第一薄膜晶体管100包括驱动晶体管111，第二薄膜晶体管200为阈值补偿晶体管211，阈值补偿晶体管211与驱动晶体管111的栅极电连接。
具体的，在图5中薄膜晶体管T3为驱动晶体管111，薄膜晶体管T4为阈值补偿晶体管211。需要说明的是，有源层101材料为低温多晶硅的第一薄膜晶体管100具有迁移率高的优势，有源层201材料为铟镓锌氧化物的第二薄膜晶体管200具有漏电流低的优势，采用第一薄膜晶体管100作为像素驱动电路中的驱动晶体管以及除了阈值补偿晶体管外的其他晶体管，并采用第二薄膜晶体管200作为像素驱动电路中的阈值补偿晶体管，有利于像素驱动电路性能的提升。具体的，参见图4，N1节点连接薄膜晶体管T3的栅极，N1节点的电位直接影响显示面板的发光电流，传统7T1C像素驱动电路中，薄膜晶体管T4为第一薄膜晶体管100，漏电流较大，无法保持Off态下N1节点电位的稳定。而第二薄膜晶体管200漏电流小，可以保持off态下N1节点电位稳定。
在本实施例的其他实施方式中，还可以设置薄膜晶体管T4和薄膜晶体管T5均为第二薄膜晶体管，以进一步实现off态下N1节点电位稳定。
还需要说明的是，图5以使用率较高的7T1C像素驱动电路结构为例进行具体说明而非限定，在本实施例的其他实施方式中，像素驱动电路还可以为其他结构，本实施例对此不作具体限定。
图6是本发明实施例提供的一种阵列基板的结构示意图。如图6所示，阵列基板包括多个像素电极610、多条扫描线620和栅极驱动电路630，像素电极610与第二薄膜晶体管200一一对应电连接，第二薄膜晶体管200通过扫描线620与栅极驱动电路630电连接。进一步的，栅极驱动电路包括多个第一薄膜晶体管。
示例性的，栅极驱动电路包括多个级联的移位寄存器单元，移位寄存器单元的电路结构例如可以为9T2C结构，即包括9个薄膜晶体管和2个电容，其中9个薄膜晶体管均为第一薄膜晶体管100，即9个薄膜晶体管的有源层的材料均为低温多晶硅。
需要说明的是，移位寄存器单元需要较高的载流子迁移率，高迁移率的第一薄膜晶体管100的迁移率约为第二薄膜晶体管迁移率的10倍，因此设置移位寄存器单元中的各薄膜晶体管均为第一薄膜晶体管100，而像素驱动晶体管则需要低的漏电流，为此选择第二薄膜晶体管作为像素驱动晶体管，如此既能够提高栅极驱动电路中的驱动电流，又能够降低显示像素驱动时的漏电流。
还需要说明的是，图6为液晶显示面板结构，在本实施例的其他实施方式中，对于有机发光显示面板，其栅极驱动电路中的以为寄存器单元内的薄膜晶体管也可均为第一薄膜晶体管100，能够达到与图6中液晶显示面板相同的有益效果，此处不再赘述。
图7是本发明实施例提供的一种显示面板的结构示意图。如图7所示，显示面板2包括本发明任意实施例提供的阵列基板21。本发明实施例提供的显示面板2包括本发明任意实施例的阵列基板21，具有本发明任意实施例提供的阵列基板21的技术特征，其具有其所包括的阵列基板21相同或相应的有益效果，此处不再赘述。
图8是本发明实施例提供的一种显示装置的结构示意图。如图8所示，显示装置3包括本发明任意实施例提供的显示面板2。本发明实施例提供的显示装置3包括本发明任意实施例的显示面板2，具有本发明任意实施例提供的显示面板2的技术特征，其具有其所包括的显示面板2相同或相应的有益效果，此处不再赘述。
图9是本发明实施例提供的一种阵列基板的制备方法的流程示意图。该制备方法用于制备本发明任意实施例提供的阵列基板。如图9所示，阵列基板的制备方法具体可以包括如下：
步骤11、提供基板。
示例性的，基板可包括衬底以及位于衬底上的缓冲层。具体的，基板例如可以为透明玻璃基板。
步骤12、在基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管。其中，第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层，第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于源漏金属层，沿垂直于基板的方向，第一有源层、第一栅极金属层、第二有源层、第二栅极金属层和源漏金属层依次层叠，第一有源层和第二有源层之间设置有至少一个第一绝缘层，第二有源层与源漏金属层之间设置有至少一个第二绝缘层。第一薄膜晶体管还包括多个第一通孔和多个第二通孔，第一通孔贯穿至少一个第一绝缘层，第二通孔贯穿至少一个第二绝缘层，源漏金属层通过第一通孔和第二通孔与第一有源层电连接，第一通孔的侧壁与基板之间的锐角夹角为第一夹角，第二通孔的侧壁与基板之间的锐角夹角为第二夹角，第一夹角和第二夹角不相等，第二薄膜晶体管还包括第三通孔，第三通孔贯穿至少一个第二绝缘层，源漏金属层通过第三通孔与第二有源层电连接。
本实施例提供的技术方案，通过提供基板，在基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管，其中，第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层，第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于源漏金属层，沿垂直于基板的方向，第一有源层、第一栅极金属层、第二有源层、第二栅极金属层和源漏金属层依次层叠，第一有源层和第二有源层之间设置有至少一个第一绝缘层，第二有源层与源漏金属层之间设置有至少一个第二绝缘层，第一薄膜晶体管还包括多个第一通孔和多个第二通孔，第一通孔贯穿至少一个第一绝缘层，第二通孔贯穿至少一个第二绝缘层，源漏金属层通过第一通孔和第二通孔与第一有源层电连接，第一通孔的侧壁与第一通孔的底面之间的夹角为第一夹角，第二通孔的侧壁与第二通孔的底面之间的夹角为第二夹角，第一夹角和第二夹角不相等，第二薄膜晶体管还包括第三通孔，第三通孔贯穿至少一个第二绝缘层，源漏金属层通过第三通孔与第二有源层电连接，使得连通源漏金属层与第一有源层的第一通孔和第二通孔的深度均较小，两者侧壁和底面之间的夹角均较大，刻蚀形成第一通孔和第二通孔的工艺难度小，且不会出现刻蚀残留问题或过刻蚀问题。
图10是本发明实施例提供的一种在基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管的方法流程示意图。如图10所示，在基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管具体可以包括如下：
步骤21、在基板上形成第一有源层、第一栅极金属层以及至少一个第一绝缘层。
如图11所示，在基板1上形成第一有源层110、第一栅极金属层120以及至少一个第一绝缘层310。
步骤22、形成多个第一通孔，第一通孔贯穿至少一个第一绝缘层露出第一有源层的部分表面。
如图12所示，形成多个第一通孔105，第一通孔105贯穿至少一个第一绝缘层310露出第一有源层110的部分表面。
步骤23、在至少一个第一绝缘层远离基板的一侧形成第二有源层、第二栅极金属层以及至少一个第二绝缘层，至少一个第二绝缘层填充多个第一通孔。
如图13所示，在至少一个第一绝缘层310远离基板1的一侧形成第二有源层210、第二栅极金属层220以及至少一个第二绝缘层320，至少一个第二绝缘层320填充多个第一通孔105。
步骤24、形成多个第二通孔，第二通孔贯穿至少一个第二绝缘层露出对应第一通孔内的第一有源层的部分表面。
如图14和图15所示，形成多个第二通孔106，第二通孔106贯穿至少一个第二绝缘层320露出对应第一通孔101内的第一有源层110的部分表面。
需要说明的是，图14中第二通孔106的底部直径小于第一通孔101开口直径，使得第二通孔106位于第一通孔101内。而图15中第二通孔106底部直径大于第一通孔101开口直径，第二通孔106位于第一通孔101上侧。值得注意的是，由于第一通孔101的存在，至少一个第二绝缘层320对应第一通孔101的上表面低于其他区域的上表面，为简化附图，图13并未示意出该上表面的高度差异，但实际中是真实存在的。如此，在第二通孔106的刻蚀过程中，当第二通孔106底部直径大于第一通孔101开口直径时，由于第一通孔106内的第二绝缘层320和第一绝缘层310上的第二绝缘层320的厚度相同，上述两个区域的第二绝缘层320的刻蚀深度相同，进而形成图15所示结构。
步骤25、在至少一个第二绝缘层远离基板的一侧形成源漏金属层，源漏金属层填充第二通孔。
如图16和图17所示，在至少一个第二绝缘层320远离基板1的一侧形成源漏金属层130，源漏金属层130填充第二通孔106。最后再在源漏金属层130远离基板1的一侧形成有机发光元件400等结构，获得如图2和图3所示阵列基板。
可选的，在至少一个第一绝缘层远离基板的一侧形成第二有源层的同时，还可以包括：在多个第一通孔的内壁形成氧化物半导体有源层，对应的，形成多个第二通孔包括，形成多个第二子通孔，第二子通孔贯穿至少一个第二绝缘层露出氧化物半导体有源层部分表面，采用氟化氢溶液去除第二子通孔底部的氧化物半导体有源层。
对应的阵列基板的制备方法具体如下：
1、对于图4所示的阵列基板，如图11所示，在基板1上形成第一有源层110、第一栅极金属层120以及至少一个第一绝缘层310。如图12所示，形成多个第一通孔105，第一通孔105贯穿至少一个第一绝缘层310露出第一有源层110的部分表面。如图18所示，在至少一个第一绝缘层310远离基板1的一侧形成第二有源层210，且在至少一个第一绝缘层310远离基板1的一侧形成第二有源层210的同时，在多个第一通孔105的内壁形成氧化物半导体有源层510。更详细的工艺过程为：在至少一个第一绝缘层310远离基板1的一侧形成整层的半导体有源材料层，刻蚀去除部分半导体有源材料层，剩余部分包括第二有源层210以及氧化物半导体材料层5101，如前所述，氧化物半导体材料层5101包括氧化物半导体有源层以及后续第二通孔形成后被刻蚀掉的部分氧化物半导体材料层。进一步的，如图19所示，形成第二栅极金属层220以及至少一个第二绝缘层320，至少一个第二绝缘层320填充多个第一通孔105。如图20所示，形成多个第二子通孔1061，第二子通孔1061贯穿至少一个第二绝缘层320露出氧化物半导体有源层5101部分表面。如图21所示，采用HF溶液去除第二子通孔底部的氧化物半导体材料层，得到氧化物半导体有源层510以及第二通孔106。如图22所示，在至少一个第二绝缘层320远离基板1的一侧形成源漏金属层130，源漏金属层130填充第二通孔106。最后再在源漏金属层130远离基板1的一侧形成有机发光元件400等结构，获得如图4所示阵列基板。
2、对于图3所示的阵列基板，如图11所示，在基板1上形成第一有源层110、第一栅极金属层120以及至少一个第一绝缘层310。如图12所示，形成多个第一通孔105，第一通孔105贯穿至少一个第一绝缘层310露出第一有源层110的部分表面。如图18所示，在至少一个第一绝缘层310远离基板1的一侧形成第二有源层210，且在至少一个第一绝缘层310远离基板1的一侧形成第二有源层210的同时，在多个第一通孔105的内壁形成氧化物半导体有源层510，详细过程与1中第二有源层210以及氧化物半导体有源层510的形成过程相同，此处不再赘述。进一步的，如图19所示，形成第二栅极金属层220以及至少一个第二绝缘层320，至少一个第二绝缘层320填充多个第一通孔105。如图23，形成多个第二子通孔1061，第二子通孔1061贯穿至少一个第二绝缘层320露出氧化物半导体有源层5101部分表面。再采用HF溶液去除第二子通孔底部的氧化物半导体材料层，得到图15所示结构，进而得到图3所示结构。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (16)

1.一种阵列基板，其特征在于，包括：
基板以及形成于所述基板上的多个第一薄膜晶体管和所述多个第二薄膜晶体管；
其中，所述第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层；
所述第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于所述源漏金属层；
沿垂直于所述基板的方向，所述第一有源层、所述第一栅极金属层、所述第二有源层、所述第二栅极金属层和所述源漏金属层依次层叠；
所述第一有源层和所述第二有源层之间设置有至少一个第一绝缘层，所述第二有源层与所述源漏金属层之间设置有至少一个第二绝缘层；
所述第一薄膜晶体管还包括多个第一通孔和多个第二通孔，所述第一通孔贯穿所述至少一个第一绝缘层，所述第二通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第一通孔和所述第二通孔与所述第一有源层电连接；所述第一通孔的侧壁与所述第一通孔的底面之间的夹角为第一夹角，所述第二通孔的侧壁与所述第二通孔的底面之间的夹角为第二夹角，所述第一夹角和所述第二夹角不相等；
所述第二薄膜晶体管还包括第三通孔，所述第三通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第三通孔与所述第二有源层电连接；
所述第二通孔的内壁与所述第一通孔的内壁之间还设置有氧化物半导体有源层，所述氧化物半导体有源层与所述第一通孔的内壁相邻设置。
2.根据权利要求1所述的阵列基板，其特征在于，所述第二通孔位于所述第一通孔内，部分所述第二绝缘层延伸至所述第二通孔的内壁与所述第一通孔的内壁之间。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一夹角大于所述第二夹角。
4.根据权利要求1所述的阵列基板，其特征在于，所述氧化物半导有源层为铟镓锌氧化物层。
5.根据权利要求1所述的阵列基板，其特征在于，所述第一通孔的内壁包括第一子部，所述第一子部复用为所述第二通孔的部分内壁；所述氧化物半导体有源层覆盖所述第一通孔中除所述第一子部外的内壁。
6.根据权利要求4所述的阵列基板，其特征在于，所述第二薄膜晶体管的有源层材料为铟镓锌氧化物。
7.根据权利要求6所述的阵列基板，其特征在于，所述氧化物半导体有源层和所述第二有源层同层设置。
8.根据权利要求6所述的阵列基板，其特征在于，所述第一薄膜晶体管的有源层的材料为低温多晶硅。
9.根据权利要求8所述阵列基板，其特征在于，所述阵列基板包括多个有机发光元件和多个像素驱动电路，所述像素驱动电路与所述有机发光元件一一对应电连接，所述像素驱动电路包括至少一个所述第一薄膜晶体管和一个所述第二薄膜晶体管，所述至少一个第一薄膜晶体管包括驱动晶体管，所述第二薄膜晶体管为阈值补偿晶体管，所述阈值补偿晶体管与所述驱动晶体管的栅极电连接。
10.根据权利要求8所述的阵列基板，其特征在于，所述阵列基板包括多个像素电极、多条扫描线和栅极驱动电路；
所述像素电极与所述第二薄膜晶体管一一对应电连接；
所述第二薄膜晶体管通过所述扫描线与所述栅极驱动电路电连接；
所述栅极驱动电路包括所述多个第一薄膜晶体管。
11.根据权利要求1所述的阵列基板，其特征在于，还包括第一电容电极层，所述第一电容电极层位于所述第一栅极金属层和所述第二有源层之间；
所述第一电容电极层包括多个第一电容电极，所述第一栅极金属层还包括多个第二电容电极，所述第二电容电极与所述第一电容电极形成电容。
12.一种显示面板，其特征在于，包括权利要求1-11任一项所述的阵列基板。
13.一种显示装置，其特征在于，包括权利要求12所述的显示面板。
14.一种阵列基板的制备方法，其特征在于，包括：
提供基板；
在所述基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管；
其中，所述第一薄膜晶体管的有源层位于第一有源层，栅极位于第一栅极金属层，源极和漏极位于源漏金属层；
所述第二薄膜晶体管的有源层位于第二有源层，栅极位于第二栅极金属层，源极和漏极位于所述源漏金属层；
沿垂直于所述基板的方向，所述第一有源层、所述第一栅极金属层、所述第二有源层、所述第二栅极金属层和所述源漏金属层依次层叠；
所述第一有源层和所述第二有源层之间设置有至少一个第一绝缘层，所述第二有源层与所述源漏金属层之间设置有至少一个第二绝缘层；
所述第一薄膜晶体管还包括多个第一通孔和多个第二通孔，所述第一通孔贯穿所述至少一个第一绝缘层，所述第二通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第一通孔和所述第二通孔与所述第一有源层电连接；所述第一通孔的侧壁与所述基板之间的锐角夹角为第一夹角，所述第二通孔的侧壁与所述基板之间的锐角夹角为第二夹角，所述第一夹角和所述第二夹角不相等；
所述第二薄膜晶体管还包括第三通孔，所述第三通孔贯穿所述至少一个第二绝缘层，所述源漏金属层通过所述第三通孔与所述第二有源层电连接；
在所述基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管包括：
在所述基板上形成所述第一有源层、所述第一栅极金属层以及所述至少一个第一绝缘层；
形成所述多个第一通孔，所述第一通孔贯穿所述至少一个第一绝缘层露出所述第一有源层的部分表面；
在所述多个第一通孔的内壁形成氧化物半导体有源层。
15.根据权利要求14所述的制备方法，其特征在于，在所述基板上形成多个第一薄膜晶体管和多个第二薄膜晶体管还包括：
在所述至少一个第一绝缘层远离所述基板的一侧形成所述第二有源层、第二栅极金属层以及所述至少一个第二绝缘层，所述至少一个第二绝缘层填充所述多个第一通孔；
形成所述多个第二通孔，所述第二通孔贯穿所述至少一个第二绝缘层露出对应所述第一通孔内的第一有源层的部分表面；
在所述至少一个第二绝缘层远离所述基板的一侧形成源漏金属层，所述源漏金属层填充所述第二通孔。
16.根据权利要求15所述的制备方法，其特征在于，
形成所述多个第二通孔还包括：
形成多个第二子通孔，所述第二子通孔贯穿所述至少一个第二绝缘层露出氧化物半导体有源层部分表面；
采用HF溶液去除所述第二子通孔底部的所述氧化物半导体有源层。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270604A (zh) * 2010-06-03 2011-12-07 北京京东方光电科技有限公司 阵列基板的结构及其制造方法
CN110211974A (zh) * 2019-06-12 2019-09-06 厦门天马微电子有限公司 一种阵列基板、显示面板及阵列基板的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101608923B1 (ko) * 2009-09-24 2016-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN105097831B (zh) * 2015-06-23 2019-03-29 京东方科技集团股份有限公司 低温多晶硅背板及其制造方法和发光器件
KR102519087B1 (ko) * 2017-06-30 2023-04-05 엘지디스플레이 주식회사 표시 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270604A (zh) * 2010-06-03 2011-12-07 北京京东方光电科技有限公司 阵列基板的结构及其制造方法
CN110211974A (zh) * 2019-06-12 2019-09-06 厦门天马微电子有限公司 一种阵列基板、显示面板及阵列基板的制造方法

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