KR20210141927A - 접합 구조체 - Google Patents

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KR20210141927A
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KR1020217025349A
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후미아키 이시카와
도모히코 야마구치
고타로 마스야마
고우타로우 이와타
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미쓰비시 마테리알 가부시키가이샤
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Abstract

본 발명의 접합 구조체는, 회로 패턴을 갖는 기판과, 전극 단자를 구비한 피접합 부재가 도전성 접합재를 개재하여 접합된 접합 구조체로서, 상기 회로 패턴과 상기 도전성 접합재의 접촉 면적을 X 로 하고, 상기 전극 단자와 상기 도전성 접합재의 접촉 면적을 Y 로 하고, 상기 도전성 접합재의 열전도도를 λ 로 했을 때에 하기의 식 (1) 을 만족하는 것을 특징으로 한다.
SQRT(X)/SQRT(Y) ≥ 2.9209 × λ-0.141 (1)

Description

접합 구조체
본 발명은, 접합 구조체에 관한 것이다.
본원은, 2019년 3월 22일에, 일본에 출원된 일본 특허출원 2019-055366호에 기초하여 우선권을 주장하고, 그 내용을 여기에 원용한다.
LED 칩이나 파워 모듈 등의 전자 부품을 실장하기 위한 기판의 하나로서, 금속 베이스 기판이 알려져 있다. 금속 베이스 기판은, 금속 기판과, 절연층과, 회로층이 이 순서로 적층된 적층체이다. 회로층은, 소정의 회로 패턴으로 성형되고, 전자 부품의 전극 단자는, 회로 패턴 상에, 땜납 등의 도전성 접합재를 개재하여 접합된다 (특허문헌 1). 이와 같은 구성으로 된 금속 베이스 기판에서는, 전자 부품에서 발생한 열은, 절연층을 개재하여 금속 기판에 전달되고, 금속 기판으로부터 외부로 방열된다.
전자 부품 등의 전극 단자를 구비한 피접합 부재와, 회로 패턴을 접합한 접합 구조체는, 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있는 것, 즉 방열성이 높은 것이 바람직하다. 접합 구조체의 방열성을 높이기 위해서, 도전성 접합재의 열전도도를 향상시키는 것이 검토되고 있다 (특허문헌 2 ~ 5).
일본 공개특허공보 2014-103314호 일본 공개특허공보 2018-172792호 일본 공개특허공보 2018-168226호 일본 공개특허공보 2018-152176호 일본 공개특허공보 2016-204733호
그런데, 최근의 전자 기기의 고용량화나 고출력화에 수반하여, 접합 구조체에서 발생하는 열량은 증가하는 경향이 있다. 그러나, 접합재의 열전도도를 향상시키는 것만으로는, 전자 기기의 추가적인 고용량화나 고출력화에 대응하기에는 한계가 있다.
본 발명은, 전술한 사정을 감안하여 이루어진 것으로, 그 목적은, 전자 부품 등의 전극 단자를 구비한 피접합 부재와, 회로 패턴을 접합한 접합 구조체의 방열성을 향상시키는 것, 즉 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있는 접합 구조체를 제공하는 것에 있다.
상기의 과제를 해결하기 위해서, 본 발명의 일 양태의 접합 구조체 (이하, 「본 발명의 접합 구조체」라고 칭한다) 는, 회로 패턴을 갖는 기판과, 전극 단자를 구비한 피접합 부재가 도전성 접합재를 개재하여 접합된 접합 구조체로서, 상기 회로 패턴과 상기 도전성 접합재의 접촉 면적을 X 로 하고, 상기 전극 단자와 상기 도전성 접합재의 접촉 면적을 Y 로 하고, 상기 도전성 접합재의 열전도도를 λ 로 했을 때에 하기의 식 (1) 을 만족하는 것을 특징으로 한다.
SQRT(X)/SQRT(Y) ≥ 2.9209 × λ-0.141 (1)
본 발명의 접합 구조체에서는, 회로 패턴과 도전성 접합재의 접촉 면적 X 와 전극 단자와 도전성 접합재의 접촉 면적 Y 와, 도전성 접합재의 열전도도 λ 가 상기의 식 (1) 의 관계를 만족하므로, 접합 구조체의 열저항이 저감한다. 이 때문에, 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있다.
여기서, 본 발명의 접합 구조체에 있어서는, 상기 피접합 부재가, LED 칩, 혹은 파워 모듈이어도 된다.
이 경우, LED 칩 및 파워 모듈은, 최근의 전자 기기의 고기능화나 소형화에 수반하여 발열량이 증가하고 있지만, 본 발명의 접합 구조체는 방열성이 높기 때문에, 피접합 부재가, LED 칩이나 파워 모듈이어도 우수한 방열성을 나타내어, 열에 의한 LED 칩 및 파워 모듈의 열화를 억제할 수 있다.
또, 본 발명의 접합 구조체에 있어서는, 상기 도전성 접합재가, 은 입자, 구리 입자, 주석으로 피복된 구리 입자로 이루어지는 군에서 선택되는 적어도 1 종의 금속 입자의 소결체인 것이 바람직하다.
이 경우, 도전성 접합재는 높은 열전도성을 가지므로, 보다 확실하게, 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있다. 또, 금속 입자의 소결체는, 고온 상태여도 용융되어 유동성을 가지는 일이 없기 때문에, 피접합 부재를 안정적으로 고정할 수 있다.
본 발명에 의하면, 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있는 접합 구조체를 제공하는 것이 가능해진다.
도 1 은 본 발명의 일 실시형태에 관련된 접합 구조체의 개략 단면도이다.
도 2 는 식 (1) 을 검증하기 위한 시뮬레이션에 사용한 접합 구조체를 모식적으로 나타내는 단면도이다.
도 3 은 도 2 에 나타내는 접합 구조체의 평면도이다.
도 4 는 시뮬레이션으로 얻어진 SQRT(X)/SQRT(Y) 와 상대 열저항의 관계를 나타내는 그래프이다.
도 5 는 시뮬레이션으로 얻어진 도전성 접합재의 열전도도 λ 와 접합 구조체의 상대 열저항이 2 % 감소할 때의 SQRT(X)/SQRT(Y) 의 관계를 나타내는 그래프이다.
이하에, 본 발명의 실시형태인 접합 구조체에 대해, 첨부한 도면을 참조하여 설명한다.
도 1 은, 본 발명의 일 실시형태에 관련된 접합 구조체의 개략 단면도이다.
도 1 에 있어서, 접합 구조체 (1) 는, 금속 베이스 기판 (10) 과, 피접합 부재 (70) 가 접합된 구조체이다. 금속 베이스 기판 (10) 은, 금속 기판 (20), 절연층 (30) 과, 회로 패턴 (40) 이 이 순서로 적층된 적층체이다. 피접합 부재 (70) 는 전극 단자 (71) 를 구비한다. 금속 베이스 기판 (10) 의 회로 패턴 (40) 과, 피접합 부재 (70) 의 전극 단자 (71) 가, 도전성 접합재 (60) 를 개재하여 접합되어 있다.
접합 구조체 (1) 는, 회로 패턴 (40) 과 도전성 접합재 (60) 의 접촉 면적 X (단위 : ㎟) 와, 전극 단자 (71) 와 도전성 접합재 (60) 의 접촉 면적 Y (단위 : ㎟) 와, 도전성 접합재 (60) 의 열전도도 λ (단위 : W/mK) 가, 하기의 식 (1) 을 만족하도록 되어 있다.
SQRT(X)/SQRT(Y) ≥ 2.9209 × λ-0.141 (1)
식 (1) 에 있어서, SQRT 는 제곱근을 나타낸다. 즉, SQRT(X)/SQRT(Y) 는, 전극 단자 (71) 와 도전성 접합재 (60) 의 접촉 면적 Y 의 제곱근에 대한 회로 패턴 (40) 과 도전성 접합재 (60) 의 접촉 면적 X 의 제곱근의 비이다. SQRT(X)/SQRT(Y) 는 100 이하인 것이 바람직하다.
접합 구조체 (1) 는, 열전도도 λ 의 도전성 접합재 (60) 에 대해, 상기 식 (1) 을 만족하도록 접촉 면적 X 와 접촉 면적 Y 를 설정함으로써 열저항이 저감되어, 전극 단자 (71) 로부터 회로 패턴 (40) 으로의 열의 전도성이 향상됨과 함께, 회로 패턴 (40) 에 전해진 열이 금속 베이스 기판 (10) 내로 확산하기 쉬워진다.
전극 단자 (71) 와 도전성 접합재 (60) 의 접촉 면적 Y 는, 피접합 부재 (70) 의 전원 전압 등에 따라 상이하지만, 피접합 부재 (70) 의 바닥 면적의 5 할 이상 9 할 이하의 범위 내에 있는 것이 바람직하다. 접촉 면적 Y 가 상기의 범위 내에 있으면, 피접합 부재 (70) 에 대해 전력을 안정적으로 공급할 수 있고, 또한 피접합 부재 (70) 에서 발생한 열의 전극 단자 (71) 로부터 회로 패턴 (40) 으로의 전도성이 향상된다.
금속 기판 (20) 은, 금속 베이스 기판 (10) 의 베이스가 되는 부재이다. 금속 기판 (20) 으로서는, 구리판, 알루미늄판 및 이들의 적층판을 사용할 수 있다.
절연층 (30) 은, 금속 기판 (20) 과 회로 패턴 (40) 을 절연하기 위한 층이다. 절연층 (30) 은, 절연성 수지 (31) 와 세라믹 입자 (32) (열전도성 필러) 를 포함하는 절연성 수지 조성물로 형성되어 있다. 절연층 (30) 을, 절연성이 높은 절연성 수지 (31) 와, 열전도도가 높은 세라믹 입자 (32) 를 포함하는 절연성 수지 조성물로 형성함으로써, 절연성을 유지하면서, 회로 패턴 (40) 으로부터 금속 기판 (20) 까지의 금속 베이스 기판 (10) 전체의 열저항을 보다 저감시킬 수 있다.
절연성 수지 (31) 는, 폴리이미드 수지 또는 폴리아미드이미드 수지, 혹은 이들의 혼합물인 것이 바람직하다. 폴리이미드 수지 및 폴리아미드이미드 수지는, 이미드 결합을 가지므로, 우수한 내열성과 기계 특성을 갖는다.
세라믹 입자 (32) 로서는, 실리카 (이산화규소) 입자, 알루미나 (산화알루미늄) 입자, 질화붕소 (BN) 입자, 산화티탄 입자, 알루미나 도프 실리카 입자, 알루미나 수화물 입자, 질화알루미늄 입자 등을 사용할 수 있다. 세라믹 입자 (32) 는, 1 종을 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다. 이들 세라믹 입자 중에서는, 알루미나 입자는 열전도성이 높은 점에서 바람직하다. 세라믹 입자 (32) 의 형태는, 특별히 제한은 없지만, 미세한 세라믹 입자의 응집 입자, 혹은 단결정의 세라믹 입자인 것이 바람직하다.
미세한 세라믹 입자의 응집 입자는, 일차 입자가 비교적 약하게 연결되어 있는 어글로메레이트여도 되고, 일차 입자가 비교적 강하게 연결되어 있는 어그리게이트여도 된다. 또, 응집 입자끼리가 또한 집합된 입자 집합체를 형성하고 있어도 된다. 세라믹 입자 (32) 의 일차 입자가 응집 입자를 형성하여 절연층 (30) 중에 분산되어 있음으로써, 세라믹 입자 (32) 간의 상호 접촉에 의한 네트워크가 형성되어, 세라믹 입자 (32) 의 일차 입자 간을 열이 전도하기 쉬워져, 절연층 (30) 의 열전도도가 향상된다.
미세한 세라믹 입자의 응집 입자의 시판품으로서는, AE50, AE130, AE200, AE300, AE380, AE90E (모두, 니폰 아에로질 주식회사 제조), T400 (바커사 제조), SFP-20M (덴카 주식회사 제조) 등의 실리카 입자, Alu65 (니폰 아에로질 주식회사 제조), AA-04 (스미토모 화학 주식회사 제조) 등의 알루미나 입자, AP-170S (Maruka 사 제조) 등의 질화붕소 입자, AEROXIDE(R)TiO2 P90 (니폰 아에로질 주식회사 제조) 등의 산화티탄 입자, MOX170 (니폰 아에로질 주식회사 제조) 등의 알루미나 도프 실리카 입자, Sasol 사 제조의 알루미나 수화물 입자 등을 사용할 수 있다.
단결정의 세라믹 입자는, α 알루미나 (αAl2O3) 의 결정 구조를 갖는 α 알루미나 단결정 입자인 것이 바람직하다. α 알루미나 단결정 입자의 시판품으로서는, 스미토모 화학 주식회사로부터 판매되고 있는 어드밴스트 알루미나 (AA) 시리즈의 AA-03, AA-04, AA-05, AA-07, AA-1.5 등을 사용할 수 있다.
절연층 (30) 의 세라믹 입자 (32) 의 함유량은, 5 체적% 이상 60 체적% 이하의 범위 내에 있는 것이 바람직하다. 세라믹 입자 (32) 의 함유량이 지나치게 적어지면, 절연층 (30) 의 열전도성이 충분히 향상되지 않을 우려가 있다. 한편, 세라믹 입자 (32) 의 함유량이 지나치게 많아지면, 절연성 수지 (31) 의 함유량이 상대적으로 감소하여, 절연층 (30) 의 형상을 안정적으로 유지할 수 없게 될 우려가 있다. 또, 세라믹 입자 (32) 가 과잉으로 큰 응집 입자를 형성하기 쉬워져, 절연층 (30) 의 표면 조도 Ra 가 커질 우려가 있다. 절연층 (30) 의 열전도성을 확실하게 향상시키기 위해서는, 세라믹 입자 (32) 의 함유량은 10 체적% 이상인 것이 바람직하다. 또, 절연층 (30) 의 형상의 안정성을 확실하게 향상시키고, 표면 조도 Ra 를 낮게 하기 위해서는, 세라믹 입자 (32) 의 함유량은 50 체적% 이하인 것이 특히 바람직하다.
절연층 (30) 의 막두께는, 특별히는 제한되는 것은 아니지만, 1 ㎛ 이상 200 ㎛ 이하의 범위 내에 있는 것이 바람직하고, 3 ㎛ 이상 100 ㎛ 이하의 범위 내에 있는 것이 특히 바람직하다.
회로 패턴 (40) 의 재료로서는, 알루미늄, 구리, 은, 금, 주석, 철, 니켈, 크롬, 몰리브덴, 텅스텐, 팔라듐, 티탄, 아연 및 이들 금속의 합금을 사용할 수 있다. 이들 금속 중에서는, 알루미늄, 구리가 바람직하고, 특히 알루미늄이 바람직하다. 회로 패턴 (40) 의 성형 방법으로서는, 특별히 제한 없고, 예를 들어, 에칭법을 사용할 수 있다.
회로 패턴 (40) 의 막두께는, 바람직하게는 10 ㎛ 이상 1000 ㎛ 이하의 범위 내, 특히 바람직하게는 20 ㎛ 이상 100 ㎛ 이하의 범위 내에 있다. 회로 패턴 (40) 의 막두께가 지나치게 얇아지면, 열저항이 높아질 우려가 있다. 한편, 회로 패턴 (40) 의 막두께가 지나치게 두꺼워지면, 에칭법에 의해 회로 패턴을 형성하는 것이 곤란해질 우려가 있다. 또, 회로 패턴 (40) 의 막두께가 지나치게 두꺼워지면, 접합 구조체 (1) 를 구성하는 각 재료의 열팽창 계수의 차이에 의해, 회로 패턴 (40) 에 부여되는 열응력이 커져, 냉열 사이클 중에, 절연층 (30) 과 회로 패턴 (40) 이 박리되기 쉬워질 우려가 있다.
피접합 부재 (70) 의 예로서는, 특별히 제한은 없고, 반도체 소자, 저항, 캐패시터, 수정 발진기 등을 들 수 있다. 반도체 소자의 예로서는, MOSFET (Metal-oxide-semiconductor field effect transistor), IGBT (Insulated Gate Bipolar Transistor), LSI (Large Scale Integration), LED (발광 다이오드), LED 칩, LED-CSP (LED-Chip Size Package) 를 들 수 있다.
도전성 접합재 (60) 의 재료로서는, 금속 혹은 합금을 사용할 수 있다. 도전성 접합재 (60) 는, 금속 입자의 소결체인 것이 바람직하다. 금속 입자로서는, 은 입자, 구리 입자, 주석으로 피복된 구리 입자 (주석 피복 구리 입자) 를 사용할 수 있다. 이들 금속 입자는 1 종을 단독으로 사용해도 되고, 2 종 이상을 조합하여 사용해도 된다. 도전성 접합재 (60) 의 두께는, 1 ㎛ 이상 100 ㎛ 이하의 범위 내에 있는 것이 바람직하다.
금속 입자의 소결체는, 금속 베이스 기판 (10) 의 회로 패턴 (40) 과, 피접합 부재 (70) 의 전극 단자 (71) 사이에 금속 입자를 포함하는 페이스트를 개재시킨 상태에서 가열하여, 금속 입자를 소결시킴으로써 이루어지게 할 수 있다.
다음으로, 본 실시형태의 접합 구조체의 제조 방법에 대해 설명한다.
접합 구조체는, 예를 들어, 금속 베이스 기판의 회로 패턴에 금속 입자 페이스트를 도포하여 금속 입자 페이스트층을 형성하는 도포 공정과, 금속 입자 페이스트층 상에, 피접합 부재를 적재하는 적재 공정과, 피접합 부재를 적재한 금속 베이스 기판을 가열하여, 금속 입자 소결체를 생성시키는 접합 공정을 포함하는 방법에 의해 제조할 수 있다.
도포 공정에 있어서, 금속 입자 페이스트의 도포량은, 금속 입자 페이스트의 가열에 의해 생성되는 금속 입자 소결체의 열전도도 λ 를 미리 구해 두고, 금속 입자 페이스트의 가열에 의해 생성되는 금속 입자 소결체와 회로 패턴의 접촉 면적 X, 및 금속 입자 소결체와 전극 단자의 접촉 면적 Y 가 상기의 식 (1) 을 만족하도록 설정한다. 금속 베이스 기판의 회로 패턴에 금속 입자 페이스트를 도포하는 방법으로서는, 스크린 인쇄법 등의 방법을 사용할 수 있다.
적재 공정에서는, 피접합 부재의 전극 단자가 금속 입자 페이스트층에 접하도록, 피접합 부재를 적재한다.
접합 공정에 있어서, 금속 베이스 기판의 가열은, 피접합 부재를 가압하면서 실시하는 것이 바람직하다. 금속 베이스 기판의 가열 온도는, 금속 입자 페이스트의 금속 입자가 소결되는 온도이며, 200 ℃ 이상 350 ℃ 이하의 범위 내에 있는 것이 바람직하다. 가열 분위기는, 비산화 분위기인 것이 바람직하다.
이상과 같은 구성으로 된 본 실시형태의 접합 구조체 (1) 에 의하면, 회로 패턴 (40) 과 도전성 접합재 (60) 의 접촉 면적 X 와, 피접합 부재 (70) 의 전극 단자 (71) 와 도전성 접합재 (60) 의 접촉 면적 Y 와, 도전성 접합재 (60) 의 열전도도 λ 가 상기의 식 (1) 의 관계를 만족하므로, 접합 구조체 (1) 의 열저항이 저감한다. 이 때문에, 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있다.
또, 본 실시형태의 접합 구조체 (1) 에 있어서는, 피접합 부재 (70) 가, LED 칩이나 파워 모듈이어도 우수한 방열성을 나타내어, 열에 의한 LED 칩 및 파워 모듈의 열화를 억제할 수 있다.
또, 본 실시형태의 접합 구조체 (1) 에 있어서, 도전성 접합재 (60) 가, 은 입자, 구리 입자, 주석으로 피복된 구리 입자로 이루어지는 군에서 선택되는 적어도 1 종의 금속 입자의 소결체인 경우에는, 도전성 접합재 (60) 는 높은 열전도성을 가지므로, 보다 확실하게, 피접합 부재 (70) 에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있다.
이상, 본 발명의 실시형태에 대해 설명했지만, 본 발명은 이것에 한정되지 않고, 그 발명의 기술적 사상을 일탈하지 않는 범위에서 적절히 변경 가능하다.
예를 들어, 본 실시형태의 접합 구조체 (1) 에 있어서는, 도전성 접합재 (60) 로서, 은 입자, 구리 입자, 주석으로 피복된 구리 입자 등의 금속 입자의 소결체를 예시했지만, 도전성 접합재 (60) 는 이들에 한정되는 것은 아니다. 예를 들어, 도전성 접합재 (60) 로서 땜납을 사용해도 된다.
실시예
이하에, 본 발명의 작용 효과를 실시예에 의해 설명한다.
[본 발명예 1 : 시뮬레이션]
도 2 는, 상기 식 (1) 을 검증하기 위한 시뮬레이션에 사용한 접합 구조체를 모식적으로 나타내는 단면도이다. 도 3 은, 도 2 의 접합 구조체의 평면도이다. 시뮬레이션은 LISA 유한 요소 해석 시스템 (Sonnenhof Holdings 사 제조) 을 사용하여 실시했다.
도 2, 3 에 나타내는 접합 구조체 (1S) 에 있어서, 금속 베이스 기판 (10S) 은, 금속 기판 (20S), 절연층 (30S) 과, 구리박 (40S) 이 이 순서로 적층된 적층체이다. 구리박 (40S) 은 절연층 (30S) 상에 전체에 형성되어 있다. 피접합 부재 (70S) 는, AIN (질화알루미늄) 부재 (72S) 를 개재하여 전극 단자 (71S) 와 접속되어 있다. 피접합 부재 (70S) 는, LED 칩으로 하고, 전극 단자 (71S) 는 구리 단자로 했다. 접합 구조체 (1S) 의 각 부재의 특성은, 하기와 같이 했다.
금속 기판 (20S) : 평면의 사이즈 : 5 mm × 5 mm, 열전달 계수 : 300 W/㎡K
절연층 (30S) : 두께 : 100 ㎛, 열전도도 : 10 W/mK
구리박 (40S) : 두께 : 35 ㎛, 열전도도 : 400 W/mK
도전성 접합재 (60S) : 두께, 열전도도는, 하기의 표 1 에 기재했다.
전극 단자 (71S) : 두께 : 35 ㎛, 열전도도 : 400 W/mK
AIN 부재 (72S) : 두께 : 635 ㎛, 열전도도 : 170 W/mK
피접합 부재 (70S) : 두께 : 100 ㎛, 열전도도 : 1000000000 W/mK, 발열 밀도 : 20 W/㎥
구리박 (40S) 과 도전성 접합재 (60S) 의 접촉 면적 X (㎟), 전극 단자 (71S) 와 도전성 접합재 (60S) 의 접촉 면적 Y (㎟), SQRT(X)/SQRT(Y) 는, 하기의 표 1 에 기재했다.
시뮬레이션에 의해, 피접합 부재 (70S) 가 발열했을 때의 접합 구조체 (1S) 의 열분포를 얻었다. 그리고, 접합 구조체 (1S) 의 각 부재 중의 최고 온도 (℃) 와, 최저 온도 (℃) 와, 최고 온도와 최저 온도의 온도차 (최고 온도 - 최저 온도) 를 구했다. 그 결과를, 표 1 에 나타낸다.
또, 접합 구조체 (1S) 의 최고 온도와 최저 온도의 온도차와, 피접합 부재 (70S) 의 발열량 (W) 으로부터, 하기의 식으로부터 접합 구조체 (1S) 내의 열저항을 산출했다. 그리고, 도전성 접합재 (60S) 의 열전도도 λ 가 동일하고, SQRT(X)/SQRT(Y) 가 상이한 접합 구조체 (1S) 에 대해, SQRT(X)/SQRT(Y) = 1.2 의 열저항을 100 으로 한 경우의 열저항의 상대값을 구했다. 이 결과를, 상대 열저항 (%) 으로서 표 1 에 나타낸다.
열저항 (K/W) = (최고 온도 - 최저 온도)/발열량
Figure pct00001
도 4 는, 시뮬레이션으로 얻어진 SQRT(X)/SQRT(Y) 와 상대 열저항의 관계를 나타내는 그래프이다. 도 4 에 있어서, 도전성 접합재 (60S) 의 열전도도 λ 가 동일한 접합 구조체 (1S) 에서 얻어진 시뮬레이션 결과를 선으로 잇고 있다. 도 4 의 결과로부터, 도전성 접합재 (60S) 의 열전도도 λ 가 동일한 경우에는, SQRT(X)/SQRT(Y) 가 증가하는 데에 수반하여, 상대 열저항이 저하하는 것을 알 수 있다. 또, 도전성 접합재 (60S) 의 열전도도 λ 가 커짐에 따라, SQRT(X)/SQRT(Y) 가 증가하는 것에 수반하는 상대 열저항의 저하량이 커지는 것을 알 수 있다.
도 5 는, 시뮬레이션으로 얻어진 도전성 접합재의 열전도도 λ 와 접합 구조체의 상대 열저항이 2 % 감소할 때의 SQRT(X)/SQRT(Y) 의 관계를 나타내는 그래프이다. 도 5 에 나타내는 그래프 중의 흑색 동그라미의 점은, 도전성 접합재 (60S) 의 열전도도 λ 와, 접합 구조체 (1S) 의 상대 열저항이 2 % 감소할 때 (도 4 에 나타내는 그래프에 있어서 상대 열저항이 98 % 가 될 때) 의 SQRT(X)/SQRT(Y) 의 관계를 플롯한 점이다. 또, 그래프 중의 곡선은, 플롯한 흑색 동그라미의 점을 데이터 피팅한 누승 근사 곡선이다. 이 누승 근사 곡선은, SQRT(X)/SQRT(Y) = 2.9209 × λ-0.141 로 나타내고 있다. 도 5 에 나타내는 그래프에 있어서, 이 누승 근사 곡선보다 상측의 영역이, 접합 구조체 (1S) 의 상대 열저항이 2 % 이상 저감하는 영역이 된다. 따라서, 이 도 5 의 결과로부터, 접합 구조체 (1S) 의 구리박 (40S) (회로 패턴) 과 도전성 접합재 (60S) 의 접촉 면적 (X), 전극 단자 (71S) 와 도전성 접합재 (60S) 의 접촉 면적 (Y), 도전성 접합재 (60S) 의 열전도도 λ 가, SQRT(X)/SQRT(Y) ≥ 2.9209 × λ-0.141 의 관계를 만족하는 경우에는, 상대 열저항을 2 % 이상 저감할 수 있는 것을 알 수 있다.
[본 발명예 2 : 도전성 접합재에 은 입자 소결체를 사용한 접합 구조체]
구리 기판 (30 mm × 20 mm × 0.3 mmt) 상에, 알루미나 입자 함유 폴리이미드 수지를 포함하는 절연층 (두께 : 30 ㎛, 알루미나 입자 함유량 : 60 체적%) 과, 구리층 (두께 : 35 ㎛) 이 이 순서로 적층하여 구리 베이스 기판을 제작했다. 이 구리 베이스 기판의 구리층을 에칭법에 의해 에칭하여, 회로 패턴을 형성했다.
구리 베이스 기판의 회로 패턴에 은 입자 페이스트 (은 입자의 평균 입자경 : 150 nm) 를 도포하여 은 입자 페이스트 도포층 (폭 : 10 mm, 두께 : 50 ㎛) 을 형성했다. 이어서, 은 입자 페이스트 상에, LED 칩의 전극 단자 (단자의 사이즈 : 1.65 mm × 0.45 mm) 를 적재했다. 그리고, 적재한 LED 칩을 가압 (10 Pa) 하면서, 질소 분위기하, 300 ℃ 에서 가열하여, 은 입자 페이스트의 은 입자를 소결시켜, 구리 베이스 기판과 LED 칩이 은 입자 소결체를 개재하여 접합된 접합 구조체를 제작했다.
얻어진 접합 구조체의 회로 패턴과 은 입자 소결체의 접촉 면적 (X), LED 칩의 전극 단자와 은 입자 소결체의 접촉 면적 (Y), 은 입자 소결체의 열전도도 λ 를 각각 측정했다. 그리고, SQRT(X)/SQRT(Y) 와, 2.9209 × λ-0.141 을 산출한 결과, SQRT(X)/SQRT(Y) 는 23.2 이며, 2.9209 × λ-0.141 은 1.3 이었다. 또, 얻어진 접합 구조체를 육안으로 관찰한 결과, LED 칩의 위치 어긋남이나 들뜸은 확인되지 않았다.
[본 발명예 3 : 도전성 접합재에 구리 입자 소결체를 사용한 접합 구조체]
은 입자 페이스트 대신에 구리 입자 페이스트 (구리 입자의 평균 입자경 : 150 nm) 를 사용한 것 이외에는, 본 발명예 2 와 마찬가지로 하여, 구리 베이스 기판과 LED 칩이 구리 입자 소결체를 개재하여 접합된 접합 구조체를 제작했다.
얻어진 접합 구조체의 회로 패턴과 은 입자 소결체의 접촉 면적 (X), LED 칩의 전극 단자와 은 입자 소결체의 접촉 면적 (Y), 구리 입자 소결체의 열전도도 λ 를 각각 측정했다. 그리고, SQRT(X)/SQRT(Y) 와, 2.9209 × λ-0.141 을 산출한 결과, SQRT(X)/SQRT(Y) 는 23.2 이며, 2.9209 × λ-0.141 은 1.3 이었다. 또, 얻어진 접합 구조체를 육안으로 관찰한 결과, LED 칩의 위치 어긋남이나 들뜸은 확인되지 않았다.
[본 발명예 4 : 도전성 접합재에 주석 피복 구리 입자 소결체를 사용한 접합 구조체]
은 입자 페이스트 대신에 주석 피복 구리 입자 페이스트 (주석 피복 구리 입자의 평균 입자경 : 9 ㎛) 를 사용한 것 이외에는, 본 발명예 2 와 마찬가지로 하여, 구리 베이스 기판과 LED 칩이 주석 피복 구리 입자 소결체를 개재하여 접합된 접합 구조체를 제작했다.
얻어진 접합 구조체의 회로 패턴과 은 입자 소결체의 접촉 면적 (X), LED 칩의 전극 단자와 은 입자 소결체의 접촉 면적 (Y), 주석 피복 구리 입자 소결체의 열전도도 λ 를 각각 측정했다. 그리고, SQRT(X)/SQRT(Y) 와, 2.9209 × λ-0.141 을 산출한 결과, SQRT(X)/SQRT(Y) 는 23.2 이며, 2.9209 × λ-0.141 은 1.8 이었다. 또, 얻어진 접합 구조체를 육안으로 관찰한 결과, LED 칩의 위치 어긋남이나 들뜸은 확인되지 않았다.
산업상 이용가능성
본 발명의 접합 구조체는, 피접합 부재에서 발생한 열을, 외부로 효율적으로 방출시킬 수 있다. 이 때문에, 피접합 부재가 LED 칩이나 파워 모듈 등의 발열량이 많은 전자 부품이어도, 열에 의한 열화를 억제할 수 있다.
1, 1S : 접합 구조체
10, 10S : 금속 베이스 기판
20, 20S : 금속 기판
30, 30S : 절연층
31 : 절연성 수지
32 : 세라믹 입자
40 : 회로 패턴
40S : 구리박
60, 60S : 도전성 접합재
70, 70S : 피접합 부재
71, 71S : 전극 단자
72S : AIN (질화알루미늄) 부재

Claims (3)

  1. 회로 패턴을 갖는 기판과, 전극 단자를 구비한 피접합 부재가 도전성 접합재를 개재하여 접합된 접합 구조체로서,
    상기 회로 패턴과 상기 도전성 접합재의 접촉 면적을 X 로 하고, 상기 전극 단자와 상기 도전성 접합재의 접촉 면적을 Y 로 하고, 상기 도전성 접합재의 열전도도를 λ 로 했을 때에 하기의 식 (1) 을 만족하는 것을 특징으로 하는 접합 구조체.
    SQRT(X)/SQRT(Y) ≥ 2.9209 × λ-0.141 (1)
  2. 제 1 항에 있어서,
    상기 피접합 부재가, LED 칩, 혹은 파워 모듈인 것을 특징으로 하는 접합 구조체.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 도전성 접합재가, 은 입자, 구리 입자, 주석으로 피복된 구리 입자로 이루어지는 군에서 선택되는 적어도 1 종의 금속 입자의 소결체인 것을 특징으로 하는 접합 구조체.
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