KR20210127807A - 측방향 누설이 감소된 유기 발광 다이오드 디스플레이 - Google Patents

측방향 누설이 감소된 유기 발광 다이오드 디스플레이 Download PDF

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Abstract

유기 발광 다이오드(OLED) 디스플레이는 캐소드와 애노드 사이에 개재되는 OLED 층들을 각각 갖는 유기 발광 다이오드 픽셀들의 어레이를 가질 수 있다. 방출된 광의 크기를 제어하기 위해 각각의 픽셀의 애노드에 전압이 인가될 수 있다. OLED 층들의 전도성은 누설 전류가 디스플레이 내의 이웃 애노드들 사이를 통과할 수 있게 할 수 있다. 디스플레이에서 누설 전류 및 수반되는 누화를 감소시키기 위해, 픽셀 정의 층은 OLED 층들의 연속성을 방해할 수 있다. 픽셀 정의 층은 OLED 층들의 연속성을 방해하기 위해 급경사의 측벽, 언더컷을 갖는 측벽, 또는 복수의 곡선들을 갖는 측벽 표면을 가질 수 있다. 바이어스 전압에 커플링되고 게이트 유전체에 의해 커버되는 제어 게이트가, 디스플레이 상의 인접 애노드들 사이에 누설 전류 채널을 차단하는 유기 박막 트랜지스터를 형성하기 위해 사용될 수 있다.

Description

측방향 누설이 감소된 유기 발광 다이오드 디스플레이{ORGANIC LIGHT-EMITTING DIODE DISPLAY WITH REDUCED LATERAL LEAKAGE}
관련 출원에 대한 상호 참조
본 특허 출원은, 2017년 5월 17일자로 출원된 미국 가특허 출원 제62/507,646호, 및 2018년 2월 26일자로 출원된 미국 가특허 출원 제62/635,433호에 대한 우선권을 주장하며, 이들은 이로써 전체가 본 명세서에 참고로 포함된다.
본 발명은 일반적으로는 전자 디바이스들에 관한 것으로, 보다 상세하게는 디스플레이들을 구비한 전자 디바이스들에 관한 것이다.
전자 디바이스들은 종종 디스플레이들을 포함한다. 예를 들어, 전자 디바이스는 유기 발광 다이오드(organic light-emitting diode, OLED) 픽셀들에 기초한 유기 발광 다이오드 디스플레이를 가질 수 있다. 이러한 타입의 디스플레이에서, 각각의 픽셀은 발광 다이오드 및 발광 다이오드에 대한 신호의 인가를 제어하기 위한 박막 트랜지스터(thin-film transistor, TFT)들을 포함하여 광을 발생시킨다. 발광 다이오드는 애노드와 캐소드 사이에 위치되는 OLED 층들을 포함할 수 있다.
유기 발광 다이오드 디스플레이 내의 주어진 픽셀로부터 광을 방출하기 위해, 주어진 픽셀의 애노드에 전압이 인가될 수 있다. 이상적으로, 주어진 픽셀의 애노드에서의 전압은 어떠한 이웃 픽셀들에도 영향을 미치지 않을 것이다. 그러나, 애노드 위의 OLED 층들의 전도성은 주어진 픽셀의 애노드로부터 인접 픽셀들의 애노드들로의 측방향 전도를 허용할 수 있다. 이는 인접 '온(on)' 픽셀의 누설로 인해 명목상 '오프(off)' 픽셀이 광을 방출하게 하는 픽셀 누화(cross-talk)를 야기할 수 있다. 픽셀 누화는 디스플레이 성능을 열화시킬 수 있고, 생성된 이미지에서 컬러-시프트(color-shift)를 야기할 수 있다.
디스플레이의 해상도를 증가시키기 위해 디스플레이 내의 픽셀들 사이의 거리를 감소시키는 것이 바람직할 수 있다. 그러나, OLED 층들을 통한 측방향 전도로 인한 픽셀 누화는 픽셀들 사이의 거리가 감소됨에 따라 악화될 수 있다.
따라서, 전자 디바이스들에 개선된 디스플레이들을 제공할 수 있는 것이 바람직할 것이다.
전자 디바이스는 유기 발광 다이오드 디스플레이와 같은 디스플레이를 가질 수 있다. 유기 발광 다이오드(OLED) 디스플레이는 캐소드와 애노드 사이에 개재되는 OLED 층들을 각각 갖는 유기 발광 다이오드 픽셀들의 어레이를 가질 수 있다.
각각의 유기 발광 다이오드 픽셀은 개개의 애노드를 가질 수 있다. 각각의 유기 발광 다이오드 픽셀로부터 얼마나 많은 광이 방출되는지를 제어하기 위해 각각의 유기 발광 다이오드 픽셀의 애노드에 전압이 인가될 수 있다. 정공 주입 층(hole-injection layer, HIL) 및 정공 수송 층(hole-transport layer, HTL)과 같은, 애노드 위에 형성되는 OLED 층들은 전도성일 수 있다. OLED 층들의 전도성은 누설 전류가 디스플레이 내의 이웃 애노드들 사이를 통과하게 할 수 있다.
디스플레이 내의 누설 전류 및 수반되는 누화를 감소시키기 위해, 구조물이 디스플레이 내의 이웃 애노드들 사이에 위치될 수 있다. 예를 들어, 바이어스 전압에 커플링되는 전도성 접촉부가 디스플레이 내의 인접 애노드들 사이에 개재될 수 있다. 대안으로, T자형 또는 테이퍼형(tapered) 구조물이 디스플레이 내의 인접 애노드들 사이에 개재될 수 있다. OLED 층이 침착될 때, T자형 또는 테이퍼형 구조물은 OLED 층들의 연속성을 파괴(break)할 수 있고, 누설 전류가 인접 애노드들 사이를 통과하는 것을 방지할 수 있다. OLED 층들의 연속성을 파괴하는 다른 방식은 OLED 층들을 침착시키기 전에 하부 기판 내에 트렌치를 형성하는 것이다.
디스플레이 내의 인접 애노드들 사이에 개재되는 픽셀 정의 층(pixel definition layer, PDL)이, OLED 층들의 연속성을 파괴하고 누설 전류가 인접 애노드들 사이를 통과하는 것을 방지하기 위해 사용될 수 있다. 픽셀 정의 층은 OLED 층들의 연속성을 파괴하기 위해 급경사의(steep) 측벽을 가질 수 있다. 픽셀 정의 층은 OLED 층들의 연속성을 파괴하기 위해 언더컷(undercut)을 갖는 측벽을 가질 수 있다. 픽셀 정의 층은 원하는 측벽 표면의 에칭을 허용하기 위해 다수의 재료 층들로부터 형성될 수 있다. 픽셀 정의 층은 OLED 층들의 연속성을 파괴하기 위해 복수의 곡선들을 갖는 측벽 표면을 가질 수 있다.
OLED 층들을 에너지에 노출시켜서 OLED 층들을 손상시키고 OLED 층들의 노출된 부분들의 전도성을 감소시키기 위해 에너지원이 사용될 수 있다. OLED 층들에 선택적으로 장애(disorder)를 발생시키고 그 영향받은 부분들에 감소된 전도성을 야기하기 위해, 플루오르화된 자가-정렬 단층(self-aligned monolayer, SAM)이 OLED 층들 아래에 형성될 수 있다.
각각의 유기 발광 다이오드 픽셀은 바이어스 전압에 커플링되는 누설 전류 제어 트랜지스터를 포함할 수 있다. 유기 발광 다이오드 픽셀의 방출 트랜지스터가 어써트(assert)될 때, 누설 전류 제어 트랜지스터는 디스플레이 내의 누화를 방지하기 위해 어써트될 수 있다.
디스플레이 상의 인접 애노드들 사이에 누설 전류 채널을 차단하는 유기 박막 트랜지스터를 형성하기 위해, 바이어스 전압에 커플링되고 게이트 유전체에 의해 커버되는 제어 게이트가 사용될 수 있다. 제어 게이트는 픽셀 정의 층에 의해 중첩될 수 있거나, 또는 픽셀 정의 층 내에 매립될 수 있다.
디스플레이는 디스플레이의 효율을 증가시키기 위해 패턴화된 애노드들 아래에 형성되는 반사 층을 포함할 수 있다. 개선된 효율을 유지하면서 측방향 누설을 감소시키기 위해, 패턴화된 애노드들의 크기가 감소될 수 있다.
도 1은 일 실시예에 따른, 디스플레이를 갖는 예시적인 전자 디바이스의 개략도이다.
도 2는 일 실시예에 따른 예시적인 디스플레이의 개략도이다.
도 3은 일 실시예에 따른 예시적인 픽셀 회로의 도면이다.
도 4는 일 실시예에 따른, 인접 애노드들 사이에서의 측방향 전류 누설을 보여주는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 5는 일 실시예에 따른, 유기 발광 다이오드들의 상이한 층들을 보여주는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 6은 일 실시예에 따른, 유기 발광 다이오드 디스플레이를 위한 패턴화된 정공 층을 형성하는 예시적인 방법을 도시한다.
도 7은 일 실시예에 따른, 마스킹 층을 통해 정공 층의 부분들을 에너지에 선택적으로 노출시켜서 전도성을 감소시키고 측방향 전류 누설을 감소시키는 예시적인 방법을 도시한다.
도 8은 일 실시예에 따른, 마스킹 층이 없이 정공 층의 부분들을 에너지에 선택적으로 노출시켜서 전도성을 감소시키고 측방향 전류 누설을 감소시키는 예시적인 방법을 도시한다.
도 9는 일 실시예에 따른, 플루오르화된 자가-정렬 단층들을 사용하여 정공 층의 부분들에 선택적으로 장애를 발생시켜서 전도성을 감소시키고 측방향 전류 누설을 감소시키는 예시적인 방법을 도시한다.
도 10은 일 실시예에 따른, 누설 전류 제어 트랜지스터를 갖는 예시적인 픽셀 회로의 도면이다.
도 11은 일 실시예에 따른, 도 10의 픽셀과 같은, 누설 전류 제어 트랜지스터를 갖는 예시적인 픽셀 회로의 동작을 보여주는 타이밍도이다.
도 12는 일 실시예에 따른, 디스플레이 내의 인접 애노드들 사이에 개재되는, 바이어스 전압에 커플링되는 전도성 접촉부를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 13은 일 실시예에 따른, 기판에 형성되어 OLED 층들의 연속성을 방해(disrupt)하는 트렌치를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 14는 일 실시예에 따른, 인접 애노드들 사이에 개재되는 T자형 구조물을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 15는 일 실시예에 따른, 인접 애노드들 사이에 개재되는 테이퍼형 절연 구조물을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 16은 일 실시예에 따른, 유기 발광 다이오드 층의 연속성을 방해하는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 17은 일 실시예에 따른, 유기 발광 다이오드 층의 연속성을 방해하기 위해 급경사의 측벽을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 18은 일 실시예에 따른, 유기 발광 다이오드 층의 연속성을 방해하기 위해 언더컷을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 19는 일 실시예에 따른, 유기 발광 다이오드 층의 연속성을 방해하는 측벽 표면을 형성하는 다수의 층들을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 20은 일 실시예에 따른, 유기 발광 다이오드 층의 연속성을 방해하는 곡선들을 갖는 측벽 표면을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 21은 일 실시예에 따른, 애노드 접촉부와 동일 평면 상에 있고 p-타입 전계 효과 트랜지스터(field effect transistor, FET)를 형성하여 측방향 누설을 제거하는 제어 게이트를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 22는 일 실시예에 따른, 애노드와 동일 평면 상에 있고 p-타입 전계 효과 트랜지스터(FET)를 형성하여 측방향 누설을 제거하는 제어 게이트를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 23은 일 실시예에 따른, 픽셀 정의 층에 의해 커버되고 p-타입 유기 박막 트랜지스터(TFT)를 형성하여 측방향 누설을 제거하는 제어 게이트를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 24는 일 실시예에 따른, 픽셀 정의 층 내에 매립되고 포지티브 바이어스 전압을 수신하여 측방향 누설을 제거하는 제어 게이트를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 25는 일 실시예에 따른, 그리드(grid)로 배열된 제어 게이트들을 보여주는 예시적인 유기 발광 다이오드 디스플레이의 평면도이다.
도 26은 일 실시예에 따른, 열(column)들로 배열된 제어 게이트들을 보여주는 예시적인 유기 발광 다이오드 디스플레이의 평면도이다.
도 27은 일 실시예에 따른, 픽셀들의 효율을 증가시키는 데 사용되는 반사 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
디스플레이가 제공될 수 있는 타입의 예시적인 전자 디바이스가 도 1에 도시되어 있다. 전자 디바이스(10)는 컴퓨팅 디바이스, 예컨대 랩톱 컴퓨터, 임베디드 컴퓨터를 포함한 컴퓨터 모니터, 태블릿 컴퓨터, 셀룰러폰, 미디어 플레이어, 또는 다른 핸드헬드 또는 휴대용 전자 디바이스, 더 소형인 디바이스, 예컨대 손목 시계 디바이스, 펜던트 디바이스, 헤드폰 또는 이어피스 디바이스, 사용자의 머리에 착용되는 안경 또는 다른 장비에 임베드되는(embedded) 디바이스, 또는 다른 웨어러블 또는 미니어처 디바이스, 디스플레이, 임베디드 컴퓨터를 포함하는 컴퓨터 디스플레이, 임베디드 컴퓨터를 포함하지 않는 컴퓨터 디스플레이, 게이밍 디바이스, 내비게이션 디바이스, 임베디드 시스템, 예컨대 디스플레이를 갖는 전자 장비가 키오스크 또는 자동차에 실장되는 시스템, 또는 다른 전자 장비일 수 있다. 전자 디바이스(10)는 한 쌍의 안경의 형상을 가질 수 있거나(예컨대, 지지 프레임), 헬멧 형상을 갖는 하우징을 형성할 수 있거나, 또는 사용자의 머리 위에 또는 눈 가까이에 하나 이상의 디스플레이들의 컴포넌트들을 장착 및 고정하는 데 도움이 되는 다른 구성들을 가질 수 있다.
도 1에 도시된 바와 같이, 전자 디바이스(10)는 디바이스(10)의 동작을 지원하기 위한 제어 회로부(16)를 포함할 수 있다. 제어 회로부는 하드 디스크 드라이브 스토리지, 비휘발성 메모리(예컨대, 플래시 메모리, 또는 솔리드 스테이트 드라이브(solid state drive)를 형성하도록 구성된 다른 전기적 프로그래밍가능 판독 전용 메모리), 휘발성 메모리(예컨대, 정적 또는 동적 랜덤 액세스 메모리) 등과 같은 스토리지를 포함할 수 있다. 제어 회로부(16) 내의 프로세싱 회로부는 디바이스(10)의 동작을 제어하는 데 사용될 수 있다. 프로세싱 회로부는 하나 이상의 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들, 기저대역 프로세서들, 전력 관리 유닛들, 오디오 칩들, 주문형 집적 회로들 등에 기초할 수 있다.
입출력 디바이스들(12)과 같은, 디바이스(10) 내의 입출력 회로부는, 데이터가 디바이스(10)로 공급될 수 있게 하고 데이터가 디바이스(10)로부터 외부 디바이스들로 제공될 수 있게 하기 위해 사용될 수 있다. 입출력 디바이스들(12)은 버튼, 조이스틱, 스크롤링 휠, 터치패드, 키패드, 키보드, 마이크로폰, 스피커, 톤 생성기, 진동기, 카메라, 센서, 발광 다이오드 및 기타 상태 표시기, 데이터 포트 등을 포함할 수 있다. 사용자는 입출력 디바이스들(12)을 통해 커맨드들을 공급함으로써 디바이스(10)의 동작을 제어할 수 있고, 입출력 디바이스들(12)의 출력 리소스들을 사용하여 디바이스(10)로부터 상태 정보 및 기타 출력을 수신할 수 있다.
입출력 디바이스들(12)은 디스플레이(14)와 같은 하나 이상의 디스플레이를 포함할 수 있다. 디스플레이(14)는 사용자로부터의 터치 입력을 수집하기 위한 터치 센서를 포함하는 터치스크린 디스플레이일 수 있거나, 또는 디스플레이(14)는 터치에 불감응형일 수 있다. 디스플레이(14)를 위한 터치 센서는 용량성 터치 센서 전극들의 어레이, 음향 터치 센서 구조물, 저항성 터치 컴포넌트, 힘-기반 터치 센서 구조물, 광-기반 터치 센서, 또는 다른 적합한 터치 센서 배열물에 기초할 수 있다. 디스플레이(14)를 위한 터치 센서는 디스플레이(14)의 픽셀들을 갖는 보편적인 디스플레이 기판 상에 형성되는 전극들로부터 형성될 수 있거나, 또는 디스플레이(14)의 픽셀들과 중첩되는 별개의 터치 센서 패널로부터 형성될 수 있다. 원한다면, 디스플레이(14)는 터치에 불감응형일 수 있다(즉, 터치 센서가 생략될 수 있다). 전자 디바이스(10) 내의 디스플레이(14)는 사용자들이 전형적인 시점으로부터 시선을 돌릴 것을 요구함이 없이 관찰될 수 있는 헤드업(head-up) 디스플레이일 수 있거나, 또는 사용자의 머리에 착용되는 디바이스 내에 통합되는 머리 장착형 디스플레이일 수 있다. 원한다면, 디스플레이(14)는, 또한, 홀로그램들을 디스플레이하는 데 사용되는 홀로그래픽 디스플레이일 수 있다.
제어 회로부(16)는 운영 체제 코드 및 애플리케이션들과 같은 디바이스(10) 상의 소프트웨어를 실행하는 데 사용될 수 있다. 디바이스(10)의 동작 동안, 제어 회로부(16) 상에서 실행되는 소프트웨어는 디스플레이(14) 상에 이미지들을 디스플레이할 수 있다.
도 2는 예시적인 디스플레이의 도면이다. 도 2에 도시된 바와 같이, 디스플레이(14)는 기판 층(26)과 같은 층들을 포함할 수 있다. 층(26)과 같은 기판 층들은 직사각형 평면의 재료의 층들 또는 다른 형상들(예를 들어, 원형 형상들 또는 하나 이상의 만곡 및/또는 직선 에지들을 갖는 다른 형상들)을 갖는 재료의 층들로 형성될 수 있다. 디스플레이(14)의 기판 층들은 유리 층들, 중합체 층들, 실리콘 층들, 중합체 및 무기 재료들을 포함하는 복합체 필름들, 금속 포일들 등을 포함할 수 있다.
디스플레이(14)는 사용자를 위해 이미지들을 디스플레이하기 위한 픽셀들(22)의 어레이, 예컨대 픽셀 어레이(28)를 가질 수 있다. 어레이(28)의 픽셀들(22)은 행(row)들과 열들로 배열될 수 있다. 어레이(28)의 에지들은 직선 또는 만곡될 수 있다(즉, 어레이(28) 내의 픽셀들(22)의 각각의 행 및/또는 픽셀들(22)의 각각의 열은 동일한 길이를 가질 수 있거나, 또는 상이한 길이를 가질 수 있음). 어레이(28)에는 임의의 적절한 수의 행들 및 열들(예컨대, 10개 이상, 100개 이상 또는 1000개 이상 등)이 있을 수 있다. 디스플레이(14)는 상이한 컬러의 픽셀들(22)을 포함할 수 있다. 예로서, 디스플레이(14)는 적색 픽셀들, 녹색 픽셀들 및 청색 픽셀들을 포함할 수 있다.
픽셀들(28)의 동작을 제어하기 위해 디스플레이 드라이버 회로부(20)가 사용될 수 있다. 디스플레이 드라이버 회로부(20)는 집적회로, 박막 트랜지스터 회로, 및/또는 다른 적합한 회로부로 형성될 수 있다. 도 2의 예시적인 디스플레이 드라이버 회로부(20)는 디스플레이 드라이버 회로부(20A), 및 게이트 드라이버 회로부(20B)와 같은 추가적인 디스플레이 드라이버 회로부를 포함한다. 게이트 드라이버 회로부(20B)는 디스플레이(14)의 하나 이상의 에지를 따라 형성될 수 있다. 예를 들어, 게이트 드라이버 회로부(20B)는 도 2에 도시된 바와 같이 디스플레이(14)의 좌변 및 우변을 따라 배열될 수 있다.
도 2에 도시된 바와 같이, 디스플레이 드라이버 회로부(20A)(예를 들어, 하나 이상의 디스플레이 드라이버 집적회로, 박막 트랜지스터 회로부 등)는 신호 경로(24)를 통해 시스템 제어 회로부와 통신하기 위한 통신 회로부를 포함할 수 있다. 경로(24)는 가요성 인쇄 회로 상의 트레이스들 또는 기타 케이블로부터 형성될 수 있다. 제어 회로부는 전자 디바이스(10) 내의 하나 이상의 인쇄 회로 상에 위치될 수 있다. 동작 동안, 제어 회로부(예컨대, 도 1의 제어 회로부(16))가, 회로부(20) 내의 디스플레이 드라이버 집적회로와 같은 회로부에, 디스플레이(14) 상에 디스플레이될 이미지들에 대한 이미지 데이터를 공급할 수 있다. 도 2의 디스플레이 드라이버 회로부(20A)는 디스플레이(14)의 상측에 위치된다. 이는 단지 예시적인 것이다. 디스플레이 드라이버 회로부(20A)는 디스플레이(14)의 상측 및 하측 양측 모두에, 또는 디바이스(10)의 다른 부분들에 위치될 수 있다.
픽셀들(22) 상에 이미지들을 디스플레이하기 위해, 디스플레이 드라이버 회로부(20A)는 신호 경로들(30)을 통해 게이트 드라이버 회로부(20B)와 같은 지원 디스플레이 드라이버 회로부에 제어 신호들을 발행하면서 대응하는 이미지 데이터를 데이터 라인들(D)에 공급할 수 있다. 도 2의 예시적인 배열에 따라, 데이터 라인들(D)은 디스플레이(14)에 걸쳐서 수직으로 이어지고, 픽셀들(22)의 개개의 열들과 연관된다.
게이트 드라이버 회로부(20B)(때때로, 게이트 라인 드라이버 회로부 또는 수평 제어 신호 회로부로 지칭됨)는 하나 이상의 집적회로들을 사용하여 구현될 수 있고/있거나, 기판(26) 상의 박막 트랜지스터 회로부를 사용하여 구현될 수 있다. 수평 제어 라인들(G)(때때로, 게이트 라인들, 스캔 라인들, 방출 제어 라인들 등으로 지칭됨)은 디스플레이(14)에 걸쳐서 수평으로 이어진다. 각각의 게이트 라인(G)은 픽셀들(22)의 개개의 행과 연관된다. 원한다면, 픽셀들의 각각의 행과 연관된 게이트 라인들(G)과 같은 다수의 수평 제어 라인들이 있을 수 있다. 디스플레이(14) 내의 개별적으로 제어된 그리고/또는 글로벌 신호 경로들이 또한 다른 신호들(예를 들어, 전력 공급 신호들 등)을 분배하기 위해 사용될 수 있다.
게이트 드라이버 회로부(20B)는 디스플레이(14) 내의 게이트 라인들(G) 상에 제어 신호들을 어써트할 수 있다. 예를 들어, 게이트 드라이버 회로부(20B)는 경로들(30) 상에서 회로부(20A)로부터 클록 신호들 및 다른 제어 신호들을 수신할 수 있고, 수신된 신호들에 응답하여, 어레이(28) 내의 픽셀들(22)의 제1 행에서의 게이트 라인 신호(G)를 시작으로, 순서대로 게이트 라인들 상의 게이트 라인 신호(G)를 어써트할 수 있다. 각각의 게이트 라인이 어써트됨에 따라, 데이터 라인들(D)로부터의 데이터는 대응되는 픽셀들의 행 내로 로딩될 수 있다. 이러한 방식으로, 디스플레이 드라이버 회로부(20A, 20B)와 같은 제어 회로부는 원하는 이미지를 디스플레이(14) 상에 디스플레이하도록 픽셀들(22)에 지시하는 신호들을 픽셀들(22)에 제공할 수 있다. 각각의 픽셀(22)은 디스플레이 드라이버 회로부(20)로부터의 제어 및 데이터 신호들에 응답하는 발광 다이오드 및 회로부(예를 들어, 기판(26) 상의 박막 회로부)를 가질 수 있다.
게이트 드라이버 회로부(20B)는 게이트 드라이버 행 블록들과 같은 게이트 드라이버 회로부의 블록들을 포함할 수 있다. 각각의 게이트 드라이버 행 블록은 출력 버퍼들 및 다른 출력 드라이버 회로부와 같은 회로부, 레지스터 회로들(예컨대, 시프트 레지스터를 형성하기 위해 함께 체인화될 수 있는 레지스터들), 및 신호 라인들, 전력 라인들, 및 다른 상호접속부들을 포함할 수 있다. 각각의 게이트 드라이버 행 블록은 디스플레이(14)의 활성 영역 내의 픽셀들의 어레이 중의 픽셀들의 대응하는 행 내의 하나 이상의 개개의 게이트 라인들에 하나 이상의 게이트 신호들을 공급할 수 있다.
어레이(28) 내의 각각의 픽셀(22)을 위해 사용될 수 있는 타입의 예시적인 픽셀 회로의 개략도가 도 3에 도시되어 있다. 도 3에 도시된 바와 같이, 디스플레이 픽셀(22)은 발광 다이오드(38)를 포함할 수 있다. 포지티브 파워 서플라이 전압(ELVDD)이 포지티브 파워 서플라이 단자(34)에 공급될 수 있고 접지 파워 서플라이 전압(ELVSS)이 접지 파워 서플라이 단자(36)에 공급될 수 있다. 다이오드(38)는 애노드(단자(AN)) 및 캐소드(단자(CD))를 갖는다. 구동 트랜지스터(32)의 상태는 다이오드(38)를 통해 흐르는 전류의 양, 및 그에 따라, 디스플레이 픽셀(22)로부터의 방출되는 광(40)의 양을 제어한다. 다이오드(38)의 캐소드(CD)는 접지 단자(36)에 커플링되므로, 다이오드(38)의 캐소드 단자(CD)는 때때로 다이오드(38)에 대한 접지 단자로 지칭될 수 있다.
트랜지스터(38)가 연속적인 데이터 프레임들 사이에서 원하는 상태로 유지되는 것을 보장하기 위해, 디스플레이 픽셀(22)은 저장 커패시터(Cst)와 같은 저장 커패시터를 포함할 수 있다. 트랜지스터(32)를 제어하기 위해 노드(A)에서의 트랜지스터(32)의 게이트에 저장 커패시터(Cst)의 전압이 인가된다. 데이터는 스위칭 트랜지스터(30)와 같은 하나 이상의 스위칭 트랜지스터들을 사용하여 저장 커패시터(Cst)에 로딩될 수 있다. 스위칭 트랜지스터(30)가 오프일 때, 데이터 라인(D)은 저장 커패시터(Cst)로부터 격리되고, 단자(A)의 게이트 전압은 저장 커패시터(Cst)에 저장된 데이터 값(즉, 디스플레이(14) 상에 디스플레이되고 있는 이전 프레임의 디스플레이 데이터로부터의 데이터 값)과 동일하다. 디스플레이 픽셀(22)과 연관된 행의 게이트 라인(G)(때때로, 스캔 라인으로 지칭됨)이 어써트될 때, 스위칭 트랜지스터(30)는 턴온될 것이고, 데이터 라인(D) 상의 새로운 데이터 신호가 저장 커패시터(Cst)에 로딩될 것이다. 커패시터(Cst) 상의 새로운 신호는 노드(A)에서 트랜지스터(32)의 게이트에 인가되어, 이에 의해, 트랜지스터(32)의 상태를 조정하고 발광 다이오드(38)에 의해 방출되는 광(40)의 대응하는 양을 조정한다. 원한다면, 디스플레이(14) 내의 디스플레이 픽셀들을 위한 발광 다이오드들의 동작을 제어하기 위한 회로부(예컨대, 도 3의 디스플레이 픽셀 회로와 같은 디스플레이 픽셀 회로들 내의 트랜지스터들, 커패시터들 등)는 다른 구성들(예컨대, 구동 트랜지스터(32) 등에서의 임계 전압 변동들을 보상하기 위한 회로부를 포함하는 구성들)을 사용하여 형성될 수 있다. 도 3의 디스플레이 픽셀 회로는 단지 예시일 뿐이다.
도 4는 유기 발광 다이오드 디스플레이 픽셀들을 갖는 예시적인 디스플레이의 측단면도이다. 도시된 바와 같이, 디스플레이(14)는 기판(26)을 포함할 수 있다. 기판(26)은 유리, 플라스틱, 중합체, 실리콘, 또는 임의의 다른 원하는 재료로부터 형성될 수 있다. 애노드들(42-1, 42-2, 42-3)과 같은 애노드들이 기판 상에 형성될 수 있다. 애노드들(42-1, 42-2, 42-3)은 전도성 재료로부터 형성될 수 있고, OLED 층들(45) 및 캐소드(54)에 의해 커버될 수 있다. OLED 층들(45)은 유기 발광 다이오드를 형성하기 위한 하나 이상의 층들을 포함할 수 있다. 예를 들어, 층(45)은 정공 주입 층(HIL), 정공 수송 층(HTL), 방출 층(emissive layer, EML), 전자 수송 층(electron-transport layer, ETL), 및 전자 주입 층(electronic-injection layer, EIL) 중 하나 이상을 포함할 수 있다. 캐소드(54)는 OLED 층들(45) 상에 형성된 전도성 층일 수 있다. 캐소드 층(54)은 디스플레이(14) 내의 모든 다이오드들에 대한 공통 캐소드 단자(예컨대, 도 3의 캐소드 단자(CD) 참조)를 형성할 수 있다. 캐소드 층(54)은 투명 전도성 재료(예컨대, 인듐 주석 산화물, 투명할 만큼 충분히 얇은 금속 층(들), 얇은 금속과 인듐 주석 산화물의 조합 등)로부터 형성될 수 있다. 디스플레이(14) 내의 각각의 애노드는 독립적으로 제어될 수 있어서, 디스플레이(14) 내의 각각의 다이오드는 독립적으로 제어될 수 있다. 이는 각각의 픽셀(22)이 독립적으로 제어되는 양의 광을 생성할 수 있게 한다.
애노드들(42-1, 42-2, 42-3)은 각각 개개의 픽셀과 연관될 수 있다. 예를 들어, 애노드(42-1)는 픽셀(22-1)과 연관될 수 있고, 애노드(42-2)는 픽셀(22-2)과 연관될 수 있고, 애노드(42-3)는 픽셀(22-3)과 연관될 수 있다. 픽셀로부터 광을 방출하기 위해, 전압이 개개의 픽셀의 애노드에 인가될 수 있다. (픽셀들(22-1, 22-3)로부터 광을 방출함이 없이) 픽셀(22-2)로부터 광을 방출하는 것이 바람직한 일례를 들어 보자. 전압이 애노드(42-2)에 인가될 수 있는데, 이는 광(56)이 픽셀(22-2)로부터 방출되게 한다. 앞서 언급된 바와 같이, 전압이 애노드(42-2)에 인가된 결과로서 픽셀들(22-1, 22-3)로부터 어떠한 광도 방출되지 않은 것이 바람직할 것이다. 그러나, 도시된 바와 같이, OLED 층들(45)을 통해 애노드(42-2)와 애노드(42-1) 사이에 뿐만 아니라 애노드(42-2)와 애노드(42-3) 사이에 누설이 발생할 수 있다. 애노드(42-2)와 인접 애노드들 사이에, 누설을 방지하는 데 도움이 되는 저항(58)(즉, OLED 층들과 연관된 저항)이 있을 수 있다. 저항이 클수록, 더 적은 누설 전류가 애노드들(42-1, 42-3)에 도달할 것이다. 그러나, 저항은 애노드(42-2)와 애노드들(42-1, 42-3) 사이의 누설을 완전히 제거할 만큼 충분히 크지 않을 수 있다. 도시된 바와 같이, 픽셀들(22-1, 22-3)이 오프이도록 의도되더라도, 광(56)은 픽셀들(22-1, 22-3)로부터 방출될 수 있다. 인접 애노드들 사이의 저항(58)은 인접 애노드들 사이의 거리(60)가 감소됨에 따라 감소될 수 있다. 디스플레이 해상도를 최대화하기 위해, 인접 애노드들 사이의 거리(60)가 작은 것이 바람직하다. 그러나, 이는 애노드들 사이의 저항(58)을 감소시키고, 픽셀들 사이에서의 누화를 증가시킨다.
도 4에 도시되어 있지 않지만, 디스플레이(14)는 선택적으로 픽셀 정의 층(PDL)을 포함할 수 있다. 픽셀 정의 층은 유전체 재료로부터 형성될 수 있고, 디스플레이의 인접 애노드들 사이에 개재될 수 있다. 픽셀 정의 층은 개구들을 가질 수 있고, 여기에 애노드들이 형성되어, 이에 의해, 각각의 픽셀의 영역을 정의한다. 유기 발광 다이오드 디스플레이의 다음의 실시예들 각각은 선택적으로 픽셀 정의 층을 포함할 수 있다.
도 5는 유기 발광 다이오드 디스플레이 픽셀들을 갖는 예시적인 디스플레이의 측단면도이다. 도 5는 도 4로부터의 OLED 층들(45)의 세부사항들을 도시한다. 도시된 바와 같이, OLED 층(45)(때때로, 유기 스택-업(stack-up), 유기 스택, 또는 유기 발광 다이오드(OLED) 스택으로 지칭됨)은 애노드들(42)과 캐소드(54) 사이에 개재되는 정공 주입 층(HIL)(44), 정공 수송 층(HTL)(46), 방출 층(EML)(48), 전자 수송 층(ETL)(50), 및 전자 주입 층(EIL)(52)을 포함한다. 정공 주입 층 및 정공 수송 층은 총체적으로 정공 층(즉, 정공 층(62))으로 지칭될 수 있다. 전자 수송 층 및 전자 주입 층은 총체적으로 전자 층(즉, 전자 층(64))으로 지칭될 수 있다. 방출 층(48)은 유기 전계발광 재료를 포함할 수 있다. 도시된 바와 같이, 정공 층(62) 및 전자 층(64)은 전체 어레이를 커버하는 블랭킷(공통) 층일 수 있다.
이상적으로, 디스플레이(14) 내의 인접 다이오드들은 독립적으로 동작한다. 실제로, 정공 층(62)과 같은 공통 층들의 존재는 하나의 다이오드로부터의 누설 전류가 인접 다이오드 내로 측방향으로 유동하여, 이에 의해, 인접 다이오드를 잠재적으로 방해하는 기회를 제공한다. 예를 들어, 애노드(42-1)와 캐소드(54) 사이에 구동 전류를 인가하는 공정은 정공 층(62)을 통한 측방향 누설 전류(예컨대, 애노드(42-1)로부터 애노드(42-2)로의 전류)를 일으킬 가능성이 있다. 정공 층(62)을 통한 애노드들 사이에서의 누설을 감소시키기 위해, 정공 층을 인접 애노드들 사이에서 불연속적인 패턴화된 층으로서 형성하는 것이 바람직할 수 있다.
도 5에서의 애노드들(42)과 캐소드(54) 사이에 포함된 층들의 예들은 단지 예시적인 것이다. 원한다면, 애노드들(42)과 캐소드(54) 사이에 추가 층들(즉, 전자 차단 층, 전하 발생 층, 정공 차단 층 등)이 포함될 수 있다. 일반적으로, 임의의 원하는 층들이 애노드들과 캐소드 사이에 포함될 수 있고, 디스플레이에 걸쳐서 형성되는 임의의 층이 공통 측방향 전도성 층으로 간주될 수 있다. OLED 층들(45)에서의 각각의 층은 임의의 원하는 재료로부터 형성될 수 있다. 일부 실시예들에서, 층들은 유기 재료로부터 형성될 수 있다. 그러나, 일부 경우에, 하나 이상의 층들이 무기 재료, 또는 유기 또는 무기 도펀트들로 도핑된 재료로부터 형성될 수 있다.
도 5의 예에서, 패턴화된 애노드 층이 공통 캐소드 층 아래에 형성된다. 이러한 예는 단지 예시적인 것이다. 원한다면, 유기 발광 다이오드가 전도될 수 있어서, 캐소드가 픽셀마다 패턴화되고 애노드가 공통 층이 된다. 이 경우에, 유기 스택(45) 내의 OLED 층들의 순서는 또한 전도될 수 있다. 예를 들어, 전자 주입 층이 패턴화된 캐소드 상에 형성될 수 있고, 전자 수송 층이 전자 주입 층 상에 형성될 수 있고, 방출 층이 전자 수송 층 상에 형성될 수 있고, 정공 수송 층이 방출 층 상에 형성될 수 있고, 정공 주입 층이 정공 수송 층 상에 형성될 수 있고, 공통 애노드 층이 정공 주입 층 상에 형성될 수 있다.
후속 실시예들에서, 패턴화된 애노드가 공통 캐소드 층 아래에 위치되는 것으로 도시되어 있다. 그러나, 이러한 실시예들 각각에서, 애노드 및 캐소드는 전술된 바와 같이 전도될 수 있음이 이해되어야 한다.
도 6은 패턴화된 정공 층을 갖는 유기 발광 다이오드 디스플레이를 형성하는 예시적인 방법에서의 다양한 단계들 이후의 디스플레이의 측단면도를 도시한다. 도시된 바와 같이, 단계(102)에서, 애노드들(42)(때때로, 패턴화된 전극들로 지칭됨)이 기판(26) 상에 제공될 수 있다. 다음으로, 단계(104)에서, 정공 층(62)이 침착될 수 있다. (도 5에서와 같이) 블랭킷 층으로서 침착되는 대신에, 도 6에서의 정공 층(62)은, 애노드들(42)만이 정공 층에 의해 커버되고 정공 층의 부분들 사이에 갭(66)이 있도록 침착될 수 있다. 도 6에 단일 층으로서 도시되어 있지만, 정공 층(62)은 (예를 들어, 도 5에 도시된 바와 같이) 정공 주입 층 및 정공 수송 층을 포함할 수 있다는 것이 이해될 수 있다. 정공 층(62)을 불연속 층으로서 형성하는 것은 누설 전류가 인접 애노드들 사이를 통과하는 것을 방지할 수 있다.
마지막으로, 단계(106)에서, 유기 발광 다이오드 디스플레이의 추가 층들이 정공 층 위에 형성될 수 있다. 추가 층들은 디스플레이 픽셀들의 전체 어레이를 연속적인 방식으로 커버하는 블랭킷 층들로서 형성될 수 있다. 방출 층(48), 전자 층(64), 및 캐소드(54)(때때로, 공통 전극으로 지칭됨)는 모두 블랭킷 층들로서 정공 층(62) 위에 형성될 수 있다.
앞서 기술된 바와 같이, 일부 경우에, 패턴화된 전극(42)은, 패턴화된 애노드 층 대신, 패턴화된 캐소드 층일 수 있다. 이러한 실시예들에서, 전자 층(64)은 패턴화된 전극(42) 상에 선택적으로 침착될 수 있다. 전자 층(64) 및 정공 층(62)은 양측 모두가 공통 측방향 전도성 층들로 간주될 수 있다. 따라서, 도 6은 패턴화된 전극들(42) 상에 선택적으로 침착된 공통 측방향 전도성 층을 도시한다. 공통 전극이 측방향 전도성 층 및 패턴화된 전극들 위에 형성된다.
도 7은 선택적으로 변경된 정공 층을 갖는 유기 발광 다이오드 디스플레이를 형성하는 예시적인 방법을 도시한다. 도시된 바와 같이, 단계(202)에서, 애노드들(42)이 기판(26) 상에 형성될 수 있다. 다음으로, 단계(204)에서, 정공 층(62)은 전체 디스플레이에 걸쳐서 블랭킷 층으로서 형성될 수 있다. 앞서 논의된 바와 같이, 정공 층(62)의 전도성은 인접 애노드들 사이에 측방향 누설을 초래할 수 있다. 이러한 측방향 누설을 방지하기 위해, 정공 층은 애노드들 사이에 감소된 전도성의 영역을 갖도록 선택적으로 변경될 수 있다. 이러한 감소된 전도성 영역은 인접 애노드들 사이의 저항을 증가시킬 수 있고, 픽셀들 사이에서의 누화의 발생률(prevalence)을 감소시킬 수 있다.
단계(206)에서, 에너지(70)가 인접 애노드들 사이의 정공 층의 영역(72)을 향해 방출될 수 있다. 에너지(70)는 에너지원(69)(때때로, 광원으로 지칭됨)으로부터 방출될 수 있다. 에너지(70)는 영역(72) 내의 정공 층(62)에 국소 손상을 유도하여, 정공 층의 전도성을 정공 층의 나머지 부분들에 비해 감소시킬 수 있다. 에너지원(69)은 자외선 광원, 레이저 광원, 전자 빔, 집속 이온 빔(focused-ion beam, FIB), 가스 클러스터 이온 빔(gas-cluster ion beam), 또는 임의의 다른 원하는 타입의 에너지원일 수 있다. 도 7은 에너지(70)가 마스크(74)를 통해 정공 층(62)을 향해 방출되는 일 실시예를 도시한다. 마스크(74)는 영역(72)만이 에너지(70)에 노출되는 것을 보장할 수 있다. 예를 들어, 자외선 광원이 사용되는 실시예들에서, 마스크(74)는 영역(72)만이 자외선 광(70)에 노출되는 것을 보장할 수 있다. 마스크(74)는, 에너지(70)가 마스크를 통과하는 것을 방지하기 위해 에너지(70)에 대해 불투명할 수 있으며, 영역(72)과 중첩되면서 에너지가 영역(72)에 도달할 수 있게 하는 개구를 가질 수 있다. 정공 층(62)의 영역(72)에서, 에너지에 대한 노출은 전도성을 감소시키는 화학적 변화 또는 형태학적 변화를 유도할 수 있다. 일부 실시예들에서, 에너지(70)는 정공 층(62)의 부분들을 물리적으로 제거할 만큼 충분히 강력할 수 있다.
마지막으로, 단계(208)에서, 방출 층(48), 전자 층(64), 및 캐소드(54)가 형성될 수 있다. 방출 층, 전자 층, 및 캐소드는 또한 블랭킷 층들로서 형성될 수 있다. 추가 층들이 형성된 후에, 정공 층(62)의 영역(72)의 감소된 전도성은 인접 애노드들 사이에서의 측방향 누설을 감소시킬 것이다.
도 7은 감소된 전도성 영역을 형성하기 위해 모든 영역(72)이 손상되는 것으로 도시한다(즉, 도 7에서의 영역(72)에서 정공 층(62)의 전체 깊이가 손상됨). 그러나, 이 예는 단지 예시적인 것이다. 감소된 전도성 영역은 정공 층의 일부 또는 전부를 통하여 연장될 수 있다. 또한, 정공 층(62)은 정공 주입 층 및 정공 수송 층을 포함할 수 있다. 정공 주입 층 및 정공 수송 층 양측 모두의 일부 또는 전부는 감소된 전도성 영역을 포함할 수 있다. 추가로, 정공 층을 침착시킨 직후에(그리고 추가 층들을 침착시키기 전에) 발생하는 에너지 노출의 예는 단지 예시적인 것이다. 원한다면, 에너지 노출은, 방출 층을 침착시킨 후에, 전자 층을 침착시킨 후에, 또는 캐소드를 침착시킨 후에 발생할 수 있다. 원한다면, 다수의 에너지 노출 단계들이 수행될 수 있다.
마스크(74)는, 또한, 도 8에 도시된 바와 같이, 도 7의 공정으로부터 생략될 수 있다. 도 8은 마스크를 사용함이 없이 선택적으로 변경된 정공 층을 갖는 유기 발광 다이오드 디스플레이를 형성하는 예시적인 방법을 도시한다. 도시된 바와 같이, 단계(302)에서, 애노드들(42)이 기판(26) 상에 형성될 수 있다. 다음으로, 단계(304)에서, 정공 층(62)은 전체 디스플레이에 걸쳐서 블랭킷 층으로서 형성될 수 있다. 단계(306)에서, 에너지원(69)은 개재하는 마스크 층 없이 에너지(70)를 정공 층(62)의 영역(72)에 직접 인가할 수 있다. 마스킹 층의 부재 이외에, 도 8에서의 단계들(302, 304, 306, 308)은 도 7에서의 단계들(202, 204, 206, 208)과 동일할 수 있다. 마스킹 층은, 일례로서, 에너지원(69)이 레이저 광원인 실시예들에서 생략될 수 있다.
도 7 및 도 8에서, 정공 층(62)은 층의 전도성을 선택적으로 감소시키기 위해 에너지에 노출되는 것으로 도시되어 있다. 그러나, 디스플레이 내의 임의의 층이 전도성을 선택적으로 감소시키기 위해 에너지에 노출될 수 있다는 것이 이해되어야 한다.
도 9는 디스플레이의 정공 층 내에 감소된 전도성 영역을 갖는 유기 발광 다이오드 디스플레이를 형성하는 또 다른 예시적인 방법을 도시한다. 단계(402)에서, 애노드들(42)이 픽셀 정의 층들(PDL)(76) 사이에 형성될 수 있다. 도 4와 관련하여 앞서 기술된 바와 같이, 픽셀 정의 층들(76)은 선택적으로 디스플레이의 애노드들 사이의 기판(26) 상에 형성될 수 있다. 도 9에서의 단계(404)에서, 플루오르화된 자가-정렬 단층(SAM)(78)이 각각의 픽셀 정의 층 상에 형성될 수 있다. 플루오르화된 SAM은 탄화수소 단위에 결합되는 플루오로카본 단위를 포함할 수 있다. 각각의 픽셀 정의 층 상에 플루오르화된 SAM을 형성한 후에, 단계(406)에서 OLED 스택의 층들이 형성될 수 있다. 정공 층(62)은 애노드들 및 픽셀 정의 층들(통합된 플루오르화된 자가-정렬 단층들을 포함함) 위에 형성될 수 있다. 방출 층(48), 전자 층(64), 및 캐소드(54)가 정공 층 위에 형성될 수 있다. 플루오르화된 SAM(78)은 π-π*스태킹(π-π*stacking)을 방해함으로써 위에 놓인 정공 층(62)의 분자 스태킹(molecular stacking)을 방해할 수 있다. 정공 층의 장애 영역(즉, 영역(80))은 정공 층의 영향받지 않은 부분들에 비해 감소된 전도성을 가질 수 있다. 감소된 전도성 영역(80)은 인접 애노드들 사이에서의 측방향 누설을 감소시키는 데 도움이 될 수 있다.
도 10은 픽셀들 사이에서의 누화를 방지하기 위해 누설 전류 싱크가 제공될 수 있는 예시적인 유기 발광 다이오드 픽셀(22)의 일부분을 도시한다. 도시된 바와 같이, 픽셀은 (도 3과 관련하여 기술된 바와 같이) 구동 트랜지스터(32) 및 발광 다이오드(38)를 포함할 수 있다. 픽셀은 방출 트랜지스터(82)를 포함할 수 있다. 방출 트랜지스터(82)는 구동 트랜지스터(32)와 직렬로 커플링될 수 있다. 트랜지스터(82)와 같은 방출 트랜지스터들은 때때로 방출 인에이블 트랜지스터들로 지칭될 수 있는데, 그 이유는 방출 트랜지스터들이 턴온될 때 광 방출이 인에이블되기 때문이다. 도 10의 구성에서, 예를 들어, 구동 트랜지스터(32)는, 발광 다이오드(38)를 통해 원하는 양의 구동 전류를 발생시키고 그에 의해 방출 트랜지스터(82)가 턴온되었을 때에만 원하는 양의 광(40)을 방출하도록 조정될 수 있다. 방출 트랜지스터(82)가 오프일 때, 다른 픽셀 제어 회로 동작들(예컨대, 데이터 로딩, 구동 트랜지스터(32)의 임계 전압에 대한 발광 구동 전류의 의존성을 제거하기 위한 임계 전압 보상 등)이 수행될 수 있다. 방출 트랜지스터(82)는 방출 제어 신호(EM)에 의해 제어될 수 있다.
도 10에 도시된 바와 같이, 픽셀(22)은 디스플레이 내의 측방향 누설을 감소시키는 데 사용되는 트랜지스터(84)(때때로, 누설 전류 제어 트랜지스터로 지칭됨)를 포함할 수 있다. 앞서 논의된 바와 같이, 유기 발광 다이오드 디스플레이들에서, 누설 전류는 이웃 픽셀들에 전달될 수 있고, 의도되지 않은 광 방출을 야기할 수 있다. 이러한 의도되지 않은 광 방출은 누설 전류가 이웃 픽셀의 발광 다이오드를 통과할 때 야기된다. 누설 전류가 이웃 픽셀들의 발광 다이오드들을 통과하는 것을 방지하기 위해, 픽셀들은 저임피던스 경로를 포함하여 누설 전류를 싱크(sink)시킬 수 있다. 트랜지스터(84)는 노드(86)와 접지 단자(88) 사이에 커플링될 수 있다. 접지 단자(88)는 아날로그 접지(analog ground)(즉, 0 볼트)일 수 있는 반면, 발광 다이오드에 대한 접지 전원 전압(즉, ELVSS)은 네거티브 전압일 수 있다. 노드(86)는 방출 트랜지스터(82)와 구동 트랜지스터(32) 사이에 개재될 수 있다. 트랜지스터(84)의 게이트는 바이어스 전압(VBIAS)을 수신할 수 있다. 바이어스 전압이 트랜지스터(84)를 턴온시키도록 제어될 때, 누설 전류에 대해 저임피던스 경로가 제공될 수 있다. 트랜지스터(84)를 통해 누설 전류를 접지로 지향시킴으로써, 누설 전류는 발광 다이오드에 도달하지 않고 발광 다이오드가 우발적으로 광을 방출하게 할 수 없다. 누설 전류 제어 트랜지스터의 역할을 혼란스럽지 않게 하기 위해, 유기 발광 다이오드 픽셀(22)의 추가 세부사항들이 도 10에서는 생략되었다. 그러나, 픽셀(22)은 추가 회로부(즉, 데이터 로딩 및/또는 임계 전압 보상을 구현하기 위한 스위칭 트랜지스터들, 추가 방출 트랜지스터들, 데이터를 저장하기 위한 커패시터 등)를 포함할 수 있다는 것이 이해될 수 있다.
일부 실시예들에서, VBIAS는 글로벌 바이어스 전압일 수 있다. 다시 말해, 전체 디스플레이 내의 모든 픽셀이 VBIAS에 대한 동일한 전압 값을 수신할 수 있다. 그러나, 이는 불필요한 전력 소비를 야기할 수 있다. 방출 트랜지스터(82)가 오프인 경우, 발광 다이오드(38)는 (누설 전류가 존재하는 것과 무관하게) 광을 방출하는 것이 방지된다. 따라서, 방출 트랜지스터(82)가 오프인 동안 누설 경로를 제어함으로써 소비되는 전력은 불필요하다.
측방향 누설로 인한 픽셀 누화를 여전히 감소시키면서 디스플레이 내의 전력 소비를 감소시키기 위해, 바이어스 전압(VBIAS)은 방출 제어 신호(EM)와 연동하여 행 단위로 제어될 수 있다. 도 11에 도시된 바와 같이, 디스플레이의 제1 행과 연관된 방출 제어 신호(EM1)는 광 방출을 인에이블시키기 위해 t0에서 어써트될 수 있다. 또한, t0에서, 제1 행과 연관된 바이어스 전압(VBIAS,1)은 픽셀 내에 누설 전류 싱크를 제공하기 위해 상승될 수 있다. 유사하게, 디스플레이의 제2 행과 연관된 방출 제어 신호(EM2)는 광 방출을 인에이블시키기 위해 t1에서 어써트될 수 있다. 또한, t1에서, 제2 행과 연관된 바이어스 전압(VBIAS,2)은 픽셀 내에 누설 전류 싱크를 제공하기 위해 상승될 수 있다. 이러한 타이밍은 디스플레이의 각각의 행에 대해 계속될 수 있다. 디스플레이의 마지막 행과 연관된 방출 제어 신호(EMn)는 광 방출을 인에이블시키기 위해 t2에서 어써트될 수 있다. 또한, t2에서, 마지막 행과 연관된 바이어스 전압(VBIAS,n)은 픽셀 내에 누설 전류 싱크를 제공하기 위해 상승될 수 있다. 각각의 행에 대한 바이어스 전압은 그 행에 대한 방출 제어 신호가 디-어써트(deassert)될 때 낮아질 수 있다. 다시 말해, 전류 누설 제어 트랜지스터는 방출 트랜지스터가 어써트 및 디-어써트되는 것과 연동하여 어써트 및 디-어써트된다. 누설 전류 트랜지스터는 방출 트랜지스터가 어써트되는 동안 항상 어써트될 수 있고, 누설 전류 트랜지스터는 방출 트랜지스터가 디-어써트되는 동안 항상 디-어써트될 수 있다.
도 12는 측방향 누설이 감소된 유기 발광 다이오드 디스플레이의 또 다른 실시예를 도시한다. 도 12에 도시된 바와 같이, 애노드들(42)이 기판(26) 상에 형성될 수 있다. 정공 층(62)(이는 정공 주입 층 및 정공 수송 층을 포함할 수 있음)이 애노드들 위에 형성될 수 있고, 방출 층(48)이 정공 층 위에 형성될 수 있고, 전자 층(64)(이는 전자 주입 층 및 전자 수송 층을 포함할 수 있음)이 방출 층 위에 형성될 수 있다. 투명 전도성 재료로부터 형성될 수 있는 캐소드(54)가 전자 층 위에 위치될 수 있다.
도 12의 유기 발광 다이오드 디스플레이는 추가 전도성 층(90)을 포함할 수 있다. 전도성 층(90)(때때로, 전도성 접촉부로 지칭됨)은 바이어스 전압에 커플링될 수 있다. 전도성 층을 적절한 전압으로 바이어싱하는 것은 전도성 층이, 다른 방식으로는 인접 애노드들 사이를 지날 수 있는 누설 전류들에 대한 싱크로서 작용하게 할 수 있다. 전도성 접촉부들(90)은 디스플레이의 각각의 행과 각각의 열 사이에 (즉, 디스플레이의 각각의 애노드에 대한 개구들을 가지면서) 형성될 수 있다. 대안으로, 전도성 접촉부들은 디스플레이의 열들 사이에만 또는 디스플레이의 행들 사이에만 형성될 수 있다. 일부 실시예들에서, 픽셀들 사이의 수평 누화는 디스플레이를 방해할 위험이 더 크다. 이러한 실시예들에서, 바이어스 전압에 커플링된 전도성 접촉부들이 디스플레이의 인접 열들 사이에 형성될 수 있다. 이러한 예들은 단지 예시적인 것이며, 전도성 층들은 애노드들 사이에서의 측방향 누설을 감소시키기 위해 임의의 원하는 위치에 형성될 수 있다.
전도성 층(90)은 애노드들(42)과 동일한 재료로부터 형성될 수 있다. 애노드들(42)은 정공 층(62)과 접촉하도록 이미 최적화될 수 있다. 따라서, 애노드들과 동일한 재료로부터 전도성 층(90)을 형성하는 것은 전도성 층(90) 및 정공 층(62)이 호환가능할 것임을 보장한다. 애노드들(42) 및 전도성 접촉부들(90)은, 또한, 원한다면, 동일한 프로세싱 단계에서 형성될 수 있다. 애노드들(42)과 동일한 재료로부터 형성되는 전도성 접촉부들(90)의 예는 단지 예시적인 것이다. 전도성 접촉부들(90)은, 원한다면, 애노드들(42)과는 상이한 재료로부터 형성될 수 있다. 전도성 접촉부들(90)은 임의의 원하는 바이어스 전압에 커플링될 수 있다. 일부 경우에, 바이어스 전압의 값은 전력 소비와 누설 감소의 효능 사이의 트레이드오프(trade-off)를 가질 수 있다. 바이어스 전압의 값은 이러한 2개의 인자들에 기초하여 그리고 디스플레이의 특정 응용에 따라 최적화될 수 있다.
도 13은 인접 애노드들 사이에서의 전도성 및 측방향 누설을 감소시키기 위해 트렌치를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 애노드들(42)이 기판(26)과 같은 기판 상에 형성될 수 있다. 트렌치(92)가 기판(26)에 형성될 수 있다. 정공 층(62), 방출 층(48), 전자 층(64), 및 캐소드(54)와 같은 OLED 층들이 어레이에 걸쳐서 침착될 때, 트렌치는 각각의 층이 트렌치 내의 그리고 그 위의 영역들에서 더 낮아지게 할 수 있다. 예를 들어, 정공 층(62)은 트렌치 내에 형성되는 제1 부분 및 제1 부분보다 더 높은 평면 내에 형성된 트렌치 내에 형성되지 않는 제2 부분을 가질 수 있다. 방출 층(48)은 트렌치 위에 형성되는 제1 부분 및 제1 부분보다 더 높은 평면 내에 형성된 트렌치 위에 형성되지 않는 제2 부분을 가질 수 있다. 전자 층(64)은 트렌치 위에 형성되는 제1 부분 및 제1 부분보다 더 높은 평면 내에 형성된 트렌치 위에 형성되지 않는 제2 부분을 가질 수 있다. 캐소드(54)는 트렌치 위에 형성되는 제1 부분 및 제1 부분보다 더 높은 평면 내에 형성된 트렌치 위에 형성되지 않는 제2 부분을 가질 수 있다. 도시된 바와 같이, 정공 층(62)은 트렌치(92) 내에 형성되는 부분을 가질 수 있다. 트렌치(92) 내의 정공 층(62)의 그 부분은 기판(26)에 의해 둘러싸일 수 있다. 방출 층(48)은 정공 층(62)의 부분들 사이에 개재된 트렌치(92) 위에 일부분을 가질 수 있다. 전자 층(64)은 방출 층(48)의 부분들 사이에 개재된 트렌치(92) 위에 일부분을 가질 수 있다. 캐소드(54)는 전자 층(64)의 부분들 사이에 개재된 트렌치(92) 위에 일부분을 가질 수 있다.
OLED 층들을 침착시키기 전에 기판 내에 트렌치(92)를 형성함으로써, OLED 층들의 연속성이 파괴되어, 인접 애노드들 사이에서의 전도성을 감소시키고 전류 누설을 억제할 수 있다. 정공 층(62)은 누설 전류를 전도시키는 것에 가장 민감할 수 있다. 정공 층의 트렌치와의 연속성을 파괴함으로써, 누설이 감소될 수 있다.
원한다면, 트렌치(92)의 깊이 및 캐소드 층(54)의 두께는 캐소드(54)가 연속 층으로 유지되게 하도록 선택될 수 있다. 트렌치의 깊이가 충분히 감소되는 경우, 트렌치 위의 캐소드의 부분은 트렌치와 중첩되지 않는 캐소드의 부분과 접촉할 것이다. 이는 어레이에 걸쳐서 캐소드의 연속성을 유지할 것이다. 캐소드의 두께를 증가시키는 것은, 또한, 하부 트렌치에도 불구하고 연속 캐소드 층을 보장하는 것에 도움이 될 수 있다.
도 14는 유기 발광 다이오드 디스플레이의 애노드들 사이에 절연 구조물을 형성함으로써 유기 발광 다이오드 디스플레이에서 측방향 누설을 감소시키는 예시적인 방법을 도시한다. 단계(502)에서, 애노드들(42)은 기판(26) 상에 형성될 수 있다. 다음으로, 단계(504)에서, 절연 층(94)이 전체 디스플레이에 걸쳐서 블랭킷 층으로서 형성될 수 있다. 절연 층(94)은 임의의 원하는 절연 재료로부터 형성될 수 있다. 절연 층(94)을 침착시킨 후에, 추가 층(96)이 절연 층(94) 위에 형성될 수 있다. 층(96)은 전체 디스플레이에 걸쳐서 블랭킷 층으로서 형성될 수 있다. 층(96)은 전도성 재료 또는 절연 재료로부터 형성될 수 있다. 단계(508)에서, 층(96)은 애노드들(42) 위의 층(96)의 부분들을 제거하도록 에칭될 수 있다. 층(96)의 부분들은 디스플레이 내의 인접 애노드들 사이의 영역들에 유지될 수 있다. 이어서, 절연 층(94)이 단계(510)에서 에칭될 수 있다. 원한다면, 층(96)은 절연 층(94)의 에칭을 위한 마스킹 층으로서 작용할 수 있다. 대안으로, 원한다면, 추가 마스킹 층이 사용될 수 있다. 절연 층(94)의 에칭은 영역들(98) 내의 절연 층(94)의 부분들이 제거되게 하는 경미한 등방성의 에칭일 수 있다. 애노드들(42) 사이의 생성된 구조물(즉, 구조물(95))은, 절연 층(94)과 중첩되지 않는 층(96)의 돌출 부분들을 갖는 T-형상을 가질 수 있다. 절연 구조물(95)은 애노드들(42) 사이의 OLED 층들의 연속성을 파괴하여, 디스플레이 내에서의 측방향 누설을 감소시킬 수 있다.
단계(512)는 OLED 층들 및 캐소드(54)가 애노드들 및 절연 구조물 위에 형성된 후의 유기 발광 다이오드 디스플레이의 측단면도를 도시한다. 도시된 바와 같이, 정공 층(62), 방출 층(48), 전자 층(64), 및 캐소드(54)는 전체 어레이에 걸쳐서 블랭킷 층들로서 침착될 수 있다. 따라서, 각각의 층은 절연 구조물(95) 상의 일부분 및 애노드들(42) 위의 다른 부분을 갖는다. 예를 들어, 정공 층(62)은, 애노드들(42)과 중첩되고 직접 접촉하는 제1 부분들, 및 구조물(95)과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다. 방출 층(48)은, 정공 층(62)의 제1 부분들과 중첩되고 직접 접촉하는 제1 부분들, 및 정공 층(62)의 제2 부분과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다. 전자 층(64)은, 방출 층(48)의 제1 부분들과 중첩되고 직접 접촉하는 제1 부분들, 및 방출 층(48)의 제2 부분과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다. 캐소드(54)는, 전자 층(64)의 제1 부분들과 중첩되고 직접 접촉하는 제1 부분들, 및 전자 층(64)의 제2 부분과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다.
캐소드(54)의 연속성을 유지하기 위해, 구조물(95)의 층(96)은 전도성 재료로부터 형성될 수 있다. 따라서, 층들의 두께가 적절하게 선택될 때, 애노드들과 중첩되는 캐소드(54)의 부분들은 층(96)과 직접 접촉할 수 있고 그에 의해 전기적으로 접속될 수 있다. 층(96)은, 또한, 캐소드(54)의 측방향 저항률을 감소시킬 수 있는데, 이는 디스플레이 내에서의 전력 소비를 감소시키는 것에 도움이 될 수 있다.
도 15는 감소된 측방향 누설을 위한 테이퍼형 절연 구조물을 갖는 유기 발광 다이오드 디스플레이를 형성하는 예시적인 방법을 도시한다. 단계(602)에서, 애노드들(42)은 기판(26) 상에 형성될 수 있다. 다음으로, 단계(604)에서, 절연 구조물(99)이 디스플레이 내의 인접 애노드들(42) 사이에 형성될 수 있다. 절연 구조물(99)은 임의의 원하는 절연 재료로부터 형성될 수 있다. 절연 구조물(99)은 테이퍼형 형상을 가질 수 있다. 절연 구조물(99)의 상부 표면은 제1 폭을 가질 수 있는 반면, 절연 구조물(99)의 하부 표면은 제1 폭보다 작은 제2 폭을 가질 수 있다. 절연 구조물은 사다리꼴 단면 형상을 가질 수 있다. 절연 구조물은 3 마이크로미터 미만의, 5 마이크로미터 미만의, 10 마이크로미터 미만의, 1 마이크로미터 초과의, 1 내지 5 마이크로미터의, 또는 임의의 다른 원하는 높이일 수 있다. 절연 구조물(99)에 대한 크기 및 형상의 이러한 예들은 단지 예시적인 것이다. 절연 구조물(99)은 임의의 원하는 형상 및 치수들을 가질 수 있다.
단계(606)에서, OLED 층들 및 캐소드는 디스플레이에 걸쳐서 블랭킷 층들로서 형성될 수 있다. 절연 구조물(99)의 존재는 OLED 층들의 연속성이 방해되게 하여, OLED 층들을 통한 애노드들 사이에서의 측방향 누설을 감소시킬 수 있다. 도 15의 측단면도에 도시된 바와 같이, 정공 층(62)은, 애노드들(42)과 중첩되고 직접 접촉하는 제1 부분들, 및 절연 구조물(99)과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다. 방출 층(48)은, 정공 층(62)의 제1 부분들과 중첩되고 직접 접촉하는 제1 부분들, 및 정공 층(62)의 제2 부분과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다. 전자 층(64)은, 방출 층(48)의 제1 부분들과 중첩되고 직접 접촉하는 제1 부분들, 및 방출 층(48)의 제2 부분과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다. 캐소드(54)는, 전자 층(64)의 제1 부분들과 중첩되고 직접 접촉하는 제1 부분들, 및 전자 층(64)의 제2 부분과 중첩되고 직접 접촉하는 제2 부분을 가질 수 있다.
구조물이 인접 애노드들(42) 사이에 포함되어, 정공 층(62)의 연속성을 방해함으로써, 이에 의해, 애노드들 사이에서의 측방향 누설을 감소시키는 이전의 예들이 기술되었다(예컨대, 도 14 및 도 15). 다른 예시적인 예에서, 픽셀 정의 층은 인접 애노드들 사이에서의 정공 층(62)의 연속성을 방해하는 데 사용될 수 있다. 도 16은 정공 층(62)의 연속성을 방해하는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다.
도 16에 도시된 바와 같이, 픽셀 정의 층(76)은 디스플레이의 애노드들 사이의 기판(26) 상에 형성될 수 있다. 픽셀 정의 층은 불투명할 수 있고, 따라서, 광을 방출하는 각각의 픽셀의 영역을 정의할 수 있다. 픽셀 정의 층들은 임의의 원하는 재료로부터 형성될 수 있다. 픽셀 정의 층들은 하나 이상의 재료들(예컨대, 실리콘 질화물, 실리콘 이산화물 등)로부터 형성될 수 있다. 픽셀 정의 층들은, 또한, 원한다면, 유기 재료로부터 형성될 수 있다. 각각의 픽셀 정의 층의 형상은 위에 놓인 유기 발광 다이오드 디스플레이 층들에 불연속부들을 생성할 수 있다. 앞서 논의된 바와 같이, (정공 층(62)을 통한 측방향 누설을 방지하기 위해) 정공 층(62) 내에 불연속부들을 생성하는 것이 바람직할 수 있다. 그러나, 디스플레이 내의 하나 이상의 다른 층들(예컨대, 캐소드(54))에서 연속성을 유지하는 것이 또한 바람직할 수 있다. 따라서, 픽셀 정의 층들의 형상은, 픽셀 정의 층 위에 침착된 정공 층(62)이 불연속부들을 갖는 반면에 픽셀 정의 층들 위에 침착된 캐소드(54)는 불연속부들을 갖지 않도록, 설계될 수 있다. 방출 층(48) 및 전자 층(64)은, 선택적으로, 불연속부들을 가질 수 있다. 픽셀 정의 층(76)은 이러한 불연속부들 및 연속부들을 이루는 데 도움이 되는 임의의 원하는 형상을 가질 수 있다. 예를 들어, 각각의 픽셀 정의 층은 급경사의 측벽, 언더컷을 갖는 측벽, 또는 복수의 곡선들을 갖는 측벽(예컨대, 스캘럽형 측벽(sidewall scalloping))을 가질 수 있다.
도 17은 정공 층의 연속성을 방해하기 위해 급경사의 측벽을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 도시된 바와 같이, 픽셀 정의 층(76)은 상부(상측) 표면(112) 및 측벽 표면(114)(때때로, 측벽, 측부 표면, 또는 에지 표면으로 지칭됨)을 갖는다. 측벽 표면(114)은 애노드(42)의 상부 표면(118)에 대해 각도(116)를 가질 수 있다. 애노드(42)의 상부 표면(118)은 픽셀 정의 층(76)의 상부 표면(112)에 평행할 수 있다. 각도(116)는 임의의 원하는 각도(예컨대, 70° 초과, 75° 초과, 80° 초과, 85° 초과, 88° 초과, 90° 초과, 95° 초과, 70° 미만, 75° 미만, 80° 미만, 85° 미만, 88° 미만, 90° 미만, 95° 미만, 75° 내지 90°, 80° 내지 90°, 85° 내지 90° 등)일 수 있다. 도 17에 도시된 바와 같이, 정공 층(62)이 픽셀 정의 층(76) 위에 침착될 때, 불연속부(120)가 생성된다. 이러한 방식으로, 정공 층(62)은 불연속부의 제1 면 상에 형성되는 제1 부분(예컨대, PDL(76)의 상부 표면(112) 위의 부분), 및 제1 부분으로부터 전기적으로 격리된 불연속부의 반대편 제2 면 상에 형성되는 제2 부분을 가질 수 있다. 따라서, 제1 픽셀 위의 정공 층(62)의 부분은 인접한 제2 픽셀 위의 정공 층(62)의 부분으로부터 전기적으로 격리될 수 있다. 추가로, 도 17에 도시된 바와 같이, 불연속부(120)는 캐소드 층(54)으로 연장되지 않는다. 캐소드 층(54)의 연속성을 유지하는 것은 유기 발광 다이오드 디스플레이의 적절한 동작을 보장한다.
원한다면, 애노드(42)는 유기 발광 다이오드 층들에서 원하는 불연속부들 및 연속부들을 이루는 데 도움이 되도록 상이한 높이들을 갖는 부분들을 가질 수 있다. 도 17에 도시된 바와 같이, 애노드(42)는 제1 영역(예컨대, 픽셀 정의 층(76)에 의해 중첩되지 않는 애노드의 부분)에서 제1 높이(122)를 가질 수 있고, 제2 영역(예컨대, 픽셀 정의 층(76)에 의해 중첩되는 애노드의 부분)에서 제2 높이(124)를 가질 수 있다. 제2 높이(124)는 제1 높이(122)보다 클 수 있다. 이러한 예는 단지 예시적인 것이다. 애노드(42)는, 원한다면, 애노드에 걸쳐서 동일한 높이를 갖는 상부 표면을 가질 수 있다. 본 발명의 모든 실시예들에 대해, 애노드들은 애노드의 상부 표면에 걸쳐서 일관된 높이를 가질 수 있거나, 또는 상이한 높이들을 갖는 하나 이상의 부분들을 가질 수 있다.
도 18은 정공 층의 연속성을 방해하기 위해 언더컷을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 도 18에 도시된 바와 같이, 픽셀 정의 층(76)은 상부(상측) 표면(112) 및 측벽 표면(114)(때때로, 측벽, 측부 표면, 또는 에지 표면으로 지칭됨)을 갖는다. 측벽(114)은 정공 층(62)에 불연속부를 생성하는 것에 도움이 되는 언더컷(126)을 갖는다. 언더컷(126)은 측벽(114) 내의 리세스(recess)로 간주될 수 있다. 측벽(114)은 수직 하향으로 (예컨대, 네거티브 Z-방향으로) 연장될 수 있다. 언더컷(126) 위에서, 측벽은, 또한, 네거티브 X-방향으로 연장될 수 있다. 언더컷(126)을 형성하기 위해, 측벽은 포지티브 X-방향으로 연장될 수 있다. 이러한 방식으로, 픽셀 정의 층(76)의 일부분이 리세스(128)와 중첩될 수 있다. 도 18에 도시된 바와 같이, 정공 층(62)이 픽셀 정의 층(76) 위에 침착될 때, 언더컷(126)이 불연속부를 생성한다. 정공 층(62)은 불연속부의 제1 면 상에 형성되는 제1 부분(예컨대, PDL(76)의 상부 표면(112) 위의 부분), 및 제1 부분으로부터 전기적으로 격리된 불연속부의 반대편 제2 면 상에 형성되는 제2 부분을 가질 수 있다. 따라서, 제1 픽셀 위의 정공 층(62)의 부분은 인접한 제2 픽셀 위의 정공 층(62)의 부분으로부터 전기적으로 격리될 수 있다. 추가로, 도 18에 도시된 바와 같이, 방출 층(48), 전자 층(64), 및 캐소드 층(54)은 (언더컷(126)의 존재에도 불구하고) 연속 상태로 유지된다. 캐소드 층(54)의 연속성을 유지하는 것은 유기 발광 다이오드 디스플레이의 적절한 동작을 보장한다.
도 18의 예에서, 픽셀 정의 층(76)은 재료의 단일 층으로서 도시된다. 그러나, 픽셀 정의 층의 측벽에 원하는 언더컷 형상을 형성하는 데 도움이 되도록 하기 위해, 픽셀 정의 층은 다수의 재료 층들로부터 형성될 수 있다.
도 19는 정공 층의 연속성을 방해하는 원하는 측벽 표면을 형성하기 위해 다수의 층들을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 픽셀 정의 층은, 하나 이상의 재료 층들을 침착시키고 이어서 그 하나 이상의 재료 층들을 에칭함으로써 형성될 수 있다. 에칭된 층들 및 에칭 공정은 원하는 측벽 형상을 이루도록 조정될 수 있는 다양한 속성들(예컨대, 침착된 재료의 타입, 침착된 재료의 두께, 에칭 공정의 선택도 등)을 가질 수 있다. 도 19는 픽셀 정의 층(76)이 제1 층(76-1), 제2 층(76-2), 및 제3 층(76-3)을 포함하는 일례를 도시한다. 제1 층, 제2 층, 및 제3 층은 임의의 원하는 재료들로부터 형성될 수 있다. 하나의 예시적인 예에서, 층(76-1)은 실리콘 이산화물로부터 형성되고, 층(76-2)은 실리콘 질화물로부터 형성되고, 층(76-3)은 실리콘 이산화물로부터 형성된다.
픽셀 정의 층들(76-1, 76-2, 76-3)은 임의의 원하는 두께들을 가질 수 있다. 도 19에 도시된 바와 같이, 층(76-1)은 제1 두께(130)를 갖고, 층(76-2)은 제2 두께(132)를 갖고, 층(76-3)은 제3 두께(134)를 갖는다. 두께들은 동일할 수 있거나, 또는 상이할 수 있다. 하나의 예시적인 예에서, 두께(132)는 두께(134)와 동일할 수 있는 반면, 두께(130)는 두께들(132, 134)과는 상이할 수 있다(예컨대, 더 작을 수 있음). 다른 예시적인 예에서, 두께들(130, 132, 134)은 모두 동일할 수 있다. 각각의 두께는 임의의 원하는 거리(예컨대, 10 마이크로미터 미만, 1 마이크로미터 미만, 100 나노미터 미만, 80 나노미터 미만, 60 나노미터 미만, 40 나노미터 미만, 30 나노미터 미만, 20 나노미터 미만, 10 마이크로미터 초과, 1 마이크로미터 초과, 100 나노미터 초과, 80 나노미터 초과, 60 나노미터 초과, 40 나노미터 초과, 30 나노미터 초과, 20 나노미터 초과, 20 나노미터 내지 100 나노미터, 20 나노미터 내지 80 나노미터, 20 나노미터 내지 60 나노미터, 40 나노미터 내지 60 나노미터, 20 나노미터 내지 40 나노미터 등)일 수 있다. 일례에서, 층(76-1)은 30 나노미터의 두께를 가질 수 있고, 층(76-2)은 55 나노미터의 두께를 가질 수 있고, 층(76-3)은 55 나노미터의 두께를 가질 수 있다. 다른 예에서, 층(76-1)은 55 나노미터의 두께를 가질 수 있고, 층(76-2)은 55 나노미터의 두께를 가질 수 있고, 층(76-3)은 55 나노미터의 두께를 가질 수 있다.
픽셀 정의 층들(76-1, 76-2, 76-3)은 임의의 원하는 측벽 각도를 갖도록 에칭될 수 있다. 각각의 픽셀 정의 층은 대응하는 측벽 부분을 가질 수 있다. 도 19에 도시된 바와 같이, 층(76-1)은 측벽 부분(114-1)을 갖고, 층(76-2)은 측벽 부분(114-2)을 갖고, 층(76-3)은 측벽 부분(114-3)을 갖는다. 측벽 부분들(114-1, 114-2, 114-3)은 픽셀 정의 층에 대한 측벽(114)을 형성하도록 조합될 수 있다. 각각의 측벽 부분은 평면형일 수 있고, X-축(이는 애노드(42)의 상부 표면(118)에 평행함)에 대해 개개의 각도로 위치될 수 있다. 측벽 부분(114-1)은 X-축에 대해 각도(136)로 위치되고, 측벽 부분(114-2)은 X-축에 대해 각도(138)로 위치되고, 측벽 부분(114-3)은 X-축에 대해 각도(140)로 위치된다. 각도들(136, 138, 140) 각각은 임의의 원하는 각도(예컨대, 30°, 60°, 80°, 100°, 20° 내지 40°, 50° 내지 70°, 95° 내지 110°, 20° 초과, 45° 초과, 60° 초과, 80° 초과, 90° 초과, 95° 초과, 100° 초과, 120° 초과, 20° 미만, 45° 미만, 60° 미만, 80° 미만, 90° 미만, 95° 미만, 100° 미만, 120° 미만 등)일 수 있다. 하나의 예시적인 배열물에서, 각도(136)는 60°일 수 있고, 각도(138)는 100°일 수 있고, 각도(140)는 30°일 수 있다. 이러한 타입의 배열물(예컨대, 여기서 각도(138)는 90° 초과임)은 도 18과 관련하여 기술된 것과 유사한 언더컷을 야기한다. 언더컷은 정공 층(62)이 픽셀 정의 층(76) 위에 침착될 때 불연속부(120)를 생성한다. 이러한 방식으로, 정공 층(62)은 불연속부의 제1 면 상에 형성되는 제1 부분(예컨대, PDL(76) 위의 부분), 및 제1 부분으로부터 전기적으로 격리된 불연속부의 반대편 제2 면 상에 형성되는 제2 부분을 가질 수 있다. 따라서, 제1 픽셀 위의 정공 층(62)의 부분은 인접한 제2 픽셀 위의 정공 층(62)의 부분으로부터 전기적으로 격리될 수 있다. 추가로, 도 19에 도시된 바와 같이, 방출 층(48), 전자 층(64), 및 캐소드 층(54)은 연속 상태로 유지된다. 캐소드 층(54)의 연속성을 유지하는 것은 유기 발광 다이오드 디스플레이의 적절한 동작을 보장한다.
도 20은 정공 층의 연속성을 방해하는 곡선들을 갖는 측벽 표면을 갖는 픽셀 정의 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 이러한 타입의 측벽을 갖는 픽셀 정의 층을 형성하기 위해, 픽셀 정의 층은 유기 유전체 재료로부터 형성될 수 있다. 유기 유전체 재료는 포토리소그래피(예컨대, 광에 대한 노출)를 사용하여 패턴화될 수 있다. 도 20에 도시된 곡선들을 형성하기 위해, 픽셀 정의 층(76)을 패턴화하기 위한 광은 광이 애노드(42)의 상부 표면(118)으로부터 반사되도록 네거티브 Z-방향으로 방출될 수 있다. 광의 파장 및 픽셀 정의 층(76)의 두께는 (박막 간섭 효과로 인해) 정상파(standing wave)가 생성되도록 제어될 수 있다. 이어서, 측벽 프로파일은 정상파의 형상을 반영하여, 측벽 표면(114)이 곡선들을 갖게 할 것이다. 측벽 표면(114)은, 때때로, 스캘럽형 형상 또는 사인곡선형 형상을 갖는 것으로 지칭될 수 있다. 측벽(114)의 사인곡선형 표면은 정공 층(62)이 픽셀 정의 층(76) 위에 침착될 때 불연속부를 생성한다. 정공 층(62)은 불연속부의 제1 면 상에 형성되는 제1 부분(예컨대, PDL(76) 위의 부분), 및 제1 부분으로부터 전기적으로 격리된 불연속부의 반대편 제2 면 상에 형성되는 제2 부분을 가질 수 있다. 따라서, 제1 픽셀 위의 정공 층(62)의 부분은 인접한 제2 픽셀 위의 정공 층(62)의 부분으로부터 전기적으로 격리될 수 있다. 추가로, 도 20에 도시된 바와 같이, 방출 층(48), 전자 층(64), 및 캐소드 층(54)은 연속 상태로 유지된다. 캐소드 층(54)의 연속성을 유지하는 것은 유기 발광 다이오드 디스플레이의 적절한 동작을 보장한다.
도 21은 p-타입 전계 효과 트랜지스터(FET)를 형성하여 측방향 누설을 제거하는 제어 게이트를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 도 21에 도시된 바와 같이, 디스플레이(14)는 기판(26) 상에 애노드들(42)을 포함한다. 정공 층(62)(이는 정공 수송 층 및 정공 주입 층을 포함할 수 있음), 방출 층(48), 전자 층(64)(이는 전자 수송 층 및 전자 주입 층을 포함할 수 있음), 및 공통 전극 층(54)(예컨대, 캐소드)이 애노드들(42) 위에 형성된다. 픽셀 정의 층(76)이 또한 애노드들(42) 사이에 형성된다. 이 실시예에서, 유기 박막 트랜지스터를 형성하기 위해 제어 게이트가 디스플레이 내에 또한 포함된다. 도 21에 도시된 바와 같이, 제어 게이트(142)는 인접 애노드들(42) 사이에 형성될 수 있다. 제어 게이트는 (게이트 유전체 위의) 정공 층(62)으로부터 (게이트 유전체 아래의) 제어 게이트를 절연시키는 유전체 재료(144)(예컨대, 게이트 유전체)에 의해 커버될 수 있다. 유전체 재료(144)는 임의의 원하는 재료(예컨대, 실리콘 이산화물)로부터 형성될 수 있다. 바이어스 전압(예컨대, 포지티브 바이어스 전압)이 게이트(142)에 인가될 때, 정공 층(62)에 의해 형성된 전류 채널이 전기적으로 차단되어, 이에 의해, 인접 애노드들 사이에서의 측방향 누설을 방지할 수 있다. 픽셀 정의 층(76)은 픽셀 정의 층(76)이 제어 게이트(142)와 중첩되지 않도록 패턴화될 수 있다. 다시 말해, 픽셀 정의 층(76)은 제어 게이트와 중첩되는 리세스(때때로, 개구, 슬롯, 또는 구멍으로도 지칭됨)를 가질 수 있다.
제어 게이트(142)는 임의의 원하는 전도성 재료로부터 형성되는 전도성 층일 수 있다. 예를 들어, 제어 게이트(142)는 알루미늄, 인듐 주석 산화물(ITO), 또는 다른 원하는 전도성 재료로부터 형성될 수 있다. 일부 실시예들에서, 제어 게이트(142)는 디스플레이 내의 다른 층과 동일한 재료로부터 형성될 수 있다. 이는 더 빠르고 더 저렴한 제조를 허용할 수 있다(그 이유는 디스플레이에 제어 게이트 및 다른 층을 형성하기 위해 단일 제조 단계가 사용될 수 있기 때문임). 도 21의 예에서, 제어 게이트(142)는 애노드 접촉부들(146)과 동일한 층에 형성된다. 접촉부들(146)은 개개의 애노드(42)와 접촉하는 데(예컨대, 개개의 애노드에 신호를 제공하는 데) 사용되는 전도성 층들일 수 있다. 전도성 층(142)은 접촉부들(146)과 동일한 재료로부터 형성될 수 있고/있거나, 접촉부들(146)과 동일한 제조 단계 동안에 형성될 수 있고/있거나, 접촉부들(146)과 동일한 마스크를 사용하여 형성될 수 있고/있거나, (예컨대, 전도성 층(142) 및 접촉부들(146)이 동일 평면에 있도록) 접촉부들(146)과 동일한 평면에 형성될 수 있다.
제어 게이트(142)가 접촉부들(146)과 동일한 층으로부터 형성되는 예는 단지 예시적인 것이다. 도 22에 도시된 다른 실시예에서, 제어 게이트(142)는 애노드들(42)과 동일한 층으로부터 형성될 수 있다. 전도성 층(142)은 애노드들(42)과 동일한 재료로부터 형성될 수 있고/있거나, 애노드들(42)과 동일한 제조 단계 동안에 형성될 수 있고/있거나, 애노드들(42)과 동일한 마스크를 사용하여 형성될 수 있고/있거나, (예컨대, 전도성 층(142) 및 애노드들(42)이 동일 평면에 있도록) 애노드들(42)과 동일한 평면에 형성될 수 있다. 하나의 예시적인 예에서, 층(142) 및 애노드들(42) 양측 모두는 알루미늄으로부터 형성될 수 있다. 도 21과 관련하여 위에서 논의된 바와 유사하게, 도 22에서의 픽셀 정의 층은 제어 게이트(142)와 중첩되는 개구를 갖는다. 유전체 층(144)은 제1 면 및 반대편 제2 면을 가질 수 있으며, 이때 제1 면은 정공 층(62)과 직접 접촉하고 제2 면은 제어 게이트(142)와 직접 접촉한다. 유전체 층은, 또한, 원한다면, 픽셀 정의 층(76)과 직접 접촉할 수 있다(예컨대, 유전체 층의 제1 에지는 픽셀 정의 층의 제1 부분과 접촉할 수 있는 반면, 유전체 층의 제2 에지는 픽셀 정의 층의 제2 부분과 접촉할 수 있음). 도 21 및 도 22의 실시예들에서, 픽셀 정의 층(76)은 유기 재료(때때로, 유기 필름으로 지칭됨)로부터 형성될 수 있다.
도 23은 p-타입 유기 박막 트랜지스터(TFT)를 형성하여 측방향 누설을 제거하는 제어 게이트를 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 도 23의 실시예에서, 디스플레이(14)는 다수의 금속 층들로부터 형성되는 애노드들을 포함한다. 예를 들어, 각각의 애노드는, 전기적으로 접속되는 제1 층(42-1) 및 제2 층(42-2)을 갖는다(예컨대, 층(42-1)은 유전체 층(150) 내의 개구를 통해 층(42-2)과 직접 접촉함). 제1 층(42-1)은 제2 층(42-2)과 동일한 재료 또는 제2 층(42-2)과는 상이한 재료로부터 형성될 수 있다. 하나의 예시적인 실시예에서, 애노드 층(42-1)은 인듐 주석 산화물(ITO)로부터 형성되는 반면, 애노드 층(42-2)은 알루미늄으로부터 형성된다. 이 예는 단지 예시적인 것이며, 각각의 애노드 층은 임의의 원하는 재료로부터 형성될 수 있다.
도 23에 도시된 바와 같이, 유기 박막 트랜지스터를 형성하기 위해 제어 게이트가 디스플레이 내에 또한 포함된다. 도 23에 도시된 바와 같이, 제어 게이트(148)(때때로, 전도성 층으로 지칭됨)는 인접 애노드들(42) 사이에 형성될 수 있다. 구체적으로, 제어 게이트(148)는 인접 애노드들의 제2 층들(42-2) 사이에 형성될 수 있다. 전도성 층(148)은 애노드 층들(42-2)과 동일한 재료로부터 형성될 수 있고/있거나, 애노드 층들(42-2)과 동일한 제조 단계 동안에 형성될 수 있고/있거나, 애노드 층들(42-2)과 동일한 마스크를 사용하여 형성될 수 있고/있거나, (예컨대, 전도성 층(148) 및 애노드 층들(42-2)이 동일 평면에 있도록) 애노드 층들(42-2)과 동일한 평면에 형성될 수 있다. 제어 게이트(148)를 절연시키기 위해(제어 게이트(148)가 인접 애노드에 전기적으로 접속되지 않는 것을 보장함), 절연 층(152)이 제어 게이트와 애노드들 사이에 개재될 수 있다. 절연 층(152)(때때로, 유전체 층(152) 또는 평탄화 층(152)으로 지칭됨)은 실리콘 이산화물(SiO2) 또는 다른 원하는 유전체 재료로부터 형성될 수 있다. 제어 게이트는 제어 게이트를 절연시키고 애노드 층들(42-1, 42-2) 사이에 개재되는 유전체 재료(150)(예컨대, 게이트 유전체)에 의해 커버될 수 있다. 유전체 재료(150)는 임의의 원하는 재료(예컨대, 실리콘 이산화물)로부터 형성될 수 있다. 바이어스 전압(예컨대, 포지티브 바이어스 전압)이 게이트(148)에 인가될 때, 정공 층(62)에 의해 형성된 전류 채널이 전기적으로 차단되어, 이에 의해, 인접 애노드들 사이에서의 측방향 누설을 방지할 수 있다. 픽셀 정의 층(76)(이는 유기 재료로 형성될 수 있음)은 또한 제어 게이트(148) 위에 형성된다. 유전체 층(150)은 제어 게이트(148)와 픽셀 정의 층(76) 사이에 개재될 수 있고, 그들과 직접 접촉할 수 있다.
도 23의 배열물에서, 제어 게이트(148)는 유전체 층(150) 및 픽셀 정의 층(76)에 의해 정공 층(62)으로부터 분리된다. 이 층들의 두께는 인접 애노드들 사이의 측방향 누설을 감소시키기 위해 제어 게이트(148)에 필요한 포지티브 바이어스 전압에 비례할 수 있다.
도 24에 도시된 바와 같이, 유기 발광 다이오드 디스플레이는 픽셀 정의 층(76) 내에 형성되는 제어 게이트(148)를 포함할 수 있다. 포지티브 바이어스 전압을 제어 게이트(148)에 인가할 때, 정공 층(62)에 의해 형성된 전류 채널이 전기적으로 차단되어, 이에 의해, 인접 애노드들 사이에서의 측방향 누설을 방지할 수 있다. 정공 층(62)의 가장 얇은 부분들은 픽셀 정의 층(76)에 인접할 수 있다. 따라서, 픽셀 정의 층(76)에 제어 게이트(148)를 형성하는 것은 제어 게이트(148)가 그의 가장 얇은 지점에서 전류 채널을 제어하게 하여, 누설 전류의 감소를 최대화할 수 있다. 도 24의 배열물은, 또한, 제어 게이트(148)가 애노드 층(42-2)(또는 애노드 층(42-1))과는 별개의 층으로서 형성되게 할 수 있다. 일부 환경에서, 이는 디스플레이를 더 용이하게 제조하게 할 수 있다. 추가로, 도 24에서의 제어 게이트(148)의 위치는 활성 픽셀 영역 내의 홀(hole)들을 한정하며, 따라서 에지 방출을 감소시킨다.
도 24에 도시된 바와 같이, 제어 게이트(148)는 픽셀 정의 층(76) 내에 매립될 수 있다. 제어 게이트는 (예컨대, 제어 게이트의 모든 표면들이 픽셀 정의 층(76)과 직접 접촉하도록) 픽셀 정의 층(76)에 의해 완전히 둘러싸일 수 있다. 픽셀 정의 층(76)은 임의의 원하는 재료(예컨대, 실리콘 이산화물)로부터 형성될 수 있다. 픽셀 정의 층(76) 내에 제어 게이트(148)를 매립하기 위해, 픽셀 정의 층(76)은 다수의 침착 단계들을 이용하여 형성될 수 있다(예컨대, 제1 층이 제어 게이트 아래에 침착되고, 제2 층이 제어 게이트 위에 침착되고, 제3 층이 제어 게이트의 에지들 상에 침착됨).
애노드(42)가 2개의 층들로부터 형성되는 도 23 및 도 24에서의 예는 단지 예시적인 것이다. (본 명세서의 모든 실시예들에서) 유기 발광 다이오드 디스플레이(14)의 애노드는 임의의 원하는 수의 층들로부터 형성될 수 있다. 도 23 및 도 24에 도시된 제어 게이트들은 단층 애노드 또는 다층 애노드를 갖는 디스플레이에서 사용될 수 있다.
도 21 내지 도 24는 모두, 유기 발광 다이오드 디스플레이가 디스플레이 내의 인접 애노드들 사이에서의 측방향 누설을 제어하는 데 사용되는 제어 게이트를 포함하는 실시예들을 도시하였다. 이러한 제어 게이트들은 그리드들, 열들, 또는 다른 원하는 패턴들로 배열될 수 있다.
도 25 및 도 26은 제어 게이트들에 대한 배열물들을 도시하는, 예시적인 유기 발광 다이오드 디스플레이의 평면도들이다. 도 25에 도시된 바와 같이, 제어 게이트(예컨대, 도 21 및 도 22에서의 제어 게이트(142), 또는 도 23 및 도 24에서의 제어 게이트(148))는 디스플레이 내의 각각의 애노드(42) 사이에서 그리드로 배열될 수 있다. 이러한 타입의 배열물에서, 모든 애노드들 사이의 누설이 감소될 것이다. 도 26에 도시된 대안의 실시예에서, 제어 게이트들은 유기 발광 다이오드 디스플레이 내의 픽셀들의 인접 열들 사이에 열들로 배열될 수 있다. 도 26의 제어 게이트들에 의해, 인접 픽셀 열들 사이의 누설이 감소될 것이다. 이러한 타입의 배열물은 공통 열(예컨대, 적색 픽셀들의 열, 녹색 픽셀들의 열, 청색 픽셀들의 열 등)에 동일한 컬러의 픽셀들을 갖는 디스플레이에 적합할 수 있다. 이러한 타입의 배열물에서, 인접 적색 픽셀들 사이에서의 누설은 (원하는 디스플레이 성능을 여전히 유지하면서) 상이한 컬러들의 픽셀들 사이에서의 누설보다 더 허용가능할 수 있다. 따라서, 열들 사이에서의 누설을 감소시키는 것은 만족스러운 디스플레이 성능에 충분할 수 있다. 도 25 및 도 26에 도시된 제어 게이트 패턴들은 단지 예시적인 것이다. 일반적으로, 제어 게이트들은 디스플레이에 걸쳐서 임의의 원하는 방식으로(예컨대, 인접 행들 사이에, 불규칙한 패턴 등등으로) 위치될 수 있다.
인접 픽셀들 사이에서의 측방향 누설에 더하여, 일부 유기 발광 다이오드 디스플레이들은 원하는 효율보다 더 적은 효율을 가질 수 있다. 도 27은 픽셀들의 효율을 증가시키는 데 사용되는 반사 층을 갖는 예시적인 유기 발광 다이오드 디스플레이의 측단면도이다. 도 27에 도시된 바와 같이, 디스플레이(14)는 정공 층(62), 방출 층(48), 전자 층(64), 및 캐소드 층(54)에 의해 커버되는 애노드들(42)을 포함한다. 디스플레이(14)는 애노드들(42) 아래에 반사 층(156)을 추가로 포함할 수 있다. 반사 층(156)은 (애노드들에 의해 커버되지 않은 영역들이 반사 층에 의해 모두 커버되도록) 전체 디스플레이에 걸쳐서 형성될 수 있다. 추가 유전체 층(154)이 반사 층 위에 그리고 애노드들 사이에 형성될 수 있다. 유전체 층(154)은, 원한다면, 픽셀 정의 층일 수 있다. 반사 층(156) 및 유전체 층(154)은 인접 애노드들 사이의 영역들이 효율에 기여하여, 디스플레이 내의 효율을 향상시킬 수 있게 한다.
도 27에서, 반사 층(156)은 애노드들(42) 아래에 그리고 이들과 직접 접촉하도록 형성된다. 따라서, 반사 층(156)은 (예컨대, 애노드들이 반사 층을 통해 함께 단락되지 않는 것을 보장하기 위해) 유전체 재료로부터 형성될 수 있다. 반사 층(156)이 애노드들과 직접 접촉하도록 형성되지 않는(예컨대, 개재 절연 층이 존재함) 실시예들에서, 반사 층은 전도성 또는 비전도성 재료로부터 형성될 수 있다. 반사 층은 임의의 원하는 반사율(예컨대, 90% 초과, 95% 초과, 80% 초과, 60% 초과, 40% 초과, 95% 미만, 90% 미만, 80% 미만, 60% 미만 등)을 가질 수 있다.
측방향 누설로 인한 픽셀-픽셀 커플링을 감소시키기 위해, 애노드들의 크기가 감소될 수 있다. 반사 층이 픽셀의 유효 크기를 증가시키기 때문에, 애노드는 원하는 광 출력을 달성할 만큼 클 필요는 없다. 애노드의 크기를 감소시키는 것은 픽셀 성능을 희생시킴이 없이 인접 애노드들 사이에서의 측방향 누설로 인한 픽셀-픽셀 커플링을 감소시킬 수 있다. 하나의 예시적인 실시예에서, 애노드들의 폭(도 27에서의 거리(158))은 인접 애노드들 사이의 거리(도 27에서의 거리(160))보다 작을 수 있다. 거리(158)는 임의의 원하는 거리(예컨대, 0.1 마이크로미터 미만, 1 마이크로미터 미만, 10 마이크로미터 미만, 50 마이크로미터 미만, 100 마이크로미터 미만, 1000 마이크로미터 미만, 0.1 마이크로미터 초과, 1 마이크로미터 초과, 10 마이크로미터 초과, 50 마이크로미터 초과, 100 마이크로미터 초과, 1000 마이크로미터 초과 등)일 수 있다. 유사하게, 거리(160)는 임의의 원하는 거리(예컨대, 0.1 마이크로미터 미만, 1 마이크로미터 미만, 10 마이크로미터 미만, 50 마이크로미터 미만, 100 마이크로미터 미만, 1000 마이크로미터 미만, 0.1 마이크로미터 초과, 1 마이크로미터 초과, 10 마이크로미터 초과, 50 마이크로미터 초과, 100 마이크로미터 초과, 1000 마이크로미터 초과 등)일 수 있다.
전술한 실시예들 중 하나 이상이, 원한다면, 단일 유기 발광 다이오드 디스플레이에서 조합되어 사용될 수 있다. 또한, 전술한 실시예들에서, 패턴화된 애노드들 상에 공통 측방향 전도성 층(즉, 정공 층(62))이 형성된 예들이 제시된다. 그러나, 각각의 실시예에서, 공통 측방향 전도성 층은, 대신, 패턴화된 캐소드들 상에 형성될 수 있다. 공통 측방향 전도성인 층은, 패턴화된 전극이 캐소드인 실시예들에서, 전자 층일 수 있다. 공통 전극은, 패턴화된 전극이 캐소드인 실시예들에서, 애노드일 수 있다.
추가로, 전술된 실시예들 중 몇몇은 유기 발광 다이오드 디스플레이에서 공통 측방향 전도성 층(예컨대, 정공 층(62))에 불연속부가 생성되는 배열물들을 기술한다. 그러나, 불연속부가 공통 측방향 전도성 층에 생성되는 예는 단지 예시적인 것임이 이해되어야 한다. 일부 실시예들에서, 공통 측방향 전도성 층은, (완전한 불연속부 대신에) 측방향 전도성 층의 전도성을 적어도 부분적으로 감소시키는 박형(thinned) 부분(예컨대, 애노드들 바로 위의 공통 측방향 전도성 층의 부분들보다 더 얇음)을 가져서, 이에 의해, 측방향 누설을 적어도 부분적으로 감소시킬 수 있다. 박형 부분은 애노드들 위의 부분들의 두께의 80% 미만, 애노드들 위의 부분들의 두께의 60% 미만, 애노드들 위의 부분들의 두께의 40% 미만, 애노드들 위의 부분들의 두께의 20% 미만, 애노드들 위의 부분들의 두께의 100% 미만 등인 두께를 가질 수 있다. 공통 측방향 전도성 층이 불연속부를 갖는 실시예들에서, 공통 측방향 전도성 층은 0의 두께를 갖는 박형 부분을 갖는 것으로 간주될 수 있다.
다양한 실시예들에서, 디스플레이는 기판, 및 제1 픽셀 및 제2 픽셀을 포함하는 픽셀들의 어레이를 포함할 수 있다. 제1 픽셀은 기판 상에 제1 유기 발광 다이오드 및 제1 패턴화된 전극을 포함할 수 있고, 제2 픽셀은 기판 상에 제2 유기 발광 다이오드 및 제2 패턴화된 전극을 포함할 수 있다. 디스플레이는, 또한, 제1 유기 발광 다이오드 및 제2 유기 발광 다이오드 양측 모두의 일부를 형성하는 공통 측방향 전도성 층, 및 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 구조물을 포함할 수 있다. 구조물은 제1 패턴화된 전극과 제2 패턴화된 전극 사이의 공통 측방향 전도성 층을 통과하는 누설 전류의 양을 감소시킬 수 있다.
구조물은 바이어스 전압에 커플링되는 전도성 접촉부를 포함할 수 있다. 전도성 접촉부는 기판 상에 형성될 수 있고, 공통 측방향 전도성 층은 제1 및 제2 패턴화된 전극들 및 전도성 접촉부 위에 그리고 이들과 직접 접촉하도록 형성될 수 있다. 전도성 접촉부는 제1 패턴화된 전극 및 제2 패턴화된 전극과 동일한 재료로부터 형성될 수 있다.
구조물은 제1 폭을 갖는 절연 층, 및 제1 폭보다 큰 제2 폭을 갖는 절연 층 위에 형성되는 추가 층을 포함할 수 있다. 구조물은 T자형 구조물일 수 있다. 디스플레이는, 또한, 공통 측방향 전도성 층 위에 형성되는 방출 층, 방출 층 위에 형성되는 추가 공통 측방향 전도성 층, 및 추가 공통 측방향 전도성 층 위에 형성되는 공통 전극을 포함할 수 있다. 공통 전극은 제1 패턴화된 전극들 위의 제1 부분 및 제2 패턴화된 전극들 위의 제2 부분을 갖고, 구조물의 추가 층은 공통 전극의 제1 부분을 공통 전극의 제2 부분에 전기적으로 접속시키는 전도성 층을 포함할 수 있다.
구조물은 절연 구조물을 포함할 수 있고, 절연 구조물은 제1 폭을 갖는 상부 표면 및 제1 폭보다 작은 제2 폭을 갖는 하부 표면을 가질 수 있다. 공통 측방향 전도성 층은 제1 패턴화된 전극 위에 형성되는 제1 부분, 제2 패턴화된 전극 위에 형성되는 제2 부분, 및 절연 구조물 위에 형성되는 제3 부분을 가질 수 있다. 공통 측방향 전도성 층의 제3 부분은 공통 측방향 전도성 층의 제1 부분 및 제2 부분에 전기적으로 접속되지 않을 수 있다.
구조물은 기판 내에 트렌치를 포함할 수 있고, 공통 측방향 전도성 층은 제1 패턴화된 전극 위에 형성되는 제1 부분, 제2 패턴화된 전극 위에 형성되는 제2 부분, 및 트렌치 내에 형성되는 제3 부분을 가질 수 있다. 디스플레이는, 또한, 기판 상에 형성되는 추가 층을 포함할 수 있다. 구조물은 추가 층 내에 트렌치를 포함할 수 있고, 공통 측방향 전도성 층은 제1 패턴화된 전극 위에 형성되는 제1 부분, 제2 패턴화된 전극 위에 형성되는 제2 부분, 및 트렌치 내에 형성되는 제3 부분을 가질 수 있다. 구조물은 공통 측방향 전도성 층의 장애 부분을 포함할 수 있고, 공통 측방향 전도성 층의 장애 부분은 플루오르화된 자가-정렬 단층 위에 형성될 수 있다. 구조물은 제1 패턴화된 전극 및 제2 패턴화된 전극과 중첩되는 공통 측방향 전도성 층의 부분들에 비해 감소된 전도성을 갖는 공통 측방향 전도성 층의 손상된 부분을 포함할 수 있다. 공통 측방향 전도성 층은 측방향 전도성 주입 층 및 측방향 전도성 수송 층을 포함할 수 있다.
다양한 실시예들에서, 방법은, 기판 상에 제1 유기 발광 다이오드 디스플레이 픽셀 및 제2 유기 발광 다이오드 디스플레이 픽셀에 대한 제1 패턴화된 전극 및 제2 패턴화된 전극을 형성하는 단계, 제1 유기 발광 다이오드 디스플레이 픽셀 및 제2 유기 발광 다이오드 디스플레이 픽셀 양측 모두의 일부를 형성하는 제1 패턴화된 전극 및 제2 패턴화된 전극 위에 공통 측방향 전도성 층을 침착시키는 단계, 및 에너지원으로, 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 공통 측방향 전도성 층의 영역을 향해 에너지를 방출하는 단계를 포함할 수 있다. 공통 측방향 전도성 층의 영역은 에너지에 노출되지 않은 공통 측방향 전도성 층의 부분들에 비해 감소된 전도성을 가질 수 있다. 공통 측방향 전도성 층의 영역을 향해 에너지를 방출하는 것은 마스킹 층을 통해 에너지를 방출하는 것을 포함할 수 있고, 마스킹 층은 공통 측방향 전도성 층의 영역과 중첩되는 개구를 가질 수 있다. 에너지원은 자외선 광원 및 레이저 광원 중 하나를 포함할 수 있다. 에너지원은 전자 빔, 집속 이온 빔, 및 가스 클러스터 이온 빔 중 하나를 포함할 수 있다.
다양한 실시예들에서, 구동 트랜지스터, 방출 트랜지스터, 및 제1 전력 공급장치 단자와 제2 전력 공급장치 단자 사이에 직렬로 커플링되는 유기 발광 다이오드, 구동 트랜지스터와 방출 트랜지스터 사이에 개재되는 노드, 및 노드와 접지 단자 사이에 개재되는 누설 전류 제어 트랜지스터를 갖는 유기 발광 다이오드 디스플레이 픽셀을 동작시키는 방법은, 제1 시간에 방출 트랜지스터를 어써트하여 유기 발광 다이오드 디스플레이 픽셀이 광을 방출할 수 있게 하는 단계, 제1 시간에 누설 전류 제어 트랜지스터를 어써트하는 단계, 제2 시간에 방출 트랜지스터를 디-어써트하여 방출 기간 이후에 유기 발광 다이오드 디스플레이 픽셀이 광을 방출하는 것을 방지하는 단계, 및 제2 시간에 누설 전류 제어 트랜지스터를 디-어써트하는 단계를 포함할 수 있다. 누설 전류 제어 트랜지스터는 바이어스 전압을 수신하는 게이트를 가질 수 있다. 누설 전류 제어 트랜지스터는 방출 트랜지스터가 어써트되는 동안 항상 어써트될 수 있고, 누설 전류 제어 트랜지스터는 방출 트랜지스터가 디-어써트되는 동안 항상 디-어써트될 수 있다.
다양한 실시예들에서, 디스플레이는, 기판, 기판 상에 제1 패턴화된 전극을 포함하는 제1 유기 발광 다이오드 픽셀 및 기판 상에 제2 패턴화된 전극을 포함하는 제2 유기 발광 다이오드 픽셀을 포함하는 픽셀들의 어레이, 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 기판 상의 픽셀 정의 층, 및 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 제2 유기 발광 다이오드 픽셀의 일부를 형성하는 제2 부분을 갖는, 픽셀 정의 층 위에 형성되는 측방향 전도성 층을 포함한다. 제1 부분은 픽셀 정의 층에 의해 생성된 측방향 전도성 층 내의 적어도 하나의 불연속부에 의해 제2 부분으로부터 전기적으로 격리될 수 있다.
측방향 전도성 층은 픽셀 정의 층, 제1 패턴화된 전극, 및 제2 패턴화된 전극 위에 그리고 이들과 직접 접촉하도록 형성될 수 있다. 디스플레이는, 또한, 측방향 전도층 위에 형성되는 방출 층 및 방출 층 위에 형성되는 공통 전극을 포함할 수 있다. 픽셀 정의 층은 상부 표면 및 측벽 표면을 가질 수 있고, 측방향 전도성 층 내의 적어도 하나의 불연속부는 측벽 표면 내의 리세스에 의해 생성될 수 있다. 픽셀 정의 층은 상부 표면 및 측벽 표면을 가질 수 있고, 측방향 전도성 층 내의 적어도 하나의 불연속부는 측벽 표면 내의 복수의 곡선들에 의해 생성될 수 있다. 픽셀 정의 층은 상부 표면 및 측벽 표면을 가질 수 있고, 측방향 전도성 층 내의 적어도 하나의 불연속부는 측벽 표면 내의 언더컷에 의해 생성될 수 있다.
픽셀 정의 층은 적어도 제1 재료 층 및 제2 재료 층을 포함할 수 있다. 픽셀 정의 층은 제1 재료 층, 제2 재료 층, 및 제3 재료 층을 포함할 수 있다. 제1 재료 층은 제3 재료 층과 동일한 재료로부터 형성될 수 있고, 제1 재료 층은 제2 재료 층과는 상이한 재료로부터 형성될 수 있다. 제1 재료 층은 실리콘 이산화물로부터 형성될 수 있고, 제2 재료 층은 실리콘 질화물로부터 형성될 수 있고, 제3 재료 층은 실리콘 이산화물로부터 형성될 수 있고, 제2 재료 층은 제1 재료 층과 제3 재료 층 사이에 개재될 수 있다. 제1 재료 층은 제1 두께를 가질 수 있고, 제2 재료 층은 제1 두께와 동일한 제2 두께를 가질 수 있고, 제3 재료 층은 제1 두께와 동일한 제3 두께를 가질 수 있다. 제1 재료 층은 제1 두께를 가질 수 있고, 제2 재료 층은 제2 두께를 가질 수 있고, 제3 재료 층은 제3 두께를 가질 수 있고, 제1 두께와 제3 두께는 상이할 수 있다. 제1 재료 층은 제1 패턴화된 전극과 제2 재료 층 사이에 개재될 수 있고, 제2 재료 층은 제1 재료 층과 제3 재료 층 사이에 개재될 수 있고, 제1 재료 층은 제1 패턴화된 전극의 상부 표면에 대해 제1 각도로 제1 측벽을 가질 수 있고, 제2 재료 층은 제1 패턴화된 전극의 상부 표면에 대해 제2 각도로 제2 측벽을 가질 수 있고, 제3 재료 층은 제1 패턴화된 전극의 상부 표면에 대해 제3 각도로 제3 측벽을 가질 수 있고, 제1 각도는 90도 미만일 수 있고, 제2 각도는 90도 초과일 수 있고, 제3 각도는 90도 미만일 수 있다.
다양한 실시예들에서, 디스플레이는 기판, 기판 상에 제1 패턴화된 전극을 포함하는 제1 유기 발광 다이오드 픽셀 및 기판 상에 제2 패턴화된 전극을 포함하는 제2 유기 발광 다이오드 픽셀을 포함하는 픽셀들의 어레이, 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 제2 유기 발광 다이오드 픽셀의 일부를 형성하는 제2 부분을 갖는 제1 패턴화된 전극 및 제2 패턴화된 전극 위에 형성되는 측방향 전도성 층, 및 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되고 바이어스 전압에 커플링되는 제어 게이트를 포함할 수 있다.
제어 게이트는, 바이어스 전압에 커플링될 때 제1 패턴화된 전극과 제2 패턴화된 전극 사이의 측방향 전도성 층 내의 전류 채널을 차단하는 유기 박막 트랜지스터를 형성할 수 있다. 디스플레이는, 또한, 제어 게이트와 측방향 전도성 층 사이에 개재되는 게이트 유전체를 포함할 수 있다. 게이트 유전체는 제1 면 및 반대편 제2 면을 가질 수 있고, 제1 면은 제어 게이트와 직접 접촉할 수 있고, 제2 면은 측방향 전도성 층과 직접 접촉할 수 있다.
제어 게이트는 제1 패턴화된 전극 및 제2 패턴화된 전극과 동일한 재료로부터 형성될 수 있고, 제어 게이트, 제1 패턴화된 전극, 및 제2 패턴화된 전극은 동일 평면 상에 있을 수 있다. 디스플레이는, 또한, 제1 패턴화된 전극에 커플링되는 제1 접촉부 및 제2 패턴화된 전극에 커플링되는 제2 접촉부를 포함할 수 있다. 제어 게이트는 제1 접촉부 및 제2 접촉부와 동일한 재료로부터 형성될 수 있고, 제어 게이트, 제1 접촉부, 및 제2 접촉부는 동일 평면 상에 있을 수 있다. 디스플레이는, 또한, 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 픽셀 정의 층을 포함할 수 있다. 픽셀 정의 층은 제어 게이트와 중첩될 수 있다. 제어 게이트는 픽셀 정의 층 내에 매립될 수 있다.
다양한 실시예들에서, 디스플레이는 기판, 기판 상에 형성되는 반사 층, 반사 층 상에 제1 패턴화된 전극을 포함하는 제1 유기 발광 다이오드 픽셀 및 반사 층 상에 제2 패턴화된 전극을 포함하는 제2 유기 발광 다이오드 픽셀을 포함하는 픽셀들의 어레이, 반사 층 위에 그리고 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 형성되는 유전체 층, 및 유전체 층, 제1 패턴화된 전극, 및 제2 패턴화된 전극 위에 형성되고, 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 제2 유기 발광 다이오드 픽셀의 일부를 형성하는 제2 부분을 갖는 측방향 전도성 층을 포함할 수 있다.
일 실시예에 따르면, 기판, 제1 유기 발광 다이오드 픽셀 및 제2 유기 발광 다이오드 픽셀을 포함하는 픽셀들의 어레이 - 제1 유기 발광 다이오드 픽셀은 기판 상에 제1 패턴화된 전극을 포함하고 제2 유기 발광 다이오드 픽셀은 기판 상에 제2 패턴화된 전극을 포함함 -, 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 기판 상의 픽셀 정의 층, 및 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 제2 유기 발광 다이오드 픽셀의 일부를 형성하는 제2 부분을 갖는 픽셀 정의 층 위에 형성되는 측방향 전도성 층 - 제1 부분은 픽셀 정의 층에 의해 생성된 측방향 전도성 층 내의 적어도 하나의 불연속부에 의해 제2 부분으로부터 전기적으로 격리됨 - 을 포함하는 디스플레이가 제공된다.
다른 실시예에 따르면, 측방향 전도성 층은 픽셀 정의 층, 제1 패턴화된 전극, 및 제2 패턴화된 전극 위에 그리고 이들과 직접 접촉하도록 형성된다.
다른 실시예에 따르면, 디스플레이는, 또한, 측방향 전도층 위에 형성되는 방출 층 및 방출 층 위에 형성되는 공통 전극을 포함한다.
다른 실시예에 따르면, 픽셀 정의 층은 상부 표면 및 측벽 표면을 갖고, 측방향 전도성 층 내의 적어도 하나의 불연속부는 측벽 표면 내의 리세스에 의해 생성된다.
다른 실시예에 따르면, 픽셀 정의 층은 적어도 제1 재료 층 및 제2 재료 층을 포함한다.
다른 실시예에 따르면, 픽셀 정의 층은 제1 재료 층, 제2 재료 층, 및 제3 재료 층을 포함하고, 제1 재료 층은 제3 재료 층과 동일한 재료로부터 형성되고, 제1 재료 층은 제2 재료 층과는 상이한 재료로부터 형성된다.
다른 실시예에 따르면, 제1 재료 층은 실리콘 이산화물로부터 형성되고, 제2 재료 층은 실리콘 질화물로부터 형성되고, 제3 재료 층은 실리콘 이산화물로부터 형성되고, 제2 재료 층은 제1 재료 층과 제3 재료 층 사이에 개재된다.
다른 실시예에 따르면, 픽셀 정의 층은 제1 재료 층, 제2 재료 층, 및 제3 재료 층을 포함하고, 제1 재료 층은 제1 패턴화된 전극과 제2 재료 층 사이에 개재되고, 제2 재료 층은 제1 재료 층과 제3 재료 층 사이에 개재되고, 제1 재료 층은 제1 패턴화된 전극의 상부 표면에 대해 제1 각도로 제1 측벽을 갖고, 제2 재료 층은 제1 패턴화된 전극의 상부 표면에 대해 제2 각도로 제2 측벽을 갖고, 제3 재료 층은 제1 패턴화된 전극의 상부 표면에 대해 제3 각도로 제3 측벽을 갖고, 제1 각도는 90도 미만이고, 제2 각도는 90도 초과이고, 제3 각도는 90도 미만이다.
다른 실시예에 따르면, 픽셀 정의 층은 상부 표면 및 측벽 표면을 갖고, 측방향 전도성 층 내의 적어도 하나의 불연속부는 측벽 표면 내의 복수의 곡선들에 의해 생성된다.
일 실시예에 따르면, 기판, 제1 픽셀 및 제2 픽셀을 포함하는 픽셀들의 어레이 - 제1 픽셀은 기판 상에 제1 유기 발광 다이오드 및 제1 패턴화된 전극을 포함하고, 제2 픽셀은 기판 상에 제2 유기 발광 다이오드 및 제2 패턴화된 전극을 포함함 -, 제1 유기 발광 다이오드 및 제2 유기 발광 다이오드 양측 모두의 일부를 형성하는 공통 측방향 전도성 층, 및 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 구조물 - 구조물은 제1 패턴화된 전극과 제2 패턴화된 전극 사이의 공통 측방향 전도성 층을 통과하는 누설 전류의 양을 감소시킴 - 을 포함하는 디스플레이가 제공된다.
다른 실시예에 따르면, 구조물은 바이어스 전압에 커플링되는 전도성 접촉부를 포함한다.
다른 실시예에 따르면, 전도성 접촉부는 제1 패턴화된 전극 및 제2 패턴화된 전극과 동일한 재료로부터 형성된다.
다른 실시예에 따르면, 구조물은 절연 구조물을 포함하고, 절연 구조물은 제1 폭을 갖는 상부 표면, 및 제1 폭보다 작은 제2 폭을 갖는 하부 표면을 갖는다.
다른 실시예에 따르면, 공통 측방향 전도성 층은 제1 패턴화된 전극 위에 형성되는 제1 부분, 제2 패턴화된 전극 위에 형성되는 제2 부분, 및 절연 구조물 위에 형성되는 제3 부분을 갖고, 공통 측방향 전도성 층의 제3 부분은 공통 측방향 전도성 층의 제1 부분 및 제2 부분에 전기적으로 접속되지 않는다.
다른 실시예에 따르면, 구조물은 기판 내에 트렌치를 포함하고, 공통 측방향 전도성 층은 제1 패턴화된 전극 위에 형성되는 제1 부분, 제2 패턴화된 전극 위에 형성되는 제2 부분, 및 트렌치 내에 형성되는 제3 부분을 갖는다.
일 실시예에 따르면, 기판, 제1 유기 발광 다이오드 픽셀 및 제2 유기 발광 다이오드 픽셀을 포함하는 픽셀들의 어레이 - 제1 유기 발광 다이오드 픽셀은 기판 상에 제1 패턴화된 전극을 포함하고 제2 유기 발광 다이오드 픽셀은 기판 상에 제2 패턴화된 전극을 포함함 -, 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 제2 유기 발광 다이오드 픽셀의 일부를 형성하는 제2 부분을 갖는, 제1 패턴화된 전극 및 제2 패턴화된 전극 위에 형성되는 측방향 전도성 층, 및 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되고 바이어스 전압에 커플링되는 제어 게이트를 포함할 수 있다.
다른 실시예에 따르면, 제어 게이트는, 바이어스 전압에 커플링될 때 제1 패턴화된 전극과 제2 패턴화된 전극 사이의 측방향 전도성 층 내의 전류 채널을 차단하는 유기 박막 트랜지스터를 형성한다.
다른 실시예에 따르면, 디스플레이는 제어 게이트와 측방향 전도성 층 사이에 개재되는 게이트 유전체를 포함한다.
다른 실시예에 따르면, 제어 게이트는 제1 패턴화된 전극 및 제2 패턴화된 전극과 동일한 재료로부터 형성되고, 제어 게이트, 제1 패턴화된 전극, 및 제2 패턴화된 전극은 동일 평면 상에 있다.
다른 실시예에 따르면, 디스플레이는 제1 패턴화된 전극에 커플링되는 제1 접촉부, 및 제2 패턴화된 전극에 커플링되는 제2 접촉부를 포함하고, 제어 게이트는 제1 접촉부 및 제2 접촉부와 동일한 재료로부터 형성되고, 제어 게이트, 제1 접촉부, 및 제2 접촉부는 동일 평면 상에 있다.
다른 실시예에 따르면, 디스플레이는 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 픽셀 정의 층을 포함하고, 픽셀 정의 층은 제어 게이트와 중첩된다.
다른 실시예에 따르면, 디스플레이는 제1 패턴화된 전극과 제2 패턴화된 전극 사이에 개재되는 픽셀 정의 층을 포함하고, 제어 게이트는 픽셀 정의 층 내에 매립된다.
전술한 내용은 단지 예시적인 것이며, 설명된 실시예들의 범주 및 기술적 사상을 벗어남이 없이, 당업자에 의해 다양한 수정들이 이루어질 수 있다. 전술한 실시예들은 개별적으로 또는 임의의 조합으로 구현될 수 있다.

Claims (20)

  1. 디스플레이로서,
    기판;
    제1 및 제2 유기 발광 다이오드 픽셀들을 포함하는 픽셀들의 어레이 - 상기 제1 유기 발광 다이오드 픽셀은 상기 기판 상에 제1 패터닝된 전극을 포함하고, 상기 제2 유기 발광 다이오드 픽셀은 상기 기판 상에 제2 패터닝된 전극을 포함함 -;
    상기 제1 및 제2 패터닝된 전극들 사이에 개재되는 상기 기판 상의 적어도 하나의 유전체 층; 및
    상기 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 상기 제2 유기 발광 다이오드 픽셀의 일부를 형성하는 제2 부분을 갖는, 픽셀 정의 층(pixel definition layer) 위에 형성되는 측방향 전도성 층 - 상기 제1 부분은 상기 적어도 하나의 유전체 층에 의해 생성된 상기 측방향 전도성 층 내의 적어도 하나의 불연속부(discontinuity)에 의해 상기 제2 부분으로부터 전기적으로 격리되고, 상기 적어도 하나의 유전체 층은 제1 실리콘 이산화물 층, 제2 실리콘 이산화물 층, 및 실리콘 질화물 층을 포함하며, 상기 실리콘 질화물 층은 상기 제1 및 제2 실리콘 이산화물 층들 사이에 개재됨 -
    을 포함하는 디스플레이.
  2. 제1항에 있어서, 상기 측방향 전도성 층은, 상기 적어도 하나의 유전체층, 상기 제1 패터닝된 전극, 및 상기 제2 패터닝된 전극 위에 그리고 이들과 직접 접촉하도록 형성되는 디스플레이.
  3. 제2항에 있어서,
    상기 측방향 전도성 층 위에 형성되는 방출 층(emissive layer); 및
    상기 방출 층 위에 형성되는 공통 전극
    을 더 포함하는 디스플레이.
  4. 제1항에 있어서, 상기 적어도 하나의 유전체 층은 상부 표면 및 측벽 표면을 가지고, 상기 측방향 전도성 층 내의 상기 적어도 하나의 불연속부는 상기 측벽 표면 내의 리세스(recess)에 의해 생성되는 디스플레이.
  5. 제1항에 있어서, 상기 제1 실리콘 이산화물 층은 상기 제1 패터닝된 전극의 상부 표면과 직접 접촉하는 디스플레이.
  6. 제5항에 있어서, 상기 제1 실리콘 이산화물 층은 상기 제1 패터닝된 전극의 에지 표면과 직접 접촉하는 디스플레이.
  7. 제5항에 있어서, 상기 제1 실리콘 이산화물 층은 상기 기판의 상부 표면과 직접 접촉하는 디스플레이.
  8. 제1항에 있어서, 상기 제1 실리콘 이산화물 층은 상기 제1 패터닝된 전극의 에지 표면을 따르는 디스플레이.
  9. 디스플레이로서,
    기판;
    제1 및 제2 유기 발광 다이오드 픽셀들을 포함하는 픽셀들의 어레이 - 상기 제1 유기 발광 다이오드 픽셀은 상기 기판 상의 제1 패터닝된 전극을 포함하고, 상기 제2 유기 발광 다이오드 픽셀은 상기 기판 상의 제2 패터닝된 전극을 포함함 -; 및
    상기 제1 및 제2 패터닝된 전극들 사이에 개재되는 상기 기판 상의 적어도 하나의 유전체 층 - 상기 적어도 하나의 유전체 층은 상기 제1 패터닝된 전극의 상단 표면 상에 형성되는 제1 층, 상기 제1 층의 상단 표면 상에 형성되고 에지를 갖는 제2 층, 및 상기 제2 층의 상단 표면 상에 형성되고 에지를 갖는 제3 층을 포함하고, 상기 제3 층의 에지는 상기 제1 패터닝된 전극의 중심을 향해 상기 제2 층의 에지를 지나 연장됨 -
    을 포함하는 디스플레이.
  10. 제9항에 있어서, 상기 제1 및 제3 층들은 실리콘 이산화물로부터 형성되고, 상기 제2 층은 실리콘 질화물로부터 형성되는 디스플레이.
  11. 제9항에 있어서,
    상기 제1 유기 발광 다이오드 픽셀의 일부를 형성하는 제1 부분 및 제2 부분을 갖는 상기 적어도 하나의 유전체 층 위에 형성되는 전도성 층 - 상기 제2 부분은 상기 적어도 하나의 유전체 층에 의해 야기되는 빈 공간(void)에 의해 상기 제1 부분으로부터 전기적으로 격리됨 -
    를 더 포함하는 디스플레이.
  12. 제9항에 있어서, 상기 제1 층은 상기 제1 패터닝된 전극의 상단 표면과 직접 접촉하는 디스플레이.
  13. 제12항에 있어서, 상기 제1 층은 상기 제1 패터닝된 전극의 에지 표면과 직접 접촉하는 디스플레이.
  14. 제12항에 있어서, 상기 제1 층은 상기 기판의 상단 표면과 직접 접촉하는 디스플레이.
  15. 제9항에 있어서, 상기 제1 층은 상기 제1 패터닝된 전극의 에지 표면을 따르는 디스플레이.
  16. 디스플레이로서,
    기판;
    제1 및 제2 유기 발광 다이오드 픽셀들을 포함하는 픽셀들의 어레이 - 상기 제1 유기 발광 다이오드 픽셀은 상기 기판 상의 제1 패터닝된 전극을 포함하고, 상기 제2 유기 발광 다이오드 픽셀은 상기 기판 상의 제2 패터닝된 전극을 포함함 -; 및
    상기 제1 및 제2 패터닝된 전극들 사이에 개재되는, 상기 기판 상의 적어도 하나의 유전체 층 - 상기 적어도 하나의 유전체 층은, 상기 제1 패터닝된 전극 상에 형성되는 제1 층, 상기 제1 층 상에 형성되고 에지를 갖는 제2 층, 및 상기 제2 층 상에 형성되고 에지를 갖는 제3 층을 포함하고, 상기 제3 층의 에지는 상기 제2 층의 에지를 지나 상기 제1 패터닝된 전극의 중심을 향해 연장되고, 상기 제1 층은 실리콘 이산화물로부터 형성되고, 상기 제2 층은 실리콘 질화물로부터 형성되며, 상기 제3 층은 실리콘 이산화물로부터 형성됨 -
    를 포함하는 디스플레이.
  17. 제16항에 있어서, 상기 제1 층은 상기 제1 패터닝된 전극의 상단 표면과 직접 접촉하는 디스플레이.
  18. 제17항에 있어서, 상기 제1 층은 상기 제1 패터닝된 전극의 에지 표면과 직접 접촉하는 디스플레이.
  19. 제17항에 있어서, 상기 제1 층은 상기 기판의 상단 표면과 직접 접촉하는 디스플레이.
  20. 제16항에 있어서, 상기 제1 층은 상기 제1 패터닝된 전극의 에지 표면을 따르는 디스플레이.
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