KR20200116071A - 인장 텅스텐 막 및 압축 텅스텐 막의 형성 방법 - Google Patents

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청-한 양
주웬 가오
로이 샤비브
라아시나 후마윤
더치 왕
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노벨러스 시스템즈, 인코포레이티드
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Abstract

인장 또는 압축 텅스텐 막들을 증착하기 위한 방법, 장치, 및 시스템이 기재된다. 일 양태에서, 방법은 기판을 챔버에 제공하는 것을 포함한다. 기판은 필드 영역 및 필드 영역으로부터 리세스된 피쳐를 갖는다. 이후, 기판을 유기금속 텅스텐 전구체에 노출시킨다. 기판 상에 흡착되지 않은 유기금속 텅스텐 전구체를 챔버로부터 제거한다. 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 기판을 처리하여 기판 상에 텅스텐 층을 형성한다. 기판을 처리한 이후, 잔류 가스들을 챔버로부터 제거한다. 기판 상의 텅스텐 층을 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리한다.

Description

인장 텅스텐 막 및 압축 텅스텐 막의 형성 방법{METHODS OF FORMING TENSILE TUNGSTEN FILMS AND COMPRESSIVE TUNGSTEN FILMS}
본 발명은 인장 텅스텐 막 및 압축 텅스텐 막의 형성 방법에 관한 것이다.
화학 기상 증착 (CVD) 기술들을 이용한 텅스텐 막들의 증착은 많은 반도체 제조 프로세스들의 필수적인 부분이다. 텅스텐 막들은 저저항율 전기 접속부들로서 수평 접속부들, 인접하는 금속층들 사이에서의 비아들, 및 실리콘 기판 상의 디바이스들과 제 1 금속층 사이의 콘택들의 형태로 사용될 수도 있다. 종래의 텅스텐 증착 프로세스에서, 웨이퍼는 진공 챔버에서 프로세스 온도로 가열된 다음, 씨드 또는 핵생성 층의 역할을 하는, 텅스텐 막의 매우 얇은 부분이 증착된다. 이후, 텅스텐 막 (벌크 층) 의 나머지가 핵생성층 상에 증착된다. 종래, 텅스텐 벌크 층은 성장하는 텅스텐 층 상에서 수소 (H2) 에 의한 육불화 텅스텐 (WF6) 의 환원에 의해 형성된다.
인장 (tensile) 및 압축 (compressive) 텅스텐 막들을 증착하기 위한 방법, 장치, 및 시스템이 제공된다. 또한 인장 및/또는 압축 텅스텐 막들을, 예를 들어, 콘택들 및/또는 금속 게이트들로서 증착하는 것을 수반하는 집적화 (integration) 방법들, 및 텅스텐 막들을 통합한 반도체 디바이스들이 제공된다.
일부 실시형태들에서, 방법은 기판을 챔버에 제공하는 것을 포함한다. 기판은 필드 영역 및 필드 영역으로부터 리세스 (recess) 된 피쳐를 갖는다. 기판은 유기금속 텅스텐 전구체에 노출된다. 기판 상에 흡착되지 않은 유기금속 텅스텐 전구체는 챔버로부터 제거된다. 기판은 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 처리되어 기판 상에 텅스텐 층을 형성한다. 기판을 처리한 이후, 잔류 가스들이 챔버로부터 제거된다. 기판 상의 텅스텐 층은 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리된다.
일부 실시형태들에서, 증착 장치는 챔버 및 제어기를 포함한다. 제어기는, 기판을 챔버에 제공하는 것을 포함하는 프로세스를 실행하기 위한 프로그램 명령들을 포함한다. 기판은 필드 영역 및 필드 영역으로부터 리세스된 피쳐를 갖는다. 기판은 유기금속 텅스텐 전구체에 노출된다. 기판 상에 흡착되지 않은 유기금속 텅스텐 전구체는 챔버로부터 제거된다. 기판은 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 처리되어 기판 상에 텅스텐 층을 형성한다. 기판을 처리한 이후, 잔류 가스들이 챔버로부터 제거된다. 기판 상의 텅스텐 층은 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리된다.
일부 실시형태들에서, 비일시적 컴퓨터 머신 판독가능 매체는 챔버의 제어를 위한 프로그램 명령들을 포함한다. 그 명령들은 기판을 챔버에 제공하기 위한 코드를 포함한다. 기판은 필드 영역 및 필드 영역으로부터 리세스된 피쳐를 갖는다. 기판은 유기금속 텅스텐 전구체에 노출된다. 기판 상에 흡착되지 않은 유기금속 텅스텐 전구체는 챔버로부터 제거된다. 기판은 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 처리되어 기판 상에 텅스텐 층을 형성한다. 기판을 처리한 이후, 잔류 가스들이 챔버로부터 제거된다. 기판 상의 텅스텐 층은 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리된다.
개시된 실시형태들의 이들 및 다른 양태들은 도면들을 참조하여 아래에 더욱 설명된다.
명세서의 임의의 형태 부분에 통합되는, 첨부된 도면들은 개시된 실시형태들을 나타내고, 그리고 상세한 설명과 함께 개시된 실시형태들을 설명하는 역할을 한다:
도 1 은 일부 실시형태들에 따른 PMOS 디바이스의 개략도이다.
도 2 는 일부 실시형태들에 따른 NMOS 디바이스의 개략도이다.
도 3 은 일부 실시형태들에 따른 PMOS 디바이스의 개략도이다.
도 4 는 일부 실시형태들에 따른 NMOS 디바이스의 개략도이다.
도 5 는 일부 실시형태들에 따른 반도체 디바이스의 개략도이다.
도 6 은 일부 실시형태들에 따른 반도체 디바이스를 제조하는 방법에서의 동작들을 나타내는 프로세스 흐름도를 도시한다.
도 7 은 일부 실시형태들에 따른 텅스텐 층을 증착하는 방법에서의 동작들을 나타내는 프로세스 흐름도를 도시한다.
도 8 은 일부 실시형태들에 따라 텅스텐을 증착하는 방법에서 동작들을 나타내는 프로세스 흐름도를 도시한다.
도 9 는 다양한 실시형태들에 따라 텅스텐 증착 프로세스들을 실행하기에 적합한 프로세싱 시스템의 개략도이다.
도 10 은 다양한 실시형태들에 따라 텅스텐 증착 프로세스들을 실행하기에 적합한 증착 스테이션의 개략도이다.
도입
하기 상세한 설명에서, 개시된 실시형태들의 완전한 이해를 제공하기 위해서 다수의 특정 실시형태들이 기재된다. 하지만, 당업자들에게 명백한 바와 같이, 실시형태들은 이러한 구체적인 상세들 없이도 또는 대안의 엘리먼트들 또는 프로세스들을 이용함으로써 실행될 수도 있다. 다른 경우로 실시형태들의 양태들을 불필요하게 모호하게 하지 않기 위해서 주지된 프로세스들, 절차들, 및 컴포넌트들은 상세히 기재하고 있지 않다.
이 출원에서, 용어 "반도체 웨이퍼", "웨이퍼", 및 "부분적으로 제조된 집적 회로"는 상호교환적으로 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 집적 회로 제조의 많은 단계 중 임의의 단계 동안의 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 하기의 상세한 설명은, 실시형태들이 웨이퍼 상에 구현된다는 것을 가정한다. 하지만, 실시형태들은 그렇게 제한되지 않는다. 작업편 (work piece) 은 다양한 형태들, 사이즈들, 및 재료들의 것일 수도 있다. 반도체 웨이퍼들 이외에, 실시형태들을 이용할 수도 있는 다른 작업편들은, 인쇄 회로 기판 등과 같은 다양한 아티클들을 포함한다.
전하 캐리어들의 이동도를 증가시키기 위한 실리콘의 변형 (straining) 은 90 nm (nanometers) 이하의 테크놀로지 노드들에서 이용된다. 이것은 제 1 단계로서 높은 인장 응력 질화물 라이너 (liner) 들을 금속전 (pre-metal) 유전체 시퀀스에 도입함으로써 실행될 수도 있다. 예를 들어, 질화물 라이너 막은 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 에서 실리콘을 변형하기 위해서 사용되고; 인장 막은 n 형 금속 산화물 반도체 전계 효과 트랜지스터 (NMOS) 를 변형하기 위해서 사용되고 그리고 압축 막은 p 형 금속 산화물 반도체 전계 효과 트랜지스터 (PMOS) 를 변형하기 위해서 사용된다. NMOS 디바이스의 채널 영역에서 실리콘의 격자 상수를 증가시키기 위한 이 영역의 변형은 채널 영역에서의 전자들의 이동도를 증가시켜, 디바이스 성능을 개선한다. PMOS 디바이스의 채널 영역에서 실리콘의 격자 상수를 감소시키기 위한 이 영역의 변형은 채널 영역에서의 정공들의 이동도를 증가시켜, 디바이스 성능을 개선한다. 전계 효과 트랜지스터 디바이스들에서 전하 캐리어들, 즉, 전자들 또는 정공들의 이동도의 증가는, 디바이스들이 보다 빠르게 그리고 보다 적은 전력 손실로 동작하도록 허용한다. 하지만, "게이트-라스트 (gate-last)" 집적화 MOSFET 디바이스들에서 및 핀 전계 효과 트랜지스터 (FinFET) 디바이스들에서, 높은 인장 응력 막들은 실리콘으로부터 떨어진 거리에 위치하고, 결과적으로 디바이스 성능에서의 그 효과가 위태로워진다.
반도체 디바이스 성능은 또한 반도체 디바이스의 게이트 및 콘택들 내에 형성된 금속 막들에 의해 유도된 응력을 가변시킴으로써 개선될 수도 있다. 전통적으로, 알루미늄은 반도체 디바이스들의 게이트-라스트 집적화에서 게이트 금속으로 사용되고, 하부의 채널 영역에 상당히 응력을 가하지는 않는다. NMOS 디바이스 금속 게이트에서 금속으로서의 압축 텅스텐 막 또는 PMOS 디바이스 금속 게이트에서 금속으로서의 인장 텅스텐 막은, 아래에 더욱 기재된 바와 같이, 디바이스 성능을 향상시키기 위해서 사용될 수도 있다. 또한, 반도체 디바이스의 콘택 내측에서의 텅스텐 금속 막의 응력은 종래 반도체 제조에서 상당한 역할을 하지 못한다. 하지만, NMOS 디바이스 콘택들에서의 인장 텅스텐 막 또는 PMOS 디바이스 콘택들에서의 압축 텅스텐 막은, 또한 아래에 더욱 기재된 바와 같이, 디바이스 성능을 개선하기 위해서 사용될 수도 있다.
고종횡비 피쳐를 충진하기 위해 사용되는 통상의 텅스텐 막은 양호한 컨포머티 (conformity), 플러그 필, 및 배리어층들에 대한 접착성을 제공하기 위한 높은 인장 응력 막일 수도 있다. 이러한 텅스텐 막의 응력 레벨은 약 2,000　Å보다 더 두꺼운 막에 대해서 약 1.2x1010 dyne/cm2 (1.2 기가파스칼) 에서 약 1.4x1010 dyne/cm2 (1.4 기가파스칼) 까지의 범위이다. 상호접속부로서 사용되는 통상적인 텅스텐 막은 낮은 인장 응력 막일 수도 있고, 이것은 양호한 스텝 커버리지를 가지지 않을 수도 있다. 이러한 낮은 인장 응력 막의 응력 레벨은 약 2,000　Å보다 더 두꺼운 막에 대해서 약 1x1010 dyne/cm2 (1 기가파스칼) 미만일 수도 있다.
본 명세서에 개시된 텅스텐 증착 방법들은 인장 및 압축 막들을 제조하여 PMOS 디바이스들, NMOS 디바이스들, 및 다른 반도체 디바이스 애플리케이션들에서 변형 향상을 달성할 수도 있다. 인장 텅스텐 막들 및 인장 텅스텐 막들의 제조 방법들은 2011년 2월 3일에 출원된 미국 특허 출원 No. 13/020,748 에 더욱 기재되어 있으며, 이는 참조로써 본원에 통합된다.
디바이스들
PMOS 디바이스 성능을 개선시키기 위해, 디바이스의 게이트 영역 아래의 채널 영역에서의 정공들의 이동도가 증가되어야 한다. 이는 게이트 아래의 실리콘을 변형하여 격자 상수를 감소시킴으로써 달성될 수도 있다. 게이트 아래의 실리콘의 격자 상수보다 큰 격자 상수를 갖는, 소스 에어리어 및 드레인 에어리어에서의 SiGe 합금은 게이트 아래의 실리콘을 변형하여 격자 상수를 감소시키는데 종종 이용된다.
유사하게, 게이트를 충진하는 인장 응력 금속은 채널에서의 실리콘에 힘을 가해, 격자 상수를 감소시킨다. 따라서, 실리콘에 압축력을 적용하는 인장 응력 금속 게이트는 PMOS 디바이스 성능에 이로울 것이다.
도 1 은 일부 실시형태들에 따른 PMOS 디바이스의 개략도이다. 도 1 에 도시된 PMOS 디바이스 (100) 는 기판 (102), 금속 (106) 에 의해 기판 (102) 으로부터 분리된 전도성 게이트 (104), 및 게이트 유전체 (108) 를 포함한다. 기판 (102) 에서의 채널 영역 (110) 은 p형 소스 (112) 영역과 드레인 (114) 영역을 분리한다. 유전체 스페이서들 (116) 은 게이트 영역과 연관된다. 유전체 막 (118) 은 묘사된 PMOS 디바이스를 완성한다. 소스 (112) 영역 및 드레인 (114) 영역에 대한 콘택 (contact) 들은 도 1 에 도시되지 않음에 주의한다. 기판 (102) 은 일부 실시형태들에서 실리콘이다. 소스 (112) 영역 및 드레인 (114) 영역은 일부 실시형태들에서 SiGe 합금을 포함하여 채널 영역 (110) 에서 기판의 격자 상수를 감소시킬 수도 있다. 예를 들어, 갈륨 비소 (gallium arsenide) 및 다른 반도체 재료들이 또한 기판 (102), 소스 (112), 및 드레인 (114) 으로 이용될 수도 있다.
일부 실시형태들에서, PMOS 디바이스 (100) 의 전도성 게이트 (104) 는 인장 텅스텐 막을 포함한다. 도 1 에 도시된 벡터들은 PMOS 디바이스 (100) 에서의 인장 텅스텐 막의 효과를 나타낸다. 인장 텅스텐 막은 상이한 응력들을 나타낼 수도 있다. 인장 텅스텐 막에서의 일부 응력들은 기판 (102) 의 평면과 평행한 평면에 있을 수도 있고 (평행 응력들), 인장 텅스텐 막에서의 일부 응력들은 기판 (102) 의 평면과 수직인 평면에 있을 수도 있다 (수직 응력들). 인장 텅스텐 막의 평행 응력들은 벡터들 (132) 로 표시된다. 인장 텅스텐 막의 수직 응력들은 벡터들 (134) 로 표시된다.
기판 (102) 은 전도성 게이트 (104) 에서의 인장 텅스텐 막의 평행 응력들에 의해 변형된다. 텅스텐의 평행 응력들 (132) 은 채널 영역 (110) 에 변형 (136) 을 가한다. 평행 응력들 (132) 은 기판 (102) 의 채널 영역 (110) 의 격자 상수를 압축하여 감소시키는데, 이는 채널 영역에서의 정공들의 이동도를 증가시킨다. 예를 들어, 소스 영역 및 드레인 영역이 SiGe 를 포함하는 경우, 소스 (112) 영역 및 드레인 (114) 영역에 의해 채널 영역에 가해지는 응력들 (138) 에 응력들 (132) 이 추가된다.
일부 실시형태들에서, 인장 텅스텐 막의 수직 응력들이 PMOS 디바이스 (100) 에서는 최소의 역할을 한다. 텅스텐의 수직 응력들 (134) 은 압축 유전체 스페이서들의 응력들 (140) 에 의해 밸런싱되어, 기판 (102) 격자 상수에 영향을 미치지 않을 수도 있다. 존재하는 경우, 전도성 게이트 (104) 의 인장 텅스텐 막의 중앙에 있는 작은 심 (seam) (142) 이 또한 수직 응력들을 상쇄하는 것을 도울 수도 있다. 그 결과, 수직 응력들 (134) 이 아니라, 전도성 게이트 (104) 의 하부에서의 텅스텐의 평행 응력들 (132) 이 기판 (102) 의 격자 상수에 상당한 영향을 미칠 수도 있다.
NMOS 디바이스의 성능을 개선시키기 위해, 게이트 아래의 채널에서의 전자들의 이동도가 증가되어야 한다. 이는 일부 실시형태들에서 NMOS 디바이스를 밀봉하는 인장 유전체 막에 의해 달성된다. 유전체 막은 소스 에어리어와 드레인 에어리어를 변형하는데, 이는 결국 채널에서의 격자 상수를 증가시킨다. 압축이나 응력이 없는 금속 게이트가 따라서 NMON 성능에 이로울 것이다. 질화 티탄 (TiN, Titanium nitride) 또는 질화 탄탈 (TaN, tantalum nitride) 이 금속 게이트 영역에 이용되어 채널에서의 격자 상수를 증가시키는 것을 도울 수도 있다. 유사하게, 압축 텅스텐 금속 게이트는 채널에서의 실리콘에 인장 응력을 가할 것이어서, 채널에서의 격자 상수를 증가시킨다.
도 2 는 일부 실시형태들에 따른 NMOS 디바이스의 개략도이다. 도 2 에 도시된 NMOS 디바이스 (200) 는 기판 (202), 금속 (206) 에 의해 기판 (202) 으로부터 분리된 전도성 게이트 (204), 및 게이트 유전체 (208) 를 포함한다. 기판 (202) 에서의 채널 영역 (210) 은 n형 소스 (212) 영역과 드레인 (214) 영역을 분리한다. 유전체 스페이서들 (216) 은 게이트 영역과 연관된다. 유전체 막 (218) 은 묘사된 NMOS 디바이스를 완성한다. 소스 (212) 영역 및 드레인 (214) 영역에 대한 콘택들은 도 2 에 도시되지 않음에 주의한다.
유전체 막 (218) 은 일부 실시형태들에서 인장 유전체 막이다. 도 2 에 도시된 벡터들은 NMOS 디바이스 (200) 에서의 인장 유전체 막의 영향을 나타낸다. 인장 유전체 막의 평행 응력들 (232) 은 소스 (212) 영역 및 드레인 (214) 영역에 응력들 (234) 을 가한다. 응력들 (234) 은 결국 채널 영역 (210) 에 변형 (236) 을 생성하는데, 이는 채널 영역에서의 전자들의 이동도를 증가시킨다.
일부 실시형태들에서, NMOS 디바이스 (200) 의 전도성 게이트 (204) 는 압축 텅스텐 막을 포함한다. 압축 텅스텐 막에서의 일부 응력들은 기판 (202) 의 평면과 평행한 평면에 있을 수도 있고 (평행 응력들), 압축 텅스텐 막에서의 일부 응력들은 기판 (202) 의 평면과 수직인 평면에 있을 수도 있다 (수직 응력들). 압축 텅스텐 막의 평행 응력들은 벡터들 (252) 로 표시된다. 압축 텅스텐 막의 수직 응력들은 벡터들 (254) 로 표시된다.
기판 (202) 은 전도성 게이트 (204) 에서의 압축 텅스텐 막의 평행 응력들에 의해 변형된다. 텅스텐의 평행 응력들 (252) 은 채널 영역 (210) 에 변형 (236) 을 가한다. 평행 응력들 (252) 은 기판 (202) 의 채널 영역 (210) 의 격자 상수를 인장하여 증가시키는데, 이는 채널 영역에서의 전자들의 이동도를 증가시킨다. 예를 들어, 인장 유전체 막 (218) 에 의해 채널 영역에 가해지는 응력들 (234) 에 응력들 (252) 이 추가된다. 일부 실시형태들에서는, 게이트 (204) 에 심 (242) 이 존재한다.
응력 제어에 의한 PMOS 및 NMOS 디바이스 성능은 또한 각각 소스 및 드레인에 대한 콘택들에서의 압축 금속 또는 인장 금속을 이용하여 달성될 수도 있다. 텅스텐 금속은 종래의 가장 널리 이용되는 콘택 금속화 금속이다. 소스 콘택 및 드레인 콘택 내측에서의 텅스텐의 응력을 조정하는 것은 디바이스 성능을 향상시키기 위한 효과적이며, 비용 상쇄적이고 (cost neutral), 신뢰할 수 있는 방법을 제공한다. 이러한 접근법은 종래의 원통형 콘택 금속화 및 원기둥 형상의 콘택 금속화를 이용하는 신흥 기술 양자 모두와 호환가능하다.
도 3 은 일부 실시형태들에 따른 PMOS 디바이스의 개략도이다. 도 3 에 도시된 PMOS 디바이스 (100) 는 도 1 에 도시된 PMOS 디바이스 (100) 와 동일하며, 소스 영역 (112) 에 대한 콘택 (302) 및 드레인 영역 (114) 에 대한 콘택 (304) 을 추가로 갖는다.
일부 실시형태들에서, 콘택들 (302 및 304) 은 압축 텅스텐 막을 포함한다. 도 3 에 도시된 벡터들은 PMOS 디바이스 (100) 의 콘택들 (302 및 304) 에서의 압축 텅스텐 막의 영향을 나타낸다. 압축 텅스텐 막들은 상이한 응력들을 나타낼 수도 있다. 압축 텅스텐 막에서의 일부 응력들은 기판 (102) 의 평면과 평행한 평면에 있을 수도 있고 (평행 응력들), 압축 텅스텐 막에서의 일부 응력들은 기판 (102) 의 평면과 수직인 평면에 있을 수도 있다 (수직 응력들). 압축 텅스텐 막의 평행 응력들은 벡터들 (312) 로 표시된다. 압축 텅스텐 막의 수직 응력들은 벡터들 (314) 로 표시된다. 콘택들 (302 및 304) 의 압축 텅스텐 막의 중앙에 있는 작은 심들 (320) 이 또한 수직 응력들 (314) 을 상쇄하는 것을 도울 수도 있다.
기판 (102) 의 소스 (112) 영역 및 드레인 (114) 영역은 콘택들 (302 및 304) 에서의 압축 텅스텐 막의 평행 응력들에 의해 변형된다. 텅스텐의 평행 응력들 (312) 은 소스 (112) 영역 및 드레인 (114) 영역에 응력들 (316) 을 가한다. 소스 (112) 영역 및 드레인 (114) 영역에서의 응력들 (316) 은 채널 영역 (110) 에서의 실리콘의 격자 상수를 줄이는데, 이는 채널 영역에서의 정공 이동도를 증가시킨다.
PMOS 디바이스의 일부 실시형태들은 게이트 영역에서의 인장 텅스텐 막을 포함한다. PMOS 디바이스의 일부 실시형태들은 소스 영역 및 드레인 영역에 대한 콘택들을 위한 압축 텅스텐 막을 포함한다. PMOS 디바이스의 일부 실시형태들은 게이트 영역에서의 인장 텅스텐 막, 및 소스 영역 및 드레인 영역에 대한 콘택들을 위한 압축 텅스텐 막을 포함한다.
도 4 는 일부 실시형태들에 따른 NMOS 디바이스의 개략도이다. 도 4 에 도시된 NMOS 디바이스 (200) 는 도 1 에 도시된 NMOS 디바이스 (200) 와 동일하며, 소스 영역 (212) 에 대한 콘택 (402) 및 드레인 영역 (214) 에 대한 콘택 (404) 을 추가로 갖는다.
일부 실시형태들에서, 콘택들 (402 및 404) 은 인장 텅스텐 막을 포함한다. 도 4 에 도시된 벡터들은 NMOS 디바이스 (200) 의 콘택들 (402 및 404) 에서의 인장 텅스텐 막의 영향을 나타낸다. 인장 텅스텐 막들은 상이한 응력들을 나타낼 수도 있다. 인장 텅스텐 막에서의 일부 응력들은 기판 (202) 의 평면과 평행한 평면에 있을 수도 있고 (평행 응력들), 인장 텅스텐 막에서의 일부 응력들은 기판 (202) 의 평면과 수직인 평면에 있을 수도 있다 (수직 응력들). 인장 텅스텐 막의 평행 응력들은 벡터들 (412) 로 표시된다. 인장 텅스텐 막의 수직 응력들은 벡터들 (414) 로 표시된다. 콘택들 (402 및 404) 의 인장 텅스텐 막의 중앙에 있는 작은 심들 (403) 이 수직 응력들 (414) 을 상쇄하는 것을 도울 수도 있다.
기판 (202) 의 소스 (212) 영역 및 드레인 (214) 영역은 콘택들 (402 및 404) 에서의 인장 텅스텐 막의 평행 응력들에 의해 변형된다. 텅스텐의 평행 응력들 (412) 은 소스 (212) 영역 및 드레인 (214) 영역에 응력들 (416) 을 가한다. 소스 (212) 영역 및 드레인 (214) 영역에서의 응력들 (416) 은 채널 영역 (210) 에서의 실리콘의 격자 상수를 증가시키는데, 이는 채널 영역에서의 전자 이동도를 증가시킨다.
NMOS 디바이스의 일부 실시형태들은 게이트 영역에서의 압축 텅스텐 막을 포함한다. NMOS 디바이스의 일부 실시형태들은 소스 영역 및 드레인 영역에 대한 콘택들을 위한 인장 텅스텐 막을 포함한다. NMOS 디바이스의 일부 실시형태들은 게이트 영역에서의 압축 텅스텐 막, 및 소스 영역 및 드레인 영역에 대한 콘택들을 위한 인장 텅스텐 막을 포함한다.
도 5 는 일부 실시형태들에 따른 반도체 디바이스의 개략도이다. 도 5 에 도시된 반도체 디바이스 (500) 는 PMOS 디바이스 (100) 및 NMOS 디바이스 (200) 를 포함한다. PMOS 디바이스 (100) 및 NMOS 디바이스 (200) 는 STI (shallow trench isolation) 피쳐 (502) 를 이용하여 서로로부터 분리된다. PMOS 디바이스 (100) 의 실시형태들은 게이트 영역에서의 인장 텅스텐 막, 및/또는 소스 영역 및 드레인 영역에 대한 콘택들을 위한 압축 텅스텐을 포함할 수도 있다. NMOS 디바이스 (200) 의 실시형태들은 게이트 영역에서의 압축 텅스텐, 및/또는 소스 영역 및 드레인 영역에 대한 콘택들을 위한 인장 텅스텐을 포함할 수도 있다.
위에서 설명된 디바이스들이 평면 트랜지스터들을 포함하지만, 인장 텅스텐 막 및 압축 텅스텐 막의 이용은 이러한 디바이스들로 제한되지 않고, 다른 디바이스들에서 이용될 수도 있다. 예를 들어, 인장 텅스텐 막 및 압축 텅스텐 막은 3중 게이트 핀 전계 효과 트랜지스터 (tri-gate fin field effect transistor; tri-gate finFET) 및 게이트 올 어라운드 (gate-all-around) 전계 효과 트랜지스터들을 포함하나 이로 제한되지는 않는 3차원 구조들에서 이용될 수도 있다.
이하, 인장 텅스텐 막 및 압축 텅스텐 막을 형성하는 방법들이 설명된다.
방법들
도 6 은 일부 실시형태들에 따른 반도체 디바이스를 제조하는 방법 (600) 에서의 동작들을 나타내는 프로세스 흐름도를 도시한다. 예를 들어, 반도체 디바이스는 위에서 설명된 바와 같이 PMOS 디바이스 및/또는 NMOS 디바이스를 포함할 수도 있다. 방법 (600) 의 실시형태들은 "게이트 퍼스트 (gate-first)" 및 "게이트 래스트 (gate-last)" 집적화 방식들에 이용될 수도 있다.
동작 602 에서, 게이트, 소스, 및 드레인을 갖는 반도체 기판이 제공된다. 게이트, 소스, 및 드레인은 위에서 설명된 바와 같은 PMOS 디바이스 또는 NMOS 디바이스에 대한 게이트, 소스, 및 드레인일 수도 있다. 또한, 반도체 기판은 다수의 PMOS 디바이스 및/또는 NMOS 디바이스에 대한 1 개보다 많은 게이트, 소스, 및 드레인을 포함할 수도 있다.
동작 604 에서, 게이트 영역 및 소스 콘택과 드레인 콘택이 정의된다. 소스 콘택과 드레인 콘택은 반도체 기판의 소스와 드레인에 접촉한다. 게이트 영역 및 소스 콘택과 드레인 콘택은, 당업자에게 공지된 바와 같은, 포토리소그래피 테크닉들 및/또는 희생 막들을 이용하여 정의될 수도 있다.
동작 606 에서, 게이트 영역 및 소스 콘택과 드레인 콘택이 오픈된다. 예를 들어, 게이트 영역 및 소스 콘택과 드레인 콘택은 습식 및 건식 화학 에칭을 포함하는 에칭 테크닉들에 의해 오픈될 수도 있다.
동작 608 에서, 본원에 설명된 바와 같이, 선택된 게이트 영역들 및/또는 소스 콘택과 드레인 콘택에 압축 텅스텐 막이 증착된다. 압축 텅스텐 막이 증착되는 에어리어들은, 예를 들어, 포토리소그래피 테크닉들 및/또는 희생 막들을 이용하여 정의될 수도 있다.
동작 610 에서, 본원에 설명된 바와 같이, 선택된 게이트 영역들 및/또는 소스 콘택과 드레인 콘택에 인장 텅스텐 막이 증착된다. 인장 텅스텐 막이 증착되는 에어리어들은, 예를 들어, 포토리소그래피 테크닉들 및/또는 희생 막들을 이용하여 정의될 수도 있다.
특정 시퀀스의 동작들은 구현에 따라 달라질 수도 있고, 하나 이상의 동작들이 생략될 수도 있거나 추가적인 동작들이 수행될 수도 있음을 당업자들은 이해할 것이다. 예를 들어, 일부 실시형태들에서, 상쇄 응력 텅스텐 또는 다른 금속이 응력 또는 압축 텅스텐에 더해 또는 그 대신에 증착될 수도 있다.
일부 실시형태들에서, 텅스텐 층은 원자 층 증착 (atomic layer deposition; ALD) 유형의 프로세스에 의해 형성될 수도 있다. ALD 는 전구체들이라고도 지칭되는, 하나 이상의 화학 반응물들에 의해 수행되는 박막 증착 테크닉이다. ALD 는 순차적인, 자기 제한 (self-limiting) 표면 반응들에 기초한다. 전구체들은 가스 상으로 반응 챔버에 순차적으로 들어가게 되는데, 여기서 전구체들이 작업편 (즉, 코팅되는 표면 또는 표면들) 과 접촉한다. 예를 들어, 제 1 전구체는 반응 챔버에 들어가게 되는 경우 표면 상에 흡착된다. 그 다음에, 제 2 전구체가 반응 챔버에 들어가게 되는 경우, 제 1 전구체는 표면에서 제 2 전구체와 반응한다. 전구체들의 교번하는 순차적 펄스들에 표면을 반복적으로 노출시킴으로써, 재료의 박막이 증착된다. ALD 프로세스들은 또한 단일 전구체의 순차적 펄스들에 표면이 노출되는 프로세스들을 포함하는데, 이는 표면 상에 재료의 박막을 증착한다. ALD 는 일반적으로 컨포멀 (conformal) 층, 즉, 아래에 있는 표면의 윤곽들을 정확히 따르는 층을 형성한다.
도 7 은 일부 실시형태들에 따른 텅스텐 층을 증착하는 방법 (700) 에서의 동작들을 나타내는 프로세스 흐름도를 도시한다. 동작 702 에서, 예를 들어, 프로세싱 챔버 또는 진공 챔버와 같은 챔버에 기판이 제공된다. 일부 실시형태들에서, 기판은 필드 영역 및 필드 영역으로부터 리세스된 피쳐를 가질 수도 있다. 일부 실시형태들에서, 피쳐는 고종횡비 피쳐일 수도 있다. 다양한 실시형태들에 따라, 기판 피쳐는 적어도 5:1, 적어도 10:1, 적어도 15:1, 적어도 20:1, 적어도 25:1, 또는 적어도 30:1 의 종횡비를 갖는다. 다양한 실시형태들에 따라, 피쳐 크기는 종횡비에 더해 또는 종횡비 대신에 피쳐 개구 크기에 의해 특징지어진다. 예를 들어, 피쳐 개구 크기는 약 10 nn 내지 100 nm 너비, 또는 약 10 nm 내지 50 nm 너비일 수도 있다. 일부 실시형태들에서, 방법은 종횡비에 상관 없이 좁은 개구들을 갖는 피쳐들에 의해 이용될 수도 있다. 일부 실시형태들에서, 피쳐는 경사진 측벽들을 포함하여, 피쳐 개구 크기가 피쳐의 하부에서의 피쳐의 너비보다 작다. 일부 실시형태들에서, 피쳐는 피쳐 내에 공동 (cavity) 들 및/또는 다른 피쳐들을 포함한다.
일부 실시형태들에서, 피쳐는 기판 상의 유전체 층 내에 형성되며, 피쳐의 하부는 아래에 있는 금속 층과의 콘택을 제공한다. 예를 들어, 피쳐는 PMOS 디바이스 또는 NMOS 디바이스의 소스 영역 또는 드레인 영역에 대한 콘택일 수도 있다. 일부 실시형태들에서, 피쳐는 기판 상의 금속 층 내에 형성된다. 예를 들어, 피쳐는 게이트와 채널 영역 간의 작업 기능 차이를 조절하는데 이용되는 PMOS 디바이스 또는 NMOS 디바이스의 게이트 영역에서의 금속일 수도 있다. 일부 실시형태들에서, 피쳐는 피쳐의 측벽들 및/또는 하부에 라이너/배리어 층을 포함한다. 라이너 층들의 예들은 Ti/TiN, TiN, WN, TiC, 및 WC 를 포함한다. 확산 배리어 층들에 더해 또는 확산 배리어 층들 대신에, 피쳐는 접착 층, 핵생성 층, 이들의 조합, 또는 피쳐의 측벽들 및 하부를 라이닝하는 (lining) 임의의 다른 적용가능한 재료와 같은 층들을 포함할 수도 있다.
동작 704 에서, 유기금속 텅스텐 전구체에 기판이 노출된다. 일부 실시형태들에서, 유기금속 텅스텐 전구체는 할로겐이 없거나 또는 비할로겐 유기금속 텅스텐 전구체이다. 할로겐계 화학물질들은 예를 들어, 실리콘 또는 실리사이드 (silicide) 와 같은 아래에 있는 표면을 공격할 수도 있고, 할로겐이 없거나 비할로겐 유기금속 텅스텐 전구체의 이용은 텅스텐 전구체가 아래에 있는 표면과 화학적으로 반응하는 것을 방지할 수도 있다. 일부 할로겐이 없는 유기금속 텅스텐 전구체들은 산소 및 질소를 함유할 수도 있다. 일부 실시형태들에서, 유기금속 텅스텐 전구체는 시클로펜타디에닐기, 터셔리-부틸기, 카르보닐기, 또는 디메틸기를 포함할 수도 있다. 일부 실시형태들에서, 유기금속 텅스텐 전구체는 알킬기, 알케닐기, 알키닐기, 및 페닐기 중 임의의 것을 포함하는 지방족 또는 아릴일 수도 있다. 유기금속 텅스텐 전구체는 또한 예를 들어, 니트로실기 및 아미노기의 형태로 탄소 및/또는 질소를 포함할 수도 있다. 그러한 화합물의 일부 예들은 텅스텐 헥사카르보닐, 에틸시클로펜타디에닐 디카르보닐 니트로실 텅스텐, 에틸시클로펜타디에닐 디하이드로젠 트리카르보닐 텅스텐, 비스(시클로펜타디에닐)텅스텐 디하이드라이드, 비스(tert-부틸이미노)비스(tert-부틸아미노)텅스텐, 시클로펜타디에닐텅스텐(Ⅱ) 트리카르보닐 하이드라이드, 비스(tert-부틸이미노)비스(디메틸아미노)텅스텐, 및 (메틸시클로펜타디에닐)디카르보닐니트로실 텅스텐을 포함하나, 이로 제한되지는 않는다. 할로겐이 없는 유기금속 텅스텐 전구체 및 비할로겐 유기금속 텅스텐 전구체는 미국 특허 No. 8,053,365에서 더 설명되며, 이는 참조로써 본원에 통합된다. 일부 다른 실시형태들에서, 동작 704 에서는, 유기금속 텅스텐 전구체가 아닌 텅스텐을 함유하는 전구체에 기판이 노출될 수도 있다. 이러한 텅스텐을 함유하는 전구체들은 예를 들어, WF6 및 육염화 텅스텐 (WCl6) 을 포함한다.
동작 706 에서, 기판 상에 흡착되지 않은 유기금속 텅스텐 전구체가 챔버로부터 제거된다. 예를 들어, 챔버는 아르곤, 수소, 질소, 또는 헬륨과 같은 캐리어 가스에 의해 퍼징될 수도 있다. 소정의 실시형태들에서, 아르곤이 캐리어 가스로서 이용된다. 가스 퍼지는 기판 표면 근처의 영역들에서 잔류 가스 반응물들을 치울 수도 있다.
동작 708 에서, 유기금속 텅스텐 전구체가 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 처리되어 기판 상에 텅스텐 층을 형성한다. 일부 실시형태들에서, 유기금속 텅스텐 전구체는 아르곤, 수소, 질소, 및/또는 암모니아를 포함하는 플라즈마로 처리될 수도 있다. 일부 실시형태들에서, 동작 708 은 예를 들어, 아르곤/수소를 함유하는 플라즈마로 기판을 처리하는 것을 포함할 수도 있다. 일부 실시형태들에서, 약 0.1 와트 내지 2000 와트, 약 0.1 와트 내지 1200 와트, 또는 약 200 와트 내지 700 와트의 RF (radio frequency) 전력으로 플라즈마가 생성될 수도 있다. 일부 실시형태들에서, 플라즈마 처리 중의 기판 온도는 약 100 ℃ 내지 550 ℃, 약 100 ℃ 내지 350 ℃, 또는 약 150 ℃ 내지 300 ℃ 일 수도 있다. 수소 함유 플라즈마는 유기금속 텅스텐 전구체와 반응하거나 유기금속 텅스텐 전구체를 분해하여 텅스텐 층을 형성한다. 수소 함유 플라즈마는 또한 저저항율 텅스텐 층들을 생산할 수도 있다. 암모니아 또는 질소 함유 플라즈마는 형성중인 텅스텐 층에 질소를 통합할 수도 있다.
일부 실시형태들에서, 열 처리는 약 100℃ 내지 550℃, 약 100℃ 내지 350℃, 약 150℃ 내지 300℃ 의 온도에 기판을 노출시키는 것을 포함할 수도 있다. 일부 실시형태들에서, 열 처리는 아르곤, 수소, 질소 및 암모니아 중 하나 이상을 포함하는 분위기에서 수행될 수도 있다.
동작 (710) 에서, 잔류 가스들이 챔버로부터 제거된다. 예를 들어, 챔버에 진공이 풀링 (pulling) 될 수도 있고, 이는 챔버에서 압력을 감소시키고 잔류 가스들을 제거한다. 대안으로, 챔버는 아르곤, 수소, 질소 또는 헬륨과 같은 캐리어 가스에 의해 퍼징될 수도 있다. 일부 실시형태들에서, 아르곤이 캐리어 가스로서 이용된다.
동작 (712) 에서, 기판 상의 텅스텐 층은 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리에 의해 처리된다. 일부 실시형태들에서, 동작 (712) 은 동작 (708) 과 유사할 수도 있다. 예를 들어, 일부 실시형태들에서, 양자의 동작들 (708 및 712) 은 아르곤, 수소, 질소 및/또는 암모니아를 함유하는 플라즈마로 기판을 처리하는 것을 포함할 수도 있다. 일부 실시형태들에서, 플라즈마 전력 및/또는 기판 온도는 동작들 (708 및 712) 에서 동일할 수도 있고, 일부 다른 실시형태들에서, 플라즈마 전력 및/또는 기판 온도는 동작들 (708 및 712) 에서 상이할 수도 있다.
일부 실시형태들에서, 동작 (712) 에서의 열 처리는 약 100℃ 내지 550℃, 약 100℃ 내지 350℃, 약 150℃ 내지 300℃ 의 온도에 기판을 노출시키는 것을 포함할 수도 있다. 일부 실시형태들에서, 열 처리는 아르곤, 수소, 질소 및 암모니아 중 하나 이상을 포함하는 분위기에서 수행될 수도 있다.
일부 다른 실시형태들에서, 동작 (712) 은 동작 (708) 과 상이할 수도 있다. 예를 들어, 일부 실시형태들에서, 동작 (708) 은 제 1 전력에서 생성되고 수소를 함유하는 플라즈마로 기판을 제 1 온도에서 처리하는 것을 포함할 수도 있다. 동작 (712) 은 제 2 전력에서 생성되고 암모니아를 함유하는 플라즈마로 기판을 제 2 온도에서 처리하는 것을 포함할 수도 있다. 다른 예로서, 일부 실시형태들에서, 동작 (708) 은 제 1 전력에서 생성되고 암모니아를 함유하는 플라즈마로 기판을 제 1 온도에서 처리하는 것을 포함할 수도 있다. 동작 (712) 은 제 2 전력에서 생성되고 수소를 포함하는 플라즈마로 기판을 제 2 온도에서 처리하는 것을 포함할 수도 있다. 플라즈마 가스들의 다른 조합들이 이용될 수도 있다. 또 다른 예로서, 일부 실시형태들에서, 제 1 처리는 열 처리일 수도 있고, 제 2 처리는 플라즈마 처리일 수도 있다. 일부 다른 실시형태들에서, 제 1 처리는 플라즈마 처리일 수도 있고, 제 2 처리는 열 처리일 수도 있다.
동작 (714) 에서, 잔류 가스들이 챔버로부터 제거된다. 예를 들어, 챔버에 진공이 풀링될 수도 있고, 이는 챔버에서 압력을 감소시키고 잔류 가스들을 제거한다. 대안으로, 챔버는 아르곤, 수소, 질소 또는 헬륨과 같은 캐리어 가스에 의해 퍼징될 수도 있다. 일부 실시형태들에서, 아르곤이 캐리어 가스로서 이용된다.
일부 실시형태들에서, 방법 (700) 에서 형성된 텅스텐 층은 텅스텐 금속, 질소, 텅스텐 질화물, 탄소, 및/또는 텅스텐 탄화물을 포함할 수도 있다. 예를 들어, 텅스텐 전구체 또는 텅스턴 층이 동작들 (708 및/또는 712) 에서의 암모니아 또는 질소 함유 플라즈마로 처리될 경우, 텅스텐 층은 텅스텐 질화물을 형성할 수도 있는 질소를 포함할 수도 있다. 유기금속 텅스텐 전구체가 질소 및/또는 탄소를 포함할 경우, 텅스텐 층은 질소, 텅스텐 질화물, 탄소 및/또는 텅스텐 탄화물을 포함할 수도 있다.
일부 실시형태들에서, 텅스텐 층은 추가의 처리들로 처리될 수도 있다. 예를 들어, 동작 (712) 이후에, 동작 (714) 에서 잔류 가스들이 챔버에 진공을 풀링함으로써 챔버로부터 제거될 수도 있거나, 잔류 가스들이 아르곤, 수소, 질소, 또는 헬륨과 같은 캐리어 가스에 의해 퍼징될 수도 있다. 그 후에, 기판 상의 텅스텐 층은 열 처리 또는 플라즈마 처리를 포함하는 제 3 처리로 처리될 수도 있다. 일부 실시형태들에서, 제 3 처리는 제 1 및/또는 제 2 처리와 유사할 수도 있고, 일부 다른 실시형태들에서, 제 3 처리는 제 1 및/또는 제 2 처리와 상이할 수도 있다. 제 4 처리, 제 5 처리, 제 6 처리 등의 처리들이 또한 수행될 수도 있다.
일부 실시형태들에서, 동작들 (712 및 714) 이 수행되지 않을 수도 있다. 즉, 텅스텐 층은 동작 (708) 에서 형성된 이후, 처리되지 않을 수도 있다.
일부 실시형태들에서, 방법 (700) 은 약 0.1 옹스트롬 내지 1 옹스트롬의 두께를 갖는 텅스텐 층을 형성할 수도 있다. 약 0.1 옹스트롬의 두께를 갖는 텅스텐 층은 평균 막 두께가 약 0.1 옹스트롬인 것을 나타내고, 텅스텐 막은 기판의 표면상에서 균일한 두께를 가지지 않을 수도 있음을 당업자는 인식할 것이다.
일부 실시형태들에서, 동작들 (704, 706, 708, 710, 712 및 714) 또는 동작들 (704, 706, 708 및 710) 은 원하는 두께를 갖는 텅스텐 층을 형성하도록 반복될 수도 있다. 예컨대, 이러한 동작들은 약 1 옹스트롬 내지 약 400 옹스트롬의 두께를 갖는 텅스텐 층을 형성하도록 다수 회 반복될 수도 있다.
일부 실시형태들에서, 동작 (704) 에서 기판을 유기금속 텅스텐 전구체에 노출시키기 전에, 기판은 기판 표면상의 노출된 금속들 상에 존재할 수도 있는 산화물을 제거하도록 처리될 수도 있다. 예를 들어, 처리는 플라즈마 스퍼터링 처리와 같은 플라즈마 처리를 포함할 수도 있거나, 수소 또는 암모니아와 같은 반응성 종을 포함하는 플라즈마로의 노출을 포함할 수도 있다. 이러한 처리는 기판에 대한 텅스텐 층의 접착성을 개선시킬 수도 있다.
일부 실시형태들에서, 플라즈마는 동작 (704) 에서 이온-유도 원자층 증착 (iALD) 타입 프로세스에서 기판을 유기금속 전구체에 노출할 경우 존재할 수도 있다. 플라즈마는 약 0.1 와트 내지 100 와트의 RF 전력으로 생성될 수도 있다. iALD 타입 프로세스는 텅스텐 층의 접착성을 개선시킬 수도 있거나, 텅스텐 층의 증착율을 개선시킬 수도 있다. 또한, iALD 프로세스들은 일반적으로 다른 방법들에 의해 제조된 층들의 밀도와 비교하여 더 높은 밀도를 가지는 재료의 층들을 제조한다. iALD 프로세스들은 또한 매우 등각의 층들을 제공하고 이러한 층들의 두께의 정확한 제어를 제공하는 것을 포함하는 추가의 장점들을 갖는다. iALD 프로세스들은, 모두가 본원에 참조로써 통합되는 미국 특허 Nos. 6,428,859, 6,416,822, 7,871,678 및 8,053,372 에 더욱 기재된다. iALD 프로세스들은 또한, 본원에 참조로써 통합되는, 2011년 9월 23일에 출원된 미국 특허 출원 No. 13/244,009 에 기재된다.
일부 실시형태들에서, 방법 (700) 에서 유기금속 텅스텐 전구체 및 프로세스 조건들에 의존하여, 압축 텅스텐 층 또는 인장 텅스텐 층이 형성될 수도 있다. 예를 들어, 일부 실시형태들에서, 텅스텐 층의 압축 응력은 적어도 약 0.5 기가파스칼 (GPa) 또는 약 0.5 기가파스칼 내지 3 기가파스칼일 수도 있다. 일부 다른 실시형태들에서, 텅스텐 층의 인장 응력은 적어도 약 0.5 기가파스칼 또는 약 0.5 기가파스칼 내지 4.5 기가파스칼일 수도 있다.
표 1 은 텅스텐 층들이 할로겐이 없는 유기금속 텅스텐 전구체로 증착된 프로세스 조건들을 도시한다. 6 개의 상이한 프로세스들 (즉, 프로세스들 A-F) 은 약 45 옹스트롬 내지 340 옹스트롬 두께 범위로 상이한 두께의 텅스텐 층들을 증착하는데 이용되었다. 각각의 증착된 텅스텐 층의 응력이 또한 표시되며, 음의 응력은 압축 층을 나타내고 양의 응력은 인장 층을 나타낸다.
프로세스들 A-E 에서는, 텅스텐 층이 형성된 후 처리되지 않았으며; 즉 텅스텐 층은 원하는 텅스텐 두께를 달성하기 위해 도 7 과 관련하여 전술된 동작들 (704 내지 710) 의 다중 사이클들을 수행함으로써 증착되었고, 동작들 (712 및 714) 은 수행되지 않았다. 프로세스 F 에서는, 텅스텐 층이 형성된 후 처리되었으며; 즉, 텅스텐 층은 원하는 텅스텐 두께를 달성하기 위해 도 7 과 관련하여 전술된 동작들 (704 내지 714) 의 다중 사이클들을 수행함으로써 증착되었다. 동작들 (708) 은 아르곤 및 수소 함유 플라즈마로 수행되었고, 동작 (712) 은 아르곤 및 암모니아 함유 플라즈마로 수행되었다.
표에 도시된 것과 같이, 소정 온도 (예컨대, 약 300℃) 에서, 더 높은 플라즈마 전력 (예컨대, 약 600 와트의 RF 전력 또는 약 500 와트 초과의 RF 전력) 은 압축 텅스텐 층을 제조하고, 더 낮은 플라즈마 전력 (예컨대, 약 200, 300 또는 450 와트의 RF 전력 또는 약 500 와트 미만의 RF 전력) 은 인장 텅스텐 층을 제조한다. 프로세스들 C-F 를 보면, 약 300℃ 에서 상이한 플라즈마 전력으로 수행되었다. 소정의 플라즈마 전력 (예컨대, 약 450 와트의 RF 전력) 에서, 더 낮은 프로세스 온도 (예컨대, 약 150 ℃ 또는 약 225℃ 미만) 는 압축 텅스텐 층을 제조하고, 더 높은 프로세스 온도 (예컨대, 약 300℃ 또는 약 225℃ 초과) 는 인장 텅스텐 층을 제조한다. 프로세스들 A, B 및 E 를 보면, 상이한 온도에서 약 450 와트의 플라즈마 전력으로 수행되었다.
텅스텐 층을 증착하기 위한 프로세스 조건들
프로세스 프로세스 가스들 프로세스
온도 (℃)		 플라즈마
전력 (W)		 텅스텐 층
두께
(Å)		 응력 (GPa)
A 아르곤, 수소 150 450 339.2 -1.8
B 아르곤, 수소 150 450 47.5 -2.0
C 아르곤, 수소 300 300 45.1 3.5
D 아르곤, 수소 300 600 87.2 -0.4
E 아르곤, 수소 300 450 100.3 0.8
F 아르곤, 수소 / 아르곤, 암모니아 300 200 86.2 2.4
일부 실시형태들에서, 압축 텅스텐 층은 방법 (700) 에 의해 형성될 수도 있고, 그 후, 상이한 프로세스 조건들 및/또는 텅스텐 전구체들로 수행된 방법 (700) 에 의해 인장 텅스텐 층이 압축 텅스텐 층 상에 형성될 수도 있다. 일부 다른 실시형태들에서, 인장 텅스텐 층은 방법 (700) 에 의해 형성될 수도 있고, 그 후, 상이한 프로세스 조건들 및/또는 텅스텐 전구체들로 수행된 방법 (700) 에 의해 압축 텅스텐 층이 인장 텅스텐 층 상에 형성될 수도 있다. 추가의 압축 및/또는 인장 텅스텐 층들이 추가로 텅스텐 층 상에 증착될 수도 있다. 이러한 실시형태들은 원하는 최종 압축 또는 인장 응력들을 갖는 텅스텐 층 또는 응력이 없는 텅스텐 층이 형성되도록 허용할 수도 있다. 일부 실시형태들에서, 동작들 (704, 706, 708, 710, 712 및 714) 모두는 동일한 프로세스 챔버에서 수행될 수도 있다. 일부 실시형태들에서, 동작들 (704, 706, 708, 710, 712 및 714) 모두는 동일한 프로세스 챔버에서 상이한 기판 홀더들 또는 받침대들 상에서 그것들을 이용하여 수행될 수도 있다. 일부 다른 실시형태들에서, 동작들 (704, 706, 708, 710, 712 및 714) 의 일부는 동일한 프로세스 챔버들에서 상이한 기판 홀더들 또는 받침대들 상에서 그것들을 이용하여 수행될 수도 있다. 일부 실시형태들에서, 동작들 (704, 706, 708, 710, 712 및 714) 의 일부는 상이한 프로세스 챔버들에서 수행될 수도 있다. 예를 들어, 동작들 (704 내지 708) 은 제 1 프로세스 챔버에서 수행될 수도 있고, 그 후에 기판이 제 2 프로세스 챔버로 전달될 수도 있고, 그 후에 동작들 (710 내지 714) 이 제 2 프로세스 챔버에서 수행될 수도 있다.
도 8 은 일부 실시형태들에 따라 텅스텐을 증착하는 방법 (800) 의 동작들을 나타내는 프로세스 흐름도를 도시한다. 동작 (702) 에서, 기판은 도 7 과 관련하여 전술된 것과 같은 챔버에 제공된다.
동작 (802) 에서, 원하는 두께를 갖는 텅스텐 층이 기판 상에 증착된다. 텅스텐 층은 도 7 과 관련하여 전술된 것과 같이, 동작들 (704 내지 714) 또는 동작들 (704 내지 710) 을 포함하는 방법에 의해 증착될 수도 있다. 텅스텐 층은 추가의 텅스텐 증착을 위한 핵생성 층으로서 작용할 수도 있다. 예컨대, 텅스텐 층은 고품질의 텅스텐 증착을 지원하기에 충분한 핵생성 층 두께를 형성하도록 증착될 수도 있다. 일부 실시형태들에 따르면, 약 30 옹스트롬 내지 50 옹스트롬 두께의 텅스텐 층이 핵생성 층으로서 형성될 수도 있고, 일부 다른 실시형태들에서, 약 10 옹스트롬 내지 15 옹스트롬 두께의 텅스텐 층이 핵생성 층으로서 형성될 수도 있다.
동작 (804) 에서, 텅스텐 층을 형성한 후에, 텅스텐은 화학 기상 증착 (CVD) 프로세스에 의해 증착된다. 예컨대, 환원제 및 텅스텐 함유 전구체는 벌크 텅스텐 층을 증착하기 위해 챔버 내로 흐를 수도 있다. 비활성 캐리어 가스는 미리 혼합될 수도 있거나 미리 혼합되지 않을 수도 있는 반응물 스트림들 중 하나 이상을 전달하는데 이용될 수도 있다. ALD-타입 프로세스와 달리, 이러한 동작은 일반적으로 원하는 양의 재료가 증착될 때까지 계속해서 반응물들을 흐르게 하는 것을 수반한다. 일부 실시형태들에서, CVD 프로세스는 다중 스테이지들로 발생할 수도 있고, 반응물들의 연속적인 동시 흐름의 다중 주기들 (multiple periods) 은 우회된 하나 이상의 반응물 흐름들의 주기들에 의해 분리된다.
WF6, WCl6, 및 텅스텐 헥사카르보닐 (W(CO)6) 을 포함하지만 이에 제한되지 않는 다양한 텅스텐 함유 가스들이, 텅스텐 함유 CVD 전구체로서 이용될 수도 있다. 일부 실시형태들에서, 텅스텐 함유 CVD 전구체는 WF6 와 같은 할로겐 함유 화합물이다. 일부 실시형태들에서, 환원제는 수소 가스이지만, 다른 환원제들이 이용될 수도 있으며, 실란 (SiH4), 디실란 (Si2H6), 히드라진 (N2H4), 디보란 (B2H6), 및 게르만 (GeH4) 을 포함한다.
전술된 것과 같이, 4 개의 MOSFET 디바이스 실시형태들, 즉 게이트 영역에서의 인장 텅스텐 막을 포함하는 PMOS 디바이스, 소스 및 드레인 영역에 대한 콘택을 위한 인장 텅스텐 막을 포함하는 NMOS 디바이스, 소스 및 드레인 영역에 대한 콘택을 위한 압축 텅스텐 막을 포함하는 PMOS 디바이스, 및 게이트 영역에서의 압축 텅스텐 막을 포함하는 NMOS 디바이스는 서로 독립적으로 구현될 수도 있다. PMOS 디바이스 및 NMOS 디바이스를 포함하는 반도체 디바이스의 제작 프로세스의 일부 실시형태들에서, 인장 텅스텐 막은 PMOS 디바이스 게이트 및 NMOS 디바이스 콘택들에 대해 단일 세트의 프로세스 동작들로 증착될 수도 있다. 단일 세트의 프로세스 동작들은 예컨대, 인장 텅스텐 막의 증착을 더 비용 효과적이게 할 수도 있다. PMOS 디바이스 및 NMOS 디바이스를 포함하는 반도체 디바이스의 제작 프로세스의 일부 실시형태들에서, 압축 텅스텐 막은 NMOS 디바이스 게이트 및 PMOS 디바이스 콘택들에 대해 단일 세트의 프로세스 동작들로 증착될 수도 있다. 유사하게, 단일 세트의 프로세스 동작들은 예컨대, 압축 텅스텐 막의 증착을 더 비용 효과적이게 할 수도 있다.
일부 실시형태들에서, 인장 텅스턴막들과 압축 텅스텐 막들 양자를 단일 반도체 디바이스에 증착하기 위해, 마스크들 및/또는 희생막들이 이용되어 텅스텐이 증착된 영역들을 제어한다. 유사하게, 인장 텅스텐 막들과 압축 텅스텐 막들 양자가 단일 반도체 웨이퍼 상에 제작되는 PMOS 구조들 및 NMOS 구조들에 증착되는 일부 실시형태들에서, 마스크들 및/또는 희생막들이 이용되어 텅스텐이 증착되는 영역들을 제어한다. 마스크들 및/또는 희생막들을 채용하는 포토리소그래피 기술들은 당업자에게 잘 알려져 있다.
추가로, 인장 텅스텐 막들 및 압축 텅스텐 막들은 금속 게이트 증착 모듈에서, 콘택 금속화 증착 모듈에서, 또는 "게이트 라스트" 집적화 방식으로 집적될 수도 있다. 프로세싱 장치가 하기에서 추가로 설명된다. 이러한 모듈들 각각의 집적화는 다른 모듈들과 독립적일 수도 있기 때문에, 인장 텅스텐 막들 및 압축 텅스텐 막들은 임의의 타입의 텅스텐 증착 모듈에서 증착될 수도 있다.
추가로, 상이한 레벨의 응력을 갖는 압축 텅스텐 막들은 NMOS 디바이스 게이트 또는 PMOS 디바이스 콘택에 증착될 수도 있다. 유사하게, 상이한 레벨의 응력을 갖는 인장 텅스텐 막들은 PMOS 디바이스 게이트 또는 NMOS 디바이스 콘택에 증착될 수도 있다. 텅스텐 막의 응력 레벨은 디바이스 성능을 개선시키기 위해 증착 파라미터들에 따라 변화될 수도 있다.
장치
본 명세서에 개시된 방법들은 다양한 판매자들로부터 입수가능한 다양한 타입의 증착 장치들에서 실행될 수도 있다. 적절한 장치의 예들은, Novellus Concept-1 Altus™, Concept 2 Altus™, Concept-2 ALTUS-S™, Concept 3 Altus™, Altus Max™, 또는 다양한 다른 상업적으로 입수가능한 툴들 중 임의의 것을 포함한다. 일부 경우에, 방법들은 다중 증착 스테이션들에서 순차적으로 수행될 수 있다. 본원에 참조로써 통합된 미국 특허 No. 6,143,082 를 보라. 일부 실시형태들에서, 텅스텐은 단일 증착 챔버 내에 위치된 2, 5 또는 그 이상의 증착 스테이션들 중 하나인 제 1 스테이션에 증착된다. 따라서, 텅스텐 함유 전구체 및 다른 프로세스 가스들은 제 1 스테이션에서, 기판 표면에 국부화된 분위기를 생성하는 개별 가스 공급 시스템을 이용하여 반도체 기판의 표면에 도입될 수도 있다. 그 후에, 처리들을 수행하기 위해 제 1 스테이션이 이용될 수도 있다. 하나 이상의 스테이션들은 이후 추가의 처리들을 위해, 또는 CVD 프로세스를 통해 텅스텐을 증착하기 위해 이용될 수도 있다. 2 이상의 스테이션들이 병렬 프로세싱 동작으로 CVD 를 수행하기 위해 이용될 수도 있다. 대안으로, 웨이퍼는 2 이상의 스테이션들에 거쳐 순차적으로 수행된 CVD 동작들을 가지도록 인덱싱될 수도 있다.
도 9 는 다양한 실시형태들에 따라 텅스텐 증착 프로세스들을 수행하기에 적합한 프로세싱 시스템의 개략도이다. 시스템 (1800) 은 전송 모듈 (1803) 을 포함한다. 전송 모듈 (1803) 은 프로세싱되고 있는 기판들이 다양한 반응기 모듈들 사이에서 이동함에 따라, 그 기판들의 오염의 위험을 최소화시키기 위해 깨끗한 가압 환경을 제공한다. 전송 모듈 (1803) 에 장착된 것은, 다양한 실시형태들에 따라 텅스텐 함유 전구체로의 노출, 상이한 처리들, 및 CVD 프로세스들을 수행할 수 있는 다중-스테이션 반응기 (1809) 이다. 챔버 (1809) 는 이러한 동작들을 순차적으로 수행할 수도 있는 스테이션들 (1811, 1813, 1815 및 1817) 을 포함하는 다중 스테이션들을 포함한다. 예를 들어, 챔버 (1809) 는 스테이션 (1811) 이 텅스텐 함유 전구체로의 노출 및 제 1 처리를 수행하고, 스테이션 (1813) 이 제 2 처리를 수행하며, 스테이션들 (1815 및 1817) 이 CVD 를 수행하도록 구성될 수 있다. 각각의 증착 스테이션은 가열된 웨이퍼 받침대 및 샤워헤드, 분산판 또는 다른 가스 주입구를 포함한다. 증착 스테이션 (1900) 의 일 예가 도 10 에 도시되며, 웨이퍼 지지부 (1902) 및 샤워헤드 (1903) 를 포함한다. 히터는 받침대 부분 (1901) 에 제공될 수도 있다.
또한, 전송 모듈 (1803) 상에는 플라즈마 또는 화학적 (비-플라즈마) 사전 세정 (pre-clean) 을 수행할 수 있는 하나 이상의 단일 또는 다중 스테이션 모듈들 (1807) 이 장착될 수도 있다. 모듈은 또한 포스트 라이너 텅스텐 질화물 처리들과 같은 다양한 다른 처리들을 위해 이용될 수도 있다. 시스템 (1800) 은 또한 하나 이상 (이 경우, 2개) 의 웨이퍼 소스 모듈들 (1801) 을 포함하며, 여기서 웨이퍼들은 프로세싱 이전 및 이후에 저장된다. 대기 전송 챔버 (1819) 에서 대기 로봇 (미도시) 은 먼저 소스 모듈들 (1801) 로부터의 웨이퍼들을 로드 록들 (1821) 로 제거한다. 전송 모듈 (1803) 내의 웨이퍼 전송 디바이스 (일반적으로, 로봇 암 유닛) 는 로드 록들 (1821) 로부터의 웨이퍼를 전송 모듈 (1803) 에 장착된 모듈들로 및 모듈들 사이로 이동시킨다.
일부 실시형태들에서, 시스템 제어기 (1829) 는 증착동안 프로세스 조건들을 제어하도록 채용된다. 제어기는 통상적으로 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 것이다. 프로세서는 중앙 프로세싱 유닛 또는 컴퓨터, 아날로그 및/또는 디지털 입력/출력 접속부들, 스텝퍼 모터 제어기 보드들 등을 포함할 수도 있다.
제어기는 증착 장치의 활동 모두를 제어할 수도 있다. 시스템 제어기는 타이밍, 가스들의 혼합, 챔버 압력, 챔버 온도, 웨이퍼 온도, RF 전력 레벨들, 웨이퍼 척 또는 받침대 위치 및 특정 프로세스의 다른 파라미터들을 제어하기 위한 명령들의 세트들을 포함하는 시스템 제어 소프트웨어를 실행한다. 제어기와 연관된 메모리 디바이스들에 저장된 다른 컴퓨터 프로그램들이 일부 실시형태들에서 채용될 수도 있다.
통상적으로, 사용자 인터페이스는 제어기와 연관된다. 사용자 인터페이스는 디스플레이 스크린, 장치 및/또는 프로세스 조건들의 그래픽 소프트웨어 디스플레이들, 및 포인팅 디바이스들, 키보드들, 터치 스크린들, 마이크로폰들 등과 같은 사용자 입력 디바이스들을 포함할 수도 있다.
프로세스 시퀀스로 증착 및 다른 프로세스들을 제어하기 위한 컴퓨터 프로그램 코드는 임의의 종래의 컴퓨터 판독가능 프로그래밍 언어로 기록될 수도 있으며; 예컨대, 프로그래밍 언어들은 어셈블리 언어, C, C++, 파스칼, 포트란 등을 포함한다. 컴파일링된 오브젝트 코드 또는 스크립트는 프로세서에 의해 프로그램에서 식별된 작업들을 수행하기 위해 실행된다.
제어기 파라미터들은 예컨대, 프로세스 가스 조성 및 유량, 온도, 압력, RF 전력 레벨들과 같은 플라즈마 조건들, 냉각 가스 압력, 및 챔버 벽 온도와 같은 조건들을 처리하는 것과 관련된다. 이러한 파라미터들은 레시피의 형태로 사용자에게 제공되며, 사용자 인터페이스를 활용하여 입력될 수도 있다.
프로세스를 모니터하기 위한 신호들은 시스템 제어기의 아날로그 및/또는 디지털 입력 접속부들에 의해 제공될 수도 있다. 프로세스를 제어하기 위한 신호들은 증착 장치의 아날로그 및 디지털 출력 접속부들에서 출력된다.
시스템 소프트웨어는 다수의 상이한 방식들로 설계되거나 구성될 수도 있다. 예를 들어, 다양한 챔버 컴포넌트 서브루틴들 또는 제어 오브젝트들은 독창적인 증착 프로세스들을 실행하는데 필요한 챔버 컴포넌트들의 동작을 제어하도록 기록될 수도 있다. 이러한 목적을 위한 프로그램들 또는 프로그램들의 섹션들의 예들은 기판 포지셔닝 코드, 프로세스 가스 제어 코드, 압력 제어 코드, 히터 제어 코드, 및 플라즈마 제어 코드를 포함한다.
기판 포지셔닝 프로그램은 기판을 받침대 또는 척 상에 로딩하고 기판과 챔버의 다른 부분들, 예컨대 가스 주입구 및/또는 타겟 간의 간격을 제어하는데 이용되는 챔버 컴포넌트들을 제어하기 위한 프로그램 코드를 포함할 수도 있다. 프로세스 가스 제어 프로그램은 가스 조성 및 유량을 제어하고, 선택적으로 챔버 내의 압력을 안정화시키기 위해 증착 이전에 챔버 내로 가스를 흐르게 하기 위한 코드를 포함할 수도 있다. 압력 제어 프로그램은 챔버의 배기 시스템에서 예컨대, 스로틀 밸브를 조정함으로써 챔버 내의 압력을 제어하기 위한 코드를 포함할 수도 있다. 히터 제어 프로그램은 기판을 가열하는데 이용되는 가열 유닛으로의 전류를 제어하기 위한 코드를 포함할 수도 있다. 대안으로, 히터 제어 프로그램은 헬륨과 같은 열 전달 가스의 웨이퍼 척으로의 전달을 제어할 수도 있다.
증착 동안 모니터링될 수도 있는 챔버 센서들의 예들은 질량 흐름 제어기들, 마노미터와 같은 압력 센서들, 및 받침대 또는 척에 위치된 열전대들을 포함한다. 적절히 프로그래밍된 피드백 및 제어 알고리즘들은 원하는 프로세스 조건들을 유지하기 위해 상기 센서들로부터의 데이터와 함께 이용될 수도 있다. 앞의 설명은 단일 또는 다중 챔버 반도체 프로세싱 툴에서 본원에 개시된 실시형태들의 구현예들을 기술한다.
본 명세서에 설명된 장치/프로세스들은 예컨대, 반도체 디바이스들, 디스플레이들, LED들, 광전지 패널들 등의 제작 또는 제조를 위한 리소그래피 패터닝 툴들 또는 프로세스들과 결합하여 이용될 수도 있다. 통상적으로, 필수적인 것은 아니지만, 이러한 툴들/프로세스들은 일반적인 제조 시설에서 함께 이용되거나 수행될 것이다. 필름의 리소그래피 패턴화는 통상적으로, 각각의 단계가 복수의 가능한 툴들에 의해 인에이블되는, 하기의 단계들 중 일부 또는 전부를 포함한다: (1) 스핀-온 또는 스프레이-온 툴을 이용한 작업편, 즉 기판 상에 포토레지스트의 도포; (2) 핫 플레이트 또는 퍼니스 또는 UV 경화 툴을 이용한 포토레지스트의 경화; (3) 웨이퍼 스텝퍼와 같은 툴을 이용한 포토레지스트의 가시광 또는 UV 또는 X-선 광으로의 노광; (4) 레지스트를 선택적으로 제거하고, 이를 습식 벤치와 같은 툴을 이용하여 패턴화하기 위한 레지스트의 현상; (5) 건식의 또는 플라즈마 보조 에칭 툴을 이용함으로써 레지스트 패턴을 기저막 또는 작업편으로 전사; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트리퍼와 같은 툴을 이용한 레지스트의 제거.
다른 실시형태들
개시된 실시형태들의 범위 내에 있는 변경들, 변형들, 치환들, 및 대체 등가물들이 존재한다. 예를 들어, 인장 또는 압축 텅스텐 막들을 증착시키기 위한 실시형태들이 설명되었다. 전술된 방법들은 전반적인 기판 상에 및 기판의 피쳐들 내에 인장 또는 압축 텅스텐 막들을 증착시키기 위해 이용될 수도 있다. 전술된 방법들은 또한, 다른 금속막들을 형성하기 위해 적용할 수 있다.
방법들의 실시형태들은 또한 본원에 참조로써 통합된 미국 특허 No. 7,670,931 에서 추가로 설명된 것과 같이 백사이드 응력 층들을 갖는 반도체 구조들을 제작하기 위해 이용될 수도 있다.
또한, 개시된 실시형태들의 방법들 및 장치들을 구현하는 복수의 대안적인 방식들이 존재함에 유의하여야 한다. 그러므로, 이하 첨부된 청구항들은 개시된 실시형태들의 진정한 사상 및 범위 내에 있는 것과 같은 모든 그러한 변경들, 변형들, 치환들 및 대체 등가물들을 포함하는 것으로 해석되도록 의도된다.

Claims (22)

  1. (a) 필드 영역 및 상기 필드 영역으로부터 리세스된 피쳐를 갖는 기판을 챔버에 제공하는 단계;
    (b) 상기 기판을 유기금속 텅스텐 전구체에 노출시키는 단계;
    (c) 상기 기판 상에 흡착되지 않은 상기 유기금속 텅스텐 전구체를 상기 챔버로부터 제거하는 단계;
    (d) 상기 기판 상에 텅스텐 함유층을 형성하도록 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 상기 기판을 처리하는 단계로서, 상기 텅스텐 함유층은 텅스텐 탄화물을 포함하는, 상기 기판을 처리하는 단계;
    (e) 상기 동작 (d) 이후, 상기 챔버로부터 잔류 가스들을 제거하는 단계; 및
    (f) 상기 기판 상의 상기 텅스텐 함유층을, 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리하는 단계를 포함하는, 증착 방법.
  2. 제 1 항에 있어서,
    상기 제 1 처리는, 아르곤, 수소, 질소, 및 암모니아 중 하나 이상을 포함하는 제 1 플라즈마에 의한 상기 플라즈마 처리를 포함하는, 증착 방법.
  3. 제 2 항에 있어서,
    상기 제 2 처리는, 아르곤, 수소, 질소, 및 암모니아 중 하나 이상을 포함하는 제 2 플라즈마에 의한 상기 플라즈마 처리를 포함하고, 상기 제 1 플라즈마에서의 종은 상기 제 2 플라즈마에서의 종과 상이한, 증착 방법.
  4. 제 1 항에 있어서,
    상기 제 1 플라즈마 처리 및 상기 제 2 플라즈마 처리는 동일한 처리들을 포함하는, 증착 방법.
  5. 제 1 항에 있어서,
    상기 기판의 온도는 상기 동작 (d) 및 상기 동작 (f) 에서의 상기 플라즈마 처리들 동안 100℃ ~ 550℃ 인, 증착 방법.
  6. 제 1 항에 있어서,
    상기 동작 (b) 는 0.1 와트 ~ 100 와트의 무선 주파수 전력에 의해 발생된 플라즈마의 존재하에서 수행되는, 방법.
  7. 제 1 항에 있어서,
    상기 동작 (d) 및 상기 동작 (f) 에서의 상기 플라즈마 처리들은 0.1 와트 ~ 2000 와트의 무선 주파수 전력에 의해 발생된 플라즈마를 이용하여 수행되는, 증착 방법.
  8. 제 1 항에 있어서,
    상기 동작 (d) 및 상기 동작 (f) 에서 상기 플라즈마 처리들은 200 와트 ~ 700 와트의 무선 주파수 전력에 의해 발생된 플라즈마를 이용하여 수행되는, 증착 방법.
  9. 제 1 항에 있어서,
    상기 동작 (d) 및 상기 동작 (f) 에서 상기 열 처리들은 100℃ ~ 550℃ 의 온도에서 수행되는, 증착 방법.
  10. 제 1 항에 있어서,
    상기 동작 (d) 및 상기 동작 (f) 에서 상기 열 처리들은 아르곤, 수소, 질소, 및 암모니아 중 하나 이상을 포함하는 상기 챔버의 분위기에서 수행되는, 증착 방법.
  11. 제 1 항에 있어서,
    (g) 상기 동작 (f) 이후, 상기 챔버로부터 잔류 가스들을 제거하는 단계; 및
    상기 동작 (f) 를 반복하는 단계를 더 포함하는, 증착 방법.
  12. 제 1 항에 있어서,
    (g) 상기 동작 (f) 이후, 상기 챔버로부터 잔류 가스들을 제거하는 단계; 및
    상기 동작 (b) 내지 상기 동작 (f) 를 반복하는 단계를 더 포함하는, 증착 방법.
  13. (a) 필드 영역 및 상기 필드 영역으로부터 리세스된 피쳐를 갖는 기판을 챔버에 제공하는 단계;
    (b) 상기 기판을 유기금속 텅스텐 전구체에 노출시키는 단계;
    (c) 상기 기판 상에 흡착되지 않은 상기 유기금속 텅스텐 전구체를 상기 챔버로부터 제거하는 단계;
    (d) 상기 기판 상에 텅스텐 층을 형성하도록 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 상기 기판을 처리하는 단계;
    (e) 상기 동작 (d) 이후, 상기 챔버로부터 잔류 가스들을 제거하는 단계; 및
    (f) 상기 기판 상의 상기 텅스텐 층을, 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리하는 단계; 및
    상기 동작 (b) 내지 상기 동작 (f) 를 반복하는 단계를 포함하며,
    상기 동작 (b) 내지 상기 동작 (f) 가 제 1 프로세스 조건 하에서 수행되는 경우, 인장 응력 또는 압축 응력 중 어느 하나를 갖는 텅스텐 층이 형성되고, 그리고
    상기 동작 (b) 내지 상기 동작 (f) 가 상기 제 1 프로세스 조건과 상이한 제 2 프로세스 조건 하에서 수행되는 경우, 상기 인장 응력 또는 상기 압축 응력 중 다른 것을 갖는 텅스텐 함유층이 형성되는, 증착 방법.
  14. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 텅스텐 함유층은 질소를 더 포함하는, 증착 방법.
  15. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 유기금속 텅스텐 전구체는 적어도 하나의 관능기를 포함하고,
    상기 관능기는 시클로펜타디에닐기, 터셔리-부틸기, 카르보닐기, 및 디메틸기로 이루어지는 그룹으로부터 선택되는, 증착 방법.
  16. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 텅스텐 함유층에서의 압축 응력은 적어도 0.5 기가파스칼인, 증착 방법.
  17. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 텅스텐 함유층에서의 인장 응력은 적어도 0.5 기가파스칼인, 증착 방법.
  18. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 동작 (b) 이전에, 상기 기판을 플라즈마 처리에 노출시켜 상기 기판 상의 금속 표면들 상의 산화물들을 제거하는, 증착 방법.
  19. 제 1 항에 있어서,
    상기 동작 (a) 이전에,
    상기 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노광시키는 단계;
    상기 포토레지스트를 패터닝하고 그 패턴을 상기 기판에 전사하는 단계; 및
    상기 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 증착 방법.
  20. 챔버; 및
    프로세스를 실행하기 위한 프로그램 명령들을 포함하는 제어기를 포함하는 증착 장치로서,
    상기 프로세스는:
    (a) 필드 영역 및 상기 필드 영역으로부터 리세스된 피쳐를 갖는 기판을 상기 챔버에 제공하는 단계;
    (b) 상기 기판을 유기금속 텅스텐 전구체에 노출시키는 단계;
    (c) 상기 기판 상에 흡착되지 않은 상기 유기금속 텅스텐 전구체를 상기 챔버로부터 제거하는 단계;
    (d) 상기 기판 상에 텅스텐 층을 형성하도록 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 상기 기판을 처리하는 단계;
    (e) 상기 동작 (d) 이후, 상기 챔버로부터 잔류 가스들을 제거하는 단계;
    (f) 상기 기판 상의 상기 텅스텐 층을, 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리하는 단계; 및
    상기 동작 (b) 내지 상기 동작 (f) 를 반복하는 단계를 포함하며,
    상기 동작 (b) 내지 상기 동작 (f) 가 제 1 프로세스 조건 하에서 수행되는 경우, 인장 응력 또는 압축 응력 중 어느 하나를 갖는 텅스텐 층이 형성되고, 그리고
    상기 동작 (b) 내지 상기 동작 (f) 가 상기 제 1 프로세스 조건과 상이한 제 2 프로세스 조건 하에서 수행되는 경우, 상기 인장 응력 또는 상기 압축 응력 중 다른 것을 갖는 텅스텐 함유층이 형성되는, 증착 장치.
  21. 제 20 항에 기재된 증착 장치; 및
    상기 증착 장치에 의해 처리될 기판을 노광하기 위한 스텝퍼를 포함하는, 증착 시스템.
  22. 챔버의 제어를 위한 프로그램 명령들을 포함하는 비일시적 컴퓨터 머신 판독가능 매체로서,
    상기 프로그램 명령들은:
    (a) 필드 영역 및 상기 필드 영역으로부터 리세스된 피쳐를 갖는 기판을 상기 챔버에 제공하기 위한 코드;
    (b) 상기 기판을 유기금속 텅스텐 전구체에 노출시키기 위한 코드;
    (c) 상기 기판 상에 흡착되지 않은 상기 유기금속 텅스텐 전구체를 상기 챔버로부터 제거하기 위한 코드;
    (d) 상기 기판 상에 텅스텐 층을 형성하도록 열 처리 또는 플라즈마 처리를 포함하는 제 1 처리로 상기 기판을 처리하기 위한 코드;
    (e) 상기 동작 (d) 이후, 상기 챔버로부터 잔류 가스들을 제거하기 위한 코드;
    (f) 상기 기판 상의 상기 텅스텐 층을, 열 처리 또는 플라즈마 처리를 포함하는 제 2 처리로 처리하기 위한 코드; 및
    상기 동작 (b) 내지 상기 동작 (f) 를 반복하는 코드를 포함하며,
    상기 동작 (b) 내지 상기 동작 (f) 가 제 1 프로세스 조건 하에서 수행되는 경우, 인장 응력 또는 압축 응력 중 어느 하나를 갖는 텅스텐 층이 형성되고, 그리고
    상기 동작 (b) 내지 상기 동작 (f) 가 상기 제 1 프로세스 조건과 상이한 제 2 프로세스 조건 하에서 수행되는 경우, 상기 인장 응력 또는 상기 압축 응력 중 다른 것을 갖는 텅스텐 함유층이 형성되는, 비일시적 컴퓨터 머신 판독가능 매체.
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