KR20200048803A - 메인 스위치를 위한 드라이버 회로 및 그것을 포함하는 제어 장치 - Google Patents

메인 스위치를 위한 드라이버 회로 및 그것을 포함하는 제어 장치 Download PDF

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KR20200048803A
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Abstract

메인 스위치를 위한 드라이버 회로 및 그것을 포함하는 제어 장치가 제공된다. 상기 드라이버 회로는, 게이트 단자, 파워 서플라이에 연결되는 소스 단자 및 전기 부하에 연결되는 드레인 단자를 포함하는 P채널 MOSFET을 제어하기 위한 것이다. 상기 드라이버 회로는, 상기 P채널 MOSFET의 소스 단자에 일단이 연결되고, 제1 접속 노드를 통해 직렬 연결되는 제1 분배 저항 소자 및 제2 분배 저항 소자를 포함하는 제1 전압 디바이더; 제1 콜렉터 단자, 제1 이미터 단자 및 제1 베이스 단자를 포함하고, 상기 이미터 단자는 상기 제1 전압 디바이더의 타단에 연결되고, 상기 제1 콜렉터 단자가 접지에 연결되는 제1 서브 트랜지스터; 제2 콜렉터 단자, 제2 이미터 단자 및 제2 베이스 단자를 포함하고, 상기 제2 이미터 단자는 상기 P채널 MOSFET의 상기 게이트 단자에 연결되고, 상기 상기 제2 베이스 단자는 상기 제1 접속 노드에 연결되는 제2 서브 트랜지스터; 제3 콜렉터 단자, 제3 이미터 단자 및 제3 베이스 단자를 포함하고, 상기 제3 이미터 단자는 상기 제2 이미터 단자에 연결되고, 상기 제3 콜렉터 단자가 상기 접지에 연결되는 제3 서브 트랜지스터; 및 상기 제2 콜렉터 단자와 상기 제2 이미터 단자의 사이에 연결되는 제3 저항 소자를 포함한다.

Description

메인 스위치를 위한 드라이버 회로 및 그것을 포함하는 제어 장치{Driver circuit for main transistor and control device including the same}
본 발명은 메인 스위치를 제어하기 위한 드라이버 회로 및 그것을 포함하는 제어 장치에 관한 것이다.
전기 자동차에 탑재되는 전기 모터 등의 전기 부하는, 메인 스위치를 통해 파워 서플라이에 연결된다. 제어 장치는, 메인 스위치를 선택적으로 온 상태 또는 오프 상태로 제어한다. 메인 스위치가 온 상태인 동안, 파워 서플라이로부터의 전력이 메인 스위치를 통해 전기 부하에게 공급된다.
도 2은 종래 기술에 따른 제어 장치의 구성을 예시적으로 나타낸 것이다. 도 2을 참조하면, 메인 스위치로서의 N채널 MOSFET(Metal Oxide Semiconductor Field Effect transistor)에 구비된 드레인 단자 및 소스 단자는 각각 파워 서플라이와 전기 부하에 전기적으로 연결되어 있다. 컨트롤러가 메인 스위치의 게이트 단자에 제어 신호(예, 하이 레벨의 전압)를 출력하는 경우, 메인 스위치의 드레인 단자와 소스 단자가 도통됨으로써, 파워 서플라이로부터 전기 부하로의 전력 공급이 가능해진다. 또한, 전기 부하의 구동이 필요하지 않은 경우, 컨트롤러는 메인 스위치를 오프 상태로 전이시키기 위해, 제어 신호의 출력을 중단한다.
그런데, N채널 MOSFET의 게이트 단자에 제어 신호가 인가되지 않고 있음에도 불구하고, 전기 부하의 인덕턴스 성분으로 인해 N채널 MOSFET의 소스 단자에 마이너스의 전압이 일시적으로 발생할 수 있다. 이에 따라, N채널 MOSFET의 게이트 단자와 소스 단자 간에 임계 전압을 넘어서는 순방향 바이어스가 걸려, N채널 MOSFET가 의도치 않게 온 상태와 오프 상태를 교대로 반복하는 현상이 발생할 수 있다. 위 현상은, 전기 부하에 저장된 전기 에너지가 대부분 소모될 때까지 지속될 수 있으므로, 안전 상 바람직하지 않다.
본 발명은, 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 파워 서플라이와 전기 부하의 사이에 연결되는 메인 스위치로서 N채널 MOSFET 대신 P채널 MOSFET을 이용함으로써, 전기 부하의 인덕턴스 성분으로 인한 메인 스위치의 오동작을 방지할 수 있는 드라이버 회로 및 상기 드라이버 회로를 포함하는 제어 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있으며, 본 발명의 실시예에 의해 보다 분명하게 알게 될 것이다. 또한, 본 발명의 목적 및 장점들은 특허청구범위에 나타난 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 다양한 실시예는 다음과 같다.
본 발명의 일 측면에 따른 드라이버 회로는, 게이트 단자, 파워 서플라이에 연결되는 소스 단자 및 전기 부하에 연결되는 드레인 단자를 포함하는 P채널 MOSFET을 제어하기 위한 것이다. 상기 드라이버 회로는, 상기 P채널 MOSFET의 소스 단자에 일단이 연결되고, 제1 접속 노드를 통해 직렬 연결되는 제1 분배 저항 소자 및 제2 분배 저항 소자를 포함하는 제1 전압 디바이더; 제1 콜렉터 단자, 제1 이미터 단자 및 제1 베이스 단자를 포함하고, 상기 이미터 단자는 상기 제1 전압 디바이더의 타단에 연결되고, 상기 제1 콜렉터 단자가 접지에 연결되는 제1 서브 트랜지스터; 제2 콜렉터 단자, 제2 이미터 단자 및 제2 베이스 단자를 포함하고, 상기 제2 이미터 단자는 상기 P채널 MOSFET의 상기 게이트 단자에 연결되고, 상기 상기 제2 베이스 단자는 상기 제1 접속 노드에 연결되는 제2 서브 트랜지스터; 제3 콜렉터 단자, 제3 이미터 단자 및 제3 베이스 단자를 포함하고, 상기 제3 이미터 단자는 상기 제2 이미터 단자에 연결되고, 상기 제3 콜렉터 단자가 상기 접지에 연결되는 제3 서브 트랜지스터; 및 상기 제2 콜렉터 단자와 상기 제2 이미터 단자의 사이에 연결되는 제3 저항 소자를 포함한다.
상기 제1 접속 노드는, 상기 제3 베이스 단자에 더 연결될 수 있다.
상기 제1 분배 저항 소자의 저항은, 상기 제2 분배 저항 소자의 저항보다 클 수 있다.
상기 제3 이미터 단자는, 상기 P채널 MOSFET의 상기 게이트 단자에 더 연결될 수 있다.
상기 제1 전압 디바이더는, 상기 제1 서브 트랜지스터가 온 상태인 동안, 상기 파워 서플라이의 입력 전압을 이용하여 상기 제1 접속 노드에 제1 스위칭 전압을 생성할 수 있다. 상기 제3 서브 트랜지스터는, 상기 제3 베이스 단자에 상기 제1 스위칭 전압이 인가되는 것에 응답하여, 온 상태로 될 수 있다.
상기 제3 서브 트랜지스터가 온 상태인 동안, 상기 제3 저항 소자에 걸친 제2 스위칭 전압이 상기 P채널 MOSFET의 상기 소스 단자와 상기 게이트 단자의 사이에 인가될 수 있다.
상기 제1 서브 트랜지스터가 오프 상태인 동안, 상기 파워 서플라이로부터의 입력 전압이 상기 제1 접속 노드를 통해 상기 제2 베이스 단자 및 상기 제3 베이스 단자 각각에 인가될 수 있다. 상기 제2 서브 트랜지스터는, 상기 제2 베이스 단자에 상기 입력 전압이 인가되는 것에 응답하여, 온 상태로 될 수 있다. 상기 제3 서브 트랜지스터는, 상기 제3 베이스 단자에 상기 입력 전압이 인가되는 것에 응답하여, 오프 상태로 될 수 있다. 상기 제2 서브 트랜지스터가 온 상태이고 상기 제3 서브 트랜지스터가 오프 상태인 동안, 상기 입력 전압이 상기 제2 이미터 단자를 통해 상기 P채널 MOSFET의 상기 게이트 단자에 인가될 수 있다.
상기 제1 서브 트랜지스터 및 상기 제2 서브 트랜지스터 각각은 NPN 타입 트랜지스터이고, 상기 제3 서브 트랜지스터 각각은 PNP 타입 트랜지스터일 수 있다.
상기 드라이버 회로는, 상기 제2 이미터 단자와 상기 접지의 사이에서 연결되고, 제3 접속 노드를 통해 직렬 연결되는 제3 분배 저항 소자 및 제4 분배 저항 소자를 포함하는 제2 전압 디바이더; 제4 콜렉터 단자, 제4 이미터 단자 및 제4 베이스 단자를 포함하고, 상기 제4 이미터 단자는 상기 접지에 연결되고, 상기 제4 베이스 단자는 상기 제3 접속 노드에 연결되는 제4 서브 트랜지스터; 및 일단이 상기 P채널 MOSFET의 상기 드레인 단자에 연결되고, 타단이 상기 제4 콜렉터 단자에 연결되는 방전 저항 소자를 더 포함할 수 있다.
상기 제3 전압 디바이더는, 상기 제1 서브 트랜지스터가 오프 상태인 동안, 상기 제3 접속 노드에 제3 스위칭 전압을 생성할 수 있다. 상기 제4 서브 트랜지스터는, 상기 제4 베이스 단자에 인가되는 상기 제3 스위칭 전압에 응답하여, 온 상태로 될 수 있다.
본 발명의 다른 측면에 따른 제어 장치는, 상기 드라이버 회로를 포함한다.
본 발명의 실시예들 중 적어도 하나에 의하면, 파워 서플라이와 전기 부하의 사이에 연결되는 메인 스위치로서 N채널 MOSFET 대신 P채널 MOSFET을 이용함으로써, 전기 부하의 인덕턴스 성분으로 인한 메인 스위치의 오동작을 방지할 수 있다.
또한, 메인 스위치를 오프 상태로 제어하는 동안, 전기 부하의 인덕턴스 성분으로 인해 전기 부하에 저장된 전기 에너지를 강제적으로 방전시킴으로써, 메인 스위치의 오동작 가능성을 보다 확실히 저감할 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술되는 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 종래의 제어 장치의 구성을 예시적으로 나타낸 도면이다.
도 2은 본 발명의 제1 실시예에 따른 제어 장치의 구성을 예시적으로 나타낸 도면이다.
도 3은 도 2에 도시된 메인 스위치를 온 상태로 제어하기 위한 동작을 설명하는 데에 참조되는 도면이다.
도 4는 도 2에 도시된 메인 스위치를 오프 상태로 제어하기 위한 동작을 설명하는 데에 참조되는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 제어 장치의 구성을 예시적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
또한, 본 발명을 설명함에 있어 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
제1, 제2 등과 같이 서수를 포함하는 용어들은, 다양한 구성요소들 중 어느 하나를 나머지와 구별하는 목적으로 사용되는 것이고, 그러한 용어들에 의해 구성요소들을 한정하기 위해 사용되는 것은 아니다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 또한, 명세서에 기재된 <제어 유닛>과 같은 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다.
도 2은 본 발명의 제1 실시예에 따른 제어 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 2을 참조하면, 제어 장치(10)는, 전기 부하(EL)에게 입력 전압(VIN)을 선택적으로 공급하기 위한 것으로서, 파워 서플라이(20), 메인 스위치(30), 컨트롤러(40) 및 드라이버 회로(100)를 포함한다. 전기 부하(EL)는, 예컨대 전기 자동차에 설치되는 컨택터 코일, 발광 다이오드, 히터 등일 수 있다.
파워 서플라이(20)은, 입력 전압(VIN)(예, 12V)을 생성하도록 구성되는 것으로서, 납축 전지 및 DC-DC 컨버터를 포함할 수 있다.
메인 스위치(30)는, 파워 서플라이(20)과 전기 부하(EL)의 사이에 전기적으로 연결된다. 메인 스위치(30)는, 소스 단자, 드레인 단자 및 게이트 단자를 가지는 P채널 MOSFET(Metal Oxide Semiconductor Field Effect transistor)일 수 있다. 메인 스위치(30)의 소스 단자는 파워 서플라이(20)에 전기적으로 연결된다. 메인 스위치(30)의 드레인 단자는, 전기 부하(EL)에 전기적으로 연결된다. 전기 부하(EL)의 일단은 메인 스위치(30)의 드레인 단자에 전기적으로 연결되고, 전지 부하(EL)의 타단은 접지될 수 있다. 메인 스위치(30)의 게이트 단자는 드라이버 회로(100)에 전기적으로 연결될 수 있다. 메인 스위치(30)는, 메인 스위치(30)의 소스-게이트 전압이 임계 전압 이상인 경우 온 상태로 되고, 그 외에는 오프 상태로 된다. 소스-게이트 전압은, 소스 단자의 전압에서 게이트 단자의 전압을 차감한 전압을 나타낸다.
컨트롤러(40)는, 드라이버 회로(100)에게 제어 신호(CS)를 선택적으로 출력하도록 구성될 수 있다. 컨트롤러(40)는, 외부 디바이스(예, 차량 MCU)로부터의 제1 명령에 응답하여, 제어 신호(CS)를 출력하도록 구성될 수 있다. 컨트롤러(40)는, 외부 디바이스로부터의 제2 명령에 응답하여, 제어 신호(CS)의 출력을 중단하도록 구성될 수 있다.
제어 신호(CS)는, 전기 부하(EL)에게 입력 전압(VIN)을 공급하도록(즉, 메인 스위치(30)를 턴 온시키도록) 드라이버 회로(100)를 유도하기 위한 것일 수 있다. 즉, 컨트롤러(40)가 드라이버 회로(100)에게 제어 신호(CS)를 출력 시, 드라이버 회로(100)는 메인 스위치(30)를 온 상태로 전이시킨다. 반면, 컨트롤러(40)가 제어 신호(CS)의 출력을 중단하는 경우, 드라이버 회로(100)는 메인 스위치(30)를 오프 상태로 전이시킨다.
컨트롤러(40)는, 메인 스위치(30)를 위한 드라이버 IC로서 동작하는 것으로서, 하드웨어적으로, ASICs(application specific integrated circuits), DSPs(digital signal processors), DSPDs(digital signal processing devices), PLDs(programmable logic devices), FPGAs(field programmable gate arrays), 마이크로 프로세서(microprocessors), 기타 기능 수행을 위한 전기적 유닛 중 적어도 하나를 포함할 수 있다. 또한, 컨트롤러(40)에는 메모리 디바이스가 내장될 수 있으며, 메모리 디바이스로는 예컨대 RAM, ROM, 레지스터, 하드디스크, 광기록 매체 또는 자기기록 매체가 이용될 수 있다. 메모리 디바이스는, 컨트롤러(40)에 의해 실행되는 각종 제어 로직을 포함하는 프로그램, 및/또는 상기 제어 로직이 실행될 때 발생되는 데이터를 저장, 갱신 및/또는 소거할 수 있다.
드라이버 회로(100)는, 제1 전압 디바이더(VD1), 제1 서브 트랜지스터(Q1), 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3)를 포함한다. 드라이버 회로(100)는, 제1 저항 소자(RP1), 제2 저항 소자(RP2), 제3 저항 소자(RP3) 및 제4 저항 소자(RP4) 중 적어도 하나를 더 포함할 수 있다.
제1 전압 디바이더(VD1)는, 제1 분배 저항 소자(RD1) 및 제2 분배 저항 소자(RD2)를 포함한다. 제1 분배 저항 소자(RD1)와 제2 분배 저항 소자(RD2)는, 제1 접속 노드(N1)를 통해 직렬 연결된다. 제1 분배 저항 소자(RD1)의 저항(예, 10kΩ)은, 제2 분배 저항 소자(RD2)의 저항(예, 1kΩ)보다 클 수 있다. 제2 분배 저항 소자(RD2)의 저항은, 제4 저항 소자(RP4)의 저항과 동일할 수 있다. 제1 전압 디바이더(VD1)의 일단(즉, 제1 분배 저항 소자(RD1)의 일단)은, 메인 스위치(30)의 소스 단자에 연결된다.
제1 서브 트랜지스터(Q1)는, 제1 전압 디바이더(VD1)의 타단(즉, 제2 분배 저항 소자(RD2)의 타단)과 접지의 사이에 전기적으로 연결된다. 즉, 제1 분배 저항 소자(RD1), 제1 접속 노드(N1), 제2 분배 저항 소자(RD2) 및 제1 서브 트랜지스터(Q1)는, 메인 스위치(30)의 소스 단자로부터 접지를 향하여 순차적으로 직렬 연결된다.
제1 서브 트랜지스터(Q1)는, 콜렉터 단자, 이미터 단자 및 베이스 단자를 가지는 NPN 타입 트랜지스터일 수 있다. 제1 서브 트랜지스터(Q1)의 콜렉터 단자는, 제1 전압 디바이더(VD1)의 타단에 전기적으로 연결된다. 제1 서브 트랜지스터(Q1)의 이미터 단자는, 접지된다. 제1 서브 트랜지스터(Q1)의 베이스 단자는, 컨트롤러(40)로부터의 제어 신호(CS)를 입력받을 수 있도록, 소정의 저항(예, 75kΩ)을 가지는 제3 저항 소자(RP3)를 통해 컨트롤러(40)에 전기적으로 연결된다.
컨트롤러(40)로부터의 제어 신호(CS)는, 제3 저항 소자(RP3)를 통해 제1 서브 트랜지스터(Q1)의 베이스 단자에 인가된다. 제어 신호(CS)는 순방향 전압으로서, 제1 서브 트랜지스터(Q1)의 베이스 단자와 이미터 단자의 사이에 인가될 수 있다.
제2 서브 트랜지스터(Q2)의 일단은 메인 스위치(30)의 소스 단자에 전기적으로 연결된다. 제2 서브 트랜지스터(Q2)의 타단은 제3 서브 트랜지스터(Q3)의 일단에 전기적으로 연결된다. 제2 서브 트랜지스터(Q2)는, 콜렉터 단자, 이미터 단자 및 베이스 단자를 가지는 NPN 타입 트랜지스터일 수 있다. 제2 서브 트랜지스터(Q2)의 콜렉터 단자는, 메인 스위치(30)의 소스 단자에 전기적으로 연결된다. 제2 서브 트랜지스터(Q2)의 이미터 단자는, 제3 서브 트랜지스터(Q3)의 일단(이미터 단자)에 전기적으로 연결된다. 제2 서브 트랜지스터(Q2)의 베이스 단자는, 제1 접속 노드(N1)에 전기적으로 연결된다.
제3 서브 트랜지스터(Q3)의 일단은 제2 서브 트랜지스터(Q2)의 타단에 전기적으로 연결된다. 제3 서브 트랜지스터(Q3)의 타단은 제4 저항 소자(RP4)를 통해 접지에 연결될 수 있다. 제3 서브 트랜지스터(Q3)는, 콜렉터 단자, 이미터 단자 및 베이스 단자를 가지는 PNP 타입 트랜지스터일 수 있다. 제3 서브 트랜지스터(Q3)의 이미터 단자는, 제2 서브 트랜지스터(Q2)의 이미터 단자에 전기적으로 연결된다. 제3 서브 트랜지스터(Q3)의 콜렉터 단자는, 소정의 저항(예, 1kΩ)을 가지는 제4 저항 소자(RP4)를 통해 접지된다. 제3 서브 트랜지스터(Q3)의 베이스 단자는, 제2 서브 트랜지스터(Q2)의 베이스 단자와 공통적으로, 제1 접속 노드(N1)에 전기적으로 연결된다.
제1 저항 소자(RP1)와 제2 저항 소자(RP2)는, 제2 접속 노드(N2)를 통해 직렬 연결된다. 제1 저항 소자(RP1)와 제2 저항 소자(RP2)의 직렬 회로는, 제2 서브 트랜지스터(Q2)에 병렬 연결된다. 제1 저항 소자(RP1)의 저항(예, 10kΩ)은, 제2 저항 소자(RP2)의 저항(예, 30Ω)보다 클 수 있다. 제1 저항 소자(RP1)의 저항과 제1 분배 저항 소자(RD1)의 저항은 동일할 수 있다. 제2 저항 소자(RP2)는, 메인 스위치(30)의 게이트 단자에서의 급격한 전압 변화를 억제하기 위한 것이다.
제2 저항 소자(RP2)가 드라이버 회로(100)로부터 생략 시, 제1 저항 소자(RP1)는 제2 서브 트랜지스터(Q2)에 병렬 연결된다. 이 경우, 메인 스위치(30)의 게이트 단자는, 제2 접속 노드(N2) 대신 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3) 각각의 이미터 단자에 연결된다.
도 3은 도 2에 도시된 메인 스위치(30)를 온 상태로 제어하기 위한 동작을 설명하는 데에 참조되는 도면이다.
도 3를 참조하면, 컨트롤러(40)는, 메인 스위치(30)를 온 상태로 전이시키기 위해, 드라이버 회로(100)에게 제어 신호(CS)를 출력한다. 제어 신호(CS)는, 미리 정해진 하이 레벨을 가지는 전압으로서, 제3 저항 소자(RP3)를 통해 제1 서브 트랜지스터(Q1)에게 전달된다. 즉, 제3 저항 소자(RP3)는, 제어 신호(CS)의 전달 경로로서 기능한다.
제1 서브 트랜지스터(Q1)는, 제1 서브 트랜지스터(Q1)의 베이스 단자에 제어 신호(CS)가 인가되는 것에 응답하여, 온 상태로 된다. 제1 서브 트랜지스터(Q1)가 온 상태로 유지되는 동안, 파워 서플라이(20)의 입력 전압(VIN)에 의한 전류가 제1 전압 디바이더(VD1)와 제1 서브 트랜지스터(Q1)를 통해 흐른다. 이에 따라, 제1 전압 디바이더(VD1)는, 파워 서플라이(20)의 입력 전압(VIN)을 이용하여, 입력 전압(VIN)보다 작은 제1 스위칭 전압(V1)(예, 1V)을 제1 접속 노드(N1)에 생성한다. 제1 스위칭 전압(V1)은, 제2 분배 저항 소자(RD2)에 걸친 전압과 제1 서브 트랜지스터(Q1)에 걸친 전압의 합(즉, 제1 접속 노드(N1)와 접지 간의 전압차)이다. 제1 스위칭 전압(V1)은, 제1 접속 노드(N1)를 통해 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3) 각각의 베이스 단자에 인가된다.
제1 서브 트랜지스터(Q1)가 온 상태로 되기 전의 시점에서, 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3) 각각이 오프 상태이므로, 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3) 각각의 이미터 단자의 전압은 메인 스위치(30)의 소스 단자의 전압(즉, VIN)과 동일하다.
따라서, 제1 서브 트랜지스터(Q1)가 오프 상태로부터 온 상태로 전이되는 시점에서, 제2 서브 트랜지스터(Q2)의 베이스 단자와 이미터 단자 간에 역방향 바이어스가 걸리므로, 제2 서브 트랜지스터(Q2)는 오프 상태로 유지된다. 반면, 제1 서브 트랜지스터(Q1)가 오프 상태로부터 온 상태로 전이되는 시점에서, 제3 서브 트랜지스터(Q3)의 이미터 단자와 베이스 단자 간에 순방향 바이어스가 걸리므로, 제3 서브 트랜지스터(Q3)는 오프 상태로부터 온 상태로 전이된다.
제3 서브 트랜지스터(Q3)가 온 상태로 유지되는 동안, 파워 서플라이(20)의 입력 전압(VIN)에 의한 전류가 제1 저항 소자(RP1), 제2 저항 소자(RP2), 제3 서브 트랜지스터(Q3) 및 제4 저항 소자(RP4)를 통해 흐른다. 이에 따라, 제1 저항 소자(RP1)에 걸친 전압인 제2 스위칭 전압(V2)(예, 약 11V)이 생성된다.
도시된 바와 같이, 제1 저항 소자(RP1)는, 메인 스위치(30)의 소스 단자와 게이트 단자의 사이에 연결된다. 따라서, 제3 서브 트랜지스터(Q3)가 온 상태로 유지되는 동안, 메인 스위치(30)의 소스 단자의 전압은 메인 스위치(30)의 게이트 단자의 전압보다 제2 스위칭 전압(V2)만큼 크게 유지된다. 즉, 메인 스위치(30)의 소스-게이트 전압은, 제2 스위칭 전압(V2)과 동일하게 된다. 메인 스위치(30)는, 게이트 단자의 전압이 소스 단자의 전압보다 임계 전압 이상 낮은 경우, 온 상태로 전이한다. 메인 스위치(30)가 온 상태로 유지되는 동안, 파워 서플라이(20)으로부터의 입력 전압(VIN)에 의한 전력이 메인 스위치(30)를 통해 전기 부하(EL)에게 공급된다.
도 4는 도 2에 도시된 메인 스위치(30)를 오프 상태로 제어하기 위한 동작을 설명하는 데에 참조되는 도면이다.
도 4를 참조하면, 컨트롤러(40)는, 메인 스위치(30)를 오프 상태로 전이시키기 위해, 제어 신호(CS)의 출력을 중단한다. 제어 신호(CS)의 출력을 중단한다는 것은, 하이 레벨의 전압으로부터 미리 정해진 로우 레벨의 전압으로 낮춘다는 것을 의미할 수 있다.
제1 서브 트랜지스터(Q1)는, 제1 서브 트랜지스터(Q1)의 베이스 단자에 제어 신호(CS)가 인가되지 않는 것에 응답하여, 오프 상태로 된다. 제1 서브 트랜지스터(Q1)가 오프 상태로 유지되는 동안, 파워 서플라이(20)의 입력 전압(VIN)에 의한 전류가 제1 전압 디바이더(VD1)를 통해 흐르지 못하므로, 제1 접속 노드(N1)의 전압은 입력 전압(VIN)과 동일하게 된다. 따라서, 입력 전압(VIN)은, 제1 접속 노드(N1)를 통해 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3) 각각의 베이스 단자에 인가된다.
제1 서브 트랜지스터(Q1)가 온 상태로부터 오프 상태로 되기 직전의 시점에서, 입력 전압(VIN)보자 낮은 전압(예, V1)이 제2 서브 트랜지스터(Q2) 및 제3 서브 트랜지스터(Q3) 각각의 이미터 단자에 인가되고 있다. 따라서, 제1 서브 트랜지스터(Q1)가 온 상태로부터 오프 상태로 되는 시점에서, 제2 서브 트랜지스터(Q2)의 베이스 단자와 이미터 단자 간에 순방향 바이어스가 걸리므로, 제2 서브 트랜지스터(Q2)는 오프 상태로부터 온 상태로 전이된다. 반면, 제3 서브 트랜지스터(Q3)의 이미터 단자와 베이스 단자 간에 역방향 바이어스가 걸리므로, 제3 서브 트랜지스터(Q3)는 오프 상태로 전이된다.
제2 서브 트랜지스터(Q2)가 온 상태로 유지되는 동안, 메인 스위치(30)의 소스 단자의 전압과 게이트 단자의 전압은 서로 동일하거나 서로 동일하다고 취급할 수 있을 정도로 매우 작은 차이만을 가지게 되어, 메인 스위치(30)는 오프 상태로 된다.
도 2 내지 도 4을 참조하여 전술한 실시예들에 있어서 주목할 점은, 메인 스위치(30)가 온 상태로부터 오프 상태로 또는 오프 상태로부터 온 상태로 제어하는 동작은, 메인 스위치(30)의 드레인 전압에 영향을 받지 않는다는 것이다. 관련하여, 메인 스위치(30)의 드레인 전압은, 전기 부하(EL)의 인덕턴스 성분으로 인한 공진 현상에 따라 변화할 수 있다. 그러나, 본 발명에 따르면, 메인 스위치(30)는 그것의 소스-게이트 전압에만 의존하여 온오프 제어되므로, 전기 부하(EL)의 인덕턴스 성분으로 인하여 메인 스위치(30)가 소망하지 않는 상태를 가지게 되는 문제를 저감할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 제어 장치(10)의 구성을 예시적으로 나타낸 도면이다.
도 5에 도시된 제2 실시예에 따른 제어 장치(10)에 대하여는, 도 2 내지 도 4을 참조하여 전술한 제1 실시예와 공통된 내용에 대한 반복 설명은 생략하고, 차이점을 중심으로 설명하기로 한다.
제2 실시예의 제어 장치(10)와 제1 실시예의 제어 장치(10)의 차이점은, 드라이버 회로(100)가 제2 전압 디바이더(VD2), 제4 서브 트랜지스터(Q4) 및 방전 저항 소자(RDC)를 더 포함한다는 점이다.
도 5를 참조하면, 제2 전압 디바이더(VD2)는, 제3 분배 저항 소자(RD3) 및 제4 분배 저항 소자(RD4)를 포함한다. 제3 분배 저항 소자(RD3)와 제4 분배 저항 소자(RD4)는, 제3 접속 노드(N3)를 통해 직렬 연결된다. 제3 분배 저항 소자(RD3)의 저항(예, 10kΩ)은, 제4 분배 저항 소자(RD4)의 저항(예, 1kΩ)보다 클 수 있다.
제2 전압 디바이더(VD2)의 일단(즉, 제3 분배 저항 소자(RD3)의 일단)은, 제1 접속 노드(N1)에 연결될 수 있다. 또는, 제2 전압 디바이더(VD2)의 일단은, 제1 접속 노드(N1) 대신, 제2 서브 트랜지스터(Q2)의 이미터 단자 및 제2 접속 노드(N2) 중 어느 하나에 연결될 수도 있다. 제2 전압 디바이더(VD2)의 타단(즉, 제4 분배 저항 소자(RD4)의 일단)은, 접지될 수 있다.
제2 전압 디바이더(VD2)는, 제1 접속 노드(N1), 제2 서브 트랜지스터(Q2)의 이미터 단자 및 제2 접속 노드(N2) 중 어느 하나의 전압을 이용하여, 제3 스위칭 전압을 제3 접속 노드(N3)에 생성한다. 제3 스위칭 전압은, 제4 분배 저항 소자(RD4)에 걸친 전압을 지칭하는 것일 수 있다. 제3 스위칭 전압은, 제3 접속 노드(N1)를 통해 제4 서브 트랜지스터(Q4)의 베이스 단자에 인가된다.
제4 서브 트랜지스터(Q4)와 방전 저항 소자(RDC)는, 메인 스위치(30)의 드레인 단자와 접지의 사이에 직렬 연결된다. 예컨대, 도 5에서와 같이, 방전 저항 소자(RDC)의 일단은 메인 스위치(30)의 드레인 단자에 전기적으로 연결되고, 방전 저항 소자(RDC)의 타단은 제4 서브 트랜지스터(Q4)의 일단에 전기적으로 연결되며, 제4 서브 트랜지스터(Q4)의 타단은 접지될 수 있다.
제4 서브 트랜지스터(Q4)는, 콜렉터 단자, 이미터 단자 및 베이스 단자를 가지는 NPN 타입 트랜지스터일 수 있다. 제4 서브 트랜지스터(Q4)의 베이스 단자는, 제3 스위칭 전압을 입력받을 수 있도록 제3 접속 노드(N3)에 전기적으로 연결된다.
제3 접속 노드(N3)의 전압은, 제1 서브 트랜지스터(Q1)가 온 상태인 때보다 오프 상태인 때에 더 크다. 따라서, 제4 서브 트랜지스터(Q4)는, 제1 서브 트랜지스터(Q1)가 오프 상태인 동안에 제3 접속 노드(N3)를 통해 제4 서브 트랜지스터(Q4)의 베이스 단자에 인가되는 제3 스위칭 전압에 응답하여 온 상태로 된다. 반면, 제1 서브 트랜지스터(Q1)가 온 상태인 동안에는, 제3 스위칭 전압이 충분히 크지 않으므로, 제4 서브 트랜지스터(Q4)는 오프 상태로 된다.
제4 서브 트랜지스터(Q4)가 온 상태인 동안, 전기 부하(EL), 방전 저항 소자(RDC) 및 제4 서브 트랜지스터(Q4)를 포함하는 폐회로가 형성된다. 상기 폐회로의 형성 시, 전기 부하(EL)의 인덕턴스 성분에 의해 전기 부하(EL)에 남아있는 전기 에너지는 방전 저항 소자(RDC)에 의해 소모된다. 이로써, 전기 부하(EL)의 인덕턴스 성분으로 인한 메인 스위치(30)의 오동작 가능성이 보다 효과적으로 저감된다.
이상에서 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
또한, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니라, 다양한 변형이 이루어질 수 있도록 각 실시예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수 있다.
EL: 전기 부하
10: 제어 장치
20: 파워 서플라이
30: 메인 스위치
40: 컨트롤러
100: 드라이버 회로
Q1: 제1 서브 트랜지스터
Q2: 제2 서브 트랜지스터
Q3: 제3 서브 트랜지스터
Q4: 제4 서브 트랜지스터
VD1: 제1 전압 디바이더
VD2: 제2 전압 디바이더

Claims (10)

  1. 게이트 단자, 파워 서플라이에 연결되는 소스 단자 및 전기 부하에 연결되는 드레인 단자를 포함하는 P채널 MOSFET을 위한 드라이버 회로에 있어서,
    상기 P채널 MOSFET의 소스 단자에 일단이 연결되고, 제1 접속 노드를 통해 직렬 연결되는 제1 분배 저항 소자 및 제2 분배 저항 소자를 포함하는 제1 전압 디바이더;
    제1 콜렉터 단자, 제1 이미터 단자 및 제1 베이스 단자를 포함하고, 상기 이미터 단자는 상기 제1 전압 디바이더의 타단에 연결되고, 상기 제1 콜렉터 단자가 접지에 연결되는 제1 서브 트랜지스터;
    제2 콜렉터 단자, 제2 이미터 단자 및 제2 베이스 단자를 포함하고, 상기 제2 이미터 단자는 상기 P채널 MOSFET의 상기 게이트 단자에 연결되고, 상기 상기 제2 베이스 단자는 상기 제1 접속 노드에 연결되는 제2 서브 트랜지스터;
    제3 콜렉터 단자, 제3 이미터 단자 및 제3 베이스 단자를 포함하고, 상기 제3 이미터 단자는 상기 제2 이미터 단자에 연결되고, 상기 제3 콜렉터 단자가 상기 접지에 연결되는 제3 서브 트랜지스터; 및
    상기 제2 콜렉터 단자와 상기 제2 이미터 단자의 사이에 연결되는 제3 저항 소자를 포함하는, 드라이버 회로.
  2. 제1항에 있어서,
    상기 제1 접속 노드는, 상기 제3 베이스 단자에 더 연결되는, 드라이버 회로.
  3. 제2항에 있어서,
    상기 제1 분배 저항 소자의 저항은, 상기 제2 분배 저항 소자의 저항보다 큰, 드라이버 회로.
  4. 제1항에 있어서,
    상기 제3 이미터 단자는, 상기 P채널 MOSFET의 상기 게이트 단자에 더 연결되는, 드라이버 회로.
  5. 제1항에 있어서,
    상기 제1 전압 디바이더는, 상기 제1 서브 트랜지스터가 온 상태인 동안, 상기 파워 서플라이의 입력 전압을 이용하여 상기 제1 접속 노드에 제1 스위칭 전압을 생성하고,
    상기 제3 서브 트랜지스터는, 상기 제3 베이스 단자에 상기 제1 스위칭 전압이 인가되는 것에 응답하여, 온 상태로 되는, 드라이버 회로.
  6. 제5항에 있어서,
    상기 제3 서브 트랜지스터가 온 상태인 동안, 상기 제3 저항 소자에 걸친 제2 스위칭 전압이 상기 P채널 MOSFET의 상기 소스 단자와 상기 게이트 단자의 사이에 인가되는, 드라이버 회로.
  7. 제1항에 있어서,
    상기 제1 서브 트랜지스터가 오프 상태인 동안, 상기 파워 서플라이로부터의 입력 전압이 상기 제1 접속 노드를 통해 상기 제2 베이스 단자 및 상기 제3 베이스 단자 각각에 인가되고,
    상기 제2 서브 트랜지스터는, 상기 제2 베이스 단자에 상기 입력 전압이 인가되는 것에 응답하여, 온 상태로 되고,
    상기 제3 서브 트랜지스터는, 상기 제3 베이스 단자에 상기 입력 전압이 인가되는 것에 응답하여, 오프 상태로 되고,
    상기 제2 서브 트랜지스터가 온 상태이고 상기 제3 서브 트랜지스터가 오프 상태인 동안, 상기 입력 전압이 상기 제2 이미터 단자를 통해 상기 P채널 MOSFET의 상기 게이트 단자에 인가되는, 드라이버 회로.
  8. 제1항에 있어서,
    상기 제1 서브 트랜지스터 및 상기 제2 서브 트랜지스터 각각은 NPN 타입 트랜지스터이고,
    상기 제3 서브 트랜지스터 각각은 PNP 타입 트랜지스터인, 드라이버 회로.
  9. 제1항에 있어서,
    상기 제2 이미터 단자와 상기 접지의 사이에서 연결되고, 제3 접속 노드를 통해 직렬 연결되는 제3 분배 저항 소자 및 제4 분배 저항 소자를 포함하는 제2 전압 디바이더;
    제4 콜렉터 단자, 제4 이미터 단자 및 제4 베이스 단자를 포함하고, 상기 제4 이미터 단자는 상기 접지에 연결되고, 상기 제4 베이스 단자는 상기 제3 접속 노드에 연결되는 제4 서브 트랜지스터; 및
    일단이 상기 P채널 MOSFET의 상기 드레인 단자에 연결되고, 타단이 상기 제4 콜렉터 단자에 연결되는 방전 저항 소자를 더 포함하되,
    상기 제3 전압 디바이더는, 상기 제1 서브 트랜지스터가 오프 상태인 동안, 상기 제3 접속 노드에 제3 스위칭 전압을 생성하고,
    상기 제4 서브 트랜지스터는, 상기 제4 베이스 단자에 인가되는 상기 제3 스위칭 전압에 응답하여, 온 상태로 되는, 드라이버 회로.
  10. 제1항 내지 제9항 중 어느 한 항에 따른 상기 드라이버 회로를 포함하는, 제어 장치.
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