JPH08140273A - 負荷短絡保護回路 - Google Patents
負荷短絡保護回路Info
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- JPH08140273A JPH08140273A JP27329994A JP27329994A JPH08140273A JP H08140273 A JPH08140273 A JP H08140273A JP 27329994 A JP27329994 A JP 27329994A JP 27329994 A JP27329994 A JP 27329994A JP H08140273 A JPH08140273 A JP H08140273A
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- fet
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Abstract
(57)【要約】
【目的】 バッテリと負荷との間に過放電防止用のFE
Tが挿入された電源回路の負荷短絡保護回路に関し、バ
ッテリ給電ラインに短絡障害が発生した場合に過放電防
止用FETの保護を図ることを目的とする。 【構成】 電圧値出力手段(R3,D1)が、負荷RL に流
れる電流量に応じた電圧値をトランジスタQ2 のベース
端子に出力する。この電圧値を受けたトランジスタQ2
は、この電圧値に応じてFETQ1 の導通を制御して、
負荷電流量の増大に伴い、FETQ1 が非導通状態にな
るようにする。詳しくは、負荷電流値が増大して、トラ
ンジスタQ2 のベース端子に供給される電圧値出力手段
(R3,D1)からの電圧値が増大すると、トランジスタQ
2 が導通状態になり、これにより、抵抗R1 での電圧降
下が増大する。したがって、FETQ1 のゲート・ドレ
イン間の電圧が低下してFETQ1 が非導通状態にな
る。
Tが挿入された電源回路の負荷短絡保護回路に関し、バ
ッテリ給電ラインに短絡障害が発生した場合に過放電防
止用FETの保護を図ることを目的とする。 【構成】 電圧値出力手段(R3,D1)が、負荷RL に流
れる電流量に応じた電圧値をトランジスタQ2 のベース
端子に出力する。この電圧値を受けたトランジスタQ2
は、この電圧値に応じてFETQ1 の導通を制御して、
負荷電流量の増大に伴い、FETQ1 が非導通状態にな
るようにする。詳しくは、負荷電流値が増大して、トラ
ンジスタQ2 のベース端子に供給される電圧値出力手段
(R3,D1)からの電圧値が増大すると、トランジスタQ
2 が導通状態になり、これにより、抵抗R1 での電圧降
下が増大する。したがって、FETQ1 のゲート・ドレ
イン間の電圧が低下してFETQ1 が非導通状態にな
る。
Description
【0001】
【産業上の利用分野】本発明は、バッテリと負荷との間
に挿入された過放電防止用のFET(FieldEffect Tran
sistor)を負荷短絡による破損から保護する負荷短絡保
護回路に関し、特に、通信機器用の電源回路に用いられ
る負荷短絡保護回路に関する。
に挿入された過放電防止用のFET(FieldEffect Tran
sistor)を負荷短絡による破損から保護する負荷短絡保
護回路に関し、特に、通信機器用の電源回路に用いられ
る負荷短絡保護回路に関する。
【0002】通信機器用電源装置は商用交流電源を電源
として用いるとともに、電源装置にバッテリを具備して
おり、商用交流電源が停電等により給電停止した場合に
は、無瞬断にてバッテリから給電を行う回路構成となっ
ている場合が多い。本発明は、バッテリからの給電時に
作動する保護回路に関する。
として用いるとともに、電源装置にバッテリを具備して
おり、商用交流電源が停電等により給電停止した場合に
は、無瞬断にてバッテリから給電を行う回路構成となっ
ている場合が多い。本発明は、バッテリからの給電時に
作動する保護回路に関する。
【0003】
【従来の技術】従来、こうした電源装置において、バッ
テリからの給電時に、バッテリの給電電圧が低下した場
合、強制的にバッテリからの給電を停止させるバッテリ
保護回路を設けている。すなわち、バッテリが過放電状
態になるとバッテリ自身が劣化してしまうのでバッテリ
の過放電を避けねばならないが、この過放電状態になる
と、バッテリの給電電圧が所定値よりも低下する点に着
目して、バッテリの給電電圧が低下した場合には強制的
にバッテリからの給電を停止させている。通常、バッテ
リ電圧が1セル当たり1.8Vに低下すると給電停止を
している。
テリからの給電時に、バッテリの給電電圧が低下した場
合、強制的にバッテリからの給電を停止させるバッテリ
保護回路を設けている。すなわち、バッテリが過放電状
態になるとバッテリ自身が劣化してしまうのでバッテリ
の過放電を避けねばならないが、この過放電状態になる
と、バッテリの給電電圧が所定値よりも低下する点に着
目して、バッテリの給電電圧が低下した場合には強制的
にバッテリからの給電を停止させている。通常、バッテ
リ電圧が1セル当たり1.8Vに低下すると給電停止を
している。
【0004】このバッテリ保護回路は、バッテリと負荷
との間に過放電防止用のFETを挿入した構成となって
おり、バッテリの給電電圧をFETのゲートに加え、こ
の給電電圧が低下するとFETを非導通にしてバッテリ
から負荷への給電を停止させるようにしている。
との間に過放電防止用のFETを挿入した構成となって
おり、バッテリの給電電圧をFETのゲートに加え、こ
の給電電圧が低下するとFETを非導通にしてバッテリ
から負荷への給電を停止させるようにしている。
【0005】
【発明が解決しようとする課題】しかし、こうしたバッ
テリ保護回路において、バッテリ給電ラインに何らかの
原因により短絡障害が発生した場合、この給電ラインに
挿入された過放電防止用FETは、電力オーバにより破
損してしまうという問題点があった。
テリ保護回路において、バッテリ給電ラインに何らかの
原因により短絡障害が発生した場合、この給電ラインに
挿入された過放電防止用FETは、電力オーバにより破
損してしまうという問題点があった。
【0006】なお、この過放電防止用FETに直列にバ
ッテリヒューズを接続して電力オーバによる破損を防ぐ
ようになっているが、ヒューズの溶断特性(電流2 ×時
間)が大きいため、ヒューズが溶断する前にFETが破
損してしまい、余り役に立たないのが現状であった。
ッテリヒューズを接続して電力オーバによる破損を防ぐ
ようになっているが、ヒューズの溶断特性(電流2 ×時
間)が大きいため、ヒューズが溶断する前にFETが破
損してしまい、余り役に立たないのが現状であった。
【0007】本発明はこのような点に鑑みてなされたも
のであり、バッテリ給電ラインに短絡障害が発生した場
合の過放電防止用FETの保護を図った負荷短絡保護回
路を提供することを目的とする。
のであり、バッテリ給電ラインに短絡障害が発生した場
合の過放電防止用FETの保護を図った負荷短絡保護回
路を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明では上記目的を達
成するために、図1に示すように、バッテリBatと負荷
RL との間に挿入された過放電防止用のFETQ1 を負
荷短絡による破損から保護する負荷短絡保護回路が提供
される。この負荷短絡保護回路は、負荷RL に流れる電
流量に応じた電圧値を出力する電圧値出力手段(R3,D
1)と、電圧値出力手段(R3,D1)から出力された電圧値
に基づいて、FETQ1 の導通を制御するトランジスタ
Q2 とから構成される。
成するために、図1に示すように、バッテリBatと負荷
RL との間に挿入された過放電防止用のFETQ1 を負
荷短絡による破損から保護する負荷短絡保護回路が提供
される。この負荷短絡保護回路は、負荷RL に流れる電
流量に応じた電圧値を出力する電圧値出力手段(R3,D
1)と、電圧値出力手段(R3,D1)から出力された電圧値
に基づいて、FETQ1 の導通を制御するトランジスタ
Q2 とから構成される。
【0009】また、FETQ1 は、ドレイン端子をバッ
テリBatのマイナス端子に接続され、ソース端子を負荷
RL に接続され、ゲート端子を抵抗R1 を介してバッテ
リB atのプラス端子に接続され、トランジスタQ2 は、
ベース端子に電圧値出力手段(R3,D1)から出力された
電圧値を供給され、エミッタ端子にFETQ1 のドレイ
ン端子が接続され、コレクタ側にFETQ1 のゲート端
子に接続される。
テリBatのマイナス端子に接続され、ソース端子を負荷
RL に接続され、ゲート端子を抵抗R1 を介してバッテ
リB atのプラス端子に接続され、トランジスタQ2 は、
ベース端子に電圧値出力手段(R3,D1)から出力された
電圧値を供給され、エミッタ端子にFETQ1 のドレイ
ン端子が接続され、コレクタ側にFETQ1 のゲート端
子に接続される。
【0010】
【作用】以上のような構成において、電圧値出力手段
(R3,D1)が、負荷RL に流れる電流量に応じた電圧値
をトランジスタQ2 のベース端子に出力する。この電圧
値を受けたトランジスタQ2 は、この電圧値に応じてF
ETQ1 の導通を制御して、負荷電流量の増大に伴い、
FETQ1 が非導通状態になるようにする。
(R3,D1)が、負荷RL に流れる電流量に応じた電圧値
をトランジスタQ2 のベース端子に出力する。この電圧
値を受けたトランジスタQ2 は、この電圧値に応じてF
ETQ1 の導通を制御して、負荷電流量の増大に伴い、
FETQ1 が非導通状態になるようにする。
【0011】詳しくは、負荷電流値が増大して、トラン
ジスタQ2 のベース端子に供給される電圧値出力手段
(R3,D1)からの電圧値が増大すると、トランジスタQ
2 が導通状態になり、これにより、抵抗R1 での電圧降
下が増大する。したがって、FETQ1 のゲート・ドレ
イン間の電圧が低下してFETQ1 が非導通状態にな
る。
ジスタQ2 のベース端子に供給される電圧値出力手段
(R3,D1)からの電圧値が増大すると、トランジスタQ
2 が導通状態になり、これにより、抵抗R1 での電圧降
下が増大する。したがって、FETQ1 のゲート・ドレ
イン間の電圧が低下してFETQ1 が非導通状態にな
る。
【0012】これにより、バッテリ給電ラインに短絡障
害が発生しても、FETQ1 の破損が回避され、過放電
防止用FETQ1 の保護が図られる。
害が発生しても、FETQ1 の破損が回避され、過放電
防止用FETQ1 の保護が図られる。
【0013】
【実施例】以下、本発明の負荷短絡保護回路の実施例を
図面に基づいて説明する。図1は第1の実施例の回路図
である。図中、バッテリBatと負荷RL との間にFET
Q1 が挿入される。すなわち、FETQ1 のドレイン
(D)端子がバッテリBatのマイナス端子に接続され、
ソース(S)端子が負荷RL に接続される。そして、F
ETQ1 のゲート(G)端子が抵抗R1 を介してバッテ
リBatのプラス端子に接続される。
図面に基づいて説明する。図1は第1の実施例の回路図
である。図中、バッテリBatと負荷RL との間にFET
Q1 が挿入される。すなわち、FETQ1 のドレイン
(D)端子がバッテリBatのマイナス端子に接続され、
ソース(S)端子が負荷RL に接続される。そして、F
ETQ1 のゲート(G)端子が抵抗R1 を介してバッテ
リBatのプラス端子に接続される。
【0014】まず、以上のような構成によってバッテリ
保護回路が構成される。このバッテリ保護回路では、バ
ッテリBatの給電電圧が高いときには、FETQ1 のゲ
ート・ドレイン間の電圧が高く、FETQ1 は導通(オ
ン)状態にあり、したがって、バッテリBatから負荷R
L に給電がされているが、バッテリBatの給電電圧が低
下すると、FETQ1 のゲート・ドレイン間の電圧が低
下して、FETQ1 は非導通(オフ)状態となり、した
がって、バッテリBatから負荷RL への給電が停止さ
れ、バッテリBatの過放電防止が図られる。
保護回路が構成される。このバッテリ保護回路では、バ
ッテリBatの給電電圧が高いときには、FETQ1 のゲ
ート・ドレイン間の電圧が高く、FETQ1 は導通(オ
ン)状態にあり、したがって、バッテリBatから負荷R
L に給電がされているが、バッテリBatの給電電圧が低
下すると、FETQ1 のゲート・ドレイン間の電圧が低
下して、FETQ1 は非導通(オフ)状態となり、した
がって、バッテリBatから負荷RL への給電が停止さ
れ、バッテリBatの過放電防止が図られる。
【0015】こうした過放電防止が図られたバッテリ回
路に、負荷電流量に応じてFETQ 1 のオンオフ制御を
行うトランジスタQ2 を新たに設ける。すなわち、トラ
ンジスタQ2 のエミッタ端子をFETQ1 のドレイン端
子に接続し、コレクタ端子を抵抗R2 を介してFETQ
1 のゲート端子に接続し、ベース端子を抵抗R3 および
ダイオードD1 を介してFETQ1 のソース端子に接続
する。抵抗R3 およびダイオードD1 は、負荷電流量に
応じた電圧値をトランジスタQ2 のベース端子に供給す
る回路である。
路に、負荷電流量に応じてFETQ 1 のオンオフ制御を
行うトランジスタQ2 を新たに設ける。すなわち、トラ
ンジスタQ2 のエミッタ端子をFETQ1 のドレイン端
子に接続し、コレクタ端子を抵抗R2 を介してFETQ
1 のゲート端子に接続し、ベース端子を抵抗R3 および
ダイオードD1 を介してFETQ1 のソース端子に接続
する。抵抗R3 およびダイオードD1 は、負荷電流量に
応じた電圧値をトランジスタQ2 のベース端子に供給す
る回路である。
【0016】こうした回路構成において、負荷電流をI
L 、FETQ1 のソース・ドレイン間のオン時の抵抗値
をRON、ダイオードD1 の正方向電圧値をVF とする
と、トランジスタQ2 のベース・エミッタ間電圧V
BEは、下記式(1)で表される。
L 、FETQ1 のソース・ドレイン間のオン時の抵抗値
をRON、ダイオードD1 の正方向電圧値をVF とする
と、トランジスタQ2 のベース・エミッタ間電圧V
BEは、下記式(1)で表される。
【0017】
【数1】 VBE=IL ×RON−VF ・・・(1) なお、この式では、トランジスタQ2 のベース電流は無
視し得る程小さい値であり、したがって、抵抗R3 での
電圧降下も無視し得る程小さい値であると見做した。
視し得る程小さい値であり、したがって、抵抗R3 での
電圧降下も無視し得る程小さい値であると見做した。
【0018】この式から分かるように、負荷電流IL が
小さい間はベース・エミッタ間電圧VBEが小さくてトラ
ンジスタQ2 はオフ状態にあるが、負荷電流IL が増加
して、ベース・エミッタ間電圧VBEが所定値を越えると
トランジスタQ2 がオン状態になる。つまり、トランジ
スタQ2 がオフ状態にある間は、FETQ1 は通常の動
作(バッテリBatの給電電圧が低下しない限りはFET
Q1 はオン状態にあり、したがって、バッテリBatから
負荷RL に給電がされている)を行なっているが、トラ
ンジスタQ2 がオン状態になると、FETQ1 のゲート
電流を引き抜くためFETQ1 のゲート・ドレイン間の
電圧が低下して、FETQ1 はオフ状態となる。要する
に、短絡に起因して負荷電流IL が増加すると、トラン
ジスタQ 2 がオン状態となり、これによってFETQ1
がオフ状態となるので、FETQ 1 は破損を回避でき
る。
小さい間はベース・エミッタ間電圧VBEが小さくてトラ
ンジスタQ2 はオフ状態にあるが、負荷電流IL が増加
して、ベース・エミッタ間電圧VBEが所定値を越えると
トランジスタQ2 がオン状態になる。つまり、トランジ
スタQ2 がオフ状態にある間は、FETQ1 は通常の動
作(バッテリBatの給電電圧が低下しない限りはFET
Q1 はオン状態にあり、したがって、バッテリBatから
負荷RL に給電がされている)を行なっているが、トラ
ンジスタQ2 がオン状態になると、FETQ1 のゲート
電流を引き抜くためFETQ1 のゲート・ドレイン間の
電圧が低下して、FETQ1 はオフ状態となる。要する
に、短絡に起因して負荷電流IL が増加すると、トラン
ジスタQ 2 がオン状態となり、これによってFETQ1
がオフ状態となるので、FETQ 1 は破損を回避でき
る。
【0019】ところで、上記式(1)は次のように変形
できる。
できる。
【0020】
【数2】 IL =(VBE+VF )/RON ・・・(2) この式(2)を基に、トランジスタQ2 がオン状態にな
る負荷電流の最低値I L(MIN)を算出すると、下記式
(3)のようになる。なお、ベース・エミッタ間電圧V
BEとして、トランジスタQ2 がオンする最低電圧0.3
7Vを使用し、ダイオード正方向電圧値VF として、最
低値0.35Vを使用し、FETのソース・ドレイン間
のオン時の抵抗値RONとして、最大値0.0296Ωを
使用した。
る負荷電流の最低値I L(MIN)を算出すると、下記式
(3)のようになる。なお、ベース・エミッタ間電圧V
BEとして、トランジスタQ2 がオンする最低電圧0.3
7Vを使用し、ダイオード正方向電圧値VF として、最
低値0.35Vを使用し、FETのソース・ドレイン間
のオン時の抵抗値RONとして、最大値0.0296Ωを
使用した。
【0021】
【数3】 IL(MIN)=(0.37+0.35)/0.0296 =24.3A ・・・(3) 一方、通常の負荷電流値は5.5A程度であり、負荷電
流最低値IL(MIN)との間には充分な差があるので、温度
変化等の影響を受けたとしても、トランジスタQ2 の誤
動作を避けられる。すなわち、通常の負荷電流値ではト
ランジスタQ2がオン動作することが決して無く、一
方、短絡等により負荷電流が過剰になったときには確実
にトランジスタQ2 がオン動作し、FETQ1 を保護す
ることが可能である。
流最低値IL(MIN)との間には充分な差があるので、温度
変化等の影響を受けたとしても、トランジスタQ2 の誤
動作を避けられる。すなわち、通常の負荷電流値ではト
ランジスタQ2がオン動作することが決して無く、一
方、短絡等により負荷電流が過剰になったときには確実
にトランジスタQ2 がオン動作し、FETQ1 を保護す
ることが可能である。
【0022】つぎに、第2の実施例を説明する。図2は
第2の実施例の回路図である。第2の実施例の回路構成
は、第1の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
第2の実施例の回路図である。第2の実施例の回路構成
は、第1の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
【0023】第2の実施例では、第1の実施例のダイオ
ードD1 に代わってツェナーダイオードD2 を逆方向に
接続する。ツェナーダイオードD2 の降伏電圧は、例え
ば2.2Vであるので、負荷電流最低値IL(MIN)が2
4.3Aよりも大きくなる。したがって、第2の実施例
では、通常の負荷電流値が比較的大きな場合にも充分対
応できる。
ードD1 に代わってツェナーダイオードD2 を逆方向に
接続する。ツェナーダイオードD2 の降伏電圧は、例え
ば2.2Vであるので、負荷電流最低値IL(MIN)が2
4.3Aよりも大きくなる。したがって、第2の実施例
では、通常の負荷電流値が比較的大きな場合にも充分対
応できる。
【0024】また、ツェナーダイオードの降伏電圧は、
2.2V以外にも各種あるので、負荷電流最低値I
L(MIN)をいろいろな値に設定することができ、したがっ
て、通常の負荷電流値の最大値の設定において回路設計
の自由度が増す。
2.2V以外にも各種あるので、負荷電流最低値I
L(MIN)をいろいろな値に設定することができ、したがっ
て、通常の負荷電流値の最大値の設定において回路設計
の自由度が増す。
【0025】つぎに、第3の実施例を説明する。図3は
第3の実施例の回路図である。第3の実施例の回路構成
は、第1の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
第3の実施例の回路図である。第3の実施例の回路構成
は、第1の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
【0026】第3の実施例では、負荷電流量に応じた電
圧値をトランジスタQ2 のベース端子に供給する回路の
構成が、第1の実施例と異なる。すなわち、FETQ1
のソース端子と負荷RL との間に抵抗R5 を挿入し、負
荷RL と抵抗R5 との接続点を、直列接続した抵抗R6
および抵抗R7 を介して接地する。なお、バッテリB at
のマイナス端子も接地する。
圧値をトランジスタQ2 のベース端子に供給する回路の
構成が、第1の実施例と異なる。すなわち、FETQ1
のソース端子と負荷RL との間に抵抗R5 を挿入し、負
荷RL と抵抗R5 との接続点を、直列接続した抵抗R6
および抵抗R7 を介して接地する。なお、バッテリB at
のマイナス端子も接地する。
【0027】オペアンプから成る比較器Comの正転入力
(+)端子には、抵抗R6 と抵抗R 7 との接続点が接続
され、比較器Comの反転入力(−)端子には基準電圧V
refが入力される。したがって、負荷RL と抵抗R5 と
の接続点の電圧値は、抵抗R 6 と抵抗R7 とで分割され
て比較器Comの正転入力端子に入力され、基準電圧V
ref と比較されて、基準電圧Vref よりも高い場合に高
レベル電圧が出力される。比較器Comの出力端子は抵抗
R8 を介してトランジスタQ2 のベース端子に接続され
る。
(+)端子には、抵抗R6 と抵抗R 7 との接続点が接続
され、比較器Comの反転入力(−)端子には基準電圧V
refが入力される。したがって、負荷RL と抵抗R5 と
の接続点の電圧値は、抵抗R 6 と抵抗R7 とで分割され
て比較器Comの正転入力端子に入力され、基準電圧V
ref と比較されて、基準電圧Vref よりも高い場合に高
レベル電圧が出力される。比較器Comの出力端子は抵抗
R8 を介してトランジスタQ2 のベース端子に接続され
る。
【0028】以上のような構成において、負荷電流が通
常の値である場合には、比較器Comの正転入力端子に入
力される電圧値は基準電圧Vref よりも低く、したがっ
て、トランジスタQ2 はオフ状態にある。一方、負荷電
流値が上昇すると、抵抗R5での電圧降下が大きくな
り、比較器Comの正転入力端子に入力される電圧値が基
準電圧Vref よりも高くなり、したがって、トランジス
タQ2 はオン状態に移行する。要するに、第1の実施例
と同様に、短絡に起因して負荷電流が増加すると、トラ
ンジスタQ2 がオン状態となり、これによってFETQ
1 がオフ状態となるので、FETQ1 は破損を回避でき
る。
常の値である場合には、比較器Comの正転入力端子に入
力される電圧値は基準電圧Vref よりも低く、したがっ
て、トランジスタQ2 はオフ状態にある。一方、負荷電
流値が上昇すると、抵抗R5での電圧降下が大きくな
り、比較器Comの正転入力端子に入力される電圧値が基
準電圧Vref よりも高くなり、したがって、トランジス
タQ2 はオン状態に移行する。要するに、第1の実施例
と同様に、短絡に起因して負荷電流が増加すると、トラ
ンジスタQ2 がオン状態となり、これによってFETQ
1 がオフ状態となるので、FETQ1 は破損を回避でき
る。
【0029】第3の実施例では、基準電圧Vref 並びに
分割用の抵抗R6 および抵抗R7 の抵抗値を適切に選択
することにより、負荷電流最低値IL(MIN)の大きさに束
縛されること無く、トランジスタQ2 のオンオフ動作を
自由に行うことができ、したがって、通常の負荷電流値
の最大値の設定において回路設計の自由度が増す。
分割用の抵抗R6 および抵抗R7 の抵抗値を適切に選択
することにより、負荷電流最低値IL(MIN)の大きさに束
縛されること無く、トランジスタQ2 のオンオフ動作を
自由に行うことができ、したがって、通常の負荷電流値
の最大値の設定において回路設計の自由度が増す。
【0030】
【発明の効果】以上説明したように本発明では、負荷電
流値に応じた電圧値を出力する電圧値出力手段と、この
電圧値に基づいて、過放電防止用のFETの導通を制御
する制御トランジスタとを設けるようにした。これによ
り、バッテリ給電ラインに短絡障害が発生しても、FE
Tに短絡電流が流れることがなくなり、FETの破損が
回避され、過放電防止用FETの保護が図られる。
流値に応じた電圧値を出力する電圧値出力手段と、この
電圧値に基づいて、過放電防止用のFETの導通を制御
する制御トランジスタとを設けるようにした。これによ
り、バッテリ給電ラインに短絡障害が発生しても、FE
Tに短絡電流が流れることがなくなり、FETの破損が
回避され、過放電防止用FETの保護が図られる。
【0031】また、バッテリ給電ラインに短絡障害が発
生すると、負荷電流が流れなくなるので、バッテリヒュ
ーズが不要となる。かくして、電源装置の信頼性が向上
し、また、安価な装置により、安定した電力供給が可能
となる。
生すると、負荷電流が流れなくなるので、バッテリヒュ
ーズが不要となる。かくして、電源装置の信頼性が向上
し、また、安価な装置により、安定した電力供給が可能
となる。
【図1】第1の実施例の回路図である。
【図2】第2の実施例の回路図である。
【図3】第3の実施例の回路図である。
Bat バッテリ D1 ダイオード(電圧値出力手段) Q1 FET Q2 トランジスタ R1 抵抗R1 R3 抵抗(電圧値出力手段) RL 負荷
Claims (5)
- 【請求項1】 バッテリと負荷との間に挿入された過放
電防止用のFETを負荷短絡による破損から保護する負
荷短絡保護回路において、 前記負荷に流れる電流量に応じた電圧値を出力する電圧
値出力手段と、 前記電圧値出力手段から出力された電圧値に基づいて、
前記FETの導通を制御する制御トランジスタと、 を有することを特徴とする負荷短絡保護回路。 - 【請求項2】 前記FETは、ドレイン端子を前記バッ
テリのマイナス端子に接続され、ソース端子を前記負荷
に接続され、ゲート端子を抵抗を介して前記バッテリの
プラス端子に接続され、 前記制御トランジスタは、ベース端子に前記電圧値出力
手段から出力された電圧値を供給され、エミッタ端子に
前記FETのドレイン端子が接続され、コレクタ側に前
記FETのゲート端子に接続されることを特徴とする請
求項1記載の負荷短絡保護回路。 - 【請求項3】 前記電圧値出力手段は、前記FETのソ
ース端子と前記制御トランジスタのベース端子との間に
挿入されたダイオードから構成されることを特徴とする
請求項2記載の負荷短絡保護回路。 - 【請求項4】 前記電圧値出力手段は、前記FETのソ
ース端子と前記制御トランジスタのベース端子との間に
挿入されたツェナーダイオードから構成されることを特
徴とする請求項2記載の負荷短絡保護回路。 - 【請求項5】 前記電圧値出力手段は、前記負荷に流れ
る電流量に応じた電圧値が一方の入力端子に入力され、
他方の入力端子に基準電圧値が入力され、出力端子から
の出力が前記制御トランジスタのベース端子に供給され
る比較器から構成されることを特徴とする請求項2記載
の負荷短絡保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27329994A JPH08140273A (ja) | 1994-11-08 | 1994-11-08 | 負荷短絡保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27329994A JPH08140273A (ja) | 1994-11-08 | 1994-11-08 | 負荷短絡保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08140273A true JPH08140273A (ja) | 1996-05-31 |
Family
ID=17525928
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27329994A Withdrawn JPH08140273A (ja) | 1994-11-08 | 1994-11-08 | 負荷短絡保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08140273A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09308114A (ja) * | 1996-05-14 | 1997-11-28 | Sanyo Electric Co Ltd | 電池の充放電制御装置 |
KR20010008967A (ko) * | 1999-07-06 | 2001-02-05 | 이형도 | 밧데리 전원 제어장치 |
JP2011250665A (ja) * | 2010-05-23 | 2011-12-08 | Iwasa Taku | 蓄電池制御回路および蓄電池制御装置および独立電源系システム |
JP5495217B1 (ja) * | 2013-09-14 | 2014-05-21 | 拓 岩佐 | 過充電防止回路および過放電防止回路および蓄電池制御装置および独立電源システムおよびバッテリーパック |
US11171642B2 (en) | 2018-10-30 | 2021-11-09 | Lg Chem, Ltd. | Driver circuit for controlling P-channel MOSFET, and control device comprising same |
-
1994
- 1994-11-08 JP JP27329994A patent/JPH08140273A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09308114A (ja) * | 1996-05-14 | 1997-11-28 | Sanyo Electric Co Ltd | 電池の充放電制御装置 |
KR20010008967A (ko) * | 1999-07-06 | 2001-02-05 | 이형도 | 밧데리 전원 제어장치 |
JP2011250665A (ja) * | 2010-05-23 | 2011-12-08 | Iwasa Taku | 蓄電池制御回路および蓄電池制御装置および独立電源系システム |
JP5495217B1 (ja) * | 2013-09-14 | 2014-05-21 | 拓 岩佐 | 過充電防止回路および過放電防止回路および蓄電池制御装置および独立電源システムおよびバッテリーパック |
US11171642B2 (en) | 2018-10-30 | 2021-11-09 | Lg Chem, Ltd. | Driver circuit for controlling P-channel MOSFET, and control device comprising same |
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Date | Code | Title | Description |
---|---|---|---|
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