JPH08140273A - 負荷短絡保護回路 - Google Patents
負荷短絡保護回路Info
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- JPH08140273A JPH08140273A JP27329994A JP27329994A JPH08140273A JP H08140273 A JPH08140273 A JP H08140273A JP 27329994 A JP27329994 A JP 27329994A JP 27329994 A JP27329994 A JP 27329994A JP H08140273 A JPH08140273 A JP H08140273A
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Abstract
(57)【要約】
【目的】 バッテリと負荷との間に過放電防止用のＦＥ
Ｔが挿入された電源回路の負荷短絡保護回路に関し、バ
ッテリ給電ラインに短絡障害が発生した場合に過放電防
止用ＦＥＴの保護を図ることを目的とする。 【構成】 電圧値出力手段（Ｒ3,Ｄ1)が、負荷ＲL に流
れる電流量に応じた電圧値をトランジスタＱ2 のベース
端子に出力する。この電圧値を受けたトランジスタＱ2
は、この電圧値に応じてＦＥＴＱ1 の導通を制御して、
負荷電流量の増大に伴い、ＦＥＴＱ1 が非導通状態にな
るようにする。詳しくは、負荷電流値が増大して、トラ
ンジスタＱ2 のベース端子に供給される電圧値出力手段
（Ｒ3,Ｄ1)からの電圧値が増大すると、トランジスタＱ
2 が導通状態になり、これにより、抵抗Ｒ1 での電圧降
下が増大する。したがって、ＦＥＴＱ1 のゲート・ドレ
イン間の電圧が低下してＦＥＴＱ1 が非導通状態にな
る。
Ｔが挿入された電源回路の負荷短絡保護回路に関し、バ
ッテリ給電ラインに短絡障害が発生した場合に過放電防
止用ＦＥＴの保護を図ることを目的とする。 【構成】 電圧値出力手段（Ｒ3,Ｄ1)が、負荷ＲL に流
れる電流量に応じた電圧値をトランジスタＱ2 のベース
端子に出力する。この電圧値を受けたトランジスタＱ2
は、この電圧値に応じてＦＥＴＱ1 の導通を制御して、
負荷電流量の増大に伴い、ＦＥＴＱ1 が非導通状態にな
るようにする。詳しくは、負荷電流値が増大して、トラ
ンジスタＱ2 のベース端子に供給される電圧値出力手段
（Ｒ3,Ｄ1)からの電圧値が増大すると、トランジスタＱ
2 が導通状態になり、これにより、抵抗Ｒ1 での電圧降
下が増大する。したがって、ＦＥＴＱ1 のゲート・ドレ
イン間の電圧が低下してＦＥＴＱ1 が非導通状態にな
る。
Description
【０００１】
【産業上の利用分野】本発明は、バッテリと負荷との間
に挿入された過放電防止用のＦＥＴ（FieldEffect Tran
sistor)を負荷短絡による破損から保護する負荷短絡保
護回路に関し、特に、通信機器用の電源回路に用いられ
る負荷短絡保護回路に関する。
に挿入された過放電防止用のＦＥＴ（FieldEffect Tran
sistor)を負荷短絡による破損から保護する負荷短絡保
護回路に関し、特に、通信機器用の電源回路に用いられ
る負荷短絡保護回路に関する。
【０００２】通信機器用電源装置は商用交流電源を電源
として用いるとともに、電源装置にバッテリを具備して
おり、商用交流電源が停電等により給電停止した場合に
は、無瞬断にてバッテリから給電を行う回路構成となっ
ている場合が多い。本発明は、バッテリからの給電時に
作動する保護回路に関する。
として用いるとともに、電源装置にバッテリを具備して
おり、商用交流電源が停電等により給電停止した場合に
は、無瞬断にてバッテリから給電を行う回路構成となっ
ている場合が多い。本発明は、バッテリからの給電時に
作動する保護回路に関する。
【０００３】
【従来の技術】従来、こうした電源装置において、バッ
テリからの給電時に、バッテリの給電電圧が低下した場
合、強制的にバッテリからの給電を停止させるバッテリ
保護回路を設けている。すなわち、バッテリが過放電状
態になるとバッテリ自身が劣化してしまうのでバッテリ
の過放電を避けねばならないが、この過放電状態になる
と、バッテリの給電電圧が所定値よりも低下する点に着
目して、バッテリの給電電圧が低下した場合には強制的
にバッテリからの給電を停止させている。通常、バッテ
リ電圧が１セル当たり１．８Ｖに低下すると給電停止を
している。
テリからの給電時に、バッテリの給電電圧が低下した場
合、強制的にバッテリからの給電を停止させるバッテリ
保護回路を設けている。すなわち、バッテリが過放電状
態になるとバッテリ自身が劣化してしまうのでバッテリ
の過放電を避けねばならないが、この過放電状態になる
と、バッテリの給電電圧が所定値よりも低下する点に着
目して、バッテリの給電電圧が低下した場合には強制的
にバッテリからの給電を停止させている。通常、バッテ
リ電圧が１セル当たり１．８Ｖに低下すると給電停止を
している。
【０００４】このバッテリ保護回路は、バッテリと負荷
との間に過放電防止用のＦＥＴを挿入した構成となって
おり、バッテリの給電電圧をＦＥＴのゲートに加え、こ
の給電電圧が低下するとＦＥＴを非導通にしてバッテリ
から負荷への給電を停止させるようにしている。
との間に過放電防止用のＦＥＴを挿入した構成となって
おり、バッテリの給電電圧をＦＥＴのゲートに加え、こ
の給電電圧が低下するとＦＥＴを非導通にしてバッテリ
から負荷への給電を停止させるようにしている。
【０００５】
【発明が解決しようとする課題】しかし、こうしたバッ
テリ保護回路において、バッテリ給電ラインに何らかの
原因により短絡障害が発生した場合、この給電ラインに
挿入された過放電防止用ＦＥＴは、電力オーバにより破
損してしまうという問題点があった。
テリ保護回路において、バッテリ給電ラインに何らかの
原因により短絡障害が発生した場合、この給電ラインに
挿入された過放電防止用ＦＥＴは、電力オーバにより破
損してしまうという問題点があった。
【０００６】なお、この過放電防止用ＦＥＴに直列にバ
ッテリヒューズを接続して電力オーバによる破損を防ぐ
ようになっているが、ヒューズの溶断特性（電流2 ×時
間）が大きいため、ヒューズが溶断する前にＦＥＴが破
損してしまい、余り役に立たないのが現状であった。
ッテリヒューズを接続して電力オーバによる破損を防ぐ
ようになっているが、ヒューズの溶断特性（電流2 ×時
間）が大きいため、ヒューズが溶断する前にＦＥＴが破
損してしまい、余り役に立たないのが現状であった。
【０００７】本発明はこのような点に鑑みてなされたも
のであり、バッテリ給電ラインに短絡障害が発生した場
合の過放電防止用ＦＥＴの保護を図った負荷短絡保護回
路を提供することを目的とする。
のであり、バッテリ給電ラインに短絡障害が発生した場
合の過放電防止用ＦＥＴの保護を図った負荷短絡保護回
路を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明では上記目的を達
成するために、図１に示すように、バッテリＢatと負荷
ＲL との間に挿入された過放電防止用のＦＥＴＱ1 を負
荷短絡による破損から保護する負荷短絡保護回路が提供
される。この負荷短絡保護回路は、負荷ＲL に流れる電
流量に応じた電圧値を出力する電圧値出力手段（Ｒ3,Ｄ
1)と、電圧値出力手段（Ｒ3,Ｄ1)から出力された電圧値
に基づいて、ＦＥＴＱ1 の導通を制御するトランジスタ
Ｑ2 とから構成される。
成するために、図１に示すように、バッテリＢatと負荷
ＲL との間に挿入された過放電防止用のＦＥＴＱ1 を負
荷短絡による破損から保護する負荷短絡保護回路が提供
される。この負荷短絡保護回路は、負荷ＲL に流れる電
流量に応じた電圧値を出力する電圧値出力手段（Ｒ3,Ｄ
1)と、電圧値出力手段（Ｒ3,Ｄ1)から出力された電圧値
に基づいて、ＦＥＴＱ1 の導通を制御するトランジスタ
Ｑ2 とから構成される。
【０００９】また、ＦＥＴＱ1 は、ドレイン端子をバッ
テリＢatのマイナス端子に接続され、ソース端子を負荷
ＲL に接続され、ゲート端子を抵抗Ｒ1 を介してバッテ
リＢ atのプラス端子に接続され、トランジスタＱ2 は、
ベース端子に電圧値出力手段（Ｒ3,Ｄ1)から出力された
電圧値を供給され、エミッタ端子にＦＥＴＱ1 のドレイ
ン端子が接続され、コレクタ側にＦＥＴＱ1 のゲート端
子に接続される。
テリＢatのマイナス端子に接続され、ソース端子を負荷
ＲL に接続され、ゲート端子を抵抗Ｒ1 を介してバッテ
リＢ atのプラス端子に接続され、トランジスタＱ2 は、
ベース端子に電圧値出力手段（Ｒ3,Ｄ1)から出力された
電圧値を供給され、エミッタ端子にＦＥＴＱ1 のドレイ
ン端子が接続され、コレクタ側にＦＥＴＱ1 のゲート端
子に接続される。
【００１０】
【作用】以上のような構成において、電圧値出力手段
（Ｒ3,Ｄ1)が、負荷ＲL に流れる電流量に応じた電圧値
をトランジスタＱ2 のベース端子に出力する。この電圧
値を受けたトランジスタＱ2 は、この電圧値に応じてＦ
ＥＴＱ1 の導通を制御して、負荷電流量の増大に伴い、
ＦＥＴＱ1 が非導通状態になるようにする。
（Ｒ3,Ｄ1)が、負荷ＲL に流れる電流量に応じた電圧値
をトランジスタＱ2 のベース端子に出力する。この電圧
値を受けたトランジスタＱ2 は、この電圧値に応じてＦ
ＥＴＱ1 の導通を制御して、負荷電流量の増大に伴い、
ＦＥＴＱ1 が非導通状態になるようにする。
【００１１】詳しくは、負荷電流値が増大して、トラン
ジスタＱ2 のベース端子に供給される電圧値出力手段
（Ｒ3,Ｄ1)からの電圧値が増大すると、トランジスタＱ
2 が導通状態になり、これにより、抵抗Ｒ1 での電圧降
下が増大する。したがって、ＦＥＴＱ1 のゲート・ドレ
イン間の電圧が低下してＦＥＴＱ1 が非導通状態にな
る。
ジスタＱ2 のベース端子に供給される電圧値出力手段
（Ｒ3,Ｄ1)からの電圧値が増大すると、トランジスタＱ
2 が導通状態になり、これにより、抵抗Ｒ1 での電圧降
下が増大する。したがって、ＦＥＴＱ1 のゲート・ドレ
イン間の電圧が低下してＦＥＴＱ1 が非導通状態にな
る。
【００１２】これにより、バッテリ給電ラインに短絡障
害が発生しても、ＦＥＴＱ1 の破損が回避され、過放電
防止用ＦＥＴＱ1 の保護が図られる。
害が発生しても、ＦＥＴＱ1 の破損が回避され、過放電
防止用ＦＥＴＱ1 の保護が図られる。
【００１３】
【実施例】以下、本発明の負荷短絡保護回路の実施例を
図面に基づいて説明する。図１は第１の実施例の回路図
である。図中、バッテリＢatと負荷ＲL との間にＦＥＴ
Ｑ1 が挿入される。すなわち、ＦＥＴＱ1 のドレイン
（Ｄ）端子がバッテリＢatのマイナス端子に接続され、
ソース（Ｓ）端子が負荷ＲL に接続される。そして、Ｆ
ＥＴＱ1 のゲート（Ｇ）端子が抵抗Ｒ1 を介してバッテ
リＢatのプラス端子に接続される。
図面に基づいて説明する。図１は第１の実施例の回路図
である。図中、バッテリＢatと負荷ＲL との間にＦＥＴ
Ｑ1 が挿入される。すなわち、ＦＥＴＱ1 のドレイン
（Ｄ）端子がバッテリＢatのマイナス端子に接続され、
ソース（Ｓ）端子が負荷ＲL に接続される。そして、Ｆ
ＥＴＱ1 のゲート（Ｇ）端子が抵抗Ｒ1 を介してバッテ
リＢatのプラス端子に接続される。
【００１４】まず、以上のような構成によってバッテリ
保護回路が構成される。このバッテリ保護回路では、バ
ッテリＢatの給電電圧が高いときには、ＦＥＴＱ1 のゲ
ート・ドレイン間の電圧が高く、ＦＥＴＱ1 は導通（オ
ン）状態にあり、したがって、バッテリＢatから負荷Ｒ
L に給電がされているが、バッテリＢatの給電電圧が低
下すると、ＦＥＴＱ1 のゲート・ドレイン間の電圧が低
下して、ＦＥＴＱ1 は非導通（オフ）状態となり、した
がって、バッテリＢatから負荷ＲL への給電が停止さ
れ、バッテリＢatの過放電防止が図られる。
保護回路が構成される。このバッテリ保護回路では、バ
ッテリＢatの給電電圧が高いときには、ＦＥＴＱ1 のゲ
ート・ドレイン間の電圧が高く、ＦＥＴＱ1 は導通（オ
ン）状態にあり、したがって、バッテリＢatから負荷Ｒ
L に給電がされているが、バッテリＢatの給電電圧が低
下すると、ＦＥＴＱ1 のゲート・ドレイン間の電圧が低
下して、ＦＥＴＱ1 は非導通（オフ）状態となり、した
がって、バッテリＢatから負荷ＲL への給電が停止さ
れ、バッテリＢatの過放電防止が図られる。
【００１５】こうした過放電防止が図られたバッテリ回
路に、負荷電流量に応じてＦＥＴＱ 1 のオンオフ制御を
行うトランジスタＱ2 を新たに設ける。すなわち、トラ
ンジスタＱ2 のエミッタ端子をＦＥＴＱ1 のドレイン端
子に接続し、コレクタ端子を抵抗Ｒ2 を介してＦＥＴＱ
1 のゲート端子に接続し、ベース端子を抵抗Ｒ3 および
ダイオードＤ1 を介してＦＥＴＱ1 のソース端子に接続
する。抵抗Ｒ3 およびダイオードＤ1 は、負荷電流量に
応じた電圧値をトランジスタＱ2 のベース端子に供給す
る回路である。
路に、負荷電流量に応じてＦＥＴＱ 1 のオンオフ制御を
行うトランジスタＱ2 を新たに設ける。すなわち、トラ
ンジスタＱ2 のエミッタ端子をＦＥＴＱ1 のドレイン端
子に接続し、コレクタ端子を抵抗Ｒ2 を介してＦＥＴＱ
1 のゲート端子に接続し、ベース端子を抵抗Ｒ3 および
ダイオードＤ1 を介してＦＥＴＱ1 のソース端子に接続
する。抵抗Ｒ3 およびダイオードＤ1 は、負荷電流量に
応じた電圧値をトランジスタＱ2 のベース端子に供給す
る回路である。
【００１６】こうした回路構成において、負荷電流をＩ
L 、ＦＥＴＱ1 のソース・ドレイン間のオン時の抵抗値
をＲON、ダイオードＤ1 の正方向電圧値をＶF とする
と、トランジスタＱ2 のベース・エミッタ間電圧Ｖ
BEは、下記式（１）で表される。
L 、ＦＥＴＱ1 のソース・ドレイン間のオン時の抵抗値
をＲON、ダイオードＤ1 の正方向電圧値をＶF とする
と、トランジスタＱ2 のベース・エミッタ間電圧Ｖ
BEは、下記式（１）で表される。
【００１７】
【数１】 ＶBE＝ＩL ×ＲON−ＶF ・・・（１） なお、この式では、トランジスタＱ2 のベース電流は無
視し得る程小さい値であり、したがって、抵抗Ｒ3 での
電圧降下も無視し得る程小さい値であると見做した。
視し得る程小さい値であり、したがって、抵抗Ｒ3 での
電圧降下も無視し得る程小さい値であると見做した。
【００１８】この式から分かるように、負荷電流ＩL が
小さい間はベース・エミッタ間電圧ＶBEが小さくてトラ
ンジスタＱ2 はオフ状態にあるが、負荷電流ＩL が増加
して、ベース・エミッタ間電圧ＶBEが所定値を越えると
トランジスタＱ2 がオン状態になる。つまり、トランジ
スタＱ2 がオフ状態にある間は、ＦＥＴＱ1 は通常の動
作（バッテリＢatの給電電圧が低下しない限りはＦＥＴ
Ｑ1 はオン状態にあり、したがって、バッテリＢatから
負荷ＲL に給電がされている）を行なっているが、トラ
ンジスタＱ2 がオン状態になると、ＦＥＴＱ1 のゲート
電流を引き抜くためＦＥＴＱ1 のゲート・ドレイン間の
電圧が低下して、ＦＥＴＱ1 はオフ状態となる。要する
に、短絡に起因して負荷電流ＩL が増加すると、トラン
ジスタＱ 2 がオン状態となり、これによってＦＥＴＱ1
がオフ状態となるので、ＦＥＴＱ 1 は破損を回避でき
る。
小さい間はベース・エミッタ間電圧ＶBEが小さくてトラ
ンジスタＱ2 はオフ状態にあるが、負荷電流ＩL が増加
して、ベース・エミッタ間電圧ＶBEが所定値を越えると
トランジスタＱ2 がオン状態になる。つまり、トランジ
スタＱ2 がオフ状態にある間は、ＦＥＴＱ1 は通常の動
作（バッテリＢatの給電電圧が低下しない限りはＦＥＴ
Ｑ1 はオン状態にあり、したがって、バッテリＢatから
負荷ＲL に給電がされている）を行なっているが、トラ
ンジスタＱ2 がオン状態になると、ＦＥＴＱ1 のゲート
電流を引き抜くためＦＥＴＱ1 のゲート・ドレイン間の
電圧が低下して、ＦＥＴＱ1 はオフ状態となる。要する
に、短絡に起因して負荷電流ＩL が増加すると、トラン
ジスタＱ 2 がオン状態となり、これによってＦＥＴＱ1
がオフ状態となるので、ＦＥＴＱ 1 は破損を回避でき
る。
【００１９】ところで、上記式（１）は次のように変形
できる。
できる。
【００２０】
【数２】 ＩL ＝（ＶBE＋ＶF ）／ＲON ・・・（２） この式（２）を基に、トランジスタＱ2 がオン状態にな
る負荷電流の最低値Ｉ L(MIN)を算出すると、下記式
（３）のようになる。なお、ベース・エミッタ間電圧Ｖ
BEとして、トランジスタＱ2 がオンする最低電圧０．３
７Ｖを使用し、ダイオード正方向電圧値ＶF として、最
低値０．３５Ｖを使用し、ＦＥＴのソース・ドレイン間
のオン時の抵抗値ＲONとして、最大値０．０２９６Ωを
使用した。
る負荷電流の最低値Ｉ L(MIN)を算出すると、下記式
（３）のようになる。なお、ベース・エミッタ間電圧Ｖ
BEとして、トランジスタＱ2 がオンする最低電圧０．３
７Ｖを使用し、ダイオード正方向電圧値ＶF として、最
低値０．３５Ｖを使用し、ＦＥＴのソース・ドレイン間
のオン時の抵抗値ＲONとして、最大値０．０２９６Ωを
使用した。
【００２１】
【数３】 ＩL(MIN)＝（０．３７＋０．３５）／０．０２９６ ＝２４．３Ａ ・・・（３） 一方、通常の負荷電流値は５．５Ａ程度であり、負荷電
流最低値ＩL(MIN)との間には充分な差があるので、温度
変化等の影響を受けたとしても、トランジスタＱ2 の誤
動作を避けられる。すなわち、通常の負荷電流値ではト
ランジスタＱ2がオン動作することが決して無く、一
方、短絡等により負荷電流が過剰になったときには確実
にトランジスタＱ2 がオン動作し、ＦＥＴＱ1 を保護す
ることが可能である。
流最低値ＩL(MIN)との間には充分な差があるので、温度
変化等の影響を受けたとしても、トランジスタＱ2 の誤
動作を避けられる。すなわち、通常の負荷電流値ではト
ランジスタＱ2がオン動作することが決して無く、一
方、短絡等により負荷電流が過剰になったときには確実
にトランジスタＱ2 がオン動作し、ＦＥＴＱ1 を保護す
ることが可能である。
【００２２】つぎに、第２の実施例を説明する。図２は
第２の実施例の回路図である。第２の実施例の回路構成
は、第１の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
第２の実施例の回路図である。第２の実施例の回路構成
は、第１の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
【００２３】第２の実施例では、第１の実施例のダイオ
ードＤ1 に代わってツェナーダイオードＤ2 を逆方向に
接続する。ツェナーダイオードＤ2 の降伏電圧は、例え
ば２．２Ｖであるので、負荷電流最低値ＩL(MIN)が２
４．３Ａよりも大きくなる。したがって、第２の実施例
では、通常の負荷電流値が比較的大きな場合にも充分対
応できる。
ードＤ1 に代わってツェナーダイオードＤ2 を逆方向に
接続する。ツェナーダイオードＤ2 の降伏電圧は、例え
ば２．２Ｖであるので、負荷電流最低値ＩL(MIN)が２
４．３Ａよりも大きくなる。したがって、第２の実施例
では、通常の負荷電流値が比較的大きな場合にも充分対
応できる。
【００２４】また、ツェナーダイオードの降伏電圧は、
２．２Ｖ以外にも各種あるので、負荷電流最低値Ｉ
L(MIN)をいろいろな値に設定することができ、したがっ
て、通常の負荷電流値の最大値の設定において回路設計
の自由度が増す。
２．２Ｖ以外にも各種あるので、負荷電流最低値Ｉ
L(MIN)をいろいろな値に設定することができ、したがっ
て、通常の負荷電流値の最大値の設定において回路設計
の自由度が増す。
【００２５】つぎに、第３の実施例を説明する。図３は
第３の実施例の回路図である。第３の実施例の回路構成
は、第１の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
第３の実施例の回路図である。第３の実施例の回路構成
は、第１の実施例の回路構成と基本的には同一である。
したがって、同一部分には同一の符号を付して説明を省
略し、異なる部分だけを説明する。
【００２６】第３の実施例では、負荷電流量に応じた電
圧値をトランジスタＱ2 のベース端子に供給する回路の
構成が、第１の実施例と異なる。すなわち、ＦＥＴＱ1
のソース端子と負荷ＲL との間に抵抗Ｒ5 を挿入し、負
荷ＲL と抵抗Ｒ5 との接続点を、直列接続した抵抗Ｒ6
および抵抗Ｒ7 を介して接地する。なお、バッテリＢ at
のマイナス端子も接地する。
圧値をトランジスタＱ2 のベース端子に供給する回路の
構成が、第１の実施例と異なる。すなわち、ＦＥＴＱ1
のソース端子と負荷ＲL との間に抵抗Ｒ5 を挿入し、負
荷ＲL と抵抗Ｒ5 との接続点を、直列接続した抵抗Ｒ6
および抵抗Ｒ7 を介して接地する。なお、バッテリＢ at
のマイナス端子も接地する。
【００２７】オペアンプから成る比較器Ｃomの正転入力
（＋）端子には、抵抗Ｒ6 と抵抗Ｒ 7 との接続点が接続
され、比較器Ｃomの反転入力（−）端子には基準電圧Ｖ
refが入力される。したがって、負荷ＲL と抵抗Ｒ5 と
の接続点の電圧値は、抵抗Ｒ 6 と抵抗Ｒ7 とで分割され
て比較器Ｃomの正転入力端子に入力され、基準電圧Ｖ
ref と比較されて、基準電圧Ｖref よりも高い場合に高
レベル電圧が出力される。比較器Ｃomの出力端子は抵抗
Ｒ8 を介してトランジスタＱ2 のベース端子に接続され
る。
（＋）端子には、抵抗Ｒ6 と抵抗Ｒ 7 との接続点が接続
され、比較器Ｃomの反転入力（−）端子には基準電圧Ｖ
refが入力される。したがって、負荷ＲL と抵抗Ｒ5 と
の接続点の電圧値は、抵抗Ｒ 6 と抵抗Ｒ7 とで分割され
て比較器Ｃomの正転入力端子に入力され、基準電圧Ｖ
ref と比較されて、基準電圧Ｖref よりも高い場合に高
レベル電圧が出力される。比較器Ｃomの出力端子は抵抗
Ｒ8 を介してトランジスタＱ2 のベース端子に接続され
る。
【００２８】以上のような構成において、負荷電流が通
常の値である場合には、比較器Ｃomの正転入力端子に入
力される電圧値は基準電圧Ｖref よりも低く、したがっ
て、トランジスタＱ2 はオフ状態にある。一方、負荷電
流値が上昇すると、抵抗Ｒ5での電圧降下が大きくな
り、比較器Ｃomの正転入力端子に入力される電圧値が基
準電圧Ｖref よりも高くなり、したがって、トランジス
タＱ2 はオン状態に移行する。要するに、第１の実施例
と同様に、短絡に起因して負荷電流が増加すると、トラ
ンジスタＱ2 がオン状態となり、これによってＦＥＴＱ
1 がオフ状態となるので、ＦＥＴＱ1 は破損を回避でき
る。
常の値である場合には、比較器Ｃomの正転入力端子に入
力される電圧値は基準電圧Ｖref よりも低く、したがっ
て、トランジスタＱ2 はオフ状態にある。一方、負荷電
流値が上昇すると、抵抗Ｒ5での電圧降下が大きくな
り、比較器Ｃomの正転入力端子に入力される電圧値が基
準電圧Ｖref よりも高くなり、したがって、トランジス
タＱ2 はオン状態に移行する。要するに、第１の実施例
と同様に、短絡に起因して負荷電流が増加すると、トラ
ンジスタＱ2 がオン状態となり、これによってＦＥＴＱ
1 がオフ状態となるので、ＦＥＴＱ1 は破損を回避でき
る。
【００２９】第３の実施例では、基準電圧Ｖref 並びに
分割用の抵抗Ｒ6 および抵抗Ｒ7 の抵抗値を適切に選択
することにより、負荷電流最低値ＩL(MIN)の大きさに束
縛されること無く、トランジスタＱ2 のオンオフ動作を
自由に行うことができ、したがって、通常の負荷電流値
の最大値の設定において回路設計の自由度が増す。
分割用の抵抗Ｒ6 および抵抗Ｒ7 の抵抗値を適切に選択
することにより、負荷電流最低値ＩL(MIN)の大きさに束
縛されること無く、トランジスタＱ2 のオンオフ動作を
自由に行うことができ、したがって、通常の負荷電流値
の最大値の設定において回路設計の自由度が増す。
【００３０】
【発明の効果】以上説明したように本発明では、負荷電
流値に応じた電圧値を出力する電圧値出力手段と、この
電圧値に基づいて、過放電防止用のＦＥＴの導通を制御
する制御トランジスタとを設けるようにした。これによ
り、バッテリ給電ラインに短絡障害が発生しても、ＦＥ
Ｔに短絡電流が流れることがなくなり、ＦＥＴの破損が
回避され、過放電防止用ＦＥＴの保護が図られる。
流値に応じた電圧値を出力する電圧値出力手段と、この
電圧値に基づいて、過放電防止用のＦＥＴの導通を制御
する制御トランジスタとを設けるようにした。これによ
り、バッテリ給電ラインに短絡障害が発生しても、ＦＥ
Ｔに短絡電流が流れることがなくなり、ＦＥＴの破損が
回避され、過放電防止用ＦＥＴの保護が図られる。
【００３１】また、バッテリ給電ラインに短絡障害が発
生すると、負荷電流が流れなくなるので、バッテリヒュ
ーズが不要となる。かくして、電源装置の信頼性が向上
し、また、安価な装置により、安定した電力供給が可能
となる。
生すると、負荷電流が流れなくなるので、バッテリヒュ
ーズが不要となる。かくして、電源装置の信頼性が向上
し、また、安価な装置により、安定した電力供給が可能
となる。
【図１】第１の実施例の回路図である。
【図２】第２の実施例の回路図である。
【図３】第３の実施例の回路図である。
Ｂat バッテリ Ｄ1 ダイオード（電圧値出力手段） Ｑ1 ＦＥＴ Ｑ2 トランジスタ Ｒ1 抵抗Ｒ1 Ｒ3 抵抗（電圧値出力手段） ＲL 負荷
Claims (5)
- 【請求項１】 バッテリと負荷との間に挿入された過放
電防止用のＦＥＴを負荷短絡による破損から保護する負
荷短絡保護回路において、 前記負荷に流れる電流量に応じた電圧値を出力する電圧
値出力手段と、 前記電圧値出力手段から出力された電圧値に基づいて、
前記ＦＥＴの導通を制御する制御トランジスタと、 を有することを特徴とする負荷短絡保護回路。 - 【請求項２】 前記ＦＥＴは、ドレイン端子を前記バッ
テリのマイナス端子に接続され、ソース端子を前記負荷
に接続され、ゲート端子を抵抗を介して前記バッテリの
プラス端子に接続され、 前記制御トランジスタは、ベース端子に前記電圧値出力
手段から出力された電圧値を供給され、エミッタ端子に
前記ＦＥＴのドレイン端子が接続され、コレクタ側に前
記ＦＥＴのゲート端子に接続されることを特徴とする請
求項１記載の負荷短絡保護回路。 - 【請求項３】 前記電圧値出力手段は、前記ＦＥＴのソ
ース端子と前記制御トランジスタのベース端子との間に
挿入されたダイオードから構成されることを特徴とする
請求項２記載の負荷短絡保護回路。 - 【請求項４】 前記電圧値出力手段は、前記ＦＥＴのソ
ース端子と前記制御トランジスタのベース端子との間に
挿入されたツェナーダイオードから構成されることを特
徴とする請求項２記載の負荷短絡保護回路。 - 【請求項５】 前記電圧値出力手段は、前記負荷に流れ
る電流量に応じた電圧値が一方の入力端子に入力され、
他方の入力端子に基準電圧値が入力され、出力端子から
の出力が前記制御トランジスタのベース端子に供給され
る比較器から構成されることを特徴とする請求項２記載
の負荷短絡保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27329994A JPH08140273A (ja) | 1994-11-08 | 1994-11-08 | 負荷短絡保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27329994A JPH08140273A (ja) | 1994-11-08 | 1994-11-08 | 負荷短絡保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08140273A true JPH08140273A (ja) | 1996-05-31 |
Family
ID=17525928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27329994A Withdrawn JPH08140273A (ja) | 1994-11-08 | 1994-11-08 | 負荷短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08140273A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09308114A (ja) * | 1996-05-14 | 1997-11-28 | Sanyo Electric Co Ltd | 電池の充放電制御装置 |
| KR20010008967A (ko) * | 1999-07-06 | 2001-02-05 | 이형도 | 밧데리 전원 제어장치 |
| JP2011250665A (ja) * | 2010-05-23 | 2011-12-08 | Iwasa Taku | 蓄電池制御回路および蓄電池制御装置および独立電源系システム |
| JP5495217B1 (ja) * | 2013-09-14 | 2014-05-21 | 拓 岩佐 | 過充電防止回路および過放電防止回路および蓄電池制御装置および独立電源システムおよびバッテリーパック |
| US11171642B2 (en) | 2018-10-30 | 2021-11-09 | Lg Chem, Ltd. | Driver circuit for controlling P-channel MOSFET, and control device comprising same |
-
1994
- 1994-11-08 JP JP27329994A patent/JPH08140273A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09308114A (ja) * | 1996-05-14 | 1997-11-28 | Sanyo Electric Co Ltd | 電池の充放電制御装置 |
| KR20010008967A (ko) * | 1999-07-06 | 2001-02-05 | 이형도 | 밧데리 전원 제어장치 |
| JP2011250665A (ja) * | 2010-05-23 | 2011-12-08 | Iwasa Taku | 蓄電池制御回路および蓄電池制御装置および独立電源系システム |
| JP5495217B1 (ja) * | 2013-09-14 | 2014-05-21 | 拓 岩佐 | 過充電防止回路および過放電防止回路および蓄電池制御装置および独立電源システムおよびバッテリーパック |
| US11171642B2 (en) | 2018-10-30 | 2021-11-09 | Lg Chem, Ltd. | Driver circuit for controlling P-channel MOSFET, and control device comprising same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |