CN112119589A - 用于控制p沟道mosfet的驱动器电路和包括其的控制装置 - Google Patents

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Abstract

一种用于控制P沟道MOSFET的驱动器电路，包括：第一分压器，该第一分压器连接至P沟道MOSFET的源极端子；第一子晶体管，该第一子晶体管包括第一集电极端子、第一发射极端子和第一基极端子，该第一发射极端子被连接至第一分压器；第二子晶体管，该第二子晶体管包括第二集电极端子、第二发射极端子和第二基极端子，该第二发射极端子被连接至P沟道MOSFET的栅极端子，并且该第二基极端子被连接至第一连接节点；第三子晶体管，该第三子晶体管包括第三集电极端子、第三发射极端子和第三基极端子，该第三发射极端子被连接至第二发射极端子，并且该第三集电极端子被连接至接地；以及第三电阻器，该第三电阻器连接在第二集电极端子与第二发射极端子之间。

Description

用于控制P沟道MOSFET的驱动器电路和包括其的控制装置
技术领域
本公开涉及一种用于控制作为安装在电源与电负载之间的电力线路上的主开关的P沟道金属氧化物半导体场效应晶体管(MOSFET)的驱动器电路以及一种包括该驱动器电路的控制装置。
本申请要求于2018年10月30日在韩国提交的韩国专利申请No.10-2018-0131303的优先权，其公开内容通过引用并入本文。
背景技术
安装在电动车辆中的诸如电动机的电负载通过主开关连接至电源。控制装置将主开关选择性地控制为导通或断开。当主开关导通时，来自电源的电力通过主开关被供应给电负载。
图1是示出根据现有技术的控制装置的配置的示例性图。参考图1，设置在作为主开关的N沟道金属氧化物半导体场效应晶体管(MOSFET)中的漏极端子和源极端子分别电连接至电源和电负载。当控制器向主开关的栅极端子输出控制信号(例如，高电平的电压)时，电流沟道在主开关的漏极端子和源极端子之间导电，然后可以从电源向电负载供应电力。当不需要驱动电负载时，控制器停止输出控制信号以将主开关转变为断开状态。
然而，即便当未将控制信号施加到N沟道MOSFET的栅极端子时，由于电负载的电感组件，也会在N沟道MOSFET的源极端子处暂时地产生负电压。因此，可能在N沟道MOSFET的栅极端子和源极端子之间施加高于阈值电压的正向偏压，并且无意地，N沟道MOSFET可能以交替方式反复地接通和关断。这种现象可以继续直到存储在电负载中的大部分电能被用完为止，并且从安全角度来看这是不希望的。
发明内容
技术问题
本公开被设计来解决上述问题，因此本公开致力于提供一种驱动器电路和包括该驱动器电路的控制装置，该驱动器电路使用P沟道金属氧化物半导体场效应晶体管(MOSFET)而不是N沟道MOSFET作为连接在电源与电负载之间的主开关，以防止通过电负载的电感组件所引起的主开关的故障。
本公开的这些及其他目的和优点可以通过以下描述来理解，并且将从本公开的实施例中显而易见。此外，应容易地理解，本公开的目的和优点可以通过所附权利要求及其组合中阐述的手段来实现。
技术方案
为了实现上述目的，本公开的各种实施例如下。
根据本公开的一个方面的驱动器电路用于控制P沟道金属氧化物半导体场效应晶体管(MOSFET)，该P沟道MOSFET包括栅极端子、连接至电源的源极端子和连接至电负载的漏极端子。该驱动器电路包括第一分压器，该第一分压器包括通过第一连接节点串联连接的第一电阻器和第二电阻器。第一分压器的一端被连接至P沟道MOSFET的源极端子。该驱动器电路进一步包括：第一子晶体管，该第一子晶体管包括第一集电极端子、第一发射极端子和第一基极端子，该第一发射极端子被连接至第一分压器的另一端，并且该第一集电极端子被连接至接地；第二子晶体管，该第二子晶体管包括第二集电极端子、第二发射极端子和第二基极端子，该第二发射极端子被连接至P沟道MOSFET的栅极端子，并且该第二基极端子被连接至第一连接节点；第三子晶体管，该第三子晶体管包括第三集电极端子、第三发射极端子和第三基极端子，该第三发射极端子被连接至第二发射极端子，并且该第三集电极端子被连接至接地；以及第三电阻器，该第三电阻器连接在第二集电极端子与第二发射极端子之间。
第一连接节点可以进一步连接至第三基极端子。
第一分压电阻器的电阻可以高于第二分压电阻器的电阻。
第三发射极端子可以进一步连接至P沟道MOSFET的栅极端子。
第一分压器可以被配置成：在第一子晶体管被接通的同时使用来自电源的输入电压来在第一连接节点处产生第一开关电压。响应于第一开关电压被施加到第三基极端子，第三子晶体管可以被接通。
在第三子晶体管被接通的同时，跨第三电阻器的第二开关电压可以被施加在P沟道MOSFET的源极端子和栅极端子之间。
在第一子晶体管被关断的同时，来自电源的输入电压可以通过第一连接节点被施加到第二基极端子和第三基极端子中的每一个。响应于输入电压被施加到第二基极端子，第二子晶体管可以被接通。响应于输入电压被施加到第三基极端子，第三子晶体管可以被关断。在第二子晶体管被接通并且第三子晶体管被关断的同时，输入电压可以通过第二发射极端子被施加到P沟道MOSFET的栅极端子。
第一子晶体管和第二子晶体管中的每一个均可以是NPN型晶体管，并且第三子晶体管可以是PNP型晶体管。
该驱动器电路可以进一步包括：第二分压器，该第二分压器连接在第二发射极端子与接地之间，该第二分压器包括通过第三连接节点串联连接的第三分压电阻器和第四分压电阻器；第四子晶体管，该第四子晶体管包括第四集电极端子、第四发射极端子和第四基极端子，该第四发射极端子被连接至接地，并且该第四基极端子被连接至第三连接节点；以及放电电阻器。该放电电阻器的一端被连接至P沟道MOSFET的漏极端子，并且该放电电阻器的另一端被连接至第四集电极端子。
第二分压器可以被配置成在第一子晶体管被关断的同时在第三连接节点处产生第三开关电压。响应于第三开关电压被施加到第四基极端子，第四子晶体管可以被接通。
根据本公开的另一方面的控制装置包括所述驱动器电路。
有益效果
根据本公开的实施例中的至少一个，P沟道金属氧化物半导体场效应晶体管(MOSFET)而不是N沟道MOSFET被用作连接在电源与电负载之间的主开关，从而防止通过电负载的电感组件所引起的主开关的故障。
附加地，根据本公开的实施例中的至少一个，通过在将主开关控制为断开状态的同时强制地对由于电负载的电感组件而存储在电负载中的电能进行放电，能够更有效地降低主开关的故障的可能性。
本公开的效果不限于以上提及的效果，并且本领域的技术人员将从所附权利要求中清楚地理解这些和其他效果。
附图说明
附图图示了本公开的优选的实施例，并且与下述本公开的详细描述一起，用来提供对本公开的技术方面的进一步理解，因此本公开不应该被解释为限于附图。
图1是示出根据现有技术的控制装置的配置的示例性图。
图2是示出根据本公开的第一实施例的控制装置的配置的示例性图。
图3是在描述用于将图2中所示的主开关控制为导通状态的操作时参考的图。
图4是在描述用于将图2中所示的主开关控制为断开状态的操作时参考的图。
图5是示出根据本公开的第二实施例的控制装置的配置的示例图。
具体实施方式
在下文中，将参考附图详细地描述本公开的优选的实施例。在描述之前，应该理解，说明书和所附权利要求中使用的术语或单词不应该被解释为限于一般含义和词典含义，而是在允许发明人适当地定义术语以得到最好说明的原理的基础上，基于与本公开的技术方面相对应的含义和概念来解释。
因此，本文描述的实施例和附图中所示的图示只是本公开的最优选的实施例，而不旨在完全地描述本公开的技术方面，所以应该理解，能在提交本申请时对本公开做出各种其他等同物和修改。
附加地，在描述本公开时，当认为相关已知元件或功能的某些详细描述致使本公开的关键主题模糊时，在本文中省略详细描述。
包括诸如“第一”、“第二”等的序数的术语用于在各种元件当中将一个元件与另一元件区分开，而不旨在限制这些元件。
除非上下文另外清楚地指示，否则应理解，术语“包括”当用在本说明书中时，指定存在所述元件，但是不排除存在或添加一个或多个其他元件。
此外，在整个说明书中，应进一步理解，当一个元件被称为“连接至”另一元件时，它能够直接连接至另一元件，或者可以存在中间元件。
图2是示出根据本公开的第一实施例的控制装置10的配置的示例性图。
参考图2，控制装置10用于向电负载EL选择性地供应输入电压VIN，并且包括电源20、主开关30、控制器40和驱动器电路100。电负载EL可以是例如安装在电动车辆中的接触器线圈、发光二极管或加热器。
电源20被配置成产生输入电压VIN(例如，12V)。电源20可以包括例如铅酸电池和DC-DC转换器。DC-DC转换器可以通过减小或增加来自铅酸电池的直流电压来产生输入电压VIN。
主开关30电连接在电源20与电负载EL之间。主开关30可以是具有源极端子、漏极端子和栅极端子的P沟道金属氧化物半导体场效应晶体管(MOSFET)。主开关30的源极端子电连接至电源20。主开关30的漏极端子电连接至电负载EL。电负载EL的一端可以电连接至主开关30的漏极端子，并且电负载EL的另一端可以接地。主开关30的栅极端子可以电连接至驱动器电路100。当主开关30的源极-栅极电压等于或高于阈值电压时，主开关30被接通，否则，主开关30被关断。源极-栅极电压是将源极端子的电压减去栅极端子的电压而得到的电压。
控制器40可以被配置成向驱动器电路100选择性地输出控制信号CS。控制器40可以被配置成响应于来自外部装置(例如，电动车辆的微控制器单元(MCU))的第一命令而输出控制信号CS。控制器40可以被配置成响应于来自外部装置的第二命令而停止输出控制信号CS。当电动车辆起动时，外部装置可以输出第一命令，并且当电动车辆关闭时，输出第二命令。
控制信号CS可以用于促使驱动器电路100将输入电压VIN供应给电负载EL(即，接通主开关30)。也就是说，当控制器40将控制信号CS输出到驱动器电路100时，驱动器电路100将主开关30转变为导通状态。相反，当控制器40停止输出控制信号CS时，驱动器电路100将主开关30转变为断开状态。
控制器40作为用于主开关30的驱动器IC被提供，并且在硬件方面，可以包括以下各项中的至少一个：专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、微处理器和用于执行其他功能的电气单元。控制器40可以具有嵌入在其中的存储器装置，并且该存储器装置可以包括例如RAM、ROM、寄存器、硬盘、光学记录介质或磁性记录介质。该存储器装置可以存储、更新和/或擦除程序，这些程序包括由控制器40执行的各种类型的控制逻辑和/或在执行控制逻辑时创建的数据。
驱动器电路100包括第一分压器VD1、第一子晶体管Q1、第二子晶体管Q2和第三子晶体管Q3。驱动器电路100可以进一步包括第一电阻器RP1、第二电阻器RP2、第三电阻器RP3和第四电阻器RP4中的至少一个。
第一分压器VD1包括第一分压电阻器RD1和第二分压电阻器RD2。第一分压电阻器RD1和第二分压电阻器RD2通过第一连接节点N1串联连接。第一分压电阻器RD1的电阻(例如，10kΩ)可以被预设为高于第二分压电阻器RD2的电阻(例如，1kΩ)。第二分压电阻器RD2的电阻可以等于第四电阻器RP4的电阻。第一分压器VD1的一端(即，第一分压电阻器RD1的一端)连接至主开关30的源极端子。
第一子晶体管Q1电连接在第一分压器VD1的另一端(即，第二分压电阻器RD2的另一端)与接地之间。也就是说，第一分压电阻器RD1、第一连接节点N1、第二分压电阻器RD2和第一子晶体管Q1依次串联连接在主开关30的源极端子与接地之间。
第一子晶体管Q1可以是具有集电极端子、发射极端子和基极端子的NPN型晶体管。第一子晶体管Q1的集电极端子电连接至第一分压器VD1的另一端。第一子晶体管Q1的发射极端子接地。第一子晶体管Q1的基极端子通过具有预定电阻(例如，75kΩ)的第三电阻器RP3电连接至控制器40以从控制器40接收控制信号CS的输入。
来自控制器40的控制信号CS通过第三电阻器RP3被施加到第一子晶体管Q1的基极端子。控制信号CS是正向电压，并且可以被施加在第一子晶体管Q1的基极端子和发射极端子之间。
第二子晶体管Q2的一个端子电连接至主开关30的源极端子。第二子晶体管Q2的另一端子电连接至第三子晶体管Q3的一个端子。第二子晶体管Q2可以是具有集电极端子、发射极端子和基极端子的NPN型晶体管。第二子晶体管Q2的集电极端子电连接至主开关30的源极端子。第二子晶体管Q2的发射极端子电连接至第三子晶体管Q3的一个端子(例如，发射极端子)。第二子晶体管Q2的基极端子电连接至第一连接节点N1。
第三子晶体管Q3的一个端子电连接至第二子晶体管Q2的另一端子。第三子晶体管Q3的另一端子可以通过第四电阻器RP4连接至接地。第三子晶体管Q3可以是具有集电极端子、发射极端子和基极端子的PNP型晶体管。第三子晶体管Q3的发射极端子电连接至第二子晶体管Q2的发射极端子。第三子晶体管Q3的集电极端子通过具有预定电阻(例如，1kΩ)的第四电阻器RP4接地。第三子晶体管Q3的基极端子与第二子晶体管Q2的基极端子共同电连接至第一连接节点N1。
第一电阻器RP1和第二电阻器RP2通过第二连接节点N2串联连接。第一电阻器RP1和第二电阻器RP2的串联电路并联连接至第二子晶体管Q2。第一电阻器RP1的电阻(例如，10kΩ)可以高于第二电阻器RP2的电阻(例如，30Ω)。第一电阻器RP1的电阻和第一分压电阻器RD1的电阻可以是相等的。第二电阻器RP2用于防止在主开关30的栅极端子处的快速电压变化。
当从驱动器电路100中消除了第二电阻器RP2时，第一电阻器RP1并联连接至第二子晶体管Q2。在这种情况下，代替第二连接节点N2，主开关30的栅极端子共同连接至第二子晶体管Q2和第三子晶体管Q3中的每一个的发射极端子。
图3是在描述用于将图2中所示的主开关30控制为导通状态的操作时参考的图。
参考图3，为了将主开关30转变为导通状态，控制器40将控制信号CS输出到驱动器电路100。控制信号CS是具有预设高电平的电压，并且通过第三电阻器RP3被发送到第一子晶体管Q1。也就是说，第三电阻器RP3作为控制信号CS的传输路径。
响应于控制信号CS被施加到第一子晶体管Q1的基极端子，第一子晶体管Q1被接通。在第一子晶体管Q1保持在导通状态下的同时，通过电源20的输入电压VIN产生的电流流过第一分压器VD1和第一子晶体管Q1。因此，第一分压器VD1使用来自电源20的输入电压VIN来在第一连接节点N1处产生低于输入电压VIN的第一开关电压V1(例如，1V)。第一开关电压V1是跨第二分压电阻器RD2的电压与跨第一子晶体管Q1的电压之和(即，第一连接节点N1与接地之间的电压)。第一开关电压V1通过第一连接节点N1被施加到第二子晶体管Q2和第三子晶体管Q3中的每一个的基极端子。
在第一子晶体管Q1被接通之前，第二子晶体管Q2和第三子晶体管Q3中的每一个均处于断开状态，并且因此第二子晶体管Q2和第三子晶体管Q3中的每一个的发射极端子的电压等于主开关30的源极端子的电压(即，VIN)。
因此，在第一子晶体管Q1从断开状态转变为导通状态的时间点，在第二子晶体管Q2的基极端子和发射极端子之间施加了反向偏压，因此第二子晶体管Q2保持在断开状态下。相反，在第一子晶体管Q1从断开状态转变为导通状态的时间点，在第三子晶体管Q3的发射极端子和基极端子之间施加了正向偏压，并且第三子晶体管Q3从断开状态转变为导通状态。
在第三子晶体管Q3保持在导通状态下的同时，来自电源20的输入电压VIN的电流流过第一电阻器RP1、第二电阻器RP2、第三子晶体管Q3和第四电阻器RP4。因此，产生了跨第一电阻器RP1施加的第二开关电压V2(例如，约11V)。
如图所示，第一电阻器RP1连接在主开关30的源极端子和栅极端子之间。因此，在第三子晶体管Q3保持在导通状态下的同时，主开关30的源极端子的电压保持为比主开关30的栅极端子的电压高第二开关电压V2。也就是说，主开关30的源极-栅极电压等于第二开关电压V2。当栅极端子的电压比源极端子的电压低了至少阈值电压时，主开关30转变为导通状态。在主开关30保持在导通状态下的同时，通过来自电源20的输入电压VIN产生的电力通过主开关30被供应给电负载EL。
图4是在描述用于将图2中所示的主开关30控制为断开状态的操作时参考的图。
参考图4，控制器40停止输出控制信号CS以将主开关30转变为断开状态。停止输出控制信号CS可以表示将控制信号CS从高电平的电压减小至预设低电平的电压。
响应于控制信号CS未被施加到第一子晶体管Q1的基极端子，第一子晶体管Q1被关断。在第一子晶体管Q1保持在断开状态下的同时，通过电源20的输入电压VIN产生的电流不能流过第一分压器VD1，并且因此第一连接节点N1的电压等于输入电压VIN。因此，输入电压VIN通过第一连接节点N1被施加到第二子晶体管Q2和第三子晶体管Q3中的每一个的基极端子。
在紧接在第一子晶体管Q1从导通状态被关断之前的时间点，低于输入电压VIN的电压(例如，V1)被施加到第二子晶体管Q2和第三子晶体管Q3中的每一个的发射极端子。因此，在第一子晶体管Q1从导通状态被关断的时间点，在第二子晶体管Q2的基极端子和发射极端子之间施加了正向偏压，因此第二子晶体管Q2从断开状态转变为导通状态。相反，在第三子晶体管Q3的发射极端子和基极端子之间施加了反向偏压，然后第三子晶体管Q3转变为断开状态。
在第二子晶体管Q2保持在导通状态下的同时，主开关30的源极端子的电压等于栅极端子的电压，或者它们的差如此小，以致能够将它们视为是相等的，并且从而主开关30被关断。
在以上参考图2至图4描述的实施例中，应该注意，用于将主开关30从导通状态控制为断开状态或从断开状态控制为导通状态的操作不受主开关30的漏极电压影响。在这方面，主开关30的漏极电压可能由于通过电负载EL的电感组件所引起的谐振现象而改变。然而，根据本公开，主开关30的导通-断开控制仅依靠主开关30的源极-栅极电压，从而减少主开关30由于电负载EL的电感组件而无意地被接通或关断的问题。
图5是示出根据本公开的第二实施例的控制装置10的配置的示例图。
在本文中省略了在根据如图5中所示的第二实施例和以上参考图2至图4描述的第一实施例的控制装置10之间共同的描述以避免冗余，并且将在下面描述它们的差异。
第二实施例的控制装置10和第一实施例的控制装置10之间的差异是驱动器电路100进一步包括第二分压器VD2、第四子晶体管Q4和放电电阻器RDC。
参考图5，第二分压器VD2包括第三分压电阻器RD3和第四分压电阻器RD4。第三分压电阻器RD3和第四分压电阻器RD4通过第三连接节点N3串联连接。第三分压电阻器RD3的电阻(例如，10kΩ)可以高于第四分压电阻器RD4的电阻(例如，1kΩ)。
第二分压器VD2的一端(即，第三分压电阻器RD3的一端)可以连接至第一连接节点N1。替代地，代替第一连接节点N1，第二分压器VD2的一端可以电连接至第二子晶体管Q2的发射极端子或第二连接节点N2。第二分压器VD2的另一端(即，第四分压电阻器RD4的一个端子)可以接地。
第二分压器VD2使用第一连接节点N1的电压、第二子晶体管Q2的发射极端子的电压或第二连接节点N2的电压来在第三连接节点N3处产生第三开关电压。第三开关电压可以是指跨第四分压电阻器RD4的电压。第三开关电压通过第三连接节点N3被施加到第四子晶体管Q4的基极端子。
第四子晶体管Q4和放电电阻器RDC串联连接在主开关30的漏极端子与接地之间。例如，如图5中所示，放电电阻器RDC的一端可以电连接至主开关30的漏极端子，放电电阻器RDC的另一端可以电连接至第四子晶体管Q4的一个端子(例如，集电极)，并且第四子晶体管Q4的另一端子(例如，发射极)可以接地。
第四子晶体管Q4可以是具有集电极端子、发射极端子和基极端子的NPN型晶体管。第四子晶体管Q4的基极端子可以电连接至第三连接节点N3以接收第三开关电压的输入。
当第一子晶体管Q1处于断开状态时第三连接节点N3的电压高于当第一子晶体管Q1处于导通状态时第三连接节点N3的电压。详细地，当第一子晶体管Q1处于导通状态时的第三开关电压可以低于第四子晶体管Q4的接通电压。相反，当第一子晶体管Q1处于断开状态时的第三开关电压可以高于第四子晶体管Q4的接通电压。因此，在第一子晶体管Q1处于断开状态的同时，第四子晶体管Q4响应于通过第三连接节点N3施加到第四子晶体管Q4的基极端子的第三开关电压而被接通。相反，在第一子晶体管Q1处于导通状态的同时，由于第三开关电压不够高，所以第四子晶体管Q4被关断。
在第四子晶体管Q4处于导通状态的同时，形成了包括电负载EL、放电电阻器RDC和第四子晶体管Q4的闭合电路。当形成闭合电路时，由于电负载EL的电感组件而在电负载EL中剩下的电能被放电电阻器RDC消耗。因此，能够更有效地降低由通过电负载EL的电感组件所引起的主开关30的故障的可能性。
虽然已在上文针对有限数目的实施例和附图描述了本公开，但是本公开不限于此，并且对于本领域的技术人员而言明显的是，可以在本公开的技术方面和所附权利要求的等同范围内对本公开做出各种修改和变化。
附加地，由于本领域的技术人员可以在不脱离本公开的技术方面的情况下对在上文描述的本公开做出许多替换、修改和变化，所以本公开不受上述实施例和附图限制，并且可以选择性地组合这些实施例中的一些或全部以允许各种修改。

Claims (10)

1.一种用于控制P沟道金属氧化物半导体场效应晶体管(MOSFET)的驱动器电路，所述P沟道MOSFET包括栅极端子、连接至电源的源极端子和连接至电负载的漏极端子，所述驱动器电路包括：
第一分压器，所述第一分压器包括通过第一连接节点串联连接的第一分压电阻器和第二分压电阻器，所述第一分压器的一端被连接至所述P沟道MOSFET的源极端子；
第一子晶体管，所述第一子晶体管包括第一集电极端子、第一发射极端子和第一基极端子，所述第一发射极端子被连接至所述第一分压器的另一端，并且所述第一集电极端子被连接至接地；
第二子晶体管，所述第二子晶体管包括第二集电极端子、第二发射极端子和第二基极端子，所述第二发射极端子被连接至所述P沟道MOSFET的栅极端子，并且所述第二基极端子被连接至所述第一连接节点；
第三子晶体管，所述第三子晶体管包括第三集电极端子、第三发射极端子和第三基极端子，所述第三发射极端子被连接至所述第二发射极端子，并且所述第三集电极端子被连接至接地；以及
第三电阻器，所述第三电阻器连接在所述第二集电极端子与所述第二发射极端子之间。
2.根据权利要求1所述的驱动器电路，其中，所述第一连接节点进一步连接至所述第三基极端子。
3.根据权利要求2所述的驱动器电路，其中，所述第一分压电阻器的电阻高于所述第二分压电阻器的电阻。
4.根据权利要求1所述的驱动器电路，其中，所述第三发射极端子进一步连接至所述P沟道MOSFET的栅极端子。
5.根据权利要求1所述的驱动器电路，其中，所述第一分压器被配置成在所述第一子晶体管被接通的同时使用来自所述电源的输入电压来在所述第一连接节点处产生第一开关电压，并且
响应于所述第一开关电压被施加到所述第三基极端子，所述第三子晶体管被接通。
6.根据权利要求5所述的驱动器电路，其中，在所述第三子晶体管被接通的同时，跨所述第三电阻器的第二开关电压被施加在所述P沟道MOSFET的源极端子和栅极端子之间。
7.根据权利要求1所述的驱动器电路，其中，在所述第一子晶体管被关断的同时，来自所述电源的输入电压通过所述第一连接节点被施加到所述第二基极端子和所述第三基极端子中的每一个，
响应于所述输入电压被施加到所述第二基极端子，所述第二子晶体管被接通，
响应于所述输入电压被施加到所述第三基极端子，所述第三子晶体管被关断，以及
在所述第二子晶体管被接通并且所述第三子晶体管被关断的同时，所述输入电压通过所述第二发射极端子被施加到所述P沟道MOSFET的栅极端子。
8.根据权利要求1所述的驱动器电路，其中，所述第一子晶体管和所述第二子晶体管中的每一个均是NPN型晶体管，并且
所述第三子晶体管是PNP型晶体管。
9.根据权利要求1所述的驱动器电路，进一步包括：
第二分压器，所述第二分压器连接在所述第二发射极端子与所述接地之间，所述第二分压器包括通过第三连接节点串联连接的第三分压电阻器和第四分压电阻器；
第四子晶体管，所述第四子晶体管包括第四集电极端子、第四发射极端子和第四基极端子，所述第四发射极端子被连接至所述接地，并且所述第四基极端子被连接至所述第三连接节点；以及
放电电阻器，所述放电电阻器的一端被连接至所述P沟道MOSFET的漏极端子，并且所述放电电阻器的另一端被连接至所述第四集电极端子，
其中，所述第二分压器被配置成在所述第一子晶体管被关断的同时在所述第三连接节点处产生第三开关电压，以及
响应于所述第三开关电压被施加到所述第四基极端子，所述第四子晶体管被接通。
10.一种控制装置，包括根据权利要求1至9中的任一项所述的驱动器电路。
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