JPH0525945U - 電流制限回路 - Google Patents

Abstract

(57)【要約】 【目的】 負荷短絡時に負荷を確実に遮断するための電
流制限回路を小数の部品点数で構成する。 【構成】 Ｐチャネル形ＭＯＳ・ＦＥＴを電源と負荷と
の間に挿入し、負荷電流が所定値以上になると、ＭＯＳ
・ＦＥＴのゲートをｐｎｐ形トランジスタでフィードバ
ック制御して定電流回路を構成し、更にＦＥＴの内部電
圧降下が所定値以上になると該トランジスタで該ＦＥＴ
をカットオフする過電流遮断回路を構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は電流制限回路に関し、特にフの字垂下特性を有するいわゆるフォール ドバック保護回路に関するものである。

【０００２】

【従来の技術】

図３は従来のこの種の回路を示す接続図であり、図において、１は電源側正極 性端子、２は電源側負極性端子、３は負荷側正極性端子、４は負荷側負極性端子 、５は負荷であり、Ｑ１，Ｑ２はそれぞれトランジスタ、Ｒ５，Ｒ６，Ｒ７，Ｒ ８はそれぞれ抵抗、Ｅ_i は入力電圧、Ｅ_p はＱ１のコレクタ電圧、Ｅ_o は負荷電 圧、Ｅ_b1，Ｅ_b2はそれぞれＱ１，Ｑ２のベース電圧、Ｉは負荷電流を示す。 抵抗Ｒ５，Ｒ６，Ｒ７の抵抗値を，それぞれＲ₅ ，Ｒ₆ ，Ｒ₇ とし負荷５の抵 抗値をＲ_L とすれば、 Ｅ_o ＝ＩＲ_L ・・・（１），Ｅ_p ＝Ｉ（Ｒ₅ ＋Ｒ_L ）・・・（２） Ｅ_b2＝Ｅ_p Ｒ₇ ／（Ｒ₆ ＋Ｒ₇ ）＝ｋＥ_p ・・・（３） Ｅ_b2−Ｅ_o ＝Ｉ｛ｋＲ₅ −（１−ｋ）Ｒ_L ｝・・・（４） である。

【０００３】 負荷抵抗Ｒ_L が大きく負荷電流Ｉが小さいときは、式（４）で示される電圧は 、トランジスタＱ２がオンとなるベース・エミッタ間電圧Ｖ_BEよりも低く、トラ ンジスタＱ２はカットオフされており、ダイオード接続のトランジスタＱ１から Ｒ５と負荷５の直列回路に電流Ｉを流しており、Ｒ_L が減少すればＩは増加する が、Ｅ_o はほぼ一定に保たれる。

【０００４】 更にＲ_L が減少しＩが増加すると、式（４）で示す電圧はＶ_BEを超え、Ｑ２に 電流が流れるようになる。そして、Ｑ２の電流は抵抗Ｒ８を経て流れＥ_b1を低下 させる。 そして、Ｅ_b1の低下によりＱ１の内部電圧降下が増加し、その増加がＲ_L の減 少と平衡している間はＩは一定に保たれ、Ｅ_o はＲ_L の低下に比例して低下する が、式（４）に示す電圧が更に低下すると、Ｉが減少するようになる。 たとえば、負荷短絡事故が発生してＲ_L ＝０となると、式（４）の電圧はｋＩ Ｒ₅ になり、そのときのＩの値をＩ_D とすれば、ｋＩＲ₅ ＝Ｖ_BEの条件から、 Ｉ_D ＝Ｖ_BE／ｋＲ₅ ・・・（５）となる。 図４は図３の回路の特性を示す特性図である。

【０００５】

【考案が解決しようとする課題】

解決しようとする問題点は、フの字垂下特性の効果を大きくするためには短絡 事故時の短絡電流Ｉ_D を小さくする必要があるが、短絡電流Ｉ_D を小さくすると 電圧降下が大きくなる点にある。

【０００６】 すなわち、上述の式（５）におけるｋの値は、式（３）から明らかなようにそ の最大値が１であり、従ってＩ_D を小さくするためにはＲ₅ を大きくしておく必 要があるが、Ｒ₅ を大きくすると負荷電流による電圧降下が大きくなるという問 題がある。 また、従来の回路では無負荷時においてもＲ６，Ｒ７の直列回路に電流が流れ て電力を消耗してしまい、特に電池電源を使用する場合には具合が悪い等の問題 点があった。

【０００７】 本考案はかかる課題を解決するためになされたもので、簡単な構成で負荷短絡 時に負荷回路を完全に遮断することができる電流制限回路を提供することを目的 としている。

【０００８】

【課題を解決するための手段】

本考案に係わる電流制限回路は、スイッチ素子としてＰチャネル形ＭＯＳ・Ｆ ＥＴ（ＭＯＳ電界効果トランジスタ）を用い、そのゲート電圧をｐｎｐトランジ スタで制御し、負荷短絡時にはＦＥＴをカットオフすることを特徴としている。

【０００９】

【実施例】

以下、本考案の一実施例を図面を用いて説明する。図１は本考案の一実施例を 示す接続図で、図において、図３と同一符号は同一または相当部分を示し、６は ｐｎｐトランジスタ、７はＰチャネルのＭＯＳ・ＦＥＴ、８は第１の抵抗、９は 第２の抵抗、１０は第３の抵抗、１１は第４の抵抗を示す。なお、抵抗８，９， １０，１１の抵抗値は、それぞれＲ₁ ，Ｒ₂ ，Ｒ₃ ，Ｒ₄ とする。

【００１０】 また、ＰチャネルのＭＯＳ・ＦＥＴ６は、エンハンス形でゲート・ソース間電 圧が０ボルトではドレイン・ソース間はオフとなり、ゲート・ソース間電圧がマ イナスとなるとドレイン・ソース間がオンとなるものを使用する。

【００１１】 図１に示す回路は、ＦＥＴ７，抵抗８，トランジスタ６，抵抗１１で負帰還に よる定電流回路が構成され、また、トランジスタ６，抵抗９，１０，１１で過電 流遮断回路が構成されている。 そして、トランジスタ６がオンとなるためのベース・エミッタ間電圧をＶ_BEと すれば、定電流回路としては最大負荷電流Ｉ_MAX に対し、 Ｒ₁ ＝Ｖ_BE／Ｉ_MAX ・・・（６）であることが必要であり、またＲ₄ はＦＥＴ７ を十分ターン・オンできる抵抗値（例えば１００ｋΩ）であることが必要である 。

【００１２】 Ｉ＜Ｉ_MAX の範囲では、トランジスタ６はカットオフされており、電源から抵 抗８，ＦＥＴ７を経て、負荷５へ電流Ｉが流れる。ＦＥＴ７のオン状態でのソー ス・ドレイン間抵抗をＲ_ONとすると、 Ｅ_i −Ｅ_o ＝（Ｒ₁ ＋Ｒ_ON）Ｉ・・・（７）となる。Ｒ₁ ＋Ｒ_ONは比較的小さい ので、電流Ｉの変化に関わらずＥ_o は、ほぼ一定とみなすことができる。 Ｉ＝Ｉ_MAX になると、トランジスタ６に電流が流れ始め、定電流回路の動作が 行われる。すなわち、Ｉが増大するとトランジスタ６から抵抗１１を流れる電流 が増加し、ＦＥＴ７の内部抵抗Ｒ_ONを増大させ電流Ｉを減少させる。

【００１３】 Ｒ_ONが増加すると、式（７）のＥ_i −Ｅ_o が増加するが、これがＶ_B になると 、過電流遮断回路が動作する。また、過電流遮断回路が動作すると、ＦＥＴ７の 電流は消滅するので、ＦＥＴ７の電流が消滅した状態でもトランジスタ６に十分 な電流が流れるようになっている。 すなわち、過電流遮断回路が動作を開始したとき、抵抗８，９，１０と負荷５ を直列に流れる電流をＩ_S とし、このときのＦＥＴ７の電流を無視すれば、 Ｉ_S （Ｒ₁ ＋Ｒ₂ ）＞Ｖ_BE・・・（８） （Ｖ_B −Ｉ_S Ｒ₃ ）＞Ｖ_BE・・・（９） の条件に適合するように、Ｒ₂ ，Ｒ₃ の値が定められており、ＦＥＴ７の電流に 依存せずＥ_i −Ｅ_o の値がＶ_B 以上になると、過電流遮断回路の動作が開始され 、トランジスタ６には十分な電流が流れ、ＦＥＴ７がカットオフするようになっ ている。

【００１４】 そして、ＦＥＴ７がカットオフした状態では、抵抗８，９，１０，負荷５に電 流が流れ、Ｉ＝Ｉ_T ＝Ｅ_i ／（Ｒ₁ ＋Ｒ₂ ＋Ｒ₃ ＋Ｒ_L ）・・・（１０）となり 、負荷短絡事故の場合は式（１０）でＲ_L ＝０となるが、Ｒ₂ ，Ｒ₃ の適当な選 択により、Ｉ_T を十分に小さくすることができる。 負荷短絡時にはトランジスタ６と抵抗１１に電流が流れるが、抵抗１１の抵抗 値が大きいので消費電力は少ない。 また、Ｒ_ONが制御される状態では、（Ｉ_MAX ）² ・Ｒ_ONの電力損があるが、現 在Ｒ_ONが０．０３５Ω程度のものが入手可能であり、Ｉ_MAX ＝１Ａの損失は０． ０３５Ｗとなり、従来のものの１／１０程度に軽減することができる。また、負 荷５のオフ状態ではどの回路にも電流が流れない。

【００１５】 図２は図１に示す回路の動作特性を表す特性図であり、図のｂ点からｃ点まで は定電流制御領域であり、これを通り超すと過電流遮断回路が動作して主電流が カットオフされ、補助回路の電流Ｉ_T だけが残ることを示す。

【００１６】

【考案の効果】 以上説明したように本考案の電流制限回路は、負荷短絡時に負荷回路を完全に 遮断することで電力損失や発熱を防止して回路の信頼性や安全性を向上させるこ とができ、負荷開放時には全然電流が流れないので直接電池に接続する等の用途 に使用でき、部品点数が少なく簡易で小型の回路とすることができ、例えば電池 と一体となったハンディ形のＦＭトランシーバ用の回路として使用する場合等に 顕著な効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例を示す接続図である。

【図２】図１に示す回路の動作特性を表す特性図であ
る。

【図３】従来の回路を示す接続図である。

【図４】図３に示す回路の動作特性を表す特性図であ
る。

【符号の説明】

１ 電源側の正極端子 ２ 電源側の負極端子 ３ 負荷側の正極端子 ４ 負荷側の負極端子 ５ 負荷 ６ ｐｎｐ形トランジスタ ７ Ｐチャネル形ＭＯＳ・ＦＥＴ ８ 第１の抵抗 ９ 第２の抵抗 １０ 第３の抵抗 １１ 第４の抵抗

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 電源側の正極性端子から第１の抵抗を経
   て負荷側の正極性端子まで直列に接続されるＰチャネル
   形ＭＯＳ・ＦＥＴ（ＭＯＳ電界効果トランジスタ）、 そのエミッタが上記電源側の正極性端子に接続され、そ
   のコレクタが上記ＭＯＳ・ＦＥＴのゲートに接続される
   ｐｎｐトランジスタ、 上記ＭＯＳ・ＦＥＴのソースとドレイン間に第２の抵抗
   と第３の抵抗との直列回路を接続し、この第２の抵抗と
   第３の抵抗の接続点の電圧によって上記ｐｎｐトランジ
   スタのベースを制御する手段、 上記電源側の負極性端子と上記負荷側の負極性端子を共
   通に接続し、この共通接続点と上記ＭＯＳ・ＦＥＴのゲ
   ートとの間に挿入される第４の抵抗、を備えた電流制限
   回路。