KR20190110142A - 반도체 디바이스 제작에서의 주석 옥사이드 막들 - Google Patents

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Abstract

주석 옥사이드 막들이 반도체 디바이스 제조시 스페이서들 및 하드마스크들로서 사용된다. 일 방법에서, 주석 옥사이드 층이 기판 상의 돌출하는 피처들의 측벽들 및 수평 표면들 위에 컨포멀하게 형성된다. 이어서 패시베이션 층이 측벽들 상의 주석 옥사이드 위에 형성되고, 이어서 주석 옥사이드는 돌출하는 피처들의 측벽들에서 제거되지 않고 돌출하는 피처들의 수평 표면들로부터 제거된다. 이어서 돌출하는 피처들의 재료는 돌출하는 피처들의 측벽들에 존재하는 주석 옥사이드를 남기면서 제거되어, 주석 옥사이드 스페이서들을 형성한다. 수소-기반 및 염소-기반 건식 에칭 화학물질들은 다양한 재료들의 존재 하에 선택적으로 주석 옥사이드를 선택적으로 에칭한다. 또 다른 방법에서 패터닝된 주석 옥사이드 하드마스크 층이 패터닝되지 않은 주석 옥사이드 위에 패터닝된 층을 형성하고 주석 옥사이드에 패턴을 전사함으로써 기판 상에 형성된다.

Description

반도체 디바이스 제작에서의 주석 옥사이드 막들
관련 출원들의 교차 참조
본 출원은 발명자들로서 Tan 등의 이름으로 2017년 2월 17일 출원된 명칭이 "Tin Oxide Films in Semiconductor Device Manufacturing"인 미국 특허 가출원 번호 제 62/460,573 호, Tan 등의 이름으로 2017년 3월 31일 출원된 명칭이 "Tin Oxide Films in Semiconductor Device Manufacturing"인 미국 특허 가출원 번호 제 62/479,709 호, 및 Yu 등의 이름으로 2018년 2월 12일 출원된 명칭이 "Tin Oxide Films in Semiconductor Device Manufacturing"인 미국 특허 출원번호 제 15/894,635 호의 이익을 주장하고, 전체가 본 명세서에 참조로서 인용된다.
본 발명은 반도체 디바이스 제조 방법들에 관한 것이다. 구체적으로, 본 발명의 실시예들은 반도체 프로세싱시 주석 옥사이드 막들을 사용하는 방법들에 관한 것이다.
IC (integrated circuit) 제조시, 증착 및 에칭 기법들이 유전체 층들에 임베딩된 (embedded) 금속 라인들을 형성하는 것과 같은, 재료들의 패턴들을 형성하기 위해 사용된다. 일부 패터닝 스킴들은 정밀한 패터닝 및 작은-규모의 피처들의 형성을 인에이블하는 스페이서들의 사용을 수반한다. 스페이서들은 규정된 (통상적으로 이전 패터닝에 의해 결정된) 거리들만큼 분리되고, 하부 층들의 패터닝을 위한 마스크들로서 사용되도록, 기판 상에 형성된다. 스페이서들 및 주변 층들의 재료들은 스페이서들의 형성, 및 하부 층들의 패터닝 모두를 인에이블하는 적절한 에칭 선택도를 갖도록 선택된다. 패터닝이 완료된 후, 스페이서들이 에칭에 의해 제거되고, 스페이서들은 최종 제조된 반도체 디바이스의 일부가 아니다.
스페이서들은 DRAM (dynamic random-access memory) 의 형성, finFETs (fin field effect transistors) 내 핀들 (fins) 의 패터닝, 및 BEOL (back end of line) 프로세싱을 포함하는 다양한 애플리케이션들에서 패터닝을 위해 사용된다.
일 양태에서, 반도체 기판을 프로세싱하는 방법이 제공된다. 일부 실시예들에서, 방법은 (a) 복수의 돌출하는 피처들을 갖는 반도체 기판을 제공하는 단계로서, 돌출하는 피처들은 수평 표면들 및 측벽들을 갖는, 반도체 기판을 제공하는 단계; (b) 돌출하는 피처들의 수평 표면들 및 측벽들 상에 주석 옥사이드 층을 형성하는 단계 (예를 들어, 약 5 내지 30 ㎚의 두께로 주석 옥사이드를 컨포멀하게 증착); (c) 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계; 및 (d) 패시베이션 층이 형성된 후, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드를 에칭하고 제거하고 이에 따라 돌출하는 피처들의 측벽들에 존재하는 주석 옥사이드를 제거하지 않고, 돌출하는 피처들의 재료를 노출하는 단계를 포함한다. 일부 실시예들에서, 패시베이션 층은 1 내지 5 ㎚의 두께를 갖는다. 일부 실시예들에서, 단계 (d) 에서노출된 돌출하는 피처들의 재료는 실리콘-함유 재료 (예를 들어, 실리콘 옥사이드 또는 또 다른 실리콘-함유 화합물), 탄소-함유 재료 (예를 들어, 비정질 탄소 또는 포토레지스트), 및 금속 옥사이드 (예를 들어, 티타늄 옥사이드) 로 구성된 그룹으로부터 선택된다. 일부 실시예들에서, 단계 (a) 에서 제공된 반도체 기판은 돌출하는 피처들 사이에 실리콘 옥사이드, 티타늄 옥사이드, 지르코늄 옥사이드, 및 텅스텐 옥사이드로 구성된 그룹으로부터 선택된 재료를 포함한다.
일부 실시예들에서, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드의 에칭 및 제거 단계는 주석 하이드라이드의 형성을 발생시키는 수소-기반 에칭 화학물질을 사용하여 주석 옥사이드을 에칭하는 단계를 포함한다. 예를 들어, 이러한 에칭은 반도체 기판을 H2, HBr, NH3, H2O, 탄화수소, 및 이들의 조합으로 구성된 그룹으로부터 선택된 플라즈마-활성화된 수소-함유 반응물질과 콘택트시키는 단계를 포함할 수도 있다.
일부 실시예들에서, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드의 에칭 및 제거 단계는 반도체 기판을 Cl2, BCl3, 및 이들의 조합으로 구성된 그룹으로부터 선택된 플라즈마-활성화된 염소-함유 반응물질에 노출하는 단계를 포함하는 염소-기반 에칭 화학물질을 사용하는 단계를 포함한다. 일부 실시예들에서, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드의 에칭 및 제거 단계는 염소-기반 에칭 화학물질을 사용한 주석 옥사이드 에칭, 이어서 수소-기반 에칭 화학물질을 사용하여 주석 옥사이드를 에칭하는 단계를 포함한다. 예를 들어 이 단계는 Cl2 및 BCl3를 포함하는 가스에 형성된 플라즈마를 사용한 주석 옥사이드 층 에칭, 이어서 H2-함유 가스에 형성된 플라즈마를 사용한 주석 옥사이드 층 에칭을 포함할 수도 있다.
일 구현예에서, 주석 옥사이드 에칭 동안 노출된 돌출하는 피처들의 재료는 SiO2, SiN, SiOC, SiC, SiCN, SiCNO, 및 SiOC로 구성된 그룹으로부터 선택되고, 그리고 주석 옥사이드 에칭은 주석 하이드라이드의 형성을 발생시키는 수소-기반 에칭 화학물질을 사용하는 것을 포함한다. 일 실시예에서, 실리콘 옥사이드로 커버된 돌출하는 피처들 실리콘 돌출하는 피처들이고 돌출부들의 수평 표면들로부터 주석 옥사이드 층을 제거하는 단계는 주석 하이드라이드의 형성을 발생시키는 수소-기반 에칭 화학물질을 사용한 주석 옥사이드 에칭, 및 아래에 놓인 실리콘 옥사이드 재료를 노출하는 단계를 포함한다.
또 다른 실시예에서, 돌출하는 피처들은 탄소 돌출하는 피처들 또는 포토레지스트 돌출하는 피처들이다. 또 다른 실시예에서, 돌출하는 피처들은 탄탈룸 옥사이드 (TaO), 티타늄 옥사이드 (TiO), 텅스텐 옥사이드 (WO), 지르코늄 옥사이드 (ZrO), 및 하프늄 옥사이드 (HfO) 로 구성된 그룹으로부터 선택된 금속 옥사이드 돌출하는 피처들이다.
일부 실시예들에서, 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계는 돌출하는 피처들의 수평 표면들 및 측벽들 모두 위에 패시베이션 재료 증착, 이어서 돌출하는 피처들의 수평 표면들로부터 패시베이션 재료의 제거를 포함한다. 일 구현예에서, 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계는 돌출하는 피처들의 수평 표면들 및 측벽들 모두 위에 실리콘-함유 패시베이션 재료 증착, 이어서 플루오르탄소-기반 에칭 화학물질을 사용한 돌출하는 피처들의 수평 표면들로부터 실리콘-함유 패시베이션 재료의 제거를 포함한다. 또 다른 구현예에서, 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계는 돌출하는 피처들의 수평 표면들 및 측벽들 모두 위에 탄소-함유 패시베이션 재료 증착, 이어서 수평 표면들로부터 탄소-함유 패시베이션 재료의 제거를 포함한다.
일부 실시예들에서, 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계는 주석 나이트라이드 (SnN), 주석 브로마이드 (SnBr), 및 주석 플루오라이드 (SnF) 로 구성된 그룹으로부터 선택된 주석-함유 패시베이션 재료로 주석 옥사이드 층의 외측 부분을 변환하는 단계를 포함한다. 일 예에서, 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계는 플라즈마의 질소-함유 반응물질과 기판을 콘택트시킴으로써 주석 옥사이드 층의 외측 부분을 주석 나이트라이드로 변환하는 단계를 포함한다.
주석 옥사이드 층이 수평 표면들로부터 제거된 후, 프로세스는 돌출하는 피처들의 측벽들에 존재하는 주석 옥사이드 층을 완전히 제거하지 않고 돌출하는 피처들을 제거하여, 주석 옥사이드 스페이서들을 형성하는 단계가 이어질 수도 있다.
방법은 또한: 기판에 포토레지스트를 도포하는 단계; 포토레지스트를 광에 노출하는 단계; 포토레지스트를 패터닝하고 기판에 패턴을 전사하는 단계; 및 기판으로부터 포토레지스트를 선택적으로 제거하는 단계를 포함할 수도 있다.
또 다른 양태에서, 부분적으로 제조된 반도체 기판이 제공되고, 반도체 기판은 복수의 스페이서들을 포함하고, 스페이서 각각은 주석 옥사이드의 층 및 패시베이션 재료의 층을 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 시스템이 제공된다. 일 실시예에서 시스템은: 하나 이상의 증착 챔버들; 하나 이상의 에칭 챔버들; 및 시스템 제어기를 포함하고, 시스템 제어기는 (i) 반도체 기판 상의 복수의 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층의 증착을 유발하는 프로그램 인스트럭션; (ii) 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 상에 패시베이션 층의 형성을 유발하는 프로그램 인스트럭션; 및 (ii) 돌출하는 피처들의 측벽들 위에서 주석 옥사이드 층의 제거를 유발하지 않고, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드 층의 제거를 유발하는 프로그램 인스트럭션을 포함한다.
또 다른 양태에서, 주석 옥사이드 하드마스크들을 사용하여 반도체 기판을 프로세싱하는 방법들이 제공된다. 일 실시예에서 반도체 기판을 프로세싱하는 방법은: 패터닝되지 않은 주석 옥사이드 하드마스크 층 위에 패터닝된 층을 형성하고 패턴을 주석 옥사이드 하드마스크 층에 전사함으로써 반도체 기판 상에 패터닝된 주석 옥사이드 하드마스크 층을 형성하는 단계; 및 주석 옥사이드 하드마스크 층의 존재 하에 반도체 기판을 프로세싱하는 단계를 포함한다.
일 구현예에서, 반도체 기판을 프로세싱하는 단계는 패터닝된 주석 옥사이드 하드마스크에 의해 커버되지 않은 노출된 재료를 에칭하는 단계를 포함한다. 일 실시예에서, 패터닝된 주석 옥사이드 하드마스크에 의해 커버되지 않은 노출된 재료는 실리콘-함유 재료이고 에칭은 불소-기반 에칭 화학물질 (예를 들어, 플루오르탄소-기반 에칭 화학물질) 에 기판을 노출하는 것을 포함한다. 또 다른 실시예에서, 패터닝된 주석 옥사이드 하드마스크에 의해 커버되지 않은 노출된 재료는 탄소-함유 재료이고 에칭은 기판을 산소-기반 에칭 화학물질에 노출하는 것을 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법이 제공되고, 방법은: (a) 노출된 패터닝된 애시가능 층 (ashable layer) 을 갖는 반도체 기판을 제공하는 단계로서, 패터닝된 애시가능 층은 리세스된 피처 각각의 하단부에 위치된 노출된 타깃 재료를 갖는 복수의 리세스된 피처들을 포함하는, 반도체 기판을 제공하는 단계; (b) 리세스된 피처들을 주석 옥사이드로 충진하고 애시가능 층 위에 주석 옥사이드 오버버든 (overburden) 을 형성하는 단계; (c) 아래에 놓인 애시가능 재료를 노출하기 위해 주석 옥사이드 오버버든을 제거하는 단계; 및 (d) 주석 옥사이드를 완전히 제거하지 않고 아래에 놓인 타깃 층을 노출하기 위해 애시가능 재료를 제거하는 단계를 포함한다. 일 실시예에서 애시가능 재료는 탄소-함유 재료 (예를 들어, 탄소) 이고, 그리고 단계 (d) 는 산소-기반 에칭 화학물질을 사용하여 애시가능 재료를 제거하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법이 제공되고, 방법은: (a) 패터닝된 주석 옥사이드 층을 갖는 반도체 기판을 제공하는 단계로서, 패터닝된 주석 옥사이드 층은 복수의 리세스된 피처들을 포함하는, 반도체 기판을 제공하는 단계; (b) 리세스된 피처들을 실리콘 또는 실리콘-함유 화합물인 실리콘-함유 재료로 충진하고 주석 옥사이드 층 위에 실리콘-함유 재료의 오버버든을 형성하는 단계; (c) 아래에 놓인 주석 옥사이드를 노출하기 위해 오버버든을 제거하는 단계; 및 (d) 실리콘-함유 재료를 제거하지 않고 주석 옥사이드를 제거하는 단계를 포함한다. 일 구현예에서, 실리콘-함유 재료를 완전히 제거하지 않고 주석 옥사이드를 제거하는 단계는 수소-기반 에칭 화학물질 (예를 들어, H2에 형성된 플라즈마) 을 사용하여 주석 옥사이드를 에칭하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법은: (a) 복수의 돌출하는 피처들을 갖는 반도체 기판을 제공하는 단계; (b) 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층을 증착하는 단계; 및 (c) 돌출하는 피처들의 측벽들에 존재하는 주석 옥사이드를 제거하지 않고, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드를 에칭하고 완전히 제거하는 단계를 포함하고, 에칭하는 단계는 주석 옥사이드를 주석 하이드라이드로 변환하기 위해 반도체 기판을 수소-기반 에칭 화학물질에 노출하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법은: (a) 복수의 돌출하는 피처들을 갖는 반도체 기판을 제공하는 단계; (b) 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층을 증착하는 단계; 및 (c) 돌출하는 피처들의 측벽들에 존재하는 주석 옥사이드를 제거하지 않고, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드를 에칭하고 제거하는 단계를 포함하고, 에칭하는 단계는 주석 옥사이드를 주석 클로라이드로 변환하기 위해 반도체 기판을 염소-기반 에칭 화학물질에 노출하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법은: (a) 주석 옥사이드 층, 주석 옥사이드 층 위의 패터닝된 포토레지스트의 노출된 층, 및 주석 옥사이드 층 아래에 하부 재료의 층을 갖는 기판을 제공하는 단계로서, 주석 옥사이드는 패터닝된 포토레지스트에 의해 커버되지 않는 위치들에서 노출되는, 기판을 제공하는 단계; 및 (b) 포토레지스트의 존재시 주석 옥사이드를 선택적으로 에칭하고, 그리고 하부 재료를 노출하는 단계를 포함하고, 에칭은 포토레지스트 및 하부 재료 모두에 선택적이다. 일부 실시예들에서, 주석 옥사이드를 선택적으로 에칭하는 단계는 기판을 탄소-함유 첨가제를 갖는 수소-기반 플라즈마 에칭 화학물질에 노출하여 에칭 동안 반도체 기판 상에 탄소-함유 폴리머의 형성을 발생시키는 단계를 포함한다. 일 구현예에서, 주석 옥사이드를 선택적으로 에칭하는 단계는 H2 및 탄화수소를 포함하는 프로세스 가스로 형성되는 플라즈마에 반도체 기판을 노출하는 단계를 포함한다. 일부 실시예들에서, 이 주석 옥사이드 에칭 화학물질은 포토레지스트에 대해 적어도 100의 에칭 선택도 선택도, 그리고 하부 재료에 대해 적어도 10의 에칭 선택도 선택도를 제공한다. 일부 실시예들에서, 하부 재료는 실리콘 (Si), 실리콘-함유 화합물, 및 탄소-함유 재료로 구성된 그룹으로부터 선택된다. 일 구현예에서, 하부 재료는 비정질 실리콘이고, 방법은 주석 옥사이드의 존재시 단계 (b) 에서 노출된 비정질 실리콘을 선택적으로 에칭하는 단계를 더 포함한다. 또 다른 구현예에서 하부 재료는 텅스텐 (W) 및 탄소 (C) 를 포함하고, 방법은 주석 옥사이드의 존재시 단계 (b) 에서 노출된 하부 재료를 선택적으로 에칭하는 단계를 더 포함한다. 일부 실시예들에서, 주석 옥사이드의 선택적인 에칭 후, 방법은: 주석 옥사이드의 존재시 노출된 하부 재료를 선택적으로 에칭하는 단계; 및 (d) 본질적으로 H2로 구성되는 프로세스 가스로 형성된 플라즈마에 반도체 기판을 노출함으로써 반도체 기판으로부터 주석 옥사이드를 제거하는 단계를 더 포함한다.
다른 양태들에서, 선택적인 에칭 방법들이 제공된다. 일 양태에서, 반도체 기판 프로세싱 방법은: (a) 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제거하는 단계; (b) H2 및 탄화수소를 포함하는 프로세스 가스로 형성된 플라즈마에 반도체 기판을 노출함으로써, 포토레지스트, 실리콘 (Si), 탄소, 및 탄소-함유 재료로 구성된 그룹으로부터 선택된 재료의 존재 하에 주석 옥사이드를 선택적으로 에칭하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법은: (a) 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제공하는 단계; (b) 수소-기반 에칭을 사용하여, 실리콘 (Si), 탄소, 탄소-함유 재료, 금속, 금속 옥사이드 및 금속 나이트라이드로 구성된 그룹으로부터 선택된 재료의 존재 하에 주석 옥사이드를 선택적으로 에칭하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법은: (a) 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제공하는 단계; (b) 에칭 동안 주석 하이드라이드를 형성하기 위해 HBr, 탄화수소, NH3, 및 H2O로 구성된 그룹으로부터 선택된 수소-함유 반응물질을 포함하는 프로세스 가스로 형성된 플라즈마에 반도체 기판을 노출함으로써, 실리콘 (Si), 실리콘-함유 화합물, 포토레지스트, 탄소 (C), 탄소-함유 재료, 금속, 금속 옥사이드 및 금속 나이트라이드로 구성된 그룹으로부터 선택된 재료의 존재 하에 주석 옥사이드를 선택적으로 에칭하는 단계를 포함한다.
또 다른 양태에서, 반도체 기판을 프로세싱하는 방법은: (a) 티타늄 옥사이드, 및 텅스텐-함유 재료로 구성된 그룹으로부터 선택된 재료의 노출된 층을 갖는 반도체 기판을 제공하는 단계; (b) 티타늄 옥사이드 및 텅스텐-함유 재료로 구성된 그룹으로부터 선택된 재료의 존재 하에 주석 옥사이드를 선택적으로 에칭하는 단계를 포함한다.
또 다른 양태에서, 장치가 제공되고, 장치는 프로세스 챔버 및 본 명세서에 제공된 임의의 방법들을 유발하기 위한 프로그램 인스트럭션들을 갖는 제어기를 포함한다.
또 다른 양태에서, 반도체 디바이스가 제공되고, 반도체 디바이스는 주석 옥사이드 층 및 본 명세서에 기술된 임의의 구성의 복수의 다른 재료들을 포함한다.
본 명세서에 기술된 주제의 구현예들의 이들 및 다른 양태들은 첨부된 도면들 및 이하의 기술에서 언급된다.
도 1a 내지 도 1f는 스페이서 형성을 수반하는 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 2는 본 명세서에 제공된 일 실시예에 따른, 방법의 프로세스 흐름도이다.
도 3a 내지 도 3e는 본 명세서에 제공된 일 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 4는 본 명세서에 제공된 일 실시예에 따른, 주석 옥사이드 스페이서들을 형성하는 방법의 프로세스 흐름도이다.
도 5a 내지 도 5c는 본 명세서에 제공된 일 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 5d 내지 도 5g는 본 명세서에 제공된 또 다른 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 5h 내지 도 5k는 본 명세서에 제공된 또 다른 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 5l 내지 도 5o는 본 명세서에 제공된 또 다른 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 6은 본 명세서에 제공된 일 실시예에 따른, 반도체의 방법의 프로세스 흐름도이다.
도 7a 내지 도 7c는 본 명세서에 제공된 일 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 8은 본 명세서에 제공된 일 실시예에 따른, 방법의 프로세스 흐름도이다.
도 9a 내지 도 9c는 본 명세서에 제공된 일 실시예에 따른, 프로세싱을 겪는 반도체 기판의 개략적인 단면도들을 도시한다.
도 10은 본 명세서에 제공된 일 실시예에 따른, 방법의 프로세스 흐름도이다.
도 11은 본 명세서에 제공된 에칭 화학물질들을 사용한 주석 옥사이드 에칭에 적합한 장치의 개략도이다.
도 12는 본 명세서에 제공된 일 실시예에 따른, 멀티-스테이션 프로세싱 시스템의 개략도를 도시한다.
반도체 디바이스 제조시 주석 옥사이드 막들을 채용하는 방법들이 제공된다. 방법들은 실리콘-함유 화합물들 (예를 들어, 실리콘 옥사이드 (SiO2), 실리콘 카바이드 (SiC), 실리콘 나이트라이드 (SiN), 실리콘 옥시카바이드 (SiOC), 실리콘 옥시나이트라이드 (SiNO), 실리콘 옥시카보나이트라이드 (SiCNO), 및 실리콘 카보나이트라이드 (SiCN)), 원소적 실리콘 (Si), (비정질 탄소 및 다이아몬드-유사 탄소를 포함하는) 탄소, 포토레지스트, 탄소-함유 화합물들 (예를 들어, 유기 폴리머들, 금속 카바이드들, 텅스텐-함유 탄소), 금속들 (예를 들어, 텅스텐), 금속 옥사이드들 (예를 들어, 티타늄 옥사이드, 하프늄 옥사이드, 지르코늄 옥사이드, 탄탈룸 옥사이드), 및 금속 나이트라이드들 (예를 들어, 탄탈룸 나이트라이드 (TaN) 및 티타늄 나이트라이드 (TiN)) 과 같은 넓고 다양한 재료들을 채용하는 프로세스 스킴들에 주석 옥사이드 막들의 통합을 가능하게 하는 튜닝가능한 에칭 레이트들 및 선택도들을 갖는 다수의 에칭 프로세스들을 활용한다. 일부 실시예들에서, 주석 옥사이드는 적어도 약 10:1, 예컨대 적어도 약 20:1의 에칭 선택도를 갖는 임의의 이들 재료들의 존재 하에 에칭된다. 일부 실시예들에서, 임의의 이들 재료들은 적어도 약 10:1, 예컨대 적어도 약 20:1의 에칭 선택도로 주석 옥사이드의 존재시 에칭된다.
일부 실시예들에서, 주석 옥사이드가 패터닝 프로세스에 사용되고, 주석 옥사이드 막은 스페이서, 또는 하드마스크 (예를 들어, 포토레지스트 아래 그리고 타깃 층 위에 위치된 중간 층) 이다. 예를 들어, 주석 옥사이드는 자가-정렬 스페이서-보조된 패터닝 (self-aligned spacer-assisted patterning) 에서 스페이서, SADP (self-aligned double patterning) 또는 SAQP (self-aligned quadruple patterning), 콘택트 홀 하드마스크, EUV (extreme UV) 하드마스크, 톤 반전 마스크 (reverse tone mask), 또는 BEOL (back end of line) 하드마스크의 중간층일 수 있다. 선택적인 에칭 프로세스들과 함께, 주석 옥사이드는 엄격한 CD (critical dimension)/프로파일 및 이들 애플리케이션들에 의해 부과되는 선택도 요건들을 만족한다. 에칭 프로세스들은 플라즈마 에칭을 가능하게 하는 다양한 툴들, 예컨대 Lam Research Corporation에 의해 제공된 Kiyo® 툴 및 FlexTM 에칭 툴에서 구현될 수 있다.
주석 옥사이드는 주석 옥사이드를 휘발성 주석 하이드라이드 생성물들 (예를 들어, 주석 테트라하이드라이드) 로 변환하는 수소-기반 에칭들을 사용하는 넓고 다양한 재료들에 대해 선택적으로 에칭될 수 있다. 본 명세서에 사용된 바와 같이 용어 "주석 하이드라이드"는 복수의 주석 하이드라이드들 (주석-수소 결합을 갖는 화합물들) 을 포함하고 주석 테트라하이드라이드 (SnH4) 로만 제한되지 않는다. "주석 클로라이드" 및 "실리콘 플루오라이드"와 같은 용어들은 유사하게 복수의 클로라이드들 및 플루오라이드들을 포함할 수도 있다. 많은 다른 금속들의 하이드라이드들과 달리, 주석 테트라하이드라이드는 낮은 끓는점을 갖고, 따라서 퍼징 및/또는 배기에 의해 프로세스 챔버들로부터 용이하게 제거될 수 있어서, 수소-기반 에칭으로 하여금 선택적인 주석 옥사이드 에칭에 대해 특히 매력적인 프로세스가 되게 한다.
본 명세서에 사용된 바와 같은, 주석 옥사이드는 주석 (Sn) 및 산소 (O) 를 포함하고, 선택가능하게 수소를 포함할 수도 있는 재료들을 지칭한다. 본 명세서에 사용된 바와 같은, 주석 옥사이드는 소량의 다른 원소들, 예컨대 탄소, 및 질소를 더 포함할 수도 있고, 다른 원소들의 총 량은 10 atomic ％ 이하이다 (함량의 계산에 수소가 포함되지 않음). 예를 들어 ALD-증착된 주석 옥사이드는 약 0.5 내지 5 atomic ％의 탄소를 함유할 수 있다. 주석 옥사이드는 예를 들어, ALD, PECVD, 또는 PVD에 의해 증착될 수 있다. 주석 옥사이드의 화학량론은 일반적으로 가변할 수 있다. 일부 실시예들에서, 주석 대 산소의 원자비는 약 1:2 (SnO2) 이다. 1:2의 주석 대 산소 화학량론으로부터 작은 편차가 SnO2에서 가능하고, SnO2 구조체의 범위 내에 있다는 것이 이해된다. 예를 들어, O 대 Sn 원자비는 SnO2의 일부 예들에서 약 2.0 내지 2.3이다. 본 명세서에 사용된 바와 같이 약 1.5 내지 2.5의 O 대 Sn 비를 갖는 주석 옥사이드들이 SnO2 재료의 범위 내에 있다. 본 명세서에 기술된 주석 옥사이드 재료들은 인듐 주석 옥사이드 재료들, 및 다른 혼합된 옥사이드들로부터 구별된다.
본 명세서에 사용된 바와 같은, 다른 화학적 화합물들에서, 화학량론은 특정되지 않는 한 가변할 수도 있다는 것이 이해된다. 예를 들어, SiN 및 HfO와 같은 포뮬러들 (formulas) 이 화학량론이 아니라 존재하는 원소들을 특정한다. 또한, 본 명세서에 기술된 또한, 재료들은 (포뮬러로 특정되지 않더라도) 수소를 포함할 수도 있고 (10 atomic ％ 미만의 도펀트와 같이) 소량의 도펀트들은 화학명으로 명시적으로 리스트되지 않는다 것이 이해된다.
본 명세서에 사용된 바와 같은 용어 "반도체 기판"은 구조체의 어느 곳에 반도체 재료를 함유하는 반도체 디바이스 제조의 임의의 스테이지에서 기판을 지칭한다. 반도체 기판의 반도체 재료가 노출될 필요는 없다는 것이 이해된다. 반도체 재료를 커버하는 다른 재료들 (예를 들어, 유전체들) 의 복수의 층들을 갖는 반도체 웨이퍼들이 반도체 기판들의 예들이다. 이하의 상세한 기술은 개시된 구현예들이 웨이퍼 상에서 구현된다는 것을 가정한다. 그러나, 개시된 구현예들은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들로 이루어질 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 구현예들의 장점들을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판들 등과 같은 다양한 물품들을 포함한다.
일부 실시예들에서, 제공된 선택적인 에칭 화학물질들은 다른 재료들 또는 피처들을 제거하지 않고 기판 상의 특정한 재료들 또는 피처들을 제거하도록 사용된다. 본 명세서에 사용된 바와 같은, 에칭 화학물질은 (수직 방향의 두께를 참조하여) 적어도 90 ％ (예컨대 100 ％) 의 재료 또는 피처가 제거될 때 재료 또는 피처를 "제거한다". 본 명세서에 사용된 바와 같은 용어 "제거하지 않고"는 적어도 50 ％ (예컨대 적어도 80 ％) 의 재료 또는 피처가 에칭 후에 남아 있다는 것을 의미하고, 여기서 ％는 수직 방향의 두께를 참조한다.
일부 실시예들에서, 제공된 방법들은 돌출하는 피처들의 측벽들에 존재하는 재료들을 제거하지 않고 수평 표면들로부터 재료들을 제거하도록 사용된다. 본 명세서에 사용된 바와 같은, 수평 표면들은 돌출하는 피처들의 상단부의 볼록한 캡들과 같이, 수평 평면으로부터 국부적인 편차들을 갖는 표면들을 포함하는 것이 이해된다.
다양한 에칭 화학물질들이 다른 재료들의 존재시 주석 옥사이드의 선택적인 에칭, 뿐만 아니라 주석 옥사이드의 존재시 다른 재료들의 선택적인 에칭을 위해 개발되었다. 또 다른 재료의 존재시 주석 옥사이드의 선택적인 에칭은 주석 옥사이드 에칭을 지칭하고, 다른 재료의 에칭 레이트에 대한 주석 옥사이드의 에칭 레이트의 비는 1보다 크고, 다른 재료는 에칭 프로세스의 임의의 시점에서 주석 옥사이드와 같은 동일한 에칭 화학물질에 노출된다. 예를 들어, 다른 재료는 에칭이 시작될 때 노출될 수도 있고, 또는 에칭 과정 동안 노출되게 될 수도 있다. 또 다른 재료의 존재 하에 주석 옥사이드의 선택적인 에칭에 대한 에칭 선택도는 주어진 화학물질에 대해 다른 재료의 에칭 레이트에 대한 주석 옥사이드의 에칭 레이트의 비를 지칭한다. 예를 들어, 주석 옥사이드는 50보다 큰 에칭 선택도를 갖는 수소-기반 에칭 화학물질을 사용하여 실리콘-함유 화합물의 존재 하에 선택적으로 에칭될 수 있다.
유사하게, 주석 옥사이드의 존재시 재료의 선택적인 에칭은 그 재료의 이러한 에칭을 지칭하고, 주석 옥사이드의 에칭 레이트에 대한 그 재료의 에칭 레이트의 비는 1보다 크고, 주석 옥사이드는 에칭 프로세스의 임의의 시점에 에칭된 재료와 동일한 에칭 화학물질에 노출된다. 예를 들어, 주석 옥사이드는 에칭이 시작될 때 노출될 수도 있고, 또는 에칭 과정 동안 노출되게 될 수도 있다. 주석 옥사이드의 존재시 재료의 선택적인 에칭의 에칭 선택도는 주어진 화학물질에 대해 주석 옥사이드의 에칭 레이트에 대한 그 재료의 에칭 레이트의 비를 지칭한다. 예를 들어, 탄소는 50보다 큰 에칭 선택도를 갖는 산소-기반 에칭 화학물질을 사용하여 주석 옥사이드의 존재시 선택적으로 에칭될 수 있다.
일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 노출된 주석 옥사이드 층 및 제 2 재료의 층을 포함하고, 제 2 재료는 노출될 수도 있고 또는 노출되지 않을 수도 있다. 다음에 주석 옥사이드가 본 명세서에 기술된 선택적인 주석 옥사이드 에칭 화학물질들 중 하나를 사용하여 제 2 재료의 존재 하에 선택적으로 에칭된다. 제 2 재료는 이 에칭 전에 노출될 수도 있고 또는 주석 옥사이드 에칭 과정 동안 노출되게 될 수도 있다.
일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 제 1 재료의 노출된 층 및 주석 옥사이드의 층을 포함하고, 여기서 주석 옥사이드는 노출될 수도 있고 노출되지 않을 수도 있다. 다음에, 제 1 재료가 본 명세서에 기술된 선택적인 화학물질들 중 하나를 사용하여 주석 옥사이드의 존재 하에 선택적으로 에칭된다. 주석 옥사이드는 에칭 전에 노출될 수도 있고 또는 주석 옥사이드 에칭 과정 동안 노출되게 될 수도 있다.
수소-기반 에칭. 일부 실시예들에서, 선택적인 주석 옥사이드 에칭이 수소-기반 에칭을 사용하여 수행된다. 수소-기반 에칭은 주석 옥사이드를 휘발성 주석 하이드라이드로 변환하도록 주석 옥사이드를 수소-함유 반응물질에 노출하는 단계 (통상적으로 반응물질의 플라즈마 활성화로) 를 수반한다. SnH4은 -52 ℃의 끓는점을 갖고 프로세스 챔버로부터 용이하게 제거될 수 있다. 수소-함유 반응물질들의 예들은 H2, HBr, NH3, H2O, 및 탄화수소들 (예컨대 CH4) 을 포함한다. 수소-함유 반응물질들의 혼합물들이 또한 사용될 수 있다. 수소-기반 에칭은 수소-함유 반응물질 및 선택가능하게 불활성 가스를 함유하는 프로세스 가스의 플라즈마를 형성하는 단계 및 기판을 형성된 플라즈마와 콘택트시키는 단계를 수반한다. 불활성 가스들의 예들은 질소 (N2), 헬륨 (He), 아르곤 (Ar), 및 네온 (Ne), 및 제논 (Xe) 을 포함한다. 일부 실시예들에서, H2는 바람직한 수소-함유 반응물질이고, 일부 실시예들에서, 체적으로 적어도 50 ％, 예컨대 적어도 80 ％의 H2를 함유하는 가스의 플라즈마를 형성하는 것이 바람직하다. 다른 실시예들에서, HBr은 수소-함유 반응물질로서 사용된다. 예를 들어 주석 옥사이드는 본질적으로 HBr 및 불활성 가스, 예컨대 HBr, N2 및 아르곤의 혼합물로 구성된 프로세스 가스로 형성된 플라즈마를 사용하여 선택적으로 에칭될 수 있다. 수소-기반 에칭은 통상적으로 산소-함유 종 및 불소-함유 종을 포함하지 않는 프로세스 가스를 사용하여 수행된다. 일부 실시예들에서, 프로세스 가스는 본질적으로 하나 이상의 수소-함유 반응물질들 및, 선택가능하게, 불활성 가스로 구성된다.
수소-기반 에칭은 다음의 재료들: 실리콘-함유 화합물들, 예컨대 SiO2, SiN, SiC, SiOC, SiCN, SiON, SiCNO, SOG (spin on glass); 금속 옥사이드들, 예컨대 티타늄 옥사이드, 텅스텐 옥사이드, 및 지르코늄 옥사이드; 금속 나이트라이드들, 예컨대 티타늄 나이트라이드 및 탄탈룸 나이트라이드; 금속들, 예컨대 텅스텐; 포토레지스트 및 유기 폴리머들의 존재 하에 주석 옥사이드를 선택적으로 제거할 수 있다. 또한, 수소 기반 에칭이 실리콘 옥사이드 커버된 실리콘 존재 하에 주석 옥사이드를 선택적으로 에칭하도록 사용될 수 있다. 실리콘 옥사이드가 실리콘이 대기에 노출될 때 실리콘 표면들 상에 종종 형성된다. 수소-기반 에칭은 또한 원소적 실리콘 (예를 들어, 비정질 실리콘), 및 탄소의 존재 하에 주석 옥사이드를 선택적으로 에칭하도록 사용될 수 있다. 또한, 수소-기반 에칭은 금속 카바이드들, 및 금속 및 탄소를 함유하는 재료들의 존재 하에 주석 옥사이드를 선택적으로 에칭하도록 사용될 수 있다. 예를 들어, 주석 옥사이드는 텅스텐 탄소 재료 (또한 텅스텐-도핑된 탄소로 지칭됨) 의 존재 하에 수소-기반 에칭으로 선택적으로 에칭될 수 있다. 일부 실시예들에서, 텅스텐 탄소 재료는 약 20 내지 60 atomic ％의 텅스텐을 포함한다.
일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 노출된 주석 옥사이드 층 및 임의의 이들 재료들의 층을 포함한다. 다음에, 주석 옥사이드가 이들 재료들의 존재시 선택적으로 에칭된다. 이들 재료들은 이 에칭 전에 노출될 수도 있고 또는 주석 옥사이드 에칭 과정 동안 노출되게 될 수도 있다.
일부 실시예들에서, 수소-기반 에칭의 에칭 선택도는 10보다 크고, 예컨대 30보다 크고, 예를 들어, 50보다 크거나 80보다 크다. 에칭 선택도는 선택된 프로세스 조건들에 대해 다른 재료의 에칭 레이트에 대한 주석 옥사이드의 에칭 레이트의 비를 지칭한다. 일부 예들에서, 100의 에칭 선택도는 H2 플라즈마의 사용으로 SiO2에 상대적인 주석 옥사이드의 에칭을 달성한다.
수소 플라즈마 (수소-함유 반응물질로부터 형성된 플라즈마를 지칭) 를 활용하는 주석 옥사이드 에칭 방법들은 광범위한 프로세스 조건들 하에서 다양한 장치들에서 구현될 수 있다. 일 구현예에서, 방법들은 에칭 장치에 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제공하는 단계, 및 기판을 H2 (또는 또 다른 수소-함유 가스) 를 포함하는 프로세스 가스, 및, 선택가능하게 캐리어 가스, 예컨대 헬륨 또는 또 다른 불활성 가스로 형성된 플라즈마와 콘택트시키는 단계를 수반한다. 용어 "에칭 장치" 또는 "에칭 장치"는 장치 및 에칭을 위해 구성된 장치 를 지칭한다. 일부 실시예들에서, "에칭 장치" 또는 "에칭 장치"는 에칭 동작들을 위해 배타적으로 구성된다. 다른 실시예들에서, "에칭 장치" 또는 "에칭 장치"는 에칭에 부가하여 예를 들어, 증착과 같은, 다른 동작들을 수행하도록 구성될 수도 있다. 예를 들어, 일부 실시예들에서, 에칭 장치는 또한 ALD 증착을 위해 사용될 수도 있다.
일부 실시예들에서, 수소 플라즈마 에칭을 위해 사용된 플라즈마는 반도체 기판을 하우징하는 동일한 프로세스 챔버에서 생성된다. 다른 실시예들에서, 플라즈마는 리모트로 생성되고, 프로세스 챔버의 하나 이상의 유입구들을 통해 기판을 하우징하는 프로세스 챔버 내로 도입된다.
에칭은 주석 옥사이드를 휘발성 주석 하이드라이드로 변환하는 것과 같이 제어된다. 일 실시예에서 프로세스 가스의 H2 함량은 체적으로 적어도 50 ％, 예컨대 체적으로 적어도 80 ％이다 (최대 100 ％를 포함할 수 있다). 일부 실시예들에서, 프로세스 가스는 CH4와 같은 탄화수소를 더 포함할 수도 있다. 일부 실시예들에서, 프로세스 가스는 Cl2를 더 포함한다. 예를 들어, 프로세스 가스는 본질적으로 H2 및 불활성 가스 (예를 들어, He) 로 구성될 수도 있고, 또는 프로세스 가스는 본질적으로 H2, 불활성 가스 및 탄화수소 (예를 들어, CH4) 로 구성될 수도 있다. 에칭은 기판 근방에서 측정된 약 100 ℃ 미만의 온도에서 수행된다. 유리하게, 에칭 반응은 배기 및/또는 퍼징에 의해 에칭 프로세스 챔버로부터 용이하게 제거될 수 있는, 휘발성 재료들, 예컨대 SnH4만을 생성한다. 에칭 프로세스 온도는, 보다 높은 온도들이, 형성된 SnH4의 분해 및 프로세스 챔버 및 기판을 오염시킬 수 있는 입자들의 형성을 야기할 수 있기 때문에 바람직하게 약 100 ℃ 미만으로 선택된다. 프로세스 가스의 조성 및 프로세스 조건들은 예컨대 에칭 동안 입자들의 형성을 감소 또는 제거하도록 선택된다. 중요하게, 에칭 반응은 어떠한 상당한 스퍼터링 컴포넌트도 필요로 하지 않고, 기판에서 외부 바이어스의 부재시, 중 이온들 (heavy ions) (예를 들어, 아르곤 이온들) 의 부재시 수행될 수 있다. 스퍼터링 컴포넌트를 감소시키는 것은 기판의 제 2 재료에 상대적인 에칭 선택도를 상승시키는 것에 유리할 수 있다. 따라서, 일부 실시예들에서, 에칭은 기판에 외부 바이어스를 제공하지 않고 수행되고 그리고/또는 스퍼터링을 감소시키기 위해 캐리어 가스로서 헬륨 (경 가스 (light gas)) 을 사용하는 것을 수반한다.
수소 플라즈마 에칭을 위한 플라즈마는 다양한 주파수들 (저주파수 및 고주파수) 을 사용하여 생성될 수 있다. 적합한 주파수들의 예들은 400 ㎑, 2 ㎒, 13.56 ㎒, 27 ㎒ 또는 2.45 ㎓를 포함한다. 플라즈마 생성에 사용된 전력은 일부 실시예들에서, 약 0.0018 내지 0.36 W/㎠의 전력 밀도에 대응하는 약 50 W 내지 1,000 W의 범위일 수 있다. 기판에서 바이어스는 선택가능하고, 바이어스 전력은 약 0 내지 500 W의 범위일 수 있다. (일 300 ㎜ 웨이퍼를 프로세싱하기 위해) 샤워헤드 당 적합한 가스 플로우 레이트들은:
i. H2: 25 내지 750 sccm;
ii. Cl2: 0 내지 500 sccm (예를 들어, 5 내지 200 sccm);
iii. He: 0 내지 500 sccm (예를 들어, 5 내지 100 sccm); 그리고
iv. CH4: 0 내지 500 sccm (예를 들어, 5 내지 100 sccm) 이다.
일부 실시예들에서, 에칭 프로세스는 약 1 내지 175 mTorr의 압력에서 수행될 수 있다.
일부 구체적인 실시예들에서, 플라즈마는 고 주파수 (예를 들어, 13.56 ㎒ 또는 27 ㎒) 생성을 사용하여 생성되고, 0.07 및 0.18 W/㎠의 전력 밀도에 대응하는 약 200 내지 500 W의 플라즈마 전력을 사용하여 제공된다. 기판에서 바이어스를 위한 전력은 약 0 내지 200 W이다. (일 300 ㎜ 웨이퍼를 프로세싱하기 위해) 샤워헤드 당 적합한 가스 플로우 레이트들은:
i. H2: 100 내지 300 sccm;
ii. Cl2: 0 내지 200 sccm (예를 들어, 5 내지 100 sccm);
iii. He: 0 내지 100 sccm (예를 들어, 5 내지 50 sccm);
iv. CH4: 0 내지 100 sccm (예를 들어, 5 내지 50 sccm) 이다.
에칭 프로세스는 약 1 내지 30 mTorr의 압력에서 이들 실시예들에서 수행된다.
수소-기반 에칭의 선택도는 에칭 동안 기판의 표면 상에 탄소-함유 폴리머 (예를 들어, CHx 폴리머) 를 형성하는 프로세스 가스의 탄소-함유 반응물질들을 사용함으로써 상당히 상승될 수 있다는 것이 발견되었다. 일부 실시예들에서, 이 실시예에 사용된 프로세스 가스는 H2 및 탄화수소 (예를 들어, 메탄 (CH4)) 를 포함한다. 프로세스 가스는 통상적으로 불활성 가스를 또한 포함한다. 일부 실시예들에서, 탄화수소에 대한 H2의 비는 바람직하게, 적어도 5, 예컨대 적어도 10이다. 일부 실시예들에서, 탄화수소에 대한 H2의 체적 비는 약 5 내지 500, 예컨대 약 10 내지 300이다. 일부 실시예들에서, 또 다른 재료 (또는 재료들) 의 존재시 주석 옥사이드의 선택적인 에칭은 H2 및 탄화수소 (예를 들어, CH4) 를 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 노출하는 것을 포함한다. 일 구현예에서, H2는 약 100 내지 500 sccm의 플로우 레이트로 제공되고, 탄화수소는 약 1 내지 20 sccm (예컨대 약 5 내지 10 sccm) 의 플로우 레이트로 제공된다. 프로세스는 약 0.14 내지 1.3 W/㎠, 예컨대 0.28 내지 0.71 W/㎠의 전력 밀도들에 대응하는, 약 100 내지 1,000 W, 예컨대 약 200 내지 500 W (단일 300 ㎜ 웨이퍼에 대해) 의 플라즈마 전력을 사용하여 수행될 수 있다. 일부 구현예들에서, 에칭은 약 50 내지 500 Vb, 예컨대 약 100 내지 200 Vb의 기판 바이어스를 사용하여 수행된다. 프로세스는 바람직하게 약 100 ℃ 미만의 온도에서 수행된다. 일 구체적인 예에서, 다음의 가스들: 100 sccm의 H2; 5 sccm의 CH4, 및 100 sccm의 헬륨이 제공된다. 300 W의 전력을 사용하여 플라즈마가 프로세스 가스로 형성되고, 25 ％ 듀티 사이클의 100 Vb의 기판 바이어스가 사용된다. 프로세스는 30 ℃에서 5 mTorr의 압력에서 수행된다. 본 명세서에 기술된 바와 같은 기판 상 탄소-함유 폴리머의 형성은 본 명세서에 리스트된 임의의 재료들에 상대적인 주석 옥사이드의 에칭 선택도를 상승시킬 수 있다. 이 효과는 주석 옥사이드가 포토레지스트, 탄소, 탄소-함유 재료들, 및 실리콘 (Si) 의 존재시 에칭될 때 특히 유용하다. 예를 들어 에칭이 포토레지스트의 존재시 수행될 때, 에칭 선택도는 100보다 클 수 있고, 일부 경우들에서 거의 무한대이다. 이러한 매우 선택적인 에칭의 사용은 보다 작은 두께의 포토레지스트의 사용으로 하여금 포토리소그래픽 노출 도즈 (dose) 를 하강시키게 그리고/또는 작은 정밀 피치에서 고 종횡비로 인한 포토레지스트 라인 붕괴를 방지하게 한다. 기술된 방법에서, CHx 폴리머는 포토레지스트가 에칭되는 것을 방지한다. 또한, 이 에칭은 포토레지스트 층의 기하구조를 개선하도록 사용될 수 있다. 일부 실시예들에서, 반도체 기판 상의 주석 옥사이드는 주석 옥사이드 층 위에 배치된 포토레지스트의 존재시, 그리고, 주석 옥사이드 아래에 놓인 재료의 존재시, 주석 옥사이드 아래에 놓인 포토레지스트 및 재료 모두에 상대적으로 적어도 10의 에칭 선택도로 이 에칭을 사용하여 선택적으로 에칭된다. 일부 실시예들에서, 주석 옥사이드 아래에 놓인 재료는 실리콘 (예를 들어, 비정질 실리콘), 실리콘-함유 화합물 (예를 들어, SiO2, SiN, SiC, SiON, SiOC), 탄소 (예를 들어, 비정질 탄소), 및 탄소-함유 화합물 (예를 들어, 탄소 텅스텐) 중 하나 이상을 포함한다.
일부 실시예들에서, HBr은 수소-기반 에칭에서 수소-함유 반응물질로서 사용된다. 일 구현예에서, 에칭 방법은 100 내지 50 sccm의 플로우 레이트의 HBr, 및 100 내지 500 sccm의 플로우 레이트의 불활성 가스 (예를 들어, 헬륨) 를 흘리는 단계, 및 0.14 내지 0.71 W/㎠의 전력 밀도들에 대응하는, (일 300 ㎜ 웨이퍼 당) 100 내지 500 W의 RF 전력을 사용하여 이 프로세스 가스로 플라즈마를 형성하는 단계를 수반한다. 이 에칭은 기판 바이어스를 사용하여 또는 기판 바이어스를 사용하지 않고 수행될 수 있다. 예를 들어, 기판 바이어스는 0 내지 200 Vb, 예컨대 50 내지 200 Vb일 수도 있다. 프로세스는 100 ℃ 미만의 온도 및 5 내지 50 mTorr의 압력에서 수행될 수 있다.
염소-기반 에칭. 일부 실시예들에서, 선택적인 주석 옥사이드 에칭은 염소-기반 에칭을 사용하여 수행된다. 염소-기반 에칭은 주석 옥사이드를 주석 클로라이드로 변환하도록 염소-함유 반응물질 (통상적으로 반응물질의 플라즈마 활성화를 사용하여) 에 주석 옥사이드를 노출하는 단계를 수반한다. SnCl4는 114 ℃의 끓는 점을 갖고 프로세스 챔버들로부터 제거될 수 있다. 적합한 염소-함유 반응물질들의 예들은 Cl2, 및 BCl3를 포함한다. Cl2 및 BCl3의 혼합물이 일 실시예에서 사용된다. 염소-기반 에칭은, 일 구현예에서, 염소-함유 반응물질, 그리고, 선택가능하게, 불활성 가스를 함유하는 프로세스 가스로 플라즈마를 형성하는 단계, 및 기판을 형성된 플라즈마와 콘택트시키는 단계를 수반한다. 염소-기반 에칭은, 실리콘-함유 재료에 대한 선택도가 통상적으로 수소-기반 에칭을 사용한 것보다 낮지만, 다음의 재료들: 실리콘-함유 화합물들, 예컨대 SiO2, SiN, SiC, SiOC, SiCN, SiON, SiCNO, SOG (spin on glass), 탄소, 및 포토레지스트의 존재시 주석 옥사이드를 선택적으로 제거할 수 있다. 일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 노출된 주석 옥사이드 층 및 임의의 이들 재료들의 층을 포함한다. 다음에, 주석 옥사이드는 이들 재료들의 존재시 염소-기반 에칭을 사용하여 선택적으로 에칭된다. 이들 재료들은 이 에칭 전에 노출될 수도 있고 또는 주석 옥사이드 에칭 과정 동안 노출되게 될 수도 있다. 일 구현예에서, 주석 옥사이드는 BCl3/Cl2 에칭을 사용하여 임의의 이들 재료들의 존재시 선택적으로 에칭된다. 일 구현예에서, 에칭 방법은 5 내지 100 sccm의 플로우 레이트로 BCl3, 50 내지 500 sccm의 플로우 레이트로 Cl2 및 100 내지 500 sccm의 플로우 레이트로 불활성 가스 (예를 들어, 헬륨) 를 흘리는 단계 및 (일 300 ㎜ 웨이퍼 당) 0.14 내지 0.71 W/㎠ 의 전력 밀도들에 대응하는 100 내지 500 W의 RF 전력을 사용하여 이 프로세스 가스로 플라즈마를 형성하는 단계를 수반한다. 이 에칭은 기판 바이어스를 사용하여 또는 기판 바이어스를 사용하지 않고 수행될 수 있다. 예를 들어, 기판 바이어스는 0 내지 100 Vb, 예컨대 10 내지 100 Vb일 수도 있다. 프로세스는 100 ℃ 미만의 온도 및 5 내지 50 mTorr의 압력에서 수행될 수 있다.
일부 실시예들에서, 염소 기반 에칭이 주석 옥사이드의 존재시 특정한 금속 옥사이드들을 선택적으로 에칭하도록 사용된다. 예를 들어 티타늄 옥사이드는 주석 옥사이드의 존재시 염소-기반 에칭을 사용하여 선택적으로 에칭될 수 있다. 일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 노출된 티타늄 옥사이드 층 및 주석 옥사이드의 층을 포함한다. 다음에, 티타늄 옥사이드는 주석 옥사이드의 존재시 염소-기반 에칭 화학물질을 사용하여 선택적으로 에칭된다. 주석 옥사이드는 이 에칭 전에 노출될 수도 있고 또는 주석 옥사이드 에칭 과정 동안 노출되게 될 수도 있다.
플루오르화탄소-기반 에칭. 일부 실시예들에서, SiO2, SiN, SiC, SiOC, SiCN, SiON, SiCNO, SOG (spin on glass) 와 같은 실리콘-함유 화합물들이 주석 옥사이드의 존재시 플루오르화탄소-기반 에칭을 사용하여 선택적으로 에칭된다. 플루오르화탄소-기반 에칭은 Si-F 결합들을 포함하는 휘발성 화합물들로 변환되도록, 실리콘-함유 화합물들을 플라즈마-활성화된 플루오르화탄소들 (CxFy) 에 노출하는 단계를 수반한다. 적합한 플루오르화탄소 반응물질들의 예들은 CF4, C2F6 등을 포함한다. 플루오르화탄소-기반 에칭은, 일 구현예에서, 플루오르화탄소, 및, 선택가능하게, 불활성 가스를 함유하는 프로세스 가스로 플라즈마를 형성하는 단계, 및 기판을 형성된 플라즈마와 콘택트하는 단계를 수반한다. 플루오르화탄소 에칭은 주석 옥사이드의 존재시 실리콘-함유 화합물들을 선택적으로 제거할 수 있다. 일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 실리콘-함유 화합물의 노출된 층 및 주석 옥사이드의 층을 포함한다. 다음에, 기판은 플루오르화탄소 플라즈마와 콘택트되고, 실리콘-함유 화합물은 주석 옥사이드의 존재시 선택적으로 에칭된다. 주석 옥사이드는 이 에칭 전에 노출될 수도 있고 또는 에칭 과정 동안 노출되게 될 수도 있다. 플루오르화탄소-기반 에칭은 불소-기반 에칭의 타입이다.
불소-기반 에칭. 일부 실시예들에서, 원소적 실리콘 및 실리콘-함유 화합물들, 예컨대 SiO2, SiN, SiC, SiOC, SiCN, SiON, SiCNO, 및 SOG (spin on glass) 는 주석 옥사이드의 존재시 불소-기반 에칭을 사용하여 선택적으로 에칭된다. 불소-기반 에칭은 실리콘-함유 재료를 불소-함유 시약 (예를 들어, NF3, SF6, 또는 플루오르화탄소) 에 노출, 일부 실시예들에서, 플라즈마-활성화되는 단계, 및 실리콘-함유 재료를 휘발성 실리콘 플루오라이드로 변환하는 단계를 수반한다. 그러나, 주석 옥사이드는 휘발성 플루오라이드를 형성하지 않고 따라서 이 화학물질에 의해 실질적으로 에칭되지 않는다. 실리콘-함유 재료들에 더하여, 티타늄 옥사이드, 텅스텐, 및 텅스텐 탄소가 불소-기반 에칭들을 사용하여 주석 옥사이드의 존재시 선택적으로 에칭될 수 있다. 불소-기반 에칭은, 일 구현예에서, 불소-함유 반응물질 (예를 들어, NF3), 그리고, 선택가능하게, 불활성 가스를 함유하는 프로세스 가스로 플라즈마를 형성하는 단계, 및 기판은 형성된 플라즈마와 콘택트하는 단계를 수반한다. 불소-기반 에칭은 주석 옥사이드의 존재시 실리콘-함유 화합물들 및 원소적 실리콘을 선택적으로 제거할 수 있다. 일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 실리콘-함유 화합물의 노출된 층 및/또는 원소적 실리콘 (Si) 의 층 및 주석 옥사이드의 층을 포함한다. 다음에, 기판은 플라즈마의 불소-함유 반응물질과 콘택트되고 실리콘-함유 화합물 및/또는 Si는 주석 옥사이드의 존재시 선택적으로 에칭된다. 주석 옥사이드는 이 에칭 전에 노출될 수도 있고 또는 에칭 과정 동안 노출되게 될 수도 있다.
일 구현예에서, 실리콘 (Si) 은 주석 옥사이드의 존재시 불소-기반 에칭을 사용하여 선택적으로 에칭된다. 일 구현예에서, 이 에칭 방법은 5 내지 100 sccm의 플로우 레이트로 NF3, 50 내지 500 sccm의 플로우 레이트로 Cl2 및 100 내지 500 sccm의 플로우 레이트로 불활성 가스 (예를 들어, 질소 및/또는 헬륨) 를 흘리는 단계 및 (일 300 ㎜ 웨이퍼 당) 0.14 내지 1.4 W/㎠의 전력 밀도들에 대응하는 100 내지 1000 W의 RF 전력을 사용하여 이 프로세스 가스로 플라즈마를 형성하는 단계를 수반한다. 이 에칭은 기판 바이어스를 사용하여 또는 기판 바이어스를 사용하지 않고 수행될 수 있다. 예를 들어, 기판 바이어스는 0 내지 100 Vb, 예컨대 10 내지 100 Vb일 수도 있다. 프로세스는 100 ℃ 미만의 온도 및 10 내지 300 mTorr의 압력에서 수행될 수 있다.
일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 티타늄 옥사이드, 텅스텐, 및/또는 텅스텐 탄소의 노출된 층; 및 주석 옥사이드의 층을 포함한다. 다음에, 기판은 플라즈마의 불소-함유 반응물질과 콘택트하고 티타늄 옥사이드, 텅스텐, 및/또는 텅스텐 탄소는 주석 옥사이드의 존재시 선택적으로 에칭된다. 주석 옥사이드는 이 에칭 전에 노출될 수도 있고 또는 에칭 과정 동안 노출되게 될 수도 있다.
일 구현예에서, 티타늄 옥사이드는 주석 옥사이드의 존재시 불소-기반 에칭을 사용하여 선택적으로 에칭된다. 일 구현예에서, 이 에칭 방법은 5 내지 500 sccm의 플로우 레이트로 CF4, 0 내지 500 sccm의 플로우 레이트로 (예를 들어, 10 내지 500 sccm) CHF3 및 100 내지 500 sccm의 플로우 레이트로 불활성 가스 (예를 들어, 아르곤) 를 흘리는 단계 및 (일 300 ㎜ 웨이퍼 당) 0.71 내지 1.4 W/㎠의 전력 밀도들에 대응하는 500 내지 1000 W의 RF 전력을 사용하여 이 프로세스 가스로 플라즈마를 형성하는 단계를 수반한다. 이 에칭은 기판 바이어스를 사용하여 또는 기판 바이어스를 사용하지 않고 수행될 수 있다. 예를 들어, 기판 바이어스는 0 내지 300 Vb, 예컨대 10 내지 300 Vb일 수도 있다. 프로세스는 100 ℃ 미만의 온도 및 5 내지 50 mTorr의 압력에서 수행될 수 있다.
일 구현예에서, 텅스텐 탄소는 주석 옥사이드의 존재시 불소-기반 에칭을 사용하여 선택적으로 에칭된다. 일 구현예에서, 이 에칭 방법은 5 내지 100 sccm의 플로우 레이트로 NF3, 5 내지 500 sccm의 플로우 레이트로 Cl2 그리고 100 내지 500 sccm의 플로우 레이트로 불활성 가스 (예를 들어, 아르곤 및/또는 질소) 를 흘리는 단계 및 (일 300 ㎜ 웨이퍼 당) 0.14 내지 1.4 W/㎠의 전력 밀도들에 대응하는100 내지 1000 W의 RF 전력을 사용하여 이 프로세스 가스로 플라즈마를 형성하는 단계를 수반한다. 이 에칭은 기판 바이어스를 사용하여 또는 기판 바이어스를 사용하지 않고 수행될 수 있다. 예를 들어, 기판 바이어스는 0 내지 100 Vb, 예컨대 10 내지 100 Vb일 수도 있다. 프로세스는 100 ℃ 미만의 온도 및 10 내지 100 mTorr의 압력에서 수행될 수 있다.
산소-기반 에칭. 일부 실시예들에서, 원소적 탄소, 탄소-함유 화합물들, 폴리머들, 및 포토레지스트로 구성된 그룹으로부터 선택된 하나 이상의 재료들이 주석 옥사이드의 존재시 산소-기반 에칭을 사용하여 선택적으로 에칭된다. 산소-기반 에칭은 상기 리스트된 재료들을 일부 실시예들에서, 플라즈마-활성화된 산소-함유 시약 (예를 들어, O2, O3, SO2, 또는 CO2) 에 노출하는 단계, 및 재료를 탄소-산소 결합을 포함하는 휘발성 산물 (예를 들어, CO 또는 CO2) 로 변환하는 단계를 수반한다. 산소-기반 에칭은, 일 구현예에서, 산소-함유 반응물질 (예를 들어, O2), 및, 선택가능하게, 불활성 가스를 함유하는 프로세스 가스로 플라즈마를 형성하는 단계, 및 기판과 형성된 플라즈마를 콘택트시키는 단계를 수반한다. 다른 실시예들에서, 에칭은 플라즈마의 부재시 발생할 수도 있다. 산소-기반 에칭은 주석 옥사이드의 존재시 탄소 (예를 들어, 비정질 또는 다이아몬드-유사 탄소), 탄소-함유 화합물들, 및 포토레지스트를 선택적으로 제거할 수 있다. 일부 실시예들에서, 반도체 기판이 제공되고, 반도체 기판은 탄소, 탄소-함유 화합물 및 포토레지스트로 구성된 그룹으로부터 선택된 하나 이상의 재료들의 노출된, 및 주석 옥사이드의 층을 포함한다. 다음에, 기판은 탄소-함유 재료들을 휘발성 CO 또는 CO2로 변환하도록 (선택가능하게 플라즈마에서 활성화된) 산소-함유 반응물질과 콘택트되어, 주석 옥사이드의 존재시 이들을 선택적으로 에칭한다. 주석 옥사이드는 이 에칭 전에 노출될 수도 있고 또는 에칭 과정 동안 노출되게 될 수도 있다.
재료들의 증착. 본 명세서에 참조되는 재료들은 다양한 증착 방법들, 예컨대 (PECVD를 포함하는) CVD, (PEALD를 포함하는) ALD, PVD (예를 들어, 금속들 및 금속 옥사이드들의 증착을 위해), 스핀-온 (spin-on) 방법들 (예를 들어, 탄소, 및 일부 유전체들의 증착을 위해) 을 사용하여 증착될 수 있다. 컨포멀한 증착이 필요하다면, ALD 방법들이 통상적으로 바람직하다.
SiO2, SiC, SiN, SiOC, SiNO, SiCNO, 및 SiCN 재료들이 다양한 방법들, 예컨대 CVD, PECVD 및 ALD를 사용하여 증착될 수 있다. 증착은 실리콘-함유 전구체와 반응물질 (예를 들어, 산소-함유 반응물질, 질소-함유 반응물질, 또는 탄소-함유 반응물질) 간의 반응을 포함할 수 있다. 다양한 실리콘-함유 전구체들 실란, 테트라알킬실란들, 트리알킬실란들, TEOS (tetraethylorthosilicate), 등을 포함하는 이들 재료들의 증착을 위해 사용될 수 있다. 예를 들어, SiO2는 실리콘-함유 전구체로서 TEOS 또는 실란을 사용하여 증착될 수도 있다.
탄소가 예를 들어, 탄화수소 전구체 (예를 들어, CH4) 를 사용하여 CVD 또는 PECVD 방법에 의해 증착될 수 있다. 다른 구현예에서, 탄소는 스핀-온 방법들에 의해 또는 PVD에 의해 증착될 수도 있다. 포토레지스트 및 유기 폴리머들은 예를 들어, 스핀-온 방법들에 의해 증착될 수 있다.
주석 옥사이드 층은 임의의 적합한 방법, 예컨대 (PECVD를 포함하는) CVD, (PEALD를 포함하는) ALD, 스퍼터링, 등에 의해서 증착된다. 일부 실시예들에서, 기판 상의 임의의 돌출부들 및 리세스된 피처들의 표면들을 포함하는 기판의 표면들을 따르도록 SnO2 막을 컨포멀하게 증착하는 것이 바람직하다. 컨포멀한 SnO2 막의 적합한 증착 방법들 중 하나는 ALD이다. 열적 또는 플라즈마 강화된 ALD가 사용될 수 있다. 통상적인 열적 ALD 방법에서, 기판이 ALD 프로세스 챔버에 제공되고 그리고 주석-함유 전구체, 및 산소-함유 반응물질에 순차적으로 노출되어, 주석-함유 전구체 및 산소 함유 반응물질로 하여금 SnO2를 형성하도록 기판의 표면 상에서 반응하게 한다. ALD 프로세스 챔버는 통상적으로 기판이 주석-함유 전구체에 노출된 후, 그리고 프로세스 챔버의 대부분에서 반응을 방지하기 위해 산소-함유 반응물질이 프로세스 챔버로 들어가기 전에 불활성 가스를 사용하여 퍼지된다. 또한, ALD 프로세스 챔버는 통상적으로 기판이 산소-함유 반응물질을 사용하여 처리된 후 불활성 가스를 사용하여 퍼지된다. 순차적인 노출이 몇몇 사이클들, 예를 들어, 약 10 내지 100 사이클들 동안 목표된 두께를 갖는 주석 옥사이드 층이 증착될 때까지 수행될 수 있다. 적합한 주석-함유 전구체들의 예들은 할로겐화된 주석-함유 전구체들 (예컨대 SnCl4, 및 SnBr4), 및 할로겐화되지 않은 주석-함유 전구체들, 예컨대 유기주석 화합물들을 포함하고, 알킬 치환된 주석 아마이드들 등을 포함한다. ALD에 적합한 알킬 치환된 주석 아마이드들의 특정한 예들은 테트라키스(디메틸아미노) 주석 (tetrakis(dimethylamino) tin), 테트라키스(에틸메틸아미노) 주석 (tetrakis(ethylmethylamino) tin), N2,N3-디-tert-부틸-부탄-2,3-디아미노-주석(II) (N2,N3-di-tert-butyl-butane-2,3-diamino-tin(II)) 및 (1,3-비스(1,1-디메틸에틸))-4,5-디메틸-(4R, 5R)-1,3,2-디아자스타놀디딘-2-일리덴 ((1,3-bis(1,1-dimethylethyl)-4,5-dimethyl-(4R, 5R)-1,3,2-diazastannolidin-2-ylidene) 이다. 산소-함유 반응물질들은 제한 없이 산소, 오존, 물, 과산화수소, 및 NO를 포함한다. 산소-함유 반응물질들의 혼합물들이 또한 사용될 수 있다. 증착 조건들은 보다 반응성 전구체들이 보다 덜 반응성인 전구체들보다 일반적으로 보다 낮은 온도들에서 반응하는, ALD 반응물질들의 선택에 따라 가변할 것이다. 프로세스들은 통상적으로 약 20 내지 500 ℃의 온도, 및 대기압-이하 (sub-atmospheric) 압력에서 수행될 것이다. 온도 및 압력은 응결을 방지하기 위해 반응물질들이 프로세스 챔버 내에 가스 형태로 남아 있도록, 선택된다. 반응물질 각각은 단독으로 또는 캐리어 가스, 예컨대 아르곤, 헬륨, 또는 질소와 혼합된 가스 형태로 프로세스 챔버에 제공된다. 이들 혼합물들의 플로우 레이트들은 프로세스 챔버의 사이즈에 종속될 것이고, 일부 실시예들에서, 약 10 내지 10,000 sccm이다.
일 예에서, ALD 프로세스는 기판을 200 내지 400 ℃의 온도에서 ALD 진공 장치에서 SnCl4 (주석-함유 전구체) 및 탈이온수 (산소-함유 반응물질) 에 순차적으로 그리고 교번적으로 노출하는 단계를 포함한다. ALD 사이클의 특정한 예에서, N2 캐리어 가스와 SnCl4 증기의 혼합물이 0.5 초 동안 ALD 프로세스 챔버 내로 도입되고, 이어서 3 초 동안 기판에 노출된다. 다음에, ALD 프로세스 챔버가 프로세스 챔버의 대부분으로부터 SnCl4를 제거하도록10 초 동안 N2를 사용하여 퍼지되고, N2 캐리어 가스와 H2O 증기의 혼합물이 1 초 동안 프로세스 챔버 내로 흐르고 3 초 동안 기판에 노출된다. 다음에, ALD 프로세스 챔버는 N2를 사용하여 퍼지되고 사이클이 반복된다. ALD 프로세스는 대기압 이하 압력 (예를 들어, 0.4 Torr) 및 200 내지 400 ℃의 온도에서 수행된다.
ALD에서 할로겐화된 주석 전구체들의 사용이 많은 실시예들에서 적합하지만, 일부 실시예들에서, 할로겐화된 전구체들, 예컨대 SnCl4의 사용으로 발생할 수도 있는 부식 문제들을 방지하도록 할로겐화되지 않은 유기주석 전구체들을 사용하는 것이 보다 바람직하다. 적합한 할로겐화되지 않은 유기주석 전구체들의 예들은 알킬아미노 주석 (알킬화된 주석 아마이드) 전구체들, 예컨대 테트라키스(디메틸아미노) 주석을 포함한다. ALD 프로세스의 일 예에서, 기판은 ALD 장치에서 약 50 내지 300 ℃의 온도에서 테트라키스(디메틸아미노) 주석 및 H2O2에 순차적으로 노출된다. 유리하게, 이 전구체의 사용은 100 ℃ 이하의 저온들에서 SnO2 막들의 증착을 가능하게 한다. 예를 들어, SnO2 막들은 반응 레이트를 향상시키기 위해 플라즈마를 사용하지 않고 50 ℃에서 증착될 수 있다.
일부 실시예들에서, SnO2 막들은 PEALD에 의해 증착된다. 상기 기술된 바와 같은 동일한 타입들의 주석-함유 전구체들 및 산소-함유 반응물질들이 열적 ALD를 위해 사용될 수 있다. PEALD에서, ALD 장치는 프로세스 챔버에서 플라즈마를 생성하고, 플라즈마를 사용하여 기판을 처리하기 위한 시스템을 구비한다. 통상적인 PEALD 프로세스 시퀀스에서, 기판이 PEALD 프로세스 챔버에 제공되고 기판의 표면 상에 흡착하는 주석-함유 전구체에 노출된다. 프로세스 챔버는 프로세스 챔버로부터 전구체를 제거하도록 불활성 가스 (예를 들어, 아르곤 또는 헬륨) 를 사용하여 퍼지되고, 기판은 프로세스 챔버 내로 도입되는 산소-함유 반응물질에 노출된다. 산소-함유 반응물질의 도입과 동시에 또는 지연 후에, 플라즈마가 프로세스 챔버 내에 형성된다. 플라즈마는 기판의 표면 상에서 주석-함유 전구체와 산소-함유 반응물질 사이의 반응을 용이하게 하여, 주석 옥사이드의 형성을 발생시킨다. 다음에, 프로세스 챔버는 불활성 가스를 사용하여 퍼지되고, 주석 전구체 도징 (dosing), 퍼지 (purging), 산소-함유 반응물질 도징, 플라즈마 처리, 및 제 2 퍼지를 포함하는 사이클이 목표된 두께의 주석 옥사이드 막을 형성하기 위해 필요한만큼 다수 회 반복된다.
스페이서로서 주석 옥사이드
일부 실시예들에서, 주석 옥사이드 층들이 스페이서들로서 사용된다. 주석 옥사이드 스페이서들의 사용이 프로세싱의 상이한 스테이지들에서 반도체 기판의 개략적인 단면도들을 제공하는, 도 1a 내지 도 1f를 참조하여 예시된다. 도 2는 이들 방법들의 실시예를 위한 프로세스 흐름도를 제공한다.
도 2를 참조하면, 프로세스는 복수의 돌출하는 피처들을 갖는 기판을 제공함으로써 201에서 시작된다. 예시적인 기판이 에칭 정지 층 (ESL) (103) 상에 존재하는 2 개의 맨드릴들 (101) 을 도시하는 도 1a에 도시된다. 이웃하는 맨드릴들 간의 거리 d1은 일부 실시예들에서, 약 10 내지 100 ㎚이다. 일부 실시예들에서, 약 40 내지 100 ㎚의 상대적으로 보다 큰 거리들이 사용된다. 다른 적용예들에서, 가장 가까운 맨드릴들 사이의 거리는 약 10 내지 30 ㎚이다. 피치로 또한 지칭되는 가장 가까운 맨드릴들 사이의 거리, d2는 일부 실시예들에서, 약 30 내지 130 ㎚이다. 일부 실시예들에서, 피치는 약 80 내지 130 ㎚이다. 다른 실시예들에서, 피치는 약 30 내지 40 ㎚이다. 맨드릴들의 높이 d3은 통상적으로 약 20 내지 200 ㎚, 예컨대 약 50 내지 100 ㎚이다.
맨드릴 및 ESL의 재료들은 후속하는 노출된 주석 옥사이드의 존재시 맨드릴 재료의 선택적인 에칭, 및 노출된 주석 옥사이드의 존재시 ESL 재료의 선택적인 에칭을 허용하도록 선택된다. 따라서, 주석 옥사이드의 에칭 레이트에 대한 ESL 재료의 에칭 레이트의 비는 1보다 크고, 보다 바람직하게 약 1.5보다 크고, 예컨대 제 1 에칭 화학물질에 대해 약 2 보다 크다. 유사하게, 주석 옥사이드의 에칭 레이트에 대한 맨드릴 재료의 에칭 레이트의 비는 1보다 크고, 보다 바람직하게 약 1.5보다 크고, 예컨대 제 2 에칭 화학물질에 대해 약 2보다 크다.
일부 실시예들에서, ESL 재료는 실리콘-함유 화합물 (예를 들어, SiO2), 또는 금속 옥사이드 (예를 들어, 티타늄 옥사이드, 지르코늄 옥사이드, 텅스텐 옥사이드) 이다. 맨드릴 재료는 실리콘-함유 화합물 (예를 들어, SiO2, SiN, 또는 SiC), 탄소-함유 화합물 (예를 들어, 비정질 탄소, 다이아몬드-유사 탄소 또는 포토레지스트), (도핑되거나 도핑되지 않은) 비정질 실리콘 및 금속 옥사이드 (TaO, TiO, WO, ZrO, HfO) 를 포함할 수도 있다. 일부 실시예들에서, 맨드릴의 외측 재료는 맨드릴 중심부 (core) 와 상이할 수도 있다. 예를 들어, 일부 실시예들에서, 맨드릴은 (예를 들어, 열적 옥사이드의 자연스럽게 형성된 층을 갖는) 실리콘 옥사이드로 커버되는 비정질 실리콘으로 이루어진다. ESL 층 및 맨드릴들은 PVD (physical vapor deposition), CVD (chemical vapor deposition), ALD (플라즈마를 사용하지 않고 또는 PEALD에 의해) 또는 PECVD (plasma enhanced chemical vapor deposition) 중 하나 이상에 의해 형성될 수 있고 맨드릴들의 패턴은 포토리소그래픽 기법들을 사용하여 규정될 수 있다. 적합한 ESL/맨드릴 조합의 예들은: (i) 실리콘 옥사이드 ESL과 실리콘 옥사이드 커버된 실리콘 맨드릴; (ii) 실리콘 옥사이드 ESL과 탄소-함유 맨드릴; (iii) 실리콘 옥사이드 ESL과 금속 옥사이드 맨드릴; (iv) 금속 옥사이드 ESL과 실리콘 옥사이드 커버된 실리콘 맨드릴; (v) 금속 옥사이드 ESL과 탄소-함유 맨드릴을 포함한다.
도 1a에 도시된 기판을 다시 참조하면, ESL 층 (103) 은 타깃 층 (105) 위에 그리고 타깃 층 (105) 과 콘택트하여 존재한다. 타깃 층 (105) 은 패터닝되어야 하는 층이다. 타깃 층 (105) 은 반도체 층, 유전체 층 또는 다른 층일 수도 있고 예를 들어, 실리콘 (Si), 실리콘 옥사이드 (SiO2), 실리콘 나이트라이드 (SiN), 또는 티타늄 나이트라이드 (TiN) 로 이루어질 수도 있다. 일부 실시예들에서, 타깃 층은 하드마스크 층으로 지칭되고, 금속 나이트라이드, 예컨대 티타늄 나이트라이드를 포함한다. 타깃 층 (105) 은 ALD (플라즈마를 사용하지 않고 또는 PEALD에 의해), CVD, 또는 다른 적합한 증착 기법에 의해 증착될 수도 있다.
타깃 층 (105) 은 일부 실시예들에서, 유전체 재료의 층 내로 임베딩된 복수의 금속 라인들을 포함하는, BEOL 층인 층 (107) 위에 그리고 층 (107) 과 콘택트하여 존재한다.
도 2를 다시 참조하면, 프로세스는 돌출하는 피처들의 수평 표면들 및 측벽들 모두 위에 주석 옥사이드 층을 증착함으로써 203으로 이어진다. 도 1b에 도시된 구조체를 참조하면, 주석 옥사이드 층 (109) 은 ESL (103) 위, 그리고 맨드릴들의 측벽들을 포함하여 맨드릴들 (101) 위에 증착된다. 주석 옥사이드 층은 임의의 적합한 방법, 예컨대 (PECVD를 포함하는) CVD, (PEALD를 포함하는) ALD, 스퍼터링, 등에 의해 증착된다. 일부 실시예들에서, 도 1b에 도시된 바와 같이, 층 (103) 및 맨드릴들 (101) 의 표면을 따르도록, 주석 옥사이드 막을 컨포멀하게 증착하는 것이 바람직하다. 일부 실시예들에서, 주석 옥사이드 층은 약 5 내지 30 ㎚, 예컨대 약 10 내지 20 ㎚의 두께로 컨포멀하게 증착된다. 컨포멀한 주석 옥사이드 막의 적합한 증착 방법들 중 하나는 ALD이다. 열적 또는 플라즈마 강화된 ALD가 사용될 수 있다.
도 2의 프로세스 도면을 참조하면, 주석 옥사이드 층이 증착된 후, 프로세스는 돌출하는 피처들의 측벽들로부터 주석 옥사이드 층을 완전히 제거하지 않고 수소-기반 에칭 또는 염소-기반 에칭을 사용하여 수평 표면들로부터 주석 옥사이드를 완전히 제거함으로써 205로 이어진다. 맨드릴들이 외측 층으로서 실리콘-함유 화합물들 또는 금속 옥사이드들을 가지면, 수소-기반 에칭이 사용될 수 있다. 맨드릴들의 외측 층이 탄소 층이면, 염소-기반 에칭이 에칭될 수 있다. 이 단계에서 활용된 에칭 화학물질은 바람직하게 ESL 재료 및 맨드릴의 외측 층의 재료 모두에 선택적이어야 한다, 즉, 이 에칭 화학물질에 대한 주석 옥사이드의 에칭 레이트는 외측 맨드릴 재료의 에칭 레이트보다 커야 하고 ESL 재료의 에칭 레이트보다 커야 한다. 수평 표면들로부터 주석 옥사이드의 제거는 도 1c에 예시된다. 주석 옥사이드 층 (109) 은 맨드릴들 (101) 의 측벽들에 부착되는 위치들로부터 완전히 에칭되지 않고, ESL (103) 위 그리고 맨드릴들 (101) 위의 수평 표면들로부터 에칭된다. 이 에칭은 맨드릴들 (101) 의 측벽들 근방 위치들을 제외하고 모든 곳에서 층 (103) 을 노출시킨다. 또한, 이 에칭은 맨드릴들의 상단 부분들을 노출시킨다. 발생되는 구조체가 도 1c에 도시된다. 바람직하게, 이 에칭 후에, 측벽에서 주석 옥사이드 층의 최초 높이의 적어도 50 ％, 예컨대 적어도 80 ％ 또는 적어도 90 ％가 보존된다. 일 예에서, 주석 옥사이드는 맨드릴의 외측 재료 (SiO2) 가 노출되도록, 수소-기반 에칭 (예를 들어, H2 플라즈마 에칭) 에 의해 실리콘 옥사이드 커버된 맨드릴로부터 선택적으로 에칭된다. 수소-기반 에칭은 SiO2에 선택적이다. 또 다른 예에서 주석 옥사이드는 맨드릴의 탄소-함유 재료가 노출되도록, 염소-기반 에칭 (예를 들어, BCl3/Cl2 플라즈마 에칭) 에 의해 탄소-함유 (예를 들어, 탄소) 맨드릴로부터 선택적으로 에칭된다. 이러한 에칭은 탄소-함유 재료들에 선택적이다. 또 다른 예에서 주석 옥사이드는 맨드릴 재료 (금속 옥사이드) 가 노출되도록, 수소-기반 에칭 (예를 들어, H2 플라즈마 에칭) 에 의해 금속 옥사이드 (예를 들어, 티타늄 옥사이드) 맨드릴로부터 선택적으로 에칭된다. 이 에칭은 휘발성 하이드라이드들, 예컨대 티타늄 옥사이드를 형성하지 않는 금속들의 옥사이드들에 선택적이다.
일부 실시예들에서, 기판의 수평 부분들로부터 주석 옥사이드 층의 제거는 2 개의 상이한 화학물질들을 사용하는 2 단계들을 사용하는 것을 수반한다. 에칭으로 지칭되는, 제 1 단계에서, 맨드릴의 하부 층들 및 ESL 재료들을 완전히 노출하지 않고, 대부분의 주석 옥사이드 층이 수평 표면들로부터 통상적으로 제거된다. 따라서, 일부 실시예들에서, 주 에칭의 에칭 화학물질은 선택적일 필요는 없다. 일부 실시예들에서, 주 에칭은 염소-기반 화학물질을 사용하여 기판을 처리함으로써 수행된다 (예를 들어, BCl3/Cl2 플라즈마 에칭). 주 에칭이 SnO 막을 에칭 스루 (etch through) 한 후 또는 직전에, 에칭 화학물질이 오버에칭 (over etch) 화학물질로 스위칭된다. 주 에칭을 위한 엔드포인트가 맨드릴 재료 또는 ESL 재료가 노출되게 될 때를 시그널링하는, 광학적 프로브를 사용하여 검출될 수 있다. 선택적인 오버에칭 화학물질은 맨드릴 및 ESL의 재료들을 실질적으로 에칭하지 않고 남아 있는 주석 옥사이드 막을 제거하지 않도록 사용되고 상기 기술되었다.
다음에, 맨드릴들 (101) 은 도 1d에 도시된 바와 같이, 노출된 주석 옥사이드 스페이서들 (101) 및 노출된 ESL 층 (103) 을 남기면서 기판으로부터 제거되었다. 맨드릴들의 제거는 맨드릴 재료를 선택적으로 에칭하는 에칭 화학물질에 기판을 노출함으로써 수행된다. 따라서, 이 단계에서 주석 옥사이드의 에칭 레이트에 대한 맨드릴 재료의 에칭 레이트의 비는 1보다 크고, 보다 바람직하게 1.5보다 크다. 또한, 이 단계에서 사용된 에칭 화학물질은, 일부 실시예들에서, ESL 재료에 상대적으로 맨드릴 재료를 선택적으로 에칭해야 한다. 다양한 에칭 방법들이 사용될 수 있고, 특정한 화학물질의 선택은 맨드릴 재료 및 ESL 층의 재료에 종속된다. 맨드릴이 실리콘 옥사이드로 커버된 비정질 실리콘으로 이루어질 때, 불소-기반 화학물질 (예를 들어, NF3) 이 또는 이들을 커버하는 SiO2 층과 함께 실리콘 맨드릴들 (101) 을 제거하도록 사용될 수도 있다. 이 화학물질은 주석 옥사이드에 선택적이다.
실리콘 맨드릴 제거를 위한 또 다른 옵션은 HBr과 O2의 혼합물로 형성된 플라즈마의 사용이다. 일부 실시예들에서, 에칭이 시작되기 전에, 박형의 실리콘 옥사이드 보호 층이 실리콘 맨드릴들의 표면으로부터 제거된다. 이는 플루오르화탄소를 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 짧게 노출함으로써 이루어질 수 있다. 맨드릴들로부터 보호 실리콘 옥사이드 층의 제거 후, 실리콘이 선택적으로 에칭된다. 일부 실시예들에서, 이 단계에서 기판에 대해 상대적으로 작은 RF 바이어스를 사용하거나, 외부 바이어스가 전혀 없는 것이 바람직하다. 외부 바이어스가 사용되지 않으면, 기판의 자가 바이어스 (10 내지 20 V) 가 충분하다. 바이어스가 없거나 저 바이어스 조건들 하에서, HBr/O2 플라즈마는 주석 옥사이드 및 실리콘 옥사이드의 존재시 실리콘을 선택적으로 에칭할 것이다. 이 에칭은 실리콘-함유 화합물들을 포함하는 ESL의 존재시 수행될 수 있다.
맨드릴이 탄소-함유 재료 (예를 들어, 탄소 또는 포토레지스트) 일 때, 맨드릴은 산소-기반 에칭을 사용하여 선택적으로 제거될 수 있다. 이 화학물질은 주석 옥사이드에 선택적이고 실리콘-함유 화합물들로 구성된 ESL, 및 금속 옥사이드 ESL의 존재시 사용될 수 있다.
맨드릴이 금속 옥사이드 (예를 들어, 티타늄 옥사이드, 텅스텐 옥사이드, 지르코늄 옥사이드, 하프늄 옥사이드, 탄탈룸 옥사이드) 일 때, 기판은 주석 옥사이드에 상대적으로 맨드릴을 선택적으로 제거하도록 염소-기반 에칭 화학물질 (예를 들어, 플라즈마의 BCl3/Cl2) 을 사용하여 처리될 수도 있다. 이 화학물질은 실리콘-함유 화합물들 (예를 들어, SiO2, SiN, SiC) 을 함유하는 ESL의 존재시 사용될 수 있다.
다음에, 노출된 ESL 막 (103) 이 주석 옥사이드 스페이서들 (109) 에 의해 보호되지 않은 모든 위치들에서 아래에 놓인 타깃 층 (105) 을 노출하도록 에칭된다. 발생되는 구조체가 도 1e에 도시된다. 이 단계에서 사용되는 에칭 화학물질은 주석 옥사이드의 존재시 ESL 재료를 선택적으로 에칭한다. 달리 말하면, 주석 옥사이드의 에칭 레이트에 대한 ESL 재료의 에칭 레이트의 비는 1보다 크고, 보다 바람직하게 1.5보다 크다. 이 단계에서 사용된 특정한 타입의 화학물질은 ESL 재료의 타입에 종속될 것이다. 실리콘-함유 화합물들 (예를 들어, 실리콘 옥사이드 및 실리콘 옥사이드 기반 재료들) 이 사용될 때, 선택적인 에칭이 플루오르화탄소를 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 노출함으로써 달성될 수 있다. 예를 들어, ESL 막은 CF4, C2F6, 및 C3F8 중 하나 이상을 포함하는 프로세스 가스로 형성된 플라즈마에 의해 에칭될 수 있다. ESL이 금속 옥사이드 층 (예를 들어, 티타늄 옥사이드, 텅스텐 옥사이드, 또는 지르코늄 옥사이드) 일 때, 이는 주석 옥사이드의 존재시 염소-기반 에칭 화학물질 (예를 들어, 플라즈마의 BCl3/Cl2) 을 사용하여 선택적으로 에칭될 수 있다.
다음 단계에서, 타깃 층 (105) 은 하부 층 (107) 을 노출하기 위해, ESL 막 (103) 에 의해 보호되지 않는 모든 위치들에서 에칭된다. 주석 옥사이드 스페이서들 (109) 은 또한 이 에칭 단계에서 제거되어 도 6에 도시된 패터닝된 구조체를 제공한다. 일부 실시예들에서, 이 단계에 사용된 에칭 화학물질은 타깃 재료 및 주석 옥사이드 스페이서 재료 모두를 제거하도록 선택된다. 다른 실시예들에서, 상이한 화학물질들을 사용하는 2 개의 상이한 에칭 단계들은 각각 타깃 층 (105) 을 패터닝하고 주석 옥사이드 스페이서들 (109) 을 제거하도록 사용될 수 있다. 다수의 에칭 화학물질들이 타깃 층의 화학물질에 따라 사용될 수 있다. 일 실시예에서 타깃 층 (105) 은 금속 나이트라이드 층 (예를 들어, TiN) 층이다. 이 실시예에서, 금속 나이트라이드 층이 에칭될 수도 있고, 주석 옥사이드 스페이서들이 Cl2 및 탄화수소 (예를 들어, CH4) 를 포함하는 프로세스 가스로 형성된 플라즈마에 기판을 노출함으로써 단일 에칭 화학물질을 사용하여 제거될 수 있다. 일반적으로, 주석 옥사이드 스페이서들은 상기 기술된 임의의 주석 옥사이드 에칭 방법들을 사용하여 제거될 수 있다.
스페이서들의 형성 동안 직면하는 문제들 중 하나는 하단부의 스페이서의 폭과 상단부의 스페이서의 폭 간 차인, 스페이서의 푸팅 (footing) 이다. 이상적으로, 스페이서는 곧아야 한다. 주석 옥사이드 스페이서들이 티타늄 옥사이드 스페이서들에 대해 실험적으로 비교되었다. 주석 옥사이드 스페이서들에 대한 H2 플라즈마 에칭의 사용으로, 푸팅이 1 ㎚보다 작게 상당히 감소될 수 있다는 것이 도시되었다. 그러나, 티타늄 옥사이드는 H2 플라즈마에 의해 전혀 에칭될 수 없다. 티타늄 옥사이드 스페이서가 HBr/N2/아르곤 플라즈마를 사용하여 에칭될 때, 이의 푸팅은 보다 큰 스페이서 높이 및 CD 손실을 희생하여 2.4 ㎚만 제거되었다.
또한, 실리콘 옥사이드 (TOX) 에 대한 ALD-증착된 티타늄 옥사이드의 에칭 선택도는 HBr/N2/아르곤 플라즈마 에칭을 위해 TOX에 대한 ALD-증착된 주석 옥사이드의 에칭 선택도보다 낮게 입증되었다. 구체적으로, 약 10:1의 선택도로 TOX의 존재시 이 화학물질을 사용하여 티타늄 옥사이드가 에칭되는 한편, 주석 옥사이드는 100:1보다 큰 선택도로 에칭되었다. H2 플라즈마를 사용하여 티타늄 옥사이드는 전혀 에칭되지 않는 한편, 주석 옥사이드는 TOX의 존재시 100:1보다 큰 선택도로 에칭되었다. BCl3/Cl2/He 플라즈마를 사용하여 티타늄 옥사이드는 약 5:1 (티타늄 옥사이드 대 TOX) 의 선택도로 에칭되는 한편, 주석 옥사이드는 약 4:1 (주석 옥사이드 대 TOX) 의 선택도로 에칭되었다. (H2-기반 및 HBr-기반 모두) 수소-기반 에칭 화학물질들은 티타늄 옥사이드를 사용하여 달성될 수 없는 50:1보다 큰 그리고 80:1보다 큰 실리콘 옥사이드에 대한 매우 높은 에칭 선택도들을 제공한다.
일부 실시예들에서, 도 1a 내지 도 1f 및 도 2를 참조하여 본 명세서에 기술된 방법들은 수정되고 맨드릴들의 측벽들에서 주석 옥사이드 층 위에서 패시베이션 층의 사용을 수반한다. 패시베이션 층의 목적은 수평 표면들로부터의 주석 옥사이드 제거 단계 동안 측벽들에서 주석 옥사이드의 에칭을 최소화하는 것이다. 패시베이션 층의 부재시, 측벽들의 주석 옥사이드는 스페이서 CD (critical dimension) 변동을 야기할 수도 있는, 측방향으로 일관되지 않게 에칭될 수도 있다. 패시베이션 층의 사용은 이 측방향 에칭을 방지하거나 최소화할 수 있고 스페이서들 사이에서 보다 일관된 거리를 발생시킬 수 있다. 이에 더하여, 패시베이션 층의 사용은 스페이서들의 상단 코너부들의 부식을 방지할 수 있어서, 보다 직사각형 형상들을 갖는 스페이서들을 야기한다. 또한, 측벽들에서 패시베이션 층의 사용은 기판에서 바이어스에 의해 하향 구동되는 보다많은 가용 에칭 종 (예를 들어, 플라즈마의 이온들) 이 있기 때문에, 주석 옥사이드 층의 하단 경사부 또는 푸팅의 보다 손쉬운 에칭을 가능하게 한다. 패시베이션 층은 결국 스페이서 CD가 유지될 수 있도록, 수혹하는 에칭 단계들에서 부분적으로 또는 완전히 소모될 수도 있다.
패시베이션 층의 재료는 수평 표면들로부터 주석 옥사이드의 제거를 위해 사용되는 특정한 에칭 화학물질에 보다 내성이 있도록 선택된다. 일부 실시예들에서, 패시베이션 재료는 예를 들어 PECVD에 의해 증착될 수 있는, SiO2, SiN, 또는 SiC와 같은 실리콘-함유 화합물이다. 다른 실시예들에서, 패시베이션 재료는 이하에 기술된 바와 같이, (예를 들어, 탄화수소 전구체를 사용하여 증착된) 탄소이다. 다른 실시예들에서, 패시베이션 재료는 주석-함유 화합물, 예컨대 주석 나이트라이드 (SnN), 주석 브로마이드 (SnBr), 또는 주석 플루오라이드 (SnF) 이다. 일부 실시예들에서, 이들 화합물들은 주석 옥사이드의 외측 부분을 주석-함유 패시베이션 재료로 변환함으로써 형성된다. 예를 들어, 주석 옥사이드는 기판을 플라즈마의 질소-함유 화합물 (예를 들어, N2 플라즈마) 에 노출함으로써 주석 나이트라이드로 변환될 수 있다. 주석 브로마이드는 기판을 브롬-함유 화합물 (예를 들어, HBr) 에 노출함으로써 형성될 수도 있다. 주석 플루오라이드는 기판을 플라즈마의 불소-함유 화합물 (예를 들어, NF3 플라즈마 또는 플루오르화탄소 플라즈마) 에 노출함으로써 형성될 수도 있다. SnBr 및 SnF 증착 동안 조건들은 에칭을 최소화하는 것과 같이 조정된다. 예를 들어, 반응은 기판을 바이어싱하지 않고 또는 SnBr 및 SnF의 제거를 최소화하기 위해 저 바이어스로 수행될 수도 있다. 패시베이션 층은 통상적으로 약 1 내지 5 ㎚의 두께로 형성된다.
도 3a 내지 도 3e는 패시베이션 층을 사용하여 프로세싱 동안 기판의 일부의 개략적인 단면도를 제공한다. 도 4는 이러한 프로세스를 위한 프로세스 흐름도를 제공한다. 도 4를 참조하면, 프로세스는 도 1a 및 도 1b를 참조하여 기술된 것과 동일한 방식으로, 복수의 돌출하는 피처들을 갖는 기판을 제공함으로써 4401에서 시작되고 돌출하는 피처들의 측벽들 및 수평 표면들 상에 주석 옥사이드를 증착함으로써 4403으로 진행된다. 도 1b에 도시된 기판이 또한 타깃 층은 층 (301) 이고, ESL은 303이고, 맨드릴은 305이고, 주석 옥사이드 층은 307인, 도 3a에 예시된다. 일반적으로 층들의 재료들은 도 1a 내지 도 1f를 참조하여 기술된 실시예와 동일할 수도 있다. 도 3a에 예시된 실시예에서, 맨드릴 (305) 은 실리콘 옥사이드 (SiO2) (302) 의 외측 층을 갖는 실리콘 (Si) 맨드릴이지만, 기술된 프로세스 시퀀스는 탄소-함유 맨드릴들 및 금속 옥사이드 맨드릴들을 포함하는 다양한 맨드릴 재료들과 함께 사용될 수 있다는 것이 이해된다. 도 4를 참조하면, 주석 옥사이드 층이 증착된 후, 프로세스는 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 위에 패시베이션 층을 형성함으로써 4405로 이어진다. 발생되는 구조체는, 돌출하는 피처의 측벽들 상의 패시베이션 층 (309) 을 도시하는 도 3c에 도시된다. 도시된 실시예에서, 패시베이션 층은 수평 표면들 상에 존재하지 않는다.
이러한 패시베이션 층은 일부 실시예들에서, 먼저 (a) 맨드릴의 측벽들 및 수평 표면들 모두 위에 패시베이션 재료 (예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 카바이드, 또는 탄소) 를 컨포멀하게 증착하고, 이어서 (b) (예를 들어, 에칭 후에 측벽에서 패시베이션 층 재료의 적어도 50, 또는 적어도 80 ％가 남도록) 측벽들로부터 패시베이션 층을 완전히 제거하지 않고 수평 표면들로부터 패시베이션 층을 완전히 제거함으로써 형성될 수 있다.
패시베이션 재료가 실리콘-함유 화합물이면, 플루오르화탄소-기반 에칭을 사용하여 주석 옥사이드에 선택적으로 수평 표면들로부터 에칭될 수 있다. 패시베이션 재료가 탄소-함유 재료이면 주석 옥사이드에 선택적으로 산소-기반 에칭을 사용하여, 또는 수소-함유 가스 (예를 들어, H2) 로 형성된 플라즈마에 대한 짧은 노출을 사용하여 수평 표면들로부터 제거될 수 있다. 일부 실시예들에서, 주석-함유 패시베이션 재료들은 주석 옥사이드 에칭에 사용된 것과 동일한 화학물질을 사용하여, 수평 표면들로부터 재료의 제거를 용이하게 하는 기판에서 충분한 바이어스의 사용으로 수평 표면들로부터 제거된다. 예를 들어, 프로세스는 수평 표면들로부터 주석-함유 패시베이션 재료를 제거하기 위해 제 1 바이어스를 사용하여 플라즈마 에칭이 시작될 수도 있고, 이어서 프로세스가 주 주석 옥사이드 에칭으로 이행함에 따라, 바이어스는 감소되거나 턴오프될 수도 있다. 일부 실시예들에서, 염소-기반 화학물질 (예를 들어, BCl3/Cl2 플라즈마) 이 수평 표면들로부터 패시베이션 재료 및 주석 옥사이드의 에칭 동안 사용된다.
다음에, 동작 4407을 참조하면, 프로세스는 맨드릴의 측벽들에서 주석 옥사이드를 완전히 제거하지 않고 맨드릴의 수평 표면들로부터 주석 옥사이드를 완전히 제거하는 것으로 이어진다. 이 에칭은 본 명세서에 기술된 임의의 적합한 주석 옥사이드 에칭 화학물질들을 사용하여, 예컨대 수소-기반 에칭 (예를 들어, H2 플라즈마), 염소-기반 에칭 (예를 들어, 플라즈마의 Cl2 및/또는 BCl3), HBr 플라즈마 에칭 또는 이들 에칭들의 임의의 조합을 사용하여, 수행될 수 있다. 도 3d 및 도 3e에 도시된 실시예에서, 이러한 에칭은 2 단계들로 수행된다. 제 1 단계에서, 맨드릴의 상단부에 노출된 실리콘 옥사이드 외측 맨드릴 재료 및 맨드릴의 하단 코너부들에서 과도한 주석 옥사이드를 갖는, 도 3c에 도시된 구조체를 제공하기 위해, 염소-기반 에칭 (예를 들어, 플라즈마의 BCl3 및 Cl2) 을 사용하여 수평 표면들로부터 대부분의 주석 옥사이드가 에칭된다. 다음에, 과도한 주석 옥사이드는 수소-기반 오버에칭 화학물질 (예를 들어, 플라즈마의 H2) 로 에칭되어, 도 3d에 도시된 구조체를 제공한다. 다음에 맨드릴 재료는 도 1a 내지 도 1f를 참조하여 이전에 기술된 바와 같이, 스페이서들 307을 남기면서, 선택적으로 에칭되고 제거된다. 도시된 실시예에서 맨드릴 에칭 화학물질은 또한 패시베이션 층 (309) 을 제거하여, 도 3e에 도시된 구조체를 유도한다. 도 1d 및 도 1f를 참조하여 이전에 기술된 바와 같이 ESL의 후속하는 프로세싱이 이어질 수 있다.
하나 이상의 특정한 예에서, 층 (301) 은 TiN이고, ESL (303) 은 실리콘 옥사이드 층이고; 맨드릴 (305) 은 실리콘 옥사이드 외측 층 (302) 으로 커버된 실리콘 (Si) 이고, 그리고 층 (307) 은 주석 옥사이드이다. 이 예를 참조하면, 프로세싱 방법은: 실리콘 옥사이드 층, 및 복수의 실리콘 돌출부들을 갖는, 기판을 제공하는 단계로서 실리콘 돌출부들은 천연 실리콘 옥사이드로 커버되는, 지판 제공 단계, 이어서 (예를 들어, ALD에 의해) 기판 위에 주석 옥사이드 층을 컨포멀하게 증착하는 단계 및 돌출하는 피처들의 측벽들 상의 주석 옥사이드 위에만 실리콘 옥사이드 패시베이션 층 (예를 들어, 1 내지 2 ㎚ 두께) 을 형성하는 단계를 포함한다. 패시베이션 층이 형성된 후, 방법은 에칭 수평 표면들로부터 돌출하는 피처들의 측벽들에 존재하는 주석 옥사이드를 완전히 제거하지 않고 주석 옥사이드를 에칭하는 단계가 이어진다. 이 예에서, 에칭은 주 (벌크) 에칭 (예를 들어, Cl2/BCl3 플라즈마 에칭) 이어서 오버에칭을 사용하여 수행되고, 오버에칭은 예를 들어 푸팅을 감소시키기 위해 사용되는 수소 플라즈마 에칭일 수도 있다. 에칭 후에 방법은 주석 옥사이드 스페이서들을 제거하지 않고 실리콘 맨드릴들을 제거함으로써 계속된다. 측벽들 상의 실리콘 옥사이드 패시베이션 층은 먼저 주석 옥사이드 위에 실리콘 옥사이드를 (예를 들어, PECVD, 또는 ALD에 의해) 컨포멀하게 증착하고, 이어서 수평 표면들로부터 실리콘 옥사이드를 (예를 들어, 플루오르화탄소 플라즈마에 의해) 선택적으로 에칭함으로써 형성될 수 있다는 것을 주의한다. 이 시퀀스는 BCl3/Cl2 플라즈마 주 에칭 이어서 수평 표면들로부터 주석 옥사이드 제거를 위해 H2 플라즈마 오버에칭을 사용하여 실험적으로 테스트되었다. 이 실험적으로 테스트된 예에서, 주 에칭 후에, CD 손실은 0 ㎚이고; 푸팅은 약 6 ㎚이고, 실리콘 옥사이드 ESL 내로 에칭량은 0 ㎚이다. 오버에칭 후, CD 손실, 푸팅, 및 실리콘 옥사이드 ESL 내로 에칭은 모두 0 ㎚이다.
또 다른 특정한 예에서, 주석 옥사이드의 외측 부분으로부터 형성된 주석 나이트라이드가 패시베이션 재료로서 사용된다. 일부 실시예들에서, 주석 옥사이드 스페이서들의 형성 동안 주석 나이트라이드 패시베이션 층을 사용하여 주석 옥사이드의 측벽들을 패시베이팅하여, 스페이서의 변동을 감소시키는 것이 바람직하다. 일부 실시예들에서, 방법은: (a) 실리콘 옥사이드 층, 및 복수의 실리콘 돌출부들을 갖는 기판을 제공하는 단계, 실리콘 돌출부들은 천연 실리콘 옥사이드로 커버됨; (b) 기판 위에 주석 옥사이드 층을 (예를 들어, ALD에 의해) 컨포멀하게 증착하는 단계; (c) 돌출하는 피처들의 측벽들 상의 주석 옥사이드 위에만 박형 주석 나이트라이드 패시베이션 층을 형성하는 단계; (d) 돌출하는 피처들의 측벽들 위에 존재하는 주석 옥사이드를 완전히 제거하지 않고 주석 옥사이드 수평 표면들로부터 에칭하는 단계 (예를 들어, 주 (벌크) 에칭 (예를 들어, Cl2/BCl3 에칭) 및 오버에칭의 조합을 사용하여, 오버에칭은 푸팅을 감소시키도록 사용되는, 예를 들어 수소 플라즈마 에칭일 수도 있다); 및 (d) 주석 옥사이드 스페이서들을 제거하지 않고 실리콘 맨드릴들을 제거하는 단계를 포함한다. 측벽들 상의 주석 나이트라이드 패시베이션 층은 전체 주석 옥사이드 층 위에 패시베이션 층을 컨포멀하게 형성하고, 이어서 수평 표면들로부터 주석 나이트라이드를 선택적으로 제거함으로써 형성될 수 있다. 일부 실시예들에서, 주석 나이트라이드 층은 질소-함유 플라즈마로 노출된 주석 옥사이드 층을 처리함으로써 형성된다. 예를 들어, 플라즈마는 질소-함유 가스, 예컨대 N2 또는 NH3로 형성될 수도 있다. 플라즈마는 (기판을 하우징하는 동일한 장치 칸 내에 형성된) 직접 또는 (상이한 장치 또는 장치 칸에서 형성되고 기판을 하우징하는 칸으로 피딩되는) 리모트일 수도 있다. 일부 실시예들에서, 이 질화 처리는 주석 옥사이드 층 증착에 사용되는 동일한 프로세스 챔버 내에서 수행된다. 다른 실시예들에서, 질화는 상이한 장치에서 수행된다. 일부 실시예들에서, 질화 플라즈마 처리는 약 5 초 미만 동안 수행된다. 주석 나이트라이드의 컨포멀한 층을 형성하는 또 다른 방법은 컨포멀한 주석 옥사이드 층 위에 주석 나이트라이드의 증착이다. 주석 나이트라이드는, 예를 들어, ALD 또는 CVD에 의해 증착될 수 있다. 일부 실시예들에서, ALD 증착은 기판을 주석-함유 전구체를 콘택트시키는 단계 및 기판의 표면 상에 주석-함유 층 형성, 이어서 질소-함유 플라즈마를 사용한 처리를 수반하고, 프로세스는 목표된 두께의 패시베이션 층을 구축하기 위해 필요한만큼 다수 회 반복된다. 컨포멀한 주석 나이트라이드 층이 형성된 후, 주석 나이트라이드는 수평 표면들로부터 에칭되어, 측벽들 상에 주석 나이트라이드만을 남긴다. 일부 실시예들에서, 이 에칭의 화학물질은 주 에칭의 화학물질과 동일하지만, 주 에칭보다 수직으로 이방성이도록, 기판 바이어스를 사용하여 수행된다. 예를 들어, 주석 나이트라이드는 기판 바이어스와 Cl2/BCl3 플라즈마 에칭을 사용하여 수평 표면들로부터 제거될 수 있다. 다음에, Cl2/BCl3 주 에칭이 이어지고 (예를 들어, 기판 바이어스를 사용하지 않거나 수평 표면들로부터 주석 나이트라이드 제거 동안 사용된 것보다 낮은 바이어스를 사용하여), H2 오버에칭이 이어진다. 주석 나이트라이드는 주 에칭 프로세스 동안 측벽들에서 주석 옥사이드에 우수한 보호를 제공한다. 패시베이션 층으로서 주석 나이트라이드의 사용은 실험적으로 테스트되었고 맨드릴들의 측벽들 상의 주석 옥사이드의 두께는 주석 나이트라이드 패시베이션 층이 사용되는 경우들, 주석 옥사이드 질화 없이 프로세싱된 동일한 구조체에서보다 크다.
하드마스크 적용예들
일부 실시예들에서, 주석 옥사이드 막들이 하드마스크들로서 사용된다. 주석 옥사이드 하드마스크들은 리세스된 피처들의 하단부들에서 노출된 재료가 있는, 리세스된 피처들을 갖는 기판을 형성하도록 패터닝될 수 있다. 이어서 기판은 주석 옥사이드 하드마스크의 존재시 프로세싱될 수 있다. 일부 실시예들에서, 프로세싱은 리세스된 피처들의 하단부들에서 노출된 재료의 에칭을 수반한다. 다른 실시예들에서, 프로세싱은 재료를 리세스된 피처들 내로 증착하는 단계를 수반할 수도 있다. 다른 실시예들에서, 프로세싱은 리세스된 피처들의 하단부들에서 노출된 재료를 화학적으로 개질하는 단계를 수반할 수도 있다.
패터닝된 주석 옥사이드 층들은 다양한 방법들을 사용하여 형성될 수 있다. 일 실시예에서 패터닝된 주석 옥사이드 막이 포토리소그래픽 패터닝을 사용하여 형성된다. 방법은, 일 실시예에서, 기판 상에 형성된 블랭킷 주석 옥사이드 층을 갖는 기판을 제공하는 단계 및 블랭킷 주석 옥사이드 층 위에 패터닝된 포토레지스트 층을 형성하는 단계를 수반한다. 일부 실시예들에서, 주석 옥사이드 층 위의 패터닝된 포토레지스트 층은 주석 옥사이드 층의 직상에 콘택트하여 형성된다. 다른 실시예들에서, 주석 옥사이드의 층과 포토레지스트 사이에 하나 이상의 중간 하드마스크 층들이 있을 수도 있다. 표준 포토리소그래픽 기법들을 사용하여 포토레지스트 층이 증착되고 패터닝된 후, 포토레지스트로부터의 패턴이 주석 옥사이드 층 상으로 전사되고, 즉, 노출된 주석 옥사이드 층이 에칭된다. 일부 실시예들에서, 주석 옥사이드 층은 노출된 포토레지스트의 존재시 선택적인 에칭, 예컨대 수소-기반 에칭 (예를 들어, 플라즈마의 H2) 을 사용하여 에칭된다. 중간 하드마스크들이 주석 옥사이드의 층과 포토레지스트 사이에 존재하면, 포토레지스트로부터의 패턴은 먼저 이들 중간 하드마스크들 (예를 들어, SOG와 같은 실리콘-함유 화합물을 포함하는 마스크, 또는 탄소 마스크) 로 전사되고 이어서 주석 옥사이드로 전사된다. 일부 실시예들에서, 주석 옥사이드 층은 또 다른 중간 하드마스크 재료 (예를 들어, 실리콘-함유 화합물 또는 탄소) 의 존재시 적합한 선택적인 화학물질, 예컨대 수소-기반 에칭 및/또는 염소-기반 에칭을 사용하여 에칭된다.
도 5a 내지 도 5c는 프로세싱을 겪는 주석 옥사이드 마스크를 갖는 기판의 개략적인 단면도들을 예시한다. 도 6은 주석 옥사이드 하드마스크를 갖는 기판의 프로세싱을 위한 프로세스 흐름도를 제공한다. 동작 601에서, 패터닝된 주석 옥사이드 층을 갖는 기판이 제공된다. 주석 옥사이드 층은 상기 기술된 바와 같은 포토리소그래픽 기법들을 사용하여 또는 도 1a 내지 도 1d를 참조하여 기술되는, 주석 옥사이드 스페이서들을 형성하기 위해 사용되는 프로세스 시퀀스를 사용하여 패터닝될 수도 있다. 이러한 기판의 일 예가, 기판이 서브층 (51), 서브층 (51) 과 패터닝된 주석 옥사이드 층 (55) 사이에 존재하는 층 (53) 을 포함하는 도 5a에 도시된다. 기판의 노출된 부분은 주석 옥사이드 층 (55) 내에 형성된 리세스된 피처들을 포함한다. 재료의 층 (53) 이 리세스된 피처들의 하단부들에서 노출된다. 도시된 실시예에서 패터닝된 주석 옥사이드 층 (55) 의 상단부 상에 부가적인 재료가 없지만, 다른 실시예들에서, 주석 옥사이드 (55) 의 상단부 상에 존재하는 중간 하드마스크들로부터 포토레지스트 또는 재료가 있을 수도 있다.
다음에, 동작 603에서, 기판은 주석 옥사이드 층 (55) 의 존재시 프로세싱된다. 프로세싱은, 예를 들어, 노출된 재료 (53) 의 에칭, 재료의 리세스된 피처들 내로 증착, 또는 노출된 재료 (53) 의 화학적 개질을 수반할 수도 있다. 재료 (53) 의 에칭은 주석 옥사이드 층 (55) 의 패턴에 의해 규정된 리세스된 피처들이 층 (53) 내에 형성된 도 5b에 예시된다. 다양한 선택적인 에칭 화학물질들이 주석 옥사이드 (55) 의 존재시 재료의 층 (53) 을 에칭하기 위해 사용될 수 있다. 예를 들어, 층 (53) 이 실리콘-함유 재료일 때, 이는 주석 옥사이드의 존재시 불소-기반 화학물질을 사용하여 선택적으로 에칭될 수도 있다. 예를 들어 실리콘-함유 화합물들, 예컨대 실리콘 옥사이드, 실리콘 나이트라이드 및 실리콘 카바이드가 플루오르화탄소 플라즈마 화학물질을 사용하여 에칭될 수 있다. 층 (53) 이 탄소-함유 층 (예를 들어, 비정질 탄소) 일 때, 본 명세서에 기술된 바와 같이, 산소-기반 화학물질을 사용하여 선택적으로 에칭될 수도 있다. 층 (53) 이 금속 옥사이드 층 (예를 들어, 티타늄 옥사이드, 지르코늄 옥사이드, 탄탈룸 옥사이드, 하프늄 옥사이드) 이면, 주석 옥사이드의 존재시, 본 명세서에 기술된 바와 같이 염소-기반 화학물질 (예를 들어, 플라즈마의 BCl3/Cl2) 을 사용하여 선택적으로 에칭될 수도 있다. 서브층 (51) 의 층 (51) 의 재료와 상이하고, 층 (51) 은 층 (53) 의 에칭 동안 실질적으로 에칭되지 않는다. 도 5b에 도시된, 발생되는 구조체는 층 (55 및 53) 내에 형성된 리세스된 피처들 및 리세스된 피처들의 하단부들 서브층 (51) 의 노출된 재료를 갖는다.
다음에, 동작 603에서 주석 옥사이드 재료 (55) 가 제거되어 패터닝된 층 (53) 이 서브층 (51) 위에 존재하는, 도 5c에 도시된 구조체를 제공한다. 일부 실시예들에서, 이 시퀀스는 또한 일부 실시예들에서, SiN 층, 금속 나이트라이드 (예를 들어, TiN, 또는 TaN), 또는 금속 층인, 서브층 (51) 을 패터닝하도록 사용된다. 주석 옥사이드의 제거는 바람직하게 층 (53) 및 층 (51) 모두의 재료에 선택적인 화학물질을 사용하여 수행된다. 예를 들어, 이들 재료들이 실리콘-함유 재료들, 탄소-함유 재료들, 금속 옥사이드들, 금속 나이트라이드들, 또는 금속들일 때 선택적인 수소-기반 에칭 (예를 들어, H2 플라즈마 에칭이 사용될 수도 있다). 또한, 일부 실시예들에서, 층 (53 및 51) 의 재료가 실리콘-함유 재료들 또는 탄소-함유 재료들일 때 염소-기반 에칭 (예를 들어, 플라즈마의 BCl3/Cl2) 이 채용될 수도 있다.
주석 옥사이드 하드마스크를 사용하는 프로세스 플로우의 일 구체적인 예에서, 서브층 (51) 은 SiN 층, 또는 금속 층이고, 층 (53) 은 실리콘 옥사이드이다. 프로세스는 SiN 또는 금속 층 (51) 위에 실리콘 옥사이드의 노출된 층을 갖는 평면형 기판을 제공함으로써 시작된다. 다음에, 블랭킷 주석 옥사이드 층이 실리콘 옥사이드 위에 증착되고, 이어서 주석 옥사이드가 패터닝되어 (예를 들어, 포토리소그래픽 패터닝을 사용하여), 도 5a에 도시된 구조체를 유도한다. 다음에, 노출된 실리콘 옥사이드는 예를 들어, 플루오르화탄소 플라즈마를 사용하여 주석 옥사이드에 상대적으로 선택적으로 에칭되어, 도 5b에 도시된 구조체를 유도한다. 다음에, 주석 옥사이드가 예를 들어, 수소 플라즈마 에칭을 사용하여 스트립핑되고 (stripped) (제거되고), 도 5c에 도시된 구조체를 유도한다.
주석 옥사이드 중간 층. 또 다른 하드마스크 구현예에서, 주석 옥사이드는 탄소 층 또는 또 다른 재료의 패터닝을 위해 중간 하드마스크 (중간 층) 로서 사용된다. 일 실시예에서, 기판이 제공되고, 기판은 탄소-함유 층 상 (예를 들어, 비정질 탄소 층 상) 에 형성된 패터닝된 주석 옥사이드의 층을 포함하고, 기판은 리세스된 피처들의 하단부들에 노출된 탄소-함유 재료를 갖는 복수의 리세스된 피처들을 포함한다. 다음에, 노출된 탄소-함유 재료는 주석 옥사이드의 존재시 탄소-함유 층 내에 리세스된 피처들을 형성하도록 선택적으로 에칭된다. 적합한 선택적인 에칭 화학물질들은 수소-기반 에칭 화학물질 (예를 들어, 플라즈마의 H2, 및 플라즈마의 HBr) 및 염소-기반 에칭 화학물질 (예를 들어, 플라즈마의 BCl3 및/또는 Cl2) 을 포함한다. 일 적합한 프로세스 시퀀스는 도 5d 내지 도 5g에 도시된 기판 단면도들에 예시된다. 도 5d에 도시된 기판은 서브층 (51) (예를 들어, 비정질 실리콘 또는 본 명세서에 기술된 임의의 타깃 층들), 서브층 (51) 위에 존재하는 탄소-함유 재료 (예를 들어, 비정질 탄소) 의 블랭킷 층 (53) 및 탄소-함유 층 (53) 위에 존재하는 블랭킷 주석 옥사이드 층 (55) 을 포함한다. 기판은 주석 옥사이드 층 (55) 위의 패터닝된 포토레지스트 층 (57), 그리고 포토레지스트 (57) 와 주석 옥사이드 층 (55) 사이의 하부층 (56) 을 더 포함하고, 하부층은 예를 들어, SOG일 수도 있다. 하부층 (56) 은 기판의 표면 상의 패터닝된 포토레지스트 층 (57) 내에 형성된 리세스된 피처들에서 노출된다. 포토레지스트의 패턴은 포토레지스트의 존재시, 예를 들어, 플루오르화탄소-기반플라즈마 에칭에 의해 하부층을 선택적으로 에칭함으로써 하부층 (56) 으로 전사된다. 에칭은 도 5e에 도시된 바와 같이, 리세스된 피처들의 하단부들에서 주석 옥사이드 층 (55) 을 노출시킨다. 다음에, 주석 옥사이드는 바람직하게 하부층 재료에 선택적인 에칭을 사용하여 패터닝된다. 예를 들어, 주석 옥사이드는 수소-기반 에칭 또는 염소-기반 에칭을 사용하여 에칭될 수도 있다. 도 5f에 도시된 발생되는 구조체에서, 패턴은 포토레지스트로부터 주석 옥사이드 층으로 전사되고 탄소-함유 층 (53) 은 리세스된 피처들의 하단부들에서 노출된다. 다음에, 프로세스는 노출된 탄소-함유 층 (53) 의 에칭으로 이어진다. 바람직하게, 주석 옥사이드에 선택적인 화학물질이 사용된다. 예를 들어, 노출된 탄소-함유 층 (53) 은 산소-기반 에칭에 의해 에칭될 수도 있다 (예를 들어, 탄소는 산소-함유 가스로 형성된 플라즈마에 의해 에칭될 수 있다). 남아 있는 포토레지스트는 또한 이 단계에서 제거될 수도 있다. 이 에칭 후에 획득된 구조체가 도 5g에 도시된다. 프로세스는 주석 옥사이드 (55) 의 제거 및 노출된 서브층 (51) 의 후속하는 프로세싱으로 이어질 수도 있다.
중간 층 실시예의 또 다른 구현예는 도 5h 내지 도 5k에 도시된다. 이 시퀀스는 도 5d 내지 도 5g를 참조하여 기술된 시퀀스와 유사하지만, 하부층 (56) 을 사용하지 않고 수행되었다. 이 시퀀스에서, 패터닝된 포토레지스트 (57) 는 주석 옥사이드 층 (55) 직상에 형성되고, 포토레지스트의 존재시 주석 옥사이드 에칭 (예를 들어, 수소-기반 에칭 (H2 또는 HBr) 을 사용하여) 또는 염소-기반 에칭이 이어진다. 이어서 프로세스는 주석 옥사이드 중간 층 (55) 으로부터 탄소-함유 층 (53) 으로 패턴을 전사하는 것으로 이어지고, 층 (53) 은 스스로 하부 층 (51) 을 패터닝하기 위해 하드마스크로서 기능할 수도 있다. 다음에, 주석 옥사이드 (55) 는 탄소-함유 층 (53) 의 존재시, 예를 들어, 수소-기반 에칭 화학물질 (예를 들어, 플라즈마의 H2) 을 사용하여 선택적으로 에칭되고 제거된다. 이들 중간 층 시퀀스들은 EUV 하드마스크 프로세싱 적용예들에 적합하다.
또 다른 실시예에서, 매우 선택적인 에칭이 포토레지스트 패턴을 주석 옥사이드 층에 전사하도록 사용된다. 예를 들어 주석 옥사이드는 위에 놓인 포토레지스트 및 하부 재료의 존재시, 탄소-함유 반응물질의 부가와 함께 수소-기반 에칭 화학물질을 사용하여 선택적으로 에칭될 수 있고, 탄소 함유 반응물질은 기판의 표면 상에 탄소-함유 폴리머를 형성하고 에칭 선택도를 상승시키도록 사용된다. 예를 들어 플라즈마는, 본 명세서에 기술된 바와 같이 H2, 탄화수소 (예를 들어, CH4), 그리고, 선택가능하게 불활성 가스의 혼합물로 형성될 수도 있다. 이는 도 5h 내지 도 5k를 참조하여 예시될 것이다. 이 예에서, 도 5h에 도시된 바와 같이, 포토레지스트 (57) 의 패터닝된 층이 주석 옥사이드 층 (55) 위에 형성된다 (예를 들어, 9 내지 12 ㎚ 두께). 이 예시에서, 주석 옥사이드 층 바로 아래의 재료의 층은 텅스텐 탄소 층 (53) (35 내지 55 ㎚ 두께) 이다. 이 예시에서 층 (51) 은 BEOL 프로세스 시퀀스에 사용된 매우 저 k 유전체 층 상에 존재할 수도 있는, 실리콘 옥사이드 (예를 들어, TEOS 캡) 이다. 먼저, 주석 옥사이드가 포토레지스트 및 텅스텐 탄소의 존재시 매우 선택적인 H2/CH4 플라즈마 에칭을 사용하여 선택적으로 에칭된다. 도 5i에 도시된 바와 같이, 리세스된 피처들이 형성되고 텅스텐 탄소 층이 노출된다. 다음에, 텅스텐 탄소는 주석 옥사이드의 존재시 선택적으로 에칭되어 아래에 놓인 TEOS 층을 노출한다. 예를 들어, 텅스텐 탄소는 본 명세서에 기술된 NF3/Cl2 플라즈마 에칭을 사용하여 주석 옥사이드에 상대적으로 선택적으로 에칭될 수 있다. 포토레지스트는 또한 이 단계 동안 실질적으로 제거될 수도 있다. 발생되는 구조체는 도 5j에 도시된다. 다음에, 주석 옥사이드는 탄소 텅스텐에 선택적인 에칭을 사용하여 기판으로부터 제거된다. 일부 실시예들에서, H2 플라즈마를 사용하여 주석 옥사이드를 제거하는 것이 바람직하다. 일부 실시예들에서, 탄화수소 첨가제들이 이 단계 동안 사용되지 않는다. 예를 들어 주석 옥사이드는 다음의 프로세스 조건들 하에서 하부 층이 H2 에칭을 사용하여 에칭된 후 제거될 수 있다. 이 예에서 에칭은 100 내지 500 sccm의 플로우 레이트로 H2를 흘리는 단계, 및 (일 300 ㎜ 웨이퍼 당) 100 내지 500 W의 RF 전력을 사용하여 이 프로세스 가스로 플라즈마를 형성하는 단계를 수반한다. 이 에칭은 기판 바이어스를 사용하여 또는 기판 바이어스를 사용하지 않고 수행될 수 있다. 예를 들어, 기판 바이어스는 0 내지 100 Vb, 예컨대 10 내지 100 Vb일 수도 있다. 프로세스는 100 ℃ 미만의 온도 및 5 내지 50 mTorr의 압력에서 수행될 수 있다.
주석 옥사이드 중간 층 하드마스크를 사용하는 또 다른 프로세스 플로우가 도 5l 내지 도 5o의 단면도들로 예시된다. 이 예에서, 도 5l에 도시된 바와 같이, 포토레지스트 (57) 의 패터닝된 층이 주석 옥사이드 층 (55) (예를 들어, 9 내지 12 ㎚ 두께) 위에 형성된다. 이 예시에서, 주석 옥사이드 층 바로 아래의 재료의 층은 비정질 실리콘 (Si) 층 (53) (35 내지 55 ㎚ 두께) 이다. 이 예시에서 층 (51) 은 실리콘 옥사이드 에칭 정지 층이다. 이 예시에서 포토레지스트는 상단부에서보다 하단부에서 넓도록 증착된다. 이는 H2/탄화수소 플라즈마 에칭의 사용으로 도시되었고, 포토레지스트 폭의 차를 감소시키고 단면을 실질적으로 직사각형으로 만드는 것이 가능하다. 먼저, 주석 옥사이드가 포토레지스트 및 비정질 실리콘의 존재시 매우 선택적인 H2/CH4 플라즈마 에칭을 사용하여 선택적으로 에칭된다. 도 5m에 도시된 바와 같이 포토레지스트의 기하구조가 개선되는 동안, 리세스된 피처들이 형성되고 비정질 실리콘 층이 노출된다. 다음에, 실리콘은 주석 옥사이드의 존재시 선택적으로 에칭되어, 아래에 놓인 에칭 정지 층을 노출시킨다. 예를 들어, 실리콘은 본 명세서에 기술된 NF3/Cl2 플라즈마 에칭을 사용하여 주석 옥사이드에 상대적으로 선택적으로 에칭될 수 있다. 40보다 큰 (주석 옥사이드에 대한 실리콘) 에칭 선택도가 이 에칭으로 달성될 수 있다. 포토레지스트는 또한 이 단계 동안 부분적으로 제거될 수도 있다. 발생되는 구조체는 도 5n에 도시된다. 다음에, 주석 옥사이드는 실리콘에 선택적인 에칭을 사용하여 기판으로부터 제거된다. 일부 실시예들에서, H2 플라즈마를 사용하여 주석 옥사이드를 제거하는 것이 바람직하다. 남아 있는 포토레지스트 (57) 는 H2 플라즈마 처리 동안 제거될 수 있다. 발생되는 구조체는 도 5o에 도시되었다.
하드마스크로서 주석 옥사이드의 사용은 패터닝될 공통 층인 실리콘 옥사이드에 대해 매우 높은 선택도로 에칭될 수 있기 때문에 매우 유리하다. 건식 플라즈마 에칭 화학물질 (예를 들어, 수소-기반 또는 염소-기반 화학물질) 을 사용하여 탄소, 포토레지스트, 금속들, 금속 나이트라이드들, 및 금속 옥사이드들을 포함하는, 넓고 다양한 다른 재료들로 선택적으로 에칭될 수 있다. 주석 옥사이드 하드마스크들은 또한 주석 옥사이드가 습식 에칭을 필요로 하지 않고 수소 플라즈마를 사용하여 에칭될 수 있는 한편, 티타늄 나이트라이드는 통상적으로 습식 에칭 방법들에 의해 제거되기 때문에 티타늄 나이트라이드 하드마스크들과 비교하여 양호하다.
톤 반전 하드마스크들 . 일부 실시예들에서, 주석 옥사이드가 다양한 톤 반전 하드마스크들 적용예들에서 사용된다. 일 예시적인 프로세스 플로우가 도 8에 도시되고 도 7a 내지 도 7c의 기판의 개략적인 단면도들에 의해 예시된다. 프로세스는 노출된 패터닝된 애시가능 층 및 복수의 리세스된 피처들을 갖는 기판을 제공함으로써 801에서 시작된다. 애시가능 재료들의 예들은 비정질 탄소, 다이아몬드-유사 탄소, 포토레지스트 및 유기 폴리머들과 같은 탄소-함유 재료들을 포함하고, 폴리머들은 금속들 또는 금속 옥사이드들로 도핑되거나 도핑되지 않을 수도 있다. 애시가능 재료의 패터닝된 층이 예를 들어, (예를 들어, PECVD 또는 스핀 온 방법에 의해) 애시가능 재료의 블랭킷 층의 증착, 이어서 포토리소그래픽 패터닝에 의해 형성될 수 있다. 도 7a는 서브층 (701) 상에 존재하는 애시가능 재료 (예를 들어, Si, SiN, 금속 나이트라이드 또는 본 명세서에 기술된 임의의 타깃 또는 서브층 재료) 의 패터닝된 층 (703) 을 갖는 기판을 예시한다. 기판 상에 복수의 리세스된 피처들이 있고, 층 (701) 은 리세스된 피처들의 하단부들에서 노출된다. 다음에, 동작 803에서, 기판 상의 리세스된 피처들은 (예를 들어, CVD를 사용하여) 주석 옥사이드로 충진된다. 이 단계에서 오버버든이 또한 애시가능 재료의 층 (703) 위에 통상적으로 형성된다. 획득된 구조체는 증착된 주석 옥사이드 (705) 가 애시가능 재료 (703) 사이의 갭들을 충진하고 오버버든을 형성하는, 도 7b에 도시된다. 이어서 오버버든은 애시가능 재료 (703) 를 노출하기 위해, 예를 들어, CMP (chemical mechanical polishing) 동작 또는 벌크 플라즈마 에칭 (예를 들어, 수소-기반 및/또는 염소-기반 플라즈마 에칭을 사용하는) 에 의해 제거될 수 있다. 평탄화 후, 동작 805에서, 주석 옥사이드 재료를 실질적으로 제거하지 않고 애시가능 재료가 제거되어 (예를 들어, 적어도 90 ％의 주석 옥사이드가 남음), 도 7c에 도시된 바와 같이, 주석 옥사이드 (705) 의 상보적인 패턴을 형성한다.
일 특정한 예에서, 타깃 층 (예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드 또는 금속) 상에 존재하는 패터닝된 탄소 층을 포함하는 기판이 제공된다. 패터닝된 탄소 층은 (예를 들어, 약 5 내지 50 ㎚의 폭을 갖는) 복수의 리세스들을 갖는다. 다음에, 리세스들이 주석 옥사이드로 충진되고 주석 옥사이드 오버버든이 형성된다 (예를 들어, CVD). 다음에, 탄소를 노출시키기 위해 (예를 들어, CMP 또는 탄소에 선택적인 건식 플라즈마 에칭에 의해) 주석 옥사이드 오버버든이 제거되고, 이어서 탄소가 주석 옥사이드를 완전히 제거하지 않고, 예를 들어, O2 플라즈마를 사용하여 제거된다 (스트립핑된다).
톤 반전 마스크 구현예의 또 다른 실시예가 도 10의 프로세스 흐름도에 도시되고 도 9a 내지 도 9c의 프로세싱된 기판의 개략적인 단면도에 의해 예시된다. 프로세스는 패터닝된 주석 옥사이드 층 및 복수의 리세스된 피처들을 갖는 기판을 제공함으로써 1001에서 시작된다. 이는, 패터닝된 주석 옥사이드 층 (903) 이 서브층 (901) (예를 들어, 금속 나이트라이드, 또는 금속 층) 상에 존재하는, 도 9a에 예시된다. 서브층 (901) 은 주석 옥사이드 층 (903) 에 형성된 리세스된 피처들의 하단부들에서 노출된다. 다음에, 동작 1003에서, 리세스된 피처들이 실리콘-함유 재료에 의해, 예를 들어, CVD에 의해 충진된다. 적합한 실리콘-함유 재료들의 예들은 실리콘 (예를 들어, 비정질 실리콘 또는 폴리실리콘) 및 실리콘-함유 화합물들, 예컨대 실리콘 옥사이드, 실리콘 나이트라이드, 및 실리콘 카바이드를 포함한다. 주석 옥사이드 층 위의 오버버든이 이 증착 동안 형성될 수도 있다. 발생되는 구조체는 실리콘-함유 재료 (905) 가 패터닝된 주석 옥사이드 층의 갭들을 충진하고 오버버든을 형성하는, 도 9b에 도시된다. 다음에, 오버버든은 CMP에 의해 또는 플라즈마 에칭 (예를 들어, 불소-기반 에칭, 예컨대 플루오르화탄소 플라즈마 에칭) 에 의해 제거되고 주석 옥사이드 (903) 가 노출된다. 다음 동작 1005에서, 실리콘-함유 재료를 제거하지 않고 주석 옥사이드가 제거되어, 실리콘-함유 재료의 패터닝된 층 (톤 반전 또는 주석 옥사이드 패턴에 대해 상보적인 패턴) 을 형성한다. 주석 옥사이드는 예를 들어, 수소-기반 에칭 (예를 들어, H2 플라즈마 에칭, 또는 HBr 플라즈마 에칭) 또는 염소-기반 에칭 (예를 들어, BCl3/Cl2 에칭) 을 사용하여 실리콘-함유 재료에 선택저으로 에칭된다. 에칭 후에 획득된 구조체는, 패터닝된 실리콘-함유 층 (905) 이 도시되는, 도 9c에 도시된다. 서브층 (901) 은 실리콘-함유 재료 (905) 내에 형성된 리세스된 피처들의 하단부들에서 노출된다.
일 구현예에서, 타깃 층 위에 패터닝된 주석 옥사이드의 층을 갖는 타깃 층을 갖는 기판이 제공된다. 다음에, 패터닝된 주석 옥사이드의 리세스된 피처들은 실리콘 옥사이드로 충진되고, (예를 들어, PECVD에 의해)실리콘 옥사이드 오버버든이 형성된다. 다음에, 주석 옥사이드를 노출하기 위해 실리콘 옥사이드 오버버든이 에칭되고 (리세스 에칭되고), 이어서 예를 들어, 수소 플라즈마를 사용하여, 주석 옥사이드가 제거 (스트립핑) 되어, 최초 주석 옥사이드 패턴에 상보적인 패턴을 갖는 패터닝된 실리콘 옥사이드 남긴다.
장치
본 명세서에 기술된 에칭 방법들은 다양한 장치들에서 수행될 수 있다. 적합한 장치는 에칭 프로세스 챔버, 에칭 동안 기판을 제자리에 홀딩하도록 구성된 에칭 프로세스 챔버의 기판 홀더, 및 프로세스 가스로 플라즈마를 생성하도록 구성된 플라즈마 생성 메커니즘을 포함한다.
적합한 장치들의 예들은 특정한 실시예들에서, 또한 ALE (atomic layer etching) 동작들 및 ALD (atomic layer deposition) 동작들을 포함하는, 순환적인 증착 및 활성화 프로세스들에 적합할 수도 있는, ICP (inductively coupled plasma) 반응기들을 포함한다. ICP 반응기들이 본 명세서에 상세히 기술되지만, CCP (capacitively coupled plasma) 반응기들이 또한 사용될 수도 있다는 것이 이해되어야 한다.
도 11은 본 명세서에 기술된 플라즈마 에칭을 구현하기에 적절한 ICP 통합된 에칭 및 증착 장치 (400) 의 단면도를 개략적으로 도시하고, 이의 예는 CA, Fremont 소재의 Lam Research Corp.에 의해 생산된 Kiyo®리액터이다. 유도 커플링 플라즈마 장치 (400) 는 챔버 벽들 (401) 및 윈도우 (411) 에 의해서 구조적으로 구획된 전체 프로세스 챔버 (424) 를 포함한다. 챔버 벽들 (401) 은 스테인레스 스틸 또는 알루미늄으로 제조될 수도 있다. 윈도우 (411) 는 석영 또는 다른 유전체 재료로 제조될 수도 있다. 선택가능한 내부 플라즈마 그리드 (450) 는 상부 서브-챔버 (402) 및 하부 서브-챔버 (403) 로 전체 프로세싱 챔버를 분할한다. 대부분의 실시예들에서, 플라즈마 그리드 (450) 는 제거될 수도 있고, 따라서, 서브-챔버들 (402 및 703) 로 이루어진 챔버 공간을 활용한다. 척 (417) 은 하단 내측 표면 근방에서 하부 프로세싱 챔버 (403) 내에 위치된다. 척 (417) 은 에칭 및 증착 프로세스들이 수행되는 반도체 웨이퍼 (419) 를 수용 및 홀딩하도록 구성된다. 척 (417) 은 웨이퍼 (419) 가 존재하는 경우에 웨이퍼 (419) 를 지지하는 정전 척일 수 있다. 일부 실시예들에서, 에지 링 (미도시) 이 척 (417) 을 둘러싸며 척 (417) 위에 존재할 경우에 웨이퍼 (419) 의 상단 표면과 대략 동일 평면에 있는 상부 표면을 갖는다. 척 (417) 은 또한 웨이퍼 (419) 를 척킹 및 디척킹하기 위한 정전 전극들을 포함한다. 필터 및 DC 클램프 전력 공급부가 이 목적을 위해서 제공될 수도 있다. 척 (417) 으로부터 웨이퍼 (419) 를 리프팅 (lifting) 하기 위한 다른 제어 시스템들이 또한 제공될 수 있다. 척 (417) 은 RF 전력 공급부 (423) 를 사용하여 전기적으로 대전될 수 있다. RF 전력 공급부 (423) 는 연결부 (427) 를 통해 매칭 회로 (421) 에 연결된다. 매칭 회로 (421) 는 연결부 (425) 을 통해 척 (417) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (423) 는 척 (417) 에 연결된다. 다양한 실시예들에서, 정전 척의 바이어스 전력은 약 50 Vb로 설정될 수도 있고 또는 개시된 실시예들에 따라 수행된 프로세스에 종속하여 상이한 바이어스 전력으로 설정될 수도 있다. 예를 들어, 바이어스 전력은 약 20 Vb 및 100 Vb일 수도 있고, 또는 약 30 Vb 및 약 150 Vb일 수도 있다.
플라즈마 생성을 위한 엘리먼트들은 윈도우 (411) 위에 위치된 코일 (433) 을 포함한다. 일부 실시예들에서, 코일이 개시된 실시예들에서 사용되지 않는다. 코일 (433) 은 전기적으로 도전성 재료로 제조되고, 적어도 1 회의 완전한 턴 (turn) 을 포함한다. 도 4에 도시된 코일 (433) 의 예는 3 회의 턴들을 포함한다. 코일 (433) 의 단면도들은 심볼들로 도시되고, "X"를 갖는 코일들은 페이지 내로 회전하여 연장하는 한편, "●"을 갖는 코일들은 페이지로부터 회전하여 연장한다. 플라즈마 생성을 위한 엘리먼트들은 또한 코일 (433) 에 RF 전력을 공급하도록 구성된 RF 전력 공급부 (441) 를 포함한다. 일반적으로, RF 전력 공급부 (441) 는 연결부 (445) 를 통해 매칭 회로 (439) 에 연결된다. 매칭 회로 (439) 는 연결부 (443) 를 통해 코일 (433) 에 연결된다. 이러한 방식으로, RF 전력 공급부 (441) 는 코일 (433) 에 연결된다. 선택가능한 Faraday 차폐부 (449a) 는 코일 (433) 과 윈도우 (411) 사이에 위치된다. Faraday 차폐부 (449a) 는 코일 (433) 에 대해 이격된 관계로 유지될 수도 있다. 일부 실시예들에서, Faraday 차폐부 (449a) 는 윈도우 (411) 바로 위에 배치된다. 일부 실시예들에서, Faraday 차폐부 (449b) 가 윈도우 (411) 와 척 (417) 사이에 있다. 일부 실시예들에서, Faraday 차폐부 (449b) 는 코일 (433) 에 대해 이격된 관계로 유지되지 않는다. 예를 들어, Faraday 차폐부 (449b) 는 갭 없이 윈도우 (411) 바로 밑에 있을 수도 있다. 코일 (433), Faraday 차폐부 (449a), 및 윈도우 (411) 는 각각 서로 실질적으로 평행하도록 구성된다. Faraday 차폐부 (449a) 는 금속 또는 다른 종이 프로세스 챔버 (424) 의 윈도우 (411) 상에 증착되는 것을 방지할 수도 있다.
프로세스 가스 (예를 들어, H2 및 He, 등) 는 상부 서브-챔버 (402) 내에 위치된 하나 이상의 주 가스 플로우 유입구들 (460) 을 통해 그리고/또는 하나 이상의 측면 가스 플로우 유입구들 (470) 을 통해 프로세스 챔버 내로 흐를 수도 있다. 유사하게, 명시적으로 도시되지 않지만, 프로세스 가스들을 용량 커플링 플라즈마 프로세싱 챔버로 공급하도록 유사한 가스 플로우 유입구들이 사용될 수도 있다. 진공 펌프, 예를 들어, 1 또는 2 단계 기계적 드라이 펌프 및/또는 터보분자 펌프 (440) 가 프로세스 챔버 (424) 로부터 프로세스 가스들을 유출하도록 그리고 프로세스 챔버 (424) 내에서 압력을 유지하도록 사용될 수도 있다. 예를 들어, 진공 펌프는 퍼지 동작 동안 하부 서브-챔버 (403) 를 배기하도록 사용될 수도 있다. 진공 펌프에 의해 제공된 진공 분위기의 적용을 선택적으로 제어하도록 프로세스 챔버 (424) 로 진공 펌프를 유체적으로 연결하도록 밸브-제어된 도관이 사용될 수도 있다. 이는 동작 중인 플라즈마 프로세싱 동안, 쓰로틀 밸브 (미도시) 또는 펜둘럼 밸브 (미도시) 와 같은 폐루프 제어된 플로우 제한 디바이스를 채용함으로써 이루어질 수도 있다. 유사하게, 용량 커플링 플라즈마 프로세싱 챔버로의 진공 펌프 및 밸브 제어된 유체 연결이 또한 채용될 수도 있다.
장치 (400) 의 동작 동안, H2-함유 가스 와 같은 하나 이상의 프로세스 가스들은 가스 플로우 유입구들 (460 및/또는 470) 를 통해 공급될 수도 있다. 특정한 실시예들에서, 프로세스 가스들은 주 가스 플로우 유입구 (460) 를 통해서만, 또는 측면 가스 플로우 유입구 (470) 를 통해서만 공급될 수도 있다. 일부 경우들에서, 도면에 도시된 가스 플로우 유입구들은 보다 복잡한 가스 플로우 유입구들, 예를 들어 하나 이상의 샤워헤드들로 대체될 수도 있다. Faraday 차폐부 (449a) 및/또는 선택가능한 그리드 (450) 는 프로세스 챔버 (424) 로의 프로세스 가스들의 전달을 허용하는 내부 채널들 및 홀들을 포함할 수도 있다. Faraday 차폐부 (449a) 및 선택가능한 그리드 (450) 중 하나 또는 모두는 프로세스 가스들의 전달을 위한 샤워헤드로서 역할을 할 수도 있다. 일부 실시예들에서, 일단 액체 반응물질 또는 전구체가 기화되면, 기화된 반응물질 또는 전구체는 가스 플로우 유입구 (460 및/또는 470) 를 통해 프로세스 챔버 (424) 내로 도입되도록, 액체 기화 및 전달 시스템이 프로세스 챔버 (424) 의 업스트림에 위치될 수도 있다.
RF 전류로 하여금 코일 (433) 을 통해 흐르게 하도록 RF 전력 공급부 (441) 로부터 코일 (433) 로 RF 전력이 공급된다. 코일 (433) 을 통한 RF 전류는 코일 (433) 을 중심으로 전자기장을 생성한다. 전자기장은 상부 서브-챔버 (402) 내에 유도 전류를 생성한다. 웨이퍼 (419) 와 다양한 생성된 이온들 및 라디칼들의 물리적 및 화학적 상호작용들은 웨이퍼 (419) 의 피처들을 에칭하고 웨이퍼 (419) 상에 층들을 선택적으로 증착한다.
상부 서브-챔버 (402) 및 하부 서브-챔버 (403) 모두가 있도록 플라즈마 그리드 (450) 가 사용되면, 상부 서브-챔버 (402) 내에서 전자-이온 플라즈마를 생성하도록 유도 전류는 상부 서브-챔버 (402) 내에 존재하는 가스에 작용한다. 선택가능한 내부 플라즈마 그리드 (450) 는 하부 서브-챔버 (403) 내 핫 (hot) 전자들의 양을 제한한다. 일부 실시예들에서, 장치 (400) 는 하부 서브-챔버 (403) 내에 존재하는 플라즈마가 이온-이온 플라즈마이도록 설계되고 동작된다.
상부 전자-이온 플라즈마 및 하부 이온-이온 플라즈마는 모두 양이온 및 음이온을 포함할 수도 있지만, 이온-이온 플라즈마가 양이온들에 대한 음이온들의 보다 큰 비를 가질 것이다. 휘발성 에칭 및/또는 증착 부산물들은 포트 (422) 를 통해 하부 서브-챔버 (403) 로부터 제거될 수도 있다. 예를 들어, H2 플라즈마를 사용한 주석 옥사이드의 에칭 동안 생성된 주석 하이드라이드가 퍼징 및/또는 배기 동안 포트 (422) 를 통해 제거될 수 있다. 본 명세서에 개시된 척 (417) 은 약 10 ℃ 및 약 250 ℃의 상승된 온도들에서 동작할 수도 있다. 온도는 프로세스 동작 및 특정한 레시피에 종속될 것이다. 일부 실시예들에서, 장치는 약 100 ℃ 미만의 온도에서 에칭을 수행하도록 제어된다.
장치 (400) 는 클린 룸 또는 제조 설비 내에 설치될 때 설비들 (미도시) 에 커플링될 수도 있다. 설비들은 프로세싱 가스들, 진공, 온도 제어, 및 환경 입자 제어를 제공하는 플럼빙을 포함한다. 이들 설비들은 타깃 제조 설비 내에 설치될 때 장치 (400) 에 커플링된다. 부가적으로, 장치 (400) 는 로보틱스들로 하여금 통상적인 자동화를 사용하여 반도체 웨이퍼들을 장치 장치 (400) 내외로 이송하게 하는 이송 챔버에 커플링될 수도 있다.
일부 실시예들에서, (하나 이상의 물리적 제어기 또는 논리 제어기를 포함할 수도 있는) 시스템 제어기 (430) 는 프로세스 챔버 (424) 의 동작들 중 일부 또는 전부를 제어한다. 시스템 제어기 (430) 는 하나 이상의 메모리 디바이스들 및 하나 이상의 프로세서들을 포함할 수도 있다. 일부 실시예들에서, 장치 (400) 는 프로세스 가스들의 플로우 레이트들을 제어하기 위한 스위칭 시스템을 포함한다. 일부 실시예들에서, 제어기는 본 명세서에 제공된 임의의 방법들의 단계들을 유발하기 위한 프로그램 인스트럭션들을 포함한다.
일부 구현예들에서, 시스템 제어기 (430) 는 상술한 예들의 일부일 수도 있는 시스템의 일부이다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치는 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "시스템 제어기 (430)"에 통합될 수도 있다. 시스템 제어기는, 시스템의 프로세싱 파라미터들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 시스템 제어기 (430) 는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 또는 제거 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
시스템 제어기 (430) 는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 시스템 제어기 (430) 는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 시스템 제어기 (430) 는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상기 주지된 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
도 12는 VTM (vacuum transfer module) (538) 과 인터페이싱하는 다양한 모듈들을 갖는 반도체 프로세스 클러스터 아키텍처를 도시한다. 복수의 저장 설비들 사이에서 웨이퍼들을 "이송"하기 위한 다양한 모듈들 및 프로세스 모듈들의 장치는 "클러스터 툴 아키텍처" 시스템으로 지칭될 수도 있다. 또한 로드록 또는 이송 모듈로 공지된 에어록 (530) 이 VTM (538) 과 인터페이싱하고, 결국 다양한 제조 프로세스들을 수행하도록 개별적으로 최적화될 수도 있는, 4 개의 프로세싱 모듈들 (520a 내지 520d) 과 인터페이싱한다. 예로서, 프로세싱 모듈들 (520a 내지 520d) 은 기판 에칭, 증착, 이온 주입, 웨이퍼 세정, 스퍼터링, 및/또는 다른 반도체 프로세스들을 수행하도록 구현될 수도 있다. 일부 실시예들에서, 주석 옥사이드 증착 및 주석 옥사이드 에칭은 동일한 모듈에서 수행된다. 일부 실시예들에서, 주석 옥사이드 증착 및 주석 옥사이드 에칭은 동일한 툴의 상이한 모듈들에서 수행된다. 하나 이상의 기판 에칭 프로세싱 모듈들 (520a 내지 520d 중 어느 하나) 이 본 명세서에 개시된 바와 같이, 예를 들어, 컨포멀한 막을 증착하기 위해, 주석 옥사이드를 선택적으로 에칭하기 위해, 에어 갭들을 형성하기 위해, 그리고 개시된 실시예들에 따른 다른 적합한 기능들을 위해 구현될 수도 있다. 에어록 (530) 및 프로세싱 모듈들 (520a 내지 520d) 은 "스테이션들"로 지칭될 수도 있다. 스테이션 각각은 스테이션을 VTM (538) 에 인터페이싱하는 패싯 (facet) (536) 을 갖는다. 패싯 각각 내부에서, 센서들 (1 내지 18) 은 웨이퍼가 각각의 스테이션들 사이에서 이동할 때 웨이퍼 (526) 의 통과를 검출하도록 사용된다.
로봇 (522) 이 스테이션들 사이에서 웨이퍼 (526) 를 이송한다. 일 실시예에서, 로봇 (522) 은 하나의 암을 갖고, 또 다른 실시예에서, 로봇 (522) 은 2 개의 암들을 갖고, 암 각각은 이송을 위해 웨이퍼 (526) 와 같은 웨이퍼들을 피킹하기 위해 엔드 이펙터 (524) 를 갖는다. ATM (atmospheric transfer module) (540) 의 프론트엔드 로봇 (532) 이 LPM (Load Port Module) (542) 의 FOUP (Front Opening Unified Pod) (534) 또는 카세트로부터 에어록 (530) 으로 웨이퍼들 (526) 을 이송하도록 사용된다. 프로세싱 모듈들 (520a 내지 520d) 내부의 모듈 중심 (528) 은 웨이퍼 (526) 를 배치하기 위한 일 위치이다. ATM (540) 내 얼라이너 (544) 가 웨이퍼들을 정렬하기 위해 사용된다.
예시적인 프로세싱 방법에서, 웨이퍼는 LPM (542) 내 FOUP들 (534) 중 하나에 배치된다. 프론트엔드 로봇 (532) 은 FOUP (534) 로부터 웨이퍼 (526) 로 하여금 에칭되거나 프로세싱되기 전에 적절히 중심에 위치되게 하는, 얼라이너 (544) 로 웨이퍼를 이송한다. 정렬된 후, 웨이퍼 (526) 는 프론트엔드 로봇 (532) 에 의해 에어록 (530) 내로 이동된다. 에어록 (530) 이 ATM (540) 과 VTM (538) 사이의 분위기를 매칭하는 능력을 갖기 때문에, 웨이퍼 (526) 는 손상되지 않고 두 압력 분위기들 사이에서 이동할 수 있다. 에어록 (530) 으로부터, 웨이퍼 (526) 는 로봇 (522) 에 의해 VTM (538) 을 통해 프로세싱 모듈들 (520a 내지 520d) 중 하나 내로 이동된다. 이 웨이퍼 이동을 달성하기 위해, 로봇 (522) 은 암들 각각의 엔드 이펙터들 (524) 을 사용한다. 일단 웨이퍼 (526) 가 프로세싱되면, 웨이퍼는 로봇 (522) 에 의해 프로세싱 모듈들 (520a 내지 520d) 로부터 에어록 (530) 으로 이동된다. 여기서부터, 웨이퍼 (526) 는 프론트엔드 로봇 (532) 에 의해 FOUP들 (534) 중 하나 또는 얼라이너 (544) 로 이동될 수도 있다.
웨이퍼 운동을 제어하는 컴퓨터는 클러스터 아키텍쳐에 로컬일 수 있거나 제조 플로어 내의 클러스터 아키텍쳐의 외부 또는 리모트 위치에 위치되고 네트워크를 통해 클러스터 아키텍쳐에 연결될 수 있다는 것을 주의한다. 도 11에 대하여 상기 기술된 바와 같은 제어기는 도 12의 툴을 사용하여 구현될 수도 있다. 본 발명에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 포함하는 머신-판독가능 매체가 시스템 제어기에 커플링될 수도 있다.
일부 실시예들에서, 장치가 제공되고, 장치는 에칭 동안 반도체 기판을 홀딩하기 위해 구성된 기판 홀더를 갖는 프로세스 챔버; 프로세스 가스로 플라즈마를 생성하기 위해 구성된 플라즈마 생성기; 및 제어기를 포함한다. 제어기는 본 명세서에 기술되는 방법들의 구현하기 위한 프로그램 인스트럭션들을 포함한다.
또 다른 양태에서, 비일시적인 컴퓨터 머신-판독가능 매체가 제공되고, 본 명세서에 기술된 임의의 방법들의 수행을 유발하는 코드를 포함한다.
또 다른 양태에서, 반도체 기판 상에 스페이서들 또는 하드마스크들을 형성하기 위한 시스템이 제공된다. 시스템은 하나 이상의 증착 챔버들; 하나 이상의 에칭 챔버들; 및 제어기를 포함한다. 제어기는 본 명세서에 기술된 임의의 방법들을 구현하기 위한 프로그램 인스트럭션들을 포함한다. 또 다른 양태에서, 시스템은 본 명세서에 기술된 임의의 장치들 및 시스템들 및 스텝퍼를 포함한다. 또 다른 양태에서, 반도체 기판을 프로세싱하기 위한 시스템이 제공된다. 일 실시예에서 시스템은: 하나 이상의 증착 챔버들; 하나 이상의 에칭 챔버들; 및 (i) 반도체 기판 상의 복수의 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층의 증착을 유발하는 프로그램 인스트럭션; (ii) 돌출하는 피처들의 측벽들에서 주석 옥사이드 층 상에 패시베이션 층의 형성을 유발하는 프로그램 인스트럭션, 및 (ii) 돌출하는 피처들의 측벽들 위의 주석 옥사이드 층의 제거를 유발하지 않고, 돌출하는 피처들의 수평 표면들로부터 주석 옥사이드 층의 제거를 유발하는 프로그램 인스트럭션을 포함하는, 시스템 제어기를 포함한다.
다른 구현예들
본 명세서에 기술된 장치 및 프로세스들은 예를 들어, 반도체 디바이스들, 디스플레이들, LEDs, 광전지 패널들 등의 제조 또는 제작을 위해 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 반드시 그러한 것은 아니지만, 통상적으로, 이러한 장치 및 프로세스들이 공통 제조 설비에서 함께 사용되거나 수행될 것이다. 막의 리소그래픽 패터닝은 통상적으로 다음의 단계들:: (1) 스핀-온 또는 스프레이-온 툴을 사용한 워크피스, 즉, 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 (furnace) 또는 UV 경화 툴을 사용한 포토레지스트를 경화하는 단계;　(3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 포토레지스트를 가시광 또는 UV 또는 x-레이 광을 노출하는 단계; (4) 습식 벤치와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마-보조된 에칭 툴을 사용하여 레지스트 패턴을 아래에 놓인 막 또는 워크피스로 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계 중 일부 또는 전부를 포함하고, 단계 각각은 다수의 가능한 툴을 사용하여 인에이블된다.

Claims (45)

  1. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 복수의 돌출하는 피처들을 갖는 반도체 기판을 제공하는 단계로서, 상기 돌출하는 피처들은 수평 표면들 및 측벽들을 갖는, 상기 반도체 기판을 제공하는 단계;
    (b) 상기 돌출하는 피처들의 상기 수평 표면들 및 상기 측벽들 상에 주석 옥사이드 층을 형성하는 단계;
    (c) 상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 위에 패시베이션 층을 형성하는 단계; 및
    (d) 상기 패시베이션 층이 형성된 후, 상기 돌출하는 피처들의 상기 수평 표면들로부터 주석 옥사이드를 에칭하고 완전히 제거하고 이에 따라 상기 돌출하는 피처들의 상기 측벽들에 존재하는 주석 옥사이드를 완전히 제거하지 않고, 상기 돌출하는 피처들의 재료를 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  2. 제 1 항에 있어서,
    상기 단계 (d) 에서 노출된 상기 돌출하는 피처들의 상기 재료는 실리콘-함유 재료, 탄소-함유 재료, 및 금속 옥사이드로 구성된 그룹으로부터 선택되는, 반도체 기판 프로세싱 방법.
  3. 제 1 항에 있어서,
    상기 단계 (d) 는 주석 하이드라이드의 형성을 발생시키는 수소-기반 에칭 화학물질을 사용하여 상기 주석 옥사이드를 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  4. 제 1 항에 있어서,
    상기 단계 (d) 는 상기 반도체 기판을 H2, HBr, NH3, H2O, 탄화수소, 및 이들의 조합들로 구성된 그룹으로부터 선택된 플라즈마-활성화된 수소-함유 반응물질과 콘택트시키지 않고, 수소-기반 에칭 화학물질을 사용하여 상기 주석 옥사이드를 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  5. 제 1 항에 있어서,
    상기 단계 (d) 는 상기 반도체 기판을 Cl2, BCl3, 및 이들의 조합으로 구성된 그룹으로부터 선택된 플라즈마-활성화된 염소-함유 반응물질에 노출하는 단계를 포함하는, 염소-기반 에칭 화학물질을 사용하여 주석 옥사이드를 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  6. 제 1 항에 있어서,
    상기 단계 (d) 에서 노출되는 상기 돌출하는 피처들의 상기 재료는 SiO2, SiN, SiOC, SiC, SiCN, SiCNO, 및 SiOC로 구성된 그룹으로부터 선택되고, 그리고 상기 단계 (d) 는 주석 하이드라이드의 형성을 발생시키는 수소-기반 에칭 화학물질을 사용하여 주석 옥사이드를 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  7. 제 1 항에 있어서,
    상기 돌출하는 피처들은 실리콘 옥사이드 커버된 실리콘 돌출하는 피처들이고, 그리고 상기 단계 (d) 는 주석 하이드라이드의 형성을 발생시키는 수소-기반 에칭 화학물질을 사용하여 주석 옥사이드를 에칭하는 단계, 및 상기 실리콘 옥사이드 재료를 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  8. 제 1 항에 있어서,
    상기 돌출하는 피처들은 탄소 돌출하는 피처들 또는 포토레지스트 돌출하는 피처들인, 반도체 기판 프로세싱 방법.
  9. 제 1 항에 있어서,
    상기 돌출하는 피처들은 TaO, TiO, WO, ZrO, 및 HfO로 구성된 그룹으로부터 선택된 금속 옥사이드 돌출하는 피처들인, 반도체 기판 프로세싱 방법.
  10. 제 1 항에 있어서,
    상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 위에 상기 패시베이션 층을 형성하는 단계는 상기 돌출하는 피처들의 상기 수평 표면들 및 상기 측벽들 모두 위에 패시베이션 재료의 증착, 이어서 상기 돌출하는 피처들의 상기 수평 표면들로부터 상기 패시베이션 재료의 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  11. 제 1 항에 있어서,
    상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 위에 상기 패시베이션 층을 형성하는 단계는 상기 돌출하는 피처들의 상기 수평 표면들 및 상기 측벽들 모두 위에 실리콘-함유 패시베이션 재료의 증착, 이어서 플루오르탄소-기반 에칭 화학물질을 사용하여 상기 돌출하는 피처들의 상기 수평 표면들로부터 상기 실리콘-함유 패시베이션 재료를 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  12. 제 1 항에 있어서,
    상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 위에 상기 패시베이션 층을 형성하는 단계는 상기 돌출하는 피처들의 상기 수평 표면들 및 상기 측벽들 모두 위에 탄소-함유 패시베이션 재료의 증착, 이어서 상기 수평 표면들로부터 상기 탄소-함유 패시베이션 재료를 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  13. 제 1 항에 있어서,
    상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 위에 상기 패시베이션 층을 형성하는 단계는 상기 주석 옥사이드 층의 외측 부분을 SnN, SnBr, SnF로 구성된 그룹으로부터 선택된 주석-함유 패시베이션 재료로 변환하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  14. 제 1 항에 있어서,
    상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 위에 상기 패시베이션 층을 형성하는 단계는 상기 기판을 플라즈마의 질소-함유 반응물질과 콘택트시킴으로써 상기 주석 옥사이드 층의 외측 부분을 주석 나이트라이드로 변환하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  15. 제 1 항에 있어서,
    상기 단계 (d) 는 Cl2 및 BCl3를 포함하는 가스에 형성된 플라즈마를 사용한 상기 주석 옥사이드 층 에칭, 이어서 H2-함유 가스에 형성된 플라즈마를 사용한 상기 주석 옥사이드 층 에칭을 포함하는, 반도체 기판 프로세싱 방법.
  16. 제 1 항에 있어서,
    상기 단계 (a) 에서 제공된 상기 반도체 기판은 상기 돌출하는 피처들 사이에 실리콘 옥사이드, 티타늄 옥사이드, 지르코늄 옥사이드, 및 텅스텐 옥사이드로 구성된 그룹으로부터 선택된 노출된 재료를 더 포함하는, 반도체 기판 프로세싱 방법.
  17. 제 1 항에 있어서,
    상기 단계 (d) 후에 상기 돌출하는 피처들의 상기 측벽들에 존재하는 상기 주석 옥사이드 층을 완전히 제거하지 않고, 상기 돌출하는 피처들을 제거하여, 주석 옥사이드 스페이서들을 형성하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  18. 제 1 항에 있어서,
    상기 단계 (d) 후에 상기 돌출하는 피처들의 상기 측벽들에 존재하는 상기 주석 옥사이드 층을 완전히 제거하지 않고, 상기 돌출하는 피처들을 제거하여, 주석 옥사이드 스페이서들을 형성하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  19. 제 1 항에 있어서,
    상기 주석 옥사이드 층은 약 5 내지 30 ㎚의 두께로 컨포멀하게 (conformally) 증착되는, 반도체 기판 프로세싱 방법.
  20. 제 1 항에 있어서,
    상기 패시베이션 층은 1 내지 5 ㎚의 두께를 갖는, 반도체 기판 프로세싱 방법.
  21. 제 1 항에 있어서,
    상기 기판에 포토레지스트를 도포하는 단계;
    상기 포토레지스트를 광에 노출하는 단계;
    상기 포토레지스트를 패터닝하고 상기 기판에 상기 패턴을 전사하는 단계; 및
    상기 기판으로부터 상기 포토레지스트를 선택적으로 제거하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  22. 반도체 기판이 복수의 스페이서들을 포함하고, 스페이서 각각은 주석 옥사이드의 층 및 패시베이션 재료의 층을 포함하는, 부분적으로 제조된 반도체 기판.
  23. 반도체 기판을 프로세싱하는 시스템에 있어서,
    (a) 하나 이상의 증착 챔버들;
    (b) 하나 이상의 에칭 챔버들; 및
    (c) 시스템 제어기로서,
    (i) 상기 반도체 기판 상의 복수의 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층의 증착을 유발하는 프로그램 인스트럭션;
    (ii) 상기 돌출하는 피처들의 상기 측벽들에서 상기 주석 옥사이드 층 상에 패시베이션 층의 형성을 유발하는 프로그램 인스트럭션; 및
    (ii) 상기 돌출하는 피처들의 상기 측벽들 위에서 상기 주석 옥사이드 층의 완전한 제거를 유발하지 않고, 상기 돌출하는 피처들의 수평 표면들로부터 상기 주석 옥사이드 층의 완전한 제거를 유발하는 프로그램 인스트럭션을 포함하는, 상기 시스템 제어기를 포함하는, 반도체 기판 프로세싱 방법.
  24. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 패터닝되지 않은 주석 옥사이드 하드마스크 층 위에 패터닝된 층을 형성하고 상기 패턴을 상기 주석 옥사이드 하드마스크 층에 전사함으로써 상기 반도체 기판 상에 패터닝된 주석 옥사이드 하드마스크 층을 형성하는 단계; 및
    (b) 상기 주석 옥사이드 하드마스크 층의 존재 하에 상기 반도체 기판을 프로세싱하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  25. 제 24 항에 있어서,
    상기 반도체 기판을 프로세싱하는 단계는 상기 패터닝된 주석 옥사이드 하드마스크에 의해 커버되지 않은 노출된 재료를 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  26. 제 25 항에 있어서,
    상기 패터닝된 주석 옥사이드 하드마스크에 의해 커버되지 않은 상기 노출된 재료는 실리콘-함유 재료이고 그리고 상기 에칭하는 단계는 상기 기판을 플루오르탄소-기반 에칭 화학물질에 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  27. 제 25 항에 있어서,
    상기 패터닝된 주석 옥사이드 하드마스크에 의해 커버되지 않은 상기 노출된 재료는 탄소-함유 재료이고 그리고 상기 에칭하는 단계는 상기 기판을 산소-기반 에칭 화학물질에 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  28. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 노출된 패터닝된 애시가능 층 (ashable layer) 을 갖는 반도체 기판을 제공하는 단계로서, 상기 패터닝된 애시가능 층은 리세스된 피처 각각의 하단부에 위치된 노출된 타깃 재료를 갖는 복수의 리세스된 피처들을 포함하는, 상기 반도체 기판을 제공하는 단계;
    (b) 상기 리세스된 피처들을 주석 옥사이드로 충진하고 상기 애시가능 층 위에 주석 옥사이드 오버버든 (overburden) 을 형성하는 단계;
    (c) 아래에 놓인 애시가능 재료를 노출하기 위해 상기 주석 옥사이드 오버버든을 제거하는 단계; 및
    (d) 주석 옥사이드를 완전히 제거하지 않고 아래에 놓인 타깃 층을 노출하기 위해 상기 애시가능 재료를 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  29. 제 28 항에 있어서,
    상기 애시가능 재료는 탄소-함유 재료이고, 그리고 상기 단계 (d) 는 산소-기반 에칭 화학물질을 사용하여 상기 애시가능 재료를 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  30. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 패터닝된 주석 옥사이드 층을 갖는 반도체 기판을 제공하는 단계로서, 상기 패터닝된 주석 옥사이드 층은 복수의 리세스된 피처들을 포함하는, 상기 반도체 기판을 제공하는 단계;
    (b) 상기 리세스된 피처들을 실리콘 또는 실리콘-함유 화합물인 실리콘-함유 재료로 충진하고 상기 주석 옥사이드 층 위에 상기 실리콘-함유 재료의 오버버든을 형성하는 단계;
    (c) 상기 아래에 놓인 주석 옥사이드를 노출하기 위해 상기 오버버든을 제거하는 단계; 및
    (d) 상기 실리콘-함유 재료를 제거하지 않고 상기 주석 옥사이드를 제거하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  31. 제 30 항에 있어서,
    상기 단계 (d) 는 H2 플라즈마 에칭 화학물질을 사용하여 주석 옥사이드를 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  32. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 복수의 돌출하는 피처들을 갖는 반도체 기판을 제공하는 단계;
    (b) 상기 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층을 증착하는 단계; 및
    (c) 상기 돌출하는 피처들의 상기 측벽들에 존재하는 주석 옥사이드를 완전히 제거하지 않고, 상기 돌출하는 피처들의 상기 수평 표면들로부터 주석 옥사이드를 에칭하고 완전히 제거하는 단계를 포함하고, 상기 에칭하는 단계는 주석 옥사이드를 주석 하이드라이드로 변환하기 위해 상기 반도체 기판을 수소-기반 에칭 화학물질에 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  33. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 복수의 돌출하는 피처들을 갖는 반도체 기판을 제공하는 단계;
    (b) 상기 돌출하는 피처들의 수평 표면들 및 측벽들 위에 주석 옥사이드 층을 증착하는 단계; 및
    (c) 상기 돌출하는 피처들의 상기 측벽들에 존재하는 주석 옥사이드를 완전히 제거하지 않고, 상기 돌출하는 피처들의 상기 수평 표면들로부터 주석 옥사이드를 에칭하고 제거하는 단계를 포함하고, 상기 에칭하는 단계는 주석 옥사이드를 주석 클로라이드로 변환하기 위해 상기 반도체 기판을 염소-기반 에칭 화학물질에 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  34. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 주석 옥사이드 층, 상기 주석 옥사이드 층 위의 패터닝된 포토레지스트의 노출된 층, 및 상기 주석 옥사이드 층 아래에 하부 재료의 층을 갖는 기판을 제공하는 단계로서, 상기 주석 옥사이드는 상기 포토레지스트에 의해 커버되지 않은 위치들에서 노출되는, 상기 기판을 제공하는 단계;
    (b) 포토레지스트의 존재시 상기 주석 옥사이드를 선택적으로 에칭하고, 그리고 상기 하부 재료를 노출하는 단계를 포함하고, 상기 에칭은 포토레지스트 및 상기 하부 재료 모두에 선택적인, 반도체 기판 프로세싱 방법.
  35. 제 34 항에 있어서,
    상기 주석 옥사이드를 선택적으로 에칭하는 단계는 상기 기판을 탄소-함유 첨가제를 갖는 수소-기반 플라즈마 에칭 화학물질에 노출하여 상기 에칭 동안 상기 반도체 기판 상에 탄소-함유 폴리머의 형성을 발생시키는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  36. 제 34 항에 있어서,
    상기 주석 옥사이드를 선택적으로 에칭하는 단계는 H2 및 탄화수소를 포함하는 프로세스 가스로 형성되는 플라즈마에 상기 반도체 기판을 노출하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  37. 제 34 항에 있어서,
    상기 단계 (b) 에서 사용된 상기 주석 옥사이드 에칭은 포토레지스트에 대해 적어도 100:1, 그리고 상기 하부 재료에 대해 적어도 10:1의 에칭 선택도를 갖는, 반도체 기판 프로세싱 방법.
  38. 제 34 항에 있어서,
    상기 하부 재료는 실리콘 (Si), 실리콘-함유 화합물, 및 탄소-함유 재료로 구성된 그룹으로부터 선택되는, 반도체 기판 프로세싱 방법.
  39. 제 34 항에 있어서,
    상기 하부 재료는 비정질 실리콘이고, 그리고 상기 방법은 주석 옥사이드의 존재시 상기 단계 (b) 에서 노출된 비정질 실리콘을 선택적으로 에칭하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  40. 제 34 항에 있어서,
    상기 하부 재료는 텅스텐 (W) 및 탄소 (C) 를 포함하고, 그리고 상기 방법은 주석 옥사이드의 존재시 상기 단계 (b) 에서 노출된 상기 하부 재료를 선택적으로 에칭하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  41. 제 34 항에 있어서,
    (c) 주석 옥사이드의 존재시 상기 노출된 하부 재료를 선택적으로 에칭하는 단계; 및
    (d) 본질적으로 H2로 구성되는 프로세스 가스에 형성된 플라즈마에 상기 반도체 기판을 노출함으로써 상기 반도체 기판으로부터 상기 주석 옥사이드를 제거하는 단계를 더 포함하는, 반도체 기판 프로세싱 방법.
  42. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제거하는 단계;
    (b) H2 및 탄화수소를 포함하는 프로세스 가스에 형성된 플라즈마에 상기 반도체 기판을 노출함으로써, 포토레지스트, 실리콘 (Si), 탄소, 및 탄소-함유 재료로 구성된 그룹으로부터 선택된 재료의 존재 하에 상기 주석 옥사이드를 선택적으로 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  43. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제공하는 단계;
    (b) 수소-기반 에칭을 사용하여, 실리콘 (Si), 탄소, 탄소-함유 재료, 금속, 금속 옥사이드 및 금속 나이트라이드로 구성된 그룹으로부터 선택된 재료의 존재 하에 상기 주석 옥사이드를 선택적으로 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  44. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 주석 옥사이드의 노출된 층을 갖는 반도체 기판을 제공하는 단계;
    (b) 상기 에칭 동안 주석 하이드라이드를 형성하기 위해 HBr, 탄화수소, NH3, 및 H2O로 구성된 그룹으로부터 선택된 수소-함유 반응물질을 포함하는 프로세스 가스에 형성된 플라즈마에 상기 반도체 기판을 노출함으로써, 실리콘 (Si), 실리콘-함유 화합물, 포토레지스트, 탄소 (C), 탄소-함유 재료, 금속, 금속 옥사이드 및 금속 나이트라이드로 구성된 그룹으로부터 선택된 재료의 존재 하에 상기 주석 옥사이드를 선택적으로 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
  45. 반도체 기판을 프로세싱하는 방법에 있어서,
    (a) 티타늄 옥사이드, 및 텅스텐-함유 재료로 구성된 그룹으로부터 선택된 재료의 노출된 층을 갖는 반도체 기판을 제공하는 단계;
    (b) 상기 티타늄 옥사이드 및 상기 텅스텐-함유 재료로 구성된 그룹으로부터 선택된 상기 재료의 존재 하에 상기 주석 옥사이드를 선택적으로 에칭하는 단계를 포함하는, 반도체 기판 프로세싱 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
SG10201801132VA (en) * 2017-02-13 2018-09-27 Lam Res Corp Method to create air gaps
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10745282B2 (en) 2017-06-08 2020-08-18 Applied Materials, Inc. Diamond-like carbon film
CN109545684B (zh) 2017-09-22 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US11276572B2 (en) * 2017-12-08 2022-03-15 Tokyo Electron Limited Technique for multi-patterning substrates
US10446394B2 (en) * 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
KR102604345B1 (ko) 2018-01-30 2023-11-20 램 리써치 코포레이션 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
WO2019182872A1 (en) 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
US20190385828A1 (en) * 2018-06-19 2019-12-19 Lam Research Corporation Temperature control systems and methods for removing metal oxide films
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10867804B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
JP2022501824A (ja) * 2018-09-21 2022-01-06 ラム リサーチ コーポレーションLam Research Corporation 金属酸化物のエッチングおよびチャンバ構成要素の保護
US10845704B2 (en) 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
KR20210078569A (ko) * 2018-11-16 2021-06-28 램 리써치 코포레이션 기포 결함 감소
US11189499B2 (en) * 2019-03-28 2021-11-30 Tokyo Electron Limited Atomic layer etch (ALE) of tungsten or other metal layers
KR20240031441A (ko) * 2019-06-27 2024-03-07 램 리써치 코포레이션 교번하는 에칭 및 패시베이션 프로세스
WO2021021279A1 (en) 2019-08-01 2021-02-04 Applied Materials, Inc. Dose reduction of patterned metal oxide photoresists
JP7427155B2 (ja) * 2019-08-23 2024-02-05 東京エレクトロン株式会社 別の金属及び誘電体に対してチューニング可能な選択性を有するチタン含有材料層の非プラズマエッチング
TW202125568A (zh) * 2019-08-30 2021-07-01 美商得昇科技股份有限公司 間隔物蝕刻製程
US20210242031A1 (en) * 2020-02-03 2021-08-05 Tokyo Electron Limited Method for using ultra-thin etch stop layers in selective atomic layer etching
US11232952B2 (en) * 2020-03-05 2022-01-25 Nanya Technology Corporation Semiconductor device structure with fine patterns and method for forming the same
US20210358807A1 (en) * 2020-05-15 2021-11-18 Tokyo Electron Limited Contact Openings in Semiconductor Devices
EP3919979A1 (en) 2020-06-02 2021-12-08 Imec VZW Resistless patterning mask
US20220004105A1 (en) * 2020-07-01 2022-01-06 Applied Materials, Inc. Dry develop process of photoresist
US11621172B2 (en) 2020-07-01 2023-04-04 Applied Materials, Inc. Vapor phase thermal etch solutions for metal oxo photoresists
WO2022005716A1 (en) * 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
US20230402282A1 (en) * 2020-11-13 2023-12-14 Enkris Semiconductor, Inc. Substrate and manufacturing method therefor
WO2022132413A1 (en) * 2020-12-15 2022-06-23 Applied Materials, Inc. Tin oxide and tin carbide materials for semiconductor patterning applications
JP2022163526A (ja) * 2021-04-14 2022-10-26 東京エレクトロン株式会社 基板処理方法
US12009211B2 (en) 2021-11-12 2024-06-11 Tokyo Electron Limited Method for highly anisotropic etching of titanium oxide spacer using selective top-deposition
TWI821875B (zh) * 2022-01-21 2023-11-11 力晶積成電子製造股份有限公司 半導體結構的製造方法
WO2024157943A1 (ja) * 2023-01-27 2024-08-02 東京エレクトロン株式会社 基板処理方法及び基板処理システム
US20240266149A1 (en) * 2023-02-03 2024-08-08 Tokyo Electron Limited Methods for Semiconductor Process Chamber

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377209A (ja) * 1989-08-17 1991-04-02 Oki Electric Ind Co Ltd 透明導電膜のエッチング方法
US20150287612A1 (en) * 2014-04-07 2015-10-08 Applied Materials, Inc. Spacer formation
US20160336178A1 (en) * 2010-04-15 2016-11-17 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications

Family Cites Families (163)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5826603B2 (ja) 1976-09-01 1983-06-03 日電バリアン株式会社 透明導電膜のプラズマエツチング方法
US4778562A (en) 1984-08-13 1988-10-18 General Motors Corporation Reactive ion etching of tin oxide films using neutral reactant gas containing hydrogen
US4544444A (en) 1984-08-15 1985-10-01 General Motors Corporation Reactive ion etching of tin oxide films using silicon tetrachloride reactant gas
JPS6151379A (ja) * 1984-08-22 1986-03-13 Fujitsu Ltd カセツトキヤリヤ
JPS62136579A (ja) 1985-12-09 1987-06-19 Victor Co Of Japan Ltd エツチング方法
JPS62179774A (ja) 1986-02-04 1987-08-06 Fujitsu Ltd イメ−ジセンサの製造方法
US4708766A (en) 1986-11-07 1987-11-24 Texas Instruments Incorporated Hydrogen iodide etch of tin oxide
US4750980A (en) 1986-11-07 1988-06-14 Texas Instruments Incorporated Process for etching tin oxide
JP2593305B2 (ja) 1987-02-02 1997-03-26 日本ペイント株式会社 ポジ型感光性樹脂組成物
JP2644758B2 (ja) * 1987-07-22 1997-08-25 株式会社日立製作所 レジスト除去方法及び装置
US4824763A (en) 1987-07-30 1989-04-25 Ekc Technology, Inc. Triamine positive photoresist stripping composition and prebaking process
JP3001891B2 (ja) * 1987-10-01 2000-01-24 グンゼ株式会社 透明導電膜のエッチング方法及びその装置
JP3001894B2 (ja) 1988-09-30 2000-01-24 グンゼ株式会社 多層薄膜素子のエッチング方法及びその装置
FR2640809B1 (fr) 1988-12-19 1993-10-22 Chouan Yannick Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor
US4878993A (en) 1988-12-22 1989-11-07 North American Philips Corporation Method of etching thin indium tin oxide films
US5032221A (en) * 1990-05-07 1991-07-16 Eastman Kodak Company Etching indium tin oxide
US5171401A (en) 1990-06-04 1992-12-15 Eastman Kodak Company Plasma etching indium tin oxide
US5318664A (en) 1990-06-25 1994-06-07 General Electric Company Patterning of indium-tin oxide via selective reactive ion etching
JPH05267701A (ja) * 1992-03-18 1993-10-15 Taiyo Yuden Co Ltd 酸化錫透明導電膜のパターニング方法
RU2053584C1 (ru) 1992-05-26 1996-01-27 Научно-исследовательский институт измерительных систем Способ формирования топологического рисунка пленки диоксида олова
JPH06151379A (ja) 1992-11-09 1994-05-31 Hitachi Ltd Ｉｔｏのエッチング方法
US5286337A (en) 1993-01-25 1994-02-15 North American Philips Corporation Reactive ion etching or indium tin oxide
DE4337309A1 (de) 1993-08-26 1995-03-02 Leybold Ag Verfahren und Vorrichtung zum Ätzen von dünnen Schichten, vorzugsweise von Indium-Zinn-Oxid-Schichten
KR0135165B1 (ko) * 1993-10-15 1998-04-22 윤정환 다층레지스트를 이용한 패턴형성방법
US5723366A (en) 1994-09-28 1998-03-03 Sanyo Electric Co. Ltd. Dry etching method, method of fabricating semiconductor device, and method of fabricating liquid crystal display device
US5607602A (en) * 1995-06-07 1997-03-04 Applied Komatsu Technology, Inc. High-rate dry-etch of indium and tin oxides by hydrogen and halogen radicals such as derived from HCl gas
JP4127869B2 (ja) 1995-09-28 2008-07-30 三井化学株式会社 乾式エッチング方法
US5843277A (en) 1995-12-22 1998-12-01 Applied Komatsu Technology, Inc. Dry-etch of indium and tin oxides with C2H5I gas
US20020031920A1 (en) 1996-01-16 2002-03-14 Lyding Joseph W. Deuterium treatment of semiconductor devices
JP3587622B2 (ja) 1996-06-20 2004-11-10 三井化学株式会社 エッチングガス
US5667631A (en) 1996-06-28 1997-09-16 Lam Research Corporation Dry etching of transparent electrodes in a low pressure plasma reactor
US6036876A (en) * 1997-06-25 2000-03-14 Applied Komatsu Technology, Inc. Dry-etching of indium and tin oxides
TW328624B (en) 1997-07-15 1998-03-21 Powerchip Semiconductor Corp The manufacturing method for MOS with gate-side air-gap structure
US20010008227A1 (en) * 1997-08-08 2001-07-19 Mitsuru Sadamoto Dry etching method of metal oxide/photoresist film laminate
GB9726511D0 (en) 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
US6368978B1 (en) 1999-03-04 2002-04-09 Applied Materials, Inc. Hydrogen-free method of plasma etching indium tin oxide
US6326301B1 (en) 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
KR100327346B1 (ko) 1999-07-20 2002-03-06 윤종용 선택적 폴리머 증착을 이용한 플라즈마 식각방법 및 이를이용한 콘택홀 형성방법
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100447263B1 (ko) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
WO2001082355A2 (en) 2000-04-25 2001-11-01 Tokyo Electron Limited Method and apparatus for plasma cleaning of workpieces
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6750394B2 (en) 2001-01-12 2004-06-15 Sharp Kabushiki Kaisha Thin-film solar cell and its manufacturing method
US6623653B2 (en) * 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
JP2003068155A (ja) 2001-08-30 2003-03-07 Ulvac Japan Ltd 透明導電性膜のドライエッチング方法
US7547635B2 (en) 2002-06-14 2009-06-16 Lam Research Corporation Process for etching dielectric films with improved resist and/or etch profile characteristics
KR100542736B1 (ko) 2002-08-17 2006-01-11 삼성전자주식회사 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
WO2004040649A1 (ja) 2002-11-01 2004-05-13 Semiconductor Energy Laboratory Co., Ltd. 半導体装置および半導体装置の作製方法
US6953705B2 (en) * 2003-07-22 2005-10-11 E. I. Du Pont De Nemours And Company Process for removing an organic layer during fabrication of an organic electronic device
KR100574952B1 (ko) 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US7435610B2 (en) 2003-12-31 2008-10-14 Chung Yuan Christian University Fabrication of array pH sensitive EGFET and its readout circuit
JP2005217240A (ja) 2004-01-30 2005-08-11 Matsushita Electric Ind Co Ltd ドライエッチング装置およびドライエッチング方法
JP4655939B2 (ja) 2004-02-09 2011-03-23 旭硝子株式会社 透明電極の製造方法
US7220687B2 (en) * 2004-06-25 2007-05-22 Applied Materials, Inc. Method to improve water-barrier performance by changing film surface morphology
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7338907B2 (en) 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7355672B2 (en) 2004-10-04 2008-04-08 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7868304B2 (en) 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
EP1707952A1 (de) 2005-03-31 2006-10-04 Micronas GmbH Gassensitiver Feldeffekttransistor mit Luftspalt und Verfahren zu dessen Herstellung
DE102005031469A1 (de) 2005-07-04 2007-01-11 Merck Patent Gmbh Medium zur Ätzung von oxidischen, transparenten, leitfähigen Schichten
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US7561247B2 (en) 2005-08-22 2009-07-14 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7393736B2 (en) 2005-08-29 2008-07-01 Micron Technology, Inc. Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
US8317929B2 (en) 2005-09-16 2012-11-27 Asml Netherlands B.V. Lithographic apparatus comprising an electrical discharge generator and method for cleaning an element of a lithographic apparatus
US7372058B2 (en) 2005-09-27 2008-05-13 Asml Netherlands B.V. Ex-situ removal of deposition on an optical element
US7405160B2 (en) 2005-12-13 2008-07-29 Tokyo Electron Limited Method of making semiconductor device
KR20070076721A (ko) 2006-01-19 2007-07-25 삼성전자주식회사 웨이퍼의 박막 형성 공정 개선 방법
JP4609335B2 (ja) 2006-02-02 2011-01-12 富士電機システムズ株式会社 炭化珪素半導体基板のドライエッチング方法
US20080061030A1 (en) 2006-09-13 2008-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for patterning indium tin oxide films
US7709056B2 (en) 2007-05-16 2010-05-04 Uchicago Argonne, Llc Synthesis of transparent conducting oxide coatings
US7833893B2 (en) 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
KR100955265B1 (ko) 2007-08-31 2010-04-30 주식회사 하이닉스반도체 반도체 소자의 미세패턴 형성방법
KR20100098409A (ko) 2007-11-22 2010-09-06 간또 가가꾸 가부시끼가이샤 에칭액 조성물
US9165587B2 (en) 2007-12-06 2015-10-20 Intevac, Inc. System and method for dual-sided sputter etch of substrates
US8247315B2 (en) 2008-03-17 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Plasma processing apparatus and method for manufacturing semiconductor device
US8435608B1 (en) 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
FR2936651B1 (fr) 2008-09-30 2011-04-08 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
JP5446648B2 (ja) 2008-10-07 2014-03-19 信越化学工業株式会社 パターン形成方法
KR20100044029A (ko) 2008-10-21 2010-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20100052598A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 미세 패턴의 형성방법
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US9640396B2 (en) 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
CN102428544B (zh) 2009-05-20 2014-10-29 株式会社东芝 凹凸图案形成方法
TWD134077S1 (zh) 2009-06-19 2010-04-01 林清智; 沙發
US8163094B1 (en) 2009-07-23 2012-04-24 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method to improve indium bump bonding via indium oxide removal using a multi-step plasma process
US8796483B2 (en) 2010-04-01 2014-08-05 President And Fellows Of Harvard College Cyclic metal amides and vapor deposition using them
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US9287113B2 (en) 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
US9487600B2 (en) 2010-08-17 2016-11-08 Uchicago Argonne, Llc Ordered nanoscale domains by infiltration of block copolymers
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
US8747964B2 (en) 2010-11-04 2014-06-10 Novellus Systems, Inc. Ion-induced atomic layer deposition of tantalum
US8901016B2 (en) 2010-12-28 2014-12-02 Asm Japan K.K. Method of forming metal oxide hardmask
US9111775B2 (en) 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
KR20120125102A (ko) 2011-05-06 2012-11-14 한국화학연구원 원자층 증착법을 이용한 주석산화물 박막의 제조방법
US9190316B2 (en) 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
TWI479663B (zh) * 2011-12-22 2015-04-01 Au Optronics Corp 陣列基板及其製作方法
CN104115300B (zh) * 2012-02-15 2017-02-22 应用材料公司 沉积包封膜的方法
JP6015893B2 (ja) 2012-02-28 2016-10-26 国立研究開発法人産業技術総合研究所 薄膜トランジスタの製造方法
JPWO2013141232A1 (ja) 2012-03-23 2015-08-03 パナソニックＩｐマネジメント株式会社 太陽電池及びその製造方法
US8987047B2 (en) 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
US9048294B2 (en) 2012-04-13 2015-06-02 Applied Materials, Inc. Methods for depositing manganese and manganese nitrides
US8916477B2 (en) 2012-07-02 2014-12-23 Novellus Systems, Inc. Polysilicon etch with high selectivity
WO2014010310A1 (ja) 2012-07-10 2014-01-16 シャープ株式会社 半導体素子の製造方法
US20140060574A1 (en) 2012-09-04 2014-03-06 Matheson Tri-Gas In-situ tco chamber clean
JP2014086500A (ja) 2012-10-22 2014-05-12 Tokyo Electron Ltd 銅層をエッチングする方法、及びマスク
TWI539626B (zh) * 2012-12-21 2016-06-21 鴻海精密工業股份有限公司 發光二極體及其製造方法
US9153486B2 (en) * 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9437443B2 (en) 2013-06-12 2016-09-06 Globalfoundries Inc. Low-temperature sidewall image transfer process using ALD metals, metal oxides and metal nitrides
JP6353636B2 (ja) 2013-06-21 2018-07-04 東京エレクトロン株式会社 酸化チタン膜の除去方法および除去装置
KR20150012540A (ko) * 2013-07-25 2015-02-04 삼성디스플레이 주식회사 유기발광표시장치의 제조방법.
US9310684B2 (en) 2013-08-22 2016-04-12 Inpria Corporation Organometallic solution based high resolution patterning compositions
US9752422B2 (en) 2013-11-04 2017-09-05 Donaldson Engineering, Inc. Direct electrical steam generation for downhole heavy oil stimulation
US9614053B2 (en) 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
US9171703B2 (en) 2013-12-20 2015-10-27 Seagate Technology Llc Apparatus with sidewall protection for features
US9379010B2 (en) 2014-01-24 2016-06-28 Intel Corporation Methods for forming interconnect layers having tight pitch interconnect structures
JPWO2015115399A1 (ja) * 2014-01-28 2017-03-23 太陽誘電ケミカルテクノロジー株式会社 炭素膜を備える構造体及び炭素膜を形成する方法
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US20150247238A1 (en) 2014-03-03 2015-09-03 Lam Research Corporation Rf cycle purging to reduce surface roughness in metal oxide and metal nitride films
US9209038B2 (en) * 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9285673B2 (en) * 2014-07-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Assist feature for a photolithographic process
US9515156B2 (en) 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
KR102319630B1 (ko) 2014-10-23 2021-10-29 인프리아 코포레이션 유기 금속 용액 기반의 고해상도 패터닝 조성물 및 상응하는 방법
US11114742B2 (en) 2014-11-25 2021-09-07 View, Inc. Window antennas
TWI633596B (zh) * 2015-01-14 2018-08-21 聯華電子股份有限公司 形成溝渠的方法
US9478433B1 (en) 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control
US9607834B2 (en) 2015-04-02 2017-03-28 Tokyo Electron Limited Trench and hole patterning with EUV resists using dual frequency capacitively coupled plasma (CCP)
KR102329363B1 (ko) 2015-04-20 2021-11-19 보드 오브 레젼츠, 더 유니버시티 오브 텍사스 시스템 대면적 다단 나노구조의 제조
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10049892B2 (en) 2015-05-07 2018-08-14 Tokyo Electron Limited Method for processing photoresist materials and structures
US10056264B2 (en) 2015-06-05 2018-08-21 Lam Research Corporation Atomic layer etching of GaN and other III-V materials
WO2016210299A1 (en) 2015-06-26 2016-12-29 Tokyo Electron Limited GAS PHASE ETCH WITH CONTROLLABLE ETCH SELECTIVITY OF Si-CONTAINING ARC OR SILICON OXYNITRIDE TO DIFFERENT FILMS OR MASKS
US9523148B1 (en) 2015-08-25 2016-12-20 Asm Ip Holdings B.V. Process for deposition of titanium oxynitride for use in integrated circuit fabrication
KR102346372B1 (ko) 2015-10-13 2021-12-31 인프리아 코포레이션 유기주석 옥사이드 하이드록사이드 패터닝 조성물, 전구체 및 패터닝
US9996004B2 (en) 2015-11-20 2018-06-12 Lam Research Corporation EUV photopatterning of vapor-deposited metal oxide-containing hardmasks
TWI661466B (zh) 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9997369B2 (en) 2016-09-27 2018-06-12 International Business Machines Corporation Margin for fin cut using self-aligned triple patterning
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
CN108321079B (zh) 2017-01-16 2021-02-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
SG10201801132VA (en) 2017-02-13 2018-09-27 Lam Res Corp Method to create air gaps
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
JP2018160556A (ja) 2017-03-23 2018-10-11 三菱電機株式会社 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11075079B2 (en) 2017-11-21 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Directional deposition for semiconductor fabrication
KR102604345B1 (ko) 2018-01-30 2023-11-20 램 리써치 코포레이션 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
WO2019182872A1 (en) 2018-03-19 2019-09-26 Lam Research Corporation Chamfer-less via integration scheme
WO2019216092A1 (ja) 2018-05-08 2019-11-14 ソニーセミコンダクタソリューションズ株式会社 酸化物半導体膜のエッチング方法および酸化物半導体加工物ならびに電子デバイス
EP3791231A4 (en) 2018-05-11 2022-01-26 Lam Research Corporation METHODS FOR MAKING EUV PATTERNABLE HARD MASKS
US20190390341A1 (en) 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10867804B2 (en) 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10840082B2 (en) 2018-08-09 2020-11-17 Lam Research Corporation Method to clean SnO2 film from chamber
US10845704B2 (en) 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
KR20240031441A (ko) 2019-06-27 2024-03-07 램 리써치 코포레이션 교번하는 에칭 및 패시베이션 프로세스
TW202212012A (zh) 2020-06-15 2022-04-01 美商蘭姆研究公司 在腔室清潔中的錫氧化物的移除
WO2022020507A1 (en) 2020-07-23 2022-01-27 Lam Research Corporation Advanced self aligned multiple patterning using tin oxide
US20220189771A1 (en) 2020-12-10 2022-06-16 Applied Materials, Inc. Underlayer film for semiconductor device formation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0377209A (ja) * 1989-08-17 1991-04-02 Oki Electric Ind Co Ltd 透明導電膜のエッチング方法
US20160336178A1 (en) * 2010-04-15 2016-11-17 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US20150287612A1 (en) * 2014-04-07 2015-10-08 Applied Materials, Inc. Spacer formation

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