JP2022180577A - 半導体デバイス製造における酸化スズ膜 - Google Patents

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Abstract

【課題】酸化スズ膜を、半導体デバイス製造においてスペーサおよびハードマスクとして使用する方法を提供する。【解決手段】方法は、酸化スズ層を、基板上の突出フィーチャの側壁および水平面の上にコンフォーマルに形成し、側壁上の酸化スズ上にパシベーション層を形成させ、酸化スズを突出フィーチャの側壁において除去されることなく、突出フィーチャの水平面からに除去し、突出フィーチャの側壁に存在する酸化スズを残したまま突出フィーチャの材料を除去し、それにより酸化スズスペーサを形成する。酸化スズは、水素ベースおよび塩素ベースのドライエッチング化学物質を使用して、様々な材料の存在下で選択的にエッチングされる。別の方法では、パターン形成されていない酸化スズ上にパターン形成された層を形成し、酸化スズにパターンを転写することにより、パターン形成された酸化スズハードマスク層が基板上に形成する。【選択図】図4

Description

関連出願の相互参照
本出願は、2017年2月17日に出願され発明者としてTanらが挙げられている「Tin Oxide Films in Semiconductor Device Manufacturing」と題する米国仮特許出願第62/460,573号と、2017年3月31日に出願され発明者としてTanらが挙げられている「Tin Oxide Films in Semiconductor Device Manufacturing」と題する米国仮特許出願第62/479,709号と、2018年2月12日に出願され発明者としてYuらが挙げられている「Tin Oxide Films in Semiconductor Device Manufacturing」と題する米国特許出願公開第15/894,635号との利益を主張し、その全体が参照により本明細書に組み込まれる。
本発明は半導体デバイスの製造方法に関する。具体的には、本発明の実施形態は、半導体処理において酸化スズ膜を使用する方法に関する。
集積回路(IC)の製造では、材料のパターンを形成するために、例えば誘電体層内に埋め込まれた金属線を形成するために、堆積およびエッチング技術が使用される。いくつかのパターニングスキームは、精密なパターニングと微細フィーチャの形成を可能にするスペーサの使用を伴う。スペーサは基板上に形成され、規定の距離(典型的には先行するパターニングで決定される)によって分離され、下地の層のパターニングのマスクとして使用される。スペーサおよび周囲の層の材料は、スペーサの形成と下地の層のパターニングの両方を可能にするであろう適切なエッチング選択性を有するように選択される。パターニングが完了した後、スペーサはエッチングによって除去され、最終的に製造される半導体デバイスの一部ではない。
スペーサは、ダイナミックランダムアクセスメモリ(DRAM)の形成、フィン電界効果トランジスタ(finFET)のフィンのパターニング、およびバックエンドオブライン(BEOL)処理を含む、様々な用途においてパターニングで使用される。
一態様では、半導体基板を処理する方法が提供される。いくつかの実施形態では、この方法は、(a)水平面および側壁を有する複数の突出フィーチャを有する半導体基板を提供することと、(b)突出フィーチャの水平面および側壁上に酸化スズ層を形成させる(例えば、約5~30nmの厚さまで酸化スズ層をコンフォーマルに堆積させる)ことと、(c)突出フィーチャの側壁において酸化スズ層の上にパシベーション層を形成させることと、(d)パシベーション層が形成された後に、突出フィーチャの水平面から酸化スズをエッチングして除去し、それにより突出フィーチャの側壁に存在する酸化スズを除去せずに、突出フィーチャの材料を露出させることと、を含む。いくつかの実施形態では、パシベーション層は1~5nmの厚さを有する。いくつかの実施形態では、(d)において露出される突出フィーチャの材料は、ケイ素含有材料(例えば、酸化ケイ素または別のケイ素含有化合物)、炭素含有材料(例えば、非晶質炭素またはフォトレジスト)、および金属酸化物(例えば、酸化チタン)からなる群から選択される。いくつかの実施形態では、(a)において提供される半導体基板は、突出フィーチャ間に、酸化ケイ素、酸化チタン、酸化ジルコニウム、および酸化タングステンからなる群から選択される材料を含む。
いくつかの実施形態では、突出フィーチャの水平面から酸化スズをエッチングおよび除去するステップは、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して酸化スズをエッチングすることを含む。例えば、そのようなエッチングは、半導体基板を、H2、HBr、NH3、H2O、炭化水素、およびそれらの組み合わせからなる群から選択されるプラズマ活性化水素含有反応物と接触させることを含んでよい。
いくつかの実施形態では、突出フィーチャの水平面から酸化スズをエッチングおよび除去するステップは、Cl2、BCl3、およびその組み合わせからなる群から選択されるプラズマ活性化塩素含有反応物に半導体基板を暴露させることを含む、塩素ベースのエッチング化学物質の使用を含む。いくつかの実施形態では、突出フィーチャの水平面から酸化スズをエッチングおよび除去するステップは、塩素ベースのエッチング化学物質を使用して酸化スズをエッチングし、続いて水素ベースのエッチング化学物質を使用して酸化スズをエッチングすることを含む。例えば、このステップは、Cl2およびBCl3を含むガス中で形成されたプラズマを使用して酸化スズ層をエッチングし、その後、H2含有ガス中で形成されたプラズマで酸化スズ層をエッチングすることを含んでよい。
一実現形態では、酸化スズのエッチング中に露出される突出フィーチャの材料は、SiO2、SiN、SiOC、SiC、SiCN、SiCNO、およびSiOCからなる群から選択され、酸化スズのエッチングは、水素化スズの形成をもたらす水素ベースのエッチング化学物質の使用を含む。一実施形態では、突出フィーチャ、酸化ケイ素で覆われたケイ素突出フィーチャであり、突出部の水平面から酸化スズ層を除去することは、水素化スズの形成をもたらし、かつ下地の酸化ケイ素材料を露出させる水素ベースのエッチング化学物質を使用した酸化スズのエッチングを含む。
別の実施形態では、突出フィーチャは、炭素突出フィーチャまたはフォトレジスト突出フィーチャである。別の実施形態では、突出フィーチャは、酸化タンタル(TaO)、酸化チタン(TiO)、酸化タングステン(WO)、酸化ジルコニウム(ZrO)、および酸化ハフニウム(HfO)からなる群から選択される金属酸化物突出フィーチャである。
いくつかの実施形態では、突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成することは、突出フィーチャの水平面および側壁の両方にパシベーション材料を堆積させ、その後、突出フィーチャの水平面からパシベーション材料を除去することを含む。一実現形態では、突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成することは、突出フィーチャの水平面および側壁の両方にケイ素含有パシベーション材料を堆積させ、その後、フルオロカーボンベースのエッチング化学物質を用いて、突出フィーチャの水平面からケイ素含有パシベーション材料を除去することを含む。別の実現形態では、突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成することは、突出フィーチャの水平面および側壁の両方に炭素含有パシベーション材料を堆積させ、その後、水平面から炭素含有パシベーション材料を除去することを含む。
いくつかの実施形態では、突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成することは、酸化スズ層の外側部分を、窒化スズ(SnN)、臭化スズ(SnBr)、およびフッ化スズ(SnF)からなる群から選択されるスズ含有パシベーション材料に変換することを含む。一例では、突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成することは、基板をプラズマ中の窒素含有反応物と接触させることにより、酸化スズ層の外側部分を窒化スズに変換することを含む。
酸化スズ層が水平面から除去された後に、突出フィーチャの側壁に存在する酸化スズ層を完全には除去することなく突出フィーチャを除去し、それにより酸化スズスペーサを形成するプロセスが続いてよい。
この方法はまた、フォトレジストを基板に塗布すること、フォトレジストを露光すること、フォトレジストをパターニングし、パターンを基板に転写すること、および基板からフォトレジストを選択的に除去すること、を含んでよい。
別の態様では、部分的に製造された半導体基板が提供され、半導体基板は複数のスペーサを含み、各スペーサは酸化スズの層およびパシベーション材料の層を含む。
別の態様では、半導体基板を処理するシステムが提供される。一実施形態では、システムは、1つ以上の堆積チャンバ、1つ以上のエッチングチャンバ、およびシステムコントローラを含み、システムコントローラは、(i)半導体基板上の複数の突出フィーチャの水平面および側壁上に酸化スズ層の堆積を生じさせ、(ii)突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成させ、(ii)突出フィーチャの側壁上の酸化スズ層の除去を生じさせることなく、突出フィーチャの水平面から酸化スズ層の除去を生じさせる、プログラム命令を含む。
別の態様では、酸化スズハードマスクを使用して半導体基板を処理する方法が提供される。一実施形態では、半導体基板を処理する方法は、パターン形成された層をパターン形成されていない酸化スズハードマスク層上に形成し、パターンを酸化スズハードマスク層に転写することにより、半導体基板上にパターン形成された酸化スズハードマスク層を形成することと、酸化スズハードマスク層の存在下で半導体基板を処理することと、を含む。
一実現形態では、半導体基板を処理することは、パターン形成された酸化スズハードマスクで覆われていない露出された材料をエッチングすること、を含む。一実施形態では、パターン形成された酸化スズハードマスクで覆われていない露出された材料はケイ素含有材料であり、エッチングは、基板をフッ素ベースのエッチング化学物質(例えば、フルオロカーボンベースのエッチング化学物質)に暴露させることを含む。別の実施形態では、パターン形成された酸化スズハードマスクで覆われていない露出された材料は炭素含有材料であり、エッチングは、基板を酸素ベースのエッチング化学物質に暴露させることを含む。
別の態様では、半導体基板を処理するための方法が提供され、その方法は、(a)露出されたパターン形成されたアッシング可能層を有する半導体基板を提供することであって、パターン形成されたアッシング可能層は複数の凹状フィーチャを備え、各凹状フィーチャの底部に露出されたターゲット材料が位置している、ことと、(b)凹状フィーチャを酸化スズで充填し、アッシング可能層の上に酸化スズのオーバーバーデンを形成することと、(c)酸化スズのオーバーバーデンを除去して、下地のアッシング可能材料を露出させることと、(d)酸化スズを完全には除去することなく、アッシング可能材料を除去して下地のターゲット層を露出させることと、を含む。一実施形態では、アッシング可能材料は炭素含有材料(例えば、炭素)であり、(d)は、酸素ベースのエッチング化学物質を使用してアッシング可能材料を除去することを含む。
別の態様では、半導体基板を処理するための方法が提供され、その方法は、(a)パターン形成された酸化スズ層を有する半導体基板を提供することであって、パターン形成された酸化スズ層は複数の凹状フィーチャを備える、ことと、(b)凹状フィーチャを、ケイ素またはケイ素含有化合物であるケイ素含有材料で充填し、酸化スズ層上にケイ素含有材料のオーバーバーデンを形成することと、(c)オーバーバーデンを除去して、下地の酸化スズを露出させることと、(d)ケイ素含有材料を完全には除去することなく酸化スズを除去することと、を含む。一実現形態では、ケイ素含有材料を完全には除去することなく酸化スズを除去することは、水素ベースのエッチング化学物質(例えば、H2中で形成されたプラズマ)を使用して酸化スズをエッチングすることを含む。
別の態様では、半導体基板を処理する方法は、(a)複数の突出フィーチャを有する半導体基板を提供することと、(b)突出フィーチャの水平面および側壁の上に酸化スズ層を堆積させることと、(c)突出フィーチャの側壁に存在する酸化スズを完全には除去することなく、突出フィーチャの水平面から酸化スズをエッチングし除去することであって、エッチングは、半導体基板を水素ベースのエッチング化学物質に暴露させて、酸化スズを水素化スズに変換させることを含む、ことと、を含む。
別の態様では、半導体基板を処理する方法は、(a)複数の突出フィーチャを有する半導体基板を提供することと、(b)突出フィーチャの水平面および側壁の上に酸化スズ層を堆積させることと、(c)突出フィーチャの側壁に存在する酸化スズを完全には除去することなく、突出フィーチャの水平面から酸化スズをエッチングし完全に除去することであって、エッチングは、半導体基板を塩素ベースのエッチング化学物質に暴露させて、酸化スズを塩化スズに変換することを含む、ことと、を含む。
別の態様では、半導体基板を処理する方法は、(a)酸化スズ層、酸化スズ層上のパターン形成されたフォトレジストの露出層、および酸化スズ層下の下地の材料の層を有する基板であって、パターン形成されたフォトレジストによって覆われていない場所で酸化スズが露出された基板、を提供することと、(b)フォトレジストの存在下で、フォトレジストおよび下地の前記材料の両方に対して選択性を有するエッチングにより、前記酸化スズを選択的にエッチングし、下地の前記材料を露出させることと、を含む。いくつかの実施形態では、酸化スズを選択的にエッチングすることは、基板を、水素ベースのプラズマエッチング化学物質に炭素含有添加剤と共に暴露させ、その結果、エッチング中に半導体基板上に炭素含有ポリマーを形成させることを含む。一実現形態では、酸化スズを選択的にエッチングすることは、H2および炭化水素を含むプロセスガス中で形成されたプラズマに半導体基板を暴露させることを含む。いくつかの実施形態では、この酸化スズエッチング化学物質は、フォトレジストに対して少なくとも100、下地の材料に対して少なくとも10のエッチング選択性選択性を提供する。いくつかの実施形態では、下地の材料は、ケイ素(Si)、ケイ素含有化合物、および炭素含有材料からなる群から選択される。一実現形態では、下地の材料は非晶質ケイ素であり、この方法は、(b)において露出された非晶質ケイ素を、酸化スズの存在下で選択的にエッチングすることを更に含む。別の実現形態では、下地の材料はタングステン(W)および炭素(C)を含み、この方法は、(b)において露出された下地の材料を、酸化スズの存在下で選択的にエッチングすることを更に含む。いくつかの実施形態では、酸化スズの選択エッチングの後、この方法は、(c)露出された下地の材料を酸化スズの存在下で選択的にエッチングすることと、(d)本質的にH2からなるプロセスガス中で形成されたプラズマに半導体基板を暴露させることにより、半導体基板から酸化スズを除去することと、を更に含む。
他の態様では、選択エッチング方法が提供される。一態様では、半導体基板を処理する方法は、(a)酸化スズの露出層を有する半導体基板を提供することと、(b)フォトレジスト、ケイ素(Si)、炭素、および炭素含有材料からなるグループから選択された材料の存在下で、H2および炭化水素を含むプロセスガス中で形成されたプラズマに半導体基板を暴露させることにより、酸化スズを選択的にエッチングすることと、を含む。
別の態様では、半導体基板を処理する方法は、(a)酸化スズの露出層を有する半導体基板を提供することと、(b)ケイ素(Si)、炭素、炭素含有材料、金属、金属酸化物、および金属窒化物からなる群から選択される材料の存在下で、水素ベースのエッチングを使用して、酸化スズを選択的にエッチングすることと、を含む。
別の態様では、半導体基板を処理する方法は、(a)酸化スズの露出層を有する半導体基板を提供することと、(b)ケイ素(Si)、ケイ素含有化合物、フォトレジスト、炭素(C)、炭素含有材料、金属、金属酸化物、および金属窒化物からなる群から選択される材料の存在下で、HBr、炭化水素、NH3、およびH2Oからなる群から選択される水素含有反応物を含むプロセスガス中で形成されたプラズマに半導体基板を暴露させて、エッチング中に水素化スズを形成させることにより、酸化スズを選択的にエッチングすることと、を含む。
別の態様では、半導体基板を処理する方法は、(a)酸化チタンおよびタングステン含有材料からなる群から選択される材料の露出層を有する半導体基板を提供することと、(b)酸化チタンおよびタングステン含有材料からなる群から選択される材料の存在下で酸化スズを選択的にエッチングすることと、を含む。
別の態様では装置が提供され、装置は、プロセスチャンバと、本明細書で提供される方法のいずれかを引き起こすためのプログラム命令を有するコントローラとを含む。
別の態様では、半導体デバイスが提供され、半導体デバイスは、本明細書に記載される任意の構成の酸化スズ層および複数の他の材料を含む。
本明細書に記載される主題の実現に関するこれらおよび他の態様は、添付の図面および以下の記載に記述されている。
スペーサ形成を伴う処理を受けている半導体基板の概略的断面図を示す。 スペーサ形成を伴う処理を受けている半導体基板の概略的断面図を示す。 スペーサ形成を伴う処理を受けている半導体基板の概略的断面図を示す。 スペーサ形成を伴う処理を受けている半導体基板の概略的断面図を示す。 スペーサ形成を伴う処理を受けている半導体基板の概略的断面図を示す。 スペーサ形成を伴う処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による方法のプロセスフロー図である。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による酸化スズスペーサを形成する方法のプロセスフロー図である。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による半導体の方法のプロセスフロー図である。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による方法のプロセスフロー図である。
本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。 本明細書で提供される実施形態による処理を受けている半導体基板の概略的断面図を示す。
本明細書で提供される実施形態による方法のプロセスフロー図である。
本明細書で提供されるエッチング化学物質を使用して酸化スズをエッチングするのに好適な装置の概略図である。
本明細書で提供される実施形態によるマルチステーション処理システムの概略図を示す。
半導体デバイスの製造において酸化スズ膜を使用する方法が提供される。この方法は、調整可能なエッチング速度と選択性を有する複数のエッチングプロセスを利用し、多種多様な材料を使用するプロセススキームに酸化スズ膜を統合することを可能とし、材料には、例えば、ケイ素含有化合物(例えば、酸化ケイ素(SiO2)、炭化ケイ素(SiC)、窒化ケイ素(SiN)、シリコンオキシカーバイド(SiOC)、シリコンオキシナイトライド(SiNO)、シリコンオキシカーボナイトライド(SiCNO)、シリコンカーボナイトライド(SiCN))、元素状ケイ素(Si)、炭素(非晶質炭素およびダイヤモンド状炭素を含む)、フォトレジスト、炭素含有化合物(例えば、有機ポリマー、金属炭化物、タングステン含有炭素)、金属(例、タングステン)、金属酸化物(例えば、酸化チタン、酸化ハフニウム、酸化ジルコニウム、酸化タンタル)、および金属窒化物(例えば、窒化タンタル(TaN)および窒化チタン(TiN))が含まれる。いくつかの実施形態では、酸化スズは、少なくとも約10:1のエッチング選択性で、例えば少なくとも約20:1で、これらの材料のうちのいずれかの存在下でエッチングされる。いくつかの実施形態では、これら材料のうちのいずれも、少なくとも約10:1のエッチング選択性で、例えば少なくとも約20:1で、酸化スズの存在下でエッチングされる。
いくつかの実施形態では、酸化スズは、酸化スズ膜がスペーサまたはハードマスク(例えば、フォトレジストの下でターゲット層の上に位置する中間層)であるパターニングプロセスで使用される。例えば、酸化スズは、自己整合スペーサアシストパターニングのスペーサ、自己整合ダブルパターニング(SADP)または自己整合4重パターニング(SAQP)の中間層、コンタクトホールハードマスク、極端UV(EUV)ハードマスク、リバーストーンマスク、またはバックエンドオブライン(BEOL)ハードマスクであり得る。酸化スズは、選択エッチングプロセスと併用して、これら用途によって課せられる厳しい限界寸法(CD)/プロファイルおよび選択性の要件を満たす。エッチングプロセスは、Lam Research Corporationが提供するKiyo(商標)およびFlex(商標)エッチングツールなど、プラズマエッチングが可能な様々なツールで実現できる。
酸化スズは、酸化スズを揮発性の水素化スズ生成物(例えば、四水素化スズ)に変換する水素ベースのエッチングを使用して、多種多様な材料に対して選択的にエッチングできる。本明細書で使用されるような「水素化スズ」という用語は、複数の水素化スズ(スズ-水素結合を有する化合物)を含み、四水素化スズ(SnH4)のみに限定されない)。「塩化スズ」および「フッ化ケイ素」のような用語は同様に、複数の塩化物やフッ化物を含んでよい。四水素化スズは、他の多くの金属水素化物とは異なり、低沸点を有し、従って、パージおよび/または排気によってプロセスチャンバから簡単に除去でき、それにより、水素ベースのエッチングは酸化スズの選択エッチングにとって特に魅力的なプロセスとなる。
本明細書で使用されるような酸化スズは、スズ(Sn)および酸素(O)を含む材料を指し、任意選択的に水素を含んでよい。本明細書で使用されるような酸化スズは、炭素および窒素などの少量の他の元素を更に含んでよく、他の元素の合計量は10原子%以下(含有量の計算には水素は含まれない)である。例えば、ALD堆積酸化スズは、約0.5~5原子%の炭素を含有することができる。酸化スズは、例えば、ALD、PECVD、またはPVDによって堆積させることができる。酸化スズの化学量論は、一般に変化させることができる。いくつかの実施形態では、スズ対酸素の原子比は約1:2(SnO2)である。SnO2では、1:2のスズ対酸素の化学量論からのわずかな逸脱が可能であり、SnO2構造の範囲内にあることが理解される。例えば、SnO2のいくつかの例では、O対Snの原子比は約2.0~2.3である。O対Snの比が約1.5~2.5である酸化スズは、本明細書で使用されるようなSnO2材料の範囲内にある。本明細書に記載される酸化スズ材料は、酸化インジウムスズ材料および他の混合酸化物とは区別される。
本明細書で使用されるような他の化合物では、明記されない限り、化学量論は変化し得ることが理解される。例えば、SiNやHfOなどの式は存在する元素を指定し、化学量論は指定しない。更に、本明細書に記載された材料には、水素(化学式で指定されていない場合であっても)、および化学名に明示的に挙げられていない少量のドーパント(10原子%未満のドーパントなど)を含んでよいことが理解される。
本明細書で使用されるような「半導体基板」という用語は、その構造内の任意の場所に半導体材料を含有する、半導体デバイス製造の任意の段階における基板を指す。半導体基板内の半導体材料は露出される必要はないことが理解される。半導体材料を覆う他の材料(例えば、誘電体)の複数の層を有する半導体ウェハは、半導体基板の例である。以下の詳細な説明は、開示される実現形態がウェハ上に実現されることを想定している。しかし、開示される実現形態はそのように限定されない。ワークピースは、様々な形状、サイズ、および材料を有し得る。半導体ウェハに加えて、開示された実現形態を利用できる他のワークピースには、プリント回路基板などの様々な物品が含まれる。
いくつかの実施形態では、提供される選択エッチング用の化学物質を用いて、基板上の特定の材料またはフィーチャを、他の材料またはフィーチャを除去することなく、除去するために使用される。本明細書で使用する場合、材料またはフィーチャの少なくとも90%(例えば、100%)が除去される(垂直方向の厚さを参照して)場合に、エッチング化学物質は材料またはフィーチャを「除去する」。本明細書で使用する場合、「除去せずに」という用語は、エッチング後に材料またはフィーチャの少なくとも50%(少なくとも80%など)が残ることを意味し、%は垂直方向の厚さを指す。
いくつかの実施形態では、提供される方法を用いて、突出フィーチャの側壁に存在する材料を除去することなく、水平面から材料を除去する。本明細書で使用する場合、水平面は、突出フィーチャの頂部の凸状キャップなど、水平面からの局所的な逸脱を有する面を含むことが理解される。
他の材料の存在下での酸化スズの選択エッチングのために、および酸化スズの存在下での他の材料の選択エッチングのために、様々なエッチング化学物質が開発されてきた。別の材料の存在下での酸化スズの選択エッチングは、酸化スズのエッチングを指し、酸化スズのエッチング速度の、他の材料のエッチング速度に対する比は1より大きく、他の材料は、エッチングプロセスのいかなる時点においても、酸化スズと同じエッチング化学物質に暴露される。例えば、他の材料は、エッチングの開始時に露出されていてよく、またはエッチングの過程で露出されてよい。別の材料の存在下での酸化スズの選択エッチングにおけるエッチング選択性とは、所与の化学物質に対する、他の材料のエッチング速度に対する酸化スズのエッチング速度の比を指す。例えば、酸化スズは、50を超えるエッチング選択性を有する水素ベースのエッチング化学物質を使用して、ケイ素含有化合物の存在下で選択的にエッチングできる。
同様に、酸化スズの存在下での材料の選択エッチングとは、酸化スズのエッチング速度に対するその材料のエッチング速度の比が1より大きく、エッチングプロセスのいかなる時点においても、エッチングされる材料が暴露されるのと同じエッチング化学物質に酸化スズが暴露されるような、その材料のエッチングを指す。例えば、酸化スズは、エッチングの開始時に露出されていてよく、またはエッチングの過程で露出されてよい。酸化スズの存在下での材料の選択エッチングのエッチング選択性とは、所与の化学物質に対する、酸化スズのエッチング速度に対するその材料のエッチング速度の比を指す。例えば、炭素は、50を超えるエッチング選択性を有する酸素ベースのエッチング化学物質を使用して、酸化スズの存在下で選択的にエッチングできる。
いくつかの実施形態では半導体基板が提供され、半導体基板は、露出された酸化スズ層と、第2の材料の層とを含み、第2の材料は露出されていてよく、または露出されていなくてよい。次に、本明細書に記載の選択的酸化スズエッチング化学物質のうちの1つを使用して、第2の材料の存在下で酸化スズが選択的にエッチングされる。第2の材料は、このエッチングの前に露出されていてよく、または酸化スズのエッチング中に露出されてよい。
いくつかの実施形態では半導体基板が提供され、半導体基板は、第1の材料の露出層と、酸化スズの層とを含み、酸化スズは露出されていてよく、または露出されていなくてよい。次に、本明細書に記載の選択的化学物質のうちの1つを使用して、酸化スズの存在下で第1の材料が選択的にエッチングされる。酸化スズは、このエッチングの前に露出されていてよく、または酸化スズのエッチング中に露出されてよい。
水素ベースのエッチング
いくつかの実施形態では、選択的な酸化スズのエッチングは水素ベースのエッチングを使用して実行される。水素ベースのエッチングは、酸化スズを水素含有反応物に暴露させ(典型的には反応物のプラズマ活性化を伴い)、それにより、水素含有反応物が酸化スズを揮発性の水素化スズに変換することを伴う。SnH4は-52℃の沸点を有し、プロセスチャンバから容易に除去することができる。水素含有反応物の例には、H2、HBr、NH3、H2O、および炭化水素(CH4など)が含まれる。水素含有反応物の混合物も使用できる。水素ベースのエッチングは、水素含有反応物、および任意選択的に不活性ガスを含有するプロセスガス中でプラズマを形成させ、形成されたプラズマに基板を接触させることを伴う。不活性ガスの例には、窒素(N2)、ヘリウム(He)、アルゴン(Ar)、ネオン(Ne)、およびキセノン(Xe)が含まれる。いくつかの実施形態では、H2が好ましい水素含有反応物であり、いくつかの実施形態では、体積で少なくとも50%、例えば少なくとも80%のH2を含有するガス中でプラズマを形成することが好ましい。他の実施形態では、水素含有反応物としてHBrが使用される。例えば、HBrと不活性ガスとから本質的になるプロセスガス、例えば、HBr、N2およびアルゴンの混合物、の中で形成されたプラズマを用いて、酸化スズを選択的にエッチングできる。水素ベースのエッチングは、典型的には、酸素含有化学種およびフッ素含有化学種を含まないプロセスガスを用いて実施される。いくつかの実施形態では、プロセスガスは、本質的に1つ以上の水素含有反応物、および任意選択的に不活性ガスからなる。
水素ベースのエッチングは、以下の材料、すなわち、SiO2、SiN、SiC、SiOC、SiCN、SiON、SiCNO、スピンオングラスなどのケイ素含有化合物;酸化チタン、酸化タングステン、酸化ジルコニウムなどの金属酸化物;窒化チタンおよび窒化タンタルなどの金属窒化物;タングステンなどの金属;フォトレジスト、および有機ポリマー、の存在下で酸化スズを選択的に除去できる。更に、水素ベースのエッチングを使用して、酸化ケイ素で覆われたケイ素の存在下で酸化スズを選択的にエッチングできる。ケイ素が大気に暴露された場合、ケイ素表面に酸化ケイ素が形成されることがよくある。水素ベースのエッチングを使用して、元素状ケイ素(例えば、非晶質ケイ素)、および炭素の存在下で、酸化スズを選択的にエッチングすることもできる。更に、水素ベースのエッチングを使用して、金属炭化物、および金属と炭素とを含有する材料の存在下で、酸化スズを選択的にエッチングできる。例えば、タングステン炭素材料(タングステンドープ炭素とも呼ばれる)の存在下で、水素ベースのエッチングを用いて、酸化スズを選択的にエッチングできる。一部の実施形態では、タングステン炭素材料は、約20~60原子%のタングステンを含む。
いくつかの実施形態では半導体基板が提供され、半導体基板は、露出された酸化スズ層、およびこれら材料のうちのいずれかの層を含む。次に、これら材料の存在下で酸化スズが選択的にエッチングされる。これら材料は、このエッチングの前に露出されていてよく、または酸化スズのエッチング中に露出されてよい。
いくつかの実施形態における水素ベースのエッチングのエッチング選択性は10よりも大きく、例えば30よりも大きく、例えば50よりも大きく、または80よりも大きい。エッチング選択性は、選択されたプロセス条件における、酸化スズのエッチング速度の、他の材料のエッチング速度に対する比を指す。いくつかの例では、H2プラズマを使用した酸化スズのエッチングにおいて、SiO2に対して100のエッチング選択性が達成された。
水素プラズマ(水素含有反応物で形成されたプラズマを指す)を利用する酸化スズのエッチング方法は、広範囲のプロセス条件下で様々な装置で実現できる。一実現形態では、方法は、酸化スズの露出層を有する半導体基板をエッチングチャンバに提供すること、ならびに、H2(または別の水素含有ガス)、および任意選択的にヘリウムまたは別の不活性ガスなどのキャリアガスを含むプロセスガス中で形成されたプラズマに基板を接触させること、を伴う。用語「エッチングチャンバ」または「エッチング装置」は、エッチング用に構成されたチャンバおよび装置を指す。いくつかの実施形態では、「エッチングチャンバ」または「エッチング装置」は、エッチング作業用に専用に構成されている。他の実施形態では、「エッチングチャンバ」または「エッチング装置」は、エッチングに加えて、例えば堆積などの他の作業を実行するように構成されていてよい。例えば、いくつかの実施形態では、エッチングチャンバはまた、ALD堆積に使用されてよい。
いくつかの実施形態では、水素プラズマエッチングで使用されるプラズマは、半導体基板を収容するものと同じプロセスチャンバ内で生成される。他の実施形態では、プラズマは遠隔で生成され、プロセスチャンバ内の1つ以上の入口を通して、基板を収容するプロセスチャンバの中に導入される。
エッチングは、酸化スズを揮発性の水素化スズに変換するように制御される。一実施形態では、プロセスガス中のH2含有量は少なくとも50体積%、例えば少なくとも80体積%である(最大で100%であり得る)。いくつかの実施形態では、プロセスガスは、CH4などの炭化水素を更に含んでよい。いくつかの実施形態では、プロセスガスはCl2を更に含む。例えば、プロセスガスは本質的にH2および不活性ガス(例えば、He)から構成されてよく、またはプロセスガスは本質的にH2、不活性ガス、および炭化水素(例えば、CH4)から構成されてよい。エッチングは、基板の近くで測定して、約100℃未満の温度で実行される。エッチング反応は、有益にはSnH4などの揮発性物質のみを生成し、これは、排気および/またはパージによりエッチングプロセスチャンバから容易に除去できる。エッチングプロセス温度は好ましくは、約100℃未満となるように選択される。その理由は、より高い温度では形成されたSnH4の分解、およびプロセスチャンバおよび基板を汚染する可能性のあるパーティクルの形成につながるからである。プロセスガスの組成およびプロセス条件は、エッチング中のパーティクルの形成を削減または排除するように選択される。重要なことに、エッチング反応は、有意なスパッタリング成分をなんら必要とせず、基板に外部バイアスがなくても、かつ重イオン(例えば、アルゴンイオン)がなくても実行できる。スパッタリング成分を減らすことは、基板上の第2の材料に対するエッチング選択性を高めるために有益であり得る。従って、いくつかの実施形態では、スパッタリングを低減するために、基板に外部バイアスを印加せずにエッチングを実行し、および/またはキャリアガスとしてヘリウム(軽いガス)を使用することを伴う。
水素プラズマエッチング用のプラズマは、様々な周波数(低周波数および高周波数)を使用して生成させることができる。好適な周波数の例には、400KHz、2MHz、13.56MHz、27MHz、または2.45GHzが含まれる。いくつかの実施形態では、プラズマ生成に使用される電力は約50W~1,000Wの範囲とすることができ、これは約0.0018~0.36W/cm2の電力密度に対応する。基板におけるバイアスは任意選択であり、バイアス電力は約0~500Wの範囲とすることができる。シャワーヘッド当たりの好適なガス流量(1枚の300mmウェハを処理するための)は、
i.H2:25~750sccm
ii.Cl2:0~500sccm(例えば、5~200sccm)
iii.He:0~500sccm(例えば、5~100sccm)
iv.CH4:0~500sccm(例えば、5~100sccm)
である。
エッチングプロセスは、いくつかの実施形態では、約1~175mTorrの圧力で実行できる。
いくつかの特定の実施形態では、プラズマは高周波発生(例えば、13.56MHzまたは27MHz)を使用して生成され、約200~500Wのプラズマ電力を使用して提供され、これは0.07~0.18W/cm2の電力密度に対応する。基板におけるバイアスの電力は約0~200Wである。シャワーヘッド当たりの好適なガス流量(1枚の300mmウェハを処理するための)は、
i.H2:100~300sccm
ii.Cl2:0~200sccm(例えば、5~100sccm)
iii.He:0~100sccm(例えば、5~50sccm)
iv.CH4:0~100sccm(例えば、5~50sccm)
である。
エッチングプロセスは、これら実施形態では、約1~30mTorrの圧力で実行される。
水素ベースのエッチングの選択性は、エッチング中に基板の表面に炭素含有ポリマー(例えば、CHxポリマー)を形成するプロセスガス中で炭素含有反応物を使用することにより、大幅に増加できることが判明した。いくつかの実施形態では、この実施形態で使用されるプロセスガスはH2および炭化水素(例えば、メタン(CH4))を含む。プロセスガスは典型的には不活性ガスも含む。いくつかの実施形態では、炭化水素に対するH2の比率は、好ましくは少なくとも5、例えば少なくとも10である。いくつかの実施形態では、炭化水素に対するH2の体積比は約5~500、例えば約10~300である。いくつかの実施形態では、別の物質(複数を含む)の存在下での酸化スズの選択エッチングは、H2および炭化水素(例えば、CH4)を含むプロセスガス中で形成されたプラズマに基板を暴露させることを含む。一実現形態では、H2は約100~500sccmの流量で供給され、炭化水素は約1~20sccm(例えば、約5~10sccm)の流量で供給される。このプロセスは、約100~1,000W、例えば約200~500W(単一の300mmウェハの場合)のプラズマ電力を使用して実施することができ、これは、約0.14~1.3W/cm2、例えば、0.28~0.71W/cm2の電力密度に対応する。いくつかの実現形態では、エッチングは、約50~500Vb、例えば、約100~200Vbの基板バイアスを使用して実施される。このプロセスは好ましくは、約100℃未満の温度で実行される。一具体例では、以下のガス、すなわち100sccmのH2、5sccmのCH4、および100sccmのヘリウムが供給される。プラズマは300Wの電力を使用してプロセスガス中で形成され、100Vbの基板バイアスが25%のデューティサイクルで使用される。このプロセスは30℃で、5mTorrの圧力で実行される。本明細書に記載されるような、基板上での炭素含有ポリマーの形成により、本明細書に記載のいずれの材料に対しても酸化スズのエッチング選択性を増加させることができる。この効果は、酸化スズが、フォトレジスト、炭素、炭素含有材料、およびケイ素(Si)の存在下でエッチングされる場合に特に有用である。例えば、エッチングがフォトレジストの存在下で実施される場合、エッチング選択性は100より大きい場合があり、場合によってはほぼ無限である。この高選択エッチングの使用により、より薄い厚さのフォトレジストを使用して、フォトリソグラフィの露光量を下げ、および/または小さなファインピッチにおける高アスペクト比に起因するフォトレジストラインの崩壊を防ぐことが可能になる。記載された方法では、CHxポリマーはフォトレジストがエッチングされることを防ぐ。更に、このエッチングを使用して、フォトレジスト層の形状を改善することができる。いくつかの実施形態では、半導体基板上の酸化スズはこのエッチングを使用して、酸化スズ層の上に配置されたフォトレジストの存在下で、および酸化スズの下地の材料の存在下で、フォトレジストと酸化スズの下にある材料の両方に対して少なくとも10のエッチング選択性を有して、選択的にエッチングされる。いくつかの実施形態では、酸化スズの下地の材料は、ケイ素(例えば、非晶質ケイ素)、ケイ素含有化合物(例えば、SiO2、SiN、SiC、SiON、SiOC)、炭素(例えば、非晶質炭素)、および炭素含有化合物(例えば、炭素タングステン)のうちの1つ以上を含む。
いくつかの実施形態では、水素ベースのエッチングにおいて水素含有反応物としてHBrが使用される。一実現形態では、エッチング方法は、100~50sccmの流量でHBrを流し、100~500sccmの流量で不活性ガス(例えばヘリウム)を流し、0.14~0.71W/cm2の電力密度に対応する100~500W(300mmウェハ1枚当たり)のRF電力を使用して、このプロセスガス中でプラズマを形成することを含む。このエッチングは、基板バイアスの有無に関わらず実施できる。例えば、基板バイアスは、0~200Vb、例えば50~200Vbであってよい。このプロセスは、100℃未満の温度、5~50mTorrの圧力で実行できる。
塩素ベースのエッチング
いくつかの実施形態では、選択的な酸化スズのエッチングは塩素ベースのエッチングを使用して実行される。塩素ベースのエッチングは、酸化スズを塩素含有反応物に暴露させ(典型的には反応物のプラズマ活性化を伴い)、それにより、塩素含有反応物が酸化スズを揮発性の塩化スズに変換することを伴う。SnCl4は114℃の沸点を有し、プロセスチャンバから容易に除去することができる。好適な塩素含有反応物の例には、Cl2およびBCl3が含まれる。一実施形態では、Cl2とBCl3の混合物が使用される。一実現形態では、塩素ベースのエッチングは、塩素含有反応物、および任意選択的に不活性ガスを含有するプロセスガス中でプラズマを形成させ、形成されたプラズマに基板を接触させることを伴う。塩素ベースのエッチングは、以下の材料、すなわちケイ素含有化合物、例えばSiO2、SiN、SiC、SiOC、SiCN、SiON、SiCNO、スピンオングラス、炭素、およびフォトレジストの存在下で、酸化スズを選択的に除去できるが、ケイ素含有材料に対する選択性は、典型的には水素ベースのエッチングを用いた場合よりも低い。いくつかの実施形態では半導体基板が提供され、半導体基板は、露出された酸化スズ層、およびこれら材料のうちのいずれかの層を含む。次に、塩素ベースのエッチングを使用して、これら材料の存在下で酸化スズが選択的にエッチングされる。これら材料は、このエッチングの前に露出されていてよく、または酸化スズのエッチング中に露出されてよい。一実現形態では、BCl3/Cl2エッチングを使用して、これら材料のうちのいずれかの存在下で酸化スズが選択的にエッチングされる。一実現形態では、エッチング方法は、5~100sccmの流量でBCl3を流し、50~500sccmの流量でCl2を流し、100~500sccmの流量で不活性ガス(例えばヘリウム)を流し、0.14~0.71W/cm2の電力密度に対応する100~500W(300mmウェハ1枚当たり)のRF電力を使用して、このプロセスガス中でプラズマを形成することを含む。このエッチングは、基板バイアスの有無に関わらず実施できる。例えば、基板バイアスは、0~100Vb、例えば10~100Vbであってよい。このプロセスは、100℃未満の温度、5~50mTorrの圧力で実行できる。
いくつかの実施形態では、塩素ベースのエッチングを使用して、酸化スズの存在下で特定の金属酸化物を選択的にエッチングする。例えば、塩素ベースのエッチングを使用して、酸化スズの存在下で酸化チタンが選択的にエッチングされる。いくつかの実施形態では半導体基板が提供され、半導体基板は、露出された酸化チタン層、および酸化スズの層を含む。次に、塩素ベースのエッチング化学物質を使用して、酸化スズの存在下で酸化チタンが選択的にエッチングされる。酸化スズは、このエッチングの前に露出されていてよく、または酸化スズのエッチング中に露出されてよい。
フルオロカーボンベースのエッチング
いくつかの実施形態では、SiO2、SiN、SiC、SiOC、SiCN、SiON、SiCNO、スピンオングラスなどのケイ素含有化合物が、フルオロカーボンベースのエッチングを使用して、酸化スズの存在下で選択的にエッチングされる。フルオロカーボンベースのエッチングは、ケイ素含有化合物をプラズマ活性化フルオロカーボン(Cxy)に暴露させ、それにより、Si-F結合を含有する揮発性化合物に変換させることを伴う。好適なフルオロカーボン反応物の例には、CF4、C26などが含まれる。一実現形態では、フルオロカーボンベースのエッチングは、フルオロカーボン、および任意選択的に不活性ガスを含有するプロセスガス中でプラズマを形成させ、形成されたプラズマに基板を接触させることを伴う。フルオロカーボンエッチングは、酸化スズの存在下でケイ素含有化合物を選択的に除去できる。いくつかの実施形態では半導体基板が提供され、半導体基板は、ケイ素含有化合物の露出層、および酸化スズの層を含む。次に、基板がフルオロカーボンプラズマと接触させられ、酸化スズの存在下でケイ素含有化合物が選択的にエッチングされる。酸化スズは、このエッチングの前に露出されていてよく、またはエッチング中に露出されてよい。フルオロカーボンベースのエッチングは、フッ素ベースのエッチングの一種である。
フッ素ベースのエッチング
いくつかの実施形態では、SiO2、SiN、SiC、SiOC、SiCN、SiON、SiCNO、スピンオングラスなどの元素状ケイ素およびケイ素含有化合物が、フッ素ベースのエッチングを使用して、酸化スズの存在下で選択的にエッチングされる。フッ素ベースのエッチングは、ケイ素含有材料を、いくつかの実施形態ではプラズマ活性化されたフッ素含有試剤(例えば、NF3、SF6、またはフルオロカーボン)に暴露させ、ケイ素含有材料を揮発性フッ化ケイ素に変換することを含む。しかし、酸化スズは揮発性フッ化物を形成せず、従って、この化学物質では実質的にエッチングされない。ケイ素含有材料に加えて、酸化チタン、タングステン、およびタングステン炭素は、フッ素ベースのエッチングを使用して酸化スズの存在下で選択的にエッチングできる。フッ素ベースのエッチングは、一実現形態では、フッ素含有反応物(例えば、NF3)、および任意選択的に不活性ガスを含有するプロセスガス中でプラズマを形成させ、形成されたプラズマと基板を接触させることを伴う。フッ素ベースのエッチングは、酸化スズの存在下でケイ素含有化合物および元素状ケイ素を選択的に除去できる。いくつかの実施形態では半導体基板が提供され、半導体基板は、ケイ素含有化合物の露出層および/または元素状ケイ素(Si)の層、ならびに酸化スズの層を含む。次に、基板がプラズマ中のフッ素含有反応物と接触させられ、酸化スズの存在下でケイ素含有化合物および/またはケイ素が選択的にエッチングされる。酸化スズは、このエッチングの前に露出されていてよく、またはエッチング中に露出されてよい。
一実現形態では、フッ素ベースのエッチングを使用して、酸化スズの存在下でケイ素(Si)が選択的にエッチングされる。一実現形態では、このエッチング方法は、5~100sccmの流量でNF3を流し、50~500sccmの流量でCl2を流し、100~500sccmの流量で不活性ガス(例えば、窒素および/またはヘリウム)を流し、0.14~1.4W/cm2の電力密度に対応する100~1000W(300mmウェハ1枚当たり)のRF電力を使用して、このプロセスガス中でプラズマを形成することを含む。このエッチングは、基板バイアスの有無に関わらず実施できる。例えば、基板バイアスは、0~100Vb、例えば10~100Vbであってよい。このプロセスは、100℃未満の温度、10~300mTorrの圧力で実行できる。
いくつかの実施形態では半導体基板が提供され、半導体基板は、酸化チタン、タングステン、および/またはタングステン炭素の露出層、ならびに酸化スズの層を含む。次に、基板がプラズマ中のフッ素含有反応物と接触させられ、酸化スズの存在下で酸化チタン、タングステン、および/またはタングステン炭素が選択的にエッチングされる。酸化スズは、このエッチングの前に露出されていてよく、またはエッチング中に露出されてよい。
一実現形態では、フッ素ベースのエッチングを使用して、酸化スズの存在下で酸化チタンが選択的にエッチングされる。一実現形態では、エッチング方法は、5~500sccmの流量でCF4を流し、0~500sccm(例えば、10~500sccm)の流量でCHF3を流し、100~500sccmの流量で不活性ガス(例えばアルゴン)を流し、0.71~1.4W/cm2の電力密度に対応する500~1000W(300mmウェハ1枚当たり)のRF電力を使用して、このプロセスガス中でプラズマを形成することを含む。このエッチングは、基板バイアスの有無に関わらず実施できる。例えば、基板バイアスは、0~300Vb、例えば10~300Vbであってよい。このプロセスは、100℃未満の温度、5~50mTorrの圧力で実行できる。
一実現形態では、フッ素ベースのエッチングを使用して、酸化スズの存在下でタングステン炭素が選択的にエッチングされる。一実現形態では、このエッチング方法は、5~100sccmの流量でNF3を流し、5~500sccmの流量でCl2を流し、100~500sccmの流量で不活性ガス(例えば、アルゴンおよび/または窒素)を流し、0.14~1.4W/cm2の電力密度に対応する100~1000W(300mmウェハ1枚当たり)のRF電力を使用して、このプロセスガス中でプラズマを形成することを含む。このエッチングは、基板バイアスの有無に関わらず実施できる。例えば、基板バイアスは、0~100Vb、例えば10~100Vbであってよい。このプロセスは、100℃未満の温度、10~100mTorrの圧力で実行できる。
酸素ベースのエッチング
いくつかの実施形態では、元素状炭素、炭素含有化合物、ポリマー、およびフォトレジストからなる群から選択される1つ以上の材料が、酸素ベースのエッチングを使用して、酸化スズの存在下で選択的にエッチングされる。酸素ベースのエッチングは、上記の材料を、いくつかの実施形態ではプラズマ活性化された、酸素含有試剤(例えば、O2、O3、SO2、またはCO2)に暴露させ、この材料を炭素-酸素結合(例えば、COまたはCO2)を含有する揮発性生成物に変換することを含む。酸素ベースのエッチングは、一実現形態では、酸素含有反応物(例えば、O2)、および任意選択的に不活性ガスを含有するプロセスガス中でプラズマを形成させ、形成されたプラズマと基板を接触させることを伴う。他の実施形態では、プラズマの非存在下でエッチングが生じ得る。酸素ベースのエッチングは、酸化スズの存在下で、炭素(例えば、非晶質またはダイヤモンド状炭素)、炭素含有化合物、フォトレジストを選択的に除去できる。いくつかの実施形態では半導体基板が提供され、半導体基板は、炭素、炭素含有化合物、およびフォトレジストからなる群から選択される1つ以上の材料の露出層、および酸化スズ層を含む。次に、基板を酸素含有反応物(任意選択的にプラズマ中で活性化された)と接触させて、炭素含有材料を揮発性のCOまたはCO2に変換し、それにより、炭素含有材料を酸化スズの存在下で選択的にエッチングする。酸化スズは、このエッチングの前に露出されていてよく、またはエッチング中に露出されてよい。
材料の堆積
本明細書で参照する材料は、CVD(PECVDを含む)、ALD(PEALDを含む)、PVD(例えば、金属および金属酸化物の堆積用)、スピンオン法(例えば、炭素および一部の誘電体の堆積用)などの、様々な堆積法を用いて堆積させることができる。コンフォーマルな堆積が必要な場合は、典型的にはALD法が好ましい。
SiO2、SiC、SiN、SiOC、SiNO、SiCNO、およびSiCN材料は、CVD、PECVD、ALDなどの様々な方法を使用して堆積できる。堆積は、ケイ素含有前駆体と反応物(例えば、酸素含有反応物、窒素含有反応物、または炭素含有反応物)との間の反応を含むことができる。これらの材料の堆積には、シラン、テトラアルキルシラン、トリアルキルシラン、テトラエチルオルソシリケート(TEOS)を含む様々なケイ素含有前駆体を使用できる。例えば、ケイ素含有前駆体としてTEOSまたはシランを使用してSiO2を堆積させてよい。
炭素は、例えば、炭化水素前駆体(例えば、CH4)を使用することにより、CVDまたはPECVD法で堆積させることができる。他の実現形態では、炭素はスピンオン法またはPVDによって堆積されてよい。フォトレジストおよび有機ポリマーは、例えばスピンオン法により堆積させることができる。
酸化スズ層は、CVD(PECVDを含む)、ALD(PEALDを含む)、スパッタ法などの任意の好適な方法によって堆積される。いくつかの実施形態では、SnO2膜をコンフォーマルに堆積させて、基板上の任意の突出部および凹状フィーチャの表面を含む、基板の表面に追従させることが好ましい。コンフォーマルなSnO2膜の好適な堆積方法の1つはALDである。熱ALDまたはプラズマ強化ALDを使用することができる。典型的な熱ALD法では、基板はALDプロセスチャンバに提供され、スズ含有前駆体および酸素含有反応物に連続的に暴露され、スズ含有前駆体および酸素含有反応物は基板表面で反応してSnO2が形成される。プロセスチャンバのバルクでの反応を防ぐために、ALDプロセスチャンバは典型的には、基板がスズ含有前駆体に暴露された後に、かつ酸素含有反応物がプロセスチャンバに導入される前に、不活性ガスでパージされる。更に、ALDプロセスチャンバは典型的には、基板が酸素含有反応物で処理された後に、不活性ガスでパージされる。所望の厚さを有する酸化スズ層が堆積されるまで、連続的な暴露が数サイクル繰り返され、例えば約10~100サイクルが実行される。好適なスズ含有前駆体の例には、ハロゲン化スズ含有前駆体(例えば、SnCl4、およびSnBr4)、および、アルキル置換スズアミドなどを含む有機スズ化合物などの非ハロゲン化スズ含有前駆体が含まれる。ALDに好適なアルキル置換スズアミドの具体例は、テトラキス(ジメチルアミノ)スズ、テトラキス(エチルメチルアミノ)スズ、N2,N3-ジ-tert-ブチル-ブタン-2,3-ジアミノ-スズ(II)、および(1,3-ビス(1,1-ジメチルエチル)-4,5-ジメチル-(4R,5R)-1,3,2-ジアザスタンノリジン-2-イリデン、である。酸素含有反応物は、酸素、オゾン、水、過酸化水素、およびNOを、制限なしに含む。酸素含有反応物の混合物も使用できる。堆積条件はALD反応物の選択に応じて変化し、反応性がより高い前駆体は一般に、反応性がより低い前駆体よりも低い温度で反応することになる。プロセスは典型的には、約20~500℃の温度で、かつ大気圧よりも低い圧力で実施される。凝縮を回避するために、反応物がプロセスチャンバ内にガス状のまま残るように、温度および圧力が選択される。各反応物は、単独で、またはアルゴン、ヘリウム、もしくは窒素などのキャリアガスと混合させて、気体状態でプロセスチャンバに供給される。これら混合物の流量はプロセスチャンバのサイズに依存することになり、いくつかの実施形態では約10~10,000sccmである。
一例では、ALDプロセスは、ALD真空チャンバ内で、基板をSnCl4(スズ含有前駆体)、および脱イオン水(酸素含有反応物)に200~400℃の温度で連続してかつ交互に暴露させることを含む。ALDサイクルの具体例では、SnCl4蒸気とN2キャリアガスの混合物を、ALDプロセスチャンバの中に0.5秒間導入し、次いで基板に3秒間暴露させる。次に、ALDプロセスチャンバをN2で10秒間パージして、プロセスチャンバのバルクからSnCl4を除去し、H2O蒸気とN2キャリアガスの混合物をプロセスチャンバの中に1秒間流し、基板に3秒間暴露させる。次に、ALDプロセスチャンバをN2でパージし、サイクルを繰り返す。ALDプロセスは、大気圧よりも低い圧力(例えば、0.4Torr)で、かつ200~400℃の温度で実行される。
ALDにおけるハロゲン化スズ前駆体の使用は多くの実施形態では好適であるが、いくつかの実施形態では、SnCl4などのハロゲン化前駆体の使用によって発生し得る腐食問題を回避するために、非ハロゲン化有機スズ前駆体を使用することがより好ましい。好適な非ハロゲン化有機スズ前駆体の例には、テトラキス(ジメチルアミノ)スズなどのアルキルアミノスズ(アルキル化スズアミド)前駆体が含まれる。ALDプロセスの一例では、基板はALDチャンバ内で約50~300℃の温度でテトラキス(ジメチルアミノ)スズおよびH22に連続的に暴露される。有益には、この前駆体の使用により、100℃以下の低い温度でのSnO2膜の堆積が可能になる。例えば、反応速度を高めるためにプラズマを使用することなく、50℃でSnO2膜を堆積できる。
いくつかの実施形態では、SnO2膜はPEALDによって堆積される。熱ALDについて前述したものと同じ種類のスズ含有前駆体および酸素含有反応物を使用できる。PEALDでは、ALD装置には、プロセスチャンバ内でプラズマを生成するための、およびプラズマで基板を処理するためのシステムが装備されている。典型的なPEALDプロセスシーケンスでは、基板はPEALDプロセスチャンバに提供され、基板の表面に吸着するスズ含有前駆体に暴露される。プロセスチャンバから前駆体を除去するために、プロセスチャンバは不活性ガス(例えば、アルゴンまたはヘリウム)でパージされ、基板は、プロセスチャンバの中に導入された酸素含有反応物に暴露される。酸素含有反応物の導入と同時に、または一定の遅延後、プラズマがプロセスチャンバ中で形成される。プラズマは、基板表面上でのスズ含有前駆体と酸素含有反応物との間の反応を促進し、その結果、酸化スズが形成される。次に、プロセスチャンバを不活性ガスでパージし、スズ前駆体の注入、パージ、酸素含有反応物の注入、プラズマ処理、および2回目のパージを含むサイクルを必要な回数繰り返して、所望の厚さの酸化スズ膜を形成させる。
スペーサとしての酸化スズ
いくつかの実施形態では、酸化スズ層がスペーサとして使用される。酸化スズスペーサの使用は、処理の異なる段階における半導体基板の概略的断面図を提供する図1A~図1Fを参照して表される。図2は、これらの方法の実施形態のプロセスフロー図を示す。
図2を参照すると、プロセスは201において、複数の突出フィーチャを有する基板を提供することにより開始される。例示的な基板が図1Aに示され、図はエッチストップ層(ESL)103上に存在する2つのマンドレル101を示す。隣接するマンドレル間の距離d1は、いくつかの実施形態では、約10~100nmである。いくつかの実施形態では、約40~100nmの比較的大きな距離が使用される。他の用途では、最も近いマンドレル間の距離は約10~30nmである。ピッチとも呼ばれる、最も近いマンドレルの中心間の距離d2は、いくつかの実施形態では約30~130nmである。いくつかの実施形態では、ピッチは約80~130nmである。他の実施形態において、ピッチは約30~40nmである。マンドレルの高さd3は典型的には、約20~200nm、例えば約50~100nmである。
マンドレルおよびESLの材料は、その後の、露出された酸化スズの存在下でのマンドレル材料の選択エッチング、および露出された酸化スズの存在下でのESL材料の選択エッチングを可能にするように選択される。従って、酸化スズのエッチング速度に対するESL材料のエッチング速度の比は、第1のエッチング化学物質については、1より大きく、より好ましくは約1.5より大きく、例えば約2より大きい。同様に、酸化スズのエッチング速度に対するマンドレル材料のエッチング速度の比は、第2のエッチング化学物質については、1より大きく、より好ましくは約1.5より大きく、例えば約2より大きい。
いくつかの実施形態では、ESL材料はケイ素含有化合物(例えば、SiO2)、または金属酸化物(例えば、酸化チタン、酸化ジルコニウム、酸化タングステン)である。マンドレル材料は、ケイ素含有化合物(例えば、SiO2、SiN、またはSiC)、炭素含有化合物(例えば、非晶質炭素、ダイヤモンド状炭素、またはフォトレジスト)、非晶質ケイ素(ドープまたは非ドープ)、および金属酸化物(TaO、TiO、WO、ZrO、HfO)を含んでよい。いくつかの実施形態では、マンドレルの外側材料は、マンドレルの中心部とは異なっていてよい。例えば、いくつかの実施形態では、マンドレルは、酸化ケイ素で(例えば、自然に形成された熱酸化物の層で)覆われた非晶質ケイ素で作られている。ESL層およびマンドレルは、物理気相成長(PVD)、化学気相成長(CVD)、ALD(プラズマなし、またはPEALDによる)、またはプラズマ強化化学気相成長(PECVD)のうちの1つ以上によって形成することができ、マンドレルのパターンは、フォトリソグラフィ技術を用いて画定できる。好適なESL/マンドレルの組み合わせの例には、(i)酸化ケイ素ESL、および酸化ケイ素被覆ケイ素マンドレル;(ii)酸化ケイ素ESL、および炭素含有マンドレル;(iii)酸化ケイ素ESL、および金属酸化物マンドレル;(iv)金属酸化物ESL、および酸化ケイ素被覆ケイ素マンドレル;(v)金属酸化物ESL、および炭素含有マンドレル、が含まれる。
再び図1Aに示す基板を参照すると、ESL層103はターゲット層105の上にあり、かつターゲット層105と接触している。ターゲット層105は、パターン形成される必要がある層である。ターゲット層105は、半導体、誘電体または他の層であってよく、例えば、ケイ素(Si)、酸化ケイ素(SiO2)、窒化ケイ素(SiN)、または窒化チタン(TiN)で作製されていてよい。いくつかの実施形態では、ターゲット層はハードマスク層と呼ばれ、窒化チタンなどの金属窒化物を含む。ターゲット層105は、ALD(プラズマなしまたはPEALD)、CVD、または他の好適な堆積技術によって堆積されてよい。
ターゲット層105は層107の上に存在し、層107に接触しており、層107は、いくつかの実施形態では誘電体材料の層の中に埋め込まれた複数の金属配線を含むBEOL層である。
再び図2を参照すると、プロセスは、203において、突出フィーチャの水平面と側壁の両方の上に酸化スズ層を堆積することにより続く。図1Bに示す構造を参照すると、酸化スズ層109は、ESL103上に、およびマンドレルの側壁を含むマンドレル101上に堆積されている。酸化スズ層は、CVD(PECVDを含む)、ALD(PEALDを含む)、スパッタ法などの任意の好適な方法によって堆積される。いくつかの実施形態では、図1Bに示すように、酸化スズ膜が層103およびマンドレル101の表面に追従するように、酸化スズ膜をコンフォーマルに堆積することが好ましい。いくつかの実施形態では、酸化スズ層は約5~30nm、例えば約10~20nmの厚さにコンフォーマルに堆積される。コンフォーマルな酸化スズ膜の好適な堆積方法の1つはALDである。熱ALDまたはプラズマ強化ALDを使用することができる。
図2のプロセス図を参照すると、酸化スズ層が堆積された後、プロセスは、205において、水素ベースのエッチングまたは塩素ベースのエッチングを使用して、突出フィーチャの側壁から酸化スズ層を完全には除去することなく、水平面から酸化スズを完全に除去することにより続く。マンドレルが外層としてケイ素含有化合物または金属酸化物を含む場合、水素ベースのエッチングを使用できる。マンドレルの外層が炭素層である場合、塩素ベースのエッチングを使用できる。このステップで利用されるエッチング化学物質は、好ましくはESL材料とマンドレルの外層の材料との両方に対して選択性でなければならない。すなわち、このエッチング化学物質に対する酸化スズのエッチング速度は、外側のマンドレル材料のエッチング速度よりも大きく、かつESL材料のエッチング速度より大きくなければならない。水平面からの酸化スズの除去を図1Cに示す。酸化スズ層109は、ESL103上およびマンドレル101上の水平面からエッチングされ、マンドレル101の側壁に付着する位置からは完全にエッチングされることはない。このエッチングは、マンドレル101の側壁近くの位置を除いた、層103のあらゆる場所を露出させる。更に、このエッチングは、マンドレルの頂部を露出させる。結果として得られる構造を図1Cに示す。好ましくは、このエッチングの後に、側壁における酸化スズ層の初期高さの少なくとも50%が、例えば少なくとも80%または少なくとも90%が保持される。一例では、酸化スズは、水素ベースのエッチング(例えば、H2プラズマエッチング)によって酸化ケイ素被覆マンドレルに対して選択的にエッチングされ、それによりマンドレルの外側材料(SiO2)が露出される。水素ベースのエッチングは、SiO2に対して選択的である。一例では、酸化スズは、塩素ベースのエッチング(例えば、BCl3/Cl2プラズマエッチング)によって炭素含有(例えば、炭素)マンドレルに対して選択的にエッチングされ、それによりマンドレルの炭素含有材料が露出される。そのようなエッチングは、炭素含有材料に対して選択的である。別の例では、酸化スズは、水素ベースのエッチング(例えば、H2プラズマエッチング)によって金属酸化物(例えば、酸化チタン)マンドレルに対して選択的にエッチングされ、それによりマンドレル材料(金属酸化物)が露出される。このエッチングは、揮発性水素化物を形成しない、酸化チタンなどの金属の酸化物に対して選択的である。
いくつかの実施形態では、基板の水平部分からの酸化スズ層の除去は、2つの異なる化学物質を伴う2つのステップの使用を伴う。メインエッチングと呼ばれる最初のステップでは、典型的には下地のマンドレルおよびESL材料を完全に露出させることなく、酸化スズ層のバルクを水平面から除去する。従って、いくつかの実施形態では、メインエッチングのエッチング化学物質は選択的である必要はない。いくつかの実施形態では、塩素ベースの化学物質(例えば、BCl3/Cl2プラズマエッチング)で基板を処理することによりメインエッチングが実行される。メインエッチングがSnO膜をエッチングして貫通した後、またはその少し前に、エッチング化学物質はオーバーエッチング化学物質に切り替えられる。メインエッチングのエンドポイントは、マンドレル材料またはESL材料が露出されたときに信号を伝達する光学プローブを使用して検出できる。選択性のオーバーエッチング化学物質は、マンドレルおよびESLの材料を実質的にエッチングすることなく、残った酸化スズ膜を除去するために使用され、上記で説明された。
次に、マンドレル101が基板から除去され、図1Dに示すように、露出された酸化スズスペーサ101および露出層ESL103が残る。マンドレルの除去は、マンドレル材料を選択的にエッチングするエッチング化学物質に基板を暴露させることにより実行される。従って、このステップにおける、酸化スズのエッチング速度に対するマンドレル材料のエッチング速度の比は1より大きく、より好ましくは1.5より大きい。更に、このステップで使用されるエッチング化学物質は、いくつかの実施形態では、ESL材料に対してマンドレル材料を選択的にエッチングしなければならない。様々なエッチング方法を使用することができ、化学物質の具体的な選択は、マンドレルの材料およびESL層の材料に依存する。マンドレルが酸化ケイ素被覆非晶質ケイ素で作られている場合、フッ素ベースの化学物質(例えば、NF3)を、または使用して、ケイ素マンドレル101、およびそれらを覆うSiO2層を除去してよい。この化学物質は酸化スズに選択的である。
ケイ素マンドレルを除去する別の選択肢は、HBrとO2との混合物中で形成されるプラズマの使用である。いくつかの実施形態では、エッチングが始まる前に、ケイ素マンドレルの表面から酸化ケイ素の薄い保護層が除去される。これは、フルオロカーボンを含むプロセスガス中で形成されたプラズマに基板を短時間暴露させることで行うことができる。マンドレルから保護酸化ケイ素層を除去した後、ケイ素が選択的にエッチングされる。いくつかの実施形態では、このステップにおいて、基板に比較的小さいRFバイアスを使用するか、または外部バイアスを全く使用しないことが好ましい。外部バイアスを使用しない場合、基板の自己バイアス(10~20V)で十分である。バイアスなしまたは低バイアス条件下で、HBr/O2プラズマは、酸化スズおよび酸化ケイ素の存在下でケイ素を選択的にエッチングする。このエッチングは、ケイ素含有化合物を含有するESLの存在下で実行できる。
マンドレルが炭素含有材料(例えば、炭素またはフォトレジスト)である場合、酸素ベースのエッチングを使用してマンドレルを選択的に除去できる。この化学物質は酸化スズに選択的であり、ケイ素含有化合物で構成されるESLおよび金属酸化物ESLの存在下で使用できる。
マンドレルが金属酸化物(例えば、酸化チタン、酸化タングステン、酸化ジルコニウム、酸化ハフニウム、酸化タンタル)である場合、塩素ベースのエッチング化学物質(例えば、プラズマ中のBCl3/Cl2)で基板を処理して、酸化スズに対してマンドレルを選択的に除去してよい。この化学物質は、ケイ素含有化合物(例えば、SiO2、SiN、SiC)を含有するESLの存在下で使用できる。
次に、露出されたESL膜103をエッチングして、酸化スズスペーサ109によって保護されていない全ての場所において、下地のターゲット層105を露出させる。結果として得られる構造を図1Eに示す。このステップで使用されるエッチング化学物質は、酸化スズの存在下でESL材料を選択的にエッチングする。換言すれば、酸化スズのエッチング速度に対するESL材料のエッチング速度の比は1より大きく、より好ましくは1.5より大きい。このステップで使用される化学物質の具体的な種類は、ESL材料の種類によって異なる。ケイ素含有化合物(例えば、酸化ケイ素および酸化ケイ素ベースの材料)が使用される場合、選択エッチングは、フルオロカーボンを含むプロセスガス中で形成されたプラズマに基板を暴露させることにより達成できる。例えば、ESL膜は、CF4、C26、およびC38のうちの1つ以上を含むプロセスガス中で形成されるプラズマによってエッチングできる。ESLが金属酸化物層(例えば、酸化チタン、酸化タングステン、または酸化ジルコニウム)の場合、塩素ベースのエッチング化学物質(例えば、プラズマ中のBCl3/Cl2)を使用して、酸化スズの存在下でESLを選択的にエッチングできる。
次のステップでは、ESL膜103によって保護されていない全ての場所においてターゲット層105がエッチングされて、下地の層107が露出される。酸化スズスペーサ109もこのエッチングステップで除去され、図6に示すパターン形成された構造がもたらされる。いくつかの実施形態では、このステップで使用されるエッチング化学物質は、ターゲット材料および酸化スズスペーサ材料の両方を除去するように選択される。他の実施形態では、異なる化学物質を用いた2つの異なるエッチングステップを使用して、それぞれ、ターゲット層105をパターニングすること、および酸化スズスペーサ109を除去することができる。ターゲット層の化学的性質に応じて、多くのエッチング化学物質が使用できる。一実施形態では、ターゲット層105は、金属窒化物層(例えば、TiN)層である。この実施形態では、金属窒化物層をエッチングすることができ、酸化スズスペーサは、Cl2および炭化水素(例えば、CH4)を含むプロセスガス中で形成されたプラズマに基板を暴露させることにより、単一のエッチング化学物質を使用して除去できる。一般に、酸化スズスペーサは、上記の酸化スズエッチング方法のいずれを使用しても除去できる。
スペーサの形成中に遭遇する問題の1つはスペーサのフーチングであり、これは、底部におけるスペーサの幅と、頂部におけるスペーサの幅との差である。理想的には、スペーサは真っ直ぐでなければならない。実験的に、酸化スズスペーサを酸化チタンスペーサと比較した。酸化スズスペーサにH2プラズマエッチングを使用すると、フーチングを1nm未満に大幅に低減できることが示された。しかし、酸化チタンはH2プラズマでは全くエッチングできない。HBr/N2/アルゴンプラズマを用いて酸化チタンスペーサをエッチングした場合、そのフーチングは2.4nmにしか減少せず、より大きなスペーサ高さおよびCDロスという代償を伴った。
更に、熱酸化ケイ素(TOX)に対するALD堆積酸化チタンのエッチング選択性は、HBr/N2/アルゴンプラズマエッチングにおけるTOXに対するALD堆積酸化スズのエッチング選択性よりも低いことが示された。具体的には、この化学物質では、酸化チタンはTOXの存在下で約10:1の選択性でエッチングされ、一方で酸化スズは100:1を超える選択性でエッチングされた。H2プラズマでは酸化チタンは全くエッチングされなかったのに対して、酸化スズはTOXの存在下で100:1を超える選択性でエッチングされた。BCl3/Cl2/Heプラズマでは、酸化チタンは約5:1(酸化チタン対TOX)の選択性でエッチングされたのに対して、酸化スズは約4:1(酸化スズ対TOX)の選択性でエッチングされた。水素ベースのエッチング化学物質(H2ベースとHBrベースの両方)は、酸化チタンでは達成できない、50:1を超え80:1を超える非常に高い酸化ケイ素対するエッチング選択性をもたらす。
いくつかの実施形態では、図1A~図1Fおよび図2を参照して本明細書に記載される方法が修正され、マンドレルの側壁における酸化スズ層の上にパシベーション層を使用することを伴う。パシベーション層の目的は、水平面から酸化スズを除去するステップの間に、側壁における酸化スズのエッチングを最小限に抑えることである。パシベーション層がないと、側壁における酸化スズが横方向にばらつきなくエッチングされず、その結果、スペーサの限界寸法(CD)が変動する場合がある。パシベーション層の使用により、この横方向のエッチングが防止または最小化され、その結果、スペーサ間の距離は、よりばらつかなくなり得る。加えて、パシベーション層の使用により、スペーサの頂部の角の浸食を防ぐことができ、それにより、より矩形形状に近いスペーサが得られる。更に、側壁におけるパシベーション層の使用により、酸化スズ層の底部斜面またはフーチングの、より容易なエッチングが可能になる。その理由は、基板におけるバイアスにより下方に引っ張られるエッチング化学種(例えば、プラズマ中のイオン)がより多く利用可能だからである。パシベーション層は最終的に、その後のエッチングステップで部分的にまたは完全に消費されてよいので、スペーサCDを維持することができる。
パシベーション層の材料は、水平面から酸化スズを除去するために使用される特定のエッチング化学物質に対して、より耐性があるように選択される。いくつかの実施形態では、パシベーション材料は、例えばPECVDによって堆積させることができる、SiO2、SiN、またはSiCなどのケイ素含有化合物である。他の実施形態では、本明細書に記載されるように、パシベーション材料は(例えば、炭化水素前駆体を使用して堆積された)炭素である。他の実施形態では、パシベーション材料は、窒化スズ(SnN)、臭化スズ(SnBr)、またはフッ化スズ(SnF)などのスズ含有化合物である。いくつかの実施形態では、これら化合物は、酸化スズの外側部分をスズ含有パシベーション材料に変換させることにより形成される。例えば、基板をプラズマ中の窒素含有化合物(例えば、N2プラズマ)に暴露させることにより、酸化スズを窒化スズに変換させることができる。臭化スズは、基板を臭素含有化合物(例えば、HBr)に暴露させることにより形成されてよい。フッ化スズは、プラズマ(例えば、NF3プラズマまたはフルオロカーボンプラズマ)中のフッ素含有化合物に基板を暴露させることにより形成されてよい。SnBrおよびSnFの堆積中の条件は、エッチングを最小限に抑えるように調整される。例えば、反応は、SnBrおよびSnFの除去を最小限に抑えるために、基板にバイアスを印加することなく、または低バイアスを印加して行われてよい。パシベーション層は、典型的には約1~5nmの厚さに形成される。
図3A~図3Eは、パシベーション層を使用した処理中の基板の一部の概略的断面図を示す。図4は、このようなプロセスのプロセスフロー図を示す。図4を参照すると、図1Aおよび図1Bを参照して説明したのと同じ方法で、プロセスは4401において、複数の突出フィーチャを有する基板を提供することにより開始され、4403において、突出フィーチャの側壁および水平面に酸化スズを堆積することにより続く。図1Bに示される基板も図3Aに表されており、ターゲット層は層301、ESLは303、マンドレルは305、酸化スズ層は307である。層の材料は一般に、図1A~図1Fを参照して説明した実施形態における材料と同じであってよい。図3Aに示す実施形態では、マンドレル305は、酸化ケイ素(SiO2)302の外層を有するケイ素(Si)マンドレルであるが、説明されたプロセスシーケンスは、炭素含有マンドレルおよび金属酸化物マンドレルを含む、様々なマンドレル材料と共に使用できることが理解される。図4を参照すると、酸化スズ層が堆積された後、プロセスは4405において、突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成することにより続く。結果として得られる構造を図3Cに示し、これは突出フィーチャの側壁上のパシベーション層309を示す。図示した実施形態では、水平面上にはパシベーション層は存在していない。
このようなパシベーション層は、いくつかの実施形態では、最初に、(a)マンドレルの側壁と水平面の両方の上にパシベーション材料(例えば、酸化ケイ素、窒化ケイ素、炭化ケイ素、または炭素)をコンフォーマルに堆積し、次に、(b)側壁からパシベーション層を完全には除去することなく、水平面からパシベーション層を完全に除去する(例えば、エッチング後に側壁のパシベーション層材料の少なくとも50%が、または少なくとも80%が残るように)、ことにより形成され得る。
パシベーション材料がケイ素含有化合物である場合、フルオロカーボンベースのエッチングを使用して、酸化スズに対して選択的に、パシベーション材料を水平面からエッチングできる。パシベーション材料が炭素含有材料である場合、酸化スズに対して選択的に酸素ベースのエッチングを使用するか、または水素含有ガス(例えば、H2)中で形成されたプラズマに短時間暴露させることで、パシベーション材料を水平面から除去できる。いくつかの実施形態では、酸化スズエッチングに使用されるものと同じ化学物質を使用して、水平面からの材料の除去を促進する十分なバイアスを基板に使用して、スズ含有パシベーション材料が水平面から除去される。例えば、プロセスは、水平面からスズ含有パシベーション材料を除去するための、第1のバイアスを使用するプラズマエッチングで始まり、その後、プロセスがメイン酸化スズエッチングに移行するにつれてバイアスを減らすか、またはオフにしてよい。いくつかの実施形態では、水平面からパシベーション材料および酸化スズをエッチングする間に、塩素ベースの化学物質(例えば、BCl3/Cl2プラズマ)が使用される。
次に、作業4407を参照すると、プロセスは、マンドレルの側壁における酸化スズを完全には除去することなく、マンドレルの水平面から酸化スズを完全に除去することにより続く。このエッチングは、水素ベースのエッチング(例えば、H2プラズマ)、塩素ベースのエッチング(例えば、プラズマ中のCl2および/またはBCl3)、HBrプラズマエッチング、またはこれらエッチングの任意の組み合わせなど、本明細書に記載の好適な酸化スズエッチング化学物質のいずれを使用しても実行できる。図3Dおよび図3Eに示す実施形態では、このエッチングは2つのステップで実行される。最初のステップでは、塩素ベースのエッチング(例えば、プラズマ中のBCl3およびCl2)を使用して、酸化スズのバルクを水平面からエッチングして、図3Cに示す構造が得られ、この構造は、マンドレルの頂部に露出された酸化ケイ素の外側のマンドレル材料、およびマンドレルの底部の角の過剰な酸化スズを有する。次に、過剰な酸化スズを水素ベースのオーバーエッチング化学物質(例えば、プラズマ中のH2)でエッチングして、図3Dに示す構造が得られる。次に、図1A~図1Fを参照して前述したように、マンドレル材料が選択的にエッチングされ除去され、スペーサ307が残る。図示された実施形態では、マンドレルエッチング化学物質もパシベーション層309を除去し、図3Eに示す構造が得られる。ESLの以降の処理は、図1D~図1Fを参照して前述したように続き得る。
より具体的な一例では、層301はTiNであり、ESL303は酸化ケイ素層である。マンドレル305は、酸化ケイ素外層302で覆われたケイ素(Si)であり、層307は酸化スズである。この例を参照すると、処理方法は、酸化ケイ素層および複数のケイ素突出を有する基板を提供するであって、ケイ素突出は自然酸化ケイ素で覆われている、ことと、その後に、基板上に酸化スズ層をコンフォーマルに堆積すること(例えば、ALDにより)、および突出フィーチャの側壁上の酸化スズ上にのみ酸化ケイ素パシベーション層(例えば、厚さ1~2nm)を形成することと、を含む。パシベーション層が形成された後、この方法は、突出フィーチャの側壁に存在する酸化スズを完全には除去することなく、水平面から酸化スズをエッチングすることにより続く。この例では、エッチングはメイン(バルク)エッチング(例えば、Cl2/BCl3プラズマエッチング)と、それに続くオーバーエッチングを使用して実施され、オーバーエッチングは、例えばフーチングを減らすために使用される水素プラズマエッチングであってよい。エッチング後、この方法は、酸化スズスペーサを除去せずにケイ素マンドレルを除去することにより継続される。側壁上の酸化ケイ素パシベーション層は、最初に酸化スズ上に酸化ケイ素をコンフォーマルに堆積し(例えば、PECVD、またはALDにより)、次に水平面から酸化ケイ素を選択的にエッチングすることにより(例えば、フルオロカーボンプラズマにより)形成できることに留意されたい。このシーケンスを、BCl3/Cl2プラズマメインエッチングに続いて、水平面から酸化スズを除去するためのH2プラズマオーバーエッチングを使用して、実験的にテストした。この実験的にテストした例では、メインエッチング後、限界寸法ロスは0nmであった。フーチングは約6nmであり、酸化ケイ素ESLの中へのエッチング量は0nmであった。オーバーエッチング後、限界寸法ロス、フーチング、および酸化ケイ素ESLの中へのエッチング量は全てゼロnmであった。
別の具体例では、酸化スズの外側部分から形成された窒化スズがパシベーション材料として使用される。いくつかの実施形態では、酸化スズスペーサの形成中に窒化スズパシベーション層を使用して酸化スズの側壁を被覆して保護し、それによりスペーサの変動を減らすことが好ましい。いくつかの実施形態では、この方法は、(a)酸化ケイ素層および複数のケイ素突出を有する基板を提供することであって、ケイ素突出は自然酸化ケイ素で覆われている、ことと、(b)基板上に酸化スズ層をコンフォーマルに堆積する(例えば、ALDにより)ことと、(c)突出フィーチャの側壁上の酸化スズ上にのみ薄い窒化スズパシベーション層を形成することと、(d)突出フィーチャの側壁に存在する酸化スズを完全には除去することなく、水平面から酸化スズをエッチングする(例えば、メイン(バルク)エッチング(例えば、Cl2/BCl3エッチング)と、例えばフーチングを減らすために使用される水素プラズマエッチングであってよいオーバーエッチングとの組み合わせを使用して)ことと、(d)酸化スズスペーサを除去せずにケイ素マンドレルを除去することと、を含む。側壁上の窒化スズパシベーション層は、最初に酸化スズ層全体の上にパシベーション層をコンフォーマルに形成し、続いて水平面から窒化スズを選択的に除去することにより形成できる。いくつかの実施形態では、露出された酸化スズ層を窒素含有プラズマで処理することにより、窒化スズ層が形成される。例えば、プラズマは、N2またはNH3などの窒素含有ガスで形成されてよい。プラズマは、ダイレクト(基板を収容するのと同じチャンバコンパートメント内で形成)であってよく、またはリモート(異なるチャンバまたはチャンバコンパートメントで形成され、基板を収容するコンパートメントに供給される)であってよい。いくつかの実施形態では、この窒化処理は、酸化スズ層の堆積に使用されるものと同じプロセスチャンバ内で実行される。他の実施形態では、窒化は異なるチャンバ内で実行される。いくつかの実施形態では、窒化プラズマ処理は約5秒未満にわたって実行される。窒化スズのコンフォーマル層を形成する別の方法は、コンフォーマルな酸化スズ層の上に窒化スズを堆積させることである。窒化スズは、例えば、ALDまたはCVDによって堆積させることができる。いくつかの実施形態では、ALD堆積は、基板をスズ含有前駆体と接触させ、基板の表面上にスズ含有層を形成させ、続いて窒素含有プラズマで処理することを含み、プロセスは、所望の厚さのパシベーション層を構築するのに必要な回数繰り返される。コンフォーマルな窒化スズ層が形成された後、水平面から窒化スズがエッチングされ、側壁上にのみ窒化スズが残る。いくつかの実施形態では、このエッチングの化学物質はメインエッチングの化学物質と同じであるが、メインエッチングよりも垂直方向に、より高い異方性を有するように、基板バイアスを使用して行われる。例えば、窒化スズは、基板バイアスを使用したCl2/BCl3プラズマエッチングを使用して水平面から除去できる。次に、Cl2/BCl3メインエッチングが続き(例えば、基板バイアスなしか、または水平面からの窒化スズ除去中に使用されるバイアスよりも低いバイアスで)、次にH2オーバーエッチングが続く。窒化スズは、メインエッチングプロセス中に、側壁における酸化スズに対する優れた保護を提供する。パシベーション層としての窒化スズの使用は実験的にテストされており、マンドレルの側壁の酸化スズの厚さは、窒化スズパシベーション層が使用された場合の方が、酸化スズの窒化なしで処理された同一の構造におけるよりも大きいことが確認された。
ハードマスク用途
いくつかの実施形態では、酸化スズ膜がハードマスクとして使用される。酸化スズハードマスクは、底部に露出された材料がある凹状フィーチャを有する基板を形成するようにパターン形成することができる。そのとき、基板を酸化スズハードマスクの存在下で処理できる。いくつかの実施形態では、処理は、凹状フィーチャの底部に露出された材料をエッチングすることを含む。他の実施形態では、処理は、凹状フィーチャの中に材料を堆積させることを伴ってよい。他の実施形態では、処理は、凹状フィーチャの底部に露出された材料を化学的に修正することを伴ってよい。
パターン形成された酸化スズ層は、様々な方法を使用して形成することができる。一実施形態では、パターン形成された酸化スズ膜は、フォトリソグラフィパターニングを使用して形成される。この方法は、一実施形態では、基板上に形成されたブランケット酸化スズ層を有する基板を提供し、ブランケット酸化スズ層上にパターン形成されたフォトレジスト層を形成することを含む。いくつかの実施形態における酸化スズ層上のパターン形成されたフォトレジスト層は、酸化スズ層の頂部に直接、かつ酸化スズ層に接触して形成される。他の実施形態では、酸化スズの層とフォトレジストとの間に1つ以上の中間ハードマスク層があってよい。標準的なフォトリソグラフィ技術を使用してフォトレジスト層を堆積およびパターン形成した後、フォトレジストからのパターンを酸化スズ層に転写する、すなわち、露出された酸化スズ層をエッチングする。いくつかの実施形態では、水素ベースのエッチング(例えば、プラズマ中のH2)などの選択エッチングを使用して、露出されたフォトレジストの存在下で酸化スズ層をエッチングする。酸化スズの層とフォトレジストの間に中間ハードマスクが存在する場合、フォトレジストからのパターンは、最初に、これらの中間ハードマスク(例えば、スピンオングラスなどのケイ素含有化合物を含有するマスク、または炭素マスク)に転写され、次いで酸化スズに転写される。いくつかの実施形態では、酸化スズ層は、水素ベースのエッチングおよび/または塩素ベースのエッチングなどの好適な選択的化学物質を使用して、別の中間ハードマスク材料(例えば、ケイ素含有化合物または炭素)の存在下でエッチングされる。
図5A~図5Cは、酸化スズマスクを用いた処理を受けている基板の概略的断面図を示す。図6は、酸化スズハードマスクで基板を処理するためのプロセスフロー図を示す。作業601では、パターン形成された酸化スズ層を有する基板が提供される。酸化スズ層は、上記のフォトリソグラフィ技術を使用して、または図1A~図1Dを参照して説明した酸化スズスペーサを形成するために使用されるプロセスシーケンスを使用してパターン形成されてよい。そのような基板の例を図5Aに示し、基板は副層51と、副層51とパターン形成された酸化スズ層55との間に存在する層53とを含む。基板の露出部分は、酸化スズ層55に形成された凹状フィーチャを含む。層53の材料は、凹状フィーチャの底部で露出されている。図示した実施形態では、パターン形成された酸化スズ層55の頂部には追加の材料はないが、他の実施形態では、酸化スズ55の頂部に存在する中間ハードマスクからのフォトレジストまたは材料があってよい。
次に、作業603において、酸化スズ層55の存在下で基板が処理される。処理は、例えば、露出された材料53のエッチング、凹状フィーチャの中への材料の堆積、または露出された材料53の化学的改質を含んでよい。材料53のエッチングを図5Bに示し、酸化スズ層55のパターンによって画定された凹状フィーチャが層53内に形成されている。酸化スズ55の存在下で層53の材料をエッチングするために、様々な選択エッチング化学物質を使用することができる。例えば、層53がケイ素含有材料である場合、フッ素ベースの化学物質を使用して、酸化スズの存在下で層53を選択的にエッチングしてよい。例えば、酸化ケイ素、窒化ケイ素、炭化ケイ素などのケイ素含有化合物は、フルオロカーボンプラズマ化学物質を使用してエッチングすることができる。層53が炭素含有層(例えば、非晶質炭素)である場合、本明細書に記載されるように、酸素ベースの化学物質を使用して選択的にエッチングされてよい。層53が金属酸化物層(例えば、酸化チタン、酸化ジルコニウム、酸化タンタル、酸化ハフニウム)である場合、本明細書に記載されるような塩素ベースの化学物質(例えば、プラズマ中のBCl3/Cl2)を使用して、酸化スズの存在下で層53を選択的にエッチングしてよい。副層51の材料は層51の材料とは異なり、層53のエッチング中に層51は実質的にエッチングされない。図5Bに示す、結果として得られる構造は、層55および53に形成された凹状フィーチャ、および凹状フィーチャの底部にある副層51の露出された材料を有する。
次に、作業603では、酸化スズ材料55が除去されて、図5Cに示す構造がもたらされ、パターン形成された層53が副層51上に存在する。いくつかの実施形態では、このシーケンスを更に使用して副層51がパターン形成され、副層51は、いくつかの実施形態では、SiN層、金属窒化物(例えば、TiN、またはTaN)、または金属層である。酸化スズの除去は好ましくは、層53および層51の材料の両方に選択的な化学物質を使用して実行される。例えば、これらの材料がケイ素含有材料、炭素含有材料、金属酸化物、金属窒化物、または金属である場合、選択的な水素ベースのエッチング(例えば、H2プラズマエッチングを使用してよい)。更に、層53および51の材料がケイ素含有材料または炭素含有材料であるいくつかの実施形態では、塩素ベースのエッチング(例えば、プラズマ中のBCl3/Cl2)が使用されてよい。
酸化スズハードマスクを使用するプロセスフローの一具体例では、副層51はSiN層または金属層であり、層53は酸化ケイ素である。このプロセスは、SiNまたは金属層51の上に酸化ケイ素の露出層を有する平面基板を提供することから始まる。次に、ブランケット酸化スズ層が酸化ケイ素上に堆積され、次いで酸化スズがパターン形成され(例えば、フォトリソグラフィパターニングを使用して)、図5Aに示す構造に至る。次に、例えばフルオロカーボンプラズマを使用して、露出された酸化ケイ素を酸化スズに対して選択的にエッチングし、図5Bに示す構造に至る。次に、例えば、水素プラズマエッチングを使用して酸化スズが取り除かれ(除去され)、図5Cに示す構造に至る。
酸化スズ中間層
別のハードマスクの実現形態では、炭素層または別の材料のパターニング用の中間ハードマスク(中間層)として、酸化スズが使用される。一実施形態では基板が提供され、基板は、炭素含有層上(例えば、非晶質炭素層上)に形成された酸化スズのパターン形成された層を含み、基板は複数の凹状フィーチャを含み、凹状フィーチャは底部に、露出された炭素含有材料を有する。次に、露出された炭素含有材料を酸化スズの存在下で選択的にエッチングして、炭素含有層内に凹状フィーチャを形成する。好適な選択エッチング化学物質は、水素ベースのエッチング化学物質(例えば、プラズマ中のH2、およびプラズマ中のHBr)、および塩素ベースのエッチング化学物質(例えば、プラズマ中のBCl3および/またはCl2)を含む。好適なプロセスシーケンスの1つが、図5D~図5Gに示す基板の断面図によって表される。図5Dに示す基板は、副層51(例えば、非晶質ケイ素、または本明細書に記載のいずれかのターゲット層)、副層51上に存在する炭素含有材料(例えば、非晶質炭素)のブランケット層53、および炭素含有層53の上に存在するブランケット酸化スズ層55、を含む。基板は、酸化スズ層55上のパターン形成されたフォトレジスト層57、およびフォトレジスト57と酸化スズ層55との間の下地層56を更に含み、下地層は、例えば、スピンオングラスであってよい。下地層56は、基板の表面上のパターン形成されたフォトレジスト層57に形成された凹状フィーチャの底部で露出されている。フォトレジストのパターンは、例えばフルオロカーボンベースのプラズマエッチングによって、フォトレジストの存在下で下地層を選択的にエッチングすることにより、下地層56に転写される。図5Eに示すように、エッチングにより、凹状フィーチャの底部の酸化スズ層55が露出される。次に、好ましくは下地層材料に対して選択的であるエッチングを使用して、酸化スズがパターン形成される。例えば、酸化スズは、水素ベースのエッチングまたは塩素ベースのエッチングを使用してエッチングされてよい。図5Fに示す結果として得られる構造では、パターンはフォトレジストから酸化スズ層に転写されており、炭素含有層53は凹状フィーチャの底部で露出されている。次に、プロセスは、露出された炭素含有層53をエッチングすることにより続く。好ましくは、酸化スズに選択的な化学物質が使用される。例えば、露出された炭素含有層53は、酸素ベースのエッチングによりエッチングされてよい(例えば、炭素は、酸素含有ガス中で形成されたプラズマによりエッチングされ得る)。残っているフォトレジストもこのステップで除去されてよい。このエッチング後に得られる構造を図5Gに示す。プロセスは更に、酸化スズ55の除去、およびその後の露出された副層51の処理が続いてよい。
中間層の実施形態の別の実現形態を図5H~図5Kに示す。このシーケンスは、図5D~図5Gを参照して説明したものと類似しているが、下地層56なしで実行される。このシーケンスでは、パターン形成されたフォトレジスト57が酸化スズ層55上に直接形成され、フォトレジストの存在下での酸化スズのエッチング(例えば、水素ベースのエッチング(H2またはHBr)を使用して)、または塩素ベースのエッチングが続く。次に、プロセスは、続いて酸化スズ中間層55から炭素含有層53にパターンを転写し、そのとき、層53自体が下地の層51をパターニングするためのハードマスクとして機能してよい。次に、酸化スズ55は、炭素含有層53の存在下で、例えば水素ベースのエッチング化学物質(例えば、プラズマ中のH2)を使用して選択的にエッチングされ除去される。これらの中間層シーケンスは、EUVハードマスク処理の用途に好適である。
別の実施形態では、フォトレジストパターンを酸化スズ層に転写するために、高選択エッチングが使用される。例えば、酸化スズは、炭素含有反応物を追加した水素ベースのエッチング化学物質を使用して、下地のフォトレジストおよび下地の材料の存在下で選択的にエッチングすることができ、炭素含有反応物は、基板の表面上に炭素含有ポリマーを形成しエッチング選択性を高めるために使用される。例えば、プラズマは、本明細書に記載されるように、H2、炭化水素(例えば、CH4)、および任意選択的に不活性ガスの混合物中で形成されてよい。これは、図5H~図5Kを参照して説明されることになる。この例では、図5Hに示すように、フォトレジスト57のパターン形成された層が酸化スズ層55(例えば、厚さ9~12nm)上に形成される。この図では、酸化スズ層の直下にある材料の層は、タングステン炭素層53(厚さ35~55nm)である。この図の層51は、酸化ケイ素(例えば、TEOSキャップ)であり、これは、BEOLプロセスシーケンスで使用される極低k誘電体の層上に存在してよい。最初に、高選択性のH2/CH4プラズマエッチングを使用して、フォトレジストとタングステン炭素の存在下で、酸化スズが選択的にエッチングされる。図5Iに示すように、凹状フィーチャが形成され、タングステン炭素層が露出される。次に、酸化スズの存在下でタングステン炭素が選択的にエッチングされ、下地のTEOS層が露出される。例えば、タングステン炭素は、本明細書に記載されるNF3/Cl2プラズマエッチングを使用して、酸化スズに対して選択的にエッチングされ得る。フォトレジストも、このステップ中に実質的に除去されてよい。結果として得られる構造を図5Jに示す。次に、炭素タングステンに対して選択的なエッチングを使用して、酸化スズを基板から除去する。いくつかの実施形態では、H2プラズマを使用して酸化スズを除去することが好ましい。いくつかの実施形態では、このステップ中に炭化水素添加剤は使用されない。例えば、以下のプロセス条件下でH2エッチングを使用して下地の層をエッチングした後、酸化スズを除去できる。この例では、エッチングは、H2を100~500sccmの流量で流し、100~500WのRF電力(300mmウェハ当たり)を使用して、このプロセスガス中でプラズマを形成することを伴う。このエッチングは、基板バイアスの有無に関わらず実施できる。例えば、基板バイアスは、0~100Vb、例えば10~100Vbであってよい。このプロセスは、100℃未満の温度、5~50mTorrの圧力で実行できる。
酸化スズ中間層ハードマスクを使用する別のプロセスフローを、図5L~図5Oの断面図に示す。この例では、図5Lに示すように、フォトレジスト57のパターン形成された層が酸化スズ層55(例えば、厚さ9~12nm)上に形成される。この図では、酸化スズ層の直下にある材料の層は、非晶質ケイ素(Si)層53(厚さ35~55nm)である。この図の層51は、酸化ケイ素エッチストップ層である。この図では、フォトレジストは、頂部におけるよりも底部において、より広くなるように堆積されている。H2/炭化水素プラズマエッチングの使用により、フォトレジストの幅の差を減らし、断面を実質的に長方形にすることが可能であることが示された。最初に、高選択性のH2/CH4プラズマエッチングを使用して、フォトレジストと非晶質ケイ素の存在下で、酸化スズが選択的にエッチングされる。図5Mに示すように、フォトレジストの形状が改善される一方で、凹状フィーチャが形成され、非晶質ケイ素層が露出される。次に、酸化スズの存在下でケイ素が選択的にエッチングされ、下地のエッチストップ層が露出される。例えば、ケイ素は、本明細書に記載されるNF3/Cl2プラズマエッチングを使用して、酸化スズに対して選択的にエッチングされ得る。このエッチングでは、40を超えるエッチング選択性(ケイ素対酸化スズ)が達成できる。フォトレジストも、このステップ中に部分的に除去されてよい。結果として得られる構造を図5Nに示す。次に、ケイ素に対して選択的なエッチングを使用して、酸化スズを基板から除去する。いくつかの実施形態では、H2プラズマを使用して酸化スズを除去することが好ましい。残っているフォトレジスト57は、H2プラズマ処理中に除去することができる。結果として得られる構造を図5Oに示す。
酸化スズをハードマスクとして使用することは、パターン形成される一般的な層である酸化ケイ素に対して非常に高い選択性でエッチングできるため、非常に有益である。また、ドライプラズマエッチング化学物質(例えば、水素ベースまたは塩素ベースの化学物質)を使用して、炭素、フォトレジスト、金属、金属窒化物、金属酸化物を含む様々な他の材料に対して、酸化スズを選択的にエッチングすることもできる。酸化スズハードマスクは窒化チタンのハードマスクと比較しても有利である。その理由は、窒化チタンは典型的には、ウェットエッチング法で除去されるのに対して、酸化スズはウェットエッチングを必要とせず、水素プラズマでエッチングできるからである。
リバーストーンハードマスク
いくつかの実施形態では、酸化スズは、様々なリバーストーンハードマスク用途で使用される。1つの例示的なプロセスフローを図8に示し、図7A~図7Cの基板の概略的断面図によって表される。プロセスは801において、露出されたパターン形成されたアッシング可能層と複数の凹状フィーチャとを有する基板を提供することにより開始される。アッシング可能材料の例には、非晶質炭素、ダイヤモンド状炭素、フォトレジスト、および有機ポリマーなどの炭素含有材料が含まれ、ポリマーは非ドープであるか、または金属もしくは金属酸化物でドープされていてよい。アッシング可能材料のパターン形成された層は、例えば、アッシング可能材料のブランケット層を堆積し(例えば、PECVDまたはスピンオン法により)、続いてフォトリソグラフィパターン形成することにより形成できる。図7Aは、副層701(例えば、Si、SiN、金属窒化物、または本明細書に記載の任意のターゲット材料または副層材料)上に存在するアッシング可能材料703のパターン形成された層を有する基板を示す。基板上には複数の凹状フィーチャがあり、層701は凹状フィーチャの底部で露出されている。次に、作業803において、基板上の凹状フィーチャを酸化スズで充填する(例えば、CVDを使用して)。このステップでは、典型的には、アッシング可能材料703の層上にオーバーバーデンも形成される。得られた構造を図7Bに示し、堆積された酸化スズ705が、アッシング可能材料703間の間隙を充填しオーバーバーデンを形成している。次いで、例えば、化学的機械的研磨(CMP)作業またはバルクプラズマエッチング(例えば、水素ベースおよび/または塩素ベースのプラズマエッチングを使用して)によってオーバーバーデンを除去して、アッシング可能材料703を露出させることができる。平坦化の後に、作業805において、酸化スズ材料を実質的に除去することなく、アッシング可能材料を除去し(例えば、酸化スズの少なくとも90%が残る)、それにより図7Cに示すように酸化スズ705の相補的なパターンを形成する。
一具体例では、ターゲット層(例えば、酸化ケイ素、窒化ケイ素、または金属)上に存在するパターン形成された炭素層を含有する基板が提供される。パターン形成された炭素層は、複数の凹部(例えば、約5~50nmの幅を有する)を有する。次に、凹部に酸化スズが充填され、酸化スズのオーバーバーデンが形成される(例えば、CVD)。次に、酸化スズのオーバーバーデンを除去して(例えば、CMP、または炭素に対して選択的なドライプラズマエッチングにより)、炭素を露出させ、次いで、酸化スズを完全には除去することなく、例えばO2プラズマを使用して炭素を除去する(取り除く)。
リバーストーンマスクの実現方法の別の実施形態を図10のプロセスフロー図に示し、図9A~図9Cの処理された基板の概略的断面図によって表される。プロセスは1001において、パターン形成された酸化スズ層と複数の凹状フィーチャとを有する基板を提供することにより開始される。これを図9Aに示し、パターン形成された酸化スズ層903が副層901(例えば、金属窒化物、または金属層)上に存在する。副層901は、酸化スズ層903内に形成された凹状フィーチャの底部で露出されている。次に、作業1003において、凹状フィーチャを、例えばCVDによってケイ素含有材料で充填する。好適なケイ素含有材料の例には、ケイ素(例えば、非晶質ケイ素またはポリシリコン)、および酸化ケイ素、窒化ケイ素、炭化ケイ素などのケイ素含有化合物が含まれる。この堆積中に、酸化スズ層の上にオーバーバーデンが形成されてよい。結果として得られた構造を図9Bに示し、ケイ素含有材料905が、パターン形成された酸化スズ層の間隙を充填しオーバーバーデンを形成している。次に、CMPまたはプラズマエッチング(例えば、フルオロカーボンプラズマエッチングなどのフッ素ベースのエッチング)によってオーバーバーデンが除去され、酸化スズ903が露出される。次の作業1005では、ケイ素含有材料を除去することなく酸化スズが除去され、それにより、ケイ素含有材料のパターン形成された層(酸化スズに対するリバーストーンまたは相補パターン)が形成される。酸化スズは、例えば、水素ベースのエッチング(例えば、H2プラズマエッチング、またはHBrプラズマエッチング)、または塩素ベースのエッチング(例えば、BCl3/Cl2エッチング)を使用して、ケイ素含有材料に対して選択的にエッチングされる。エッチング後に得られた構造を図9Cに示し、パターン形成されたケイ素含有層905が示されている。副層901は、ケイ素含有材料905に形成された凹状フィーチャの底部で露出されている。
一実現形態では、ターゲット層を有する基板であって、ターゲット層の上に酸化スズのパターン形成された層がある基板が提供される。次に、パターン形成された酸化スズの凹状フィーチャが酸化ケイ素で充填され、酸化ケイ素のオーバーバーデンが形成される(例えば、PECVDにより)。次に、酸化ケイ素のオーバーバーデンがエッチング(リセスエッチング)されて酸化スズが露出され、その後、例えば水素プラズマを使用して酸化スズが除去され(取り除かれ)、それにより、初期の酸化スズパターンとは相補的なパターンの酸化ケイ素のパターンが残る。
装置
本明細書に記載のエッチング方法は、様々な装置で実施することができる。好適な装置は、エッチングプロセスチャンバと、エッチング中に基板を所定位置に保持するように構成された、エッチングプロセスチャンバ内の基板ホルダと、プロセスガス中でプラズマを生成するように構成されたプラズマ生成機構と、を含む。
好適な装置の例には、誘導結合プラズマ(ICP)反応装置が含まれ、これは、特定の実施形態では、原子層エッチング(ALE)操作および原子層堆積(ALD)操作を含む反復的な堆積および活性化プロセスにも好適であり得る。本明細書ではICP反応装置について詳細に記載するが、容量結合プラズマ反応装置器も使用できることを理解されたい。
図11は、本明細書に記載のプラズマエッチングを実現するのに適した誘導結合プラズマ統合エッチングおよび堆積装置400の断面図を概略的に示し、その一例は、カリフォルニア州FremontのLam Research Corp.によって製造されるKiyo(商標)反応装置である。誘導結合プラズマ装置400は、チャンバ壁401および窓411によって構造的に画定された全体的なプロセスチャンバ424を含む。チャンバ壁401は、ステンレス鋼またはアルミニウムから製造されてよい。窓411は、石英または他の誘電体材料から製造されてよい。オプションの内部プラズマグリッド450は、全体的なプロセスチャンバを上部サブチャンバ402と下部サブチャンバ403とに分割する。大部分の実施形態では、プラズマグリッド450を除去することにより、サブチャンバ402および403で作られたチャンバ空間を利用してよい。チャック417が、下部サブチャンバ403の内部で底部内側表面の近くの位置している。チャック417は半導体ウェハ419を収容し保持するように構成され、半導体ウェハに対してエッチングおよび堆積プロセスが実行される。チャック417は、ウェハ419が存在する場合にウェハ419を支持するための静電チャックであり得る。いくつかの実施形態では、エッジリング(図示せず)がチャック417を取り囲んでおり、ウェハ419がチャック417上に存在する場合に、ウェハ419の上面とほぼ同一平面となる上面を有する。チャック417はまた、ウェハ419をチャッキング、およびチャッキング解除のための静電電極も含む。この目的のために、フィルタおよびDCクランプ電源(図示せず)を設けてよい。ウェハ419をチャック417から持ち上げるための他の制御システムも設けることができる。チャック417は、RF電源423を使用して帯電させることができる。RF電源423は、接続部427を介して整合回路421に接続されている。整合回路421は、接続部425を介してチャック417に接続されている。このようにして、RF電源423はチャック417に接続されている。様々な実施形態では、静電チャックのバイアス電力は約50Vbに設定されてよく、または、開示される実施形態に従って実行されるプロセスに応じて異なるバイアス電力に設定されてよい。例えば、バイアス電力は、約20Vb~約100Vb、または約30Vb~約150Vbであってよい。
プラズマ生成用の要素は、窓411の上に位置するコイル433を含む。いくつかの実施形態では、開示された実施形態ではコイルは使用されない。コイル433は、導電性材料から製造され、少なくとも1つの完全なターンを含む。図4に示すコイル433の例では、3ターンを含む。コイル433の断面は記号で示され、「X」を有するコイルは回転してページの中に入るように延び、「●」を有するコイルは回転してページの外に出るように延びている。プラズマ生成のための要素はまた、コイル433にRF電力を供給するように構成されたRF電源441を含む。一般に、RF電源441は、接続部445を介して整合回路439に接続されている。整合回路439は、接続部443を介してコイル433に接続されている。このようにして、RF電源441はコイル433に接続されている。任意選択のファラデーシールド449aが、コイル433と窓411の間に位置している。ファラデーシールド449aは、コイル433に対して間隔を空けた関係で維持されていてよい。いくつかの実施形態では、ファラデーシールド449aは窓411の真上に配置される。いくつかの実施形態では、ファラデーシールド449bは、窓411とチャック417との間にある。いくつかの実施形態では、ファラデーシールド449bは、コイル433に対して間隔を空けた関係では維持されていない。例えば、ファラデーシールド449bは、間隙なく窓411の真下にあってよい。コイル433、ファラデーシールド449a、および窓411はそれぞれ、互いに実質的に平行に構成されている。ファラデーシールド449aは、金属または他の化学種がプロセスチャンバ424の窓411に堆積することを防いでよい。
プロセスガス(例えば、H2およびHeなど)が、上部サブチャンバ402に位置する1つ以上のメインガス流入口460を通って、および/または1つ以上のサイドガス流入口470を通って、プロセスチャンバの中に流入してよい。同様に、明示的には示していないが、類似のガス流入口を使用して、プロセスガスを容量結合プラズマ処理チャンバに供給してよい。真空ポンプ、例えば、1段または2段の機械式ドライポンプおよび/またはターボ分子ポンプ440を使用して、プロセスチャンバ424からプロセスガスを引き出して、プロセスチャンバ424の内部の圧力を維持してよい。例えば、真空ポンプを使用して、パージ動作中に下部サブチャンバ403を排気してよい。真空ポンプによって提供される真空環境の適用を選択的に制御するために、バルブ制御導管を使用して、真空ポンプをプロセスチャンバ424に流体的に接続してよい。これは、プラズマ処理の作業中に、スロットルバルブ(図示せず)または振り子バルブ(図示せず)などの閉ループ制御流量制限装置を使用して行ってよい。同様に、真空ポンプ、および容量結合プラズマ処理チャンバへのバルブ制御流体接続も使用してよい。
装置400の作業中、H2含有ガスなどの1つ以上のプロセスガスを、ガス流入口460および/または470を通して供給してよい。特定の実施形態では、プロセスガスを、メインガス流入口460のみを通して、またはサイドガス流入口470のみを通して供給してよい。場合によっては、図に示すガス流入口を、より複雑なガス流入口に、例えば1つ以上のシャワーヘッドに置き換えてよい。ファラデーシールド449aおよび/または任意選択のグリッド450は、プロセスガスをプロセスチャンバ424に供給することを可能にする内部チャネルおよび穴を含んでよい。ファラデーシールド449aおよび任意選択のグリッド450のいずれかまたは両方は、プロセスガスを供給するためのシャワーヘッドとして機能してよい。いくつかの実施形態では、液体気化および供給システムをプロセスチャンバ424の上流に配置してよく、それにより、液体反応物または前駆体がいったん気化した場合、気化した反応物または前駆体は、ガス流入口460および/または470を介してプロセスチャンバ424の中に導入される。
高周波電力がRF電源441からコイル433に供給されて、コイル433にRF電流が流れる。コイル433を通って流れるRF電流は、コイル433の周りに電磁場を生成する。電磁場は、上部サブチャンバ402の内部に誘導電流を生成する。生成された様々なイオンおよびラジカルとウェハ419との物理的および化学的相互作用が、ウェハ419のフィーチャをエッチングし、ウェハ419上に層を選択的に堆積させる。
上部サブチャンバ402と下部サブチャンバ403の両方が存在するようにプラズマグリッド450が使用される場合、上部サブチャンバ402内に存在するガスに誘導電流が作用して、上部サブチャンバ402内で電子-イオンプラズマを生成する。任意選択の内部プラズマグリッド450は、下部サブチャンバ403内のホットエレクトロンの量を制限する。いくつかの実施形態では、装置400は、下部サブチャンバ403内に存在するプラズマがイオン-イオンプラズマであるように設計および操作される。
上部の電子-イオンプラズマおよび下部のイオン-イオンプラズマの両方が、正イオンおよび負イオンを含有し得るが、イオン-イオンプラズマは、正イオンに対する負イオンの比率がより大きくなる。揮発性エッチングおよび/または堆積による副生成物が、ポート422を介して下部サブチャンバ403から除去されてよい。例えば、H2プラズマを使用した酸化スズのエッチング中に生成された水素化スズが、パージおよび/または排気中にポート422を介して除去できる。本明細書で開示されるチャック417は、約10℃~約250℃の範囲の高い温度で動作し得る。温度はプロセス操作と特定のレシピに依存する。いくつかの実施形態では、装置は、約100℃未満の温度でエッチングを実施するように制御される。
装置400がクリーンルームまたは製造施設に設置される場合、装置400は施設(図示せず)に結合されてよい。施設には、処理ガス、真空、温度制御、および環境パーティクル制御を提供する配管が含まれる。装置400がターゲット製造施設に設置された場合、これらの施設は装置400に結合される。加えて、装置400は搬送チャンバに結合されて、ロボット工学が、典型的な自動化装置を使用して、半導体ウェハを装置400に搬出入することを可能にしてよい。
いくつかの実施形態では、システムコントローラ430(1つ以上の物理的または論理的コントローラを含み得る)が、プロセスチャンバ424の動作の一部または全てを制御する。システムコントローラ430は、1つ以上のメモリデバイスおよび1つ以上のプロセッサを含んでよい。いくつかの実施形態では、装置400は、プロセスガスの流量を制御するための切換システムを含む。コントローラは、いくつかの実施形態では、本明細書で提供される任意の方法のステップを動作させるためのプログラム命令を含む。
いくつかの実現形態では、システムコントローラ430はシステムの一部であり、これは上記の例の一部であり得る。このようなシステムは、1つ以上の処理ツール、1つ以上のチャンバ、1つ以上の処理用プラットフォーム、および/または特定の処理構成要素(ウェハ台、ガスフローシステムなど)を含む、半導体処理装置を含む。これらシステムを、半導体ウェハまたは基板の処理前、処理中、および処理後の動作を制御するための電子機器に組み込んでよい。電子機器は、システムコントローラ430に組み込まれてよく、システムコントローラ430は、システムの様々な構成要素またはサブパーツを制御してよい。システムコントローラは、処理パラメータおよび/またはシステムの種類に応じて、処理ガスの供給、温度設定(例えば、加熱および/または冷却)、圧力設定、真空設定、電力設定、無線周波数(RF)発生器設定、RF整合回路設定、周波数設定、流量設定、流体供給設定、位置および動作設定、特定のシステムと接続しているかまたはインタフェースしているツールおよび他の搬送ツールならびに/またはロードロックに対するウェハの搬出入、を含む、本明細書に開示されるプロセスのいずれをも制御するようにプログラムされ得る。
大まかに言って、システムコントローラ430は、様々な集積回路、ロジック、メモリ、および/またはソフトウェアを有し、命令を受信し、命令を発行し、動作を制御し、クリーニング動作を有効にし、エンドポイント測定を有効にするなどの電子機器として定義されてよい。集積回路は、プログラム命令を格納するファームウェアの形態のチップ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)として定義されたチップ、および/または1つ以上のマイクロプロセッサ、またはプログラム命令(例えば、ソフトウェア)を実行するマイクロコントローラ、を含んでよい。プログラム命令は、様々な個別設定(またはプログラムファイル)の形態でコントローラに伝達される命令であって、特定のプロセスを半導体ウェハ上でもしくは半導体ウェハ用に、またはシステムに対して実行するための動作パラメータを定義してよい。いくつかの実施形態では、動作パラメータは、1つ以上の層、材料、金属、酸化物、ケイ素、二酸化ケイ素、表面、回路、および/またはウェハダイの製作時または除去時に、1つ以上の処理ステップを実現するために、プロセスエンジニアによって定義されるレシピの一部であってよい。
いくつかの実現形態では、システムコントローラ430は、システムに組み込まれた、もしくは結合された、またはシステムにネットワーク接続された、またはこれらの組み合わせであるコンピュータの一部であるか、またはそのコンピュータに結合されていてよい。例えば、コントローラは「クラウド」内にあるか、またはファブホストコンピュータシステムの全てもしくは一部であってよく、それによりウェハ処理のリモートアクセスが可能になる。コンピュータは、システムへのリモートアクセスを可能にして、製造作業の現在の進行状況を監視し、過去の製造作業の履歴を調査し、複数の製造作業から傾向または性能の指標を調査して、現在の処理のパラメータを変更し、現在の処理に続く処理ステップを設定するか、または新しいプロセスを開始する。いくつかの例では、リモートコンピュータ(例えば、サーバ)は、ローカルネットワークまたはインターネットを含んでよいネットワークを経由して、プロセスレシピをシステムに提供できる。リモートコンピュータは、パラメータおよび/または設定の入力もしくはプログラミングを可能にするユーザインタフェースを含んでよく、パラメータおよび/または設定は次に、リモートコンピュータからシステムに通信される。いくつかの例では、システムコントローラ430は、1つ以上の作業中に実行される各処理ステップのためのパラメータを指定するデータ形式の命令を受信する。パラメータは、実行されるプロセスの種類、およびコントローラがインタフェースするか、または制御するように構成されているツールの種類に固有のものであってよいことを理解されたい。従って、上述のように、システムコントローラ430は、例えば、互いにネットワーク化され、本明細書に記載のプロセスや制御などの共通の目的を目指している1つ以上の個別のコントローラを含むことによって、分散されてよい。そのような目的のための分散コントローラの例は、遠隔に位置する(例えば、プラットフォームレベルで、またはリモートコンピュータの一部として)1つ以上の集積回路と通信状態にある、チャンバ上の1つ以上の集積回路であってよく、これらが組み合わされてチャンバでのプロセスを制御する。
限定するわけではないが、例示的なシステムは、プラズマエッチングチャンバまたはモジュール、堆積チャンバまたはモジュール、スピンリンスチャンバまたはモジュール、金属メッキチャンバまたはモジュール、クリーンチャンバまたはモジュール、ベベルエッジエッチングチャンバまたはモジュール、物理気相成長(PVD)チャンバまたはモジュール、化学気相成長(CVD)チャンバまたはモジュール、ALDチャンバまたはモジュール、ALEチャンバまたはモジュール、イオン注入チャンバまたはモジュール、トラックチャンバまたはモジュール、および半導体ウェハの作製および/または製造に関連するかもしくは使用されてよい任意の他の半導体処理システム、を含んでよい。
上記のとおり、ツールによって実行されるプロセスステップに応じて、コントローラは、他のツール回路またはモジュール、他のツール構成要素、クラスタツール、他のツールインタフェース、隣接するツール、近接するツール、工場全体に配置されたツール、メインコンピュータ、別のコントローラ、または半導体製造工場内のツール場所および/またはロードポートとの間でウェハ容器を搬出入する材料搬送に使用されるツール、のうちの1つ以上と通信し得る。
図12は、真空搬送モジュール538(VTM)とインタフェースする様々なモジュールを有する半導体プロセスクラスタアーキテクチャを示す。複数の格納設備と処理モジュールとの間でウェハを「搬送」するための様々なモジュールの配置は、「クラスタツールアーキテクチャ」システムと呼ばれる場合がある。ロードロックまたは搬送モジュールとしても知られるエアロック530がVTM538とインタフェースし、次にVTM538は4つの処理モジュール520a~520dとインタフェースし、これらは個々に最適化されて様々な製造プロセスを実行し得る。例として、処理モジュール520a~520dは、基板エッチング、堆積、イオン注入、ウェハ洗浄、スパッタリング、および/または他の半導体プロセスを実行するために実装されてよい。いくつかの実施形態では、酸化スズの堆積および酸化スズのエッチングは、同じモジュール内で実行される。いくつかの実施形態では、酸化スズの堆積および酸化スズのエッチングは、同じツールの異なるモジュール内で実行される。基板エッチング処理モジュール(520a~520dのいずれか)のうちの1つ以上は、例えば、コンフォーマルな膜の堆積、酸化スズの選択エッチング、間隙の形成、および開示された実施形態による他の好適な機能のために、本明細書に開示されるように実装されてよい。エアロック530および処理モジュール520a~520dは、「ステーション」と呼ばれる場合がある。各ステーションは、ステーションをVTM538に接続するファセット536を有する。各ファセットの内側では、ウェハ526がそれぞれのステーション間を移動した場合にウェハ526の通過を検出するためにセンサー1~18が使用される。
ロボット522はウェハ526をステーション間で搬送する。一実施形態ではロボット522は1つのアームを有し、別の実施形態ではロボット522は2つのアームを有し、各アームは、ウェハ526などのウェハを搬送のために持ち上げるためのエンドエフェクタ524を有する。大気搬送モジュール(ATM)540において、カセットまたはロードポートモジュール(LPM)542内の前面開閉搬送容器(FOUP)534からエアロック530にウェハ526を搬送するために、フロントエンドロボット532が使用される。処理モジュール520a~520d内のモジュールセンタ528が、ウェハ526を置くための場所の1つである。ATM540内のアライナ544が、ウェハを位置合わせするために使用される。
例示的な処理方法では、ウェハは、LPM542内のFOUP534の1つに置かれる。フロントエンドロボット532は、ウェハをFOUP534からアライナ544に搬送し、これによりウェハ526は、エッチングまたは処理される前に適切に中心に置かれることが可能になる。位置合わせ後に、ウェハ526はフロントエンドロボット532によってエアロック530の中に移動される。エアロック530は、ATM540とVTM538との間の環境を整合させる能力を有するため、ウェハ526は損傷を受けることなく2つの圧力環境間を移動できる。エアロック530から、ウェハ526はロボット522によりVTM538を通って処理モジュール520a~520dのうちの1つの中に移動される。このウェハの動きを実現するために、ロボット522は、そのアームの各々のエンドエフェクタ524を使用する。いったんウェハ526が処理されると、ウェハ526はロボット522によって処理モジュール520a~520dからエアロック530に移動される。ここから、ウェハ526は、フロントエンドロボット532によってFOUP534のうちの1つに、またはアライナ544に移動されてよい。
ウェハの移動を制御するコンピュータは、クラスタアーキテクチャにローカルとすることができ、または製造フロアのクラスタアーキテクチャの外部に配置することができ、または遠隔地に配置してネットワーク経由でクラスタアーキテクチャに接続することができる、という点に留意すべきである。図11に関して上述したコントローラを、図12のツールと共に実装してよい。本発明によるプロセス動作を制御するための命令を含有する機械可読媒体は、システムコントローラに結合されてよい。
いくつかの実施形態では装置が提供され、装置は、エッチング中に半導体基板を保持するように構成された基板ホルダを有するプロセスチャンバと、プロセスガス中でプラズマを生成するように構成されたプラズマ生成器と、コントローラと、を含む。コントローラは、本明細書に記載の任意の方法を実現するためのプログラム命令を含む。
別の態様では、非一時的コンピュータ機械可読媒体が提供され、これは本明細書に記載の任意の方法を実行させるためのコードを含む。
別の態様では、半導体基板上にスペーサまたはハードマスクを形成するシステムが提供される。システムは、1つ以上の堆積チャンバ、1つ以上のエッチングチャンバ、およびコントローラを含む。コントローラは、本明細書に記載の任意の方法を実現するためのプログラム命令を含む。別の態様では、システムは、本明細書に記載の装置およびシステムのいずれか、およびステッパを含む。別の態様では、半導体基板を処理するシステムが提供される。一実施形態では、システムは、1つ以上の堆積チャンバ、1つ以上のエッチングチャンバ、およびプログラム命令を含むシステムコントローラを含み、プログラム命令は、(i)半導体基板上の複数の突出フィーチャの水平面および側壁上に酸化スズ層の堆積を生じさせ、(ii)突出フィーチャの側壁において酸化スズ層上にパシベーション層を形成させ、(ii)突出フィーチャの側壁上の酸化スズ層の除去を生じさせることなく、突出フィーチャの水平面から酸化スズ層の除去を生じさせる。
更なる実現形態
本明細書で記載される装置およびプロセスは、例えば、半導体デバイス、ディスプレイ、LED、光起電力パネルなどの作製または製造のために、リソグラフィパターニング用のツールまたはプロセス共に使用されてよい。典型的には、しかし必ずしもそうではないが、そのような装置およびプロセスは、共通の製造施設で共に使用されるか、または実行されることになる。膜のリソグラフィパターニングは典型的には、以下のステップ、(1)スピンオンツールまたはスプレーオンツールを用いて、ワークピース、すなわち基板上にフォトレジストを塗布するステップ、(2)ホットプレート、加熱炉、または、UV硬化ツールを用いてフォトレジストを硬化させるステップ、(3)ウェハステッパなどのツールを用いてフォトレジストを可視光、UV、またはX線に暴露させるステップ、(4)ウェットベンチなどのツールを使用して、レジストを現像し、それによりレジストを選択的に除去してパターニングするステップ、(5)ドライエッチングツールまたはプラズマ援用エッチングツールを用いることによってレジストパターンを下地の膜またはワークピースに転写するステップ、および(6)RFまたはマイクロ波によるプラズマレジスト剥離装置などのツールを用いてレジストを除去するステップ、の一部または全てを含み、各ステップは複数の実行可能なツールによって可能になる。
更なる実現形態
本明細書で記載される装置およびプロセスは、例えば、半導体デバイス、ディスプレイ、LED、光起電力パネルなどの作製または製造のために、リソグラフィパターニング用のツールまたはプロセス共に使用されてよい。典型的には、しかし必ずしもそうではないが、そのような装置およびプロセスは、共通の製造施設で共に使用されるか、または実行されることになる。膜のリソグラフィパターニングは典型的には、以下のステップ、(1)スピンオンツールまたはスプレーオンツールを用いて、ワークピース、すなわち基板上にフォトレジストを塗布するステップ、(2)ホットプレート、加熱炉、または、UV硬化ツールを用いてフォトレジストを硬化させるステップ、(3)ウェハステッパなどのツールを用いてフォトレジストを可視光、UV、またはX線に暴露させるステップ、(4)ウェットベンチなどのツールを使用して、レジストを現像し、それによりレジストを選択的に除去してパターニングするステップ、(5)ドライエッチングツールまたはプラズマ援用エッチングツールを用いることによってレジストパターンを下地の膜またはワークピースに転写するステップ、および(6)RFまたはマイクロ波によるプラズマレジスト剥離装置などのツールを用いてレジストを除去するステップ、の一部または全てを含み、各ステップは複数の実行可能なツールによって可能になる。本発明は以下の適用例としても実現できる。
[適用例1]
半導体基板を処理する方法であって、
(a)水平面および側壁を有する複数の突出フィーチャを有する半導体基板を提供することと、
(b)前記突出フィーチャの前記水平面および前記側壁上に酸化スズ層を形成させることと、
(c)前記突出フィーチャの前記側壁において前記酸化スズ層の上にパシベーション層を形成することと、
(d)前記パシベーション層が形成された後に、前記突出フィーチャの前記水平面から酸化スズをエッチングし完全に除去し、それにより前記突出フィーチャの前記側壁に存在する酸化スズを完全には除去することなく、前記突出フィーチャの材料を露出させることと、
を含む方法。
[適用例2]
適用例1に記載の方法であって、前記(d)で露出された前記突出フィーチャの前記材料は、ケイ素含有材料、炭素含有材料、および金属酸化物からなる群から選択される、方法。
[適用例3]
適用例1に記載の方法であって、前記(d)は、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して、前記酸化スズをエッチングすることを含む、方法。
[適用例4]
適用例1に記載の方法であって、前記(d)は、前記半導体基板を、H 2 、HBr、NH 3 、H 2 O、炭化水素、およびそれらの組み合わせからなる群から選択されるプラズマ活性化水素含有反応物と接触させることにより、水素ベースのエッチング化学物質を使用して、前記酸化スズをエッチングすることを含む、方法。
[適用例5]
適用例1に記載の方法であって、前記(d)は、前記半導体基板を、Cl 2 、BCl 3 、およびそれらの組み合わせからなる群から選択されるプラズマ活性化塩素含有反応物に暴露させることを含む、塩素ベースのエッチング化学物質を使用して、前記酸化スズをエッチングすることを含む、方法。
[適用例6]
適用例1に記載の方法であって、前記(d)で露出される前記突出フィーチャの前記材料は、SiO 2 、SiN、SiOC、SiC、SiCN、SiCNO、およびSiOCからなる群から選択され、前記(d)は、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して、酸化スズをエッチングすることを含む、方法。
[適用例7]
適用例1に記載の方法であって、前記突出フィーチャは酸化ケイ素で覆われたケイ素突出フィーチャであり、前記(d)は、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して酸化スズをエッチングし、前記酸化ケイ素の材料を露出させることを含む、方法。
[適用例8]
適用例1に記載の方法であって、前記突出フィーチャは、炭素突出フィーチャまたはフォトレジスト突出フィーチャである、方法。
[適用例9]
適用例1に記載の方法であって、前記突出フィーチャは、TaO、TiO、WO、ZrO、およびHfOからなる群から選択される金属酸化物突出フィーチャである、方法。
[適用例10]
適用例1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記突出フィーチャの前記水平面および前記側壁の両方にパシベーション材料を堆積させ、その後、前記突出フィーチャの前記水平面から前記パシベーション材料を除去することを含む、方法。
[適用例11]
適用例1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記突出フィーチャの前記水平面および前記側壁の両方にケイ素含有パシベーション材料を堆積させ、その後、フルオロカーボンベースのエッチング化学物質を用いて、前記突出フィーチャの前記水平面から前記ケイ素含有パシベーション材料を除去することを含む、方法。
[適用例12]
適用例1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記突出フィーチャの前記水平面および前記側壁の両方に炭素含有パシベーション材料を堆積させ、その後、前記水平面から前記炭素含有パシベーション材料を除去することを含む、方法。
[適用例13]
適用例1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記酸化スズ層の外側部分を、SnN、SnBr、SnFからなる群から選択されるスズ含有パシベーション材料に変換することを含む、方法。
[適用例14]
適用例1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記基板をプラズマ中の窒素含有反応物と接触させることにより、前記酸化スズ層の外側部分を窒化スズに変換することを含む、方法。
[適用例15]
適用例1に記載の方法であって、前記(d)は、Cl 2 およびBCl 3 を含むガス中で形成されたプラズマを使用して前記酸化スズ層をエッチングし、その後、H 2 含有ガス中で形成されたプラズマで前記酸化スズ層をエッチングすることを含む、方法。
[適用例16]
適用例1に記載の方法であって、前記(a)において提供される前記半導体基板は、前記突出フィーチャ間に、酸化ケイ素、酸化チタン、酸化ジルコニウム、および酸化タングステンからなる群から選択される、露出された材料を更に含む、方法。
[適用例17]
適用例1に記載の方法であって、前記(d)の後に、前記突出フィーチャの前記側壁に存在する前記酸化スズ層を完全には除去することなく、前記突出フィーチャを除去し、それにより酸化スズスペーサを形成することを更に含む、方法。
[適用例18]
適用例1に記載の方法であって、前記(d)の後に、前記突出フィーチャの前記側壁に存在する前記酸化スズ層を完全には除去することなく、前記突出フィーチャを除去し、それにより酸化スズスペーサを形成することを更に含む、方法。
[適用例19]
適用例1に記載の方法であって、前記酸化スズ層は約5~30nmの厚さにコンフォーマルに堆積される、方法。
[適用例20]
適用例1に記載の方法であって、前記パシベーション層は1~5nmの厚さを有する、方法。
[適用例21]
適用例1に記載の方法であって、
前記基板にフォトレジストを塗布することと、
前記フォトレジストを露光することと、
前記フォトレジストにパターンを形成し、前記パターンを前記基板に転写することと、
前記基板から前記フォトレジストを選択的に除去することと、
を更に含む方法。
[適用例22]
部分的に作製された半導体基板であって、前記半導体基板は複数のスペーサを含み、前記スペーサの各々が酸化スズの層およびパシベーション材料の層を含む、半導体基板。
[適用例23]
半導体基板を処理するシステムであって、前記システムは、
(a)1つ以上の堆積チャンバと、
(b)1つ以上のエッチングチャンバと、
(c)システムコントローラと、を備え、前記システムコントローラは、
(i)前記半導体基板上の複数の突出フィーチャの水平面および側壁上に酸化スズ層の堆積を生じさせ、
(ii)前記突出フィーチャの前記側壁において前記酸化スズ層上にパシベーション層を形成させ、
(ii)前記突出フィーチャの前記側壁上の前記酸化スズ層の完全な除去を生じさせることなく、前記突出フィーチャの水平面から前記酸化スズ層の完全な除去を生じさせる、
プログラム命令を含む、システム。
[適用例24]
半導体基板を処理する方法であって、
(a)パターン形成された層をパターン形成されていない酸化スズハードマスク層上に形成し、前記パターンを前記酸化スズハードマスク層に転写することにより、前記半導体基板上にパターン形成された酸化スズハードマスク層を形成することと、
(b)前記酸化スズハードマスク層の存在下で前記半導体基板を処理することと、
を含む、方法。
[適用例25]
適用例24に記載の方法であって、前記半導体基板を処理することは、前記パターン形成された酸化スズハードマスクによって覆われていない露出された材料をエッチングすることを含む、方法。
[適用例26]
適用例25に記載の方法であって、前記パターン形成された酸化スズハードマスクで覆われていない前記露出された材料はケイ素含有材料であり、前記エッチングはフルオロカーボンベースのエッチング化学物質に前記基板を暴露させることを含む、方法。
[適用例27]
適用例25に記載の方法であって、前記パターン形成された酸化スズハードマスクで覆われていない前記露出された材料は炭素含有材料であり、前記エッチングは酸素ベースのエッチング化学物質に前記基板を暴露させることを含む、方法。
[適用例28]
半導体基板を処理する方法であって、
(a)露出されたパターン形成されたアッシング可能層を有する半導体基板であって、前記パターン形成されたアッシング可能層は複数の凹状フィーチャを備え、前記凹状フィーチャの各々の底部に露出されたターゲット材料が位置している、半導体基板を提供することと、
(b)前記凹状フィーチャを酸化スズで充填し、前記アッシング可能層の上に酸化スズのオーバーバーデンを形成することと、
(c)前記酸化スズのオーバーバーデンを除去して、下地の前記アッシング可能材料を露出させることと、
(d)酸化スズを完全には除去することなく、前記アッシング可能材料を除去して下地のターゲット層を露出させることと、
を含む方法。
[適用例29]
適用例28に記載の方法であって、前記アッシング可能材料は炭素含有材料であり、前記(d)は酸素ベースのエッチング化学物質を用いて前記アッシング可能材料を除去することを含む、方法。
[適用例30]
半導体基板を処理する方法であって、
(a)複数の凹状フィーチャを備えるパターン形成された酸化スズ層、を有する半導体基板を提供することと、
(b)前記凹状フィーチャを、ケイ素またはケイ素含有化合物であるケイ素含有材料で充填し、前記酸化スズ層上に前記ケイ素含有材料のオーバーバーデンを形成することと、
(c)前記オーバーバーデンを除去して、下地の前記酸化スズを露出させることと、
(d)前記ケイ素含有材料を除去することなく前記酸化スズを除去することと、
を含む方法。
[適用例31]
適用例30に記載の方法であって、前記(d)は、H 2 プラズマエッチング化学物質で酸化スズをエッチングすることを含む、方法。
[適用例32]
半導体基板を処理する方法であって、
(a)複数の突出フィーチャを有する半導体基板を提供することと、
(b)前記突出フィーチャの水平面および側壁の上に酸化スズ層を堆積させることと、
(c)前記突出フィーチャの前記側壁に存在する酸化スズを完全には除去することなく、前記突出フィーチャの前記水平面から酸化スズをエッチングし完全に除去することであって、前記エッチングは、前記半導体基板を水素ベースのエッチング化学物質に暴露させて、酸化スズを水素化スズに変換させる、ことと、
を含む方法。
[適用例33]
半導体基板を処理する方法であって、
(a)複数の突出フィーチャを有する半導体基板を提供することと、
(b)前記突出フィーチャの水平面および側壁の上に酸化スズ層を堆積させることと、
(c)前記突出フィーチャの前記側壁に存在する酸化スズを完全には除去することなく、前記突出フィーチャの前記水平面から酸化スズをエッチングし除去することであって、前記エッチングは、前記半導体基板を塩素ベースのエッチング化学物質に暴露させて、酸化スズを塩化スズに変換する、ことと、
を含む方法。
[適用例34]
半導体基板を処理する方法であって、
(a)酸化スズ層、前記酸化スズ層上のパターン形成されたフォトレジストの露出層、および前記酸化スズ層下の下地の材料の層を有する基板であって、前記フォトレジストによって覆われていない場所で前記酸化スズが露出されている基板、を提供することと、
(b)フォトレジストの存在下で、フォトレジストおよび下地の前記材料の両方に対して選択性を有するエッチングにより、前記酸化スズを選択的にエッチングし、下地の前記材料を露出させることと、
を含む方法。
[適用例35]
適用例34に記載の方法であって、前記酸化スズを選択的にエッチングすることは、前記基板を、水素ベースのプラズマエッチング化学物質に炭素含有添加剤と共に暴露させ、その結果、前記エッチング中に前記半導体基板上に炭素含有ポリマーを形成させることを含む、方法。
[適用例36]
適用例34に記載の方法であって、前記酸化スズを選択的にエッチングすることは、H 2 および炭化水素を含むプロセスガス中で形成されたプラズマに前記半導体基板を暴露させることを含む、方法。
[適用例37]
適用例34に記載の方法であって、前記(b)で使用される前記酸化スズのエッチングは、フォトレジストに対して少なくとも100:1、下地の前記材料に対して少なくとも10:1のエッチング選択性を有する、方法。
[適用例38]
適用例34に記載の方法であって、下地の前記材料は、ケイ素(Si)、ケイ素含有化合物、および炭素含有材料からなる群から選択される、方法。
[適用例39]
適用例34に記載の方法であって、下地の前記材料は非晶質ケイ素であり、前記方法は、前記(b)において露出された非晶質ケイ素を、酸化スズの存在下で選択的にエッチングすることを更に含む、方法。
[適用例40]
適用例34に記載の方法であって、下地の前記材料はタングステン(W)および炭素(C)を含み、前記方法は、前記(b)において露出された下地の前記材料を、酸化スズの存在下で選択的にエッチングすることを更に含む、方法。
[適用例41]
適用例34に記載の方法であって、
(c)露出された下地の前記材料を酸化スズの存在下で選択的にエッチングすることと、
(d)本質的にH 2 からなるプロセスガス中で形成されたプラズマに前記半導体基板を暴露させることにより、前記半導体基板から前記酸化スズを除去することと、
を更に含む方法。
[適用例42]
半導体基板を処理する方法であって、
(a)酸化スズの露出層を有する半導体基板を提供することと、
(b)フォトレジスト、ケイ素(Si)、炭素、および炭素含有材料からなるグループから選択された材料の存在下で、H 2 および炭化水素を含むプロセスガス中で形成されたプラズマに前記半導体基板を暴露させることにより、前記酸化スズを選択的にエッチングすることと、
を含む方法。
[適用例43]
半導体基板を処理する方法であって、
(a)酸化スズの露出層を有する半導体基板を提供することと、
(b)ケイ素(Si)、炭素、炭素含有材料、金属、金属酸化物、および金属窒化物からなる群から選択される材料の存在下で、水素ベースのエッチングを使用して、前記酸化スズを選択的にエッチングすることと、
を含む方法。
[適用例44]
半導体基板を処理する方法であって、
(a)酸化スズの露出層を有する半導体基板を提供することと、
(b)ケイ素(Si)、ケイ素含有化合物、フォトレジスト、炭素(C)、炭素含有材料、金属、金属酸化物、および金属窒化物からなる群から選択される材料の存在下で、HBr、炭化水素、NH 3 、およびH 2 Oからなる群から選択される水素含有反応物を含むプロセスガス中で形成されたプラズマに前記半導体基板を暴露させて、前記エッチング中に水素化スズを形成させることにより、前記酸化スズを選択的にエッチングすることと、
を含む方法。
[適用例45]
半導体基板を処理する方法であって、
(a)酸化チタンおよびタングステン含有材料からなる群から選択される材料の露出層を有する半導体基板を提供することと、
(b)酸化チタンおよびタングステン含有材料からなる群から選択される材料の存在下で前記酸化スズを選択的にエッチングすることと、
を含む方法。

Claims (45)

  1. 半導体基板を処理する方法であって、
    (a)水平面および側壁を有する複数の突出フィーチャを有する半導体基板を提供することと、
    (b)前記突出フィーチャの前記水平面および前記側壁上に酸化スズ層を形成させることと、
    (c)前記突出フィーチャの前記側壁において前記酸化スズ層の上にパシベーション層を形成することと、
    (d)前記パシベーション層が形成された後に、前記突出フィーチャの前記水平面から酸化スズをエッチングし完全に除去し、それにより前記突出フィーチャの前記側壁に存在する酸化スズを完全には除去することなく、前記突出フィーチャの材料を露出させることと、
    を含む方法。
  2. 請求項1に記載の方法であって、前記(d)で露出された前記突出フィーチャの前記材料は、ケイ素含有材料、炭素含有材料、および金属酸化物からなる群から選択される、方法。
  3. 請求項1に記載の方法であって、前記(d)は、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して、前記酸化スズをエッチングすることを含む、方法。
  4. 請求項1に記載の方法であって、前記(d)は、前記半導体基板を、H2、HBr、NH3、H2O、炭化水素、およびそれらの組み合わせからなる群から選択されるプラズマ活性化水素含有反応物と接触させることにより、水素ベースのエッチング化学物質を使用して、前記酸化スズをエッチングすることを含む、方法。
  5. 請求項1に記載の方法であって、前記(d)は、前記半導体基板を、Cl2、BCl3、およびそれらの組み合わせからなる群から選択されるプラズマ活性化塩素含有反応物に暴露させることを含む、塩素ベースのエッチング化学物質を使用して、前記酸化スズをエッチングすることを含む、方法。
  6. 請求項1に記載の方法であって、前記(d)で露出される前記突出フィーチャの前記材料は、SiO2、SiN、SiOC、SiC、SiCN、SiCNO、およびSiOCからなる群から選択され、前記(d)は、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して、酸化スズをエッチングすることを含む、方法。
  7. 請求項1に記載の方法であって、前記突出フィーチャは酸化ケイ素で覆われたケイ素突出フィーチャであり、前記(d)は、水素化スズの形成をもたらす水素ベースのエッチング化学物質を使用して酸化スズをエッチングし、前記酸化ケイ素の材料を露出させることを含む、方法。
  8. 請求項1に記載の方法であって、前記突出フィーチャは、炭素突出フィーチャまたはフォトレジスト突出フィーチャである、方法。
  9. 請求項1に記載の方法であって、前記突出フィーチャは、TaO、TiO、WO、ZrO、およびHfOからなる群から選択される金属酸化物突出フィーチャである、方法。
  10. 請求項1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記突出フィーチャの前記水平面および前記側壁の両方にパシベーション材料を堆積させ、その後、前記突出フィーチャの前記水平面から前記パシベーション材料を除去することを含む、方法。
  11. 請求項1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記突出フィーチャの前記水平面および前記側壁の両方にケイ素含有パシベーション材料を堆積させ、その後、フルオロカーボンベースのエッチング化学物質を用いて、前記突出フィーチャの前記水平面から前記ケイ素含有パシベーション材料を除去することを含む、方法。
  12. 請求項1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記突出フィーチャの前記水平面および前記側壁の両方に炭素含有パシベーション材料を堆積させ、その後、前記水平面から前記炭素含有パシベーション材料を除去することを含む、方法。
  13. 請求項1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記酸化スズ層の外側部分を、SnN、SnBr、SnFからなる群から選択されるスズ含有パシベーション材料に変換することを含む、方法。
  14. 請求項1に記載の方法であって、前記突出フィーチャの前記側壁において前記酸化スズ層上に前記パシベーション層を形成することは、前記基板をプラズマ中の窒素含有反応物と接触させることにより、前記酸化スズ層の外側部分を窒化スズに変換することを含む、方法。
  15. 請求項1に記載の方法であって、前記(d)は、Cl2およびBCl3を含むガス中で形成されたプラズマを使用して前記酸化スズ層をエッチングし、その後、H2含有ガス中で形成されたプラズマで前記酸化スズ層をエッチングすることを含む、方法。
  16. 請求項1に記載の方法であって、前記(a)において提供される前記半導体基板は、前記突出フィーチャ間に、酸化ケイ素、酸化チタン、酸化ジルコニウム、および酸化タングステンからなる群から選択される、露出された材料を更に含む、方法。
  17. 請求項1に記載の方法であって、前記(d)の後に、前記突出フィーチャの前記側壁に存在する前記酸化スズ層を完全には除去することなく、前記突出フィーチャを除去し、それにより酸化スズスペーサを形成することを更に含む、方法。
  18. 請求項1に記載の方法であって、前記(d)の後に、前記突出フィーチャの前記側壁に存在する前記酸化スズ層を完全には除去することなく、前記突出フィーチャを除去し、それにより酸化スズスペーサを形成することを更に含む、方法。
  19. 請求項1に記載の方法であって、前記酸化スズ層は約5~30nmの厚さにコンフォーマルに堆積される、方法。
  20. 請求項1に記載の方法であって、前記パシベーション層は1~5nmの厚さを有する、方法。
  21. 請求項1に記載の方法であって、
    前記基板にフォトレジストを塗布することと、
    前記フォトレジストを露光することと、
    前記フォトレジストにパターンを形成し、前記パターンを前記基板に転写することと、
    前記基板から前記フォトレジストを選択的に除去することと、
    を更に含む方法。
  22. 部分的に作製された半導体基板であって、前記半導体基板は複数のスペーサを含み、前記スペーサの各々が酸化スズの層およびパシベーション材料の層を含む、半導体基板。
  23. 半導体基板を処理するシステムであって、前記システムは、
    (a)1つ以上の堆積チャンバと、
    (b)1つ以上のエッチングチャンバと、
    (c)システムコントローラと、を備え、前記システムコントローラは、
    (i)前記半導体基板上の複数の突出フィーチャの水平面および側壁上に酸化スズ層の堆積を生じさせ、
    (ii)前記突出フィーチャの前記側壁において前記酸化スズ層上にパシベーション層を形成させ、
    (ii)前記突出フィーチャの前記側壁上の前記酸化スズ層の完全な除去を生じさせることなく、前記突出フィーチャの水平面から前記酸化スズ層の完全な除去を生じさせる、
    プログラム命令を含む、システム。
  24. 半導体基板を処理する方法であって、
    (a)パターン形成された層をパターン形成されていない酸化スズハードマスク層上に形成し、前記パターンを前記酸化スズハードマスク層に転写することにより、前記半導体基板上にパターン形成された酸化スズハードマスク層を形成することと、
    (b)前記酸化スズハードマスク層の存在下で前記半導体基板を処理することと、
    を含む、方法。
  25. 請求項24に記載の方法であって、前記半導体基板を処理することは、前記パターン形成された酸化スズハードマスクによって覆われていない露出された材料をエッチングすることを含む、方法。
  26. 請求項25に記載の方法であって、前記パターン形成された酸化スズハードマスクで覆われていない前記露出された材料はケイ素含有材料であり、前記エッチングはフルオロカーボンベースのエッチング化学物質に前記基板を暴露させることを含む、方法。
  27. 請求項25に記載の方法であって、前記パターン形成された酸化スズハードマスクで覆われていない前記露出された材料は炭素含有材料であり、前記エッチングは酸素ベースのエッチング化学物質に前記基板を暴露させることを含む、方法。
  28. 半導体基板を処理する方法であって、
    (a)露出されたパターン形成されたアッシング可能層を有する半導体基板であって、前記パターン形成されたアッシング可能層は複数の凹状フィーチャを備え、前記凹状フィーチャの各々の底部に露出されたターゲット材料が位置している、半導体基板を提供することと、
    (b)前記凹状フィーチャを酸化スズで充填し、前記アッシング可能層の上に酸化スズのオーバーバーデンを形成することと、
    (c)前記酸化スズのオーバーバーデンを除去して、下地の前記アッシング可能材料を露出させることと、
    (d)酸化スズを完全には除去することなく、前記アッシング可能材料を除去して下地のターゲット層を露出させることと、
    を含む方法。
  29. 請求項28に記載の方法であって、前記アッシング可能材料は炭素含有材料であり、前記(d)は酸素ベースのエッチング化学物質を用いて前記アッシング可能材料を除去することを含む、方法。
  30. 半導体基板を処理する方法であって、
    (a)複数の凹状フィーチャを備えるパターン形成された酸化スズ層、を有する半導体基板を提供することと、
    (b)前記凹状フィーチャを、ケイ素またはケイ素含有化合物であるケイ素含有材料で充填し、前記酸化スズ層上に前記ケイ素含有材料のオーバーバーデンを形成することと、
    (c)前記オーバーバーデンを除去して、下地の前記酸化スズを露出させることと、
    (d)前記ケイ素含有材料を除去することなく前記酸化スズを除去することと、
    を含む方法。
  31. 請求項30に記載の方法であって、前記(d)は、H2プラズマエッチング化学物質で酸化スズをエッチングすることを含む、方法。
  32. 半導体基板を処理する方法であって、
    (a)複数の突出フィーチャを有する半導体基板を提供することと、
    (b)前記突出フィーチャの水平面および側壁の上に酸化スズ層を堆積させることと、
    (c)前記突出フィーチャの前記側壁に存在する酸化スズを完全には除去することなく、前記突出フィーチャの前記水平面から酸化スズをエッチングし完全に除去することであって、前記エッチングは、前記半導体基板を水素ベースのエッチング化学物質に暴露させて、酸化スズを水素化スズに変換させる、ことと、
    を含む方法。
  33. 半導体基板を処理する方法であって、
    (a)複数の突出フィーチャを有する半導体基板を提供することと、
    (b)前記突出フィーチャの水平面および側壁の上に酸化スズ層を堆積させることと、
    (c)前記突出フィーチャの前記側壁に存在する酸化スズを完全には除去することなく、前記突出フィーチャの前記水平面から酸化スズをエッチングし除去することであって、前記エッチングは、前記半導体基板を塩素ベースのエッチング化学物質に暴露させて、酸化スズを塩化スズに変換する、ことと、
    を含む方法。
  34. 半導体基板を処理する方法であって、
    (a)酸化スズ層、前記酸化スズ層上のパターン形成されたフォトレジストの露出層、および前記酸化スズ層下の下地の材料の層を有する基板であって、前記フォトレジストによって覆われていない場所で前記酸化スズが露出されている基板、を提供することと、
    (b)フォトレジストの存在下で、フォトレジストおよび下地の前記材料の両方に対して選択性を有するエッチングにより、前記酸化スズを選択的にエッチングし、下地の前記材料を露出させることと、
    を含む方法。
  35. 請求項34に記載の方法であって、前記酸化スズを選択的にエッチングすることは、前記基板を、水素ベースのプラズマエッチング化学物質に炭素含有添加剤と共に暴露させ、その結果、前記エッチング中に前記半導体基板上に炭素含有ポリマーを形成させることを含む、方法。
  36. 請求項34に記載の方法であって、前記酸化スズを選択的にエッチングすることは、H2および炭化水素を含むプロセスガス中で形成されたプラズマに前記半導体基板を暴露させることを含む、方法。
  37. 請求項34に記載の方法であって、前記(b)で使用される前記酸化スズのエッチングは、フォトレジストに対して少なくとも100:1、下地の前記材料に対して少なくとも10:1のエッチング選択性を有する、方法。
  38. 請求項34に記載の方法であって、下地の前記材料は、ケイ素(Si)、ケイ素含有化合物、および炭素含有材料からなる群から選択される、方法。
  39. 請求項34に記載の方法であって、下地の前記材料は非晶質ケイ素であり、前記方法は、前記(b)において露出された非晶質ケイ素を、酸化スズの存在下で選択的にエッチングすることを更に含む、方法。
  40. 請求項34に記載の方法であって、下地の前記材料はタングステン(W)および炭素(C)を含み、前記方法は、前記(b)において露出された下地の前記材料を、酸化スズの存在下で選択的にエッチングすることを更に含む、方法。
  41. 請求項34に記載の方法であって、
    (c)露出された下地の前記材料を酸化スズの存在下で選択的にエッチングすることと、
    (d)本質的にH2からなるプロセスガス中で形成されたプラズマに前記半導体基板を暴露させることにより、前記半導体基板から前記酸化スズを除去することと、
    を更に含む方法。
  42. 半導体基板を処理する方法であって、
    (a)酸化スズの露出層を有する半導体基板を提供することと、
    (b)フォトレジスト、ケイ素(Si)、炭素、および炭素含有材料からなるグループから選択された材料の存在下で、H2および炭化水素を含むプロセスガス中で形成されたプラズマに前記半導体基板を暴露させることにより、前記酸化スズを選択的にエッチングすることと、
    を含む方法。
  43. 半導体基板を処理する方法であって、
    (a)酸化スズの露出層を有する半導体基板を提供することと、
    (b)ケイ素(Si)、炭素、炭素含有材料、金属、金属酸化物、および金属窒化物からなる群から選択される材料の存在下で、水素ベースのエッチングを使用して、前記酸化スズを選択的にエッチングすることと、
    を含む方法。
  44. 半導体基板を処理する方法であって、
    (a)酸化スズの露出層を有する半導体基板を提供することと、
    (b)ケイ素(Si)、ケイ素含有化合物、フォトレジスト、炭素(C)、炭素含有材料、金属、金属酸化物、および金属窒化物からなる群から選択される材料の存在下で、HBr、炭化水素、NH3、およびH2Oからなる群から選択される水素含有反応物を含むプロセスガス中で形成されたプラズマに前記半導体基板を暴露させて、前記エッチング中に水素化スズを形成させることにより、前記酸化スズを選択的にエッチングすることと、
    を含む方法。
  45. 半導体基板を処理する方法であって、
    (a)酸化チタンおよびタングステン含有材料からなる群から選択される材料の露出層を有する半導体基板を提供することと、
    (b)酸化チタンおよびタングステン含有材料からなる群から選択される材料の存在下で前記酸化スズを選択的にエッチングすることと、
    を含む方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
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US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10745282B2 (en) 2017-06-08 2020-08-18 Applied Materials, Inc. Diamond-like carbon film
CN109545684B (zh) * 2017-09-22 2020-11-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10734238B2 (en) 2017-11-21 2020-08-04 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for critical dimension control
US10515815B2 (en) 2017-11-21 2019-12-24 Lam Research Corporation Atomic layer deposition and etch in a single plasma chamber for fin field effect transistor formation
US10658174B2 (en) 2017-11-21 2020-05-19 Lam Research Corporation Atomic layer deposition and etch for reducing roughness
US11276572B2 (en) * 2017-12-08 2022-03-15 Tokyo Electron Limited Technique for multi-patterning substrates
US10446394B2 (en) * 2018-01-26 2019-10-15 Lam Research Corporation Spacer profile control using atomic layer deposition in a multiple patterning process
KR102604345B1 (ko) * 2018-01-30 2023-11-20 램 리써치 코포레이션 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
US11987876B2 (en) 2018-03-19 2024-05-21 Lam Research Corporation Chamfer-less via integration scheme
US20190390341A1 (en) * 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10867804B2 (en) * 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
CN115360093A (zh) 2018-09-21 2022-11-18 朗姆研究公司 蚀刻金属氧化物和保护腔室部件
US10845704B2 (en) 2018-10-30 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
WO2020102783A1 (en) * 2018-11-16 2020-05-22 Lam Research Corporation Bubble defect reduction
US11189499B2 (en) * 2019-03-28 2021-11-30 Tokyo Electron Limited Atomic layer etch (ALE) of tungsten or other metal layers
CN115565867A (zh) 2019-06-27 2023-01-03 朗姆研究公司 交替蚀刻与钝化工艺
JP2022542170A (ja) * 2019-08-01 2022-09-29 アプライド マテリアルズ インコーポレイテッド パターニングされた金属酸化物フォトレジストの線量減少
JP7427155B2 (ja) * 2019-08-23 2024-02-05 東京エレクトロン株式会社 別の金属及び誘電体に対してチューニング可能な選択性を有するチタン含有材料層の非プラズマエッチング
WO2021041366A1 (en) * 2019-08-30 2021-03-04 Mattson Technology, Inc. Spacer etching process
CN115428130A (zh) * 2020-02-03 2022-12-02 东京毅力科创株式会社 在选择性原子层蚀刻中使用超薄蚀刻停止层的方法
US11232952B2 (en) * 2020-03-05 2022-01-25 Nanya Technology Corporation Semiconductor device structure with fine patterns and method for forming the same
US20210358807A1 (en) * 2020-05-15 2021-11-18 Tokyo Electron Limited Contact Openings in Semiconductor Devices
EP3919979A1 (en) 2020-06-02 2021-12-08 Imec VZW Resistless patterning mask
US20220004105A1 (en) * 2020-07-01 2022-01-06 Applied Materials, Inc. Dry develop process of photoresist
US20220005688A1 (en) * 2020-07-02 2022-01-06 Applied Materials, Inc. Selective deposition of carbon on photoresist layer for lithography applications
US20230402282A1 (en) * 2020-11-13 2023-12-14 Enkris Semiconductor, Inc. Substrate and manufacturing method therefor
JP2023552977A (ja) * 2020-12-15 2023-12-20 アプライド マテリアルズ インコーポレイテッド 半導体パターニングアプリケーションのための酸化スズおよび炭化スズ材料
JP2022163526A (ja) * 2021-04-14 2022-10-26 東京エレクトロン株式会社 基板処理方法
US20230154752A1 (en) * 2021-11-12 2023-05-18 Tokyo Electron Limited Method For Highly Anisotropic Etching Of Titanium Oxide Spacer Using Selective Top-Deposition
TWI821875B (zh) * 2022-01-21 2023-11-11 力晶積成電子製造股份有限公司 半導體結構的製造方法

Family Cites Families (103)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4778562A (en) 1984-08-13 1988-10-18 General Motors Corporation Reactive ion etching of tin oxide films using neutral reactant gas containing hydrogen
US4544444A (en) 1984-08-15 1985-10-01 General Motors Corporation Reactive ion etching of tin oxide films using silicon tetrachloride reactant gas
JPS6151379A (ja) * 1984-08-22 1986-03-13 Fujitsu Ltd カセツトキヤリヤ
JPS62179774A (ja) 1986-02-04 1987-08-06 Fujitsu Ltd イメ−ジセンサの製造方法
US4708766A (en) 1986-11-07 1987-11-24 Texas Instruments Incorporated Hydrogen iodide etch of tin oxide
JP2644758B2 (ja) * 1987-07-22 1997-08-25 株式会社日立製作所 レジスト除去方法及び装置
JP3001891B2 (ja) * 1987-10-01 2000-01-24 グンゼ株式会社 透明導電膜のエッチング方法及びその装置
FR2640809B1 (fr) * 1988-12-19 1993-10-22 Chouan Yannick Procede de gravure d'une couche d'oxyde metallique et depot simultane d'un film de polymere, application de ce procede a la fabrication d'un transistor
US4878993A (en) 1988-12-22 1989-11-07 North American Philips Corporation Method of etching thin indium tin oxide films
JP2521815B2 (ja) * 1989-08-17 1996-08-07 沖電気工業株式会社 透明導電膜のエッチング方法
US5032221A (en) 1990-05-07 1991-07-16 Eastman Kodak Company Etching indium tin oxide
US5171401A (en) 1990-06-04 1992-12-15 Eastman Kodak Company Plasma etching indium tin oxide
US5318664A (en) 1990-06-25 1994-06-07 General Electric Company Patterning of indium-tin oxide via selective reactive ion etching
JPH05267701A (ja) * 1992-03-18 1993-10-15 Taiyo Yuden Co Ltd 酸化錫透明導電膜のパターニング方法
US5286337A (en) 1993-01-25 1994-02-15 North American Philips Corporation Reactive ion etching or indium tin oxide
KR0135165B1 (ko) * 1993-10-15 1998-04-22 윤정환 다층레지스트를 이용한 패턴형성방법
US5723366A (en) 1994-09-28 1998-03-03 Sanyo Electric Co. Ltd. Dry etching method, method of fabricating semiconductor device, and method of fabricating liquid crystal display device
US5607602A (en) 1995-06-07 1997-03-04 Applied Komatsu Technology, Inc. High-rate dry-etch of indium and tin oxides by hydrogen and halogen radicals such as derived from HCl gas
US5667631A (en) 1996-06-28 1997-09-16 Lam Research Corporation Dry etching of transparent electrodes in a low pressure plasma reactor
US6036876A (en) * 1997-06-25 2000-03-14 Applied Komatsu Technology, Inc. Dry-etching of indium and tin oxides
US20010008227A1 (en) * 1997-08-08 2001-07-19 Mitsuru Sadamoto Dry etching method of metal oxide/photoresist film laminate
GB9726511D0 (en) 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
US6368978B1 (en) * 1999-03-04 2002-04-09 Applied Materials, Inc. Hydrogen-free method of plasma etching indium tin oxide
JP4554011B2 (ja) 1999-08-10 2010-09-29 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100447263B1 (ko) 1999-12-30 2004-09-07 주식회사 하이닉스반도체 식각 폴리머를 이용한 반도체 소자의 제조방법
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
US6580475B2 (en) 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6428859B1 (en) 2000-12-06 2002-08-06 Angstron Systems, Inc. Sequential method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6416822B1 (en) 2000-12-06 2002-07-09 Angstrom Systems, Inc. Continuous method for depositing a film by modulated ion-induced atomic layer deposition (MII-ALD)
US6750394B2 (en) 2001-01-12 2004-06-15 Sharp Kabushiki Kaisha Thin-film solar cell and its manufacturing method
US6623653B2 (en) * 2001-06-12 2003-09-23 Sharp Laboratories Of America, Inc. System and method for etching adjoining layers of silicon and indium tin oxide
KR100542736B1 (ko) 2002-08-17 2006-01-11 삼성전자주식회사 원자층 증착법을 이용한 산화막의 형성방법 및 이를이용한 반도체 장치의 캐패시터 형성방법
JP4748986B2 (ja) 2002-11-01 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6953705B2 (en) * 2003-07-22 2005-10-11 E. I. Du Pont De Nemours And Company Process for removing an organic layer during fabrication of an organic electronic device
KR100574952B1 (ko) 2003-11-04 2006-05-02 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 제조방법
US7435610B2 (en) 2003-12-31 2008-10-14 Chung Yuan Christian University Fabrication of array pH sensitive EGFET and its readout circuit
JP4655939B2 (ja) 2004-02-09 2011-03-23 旭硝子株式会社 透明電極の製造方法
US7338907B2 (en) 2004-10-04 2008-03-04 Sharp Laboratories Of America, Inc. Selective etching processes of silicon nitride and indium oxide thin films for FeRAM device applications
US7355672B2 (en) 2004-10-04 2008-04-08 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7868304B2 (en) 2005-02-07 2011-01-11 Asml Netherlands B.V. Method for removal of deposition on an optical element, lithographic apparatus, device manufacturing method, and device manufactured thereby
EP1707952A1 (de) 2005-03-31 2006-10-04 Micronas GmbH Gassensitiver Feldeffekttransistor mit Luftspalt und Verfahren zu dessen Herstellung
US7561247B2 (en) 2005-08-22 2009-07-14 Asml Netherlands B.V. Method for the removal of deposition on an optical element, method for the protection of an optical element, device manufacturing method, apparatus including an optical element, and lithographic apparatus
US7393736B2 (en) 2005-08-29 2008-07-01 Micron Technology, Inc. Atomic layer deposition of Zrx Hfy Sn1-x-y O2 films as high k gate dielectrics
US7372058B2 (en) 2005-09-27 2008-05-13 Asml Netherlands B.V. Ex-situ removal of deposition on an optical element
JP4609335B2 (ja) 2006-02-02 2011-01-12 富士電機システムズ株式会社 炭化珪素半導体基板のドライエッチング方法
US20080061030A1 (en) 2006-09-13 2008-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods for patterning indium tin oxide films
US7833893B2 (en) 2007-07-10 2010-11-16 International Business Machines Corporation Method for forming conductive structures
TW200938660A (en) 2007-11-22 2009-09-16 Idemitsu Kosan Co Etching solution composition
TW200937389A (en) 2007-12-06 2009-09-01 Intevac Inc System and method for commercial fabrication of patterned media
US8247315B2 (en) 2008-03-17 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Plasma processing apparatus and method for manufacturing semiconductor device
US8435608B1 (en) 2008-06-27 2013-05-07 Novellus Systems, Inc. Methods of depositing smooth and conformal ashable hard mask films
FR2936651B1 (fr) 2008-09-30 2011-04-08 Commissariat Energie Atomique Dispositif optoelectronique organique et son procede d'encapsulation.
JP5446648B2 (ja) 2008-10-07 2014-03-19 信越化学工業株式会社 パターン形成方法
KR20100044029A (ko) 2008-10-21 2010-04-29 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20100052598A (ko) 2008-11-11 2010-05-20 삼성전자주식회사 미세 패턴의 형성방법
US8492282B2 (en) * 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
WO2010071034A1 (en) 2008-12-19 2010-06-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing transistor
US8163094B1 (en) 2009-07-23 2012-04-24 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method to improve indium bump bonding via indium oxide removal using a multi-step plasma process
US9892917B2 (en) 2010-04-15 2018-02-13 Lam Research Corporation Plasma assisted atomic layer deposition of multi-layer films for patterning applications
US9390909B2 (en) 2013-11-07 2016-07-12 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning
US8435901B2 (en) 2010-06-11 2013-05-07 Tokyo Electron Limited Method of selectively etching an insulation stack for a metal interconnect
JP2012099517A (ja) * 2010-10-29 2012-05-24 Sony Corp 半導体装置及び半導体装置の製造方法
CN103189964A (zh) 2010-11-04 2013-07-03 诺发系统公司 钽的离子诱导原子层沉积
US9111775B2 (en) 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
US9190316B2 (en) 2011-10-26 2015-11-17 Globalfoundries U.S. 2 Llc Low energy etch process for nitrogen-containing dielectric layer
TWI479663B (zh) * 2011-12-22 2015-04-01 Au Optronics Corp 陣列基板及其製作方法
DE112013001641T5 (de) 2012-03-23 2014-12-31 Sanyo Electric Co., Ltd. Solarzelle und Verfahren zum Herstellen einer Solarzelle
US10861978B2 (en) 2012-04-02 2020-12-08 Samsung Display Co., Ltd. Display device
US8987047B2 (en) 2012-04-02 2015-03-24 Samsung Display Co., Ltd. Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same
US8916477B2 (en) * 2012-07-02 2014-12-23 Novellus Systems, Inc. Polysilicon etch with high selectivity
US20150140726A1 (en) * 2012-07-10 2015-05-21 Sharp Kabushiki Kaisha Method for manufacturing semiconductor device
JP6538300B2 (ja) 2012-11-08 2019-07-03 ノベラス・システムズ・インコーポレーテッドNovellus Systems Incorporated 感受性基材上にフィルムを蒸着するための方法
TWI539626B (zh) * 2012-12-21 2016-06-21 鴻海精密工業股份有限公司 發光二極體及其製造方法
US9153486B2 (en) * 2013-04-12 2015-10-06 Lam Research Corporation CVD based metal/semiconductor OHMIC contact for high volume manufacturing applications
US9437443B2 (en) 2013-06-12 2016-09-06 Globalfoundries Inc. Low-temperature sidewall image transfer process using ALD metals, metal oxides and metal nitrides
KR20150012540A (ko) * 2013-07-25 2015-02-04 삼성디스플레이 주식회사 유기발광표시장치의 제조방법.
US9614053B2 (en) 2013-12-05 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Spacers with rectangular profile and methods of forming the same
US9171703B2 (en) 2013-12-20 2015-10-27 Seagate Technology Llc Apparatus with sidewall protection for features
US9385028B2 (en) 2014-02-03 2016-07-05 Applied Materials, Inc. Air gap process
US20150247238A1 (en) 2014-03-03 2015-09-03 Lam Research Corporation Rf cycle purging to reduce surface roughness in metal oxide and metal nitride films
US9269590B2 (en) 2014-04-07 2016-02-23 Applied Materials, Inc. Spacer formation
US9209038B2 (en) * 2014-05-02 2015-12-08 GlobalFoundries, Inc. Methods for fabricating integrated circuits using self-aligned quadruple patterning
US9285673B2 (en) * 2014-07-10 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Assist feature for a photolithographic process
US9515156B2 (en) 2014-10-17 2016-12-06 Lam Research Corporation Air gap spacer integration for improved fin device performance
TWI633596B (zh) * 2015-01-14 2018-08-21 聯華電子股份有限公司 形成溝渠的方法
US9478433B1 (en) 2015-03-30 2016-10-25 Applied Materials, Inc. Cyclic spacer etching process with improved profile control
WO2016161287A1 (en) 2015-04-02 2016-10-06 Tokyo Electron Limited Trench and hole patterning with euv resists using dual frequency capacitively coupled plasma (ccp)
JP6580705B2 (ja) 2015-04-20 2019-09-25 ボード・オブ・リージエンツ,ザ・ユニバーシテイ・オブ・テキサス・システム 大面積多層ナノ構造体の加工
US9870899B2 (en) 2015-04-24 2018-01-16 Lam Research Corporation Cobalt etch back
US10049892B2 (en) 2015-05-07 2018-08-14 Tokyo Electron Limited Method for processing photoresist materials and structures
US9523148B1 (en) 2015-08-25 2016-12-20 Asm Ip Holdings B.V. Process for deposition of titanium oxynitride for use in integrated circuit fabrication
TWI661466B (zh) 2016-04-14 2019-06-01 日商東京威力科創股份有限公司 使用具有多種材料之一層的基板圖案化方法
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9859153B1 (en) 2016-11-14 2018-01-02 Lam Research Corporation Deposition of aluminum oxide etch stop layers
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
JP2018160556A (ja) 2017-03-23 2018-10-11 三菱電機株式会社 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、液晶表示装置、および薄膜トランジスタ
US11075079B2 (en) 2017-11-21 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Directional deposition for semiconductor fabrication
KR102604345B1 (ko) 2018-01-30 2023-11-20 램 리써치 코포레이션 패터닝에서 주석 옥사이드 맨드렐들 (mandrels)
US11987876B2 (en) 2018-03-19 2024-05-21 Lam Research Corporation Chamfer-less via integration scheme
US20190390341A1 (en) 2018-06-26 2019-12-26 Lam Research Corporation Deposition tool and method for depositing metal oxide films on organic materials
US10867804B2 (en) 2018-06-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Patterning method for semiconductor device and structures resulting therefrom
US10840082B2 (en) 2018-08-09 2020-11-17 Lam Research Corporation Method to clean SnO2 film from chamber

Also Published As

Publication number Publication date
US20210265163A1 (en) 2021-08-26
TW201842573A (zh) 2018-12-01
KR102580008B1 (ko) 2023-09-18
CN110520963B (zh) 2024-04-02
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WO2018152115A1 (en) 2018-08-23
CN110520963A (zh) 2019-11-29
TWI828619B (zh) 2024-01-11
TW202137327A (zh) 2021-10-01
KR20190110142A (ko) 2019-09-27
US10546748B2 (en) 2020-01-28
KR20210069129A (ko) 2021-06-10
CN113675082A (zh) 2021-11-19
US11322351B2 (en) 2022-05-03
US20200083044A1 (en) 2020-03-12
US20220165571A1 (en) 2022-05-26
JP2020510994A (ja) 2020-04-09

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