KR20190070258A - 반도체 소자의 제조 방법 - Google Patents

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KR20190070258A
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sin
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도시아키 이이지마
마사키 도쿠나가
준 가와하라
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에이에스엠 아이피 홀딩 비.브이.
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Abstract

반도체 소자의 제조 방법은 기판 상에 SiN 막을 형성하는 단계를 포함한다. He-함유 가스를 사용하여 상기 SiN 막에 플라즈마 처리를 적용한다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}
반도체 소자의 제조 방법에 관한 예시들이 기술된다.
실리콘 나이트라이드(SiN) 막들은 항산화 특성을 가지며 기판들을 위한 보호막으로 사용된다. PEALD 법을 사용하여 형성된 SiN 막은 항산화 특성 외에 우수한 스텝 커버리지(step coverage)를 나타내므로 전극 금속들 등을 위한 산화 방지막들로서의 기능이 기대된다.
SiN 막들은 2nm 이하로 박막화하면 항산화 특성이 저하된다는 문제가 있다. 즉, 2nm 이하의 두께를 갖는 SiN 막들은 SiN 막들의 기판들의 산화를 충분히 방지할 수 없다.
여기에 설명된 일부 실시 예시들은 상술한 문제점을 해결할 수 있다. 본 명세서에 기재된 일부 실시 예시들은 산화 방지막으로서의 SiN 막의 기능을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
일부 실시 예시들에서, 반도체 소자를 제조하는 방법은 기판 상에 SiN 막을 형성하는 단계, 그리고 He-함유 가스를 사용하여 SiN 막에 플라즈마 처리를 적용하는 단계를 포함한다.
도 1은 성막 장치를 보여주는 도면이다.
도 2는 반도체 소자의 제조 방법의 예시를 보여주는 타이밍 차트이다.
도 3은 반도체 소자의 단면도이다.
도 4는 4개의 샘플에 대한 투과전자현미경 이미지들을 보여준다.
하나의 실시 예에 따른 반도체 소자의 제조 방법을 첨부 도면들을 참조하여 설명한다. 동일하거나 대응하는 구성 요소들에는 동일한 참조 부호를 붙이고, 중복된 설명은 생략될 수 있다.
도 1은 하나의 실시 예에 따른 반도체 소자의 제조 방법에 사용되는 성막 장치(10)를 도시하는 도면이다. 성막 장치(10)에는 챔버(12)가 설치되어 있다. 챔버(12)의 내부에는 서셉터(14)와, 이 서셉터(14)에 대향하도록 배치된 샤워 헤드(16)가 설치되어 있다. 서셉터(14)는 기판(18)을 지지하도록 구성되어 있다. 예를 들어, 상기 기판(18)은 Si 기판이다. 서셉터(14)는 접지되어 있다. 서셉터(14) 위의 샤워 헤드(16)에는 가스를 공급하기 위한 공간이 형성되어 있다. 챔버(12) 내의 가스는 배기관(20)으로부터 배기된다. 샤워 헤드(16)에는 고주파 전원이 접속되어 있고, 상기 샤워 헤드(16)에 고주파 전력을 인가할 수 있다. 성막 장치(10)는 서셉터(14)와 평행판으로서 샤워 헤드(16)를 포함하며, 용량성 결합 플라즈마(CCP)를 생성할 수 있다.
샤워 헤드(16)의 내부 공간을 통해 서셉터(14) 상에 기판(18) 상에 성막용 또는 처리용 가스가 공급된다. 캐리어 가스 소스(32)로부터 공급되는 캐리어 가스는 샤워 헤드(16) 내의 공간을 통해서 상기 서셉터(14) 위로 액체 탱크(30) 내의 액체(30a)의 증기와 함께 공급된다. 액체(30a)는 SiN 막을 형성하기 위한 전구체이다. 이러한 전구체는 예를 들어, SiH2I2이다.
He 가스 소스(34)는 서셉터(14) 위에 He 가스를 공급하도록 제공된다. 또한, 불활성 가스 소스(36)가 서셉터 (14) 위에 불활성 가스를 공급하기 위해 제공된다.
도 2는 반도체 소자의 제조 방법의 일 예시를 나타내는 타이밍 차트이다. 이 타이밍 차트는 SiN 막이 형성되는 기간 T1, SiN 막이 개질(reform)되는 기간 T2 및 산화막이 형성되는 기간 T3을 도시한다.
기간 T1 동안, 기판(18) 상에 SiN 막이 형성된다. SiN 막은 PE-ALD 방법을 사용하여 형성될 수 있다. 보다 구체적으로는, 먼저 전구체가 챔버(12) 내로 공급 된 다음, 퍼지가 수행되어 불필요한 물질들을 배기시킨다. 그 후, 샤워 헤드(16)에 고주파 전력(RF 전력)을 인가하여 플라즈마를 발생시키고, 기판(18) 상에 SiN 막을 형성한다. 샤워 헤드(16)에 고주파 전력을 인가하는 시간은 예를 들어, 3.3초이다. 마지막으로 불필요한 물질을 배출하기 위해 퍼지가 수행된다. 이 일련의 처리들을 복수 회 반복함으로써, SiN 막이 기판(18) 상에 형성된다. SiN 막의 두께는 예를 들면, 2㎚ 이하이다. 2nm 정도의 SiN 막을 형성하기 위해서는, 상술한 일련의 처리들이 예를 들면, 100~200 사이클 정도로 행해진다.
다음에, T2 기간에서는 He-함유 가스를 이용한 플라즈마 처리를 SiN 막에 실시한다. T2 기간에는 적어도 He 가스가 He 가스 소스(34)로부터 챔버(12) 내로 공급되고, 샤워 헤드(16)에 고주파 전력이 인가되어 플라즈마가 발생한다.
이 플라즈마 처리에서는, He만을 챔버(12)에 공급하거나, He와 Ar 또는 N2 등의 불활성 가스를 혼합한 가스를 챔버(12) 내에 공급할 수 있다. 도 2는 He와 N2가의 혼합 가스가 챔버(12) 내로 공급되는 예를 보여준다. 즉, 캐리어 가스인 N2와, 캐리어 가스와 다른 경로를 통과하는 건조 가스인 N2 및 He가 챔버(12) 내로 공급된다. 액체 탱크(30)를 통하지 않고 캐리어 가스 소스(32)로부터 챔버(12)로 흐르는 경로가 제공될 수도 있다.
따라서, 기간 T2 동안의 플라즈마 처리에서, SiN 막은 용량성 결합 플라즈마를 사용하여 처리된다. 기간 T2는, 예를 들면, 5 분 정도이다. 기간 T2 동안의 RF 전력은 기간 T1 동안 사용된 RF 전력보다 작게 만들어질 수 있다. 예를 들어, 기간 T2 동안의 RF 전력은 기간 T1 동안 사용된 RF 전력의 절반 정도이다. 플라즈마 처리 동안 챔버 내의 압력은 1000 Pa 또는 그 이상으로 설정될 수 있다.
다음으로, T3 기간에는 SiN 막 상에 산화막이 형성된다. 산화막의 형성 방법으로는 공지된 방법들을 채용할 수 있다. 기간 T3에서는, 예를 들면 SiO 막이 SiN 막 상에 형성된다.
도 3은 반도체 소자의 단면도이다. 상부 행은 Si 기판(40) 상에 T1 기간 동안 SiN 막(42)이 형성되어 있음을 나타낸다. SiN 막(42)은 극히 얇고, 예를 들면 2㎚ 이하이다. 중간 행은 He 플라즈마 처리가 T2 기간 동안 수행됨을 나타낸다. SiN 막(42)은 He 플라즈마 래디컬들 및 이온들에 의해 SiN 막(42a)으로 개질된다. SiN 막(42a)은 SiN 막(42)보다 높은 밀도를 갖는 막으로 생각된다. He 플라즈마는 SiN 막(42)으로부터 불순물들을 끌어낼 가능성이 있다고 생각된다. 그 때문에, SiN 막(42a)은 SiN 막(42)보다 산소 또는 수소 등의 불순물을 적게 포함하는 막이 될 것으로 생각된다.
도 3의 하부 행은 T3의 기간에 SiN 막(42) 상에 산화막(44)이 형성되어있는 것을 나타내고 있다. 산화막(44)의 형성에 수반하는 Si 기판(40)의 산화는 개질된 SiN 막(42a)에 의해 억제된다. 즉, SiN 막(42a)은 산화 방지막으로서 기능한다.
실제 실험 결과들을 참조하여 설명한다. 도 4는 4 개의 샘플들의 투과 전자 현미경(TEM) 이미지들을 도시한다. 4 개의 샘플들은 Si 기판 상에 SiN 막이 형성되지만 특정한 처리 조건들에서는 상이하다는 공통점이 있다.
샘플 1은 PEALD를 사용하여 형성된 2nm의 두께를 갖는 SiN 막을 도시한다. 이 TEM 이미지는 Si의 결정 구조가 샘플의 표면까지 유지된다는 것을 보여준다.
샘플 2는 PEALD를 사용하여 2nm 두께의 SiN 막을 형성한 후, 산소 분위기 하에서 800℃에서 5분간 어닐링한 샘플이다. 샘플 번호 2의 TEM 이미지에서, 기판 표면으로부터 1nm까지의 범위 내의 결정 구조의 교란(disturbance of the crystalline structure)이 관찰된다. 이러한 결정 구조의 교란은 어닐링에 사용된 산소가 기판이 산화됨에 따라 SiN 막 및 Si 기판을 통과한다는 것을 의미한다. 즉, Si 기판의 표면이 산화되어 SiO2 막이 생성된 것으로 생각된다.
샘플 3은 PEALD를 사용하여 3nm 두께의 SiN 막을 형성한 후, 산소 분위기 하에서 800℃에서 5분간 어닐링 한 후의 샘플이다. 샘플 3의 TEM 이미지로부터, Si의 결정 구조가 시료의 표면까지 유지된다는 것을 알 수 있다. 샘플 2 및 3의 결과들로부터, SiN 막의 두께가 3㎚인 경우, 어닐링 처리를 하더라도 Si 기판의 산화를 억제할 수 있지만, SiN 막을 2㎚까지 얇게 하면 SiN 기판의 산화를 더 이상 억제할 수 없다는 것을 보여준다.
샘플 번호 4는 PEALD를 사용하여 2nm 두께의 SiN 막을 형성한 후, He와 N2의 혼합 가스의 플라즈마를 사용하여 산소 분위기 하에서 800℃에서 5분간 어닐링한 샘플이다. 이 처리에서는, He와 N2의 유량비를 2:1, 압력을 3000Pa, 고주파 전력을 400W, 처리 시간을 5분으로 한다. 샘플 2와 다른 점은 He-함유 가스를 사용하여 플라즈마 처리를 행한다는 것이다.
샘플 번호 4의 TEM 이미지와 샘플 번호 2의 TEM 이미지를 비교하면, SiN 막이 2nm 두께라는 공통점이 있지만, 샘플 4는 샘플 2보다 결정 구조의 교란을 억제할 수 있다는 것을 알 수 있다. 즉, 샘플 4의 경우, 결정 구조의 교란은 기판 표면으로부터 단지 얕은 깊이로만 연장된다. 따라서, He 가스 플라즈마 처리를 SiN 막에 적용함으로써, 산화 방지막으로서의 SiN 막의 기능을 향상시킬 수 있다. 또한, 산화 방지막으로서의 SiN 막의 기능을 더욱 향상시키기 위해, 플라즈마 처리 동안He 가스의 유량을 불활성 가스의 유량보다도 크게 하여도 좋다.
단지 He 가스만을 도 2의 T2의 기간에 사용하면, 플라즈마 밀도가 지나치게 높아져서 이상 방전을 일으킬 우려가 있다. 따라서, N2 등의 불활성 가스를 공급하여 플라즈마 밀도를 저하시킴으로써 이상 방전을 억제할 수 있다. 즉, RF 오류를 방지하기 위해 불활성 가스가 공급된다. 장치 구성, 가스 유량 또는 RF 전력과 같은 다양한 요인들이 비정상 방전의 유무에 기여하기 때문에, 비정상 방전의 가능성이 없다면 기본적으로 불활성 가스를 생략할 수 있다.
불활성 가스 소스(36)를 제공하는 것은 캐리어 가스 소스(32)로부터 공급되는 가스의 유량을 조정하지 않고 기간 T2 동안 He와 불활성 가스의 유량 비율을 조정하는 것을 일부 실시 예들에서 가능하게 할 수 있다. He 플라즈마 처리는 또한 기간 T1 동안 ALD의 중간에 복수 회 적용될 수 있다. 그러나, T1 기간에 형성되는 SiN 막의 막 두께가 2㎚ 정도이면, T1의 도중에 He 플라즈마 처리를 할 필요가 낮아지는 것으로 생각된다.
몇 가지 예들에 따르면, He 플라즈마 처리를 SiN 막에 적용함으로써, 산화 방지막으로서의 SiN 막의 기능을 향상시킬 수 있다.

Claims (8)

  1. 기판 상에 SiN 막을 형성하는 단계; 및
    He-함유 가스를 사용하여 상기 SiN 막에 플라즈마 처리를 적용하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 플라즈마 처리를 한 이후에 상기 SiN 막 상에 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1 또는 2에 있어서,
    He과 Ar 또는 N2와 같은 불활성 가스의 혼합 가스가 상기 플라즈마 처리를 위해 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 3에 있어서,
    상기 플라즈마 처리에서 He의 유량이 상기 불활성 가스의 유량보다 크게 되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1 또는 2에 있어서,
    상기 SiN 막의 두께는 2nm 이하인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1 또는 2에 있어서,
    상기 플라즈마 처리 동안에 챔버 내의 압력이 1000Pa 이상인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 1 또는 2에 있어서,
    용량성 결합 플라즈마(capacitive coupling plasma)가 상기 플라즈마 처리에서 사용되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 1 또는 2에 있어서,
    상기 기판은 Si 기판인 것을 특징으로 하는 반도체 소자의 제조 방법.
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