KR20180124040A - 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치 - Google Patents

반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치 Download PDF

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Abstract

산화물 반도체를 포함하는 트랜지스터에서, 전기 특성의 변동을 억제하고 신뢰성을 향상시킨다. 반도체 장치는 트랜지스터를 포함한다. 트랜지스터는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 산화물 반도체막 및 제 2 게이트 전극 위의 제 3 절연막을 포함한다. 산화물 반도체막은 제 2 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접하는 소스 영역, 및 제 3 절연막과 접하는 드레인 영역을 포함한다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 전기적으로 접속된다. 트랜지스터의 포화 영역에서의 전계 효과 이동도를 측정하는 경우의 전계 효과 이동도의 최소값과 최대값의 차이가 15㎠/Vs 이하이다.

Description

반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치
본 발명의 일 형태는 산화물 반도체막을 포함하는 반도체 장치, 및 상기 반도체 장치를 포함하는 표시 장치에 관한 것이다.
또한 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그들의 구동 방법, 및 그들의 제작 방법에 관한 것이다.
본 명세서 등에서 반도체 장치는 일반적으로, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 의미한다. 트랜지스터 등의 반도체 소자, 반도체 회로, 연산 장치, 및 기억 장치는 각각 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지 및 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 각각 반도체 장치를 포함할 수 있다.
절연 표면을 가지는 기판 위에 형성된 반도체 박막을 사용한 트랜지스터(FET(field-effect transistor) 또는 TFT(thin film transistor)라고도 함)를 형성하는 기술이 주목을 받고 있다. 이러한 트랜지스터는, 집적 회로(IC) 또는 화상 표시 장치(표시 장치) 등의 넓은 범위의 전자 디바이스에 사용된다. 실리콘으로 대표되는 반도체 재료는 트랜지스터에 사용될 수 있는 반도체 박막을 위한 재료로서 널리 알려져 있다. 다른 재료로서, 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체막을 사용한 자기정렬 톱 게이트 트랜지스터의 형성 기술이 개시되어 있다(특허문헌 1 참조).
또한 복수의 산화물 반도체층을 적층하고, 상기 복수의 산화물 반도체층에서 채널로서 기능하는 산화물 반도체층이 인듐 및 갈륨을 포함하고, 인듐의 비율이 갈륨의 비율보다 높은 구조에 의하여 높은 전계 효과 이동도(단순히 이동도 또는 μFE라고 하는 경우가 있음)를 달성한 반도체 장치(특허문헌 2 참조).
일본 공개특허공보 2009-278115호 일본 공개특허공보 2014-007399호
산화물 반도체막을 포함하는 트랜지스터의 구조로서, 보텀 게이트 구조 및 톱 게이트 구조 등이 있다. 산화물 반도체막을 포함하는 트랜지스터를 표시 장치에 사용하는 경우, 보텀 게이트 트랜지스터는 제작 공정이 비교적이 간이하고 제작 비용이 낮기 때문에 톱 게이트 트랜지스터보다 흔히 사용된다.
그러나, 보텀 게이트 트랜지스터는 다음의 문제점을 가진다; 표시 장치의 스크린 사이즈가 증가되거나 또는 표시 장치의 화상의 해상도가 높아질수록(그 대표적인 예는 4K×2K 화소(수평 방향으로 3840 화소, 그리고 수직 방향으로 2160 화소) 또는 8K×4K 화소(수평 방향으로 7680 화소, 그리고 수직 방향으로 4320 화소)의 고해상도 표시 장치), 트랜지스터의 게이트 전극과 소스 및 드레인 전극들 사이의 기생 용량으로 인한 신호 지연 등이 심해져, 표시 장치의 화질이 열화된다. 따라서, 산화물 반도체막을 포함하는 톱 게이트 트랜지스터에 관하여, 반도체 특성이 안정적이고 신뢰성이 높은 구조의 개발이 요망되고 있다.
상술한 문제의 관점에서, 본 발명의 일 형태의 한 과제는 전기 특성의 변동을 억제하고, 산화물 반도체를 포함하는 트랜지스터의 신뢰성을 향상시키는 것이다. 본 발명의 일 형태의 다른 과제는 산화물 반도체를 포함하는 톱 게이트 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 산화물 반도체를 포함하며 온 상태 전류가 높은 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 산화물 반도체를 포함하며 오프 상태 전류가 낮은 트랜지스터를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 소비전력이 낮은 반도체 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 신규 반도체 장치를 제공하는 것이다.
또한 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 본 발명의 일 형태에서, 이들 과제 모두를 달성할 필요는 없다. 상기 과제 이외의 과제가 명세서 등의 기재로부터 명백해질 것이며 추출될 수 있다.
본 발명의 일 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 산화물 반도체막 및 제 2 게이트 전극 위의 제 3 절연막을 포함한다. 산화물 반도체막은 제 2 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접하는 소스 영역, 및 제 3 절연막과 접하는 드레인 영역을 포함한다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 전기적으로 접속된다. 트랜지스터의 포화 영역에서의 전계 효과 이동도를 측정할 때, 전계 효과 이동도의 최소값과 최대값의 차이가 15㎠/Vs 이하이다.
상술한 형태에서, 전계 효과 이동도는 제 1 게이트 전극 및 제 2 게이트 전극에 인가되는 전압을 3V 내지 10V의 범위 내로 하고 드레인 영역에 인가되는 전압을 10V 내지 20V의 범위 내로 할 때 측정되는 것이 바람직하다.
상술한 형태에서, 산화물 반도체막은 In, M(M은 Al, Ga, Y, 또는 Sn), 및 Zn을 포함하는 것이 바람직하다.
상술한 형태에서, In 대 M 대 Zn의 원자수비가 In:M:Zn=4:2:3 근방이고, In의 비율이 4인 경우에 M의 비율이 1.5 이상 2.5 이하이고 Zn의 비율이 2 이상 4 이하인 것이 바람직하다.
본 발명의 다른 형태는 표시 소자 및 상술한 형태들 중 어느 하나의 반도체 장치를 포함하는 표시 장치이다. 본 발명의 다른 형태는 상기 표시 장치 및 터치 센서를 포함하는 표시 모듈이다. 본 발명의 다른 형태는 상술한 형태들 중 어느 하나의 반도체 장치, 상기 표시 장치, 또는 상기 표시 모듈과, 조작 키 또는 배터리를 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면, 산화물 반도체를 포함하는 트랜지스터에 있어서, 전기 특성의 변동을 억제할 수 있고 신뢰성을 향상시킬 수 있다. 본 발명의 일 형태에 따르면, 산화물 반도체를 포함하는 톱 게이트 트랜지스터를 제공할 수 있다. 본 발명의 일 형태에 따르면, 산화물 반도체를 포함하고 온 상태 전류가 높은 트랜지스터를 제공할 수 있다. 본 발명의 일 형태에 따르면, 산화물 반도체를 포함하고 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 본 발명의 일 형태에 따르면, 소비전력이 낮은 반도체 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 신규 반도체 장치를 제공할 수 있다.
또한 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 상술한 효과 모두를 반드시 달성할 필요는 없다. 다른 효과가 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이며 추출될 수 있다.
첨부 도면에 있어서,
도 1의 (A) 내지 (C)는 각각 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 2의 (A) 및 (B)는 트랜지스터의 I d-V g 특성 및 I d-V d 특성을 나타낸 도면.
도 3은 GCA에 기초하여 산출된 I d-V g 특성, 그리고 선형 및 포화 이동도 곡선을 나타낸 도면.
도 4의 (A) 내지 (C)는 트랜지스터의 상면도 및 단면도.
도 5는 트랜지스터의 실효 채널 길이의 개념을 도시한 모식도.
도 6의 (A) 내지 (C)는 도너 밀도를 각각 도시한 모식도.
도 7은 I d-V g 특성을 나타낸 도면.
도 8은 I d-V g 특성을 나타낸 도면.
도 9는 계면 준위 밀도의 계산 결과를 나타낸 도면.
도 10의 (A) 및 (B)는 I d-V g 특성을 나타낸 도면.
도 11은 이동도 곡선의 형상을 나타낸 도면.
도 12는 이동도 곡선의 계산 결과를 나타낸 도면.
도 13은 sDOS의 결과를 나타낸 도면.
도 14의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 15의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 16의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 17의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 18의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 19의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 20의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 21의 (A) 및 (B)는 반도체 장치를 도시한 단면도.
도 22의 (A) 내지 (C)는 각각 트랜지스터의 밴드 구조를 도시한 도면.
도 23의 (A) 내지 (C)는 산화물 반도체의 원자수비의 범위를 나타낸 도면.
도 24는 InMZnO4의 결정을 도시한 도면.
도 25는 채널 영역에 산화물 반도체를 포함하는 트랜지스터의 에너지 밴드도.
도 26의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM 이미지 및 단면 HR-TEM 이미지.
도 27의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM 이미지 및 단면 HR-TEM 이미지.
도 28의 (A) 내지 (C)는 산화물 반도체막의 단면 TEM 이미지 및 단면 HR-TEM 이미지.
도 29의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자 회절 패턴을 나타낸 도면.
도 30의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자 회절 패턴을 나타낸 도면.
도 31의 (A) 내지 (C)는 산화물 반도체막의 XRD 측정 결과 및 전자 회절 패턴을 나타낸 도면.
도 32의 (A) 및 (B)는 전자 회절 패턴을 나타낸 도면.
도 33은 전자 회절 패턴의 라인 프로파일을 나타낸 도면.
도 34는 전자 회절 패턴의 라인 프로파일, 라인 프로파일의 상대 휘도 R, 및 라인 프로파일의 반치전폭을 도시한 개념도를 나타낸 도면.
도 35의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 전자 회절 패턴 및 라인 프로파일을 나타낸 도면.
도 36은 산화물 반도체막의 전자 회절 패턴으로부터 추정된 상대 휘도를 나타낸 도면.
도 37의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 산화물 반도체막의 단면 TEM 이미지, 및 그 이미지의 해석을 통하여 얻어진 단면 TEM 이미지를 나타낸 도면.
도 38의 (A) 내지 (C)는 산화물 반도체막의 SIMS 측정 결과를 나타낸 도면.
도 39는 표시 장치의 일 형태를 도시한 상면도.
도 40은 표시 장치의 일 형태를 도시한 단면도.
도 41은 표시 장치의 일 형태를 도시한 단면도.
도 42는 표시 장치의 일 형태를 도시한 단면도.
도 43의 (A) 내지 (D)는 EL층의 형성 방법을 도시한 단면도.
도 44는 액적 토출 장치를 도시한 개념도.
도 45는 표시 장치의 일 형태를 도시한 단면도.
도 46은 표시 장치의 일 형태를 도시한 단면도.
도 47의 (A) 내지 (C)는 반도체 장치의 단면을 도시한 도면.
도 48은 반도체 장치의 단면을 도시한 도면.
도 49의 (A) 내지 (C)는 표시 장치를 도시한 블록도 및 회로도.
도 50의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 51의 (A) 내지 (C)는 본 발명의 일 형태를 도시한 그래프 및 회로도.
도 52의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 53의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 54의 (A) 내지 (E)는 본 발명의 일 형태를 도시한 블록도, 회로도, 및 파형도.
도 55의 (A) 및 (B)는 본 발명의 일 형태를 도시한 회로도 및 타이밍 차트.
도 56의 (A) 및 (B)는 본 발명의 일 형태를 각각 도시한 회로도.
도 57의 (A) 내지 (C)는 본 발명의 일 형태를 각각 도시한 회로도.
도 58은 표시 모듈을 도시한 도면.
도 59의 (A) 내지 (E)는 전자 기기를 도시한 도면.
도 60의 (A) 내지 (G)는 전자 기기를 도시한 도면.
도 61의 (A) 및 (B)는 표시 장치를 도시한 사시도.
도 62는 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 63은 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 64는 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 65는 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 66은 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 67은 실시예의 트랜지스터의 I d-V g 특성을 나타낸 도면.
도 68은 실시예의 트랜지스터의 문턱 전압을 나타낸 도면.
이하에서 실시형태에 대하여 도면을 참조하여 설명한다. 또한 실시형태는 다른 많은 형태로 실시할 수 있다. 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 통상의 기술자에 의하여 쉽게 이해될 것이다. 따라서, 본 발명은 아래의 실시형태의 설명에 한정되어 해석되지 말아야 한다.
도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 본 발명의 형태들은 이러한 스케일에 한정되지는 않는다. 또한 도면은 이상적인 예를 나타낸 모식도이고, 본 발명의 형태들은 도면에 나타낸 형상 또는 값에 한정되지 않는다.
본 명세서에서 "제 1", "제 2", 및 "제 3" 등의 서수는 구성 요소 간의 혼동을 피하기 위하여 사용하는 것이며, 이들 용어는 구성 요소들을 수적으로 한정하는 것은 아니다.
본 명세서에서, "위" 및 "아래" 등, 배치를 설명하는 용어는, 도면을 참조하여 구성 요소들 사이의 위치 관계를 설명하기 위하여 편의상 사용된다. 구성 요소들 사이의 위치 관계는 각 구성 요소를 설명하는 방향에 따라 적절히 변화된다. 따라서 본 명세서에서 사용되는 용어에 한정은 없고, 상황에 따라 적절히 설명할 수 있다.
본 명세서 등에서, 트랜지스터는 게이트, 드레인, 및 소스의 적어도 3개의 단자를 가지는 소자이다. 트랜지스터는 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 포함하고, 전류는 채널 영역을 통하여 소스와 드레인 사이를 흐를 수 있다. 또한 본 명세서 등에 있어서, 채널 영역이란, 전류가 주로 흐르는 영역을 말한다.
"소스" 및 "드레인"의 기능은 예를 들어, 반대 극성의 트랜지스터를 사용하거나, 또는 회로 동작에서 전류가 흐르는 방향이 변화될 때 서로 바뀌는 경우가 있다. 따라서, 본 명세서 등에서는 "소스" 및 "드레인"이라는 용어는 서로 교체될 수 있다.
본 명세서 등에서, "전기적으로 접속"이라는 용어는 구성 요소들이 어떠한 전기적 작용을 가지는 물체를 통하여 접속되는 경우를 포함한다. "어떠한 전기적 작용을 가지는 물체"에는, 그 물체를 통하여 접속된 구성 요소들 사이에서 전기 신호가 송수신될 수 있기만 하면, 특별한 한정은 없다. "어떠한 전기적 작용을 가지는 물체"의 예에는 전극 및 배선에 더하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 및 다양한 기능을 가지는 소자가 포함된다.
본 명세서 등에서 "평행"이라는 용어는 두 직선이 이루는 각도가 -10° 이상 10° 이하임을 가리키기 때문에, 그 각도가 -5° 이상 5° 이하인 경우도 포함한다. 또한 "수직"이라는 용어는 두 직선이 이루는 각도가 80° 이상 100° 이하임을 가리키기 때문에, 그 각도가 85° 이상 95° 이하인 경우도 포함한다.
본 명세서 등에서 "막" 및 "층"이라는 용어는 서로 교체될 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또한 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
별도로 명시되지 않으면, 본 명세서 등에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 별도로 명시되지 않으면, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 사이의 전압(V gs: 게이트-소스 전압)이 문턱 전압 V th보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 V gs가 문턱 전압 V th보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 V gs가 문턱 전압 V th보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 V gs에 의존하는 경우가 있다. 따라서, "트랜지스터의 오프 상태 전류가 I 이하"란, 트랜지스터의 오프 상태 전류가 I 이하가 되는 V gs가 있다는 것을 의미하는 경우가 있다. 트랜지스터의 오프 상태 전류란, 예를 들어 소정의 V gs, 소정의 범위 내의 V gs, 또는 충분히 낮은 오프 상태 전류가 얻어지는 Vgs에서의 오프 상태 전류를 말하는 경우가 있다.
예로서, 문턱 전압 V th가 0.5V이고, 드레인 전류가 V gs 0.5V에서 1×10-9A, V gs 0.1V에서 1×10-13A, V gs -0.5V에서 1×10-19A, 그리고 V gs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs -0.5V에서 또는 V gs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 V gs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서 등에서는, 채널 폭 W의 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어, 1㎛)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류는 길이당 전류(예를 들어, A/㎛)로 나타내는 경우가 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 온도 범위)에서의 오프 상태 전류인 경우가 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 온도 범위)에서의 트랜지스터의 오프 상태 전류가 소정의 V gs에서 I 이하인 것을 가리키는 경우가 있다.
트랜지스터의 오프 상태 전류는 드레인과 소스 간의 전압 V ds에 의존하는 경우가 있다. 별도로 명시되지 않으면, 본 명세서에서의 오프 상태 전류는, V ds 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V에서의 오프 상태 전류인 경우가 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 반도체 장치 등에서 사용되는 V ds에서의 오프 상태 전류인 경우가 있다. 트랜지스터의 오프 상태 전류가 I 이하인 상태는, 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V의 V ds, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 V ds, 또는 상기 반도체 장치 등에서 사용되는 V ds에서의 트랜지스터의 오프 상태 전류가, 소정의 V gs에서 I 이하인 것을 가리키는 경우가 있다.
오프 상태 전류에 대한 상기 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, "누설 전류"라는 용어는 오프 상태 전류와 같은 뜻을 표현하는 경우가 있다. 본 명세서 등에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
본 명세서 등에서, 트랜지스터의 문턱 전압은 트랜지스터에 채널이 형성될 때의 게이트 전압(V g)을 말한다. 구체적으로는, 가로축이 게이트 전압(V g)을 나타내고 세로축이 드레인 전류(I d)의 제곱근을 나타내는 그래프에서, 트랜지스터의 문턱 전압은 드레인 전류(I d)의 제곱근이 0(I d=0A)일 때와, 플롯된 곡선(V g-√I d 특성)에 대한 최대 기울기와의 접선인 외삽된 직선의 교점에서의 게이트 전압(V g)을 말하는 경우가 있다. 또는, 트랜지스터의 문턱 전압은, L이 채널 길이고 W이 채널 폭인 경우 I d[A]×L[㎛]/W[㎛]의 값이 1×10-9[A]일 때의 게이트 전압(V g)을 말하는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 낮을 때는 "절연체"의 특성을 포함하는 경우가 있다. 또한 "반도체"와 "절연체"의 경계는 명백하지 않기 때문에, "반도체"와 "절연체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "절연체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "절연체"를 "반도체"라고 부를 수 있는 경우가 있다. 또는, 본 명세서 등에서 "절연체"를 "반절연체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서 "반도체"는 예를 들어 도전성이 충분히 높을 때는 "도전체"의 특성을 포함하는 경우가 있다. 또한 "반도체"와 "도전체"의 경계는 명백하지 않기 때문에, "반도체"와 "도전체"는 서로 엄격히 구별할 수 없는 경우가 있다. 따라서, 본 명세서 등에서 "반도체"를 "도전체"라고 부를 수 있는 경우가 있다. 마찬가지로, 본 명세서 등에서 "도전체"를 "반도체"라고 부를 수 있는 경우가 있다.
본 명세서 등에서, 반도체 내의 불순물은 반도체의 주성분이 아닌 원소를 말한다. 예를 들어, 농도 0.1atomic% 미만의 원소는 불순물이다. 반도체가 불순물을 포함하면, 예를 들어 반도체 내에 DOS(density of states)가 형성되거나, 캐리어 이동도가 저하되거나, 또는 결정성이 저하되는 경우가 있다. 반도체가 산화물 반도체를 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 1족 원소, 2족 원소, 14족 원소, 15족 원소, 및 주성분 이외의 전이 금속(transition metal)이 포함되고, 구체적인 예는 수소(물에도 포함됨), 리튬, 소듐, 실리콘, 붕소, 인, 탄소, 및 질소이다. 산화물 반도체에서, 수소 등의 불순물이 들어감으로써 산소 결손이 형성될 수 있다. 또한 반도체가 실리콘을 포함하는 경우, 반도체의 특성을 변화시키는 불순물의 예에는 산소, 수소 이외의 1족 원소, 2족 원소, 13족 원소, 및 15족 원소가 포함된다.
본 명세서 등에서 금속 산화물이란 넓은 의미에서 금속의 산화물을 의미한다. 금속 산화물은 산화물 절연체, 산화물 도전체(투명 산화물 도전체를 포함함), 및 산화물 반도체(단순히 OS라고도 함) 등으로 분류된다. 예를 들어, 트랜지스터의 활성층에 사용되는 금속 산화물을 산화물 반도체라고 부르는 경우가 있다. 바꿔 말하면, OS FET는 금속 산화물 또는 산화물 반도체를 포함하는 트랜지스터이다.
본 명세서 등에서는, 질소를 포함하는 금속 산화물을 금속 산화물이라고 부르는 경우도 있다. 또한 질소를 포함하는 금속 산화물을 금속 산화질화물이라고 불러도 좋다.
본 명세서 등에서, "CAAC(c-axis aligned crystal)" 또는 "CAC(cloud-aligned composite)"라고 말하는 경우가 있다. CAAC는 결정 구조의 예를 말하고, CAC는 기능 또는 재료 구성의 예를 말한다.
산화물 반도체 또는 금속 산화물의 결정 구조의 예에 대하여 설명한다. 또한 In-Ga-Zn 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)을 사용한 스퍼터링법에 의하여 퇴적된 산화물 반도체를 예로 들어 아래에서 설명한다. 기판 온도 100℃ 이상 130℃ 이하에서 상술한 타깃을 사용한 스퍼터링법에 의하여 형성되는 산화물 반도체를 sIGZO라고 하고, 기판 온도가 실온(R.T.)으로 설정된 상태에서 상술한 타깃을 사용한 스퍼터링법에 의하여 형성되는 산화물 반도체를 tIGZO라고 한다. 예를 들어, sIGZO는 나노크리스털(nc) 및 CAAC의 결정 구조 중 한쪽 또는 양쪽을 가진다. 또한 tIGZO는 nc의 결정 구조를 가진다. 또한 여기서 실온(R.T.)은 기판이 의도적으로 가열되지 않을 때의 온도를 말하기도 한다.
본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전체의 기능을 가지고, 재료의 다른 일부에서는 유전체(또는 절연체)의 기능을 가지고, 전체로서 CAC-OS 또는 CAC-metal oxide는 반도체의 기능을 가진다. CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전체는 캐리어로서 기능하는 전자(또는 정공)가 흐르게 하는 기능을 가지고, 유전체는 캐리어로서 기능하는 전자가 흐르지 않게 하는 기능을 가진다. 도전체로서의 기능 및 유전체로서의 기능의 상보적인 작용에 의하여, CAC-OS 또는 CAC-metal oxide는 전환 기능(온/오프 기능)을 가질 수 있다. CAC-OS 또는 CAC-metal oxide에서는, 기능을 분리함으로써 각 기능을 최대화시킬 수 있다.
본 명세서 등에서, CAC-OS 또는 CAC-metal oxide는 도전체 영역 및 유전체 영역을 포함한다. 도전체 영역은 상술한 도전체의 기능을 가지고, 유전체 영역은 상술한 유전체의 기능을 가진다. 재료 내에서 도전체 영역 및 유전체 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 도전체 영역 및 유전체 영역은 재료 내에서 고르지 않게 분포되어 있는 경우가 있다. 관찰 시, 도전체 영역은 그 경계가 흐릿해져 클라우드상(cloud-like)으로 연결되어 있는 경우가 있다.
바꿔 말하면, CAC-OS 또는 CAC-metal oxide를 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수 있다.
또한 CAC-OS 또는 CAC-metal oxide에서, 도전체 영역 및 유전체 영역 각각은 0.5㎚ 이상 10㎚ 이하, 바람직하게는 0.5㎚ 이상 3㎚ 이하의 크기를 가지고, 재료 내에서 분산되어 있는 경우가 있다.
(실시형태 1)
본 실시형태에서, 본 발명의 일 형태의 반도체 장치에 대하여 도 1의 (A) 내지 (C), 도 2의 (A) 및 (B), 도 3, 도 4의 (A) 내지 (C), 도 5, 도 6의 (A) 내지 (C), 도 7, 도 8, 도 9, 도 10의 (A) 및 (B), 도 11, 도 12, 도 13, 도 14의 (A) 및 (B), 도 15의 (A) 및 (B), 도 16의 (A) 및 (B), 도 17의 (A) 및 (B), 도 18의 (A) 및 (B), 도 19의 (A) 및 (B), 도 20의 (A) 및 (B), 도 21의 (A) 및 (B), 그리고 도 22의 (A) 내지 (C)를 참조하여 설명한다.
본 발명의 일 형태는 트랜지스터를 포함하는 반도체 장치이다. 트랜지스터는 제 1 게이트 전극, 제 1 게이트 전극 위의 제 1 절연막, 제 1 절연막 위의 산화물 반도체막, 산화물 반도체막 위의 제 2 절연막, 제 2 절연막 위의 제 2 게이트 전극, 및 산화물 반도체막 및 제 2 게이트 전극 위의 제 3 절연막을 포함한다. 산화물 반도체막은 제 2 게이트 전극과 중첩되는 채널 영역, 제 3 절연막과 접하는 소스 영역, 및 제 3 절연막과 접하는 드레인 영역을 포함한다. 제 1 게이트 전극 및 제 2 게이트 전극은 서로 전기적으로 접속된다.
상술한 트랜지스터의 포화 영역에서, 전계 효과 이동도의 최소값과 최대값의 차이는 15㎠/Vs 이하이다.
바꿔 말하면, 본 발명의 일 형태의 반도체 장치는, 채널 영역에 산화물 반도체막이 포함되고, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 변동이 매우 작은 트랜지스터이다. 예를 들어, 이러한 반도체 장치를 유기 EL 디스플레이의 화소의 트랜지스터로서 사용하면, 높은 신뢰성을 얻을 수 있다.
<1-1. 트랜지스터의 특성>
먼저, 트랜지스터의 일반적인 특성에 대하여 도 2의 (A) 및 (B) 그리고 도 3을 참조하여 설명한다.
[트랜지스터의 I d-V g 특성]
먼저, 트랜지스터의 드레인 전류-게이트 전압 특성(I d-V g 특성)에 대하여 설명한다. 도 2의 (A)는 트랜지스터의 I d-V g 특성의 예를 도시한 것이다. 도 2의 (A)는 이해를 쉽게 하기 위하여, 트랜지스터의 활성층에 다결정 실리콘을 사용한 경우를 나타낸 것이다. 도 2의 (A)에서 세로축 및 가로축은 각각 I d 및 V g를 나타낸다.
도 2의 (A)에 도시된 바와 같이, I d-V g 특성은 크게 3개의 영역으로 나누어진다. 제 1 영역, 제 2 영역, 및 제 3 영역을 각각 오프 영역(OFF 영역), 서브스레숄드 영역, 및 온 영역(ON 영역)이라고 한다. 서브스레숄드 영역과 온 영역 사이의 경계에서의 게이트 전압을 문턱 전압(V th)이라고 한다.
트랜지스터의 양호한 특성을 얻기 위해서는, 오프 영역의 드레인 전류(오프 상태 전류 또는 I off)가 낮고, 온 영역의 드레인 전류(온 상태 전류 또는 I on)가 높은 것이 바람직하다. 트랜지스터의 온 상태 전류의 지표로서는 전계 효과 이동도가 자주 사용된다. 전계 효과 이동도의 상세에 대해서는 후술한다.
트랜지스터를 낮은 전압에서 구동시키기 위해서는, 서브스레숄드 영역에서의 I d-V g 특성의 기울기가 가파른 것이 바람직하다. 서브스레숄드 영역에서의 I d-V g 특성의 변화의 정도의 지표를 서브스레숄드 스윙(SS) 또는 S값이라고 한다. S값은 다음 식(1)으로 나타내어진다.
[식 1]
Figure pct00001
(1)
S값은 서브스레숄드 영역에서 드레인 전류가 한 자릿수 변화하는 데 필요한 게이트 전압의 변화량의 최소값이다. S값이 작아질수록, 온 상태와 오프 상태 간의 스위칭 동작을 빨리 수행할 수 있다.
[트랜지스터의 I d-V d 특성]
다음으로, 트랜지스터의 드레인 전류-드레인 전압 특성(I d-V d 특성)에 대하여 설명한다. 도 2의 (B)는 트랜지스터의 I d-V d 특성의 예를 도시한 것이다. 도 2의 (B)에서 세로축 및 가로축은 각각 I d 및 V d를 나타낸다.
도 2의 (B)에 도시된 바와 같이, 온 영역은 2개의 영역으로 더 나누어진다. 제 1 영역 및 제 2 영역을 각각 선형 영역 및 포화 영역이라고 한다. 선형 영역에서는, 드레인 전류가 드레인 전압의 증가에 따라 포물선상으로 증가한다. 한편, 포화 영역에서는, 드레인 전압이 변화되는 경우에도 드레인 전류는 크게 변화되지 않는다. 진공관에 따라, 선형 영역 및 포화 영역을 3극관 영역 및 5극관 영역이라고 하는 경우가 있다.
선형 영역은 V g가 V d보다 높은 상태(V d<V g)를 가리키는 경우가 있다. 포화 영역은 V d가 V g보다 높은 상태(V g<V d)를 가리키는 경우가 있다. 그러나, 실제로는 트랜지스터의 문턱 전압을 고려할 필요가 있다. 따라서, 게이트 전압으로부터 트랜지스터의 문턱 전압을 뺌으로써 얻은 값이 드레인 전압보다 높은 상태(V d<V g-V th)를 선형 영역이라고 하는 경우가 있다. 마찬가지로, 게이트 전압으로부터 트랜지스터의 문턱 전압을 뺌으로써 얻은 값이 드레인 전압보다 낮은 상태(V g-V th<V d)를 포화 영역이라고 하는 경우가 있다.
포화 영역의 전류가 일정한 트랜지스터의 I d-V d 특성을 "바람직한 포화성"으로 표현하는 경우가 있다. 트랜지스터의 바람직한 포화성은, 트랜지스터가 유기 EL 디스플레이에 사용되는 경우에 특히 중요하다. 예를 들어, 유기 EL 디스플레이의 화소의 트랜지스터로서 바람직한 포화성의 트랜지스터를 사용함으로써, 드레인 전압이 변화되는 경우에도 화소 휘도의 변화를 억제할 수 있다.
[드레인 전류의 해석 모델]
다음으로, 드레인 전류의 해석 모델에 대하여 설명한다. 드레인 전류의 해석 모델로서, GCA(gradual channel approximation)에 기초한 드레인 전류의 해석식이 알려져 있다. GCA에 기초하여, 트랜지스터의 드레인 전류는 다음 식(2)으로 나타내어진다.
[식 2]
Figure pct00002
(2)
식(2)에서, 위쪽 식이 신형 영역에서의 드레인 전류를 위한 식이고 아래쪽 식이 포화 영역에서의 드레인 전류를 위한 식이다.
[전계 효과 이동도]
다음으로, 전계 효과 이동도에 대하여 설명한다. 트랜지스터의 전류 구동 능력의 지표로서 전계 효과 이동도가 사용된다. 상술한 바와 같이, 트랜지스터의 온 영역은 선형 영역 및 포화 영역으로 나누어진다. 이들 영역의 특성으로부터, GCA에 기초한 드레인 전류의 해석식에 기초하여 트랜지스터의 전계 효과 이동도를 산출할 수 있다. 선형 영역에서의 전계 효과 이동도 및 포화 영역에서의 전계 효과 이동도는, 이들을 구별할 필요가 있는 경우에는, 각각 선형 이동도 및 포화 이동도라고 한다. 선형 이동도는 다음 식(3)으로 나타내어지고 포화 이동도는 다음 식(4)으로 나타내어진다.
[식 3]
Figure pct00003
(3)
[식 4]
Figure pct00004
(4)
본 명세서 등에서, 식(3) 및 식(4)으로부터 산출되는 곡선을 이동도 곡선이라고 한다. 도 3은 GCA에 기초한 드레인 전류의 해석식으로부터 산출되는 이동도 곡선을 나타낸 것이다. 도 3에서, 트랜지스터의 I d-V g 특성과, 선형 이동도 및 포화 이동도의 이동도 곡선은 서로 중첩된다.
도 3에서, I d-V g 특성은 GCA에 기초한 드레인 전류의 해석식으로부터 산출된다. 이동도 곡선의 형상은 트랜지스터 내의 상태를 이해하기 위한 단서가 될 수 있다.
예를 들어, 도 3의 포화 이동도의 곡선의 형상에 주목한다. 게이트 전압이 증가하면, 전계에 의하여 트랜지스터의 캐리어(전자 또는 정공)가 가속되어 에너지를 얻는다. 따라서, 캐리어는 전계에 의하여 일정한 에너지를 얻고, 포화 이동도는 증가한다. 그러나, 캐리어는 제한 없이 가속되지 않고, 열진동한 격자간 원자, 또는 이온화된 불순물 원자 등과 충돌하여 에너지를 손실하고, 결과적으로 포화 이동도는 서서히 저하된다.
<1-2. 특성 평가를 위한 트랜지스터의 제작>
다음으로, 본 발명의 일 형태의 트랜지스터의 구조에 대하여 설명하고, 제작된 트랜지스터의 전기 특성의 평가 결과를 나타낸다.
[트랜지스터의 구조예 1]
도 4의 (A)는 트랜지스터(100A)의 상면도이다. 도 4의 (B)는 도 4의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 4의 (C)는 도 4의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다. 명료화를 위하여, 도 4의 (A)에는 절연막(110) 등 일부 구성 요소를 도시하지 않았다. 도 4의 (A)와 같이, 아래에서 설명하는 트랜지스터의 상면도에는, 일부 구성 요소를 도시하지 않은 경우가 있다. 또한 일점쇄선 X1-X2 방향을 채널 길이(L) 방향이라고 하고, 일점쇄선 Y1-Y2 방향을 채널 폭(W) 방향이라고 하는 경우가 있다.
도 4의 (A) 내지 (C)에 도시된 트랜지스터(100A)는 기판(102) 위의 도전막(106), 도전막(106) 위의 절연막(104), 절연막(104) 위의 산화물 반도체막(108), 산화물 반도체막(108) 위의 절연막(110), 절연막(110) 위의 도전막(112), 및 절연막(104), 산화물 반도체막(108), 및 도전막(112) 위의 절연막(116)을 포함한다. 산화물 반도체막(108)은 도전막(112)과 중첩되는 채널 영역(108i), 절연막(116)과 접하는 소스 영역(108s), 및 절연막(116)과 접하는 드레인 영역(108d)을 포함한다.
절연막(116)은 질소 또는 수소를 포함한다. 절연막(116)이 소스 영역(108s) 및 드레인 영역(108d)과 접하여, 절연막(116)에 포함되는 질소 또는 수소가 소스 영역(108s) 및 드레인 영역(108d)에 첨가된다. 소스 영역(108s) 및 드레인 영역(108d) 각각은 질소 또는 수소가 첨가되면 캐리어 밀도가 높아진다.
트랜지스터(100A)는 절연막(116) 위의 절연막(118), 절연막(116 및 118)에 제공된 개구(141a)를 통하여 소스 영역(108s)에 전기적으로 접속되는 도전막(120a), 및 절연막(116 및 118)에 제공된 개구(141b)를 통하여 드레인 영역(108d)에 전기적으로 접속되는 도전막(120b)을 더 포함하여도 좋다. 또한 절연막(118), 도전막(120a), 및 도전막(120b) 위에 절연막(122)이 제공되어도 좋다. 절연막(122)이 제공된 구조를 도 4의 (B) 및 (C)에 나타내었지만, 본 발명의 일 형태는 이에 한정되지 않고, 절연막(122)은 반드시 제공될 필요는 없다.
본 명세서 등에서, 절연막(104)을 제 1 절연막이라고 하고, 절연막(110)을 제 2 절연막이라고 하고, 절연막(116)을 제 3 절연막이라고 하고, 절연막(118)을 제 4 절연막이라고 하고, 절연막(122)을 제 5 절연막이라고 하는 경우가 있다. 절연막(104)은 제 1 게이트 절연막으로서 기능하고, 절연막(110)은 제 2 게이트 절연막으로서 기능한다. 절연막(116 및 118)은 보호 절연막으로서 기능하고, 절연막(122)은 평탄화막으로서 기능한다.
절연막(110)은 과잉 산소 영역을 포함한다. 절연막(110)이 과잉 산소 영역을 포함하기 때문에, 산화물 반도체막(108)에 포함되는 채널 영역(108i)에 과잉 산소를 공급할 수 있다. 이 결과, 채널 영역(108i)에 형성될 수 있는 산소 결손이 과잉 산소에 의하여 충전될 수 있어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
산화물 반도체막(108)에 과잉 산소를 공급하기 위해서는, 산화물 반도체막(108) 아래에 형성되는 절연막(104)에 과잉 산소를 공급하여도 좋다. 이 경우, 절연막(104)에 포함되는 과잉 산소는 산화물 반도체막(108)에 포함되는 소스 영역(108s) 및 드레인 영역(108d)에도 공급될 수 있다. 소스 영역(108s) 및 드레인 영역(108d)에 과잉 산소가 공급되면, 소스 영역(108s) 및 드레인 영역(108d)의 저항이 높아질 가능성이 있다.
한편, 산화물 반도체막(108) 위에 형성되는 절연막(110)이 과잉 산소를 포함하는 구조에서는, 과잉 산소를 채널 영역(108i)에만 선택적으로 공급할 수 있다. 또는, 채널 영역(108i)과 소스 영역 및 드레인 영역(108s 및 108d)에 과잉 산소를 공급한 후, 소스 영역 및 드레인 영역(108s 및 108d)의 캐리어 밀도를 선택적으로 높임으로써, 소스 영역 및 드레인 영역(108s 및 108d)의 저항의 증가를 방지할 수 있다.
또한 산화물 반도체막(108)에 포함되는 소스 영역(108s) 및 드레인 영역(108d) 각각은 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소를 포함하는 것이 바람직하다. 산소 결손을 형성하는 원소 또는 산소 결손과 결합되는 원소의 대표적인 예에는, 수소, 붕소, 탄소, 질소, 플루오린, 인, 황, 염소, 타이타늄, 및 희가스가 포함된다. 희가스 원소의 대표적인 예에는 헬륨, 네온, 아르곤, 크립톤, 및 제논이 포함된다. 산소 결손을 형성하는 원소는, 절연막(116)이 이러한 원소를 하나 이상 포함하는 경우에 절연막(116)으로부터 소스 영역(108s) 및 드레인 영역(108d)으로 확산된다. 또한/또는, 산소 결손을 형성하는 상기 원소는 불순물 첨가 처리에 의하여 소스 영역(108s) 및 드레인 영역(108d)에 첨가된다.
산화물 반도체막에 첨가된 불순물 원소는 산화물 반도체막에서 금속 원소와 산소의 결합을 절단하여 산소 결손이 형성된다. 또는, 산화물 반도체막에 불순물 원소가 첨가되면, 산화물 반도체막에서 금속 원소에 결합된 산소가 불순물 원소와 결합하고 금속 원소로부터 이탈되어 산소 결손이 형성된다. 그 결과, 산화물 반도체막은 캐리어 밀도가 높아지고, 따라서 도전성이 높아진다.
도전막(106)은 제 1 게이트 전극으로서 기능하고 도전막(112)은 제 2 게이트 전극으로서 기능한다. 도전막(120a)은 소스 전극으로서 기능하고 도전막(120b)은 드레인 전극으로서 기능한다.
도 4의 (C)에 도시된 바와 같이, 절연막(104 및 110)에는 개구(143)가 제공된다. 도전막(106)은 개구(143)를 통하여 도전막(112)과 전기적으로 접속된다. 따라서, 도전막(106) 및 도전막(112)에는 같은 전위가 인가된다. 또한 개구(143)를 제공하지 않고 도전막(106) 및 도전막(112)에 다른 전위를 인가하여도 좋다. 또는, 개구(143)를 제공하지 않고 도전막(106)을 차광막으로서 사용하여도 좋다. 예를 들어, 도전막(106)을 차광성 재료를 사용하여 형성하는 경우, 아래로부터의 채널 영역(108i)에 대한 광 조사를 저감시킬 수 있다.
도 4의 (B) 및 (C)에 도시된 바와 같이, 산화물 반도체막(108)은 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)과 대향하고, 게이트 전극으로서 기능하는 2개의 도전막들 사이에 위치한다.
또한 도전막(112)의 채널 폭 방향의 길이는, 산화물 반도체막(108)의 채널 폭 방향의 길이보다 길다. 채널 폭 방향에서, 산화물 반도체막(108)의 전체는 절연막(110)을 개재(介在)하여 도전막(112)으로 덮여 있다. 도전막(112)은 절연막(104 및 110)에 제공된 개구(143)를 통하여 도전막(106)에 접속되기 때문에, 산화물 반도체막(108)의 채널 폭 방향의 측면은 절연막(110)을 개재하여 도전막(112)과 대향한다.
바꿔 말하면, 트랜지스터(100A)의 채널 폭 방향에서, 도전막(106 및 112)은 절연막(104 및 110)에 제공된 개구(143)를 통하여 서로 접속되고, 도전막(106 및 112)은 절연막(104 및 110)을 개재하여 산화물 반도체막(108)을 둘러싼다.
이러한 구조에 의하여, 트랜지스터(100A)에 포함되는 산화물 반도체막(108)을, 제 1 게이트 전극으로서 기능하는 도전막(106) 및 제 2 게이트 전극으로서 기능하는 도전막(112)의 전계로 전기적으로 둘러쌀 수 있다. 트랜지스터(100A)와 같이, 제 1 게이트 전극 및 제 2 게이트 전극의 전계가 채널 영역이 형성되는 산화물 반도체막(108)을 전기적으로 둘러싸는 트랜지스터의 디바이스 구조를 S-channel(surrounded channel) 구조라고 할 수 있다.
트랜지스터(100A)는 S-channel 구조를 가지기 때문에, 채널을 유발하기 위한 전계를 도전막(106) 또는 도전막(112)에 의하여 산화물 반도체막(108)에 효과적으로 인가할 수 있어, 트랜지스터(100A)의 전류 구동 능력이 향상될 수 있고 높은 온 상태 전류 특성을 얻을 수 있다. 온 상태 전류가 높아진 결과, 트랜지스터(100A)의 소형화가 가능해진다. 또한 트랜지스터(100A)는 산화물 반도체막(108)이 도전막(106) 및 도전막(112)으로 둘러싸인 구조를 가지기 때문에, 트랜지스터(100A)의 기계적 강도를 높일 수 있다.
트랜지스터(100A)의 채널 폭 방향에서 보았을 때, 개구(143)가 형성되지 않은 산화물 반도체막(108) 측에 개구(143)와 다른 개구를 형성하여도 좋다.
[트랜지스터의 제작]
다음으로, 상술한 트랜지스터(100A)에 상당하는 트랜지스터를 형성하고 트랜지스터의 전기 특성을 평가하였다. 본 실시형태에서는, 아래에서 기재한 시료 A1 내지 시료 A3을 제작하였다.
시료 A1 내지 시료 A3 각각은 채널 길이 L이 2㎛이고 채널 폭 W가 3㎛인 트랜지스터가 형성된 시료이다. 시료 A1 및 시료 A2 각각은 비교용 트랜지스터가 형성된 시료이고 시료 A3은 본 발명의 일 형태의 트랜지스터가 형성된 시료이다. 시료 A1 내지 시료 A3은, 산화물 반도체막의 퇴적 조건을 상이하게 하고 나머지 공정을 같게 하여 제작하였다.
[시료 A1 내지 시료 A3의 제작 방법]
먼저, 유리 기판 위에 두께 10㎚의 타이타늄막 및 두께 100㎚의 구리막을 스퍼터링 장치를 사용하여 형성하였다. 다음으로, 포토리소그래피법에 의하여 도전막을 가공하였다.
기판 및 도전막 위에 4개의 절연막을 포함하는 적층을 형성하였다. 절연막은 PECVD(plasma-enhanced chemical deposition) 장치를 사용하여 진공에서 연속적으로 형성하였다. 절연막으로서는, 두께 50㎚의 질화 실리콘막, 두께 300㎚의 질화 실리콘막, 두께 50㎚의 질화 실리콘막, 및 두께 50㎚의 산화질화 실리콘막을 사용하여 이 순서대로 적층하였다.
다음으로, 절연막 위에 산화물 반도체막을 형성하고 섬 형상으로 가공함으로써, 반도체층을 형성하였다. 산화물 반도체막(108)으로서는, 두께 40㎚의 산화물 반도체막을 형성하였다. 시료 A1 내지 시료 A3은 산화물 반도체막의 퇴적 조건이 서로 상이하다.
시료 A1에 사용되는 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가하는 조건하에서 형성하였다. 퇴적 가스 전체에서의 산소의 비율을 산소 유량비라고 하는 경우가 있다. 시료 A1의 산화물 반도체막의 퇴적에서의 산소 유량비는 30%이었다.
시료 A2에 사용되는 산화물 반도체막은, 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가하는 조건에서 형성하였다. 시료 A2의 산화물 반도체막의 퇴적에서의 산소 유량비는 10%이었다.
시료 A3에 사용되는 산화물 반도체막은, 기판 온도를 실온(R.T.)으로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가하는 조건에서 형성하였다. 시료 A3의 산화물 반도체막의 퇴적에서의 산소 유량비는 10%이었다.
다음으로, 절연막 및 산화물 반도체층 위에 절연막을 형성하였다. 절연막으로서는, 두께 150㎚의 산화질화 실리콘막을 PECVD 장치를 사용하여 형성하였다.
다음으로, 가열 처리를 수행하였다. 이 가열 처리는 질소와 산소의 혼합 가스 분위기에 있어서 350℃에서 1시간 동안 수행하였다.
절연막의 원하는 영역에 개구를 형성하였다. 개구는 드라이 에칭법에 의하여 형성하였다.
그 후, 절연막 위, 그리고 개구에 두께 100㎚의 산화물 반도체막을 형성하고, 상기 산화물 반도체막을 섬 형상으로 가공함으로써, 도전막을 형성하였다. 또한 도전막의 형성 후, 도전막의 하면과 접하는 절연막을 연속적으로 가공함으로써, 절연막을 형성하였다.
도전막으로서, 두께 10㎚의 산화물 반도체막, 두께 50㎚의 질화 타이타늄막, 및 두께 100㎚의 구리막을 이 순서대로 형성하였다. 이 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 200sccm의 산소 가스를 스퍼터링 장치의 체임버 내에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가하는 조건에서 형성하였다. 질화 타이타늄막 및 구리막은 각각 스퍼터링 장치를 사용하여 형성하였다.
다음으로, 산화물 반도체막, 절연막, 및 도전막 상방으로부터 플라스마 처리를 수행하였다. 이 플라스마 처리는 PECVD 장치를 사용하여 아르곤 가스와 질소 가스를 포함하는 혼합 가스 분위기에 있어서 기판 온도 220℃에서 수행하였다.
다음으로, 산화물 반도체막, 절연막, 및 도전막 위에 절연막을 형성하였다. 이 절연막은 두께 100㎚의 질화 실리콘막 및 두께 300㎚의 산화질화 실리콘막을 PECVD 장치를 사용하여 적층함으로써 형성하였다.
그리고, 형성한 절연막 위에 마스크를 형성하고, 이 마스크를 사용하여 절연막에 개구를 형성하였다.
개구를 충전하도록 도전막을 형성하고 섬 형상으로 가공함으로써, 소스 전극 및 드레인 전극으로서 기능하는 도전막을 형성하였다. 도전막에는, 두께 10㎚의 타이타늄막 및 두께 100㎚의 구리막을 스퍼터링 장치를 사용하여 형성하였다.
그 후, 절연막 및 도전막 위에 절연막을 형성하였다. 이 절연막에는 두께 1.5㎛의 아크릴계 감광성 수지를 사용하였다.
상술한 식으로 시료 A1 내지 시료 A3을 제작하였다.
[트랜지스터의 I d-V g 특성]
다음으로, 제작된 시료 A1 내지 시료 A3의 트랜지스터의 I d-V g 특성을 측정하였다. 각 트랜지스터의 I d-V g 특성을 측정하기 위한 조건으로서는, 제 1 게이트 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 게이트 전압(V g)이라고도 함) 및 제 2 게이트 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 백 게이트 전압(V bg)이라고도 함)을 -10V에서 +10V까지 0.25V씩 증가하여 변화시켰다. 소스 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 소스 전압(V s)이라고도 함)을 0V(comm)로 하고 드레인 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 드레인 전압(V d)이라고도 함)을 0.1V 및 20V로 하였다.
도 1의 (A), (B), 및 (C)는 각각 시료 A1, 시료 A2, 및 시료 A3의 I d-V g 특성의 결과를 나타낸 것이다. 도 1의 (A) 내지 (C)에서, 제 1 세로축은 I d(A)를 나타내고, 제 2 세로축은 전계 효과 이동도(μFE)(㎠/Vs)를 나타내고, 가로축은 V g(V)를 나타낸다. 또한 전계 효과 이동도는 V d가 20V일 때 측정하였다.
도 1의 (A) 내지 (C)에 나타낸 바와 같이, 산화물 반도체막의 퇴적 조건이 변경되면, 트랜지스터의 I d-V g 특성은 상이한 경향을 가진다. 특히, 트랜지스터의 전계 효과 이동도의 이동도 곡선에 차이가 있다.
도 1의 (A) 내지 (C)에 나타낸 시료 A1 내지 시료 A3의 이동도 곡선의 형상으로부터, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최대값 및 최소값, 및 최대값으로부터 최소값을 뺌으로써 얻은 각 값을 산출하였다. 여기서, 트랜지스터의 포화 영역은 V g가 3V 이상 10V 이하의 범위 내에 있다. 이 범위의 게이트 전압은 디스플레이 등의 애플리케이션에 일반적으로 사용된다.
시료 A1에서, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값은 9.8㎠/Vs이고 최대값은 28.3㎠/Vs이다. 즉, 시료 A1의 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값 및 최대값의 차이는 18.5㎠/Vs이다. 시료 A2에서, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값은 23.3㎠/Vs이고 최대값은 51.1㎠/Vs이다. 즉, 시료 A2의 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값 및 최대값의 차이는 27.8㎠/Vs이다. 시료 A3에서, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값은 55.8㎠/Vs이고 최대값은 67.0㎠/Vs이다. 즉, 시료 A3의 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값 및 최대값의 차이는 11.2㎠/Vs이다.
바꿔 말하면, 시료 A1에서는, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값이 전계 효과 이동도의 최대값보다 약 65.3% 낮다. 시료 A2에서는, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값이 전계 효과 이동도의 최대값보다 약 54.4% 낮다. 시료 A3에서는, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값이 전계 효과 이동도의 최대값보다 약 16.7% 낮다. 상술한 바와 같이, 본 발명의 일 형태의 트랜지스터가 형성된 시료 A3은, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값이 전계 효과 이동도의 최대값보다 30% 이하, 바람직하게는 20% 이하 낮은 특성을 가진다.
이와 같이, 본 발명의 일 형태의 트랜지스터가 형성된 시료 A3은, 트랜지스터의 포화 영역에서의 전계 효과 이동도의 최소값과 최대값의 차이가 15㎠/Vs 이하로 매우 작은 특성을 가진다. 또한 시료 A3은 낮은 V g 영역(예를 들어 V g가 0V보다 크고 5V 이하)에서 전계 효과 이동도가 높다. 이러한 특성을 가지는 트랜지스터를 예를 들어 유기 EL 디스플레이의 화소의 트랜지스터로서 사용하면, 높은 전류 구동 능력 및 높은 신뢰성을 얻을 수 있다.
<1-3. 디바이스 시뮬레이션에 의한 이동도 곡선의 형상의 평가>
도 1의 (A) 내지 (C)에 나타낸 트랜지스터의 전계 효과 이동도의 이동도 곡선의 형상에 차이가 있기 때문에, 디바이스 시뮬레이션에 의하여 이동도 곡선의 형상을 평가하였다.
디바이스 시뮬레이션에서, 이동도 곡선의 형상을 결정하는 요인으로서, 1. 이동도의 온도 의존성, 2. 채널 영역에서의 도너 밀도 분포, 및 3. 산화물 반도체막 내의 얕은 결함 준위 밀도의 3개의 요인을 추정하였다.
[1. 이동도의 온도 의존성]
산화물 반도체막을 포함하는 트랜지스터에서, 자기 발열로 인하여 전계 효과 이동도가 급격하게 증가한다. 산화물 반도체막의 전자 이동도(μn)의 온도 의존성은 다음 식(5)으로 나타내어진다.
[식 5]
Figure pct00005
(5)
식(5)에서, μn300은 실온에서의 산화물 반도체막의 전자 이동도를 나타내고 T L은 격자 온도를 나타낸다. 식(5)에 나타낸 바와 같이, 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도는 온도 T의 약 1.5승에 비례하여 증가한다.
[2. 채널 영역에서의 도너 밀도 분포]
제작된 시료 A1 내지 시료 A3의 트랜지스터는, 산화물 반도체막의 퇴적 조건이 다르기 때문에, 채널 영역에서 상이한 도너 밀도 분포를 가진다. 바꿔 말하면, 시료 A1 내지 시료 A3의 트랜지스터는 상이한 실효 채널 길이를 가진다.
여기서, 시료 A1 내지 시료 A3의 트랜지스터의 실효 채널 길이에 대하여 도 5를 참조하여 설명한다.
도 5는 트랜지스터의 실효 채널 길이의 개념을 도시한 모식도이다.
도 5에서, GE, GI, 및 OS는 각각 게이트 전극, 게이트 절연막, 및 산화물 반도체막을 가리킨다. 산화물 반도체막에서, n형 영역이 형성된다. 트랜지스터의 실효 채널 길이(Leff)는 다음 식(6)으로 나타내어진다.
[식 6]
Figure pct00006
(6)
식(6)에서, Lg는 게이트 길이를 나타내고 ΔL은 채널 길이의 축소 폭을 나타낸다.
트랜지스터의 실효 채널 길이는 예를 들어, TLM(transmission line model) 해석에 의하여 얻을 수 있다.
아래의 설명에 있어서, 상술한 실효 채널 길이에 기초하여, n형 영역에서 채널 영역을 향하여 도너 밀도가 서서히 감소되는 모델을 가정한다. 즉, 도너가 채널 영역을 향하여 가우스 분포를 따라 감소된다. 도 6의 (A) 내지 (C)는 시료 A1 내지 시료 A3의 도너 밀도를 도시한 모식도를 나타낸 것이다. 도 6의 (A), (B), 및 (C)는 각각 시료 A1의 도너 밀도, 시료 A2의 도너 밀도, 및 시료 A3의 도너 밀도를 도시한 것이다.
도 6의 (A) 내지 (C)에서, GE, GI, 및 OS는 각각 게이트 전극, 게이트 절연막, 및 산화물 반도체막을 가리킨다. 도 6의 (A) 내지 (C)에 도시된 산화물 반도체막에서, 도너 밀도가 5×1018㎝-3 이상인 영역을 회색으로 나타내고, 도너 밀도가 1×1016㎝-3 이하인 영역을 흑색으로 나타낸다.
도 6의 (A) 내지 (C)에 나타낸 결과로부터, 시료 A1, 시료 A2, 및 시료 A3의 실효 채널 길이는 각각 2.0㎛, 1.2㎛, 및 0.8㎛로 추정된다. 바꿔 말하면, 시료 A1의 ΔL, 시료 A2의 ΔL, 및 시료 A3의 ΔL은 각각 0㎛, 0.4㎛, 및 0.6㎛로 추정된다.
[3. 산화물 반도체막 내의 얕은 결함 준위 밀도]
다음으로, 산화물 반도체막 내의 얕은 결함 준위 밀도(sDOS라고도 함)에 대하여 설명한다. 산화물 반도체막의 sDOS는, 산화물 반도체막을 포함하는 트랜지스터의 전기 특성으로부터 추정할 수 있다. 아래의 설명에서는, 트랜지스터의 계면 준위의 밀도를 측정하였다. 또한 계면 준위의 밀도와, 계면 준위에 의하여 트랩되는 전자의 개수 Ntrap을 고려하여 서브스레숄드 누설 전류를 추정하는 방법에 대하여 설명한다.
계면 준위에 의하여 트랩되는 전자의 개수 Ntrap은, 실제로 측정된 트랜지스터의 드레인 전류-게이트 전압(I d-V g)과, 계산된 드레인 전류-게이트 전압(I d-V g) 특성을 비교함으로써 측정할 수 있다.
도 7은 소스 전압 V s가 0V이고 드레인 전압 V d가 0.1V일 때의, 계산에 의하여 얻어진 이상적인 I d-V g 특성 및 실제로 측정된 트랜지스터의 I d-V g 특성을 도시한 것이다. 또한 트랜지스터의 측정 결과 중 드레인 전압 I d를 쉽게 측정할 수 있는 1×10-13A 이상의 값만 플롯하였다.
계산에 의하여 얻어진 이상적인 I d-V g 특성보다 실제로 측정된 I d-V g 특성에서, 게이트 전압 V g에 대한 드레인 전류 I d의 변화는 더 완만하다. 이는, 전도대 하단의 에너지(Ec로 나타냄) 가까이에 위치하는 얕은 계면 준위에 의하여 전자가 트랩되기 때문이라고 생각된다. 이 측정에서는, 페르미 분포 함수(Fermi distribution function)를 사용하여, 얕은 계면 준위에 의하여 트랩되는 (단위 면적당 및 단위 에너지당) 전자의 개수 Ntrap을 고려하여 계면의 밀도 Nit를 더 정확하게 추정할 수 있다.
먼저, 도 8에 도시된 모식적인 I d-V g 특성을 사용함으로써, 계면 트랩 준위에 의하여 트랩되는 전자의 개수 Ntrap을 평가하는 방법에 대하여 설명한다. 파선은 트랩 준위가 없는 이상적인 I d-V g 특성을 나타내고, 계산에 의하여 얻어진다. 파선에서는, 드레인 전류가 I d1로부터 I d2로 변화될 때의 게이트 전압 V g의 변화를 ΔVid로 나타낸다. 실선은 실제로 측정된 I d-V g 특성을 나타낸다. 실선에서는, 드레인 전류가 I d1로부터 I d2로 변화될 때의 게이트 전압 V g의 변화를 ΔVex로 나타낸다. 드레인 전류가 I d1일 때의 목적의 계면의 전위, 드레인 전류가 I d2일 때의 목적의 계면의 전위, 및 변화량은 각각 Φit1, Φit2, 및 ΔΦit로 나타낸다.
도 8에서는 실제로 측정된 값의 기울기가 계산된 값의 기울기보다 작고, 이것은 ΔVe x 가 항상 ΔVid보다 큰 것을 시사한다. 여기서, ΔVex와 ΔVid의 차이는, 얕은 계면 준위에 전자를 트랩하는 데 필요한 전위차에 상당한다. 따라서, 트랩된 전자로 인한 전하의 변화량 ΔQtrap은 다음 식(7)으로 나타내어질 수 있다.
[식 7]
Figure pct00007
(7)
Ctg는 단위 면적당 절연체와 반도체의 합성 용량이다. 또한 ΔQtrap은 트랩된 (단위 면적당 및 단위 에너지당) 전자의 개수 Ntrap을 사용하여 식(8)으로 나타내어질 수 있다. 또한 q는 전기 소량(素量)을 나타낸다.
[식 8]
Figure pct00008
(8)
식(7) 및 식(8)이 동시에 해결됨으로써 식(9)이 얻어진다.
[식 9]
Figure pct00009
(9)
다음으로, 식(9)에서 ΔΦit의 0의 극한을 취함으로써 식(10)이 얻어진다.
[식 10]
Figure pct00010
(10)
바꿔 말하면, 이상적인 I d-V g 특성, 실제로 측정된 I d-V g 특성, 및 식(10)을 사용하여, 계면에 의하여 트랩된 전자의 개수 Ntrap을 추정할 수 있다. 또한 드레인 전류와 계면에서의 전위의 관계는 상술한 디바이스 시뮬레이터를 사용한 계산에 의하여 얻을 수 있다.
단위 면적당 및 단위 에너지당 전자의 개수 Ntrap과 계면의 밀도 Nit의 관계는 식(11)으로 나타내어진다.
[식 11]
Figure pct00011
(11)
여기서, f(E)는 페르미 분포 함수이다. 식(10)으로부터 얻어진 Ntrap을 식(11)으로 피팅(fitting)시킴으로써 Nit가 결정된다. Nit를 설정한 디바이스 시뮬레이터에 의하여, I d<0.1pA를 포함하는 전달 특성을 얻을 수 있다.
도 7에서의 실제로 측정된 I d-V g 특성에 식(10)을 적용하고, Ntrap을 추출한 결과를 도 9에서 백색의 동그라미로서 플롯하였다. 도 9에서 세로축은 반도체의 전도대 하단 Ec에서의 페르미 에너지 Ef를 나타낸다. Ec 바로 아래의 파선에 최대값이 위치한다. 식(11)의 Nit로서 식(12)의 테일 분포를 상정하면, 도 9의 파선과 같이 Ntrap을 양호하게 피팅시킬 수 있다. 이 결과, 피팅 파라미터(fitting parameter)로서 피크값 Nta=1.67×1013㎝-2eV-1 및 특성폭 Wta=0.105eV가 얻어진다.
[식 12]
Figure pct00012
(12)
도 10의 (A) 및 (B)는, 얻어진 계면 준위의 피팅 곡선을 디바이스 시뮬레이터를 사용한 계산에 피드백함으로써 I d-V g 특성을 역산한 결과를 나타낸 것이다. 도 10의 (A)는 드레인 전압 V d가 0.1V 및 1.8V일 때의 계산된 I d-V g 특성과, 드레인 전압 V d가 0.1V 및 1.8V일 때의 실제로 측정된 I d-V g 특성을 나타낸 것이다. 도 10의 (B)는 도 10의 (A)에서 드레인 전류 I d가 대수인 그래프이다.
계산에 의하여 얻어진 곡선과, 실제로 측정된 값의 플롯은 대략 일치하고, 이것은 계산된 값과 실제로 측정된 값의 재형성이 높은 것을 시사한다. 따라서, 얕은 결함 준위 밀도를 산출하는 방법으로서 상술한 방법은 매우 적절하다.
[이동도 곡선의 계산 결과]
산화물 반도체막 내의 sDOS는 전계 효과 이동도의 이동도 곡선에 영향을 미친다. 특히, 문턱 전압 근방에서는, sDOS에 의하여 전자가 트랩되기 때문에 이동도 곡선의 형상이 변화된다. 산화물 반도체막 내의 sDOS는 식(12)에서의 Nta 및 Wta와 산화물 반도체막의 두께(tOS)의 곱으로 나타내어진다. 그리고, 식(12)에 기초하여 이동도 곡선을 계산하였다. 표 1은 계산에 사용되는 파라미터를 나타낸 것이다.
[표 1]
Figure pct00013
본 실시형태에서는, Wta의 값이 바뀐 경우의 이동도 곡선을 계산하였다. 도 11은 Wta의 값이 상이한 이동도 곡선들의 형상을 나타낸 것이다. 도 11에서, Nta는 2.5×1019㎝-3eV-1이고 ΔL은 0이다. 또한 Wta가 0.015eV, 0.02eV, 0.025eV, 0.03eV, 0.035eV, 0.04eV, 및 0.045eV인 7개의 조건으로 하였다.
도 11에 나타낸 바와 같이, Wta의 값이 작을수록, 즉 sDOS의 에너지 폭이 좁을수록, 이동도 곡선은 더 급격하게 상승한다. 또한 sDOS의 에너지 폭이 좁을수록, 이동도 곡선의 피크값이 높은 V g 측으로부터 낮은 V g 측으로 변동되고 또한 저하되는 것을 알았다.
다음으로, 도 6의 (A) 내지 (C)에 도시된 시료 A1 내지 시료 A3의 도너 밀도 분포 및 도 11에 나타낸 이동도 곡선의 형상에 기초하여, 시료 A1 내지 시료 A3에 상당하는 모델의 이동도 곡선의 형상을 계산하였다. 도 12는 이동도 곡선의 계산 결과를 나타낸 것이다.
도 12는 시료 A1 내지 시료 A3에 상당하는 모델의 이동도 곡선의 계산 결과를 나타낸 것이다. 시료 A1에서, Nta는 3.0×1019㎝-3eV-1이고, ΔL은 0이고, Wta는 0.045eV이다. 시료 A2에서, Nta는 3.0×1019㎝-3eV-1이고, ΔL은 0.4㎛이고, Wta는 0.035eV이다. 시료 A3에서, Nta는 2.5×1019㎝-3eV-1이고, ΔL은 0.6㎛이고, Wta는 0.025eV이다.
도 12는 도 1의 (A) 내지 (C)에 나타낸 시료 A1 내지 시료 A3의 이동도 곡선의 형상을 대략 반영한 결과를 나타낸 것으로 생각할 수 있다.
상술한 바와 같이, sDOS는 트랜지스터의 전계 효과 이동도의 이동도 곡선의 형상에 크게 영향을 미치는 것이 시사된다. 따라서, 상술한 시료 A1 내지 시료 A3은 산화물 반도체막 내의 sDOS의 값이 상이할 가능성이 있다.
그리고, 시료 A1 내지 시료 A3의 산화물 반도체막 내의 sDOS를 측정하기 위하여 시료 B1 내지 시료 B3을 제작하였다. 시료 B1 내지 시료 B3은 트랜지스터의 크기만이 시료 A1 내지 시료 A3과 상이하다. 시료 B1, 시료 B2, 및 시료 B3은 각각 시료 A1, 시료 A2, 및 시료 A3과 같은 방법을 사용하여 제작하였다.
도 13은 시료 B1 내지 시료 B3의 sDOS의 결과를 나타낸 것이다. 시료 B1 내지 시료 B3 각각에서의 트랜지스터의 크기는 L/W=6㎛/50㎛로 하였다.
도 13에 나타낸 바와 같이, 시료 B1로부터 산화물 반도체막 내에서 가장 높은 sDOS가 관찰되었고, 뒤이어 시료 B2, 그리고 시료 B3의 순서로 높았다. 즉, 시료 A1로부터 산화물 반도체막 내에서 가장 높은 sDOS가 관찰되었고, 뒤이어 시료 A2, 그리고 시료 A3의 순서로 높았고, 상술한 디바이스 시뮬레이션의 결과가 타당한 것을 알았다.
또한 시료 B1 내지 시료 B3 각각에서 sDOS의 피크값은 5×1012㎝-2eV-1 미만이고, 이것은 시료 B1 내지 시료 B3 각각의 sDOS가 매우 낮다는 것을 가리킨다. 산화물 반도체막 내의 sDOS의 피크값은 2.5×1012㎝-2eV-1 미만인 것이 바람직하고, 1.5×1012㎝-2eV-1 미만인 것이 더 바람직하고, 1.0×1012㎝-2eV-1 미만인 것이 더욱 바람직하다.
이런 식으로, 산화물 반도체막 내의 sDOS가 저감되면, 이동도 곡선이 급격하게 상승할 수 있다. 또한 높은 V g 측의 이동도 곡선의 피크값을 낮은 V g 측으로 변동시키고 저감시킬 수 있다. 즉, 산화물 반도체막 내의 sDOS가 저감되면, 산화물 반도체막을 포함하는 트랜지스터의 전계 효과 이동도의 이동도 곡선이 급격하게 상승할 수 있고 이동도 곡선의 포화성을 향상시킬 수 있다.
<1-4. 트랜지스터의 구성 요소>
다음으로, 도 4의 (A) 내지 (C)의 트랜지스터의 구성 요소에 대하여 자세히 설명한다.
[기판]
기판(102)은 제작 공정 중의 가열 처리에 견딜 정도로 높은 내열성을 가지는 재료를 사용하여 형성할 수 있다.
구체적으로는, 무알칼리 유리, 소다 석회 유리, 칼리 유리, 크리스털 유리, 석영, 또는 사파이어 등을 사용할 수 있다. 또는, 무기 절연막을 사용하여도 좋다. 무기 절연막의 예에는 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 및 산화 알루미늄막이 포함된다.
무알칼리 유리는 예를 들어, 0.2㎜ 이상 0.7㎜ 이하의 두께를 가질 수 있다. 무알칼리 유리를 연마하여 상술한 두께를 얻어도 좋다.
무알칼리 유리로서는, 6세대(1500㎜×1850㎜), 7세대(1870㎜×2200㎜), 8세대(2200㎜×2400㎜), 9세대(2400㎜×2800㎜), 및 10세대(2950㎜×3400㎜) 중 어느 크기의 대형 유리 기판을 사용할 수 있다. 이로써, 대형 표시 장치를 제작할 수 있다.
또는, 실리콘 또는 탄소화 실리콘으로 만들어진 단결정 반도체 기판 또는 다결정 반도체 기판, 실리콘 저마늄 등으로 만들어진 화합물 반도체 기판, 또는 SOI 기판 등을 기판(102)으로서 사용하여도 좋다.
기판(102)에는, 금속 등의 무기 재료를 사용하여도 좋다. 금속 등의 무기 재료의 예에는 스테인리스강 및 알루미늄이 포함된다.
또는, 기판(102)에는, 수지, 수지 필름, 또는 플라스틱 등의 유기 재료를 사용하여도 좋다. 수지 필름의 예에는 폴리에스터, 폴리올레핀, 폴리아마이드(예를 들어, 나일론 또는 아라미드), 폴리이미드, 폴리카보네이트, 폴리우레탄, 아크릴 수지, 에폭시 수지, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에터설폰(PES), 및 실리콘(silicone) 등의 실록산 결합을 가지는 수지가 포함된다.
기판(102)에는, 무기 재료와 유기 재료의 복합 재료를 사용하여도 좋다. 복합 재료의 예에는, 금속판 또는 얇은 유리판이 접합된 수지 필름, 섬유상 또는 입자상의 금속 또는 섬유상 또는 입자상의 유리가 분산된 수지 필름, 및 섬유상 또는 입자상의 수지가 분산된 무기 재료가 포함된다.
기판(102)은 적어도 위 또는 아래에 형성되는 막 또는 층을 지지할 수 있고, 절연막, 반도체막, 및 도전막 중 하나 이상이어도 좋다.
[제 1 절연막]
절연막(104)은 스퍼터링법, CVD법, 증착법, PLD(pulsed laser deposition)법, 인쇄법, 또는 코팅법 등에 의하여 적절히 형성할 수 있다. 예를 들어, 절연막(104)은 산화물 절연막 및/또는 질화물 절연막의 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 적어도 산화물 반도체막(108)과 접하는 절연막(104)의 영역은 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의하여 산소를 방출하는 산화물 절연막을 사용하여 절연막(104)을 형성하면, 절연막(104)에 포함되는 산소를 가열 처리에 의하여 산화물 반도체막(108)으로 이동시킬 수 있다.
절연막(104)의 두께는 50㎚ 이상, 100㎚ 이상 3000㎚ 이하, 또는 200㎚ 이상 1000㎚ 이하로 할 수 있다. 절연막(104)의 두께를 두껍게 함으로써, 절연막(104)으로부터 방출되는 산소량을 증가시킬 수 있고, 절연막(104)과 산화물 반도체막(108)의 계면에서의 계면 준위, 및 산화물 반도체막(108)의 채널 영역(108i)에 포함되는 산소 결손을 저감시킬 수 있다.
예를 들어, 절연막(104)은 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 갈륨막, 또는 Ga-Zn 산화물막 등의 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 본 실시형태에서, 절연막(104)은 질화 실리콘막과 산화질화 실리콘막의 적층 구조를 가진다. 하층으로서 질화 실리콘막을 포함하고 상층으로서 산화질화 실리콘막을 포함하는 이러한 층상 구조를 가지는 절연막(104)에 의하여, 산화물 반도체막(108)에 산소를 효율적으로 도입할 수 있다.
[산화물 반도체막]
산화물 반도체막(108)에 대해서는 실시형태 2에서 자세히 설명한다.
[제 2 절연막]
절연막(110)은 산화물 반도체막(108), 특히 채널 영역(108i)에 산소를 공급하는 기능을 가진다. 절연막(110)은 예를 들어, 산화물 절연막 또는 질화물 절연막의 단층 구조 또는 적층 구조를 가지도록 형성할 수 있다. 산화물 반도체막(108)과의 계면 특성을 향상시키기 위하여, 절연막(110) 내에 있고 산화물 반도체막(108)과 접하는 영역은 적어도 산화물 절연막을 사용하여 형성하는 것이 바람직하다. 예를 들어, 절연막(110)으로서 산화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 또는 질화 실리콘막을 사용할 수 있다.
절연막(110)의 두께는 5㎚ 이상 400㎚ 이하, 5㎚ 이상 300㎚ 이하, 또는 10㎚ 이상 250㎚ 이하로 할 수 있다.
절연막(110)은 결함이 적고, 대표적으로는 전자 스핀 공명(ESR(electron spin resonance)) 분광법에 의하여 관찰되는 시그널이 가능한 한 적은 것이 바람직하다. 상기 시그널의 예에는 g인자가 2.001에 관찰되는 E'센터에 기인한 시그널이 포함된다. 또한 E'센터는 실리콘의 댕글링 본드에 기인한다. 절연막(110)으로서는, E'센터에 기인한 시그널의 스핀 밀도가 3×1017spins/㎤ 이하이고, 바람직하게는 5×1016spins/㎤ 이하인 산화 실리콘막 또는 산화질화 실리콘막을 사용할 수 있다.
상술한 시그널에 더하여, 이산화질소(NO2)에 기인하는 시그널이 절연막(110)에서 관찰될 수 있다. 상기 시그널은 N의 핵 스핀에 따라, 제 1 시그널, 제 2 시그널, 및 제 3 시그널의 3개의 시그널로 나누어진다. 제 1 시그널은 g인자가 2.037 이상 2.039 이하에서 관찰된다. 제 2 시그널은 g인자가 2.001 이상 2.003 이하에서 관찰된다. 제 3 시그널은 g인자가 1.964 이상 1.966 이하에서 관찰된다.
예를 들어, 절연막(110)으로서는, 이산화질소(NO2)에 기인한 시그널의 스핀 밀도가 1×1017spins/㎤ 이상 1×1018spins/㎤ 미만인 절연막을 사용하는 것이 적합하다.
또한 이산화질소(NO2) 등의 질소 산화물(NO x )은 절연막(110)에 준위를 형성한다. 상기 준위는 산화물 반도체막(108)의 에너지 갭 내에 위치한다. 따라서, 질소 산화물(NO x )이 절연막(110)과 산화물 반도체막(108)의 계면으로 확산되면, 절연막(110) 측에서 전자가 상기 준위에 의하여 트랩될 수 있다. 결과적으로, 트랩된 전자가 절연막(110)과 산화물 반도체막(108)의 계면 근방에 잔류하기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 절연막(110)으로서 질소 산화물의 함유량이 적은 막을 사용함으로써, 트랜지스터의 문턱 전압의 변동을 저감시킬 수 있다.
소량의 질소 산화물(NO x )을 방출하는 절연막으로서는, 예를 들어, 산화질화 실리콘막을 사용할 수 있다. 이 산화질화 실리콘막은 TDS(thermal desorption spectroscopy)에서 질소 산화물(NO x )보다 암모니아를 더 방출하고, 대표적인 암모니아의 방출량은 1×1018㎝-3 이상 5×1019㎝-3 이하이다. 또한 상기 암모니아의 방출량은, TDS에 있어서 50℃ 내지 650℃ 또는 50℃ 내지 550℃의 범위에서 가열 처리함으로써 방출되는 암모니아의 총량이다.
질소 산화물(NO x )은 가열 처리에서 암모니아 및 산소와 반응하기 때문에, 암모니아의 방출량이 큰 절연막을 사용하면 질소 산화물(NO x )이 저감된다.
또한 절연막(110)을 SIMS에 의하여 분석한 경우, 막 내의 질소 농도가 6×1020atoms/㎤ 이하인 것이 바람직하다.
절연막(110)은 하프늄 실리케이트(HfSiO x ), 질소를 포함하는 하프늄 실리케이트(HfSi x O y N z ), 질소를 포함하는 하프늄 알루미네이트(HfAl x O y N z ), 또는 산화 하프늄 등의 high-k 재료를 사용하여 형성되어도 좋다. 이러한 high-k 재료의 사용함으로써, 트랜지스터의 게이트 누설 전류를 저감할 수 있다.
[제 3 절연막]
절연막(116)은 질소 또는 수소를 포함한다. 절연막(116)은 플루오린을 포함하여도 좋다. 절연막(116)으로서는, 예를 들어, 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막은 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘, 질화 플루오린화 실리콘, 또는 플루오린화 질화 실리콘 등을 사용하여 형성할 수 있다. 절연막(116)의 수소 농도는 1×1022atoms/㎤ 이상인 것이 바람직하다. 또한 절연막(116)은 산화물 반도체막(108)의 소스 영역(108s) 및 드레인 영역(108d)과 접한다. 따라서, 절연막(116)과 접하는 소스 영역(108s) 및 드레인 영역(108d) 내의 불순물(질소 또는 수소)의 농도가 높아지고, 그 결과 소스 영역(108s) 및 드레인 영역(108d)의 캐리어 밀도가 증가된다.
[제 4 절연막]
절연막(118)으로서는, 산화물 절연막을 사용할 수 있다. 또는, 절연막(118)으로서는 산화물 절연막과 질화물 절연막의 적층막을 사용할 수 있다. 절연막(118)은, 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨, 또는 Ga-Zn 산화물을 사용하여 형성할 수 있다.
또한 절연막(118)은 외부로부터의 수소 및 물 등에 대한 배리어막으로서 기능하는 것이 바람직하다.
절연막(118)의 두께는 30㎚ 이상 500㎚ 이하, 또는 100㎚ 이상 400㎚ 이하로 할 수 있다.
[제 5 절연막]
절연막(122)은 절연성을 가지고, 무기 재료 또는 유기 재료를 사용하여 형성된다. 무기 재료의 예에는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 및 질화 알루미늄이 포함된다. 유기 재료의 예에는 아크릴 수지 및 폴리이미드 수지 등의 감광성 수지 재료가 포함된다.
[도전막]
도전막(106, 112, 120a, 및 120b)은 스퍼터링법, 진공 증착법, PLD법, 또는 열 CVD법 등에 의하여 형성할 수 있다. 도전막(106, 112, 120a, 및 120b) 각각으로서는, 도전성 금속막, 가시광을 반사하는 기능을 가지는 도전막, 또는 가시광을 투과시키는 기능을 가지는 도전막을 사용할 수 있다.
도전성을 가지는 금속막에는, 알루미늄, 금, 백금, 은, 구리, 크로뮴, 탄탈럼, 타이타늄, 몰리브데넘, 텅스텐, 니켈, 철, 코발트, 팔라듐, 및 마그네슘에서 선택된 금속 원소를 포함하는 재료를 사용할 수 있다. 또는, 상술한 금속 원소들 중 어느 것을 포함하는 합금을 사용하여도 좋다.
도전성을 가지는 금속막에는, 타이타늄막 위에 구리막을 적층한 2층 구조, 질화 타이타늄막 위에 구리막을 적층한 2층 구조, 질화 탄탈럼막 위에 구리막을 적층한 2층 구조, 또는 타이타늄막, 구리막, 및 타이타늄막을 이 순서대로 적층한 3층 구조 등을 사용할 수 있다. 특히, 구리 원소를 포함하는 도전막을 사용하면, 저항이 낮아질 수 있어 바람직하다. 구리 원소를 포함하는 도전막의 예로서는, 구리와 망가니즈를 포함하는 합금막이 있다. 이 합금막은 웨트 에칭법에 의하여 가공될 수 있어 바람직하다.
또한 도전막(106, 112, 120a, 및 120b)에는 질화 탄탈럼막을 사용하는 것이 바람직하다. 질화 탄탈럼막은 도전성을 가지고, 구리 또는 수소에 대한 배리어성이 높다. 질화 탄탈럼막은 그 자체로부터의 수소의 방출이 적기 때문에, 산화물 반도체막(108)과 접하는 금속막 또는 산화물 반도체막(108) 근방의 금속막으로서 바람직하게 사용할 수 있다.
도전성을 가지는 도전막으로서는, 도전성 고분자 또는 도전성 폴리머를 사용하여도 좋다.
가시광을 반사하는 기능을 가지는 도전막에는, 금, 은, 구리, 및 팔라듐에서 선택된 금속 원소를 포함하는 재료를 사용할 수 있다. 특히, 은 원소를 포함하는 도전막은 가시광의 반사율을 향상시킬 수 있어 바람직하게 사용된다.
가시광을 투과시키는 기능을 가지는 도전막에는, 인듐, 주석, 아연, 갈륨, 및 실리콘에서 선택된 원소를 포함하는 재료를 사용할 수 있다. 구체적으로는, In 산화물, Zn 산화물, In-Sn 산화물(ITO라고도 함), In-Sn-Si 산화물(ITSO라고도 함), In-Zn 산화물, 또는 In-Ga-Zn 산화물 등을 사용할 수 있다.
가시광을 투과시키는 기능을 가지는 도전막으로서는, 그래핀 또는 그래파이트를 포함하는 막을 사용하여도 좋다. 그래핀을 포함하는 막은, 산화 그래핀을 포함하는 막을 형성하고 환원하는 식으로 형성할 수 있다. 환원 방법으로서는, 열을 가하는 방법 또는 환원제를 사용하는 방법 등을 채용할 수 있다.
도전막(112, 120a, 및 120b)은 무전해 도금에 의하여 형성할 수 있다. 무전해 도금에 의하여 퇴적될 수 있는 재료로서는, 예를 들어, Cu, Ni, Al, Au, Sn, Co, Ag, 및 Pd에서 선택된 하나 이상의 원소를 사용할 수 있다. Cu 또는 Ag를 사용하면 도전막의 저항을 저감시킬 수 있어 더 양호하다.
도전막을 무전해 도금에 의하여 형성하는 경우, 도전막의 구성 원소가 외부로 확산되는 것이 방지되도록 도전막 아래에 확산 방지막을 형성하여도 좋다. 이 확산 방지막과 도전막 사이에, 도전막을 성장시킬 수 있는 시드층(seed layer)을 형성하여도 좋다. 상기 확산 방지막은 예를 들어, 스퍼터링에 의하여 형성할 수 있다. 상기 확산 방지막에는, 예를 들어, 질화 탄탈럼막 또는 질화 타이타늄막을 사용할 수 있다. 무전해 도금에 의하여 상기 시드층을 형성할 수 있다. 시드층에는, 무전해 도금에 의하여 형성될 수 있는 도전막의 재료와 같은 재료를 사용할 수 있다.
또한 도전막(112)에는 In-Ga-Zn 산화물로 대표되는 산화물 반도체를 사용하여도 좋다. 상기 산화물 반도체는 절연막(116)으로부터 질소 또는 수소가 공급되면 캐리어 밀도가 높아질 수 있다. 바꿔 말하면, 상기 산화물 반도체는 산화물 도전체(OC: oxide conductor)로서 기능한다. 따라서, 상기 산화물 반도체를 게이트 전극에 사용할 수 있다.
예를 들어, 도전막(112)은 산화물 도전체(OC)의 단층 구조, 금속막의 단층 구조, 또는 산화물 도전체(OC)와 금속막의 적층 구조를 가질 수 있다.
또한 도전막(112)은, 도전막(112) 아래에 형성되는 채널 영역(108i)이 광으로부터 차단될 수 있기 때문에, 차광성 금속막의 단층 구조, 또는 산화물 도전체(OC)와 차광성 금속막의 적층 구조를 가지는 것이 적합하다. 도전막(112)이 산화물 반도체 또는 산화물 도전체(OC)와 차광성 금속막의 적층 구조를 가지는 경우, 산화물 반도체 또는 산화물 도전체(OC) 위에 금속막(예를 들어, 타이타늄막 또는 텅스텐막)을 형성하면, 금속막의 구성 원소가 산화물 반도체 또는 산화물 도전체(OC) 측으로 확산됨에 의한 산화물 반도체 또는 산화물 도전체(OC)의 저항 저감, 금속막의 퇴적 중의 대미지(예를 들어, 스퍼터링 대미지)에 의한 저항 저감, 및 산화물 반도체 또는 산화물 도전체(OC)의 산소가 금속막으로 확산됨으로 인한 산소 결손 형성에 의한 저항 저감 등의 효과들 중 어느 것이 나타난다.
도전막(106, 112, 120a, 및 120b)의 두께는 30㎚ 이상 500㎚ 이하, 또는 100㎚ 이상 400㎚ 이하로 할 수 있다.
<1-5. 트랜지스터의 구조예 2>
다음으로, 도 4의 (A) 내지 (C)에 도시된 트랜지스터의 구조와 상이한 트랜지스터 구조에 대하여 도 14의 (A) 및 (B), 도 15의 (A) 및 (B), 그리고 도 16의 (A) 및 (B)를 참조하여 설명한다.
도 14의 (A) 및 (B)는 트랜지스터(100B)의 단면도이다. 도 15의 (A) 및 (B)는 트랜지스터(100C)의 단면도이다. 도 16의 (A) 및 (B)는 트랜지스터(100D)의 단면도이다. 트랜지스터(100B, 100C, 및 100D)의 상면도는 도 4의 (A)의 트랜지스터(100A)의 상면도와 같기 때문에 도시하지 않았다.
도 14의 (A) 및 (B)에 도시된 트랜지스터(100B)는 도전막(112)의 층상 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 상이하다.
트랜지스터(100B)의 도전막(112)은, 절연막(110) 위의 도전막(112_1), 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 예를 들어, 도전막(112_1)으로서 산화물 도전막을 사용하면, 절연막(110)에 과잉 산소를 첨가할 수 있다. 이 산화물 도전막은 산소 가스를 포함하는 분위기에서 스퍼터링법에 의하여 형성할 수 있다. 이 산화물 도전막으로서는, 예를 들어, 인듐 및 주석을 포함하는 산화물막, 텅스텐 및 인듐을 포함하는 산화물막, 텅스텐, 인듐, 및 아연을 포함하는 산화물막, 타이타늄 및 인듐을 포함하는 산화물막, 타이타늄, 인듐, 및 주석을 포함하는 산화물막, 인듐 및 아연을 포함하는 산화물막, 실리콘, 인듐, 및 주석을 포함하는 산화물막, 또는 인듐, 갈륨, 및 아연을 포함하는 산화물막을 사용할 수 있다.
도 14의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구(143)를 통하여 도전막(106)에 접속된다. 도전막(112_1)이 되는 도전막을 형성한 후에 개구(143)를 형성함으로써, 도 14의 (B)에 도시된 형상을 얻을 수 있다. 산화물 도전막을 도전막(112_1)으로서 사용한 경우에는, 도전막(112_2)이 도전막(106)과 접속된 구조에 의하여 도전막(112)과 도전막(106) 사이의 접촉 저항을 낮출 수 있다.
트랜지스터(100B)의 도전막(112) 및 절연막(110)은 테이퍼 형상을 가진다. 더 구체적으로는, 도전막(112)의 하단부는 도전막(112)의 상단부보다 외부에 위치한다. 절연막(110)의 하단부는 절연막(110)의 상단부보다 외부에 위치한다. 또한 도전막(112)의 하단부는 절연막(110)의 상단부와 대략 같은 위치에 형성된다.
트랜지스터(100B)에서와 같이 도전막(112) 및 절연막(110)이 테이퍼 형상을 가지면, 도전막(112) 및 절연막(110)이 직사각형인 트랜지스터(100A)의 경우와 비교하여 절연막(116)의 피복성을 높일 수 있어 적합하다.
트랜지스터(100B)의 다른 구성 요소는 상술한 트랜지스터(100A)의 구성 요소와 같고 같은 효과를 가진다.
도 15의 (A) 및 (B)에 도시된 트랜지스터(100C)는 도전막(112)의 층상 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 상이하다.
트랜지스터(100C)의 도전막(112)은, 절연막(110) 위의 도전막(112_1), 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 도전막(112_1)의 하단부는 도전막(112_2)의 하단부보다 외부에 위치한다. 도전막(112_1), 도전막(112_2), 및 절연막(110)은 같은 마스크를 가공함으로써 형성할 수 있다. 상술한 구조를 얻기 위해서는, 예를 들어, 도전막(112_2)을 웨트 에칭법에 의하여 가공하고, 도전막(112_1) 및 절연막(110)을 드라이 에칭법에 의하여 가공한다.
트랜지스터(100C)의 구조를 가지면, 산화물 반도체막(108)에 영역(108f)이 형성되는 경우가 있다. 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이, 그리고 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
영역(108f)은 고저항 영역 또는 저저항 영역으로서 기능한다. 고저항 영역은 채널 영역(108i)과 같은 정도의 저항을 가지고, 게이트 전극으로서 기능하는 도전막(112)과 중첩하지 않는다. 영역(108f)이 고저항 영역인 경우, 영역(108f)은 오프셋 영역으로서 기능한다. 트랜지스터(100C)의 온 상태 전류의 저하를 억제하기 위하여, 채널 길이(L) 방향에서 오프셋 영역으로서 기능하는 영역(108f) 각각의 길이를 1㎛ 이하로 할 수 있다.
저저항 영역은 채널 영역(108i)보다 저항이 낮고, 소스 영역(108s) 및 드레인 영역(108d)보다 저항이 높다. 영역(108f)이 저저항 영역인 경우, 영역(108f)은 LDD(lightly doped drain) 영역으로서 기능한다. LDD 영역으로서 기능하는 영역(108f)은 드레인 영역의 전계를 완화시킬 수 있기 때문에, 드레인 영역의 전계에 기인한 트랜지스터의 문턱 전압의 변화가 저감된다.
또한 영역(108f)이 LDD 영역으로서 기능하는 경우에는, 예를 들어, 절연막(116)으로부터 영역(108f)에 질소, 수소, 및 플루오린 중 하나 이상을 공급하거나, 절연막(110) 및 도전막(112_1)을 마스크로서 사용하여 도전막(112_1) 상방으로부터 불순물 원소를 첨가함으로써, 상기 불순물 원소가 도전막(112_1) 및 절연막(110)을 통하여 산화물 반도체막(108)에 첨가되는 것에 의하여 영역(108f)이 형성된다.
도 15의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구(143)를 통하여 도전막(106)에 접속된다.
트랜지스터(100C)의 다른 구성 요소는 상술한 트랜지스터(100A)의 구성 요소와 같고 같은 효과를 가진다.
도 16의 (A) 및 (B)에 도시된 트랜지스터(100D)는 도전막(112)의 층상 구조, 도전막(112)의 형상, 및 절연막(110)의 형상이 트랜지스터(100A)와 상이하다.
트랜지스터(100D)의 도전막(112)은, 절연막(110) 위의 도전막(112_1), 및 도전막(112_1) 위의 도전막(112_2)을 포함한다. 도전막(112_1)의 하단부는 도전막(112_2)의 하단부보다 외부에 위치한다. 또한 절연막(110)의 하단부는 도전막(112_1)의 하단부보다 외부에 위치한다. 도전막(112_1), 도전막(112_2), 및 절연막(110)은 같은 마스크를 가공함으로써 형성할 수 있다. 상술한 구조를 얻기 위해서는, 예를 들어, 도전막(112_2) 및 도전막(112_1)을 웨트 에칭법에 의하여 가공하고, 절연막(110)을 드라이 에칭법에 의하여 가공한다.
트랜지스터(100C)와 같이, 트랜지스터(100D)에서는 산화물 반도체막(108)에 영역(108f)이 형성되는 경우가 있다. 영역(108f)은 채널 영역(108i)과 소스 영역(108s) 사이, 그리고 채널 영역(108i)과 드레인 영역(108d) 사이에 형성된다.
도 16의 (B)에 도시된 바와 같이, 도전막(112_2)은 개구(143)를 통하여 도전막(106)에 접속된다.
트랜지스터(100D)의 다른 구성 요소는 상술한 트랜지스터(100A)의 구성 요소와 같고 같은 효과를 가진다.
<1-6. 트랜지스터의 구조예 3>
다음으로, 도 4의 (A) 내지 (C)에 도시된 트랜지스터(100A)의 구조와 상이한 트랜지스터의 구조에 대하여 도 17의 (A) 및 (B), 도 18의 (A) 및 (B), 도 19의 (A) 및 (B), 도 20의 (A) 및 (B), 그리고 도 21의 (A) 및 (B)를 참조하여 설명한다.
도 17의 (A) 및 (B)는 트랜지스터(100E)의 단면도이다. 도 18의 (A) 및 (B)는 트랜지스터(100F)의 단면도이다. 도 19의 (A) 및 (B)는 트랜지스터(100G)의 단면도이다. 도 20의 (A) 및 (B)는 트랜지스터(100H)의 단면도이다. 도 21의 (A) 및 (B)는 트랜지스터(100J)의 단면도이다. 트랜지스터(100E, 100F, 100G, 100H, 및 100J)의 상면도는 도 4의 (A)의 트랜지스터(100A)의 상면도와 같기 때문에 도시하지 않았다.
트랜지스터(100E, 100F, 100G, 100H, 및 100J)는 산화물 반도체막(108)의 구조가 상술한 트랜지스터(100A)와 상이하다. 다른 구성 요소는 트랜지스터(100A)의 구성 요소와 같고 같은 효과를 가진다.
도 17의 (A) 및 (B)에 도시된 트랜지스터(100E)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1), 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)은 각각 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 3층 구조를 가진다.
도 18의 (A) 및 (B)에 도시된 트랜지스터(100F)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)은 각각 산화물 반도체막(108_2)과 산화물 반도체막(108_3)의 2층 구조를 가진다.
도 19의 (A) 및 (B)에 도시된 트랜지스터(100G)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1), 및 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2)을 포함한다. 채널 영역(108i), 소스 영역(108s), 및 드레인 영역(108d)은 각각 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 2층 구조를 가진다.
도 20의 (A) 및 (B)에 도시된 트랜지스터(100H)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_1), 산화물 반도체막(108_1) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i)은 산화물 반도체막(108_1), 산화물 반도체막(108_2), 및 산화물 반도체막(108_3)의 3층 구조를 가진다. 소스 영역(108s) 및 드레인 영역(108d)은 각각 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 2층 구조를 가진다. 또한 트랜지스터(100H)의 채널 폭(W) 방향의 단면에서는, 산화물 반도체막(108_3)이 산화물 반도체막(108_1) 및 산화물 반도체막(108_2)의 측면을 덮는다.
도 21의 (A) 및 (B)에 도시된 트랜지스터(100J)의 산화물 반도체막(108)은 절연막(104) 위의 산화물 반도체막(108_2), 및 산화물 반도체막(108_2) 위의 산화물 반도체막(108_3)을 포함한다. 채널 영역(108i)은 산화물 반도체막(108_2)과 산화물 반도체막(108_3)의 2층 구조를 가진다. 소스 영역(108s) 및 드레인 영역(108d)은 각각 산화물 반도체막(108_2)의 단층 구조를 가진다. 또한 트랜지스터(100J)의 채널 폭(W) 방향의 단면에서는, 산화물 반도체막(108_3)이 산화물 반도체막(108_2)의 측면을 덮는다.
채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역은 가공에 의하여 대미지를 받기 쉽고, 그 결과 결함(예를 들어, 산소 결손)이 생기거나, 또는 부착된 불순물에 의하여 오염되기 쉽다. 따라서, 채널 영역(108i)이 실질적으로 진성인 경우에도, 인가되는 전계 등의 스트레스가 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역을 활성화시키고 저저항(n형) 영역으로 쉽게 변화시킨다. 또한 채널 영역(108i)의 채널 폭(W) 방향의 측면 또는 그 측면 근방의 영역이 n형 영역이면, n형 영역이 캐리어 경로로서 기능하므로 기생 채널이 형성되는 경우가 있다.
따라서, 트랜지스터(100H) 및 트랜지스터(100J)에서, 채널 영역(108i)은 적층 구조를 가지고, 채널 영역(108i)의 채널 폭(W) 방향의 측면이, 적층된 층 중 하나의 층으로 덮여 있다. 이러한 구조를 가짐으로써, 채널 영역(108i)의 측면 또는 그 근방의 결함을 억제하거나, 채널 영역(108i)의 측면 또는 그 측면 근방의 영역에 대한 불순물의 부착을 저감시킬 수 있다.
[밴드 구조]
여기서, 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)의 밴드 구조, 절연막(104), 산화물 반도체막(108_2 및 108_3), 및 절연막(110)의 밴드 구조, 그리고 절연막(104), 산화물 반도체막(108_1 및 108_2), 및 절연막(110)의 밴드 구조에 대하여 도 22의 (A) 내지 (C)를 참조하여 설명한다. 또한 도 22의 (A) 내지 (C)는 각각 채널 영역(108i)의 밴드 구조이다.
도 22의 (A)는 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 22의 (B)는 절연막(104), 산화물 반도체막(108_2 및 108_3), 및 절연막(110)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 도 22의 (C)는 절연막(104), 산화물 반도체막(108_1 및 108_2), 및 절연막(110)을 포함하는 적층의 두께 방향의 밴드 구조의 예를 나타낸 것이다. 이해하기 쉽게 하기 위하여, 밴드 구조에는 절연막(104), 산화물 반도체막(108_1, 108_2, 및 108_3), 및 절연막(110)의 전도대 하단(E c)을 나타내었다.
도 22의 (A)의 밴드 구조에서는, 절연막(104 및 110) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_1)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_2)으로서 In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_3)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 22의 (B)의 밴드 구조에서는, 절연막(104 및 110) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_2)으로서 In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_3)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 22의 (C)의 밴드 구조에서는, 절연막(104 및 110) 각각으로서 산화 실리콘막을 사용하고, 산화물 반도체막(108_1)으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_2)으로서는 In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용한다.
도 22의 (A)에 도시된 바와 같이, 전도대 하단은 산화물 반도체막(108_1, 108_2, 및 108_3) 사이에서 서서히 변화된다. 도 22의 (B)에 도시된 바와 같이, 전도대 하단은 산화물 반도체막(108_2 및 108_3) 사이에서 서서히 변화된다. 도 22의 (C)에 도시된 바와 같이, 전도대 하단은 산화물 반도체막(108_1 및 108_2) 사이에서 서서히 변화된다. 바꿔 말하면, 전도대 하단은 연속적으로 변화되거나 연속적으로 연결된다. 이러한 밴드 구조를 얻기 위해서는, 산화물 반도체막들(108_1 및 108_2)의 계면 또는 산화물 반도체막들(108_2 및 108_3)의 계면에서, 트랩 중심 또는 재결합 중심 등의 결함 준위를 형성하는 불순물이 존재하지 않는다.
산화물 반도체막들(108_1, 108_2, 및 108_3) 사이에 연속 접합을 형성하기 위해서는, 이 막들을, 로드록 체임버가 제공된 멀티 체임버 퇴적 장치(스퍼터링 장치)를 사용하여 대기에 노출시키지 않고 연속적으로 형성할 필요가 있다.
도 22의 (A), (B), 또는 (C)의 밴드 구조로 함으로써, 산화물 반도체막(108_2)이 웰(well)로서 기능하게 되고, 이 적층 구조를 가지는 트랜지스터에서 채널 영역이 산화물 반도체막(108_2)에 형성된다.
산화물 반도체막(108_1 및 108_3)을 제공함으로써, 산화물 반도체막(108_2)을 결함 준위에서 떨어지게 할 수 있다.
또한 결함 준위는 채널 영역으로서 기능하는 산화물 반도체막(108_2)의 전도대 하단(E c)보다 진공 준위에서 더 멀리 떨어질 수 있어, 전자가 결함 준위에 축적되기 쉽다. 결함 준위에 전자가 축적되면, 전자는 음의 고정 전하가 되어 트랜지스터의 문턱 전압이 양의 방향으로 변동된다. 따라서, 결함 준위는 산화물 반도체막(108_2)의 전도대 하단(E c)보다 진공 준위에 가까운 것이 바람직하다. 이러한 구조는 결함 준위에 전자가 축적되는 것을 억제한다. 결과적으로, 트랜지스터의 온 상태 전류 및 전계 효과 이동도를 높일 수 있다.
산화물 반도체막들(108_1 및 108_3) 각각의 전도대 하단은 산화물 반도체막(108_2)의 전도대 하단보다 진공 준위에 더 가깝다. 산화물 반도체막(108_2)의 전도대 하단과, 산화물 반도체막(108_1 및 108_3) 각각의 전도대 하단 간의 대표적인 차이는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다. 즉, 산화물 반도체막(108_1 및 108_3) 각각의 전자 친화력과 산화물 반도체막(108_2)의 전자 친화력 간의 차이는 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하이다.
이러한 구조에서는, 산화물 반도체막(108_2)이 전류의 주된 경로로서 기능한다. 바꿔 말하면, 산화물 반도체막(108_2)이 채널 영역으로서 기능하고, 산화물 반도체막(108_1 및 108_3)이 산화물 절연막으로서 기능한다. 산화물 반도체막(108_1 및 108_3) 각각은 채널 영역이 형성되는 산화물 반도체막(108_2)의 일부를 구성하는 금속 원소를 하나 이상 포함하는 것이 바람직하다. 이러한 구조로 함으로써, 산화물 반도체막(108_1)과 산화물 반도체막(108_2)의 계면 또는 산화물 반도체막(108_2)과 산화물 반도체막(108_3)의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 이동이 저해되지 않기 때문에 트랜지스터의 전계 효과 이동도가 높아질 수 있다.
산화물 반도체막들(108_1 및 108_3)의 각각이 채널 영역의 일부로서 기능하는 것을 방지하기 위해서는, 산화물 반도체막들(108_1 및 108_3)에 도전율이 충분히 낮은 재료를 사용한다. 그러므로, 이러한 물성 및/또는 기능을 가지기 때문에 산화물 반도체막(108_1 및 108_3)을 산화물 절연막이라고 할 수 있다. 또는, 전자 친화력(진공 준위와 전도대 하단 간의 차이)이 산화물 반도체막(108_2)보다 작고, 산화물 반도체막(108_2)과 전도대 하단에 차분(밴드 오프셋)을 가지는 재료를 산화물 반도체막(108_1 및 108_3)에 사용한다. 또한 드레인 전압의 값으로 인하여 문턱 전압에 차이가 발생되는 것을 억제하기 위해서는, 전도대 하단이 산화물 반도체막(108_2)의 전도대 하단보다 진공 준위에 가까운 재료를 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하는 것이 바람직하다. 예를 들어, 산화물 반도체막(108_2)의 전도대 하단과 산화물 반도체막(108_1 및 108_3) 각각의 전도대 하단 간의 차이는 바람직하게는 0.2eV 이상, 더 바람직하게는 0.5eV 이상이다.
산화물 반도체막(108_1 및 108_3)은 스피넬 결정 구조를 가지지 않는 것이 바람직하다. 이는, 산화물 반도체막(108_1 및 108_3)이 스피넬 결정 구조를 가지면, 스피넬 결정 구조와 다른 영역의 계면에서, 도전막(120a 및 120b)의 구성 원소가 산화물 반도체막(108_2)으로 확산될 수 있기 때문이다. 또한 산화물 반도체막(108_1 및 108_3)의 각각이 후술하는 CAAC-OS막이면, 도전막(120a 및 120b)의 구성 원소, 예를 들어, 구리 원소에 대한 높은 차단성이 얻어질 수 있어 바람직하다.
본 실시형태에서는, 산화물 반도체막(108_1 및 108_3) 각각으로서 In 대 Ga 대 Zn의 원자수비가 1:3:2인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하는 예에 대하여 설명하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 산화물 반도체막(108_1 및 108_3) 각각으로서 In 대 Ga 대 Zn의 원자수비가 1:1:1, 1:1:1.2, 1:3:4, 1:3:6, 1:4:5, 1:5:6, 또는 1:10:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다. 또는, 산화물 반도체막(108_1 및 108_3)으로서 Ga 대 Zn의 원자수비가 10:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하여도 좋다. 산화물 반도체막(108_2)으로서 In 대 Ga 대 Zn의 원자수비가 1:1:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하고, 산화물 반도체막(108_1 및 108_3) 각각으로서 Ga 대 Zn의 원자수비가 10:1인 금속 산화물 타깃을 사용하여 형성되는 산화물 반도체막을 사용하면, 산화물 반도체막(108_2)의 전도대 하단과, 산화물 반도체막(108_1 또는 108_3)의 전도대 하단 간의 차이를 0.6eV 이상으로 할 수 있기 때문에 적합하다.
In 대 Ga 대 Zn의 원자수비가 1:1:1인 금속 산화물 타깃을 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하면, 산화물 반도체막(108_1 및 108_3)에서 In 대 Ga 대 Zn의 원자수비가 1:β1:β2(0<β1≤2, 0<β2≤2)가 될 수 있다. In 대 Ga 대 Zn의 원자수비가 1:3:4인 금속 산화물 타깃을 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하면, 산화물 반도체막(108_1 및 108_3)에서 In 대 Ga 대 Zn의 원자수비가 1:β3:β4(1≤β3≤5, 2≤β4≤6)가 될 수 있다. In 대 Ga 대 Zn의 원자수비가 1:3:6인 금속 산화물 타깃을 사용하여 산화물 반도체막(108_1 및 108_3)을 형성하면, 산화물 반도체막(108_1 및 108_3)에서 In 대 Ga 대 Zn의 원자수비가 1:β5:β6(1≤β5≤5, 4≤β6≤8)이 될 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 산화물 반도체막의 조성 및 구조 등에 대하여 도 23의 (A) 내지 (C), 도 24, 도 25, 도 26의 (A) 내지 (C), 도 27의 (A) 내지 (C), 도 28의 (A) 내지 (C), 도 29의 (A) 내지 (C), 도 30의 (A) 내지 (C), 도 31의 (A) 내지 (C), 도 32의 (A) 및 (B), 도 33, 도 34, 도 35의 (A1) 내지 (C2), 도 36, 도 37의 (A1) 내지 (C2), 그리고 도 38의 (A) 내지 (C)를 참조하여 설명한다.
<2-1. 산화물 반도체막의 조성>
우선, 산화물 반도체막의 조성에 대하여 설명한다.
산화물 반도체막은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등에서 선택된 하나 이상의 원소가 포함되어도 좋다.
여기서, 산화물 반도체막이 인듐, 원소 M, 및 아연을 포함하는 경우를 생각한다. 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등이다. 또는, 원소 M은 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등으로 할 수 있다. 또한 원소 M으로서, 상술한 원소를 2개 이상 조합하여 사용하여도 좋다.
우선, 도 23의 (A) 내지 (C)를 참조하여 본 발명의 일 형태에 따른 산화물 반도체막에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한 산소 원자의 비율은 나타내지 않았다. 산화물 반도체막에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 항을 각각 [In], [M], 및 [Zn]으로 나타내었다.
도 23의 (A) 내지 (C)에서, 파선은 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):1(-1≤α≤1)인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):2인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):3인 라인, 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):4인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 (1+α):(1-α):5인 라인을 나타낸다.
일점쇄선은 원자수비 [In]:[M]:[Zn]이 1:1:β(β≥0)인 라인, 원자수비 [In]:[M]:[Zn]이 1:2:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:3:β인 라인, 원자수비 [In]:[M]:[Zn]이 1:4:β인 라인, 원자수비 [In]:[M]:[Zn]이 2:1:β인 라인, 그리고 원자수비 [In]:[M]:[Zn]이 5:1:β인 라인을 나타낸다.
일점쇄선은 원자수비 [In]:[M]:[Zn]=(1+γ):2:(1-γ)(-1≤γ≤1)을 나타내는 라인이다. [In]:[M]:[Zn]=0:2:1의 원자수비 또는 그 근방의 원자수비를 가지는 도 23의 (A) 내지 (C)에 나타낸 산화물 반도체막은 스피넬 결정 구조를 가지기 쉽다.
도 23의 (A) 및 (B)는 본 발명의 일 형태의 산화물 반도체막에 포함되는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 예를 나타낸 것이다.
도 24는 원자수비 [In]:[M]:[Zn]이 1:1:1인 InMZnO4의 결정 구조의 예를 나타낸 것이다. 도 24에 나타낸 결정 구조는 b축에 평행한 방향에서 관찰한 InMZnO4이다. 또한 도 24에서 M, Zn, 및 산소를 포함하는 층(이하, 이 층을 "(M, Zn)층"이라고 함)에서의 금속 원소는 원소 M 또는 아연을 나타낸다. 이 경우, 원소 M의 비율은 아연의 비율과 같다. 원소 M 및 아연은 서로 치환할 수 있고, 이들의 배열은 불규칙하다.
InMZnO4는 층상의 결정 구조(층상 구조라고도 함)를 가지고, 도 24에 나타낸 바와 같이 원소 M, 아연, 및 산소를 포함하는 (M, Zn)층 2개 걸러 인듐 및 산소를 포함하는 층(이하, In층이라고 함) 하나를 포함한다.
인듐 및 원소 M은 서로 치환할 수 있다. 따라서, (M, Zn)층의 원소 M이 인듐과 치환되면, 상기 층을 (In, M, Zn)층이라고 할 수도 있다. 이러한 경우, (In, M, Zn)층 2개 걸러 In층 하나를 포함하는 층상 구조가 얻어진다.
원자수비 [In]:[M]:[Zn]이 1:1:2인 산화물은, (M, Zn)층 3개 걸러 In층 하나를 포함하는 층상 구조를 가진다. 바꿔 말하면, [Zn]이 [In] 및 [M]보다 높으면, 산화물이 결정화될 때 In층에 대한 (M, Zn)층의 비율이 높아진다.
또한 산화물에서 In층 하나에 대한 (M, Zn)층의 개수가 정수(整數)가 아닌 경우, 산화물은 In층 하나에 대한 (M, Zn)층의 개수가 정수인 복수종의 층상 구조를 가지는 경우가 있다. 예를 들어, [In]:[M]:[Zn]=1:1:1.5인 경우, 산화물은 (M, Zn)층 2개 걸러 In층 하나를 포함하는 층상 구조 및 (M, Zn)층 3개 걸러 In층 하나를 포함하는 층상 구조가 혼합된 구조를 가지는 경우가 있다.
예를 들어, 산화물을 스퍼터링 장치를 사용하여 형성하는 경우, 타깃의 원자수비에서 벗어난 원자수비를 가지는 막이 형성된다. 특히, 퇴적 시의 기판 온도에 따라서는 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다.
산화물에는 복수의 상(phase)(예를 들어, 2상 또는 3상)이 존재하는 경우가 있다. 예를 들어, 0:2:1에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 스피넬 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 또한 1:0:0에 가까운 원자수비 [In]:[M]:[Zn]을 가지면, 빅스비아이트(bixbyite) 결정 구조와 층상 결정 구조의 2상이 존재하기 쉽다. 산화물에 복수의 상이 존재하는 경우, 다른 결정 구조들 사이에 결정립계가 형성되는 경우가 있다.
또한 높은 비율로 인듐을 포함하는 산화물은 높은 캐리어 이동도(전자 이동도)를 가질 수 있다.
한편, 산화물 내의 인듐의 함유량 및 아연의 함유량이 낮아지면, 캐리어 이동도가 낮아진다. 따라서, [In]:[M]:[Zn]=0:1:0 및 그 근방의 원자수비(예를 들어, 도 23의 (C)의 영역 C)를 가지면, 절연성이 좋아진다.
따라서, 본 발명의 일 형태의 산화물은 도 23의 (A)의 영역 A로 나타내어지는 원자수비를 가지는 것이 바람직하다. 상기 원자수비를 가짐으로써, 캐리어 이동도가 높고 결정립계가 적은 적층 구조를 쉽게 얻을 수 있다.
도 23의 (B)의 영역 B는 [In]:[M]:[Zn]=4:2:3 내지 4:2:4.1 및 그 근방의 원자수비를 나타낸다. 상기 근방에는 [In]:[M]:[Zn]=5:3:4의 원자수비가 포함된다. 영역 B로 나타내어지는 원자수비를 가지는 산화물은 특히 결정성이 높고 캐리어 이동도가 높은 우수한 산화물이다.
산화물 반도체막이 In-M-Zn 산화물인 경우, In-M-Zn 산화물의 막 형성에 사용되는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1, 및 In:M:Zn=5:1:7이 바람직하다. 또한 형성된 산화물 반도체막에서의 금속 원소의 원자수비는 상기 스퍼터링 타깃에서의 금속 원소의 원자수비로부터 약 ±40%의 범위 내에서 변동될 수 있다. 예를 들어, In 대 Ga 대 Zn의 원자수비가 4:2:4.1인 스퍼터링 타깃을 사용하면, 형성된 산화물 반도체막에서의 In 대 Ga 대 Zn의 원자수비는 4:2:3 또는 4:2:3 근방인 경우가 있다.
본 명세서 등에서, "근방"이란 금속 원소 M의 원자의 비율에 대하여 ±1, 바람직하게는 ±0.5의 범위를 의미한다. 예를 들어, 산화물 반도체막이 In:Ga:Zn=4:2:3 근방의 조성을 가지는 경우, Ga의 비율이 1 이상 3 이하(1≤Ga≤3)이고 Zn의 비율이 2 이상 4 이하(2≤Zn≤4), 바람직하게는 Ga의 비율이 1.5 이상 2.5 이하(1.5≤Ga≤2.5)이고 Zn의 비율이 2 이상 4 이하(2≤Zn≤4)이다.
산화물 반도체막이 층상 구조를 형성하는 조건은 원자수비에 의하여 일의적으로 결정되지 않는다. 원자수비 간에서 층상 구조를 형성하는 데 어려움의 차이가 있다. 같은 원자수비를 가지더라도, 층상 구조가 형성되는지 여부는 형성 조건에 따른다. 따라서, 도시된 영역은 각각 산화물 반도체막이 층상 구조를 가지는 원자수비를 나타내고, 영역 A 내지 C의 경계는 명확하지 않다.
<2-2. 산화물 반도체막의 캐리어 밀도>
다음으로, 산화물 반도체막의 캐리어 밀도에 대하여 아래에서 설명한다.
산화물 반도체막의 캐리어 밀도에 영향을 미치는 인자의 예에는 산화물 반도체막 내의 산소 결손(VO) 및 불순물이 포함된다.
산화물 반도체막 내의 산소 결손의 양이 많아지면, 수소가 상기 산소 결손과 결합될 때(이 상태를 VOH라고도 함) 결함 준위 밀도가 증가된다. 산화물 반도체막 내의 불순물의 양이 증가되어도 결함 준위 밀도가 증가된다. 따라서, 산화물 반도체막 내의 결함 준위 밀도를 제어함으로써, 산화물 반도체막의 캐리어 밀도를 제어할 수 있다.
채널 영역에 산화물 반도체막을 사용한 트랜지스터에 대하여 아래에서 설명한다.
트랜지스터의 문턱 전압의 음 방향으로의 변동을 억제하거나 트랜지스터의 오프 상태 전류를 저감시키기 위해서는, 산화물 반도체막의 캐리어 밀도를 저감시키는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 저감시키기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감시켜 결함 준위 밀도를 저감시킬 수 있다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 상태를 고순도 진성 또는 실질적으로 고순도 진성 상태라고 한다. 고순도 진성의 산화물 반도체막의 캐리어 밀도는 8×1015㎝-3 미만, 바람직하게는 1×1011㎝-3 미만, 더 바람직하게는 1×1010㎝-3 미만이고 1×10-9㎝-3 이상이다.
한편, 트랜지스터의 온 상태 전류를 향상시키거나 트랜지스터의 전계 효과 이동도를 향상시키기 위해서는, 산화물 반도체막의 캐리어 밀도를 증가시키는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 증가시키기 위해서는, 산화물 반도체막 내의 불순물 농도 또는 결함 준위 밀도를 약간 증가시킨다. 또는, 산화물 반도체막의 밴드 갭을 좁히는 것이 바람직하다. 예를 들어, 트랜지스터의 I d-V g 특성에서 양호한 온/오프비가 얻어지는 범위에 있어서 불순물 농도가 약간 높거나 결함 준위 밀도가 약간 높은 산화물 반도체막을 실질적으로 진성으로 간주할 수 있다. 또한 전자 친화력이 높으므로 밴드 갭이 좁아져 열적으로 여기된 전자(캐리어)의 밀도가 증가된 산화물 반도체막을 실질적으로 진성으로 간주할 수 있다. 또한 전자 친화력이 더 높은 산화물 반도체막을 사용한 트랜지스터는 문턱 전압이 더 낮아진다.
실질적으로 진성의 산화물 반도체막의 캐리어 밀도는 1×105㎝-3 이상 1×1018㎝-3 미만이 바람직하고, 1×107㎝-3 이상 1×1017㎝-3 이하가 더 바람직하고, 1×109㎝-3 이상 5×1016㎝-3 이하가 더욱 바람직하고, 1×1010㎝-3 이상 1×1016㎝-3 이하가 더욱더 바람직하고, 1×1011㎝-3 이상 1×1015㎝-3 이하가 보다 바람직하다.
실질적으로 진성의 산화물 반도체막을 사용하면 트랜지스터의 신뢰성이 향상되는 경우가 있다. 여기서는, 채널 영역에 산화물 반도체막을 사용하는 트랜지스터의 신뢰성이 향상되는 이유에 대하여 도 25를 참조하여 설명한다. 도 25는 채널 영역에 산화물 반도체막을 사용한 트랜지스터의 에너지 밴드도이다.
도 25에서, GE, GI, OS, 및 SD는 각각 게이트 전극, 게이트 절연막, 산화물 반도체막, 및 소스/드레인 전극을 가리킨다. 바꿔 말하면, 도 25는 게이트 전극, 게이트 절연막, 산화물 반도체막, 및 산화물 반도체막과 접하는 소스/드레인 전극의 에너지 밴드의 예를 나타낸 것이다.
도 25에서는, 산화 실리콘막 및 In-Ga-Zn 산화물을 각각 게이트 절연막 및 산화물 반도체막으로서 사용한다. 산화 실리콘막에 형성될 수 있는 결함의 전이 레벨(εf)은 게이트 절연막의 전도대 하단에서 약 3.1eV 떨어진 위치에 형성되는 것으로 상정된다. 또한 게이트 전압(V g)이 30V일 때의 산화물 반도체막과 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는, 게이트 절연막의 전도대 하단에서 약 3.6eV 떨어진 위치에 형성되는 것으로 상정된다. 또한 산화 실리콘막의 페르미 준위는 게이트 전압에 따라 변화된다. 예를 들어, 게이트 전압이 높아지면, 산화물 반도체막과 산화 실리콘막의 계면에서의 산화 실리콘막의 페르미 준위(Ef)는 낮아진다. 도 25의 백색 동그라미 및 x는 각각 전자(캐리어) 및 산화 실리콘막 내의 결함 준위를 나타낸다.
도 25에 나타낸 바와 같이, 게이트 전압이 인가되는 동안 캐리어의 열 여기가 일어나면, 결함 준위(도면에서 x)에 의하여 캐리어가 트랩되고, 결함 준위의 각 전하 상태가 양("+")으로부터 중성("0")으로 변화된다. 바꿔 말하면, 산화 실리콘막의 페르미 준위(Ef)에 열 여기 에너지를 가하여 얻은 값이 결함의 전이 레벨(εf)보다 커지는 경우, 산화 실리콘막 내의 결함 준위의 전하 상태는 양으로부터 중성으로 변화되기 때문에, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
전자 친화력이 상이한 산화물 반도체막을 사용하면, 게이트 절연막과 산화물 반도체막의 계면의 페르미 준위가 변화되는 경우가 있다. 전자 친화력이 더 큰 산화물 반도체막을 사용하면, 게이트 절연막과 산화물 반도체막의 계면 또는 이 계면의 근방에서 게이트 절연막의 전도대 하단이 상대적으로 높아진다. 이 경우, 게이트 절연막에 형성될 수 있는 결함 준위(도 25에서 x)도 상대적으로 높아지기 때문에, 게이트 절연막의 페르미 준위와 산화물 반도체막의 페르미 준위의 에너지 차가 커진다. 이 에너지 차가 커짐으로써, 게이트 절연막에 트랩되는 전하량이 저감된다. 예를 들어, 산화 실리콘막에 형성될 수 있는 결함 준위의 전하 상태의 변화가 작아지기 때문에, GBT(gate bias temperature) 스트레스에 의한 트랜지스터의 문턱 전압의 변화를 줄일 수 있다.
또한 산화물 반도체막을 트랜지스터의 채널 영역에 사용하면, 결정립계에서의 캐리어 산란 등을 저감시킬 수 있어, 트랜지스터는 높은 전계 효과 이동도를 가질 수 있다. 또한 트랜지스터는 높은 신뢰성을 가질 수 있다.
산화물 반도체막의 결함 준위에 의하여 트랩된 전하는 방출되는 데 긴 시간이 걸리고, 고정 전하처럼 작용할 수 있다. 따라서, 결함 준위 밀도가 높은 산화물 반도체막에 채널 영역이 형성된 트랜지스터는 전기 특성이 불안정해질 수 있다.
트랜지스터의 안정적인 전기 특성을 얻기 위해서는, 산화물 반도체막 내의 불순물 농도를 저감시키는 것이 효과적이다. 산화물 반도체막 내의 불순물 농도를 저감시키기 위해서는, 산화물 반도체막에 인접한 막 내의 불순물 농도를 저감시키는 것이 바람직하다. 불순물의 예로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 및 실리콘 등이 있다.
여기서, 산화물 반도체막에서의 불순물의 영향에 대하여 설명한다.
14족 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체막에 포함되면, 결함 준위가 형성된다. 따라서, 산화물 반도체막 내, 그리고 산화물 반도체막과의 계면 근방에서의 실리콘 또는 탄소의 농도(SIMS(secondary ion mass spectrometry)에 의하여 측정됨)를 2×1018atoms/㎤ 이하, 바람직하게는 2×1017atoms/㎤ 이하로 한다.
산화물 반도체막이 알칼리 금속 또는 알칼리 토금속을 포함하면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함된 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/㎤ 이하, 바람직하게는 2×1016atoms/㎤ 이하로 한다.
산화물 반도체막에 포함되는 수소는 금속 원자와 결합되는 산소와 반응하여 물이 되기 때문에, 산소 결손을 발생시키는 경우가 있다. 산소 결손에 수소가 들어가는 것으로 인하여, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 또한 수소의 일부가, 금속 원자와 결합된 산소와 결합됨으로써, 캐리어로서 기능하는 전자가 생성되는 경우가 있다. 따라서, 수소가 포함된 산화물 반도체막을 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 따라서, 산화물 반도체막 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, SIMS에 의하여 측정되는 산화물 반도체막의 수소 농도를 1×1020atoms/㎤ 미만, 바람직하게는 1×1019atoms/㎤ 미만, 더 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 한다.
불순물 농도가 충분히 저감된 산화물 반도체막을 트랜지스터의 채널 형성 영역에 사용하면, 트랜지스터는 안정된 전기 특성을 가질 수 있다.
산화물 반도체막의 에너지 갭은 2eV 이상 또는 2.5eV 이상인 것이 바람직하다.
산화물 반도체막의 두께는 3㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 100㎚ 이하, 더 바람직하게는 3㎚ 이상 60㎚ 이하이다.
<2-3. 산화물 반도체의 구조>
다음으로, 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 비단결정 산화물 반도체로 분류된다. 비단결정 산화물 반도체의 예에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체가 포함된다.
다른 관점에서는, 산화물 반도체는 비정질 산화물 반도체와 결정성 산화물 반도체로 분류된다. 결정성 산화물 반도체의 예에는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS가 포함된다.
비정질 구조는 일반적으로, 등방적이고 불균질 구조를 가지지 않고, 준안정 상태에 있고 원자 배치가 고정되어 있지 않고, 결합 각도가 유연하고, 단거리 질서를 가지지만 장거리 질서를 가지지 않는 등으로 생각되고 있다.
바꿔 말하면, 안정된 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체로 간주할 수는 없다. 또한 등방적이지 않은 산화물 반도체(예를 들어, 미소한 영역에서 주기 구조를 가지는 산화물 반도체)를 완전한 비정질 산화물 반도체로 간주할 수는 없다. 한편, 등방적이지 않은 a-like OS는 공동(void)을 포함하는 불안정한 구조이다. 불안정하기 때문에, a-like OS는 비정질 산화물 반도체와 비슷한 물성을 가진다.
[CAAC-OS]
먼저, CAAC-OS에 대하여 설명한다.
CAAC-OS는 산화물 반도체 중 하나이고, c축 배향된 복수의 결정부(펠릿이라고도 함)를 가진다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 불순물의 침입 또는 결함의 생성 등은 산화물 반도체의 결정성을 저하시키는 경우가 있다. 이는, CAAC-OS에서의 불순물이 적고 결함(예를 들어, 산소 결손)이 적다는 것을 의미한다.
또한 불순물이란 수소, 탄소, 실리콘, 또는 전이 금속(transition metal) 원소 등 산화물 반도체의 주성분 외의 원소를 의미한다. 예를 들어, 산화물 반도체의 일부를 구성하는 금속 원소보다 강한 산소에 대한 결합력을 가지는 원소(예를 들어 실리콘)는 산화물 반도체로부터 산소를 추출하고, 이에 따라 산화물 반도체의 원자 배열이 흐트러지거나 결정성이 저하된다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 큰 원자 반경(또는 분자 반경)을 가지기 때문에, 산화물 반도체의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다.
[nc-OS]
다음으로, nc-OS에 대하여 설명한다.
XRD에 의한 nc-OS의 분석에 대하여 설명한다. nc-OS의 구조를 out-of-plane법에 의하여 분석하면 배향을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향을 가지지 않는다.
nc-OS는 비정질 산화물 반도체보다 높은 규칙성을 가지는 산화물 반도체이다. 따라서, nc-OS는 a-like OS 및 비정질 산화물 반도체보다 결함 준위 밀도가 낮다. 또한 nc-OS에서 상이한 펠릿들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS는 CAAC-OS보다 결함 준위 밀도가 높은 경우가 있다.
[a-like OS]
a-like OS는 nc-OS의 구조와 비정질 산화물 반도체의 구조의 중간의 구조를 가진다.
a-like OS는 공동 또는 저밀도 영역을 포함한다. a-like OS는 공동을 포함하기 때문에 불안정한 구조를 가진다.
a-like OS는 공동을 포함하기 때문에 nc-OS 및 CAAC-OS보다 밀도가 낮다. 구체적으로, a-like OS의 밀도는 동일한 조성을 가지는 단결정 산화물 반도체의 밀도의 78.6% 이상 92.3% 미만이다. nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 같은 조성을 가지는 단결정 산화물 반도체의 밀도의 92.3% 이상 100% 미만이다. 단결정 산화물 반도체의 밀도의 78% 미만의 밀도를 가지는 산화물 반도체는 퇴적하기 어렵다.
예를 들어 In 대 Ga 대 Zn의 원자수비가 1:1:1인 산화물 반도체의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 밀도는 6.357g/㎤이다. 따라서 In 대 Ga 대 Zn의 원자수비가 1:1:1인 산화물 반도체의 경우, a-like OS의 밀도는 예를 들어 5.0g/㎤ 이상 5.9g/㎤ 미만이다. In 대 Ga 대 Zn의 원자수비가 1:1:1인 산화물 반도체의 경우, nc-OS의 밀도 및 CAAC-OS의 밀도는 각각 예를 들어 5.9g/㎤ 이상 6.3g/㎤ 미만이다.
특정의 조성을 가지는 산화물 반도체가 단결정 상태로 존재하지 않는 경우에는, 조성이 상이한 단결정 산화물 반도체들을 적절한 비율로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체의 밀도와 동등한 밀도를 계산할 수 있다. 원하는 조성을 가지는 단결정 산화물 반도체의 밀도는, 조성이 상이한 단결정 산화물 반도체들의 조합비에 대하여 가중 평균을 사용하여 계산할 수 있다. 다만, 밀도를 계산하기 위해서는 가능한 한 적은 종류의 단결정 산화물 반도체를 사용하는 것이 바람직하다.
상술한 바와 같이, 산화물 반도체는 다양한 구조 및 다양한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체막에서는, 비정질 산화물 반도체, a-like OS, nc-OS, 및 CAAC-OS 중 2개 이상이 혼합되어도 좋다. 이러한 경우의 예에 대하여 아래에서 설명한다.
본 발명의 일 형태의 산화물 반도체막은 2종류의 결정부를 포함할 수 있다. 즉, 이 산화물 반도체막에서는 2종류의 결정부가 혼재한다. 한쪽은 두께 방향(막의 면 방향, 또는 형성면 또는 막 표면에 수직인 방향이라고도 함)으로 배향을 가지는 결정부(제 1 결정부라고도 함), 즉 c축 배향을 가지는 결정부이다. 다른 쪽은 c축 배향을 가지지 않고 랜덤 배향을 가지는 결정부(제 2 결정부라고도 함)이다.
간략화를 위하여, c축 배향을 가지는 제 1 결정부 및 c축 배향을 가지지 않는 제 2 결정부의 두 가지 카테고리로 결정부를 나누지만, 결정성 및 결정 크기 등에 큰 차이가 없기 때문에, 제 1 결정부와 제 2 결정부를 서로 구별할 수 없는 경우가 있다. 즉, 본 발명의 일 형태의 산화물 반도체막은 제 1 결정부와 제 2 결정부 간의 구분 없이 설명할 수도 있다.
예를 들어 본 발명의 일 형태의 산화물 반도체막은 복수의 결정부를 포함하고, 이들 결정부 중 적어도 하나가 c축 배향을 가져도 좋다. 또한 막 내에 존재하는 결정부에서, c축 배향을 가지지 않는 결정부의 비율이 c축 배향을 가지는 결정부의 비율보다 높아도 좋다. 예를 들어, 본 발명의 일 형태인 산화물 반도체막의 두께 방향의 단면의 투과형 전자 현미경 이미지에서, 복수의 결정부가 관찰되고, c축 배향을 가지지 않는 제 2 결정부가 c축 배향을 가지는 제 1 결정부보다 높은 비율로 관찰되는 경우가 있다. 바꿔 말하면, 본 발명의 일 형태의 산화물 반도체막은 c축 배향을 가지지 않는 제 2 결정부의 비율이 높다.
산화물 반도체막에서 c축 배향을 가지지 않는 제 2 결정부의 비율이 높은 경우, 다음 효과를 얻을 수 있다.
산화물 반도체막 근방에 충분한 산소의 공급원이 제공되는 경우, c축 배향을 가지지 않는 제 2 결정부는 산소의 확산 경로로서 기능할 수 있다. 따라서, 산화물 반도체막 근방에 충분한 산소의 공급원이 제공되는 경우, c축 배향을 가지지 않는 제 2 결정부를 통하여 c축 배향을 가지는 제 1 결정부에 공급원으로부터 산소를 공급할 수 있다. 따라서, 산화물 반도체막의 산소 결손의 양을 저감할 수 있다. 이러한 산화물 반도체막을 트랜지스터의 반도체막으로서 사용하면, 높은 신뢰성 및 높은 전계 효과 이동도를 얻을 수 있다.
제 1 결정부에서는, 특정한 결정면이 두께 방향으로 정렬된다. 따라서, 제 1 결정부를 포함하는 산화물 반도체막의 상면에 대략 수직인 방향으로 X선 회절(XRD: X-ray diffraction) 측정을 수행하면, 소정의 회절각(2θ)에 상기 제 1 결정부에서 유래하는 회절 피크가 관찰된다. 그러나, 산화물 반도체막이 제 1 결정부를 포함하는 경우에도, 지지 기판으로 인한 x선 산란 또는 백그라운드의 상승에 의하여 회절 피크가 충분히 관찰되지 않는 경우가 있다. 또한 산화물 반도체막 내의 제 1 결정부의 비율이 높아질수록 회절 피크가 높아지기 때문에, 회절 피크의 높이(강도)는 산화물 반도체막의 결정성의 지표가 될 수 있다.
산화물 반도체막의 결정성을 평가하는 방법의 예로서, 전자 회절을 들 수 있다. 예를 들어, 본 발명의 일 형태의 산화물 반도체막의 단면에 전자 회절 측정을 수행하고 전자 회절 패턴을 관찰하는 경우, 제 1 결정부에서 유래한 회절 스폿을 포함하는 제 1 영역 및 제 2 결정부에서 유래한 회절 스폿을 포함하는 제 2 영역이 관찰된다.
제 1 결정부에서 유래한 회절 스폿을 포함하는 제 1 영역은 c축 배향을 가지는 결정부에서 유래한다. 제 2 결정부에서 유래한 회절 스폿을 포함하는 제 2 영역은 배향을 가지지 않는 결정부 또는 랜덤 배향을 가지는 결정부에서 유래한다. 따라서, 전자빔의 직경, 즉 관찰되는 영역의 면적에 따라 상이한 패턴이 관찰되는 경우가 있다. 또한 본 명세서 등에서, 직경이 1㎚φ 내지 100㎚φ인 전자빔을 가지는 전자 회절을 나노빔 전자 회절(NBED: nanobeam electron diffraction)이라고 한다.
또한 본 발명의 일 형태의 산화물 반도체막의 결정성은 NBED와 다른 방법으로 평가하여도 좋다. 산화물 반도체막의 결정성을 평가하기 위한 방법의 예로서는, 전자 회절, x선 회절, 및 중성자 회절 등을 들 수 있다. 전자 회절 중에서, 상술한 NBED에 더하여, 투과형 전자 현미경(TEM: transmission electron microscopy), 주사형 전자 현미경(SEM: scanning electron microscopy), 수렴성 빔 전자 회절(CBED: convergent beam electron diffraction), 및 제한 시야 전자 회절(SAED: selected-area electron diffraction) 등을 바람직하게 사용할 수 있다.
NBED에서, 직경이 큰 전자빔(예를 들어 25㎚φ 이상 100㎚φ 이하, 또는 50㎚φ 이상 100㎚φ 이하)을 사용하여 얻어지는 나노빔 전자 회절 패턴에서는 링 형상의 패턴이 관찰된다. 이 링 형상의 패턴은 반경 방향으로 휘도 분포를 가지는 경우가 있다. 한편, 직경이 충분히 작은 전자빔(예를 들어 1㎚φ 이상 10㎚φ 이하)을 사용하여 얻어지는 NBED의 전자 회절 패턴에서는, 링 형상의 패턴의 위치에 원주 방향(θ 방향이라고도 함)으로 분포된 복수의 스폿이 관찰된다. 즉, 직경이 큰 전자빔을 사용하여 얻어지는 링 형상의 패턴이 상기 복수의 스폿의 집합체로부터 형성된다.
<2-4. 산화물 반도체막의 결정성 평가>
산화물 반도체막을 각각 포함하는 3개의 시료(시료 X1 내지 시료 X3)를 제작하고 이들 시료 각각의 결정성을 평가하였다. 상이한 조건에서 3종류의 산화물 반도체막을 형성하였다. 우선, 시료 X1 내지 시료 X3의 제작 방법에 대하여 설명한다.
[시료 X1]
시료 X1은 두께 약 100㎚의 산화물 반도체막이 유리 기판 위에 형성된 시료이다. 이 산화물 반도체막은 인듐, 갈륨, 및 아연을 포함한다. 시료 X1에 사용되는 산화물 반도체막은, 기판 온도를 170℃로 하고, 유량 140sccm의 아르곤 가스 및 유량 60sccm의 산소 가스를 스퍼터링 장치의 체임버에 도입하고, 압력을 0.6Pa로 하고, 인듐, 갈륨, 및 아연을 포함하는 금속 산화물 타깃(원자수비 In:Ga:Zn=4:2:4.1)에 2.5kW의 AC 전력을 인가한 조건에서 형성하였다. 또한 시료 X1의 형성 조건의 산소 유량비는 30%로 하였다.
[시료 X2]
시료 X2는 두께 약 100㎚의 산화물 반도체막이 유리 기판 위에 형성된 시료이다. 시료 X2에 사용되는 산화물 반도체막은, 기판 온도를 130℃로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버에 도입한 조건에서 형성하였다. 시료 X2의 형성 조건의 산소 유량비는 10%로 하였다. 또한 기판 온도 및 산소 유량비 이외의 조건은 시료 X1과 같다.
[시료 X3]
시료 X3은 두께 약 100㎚의 산화물 반도체막이 유리 기판 위에 형성된 시료이다. 시료 X3에 사용되는 산화물 반도체막은, 기판 온도를 실온(R.T.)으로 하고, 유량 180sccm의 아르곤 가스 및 유량 20sccm의 산소 가스를 스퍼터링 장치의 체임버에 도입한 조건에서 형성하였다. 시료 X3의 형성 조건의 산소 유량비는 10%로 하였다. 또한 기판 온도 및 산소 유량비 이외의 조건은 시료 X1과 같다.
시료 X1 내지 시료 X3의 형성 조건을 표 2에 나타내었다.
[표 2]
Figure pct00014
다음으로, 시료 X1 내지 시료 X3의 결정성을 평가하였다. 본 실시형태에서는, 결정성을 평가하기 위하여 단면 TEM 관찰, XRD 측정, 및 전자 회절을 수행하였다.
[단면 TEM 관찰]
도 26의 (A) 내지 (C), 도 27의 (A) 내지 (C), 및 도 28의 (A) 내지 (C)는 시료 X1 내지 시료 X3의 단면 TEM 관찰의 결과를 나타낸 것이다. 도 26의 (A) 및 (B)는 시료 X1의 단면 TEM 이미지이다. 도 27의 (A) 및 (B)는 시료 X2의 단면 TEM 이미지이다. 도 28의 (A) 및 (B)는 시료 X3의 단면 TEM 이미지이다.
도 26의 (C), 도 27의 (C), 및 도 28의 (C)는 각각, 시료 X1, 시료 X2, 및 시료 X3의 단면 고분해능 투과형 전자 현미경(HR-TEM: high resolution transmission electron microscope) 이미지이다. 단면 HR-TEM 이미지는 구면 수차 보정(spherical aberration corrector) 기능을 사용하여 얻어도 좋다. 구면 수차 보정 기능을 사용하여 얻어진 고분해능 TEM 이미지를 특히 Cs 보정 고분해능 TEM 이미지라고 한다. Cs 보정 고분해능 TEM 이미지는 예를 들어 JEOL Ltd. 제조의 원자 분해능 분석 전자 현미경 JEM-ARM200F를 사용하여 관찰할 수 있다.
도 26의 (A) 내지 (C) 및 도 27의 (A) 내지 (C)에 나타낸 바와 같이, 두께 방향으로 원자가 층상으로 정렬된 결정부가 시료 X1 및 시료 X2에서 관찰된다. 특히 HR-TEM 이미지에서, 원자가 층상으로 정렬된 결정부가 관찰되기 쉽다. 도 28의 (A) 내지 (C)에 나타낸 바와 같이, 두께 방향으로 원자가 층상으로 정렬된 상태는 시료 X3에서는 관찰되기 어렵다.
[XRD 측정]
다음으로, 시료의 XRD 측정 결과에 대하여 설명한다.
도 29의 (A), 도 30의 (A), 도 31의 (A)는 각각, 시료 X1, 시료 X2, 및 시료 X3의 XRD 측정 결과를 나타낸 것이다.
out-of-plane법의 한 종류인 분말법(θ-2θ법이라고도 함)에 의하여 XRD 측정을 수행하였다. 또한 θ-2θ법에서 X선 회절 강도는, X선의 입사각을 변경하고 X선원을 마주 보는 검출기의 각도를 입사각과 같게 하면서 측정한다. 또한 GIXRD(grazing-incidence XRD)법(박막법 또는 Seemann-Bohlin법이라고도 함)을 사용하여도 좋다. GIXRD법은, 검출기의 가변 각도를 이용하여 막 표면에서 약 0.40°의 각도에서 X선을 입사시키는, X선 회절 강도를 측정하기 위한 out-of-plane법의 한 종류이다. 도 29의 (A), 도 30의 (A), 도 31의 (A)에서 세로축은 임의 단위의 회절 강도를 나타내고 가로축은 각도 2θ를 나타낸다.
도 29의 (A) 및 도 30의 (A)에 나타낸 바와 같이, 시료 X1 및 시료 X2 각각에서 회절 강도의 피크는 2θ=31° 부근에 관찰된다. 한편, 도 31의 (A)에 나타낸 바와 같이, 시료 X3에서는 2θ=31° 부근의 회절 강도의 피크가 관찰되기 어렵다. 또는, 2θ=31° 부근의 회절 강도의 피크가 매우 작거나 존재하지 않는다.
회절 강도의 피크가 관찰된 회절각(2θ=31° 부근)은, 단결정 InGaZnO4의 구조 모델의 (009)면의 회절각과 일치한다. 따라서, 상술한 피크는, 시료 X1 및 시료 X2 각각은 c축이 두께 방향으로 정렬된 결정부(이하, c축 배향을 가지는 결정부 또는 제 1 결정부라고도 함)를 포함한다는 것을 시사한다. 또한 시료 X3에 c축 배향을 가지는 결정부가 포함되는지 여부를 XRD 측정에 의하여 판단하기 어렵다.
[전자 회절]
다음으로, 시료 X1 내지 시료 X3의 전자 회절 측정의 결과에 대하여 아래에서 설명한다. 전자 회절 측정에서는, 이들 시료 각각을 그 단면에 수직인 방향으로 전자빔을 입사시켜 조사하는 식으로 전자 회절 패턴을 얻었다. 전자빔의 직경은 1㎚φ 및 100㎚φ로 하였다.
전자 회절에서, 입사되는 전자빔의 직경이 커질수록 또한 시료의 두께가 두꺼워질수록, 시료의 깊이 방향의 정보가 전자 회절 패턴에서 나타나는 경향이 있다. 따라서, 전자빔의 직경뿐만 아니라, 시료의 깊이 방향의 두께도 저감함으로써 국소적인 영역의 정보를 얻을 수 있다. 한편, 시료의 깊이 방향의 두께가 지나치게 얇으면(예를 들어 시료의 깊이 방향의 두께가 5㎚ 이하이면), 극미소한 영역만의 정보가 얻어진다. 따라서, 결정이 극미소한 영역에 존재할 때 얻어지는 전자 회절 패턴은 단결정의 전자 회절 패턴과 같은 경우가 있다. 극미소한 영역을 해석하는 것이 목적이 아닌 경우, 시료의 깊이 방향의 두께는 10㎚ 이상 100㎚ 이하, 대표적으로는 10㎚ 이상 50㎚ 이하인 것이 바람직하다.
도 29의 (B) 및 (C)는 시료 X1의 전자 회절 패턴을 나타낸 것이다. 도 30의 (B) 및 (C)는 시료 X2의 전자 회절 패턴을 나타낸 것이다. 도 31의 (B) 및 (C)는 시료 X3의 전자 회절 패턴을 나타낸 것이다.
도 29의 (B) 및 (C), 도 30의 (B) 및 (C), 그리고 도 31의 (B) 및 (C)에 나타낸 전자 회절 패턴의 콘트라스트는 명료화를 위하여 조절된 것이다. 도 29의 (B) 및 (C), 도 30의 (B) 및 (C), 그리고 도 31의 (B) 및 (C)에서, 패턴의 중심의 가장 밝은 휘도 스폿은 입사되는 전자빔에서 유래한 것이고, 전자 회절 패턴의 중심(다이렉트 스폿 또는 투과파라고도 함)이다.
도 29의 (B)에 나타낸 바와 같이, 입사되는 전자빔의 직경을 1㎚φ로 하면, 원주상으로 분포된 복수의 스폿이 관찰될 수 있다. 이것은 산화물 반도체막이 랜덤 표면 배향을 가지는 복수의 극미소한 결정부를 포함하는 것을 가리킨다. 도 29의 (C)에 나타낸 바와 같이, 입사되는 전자빔의 직경을 100㎚φ로 하면, 이들 복수의 결정부에서 유래하는 연속된 복수의 회절 스폿의 휘도가 평균화되어 링 형상의 회절 패턴이 된다. 도 29의 (C)에서 반경이 상이한 2개의 링 형상의 회절 패턴이 관찰된다. 이들 링을 반경이 작은 것부터 차례로 제 1 링 및 제 2 링이라고 한다. 제 1 링의 휘도가 제 2 링의 휘도보다 높은 것이 관찰된다. 또한 제 1 링과 중첩되는 위치에 휘도가 높은 2개의 스폿(제 1 영역이라고 함)이 관찰된다.
중심으로부터 제 1 링까지의 반경 방향에서의 거리는, 중심으로부터 단결정 InGaZnO4의 구조 모델의 (009)면의 회절 스폿까지의 반경 방향에서의 거리와 거의 일치한다. 제 1 영역은 c축 배향에서 유래한 회절 스폿이다.
도 29의 (C)에 나타낸 바와 같이, 링 형상의 회절 패턴의 관찰은 산화물 반도체막에 랜덤 배향을 가지는 결정부(이하, c축 배향을 가지지 않는 결정부 또는 제 2 결정부라고도 함)가 존재하는 것을 가리킨다.
또한 2개의 제 1 영역은, 전자 회절 패턴의 중심점에 대하여 대칭으로 배치되고 이들 영역의 휘도가 대략 서로 같기 때문에 2회 대칭성(two-hold symmetry)을 가진다고 추정된다. 상술한 바와 같이, 2개의 제 1 영역은 c축 배향에서 유래한 회절 스폿이기 때문에, 2개의 제 1 영역 및 중심을 통과하는 직선의 배향이 결정부의 c축의 배향과 일치한다. 두께 방향이 도 29의 (C)의 수직 방향이고, 이것은 산화물 반도체막에 c축이 두께 방향으로 정렬되는 결정부가 존재하는 것을 시사한다.
상술한 바와 같이, 시료 X1의 산화물 반도체막은 c축 배향을 가지는 결정부 및 c축 배향을 가지지 않는 결정부의 양쪽을 포함하는 막인 것이 확인된다.
도 30의 (B) 및 (C) 그리고 도 31의 (B) 및 (C)에 나타낸 전자 회절 패턴의 결과는 도 29의 (B) 및 (C)에 나타낸 전자 회절 패턴의 결과와 대략 같다. c축 배향에서 유래한 2개의 스폿(제 1 영역)의 휘도는 시료 X1, 시료 X2, 및 시료 X3의 순서로 높다. 이것은 c축 배향을 가지는 결정부의 비율이 이 순서대로 높다는 것을 가리킨다.
[산화물 반도체막의 결정성의 정량화 방법]
다음으로, 산화물 반도체막의 결정성의 정량화 방법의 예에 대하여 도 32의 (A) 및 (B), 도 33, 그리고 도 34를 참조하여 설명한다.
우선, 전자 회절 패턴을 준비한다(도 32의 (A) 참조).
도 32의 (A)는 직경 100㎚φ의 전자빔을 사용하여 두께 100㎚의 산화물 반도체막을 측정함으로써 얻어진 전자 회절 패턴을 나타낸 것이다. 도 32의 (B)는 도 32의 (A)에 나타낸 전자 회절 패턴의 콘트라스트를 조절하여 얻어진 전자 회절 패턴을 나타낸 것이다.
도 32의 (B)에서, 다이렉트 스폿의 위 및 아래에 2개의 명확한 스폿(제 1 영역)이 관찰된다. 이 2개의 스폿(제 1 영역)은 InGaZnO4의 구조 모델의 (00l)에 대응하는 회절 스폿, 즉 c축 배향을 가지는 결정부에서 유래한다. 제 1 영역에 더하여, 제 1 영역의 대략 동심원 위에 위치하는 휘도가 낮은 링 형상의 패턴(제 2 영역)이 관찰된다. 이 링 형상의 패턴은, c축 배향을 가지지 않는 결정부(제 2 결정부)의 구조에서 유래한 스폿의 휘도가 직경 100㎚φ의 전자빔을 사용하여 평균화될 때 얻어진다.
여기서, 전자 회절 패턴에서, c축 배향을 가지는 결정부에서 유래한 회절 스폿을 포함하는 제 1 영역과 제 2 결정부에서 유래한 회절 스폿을 포함하는 제 2 영역이 서로 중첩되어 관찰된다. 따라서, 제 1 영역을 포함하는 라인 프로파일 및 제 2 영역을 포함하는 라인 프로파일을 취득하여 서로 비교함으로써, 산화물 반도체막의 결정성을 정량화할 수 있다.
제 1 영역을 포함하는 라인 프로파일 및 제 2 영역을 포함하는 라인 프로파일에 대하여 도 33을 참조하여 설명한다.
도 33은 InGaZnO4의 구조 모델의 (100)면에 전자빔을 조사할 때 얻어진 전자 회절의 시뮬레이션 패턴을 나타낸 것이다. 시뮬레이션 패턴에서는, 영역 A-A', 영역 B-B', 및 영역 C-C'의 보조선을 그렸다.
도 33의 영역 A-A'는 c축 배향을 가지는 제 1 결정부에서 유래한 2개의 회절 스폿 및 다이렉트 스폿을 통과하는 직선을 포함한다. 도 33의 영역 B-B' 및 영역 C-C' 각각은 c축 배향을 가지는 제 1 결정부에서 유래한 회절 스폿이 관찰되지 않는 영역 및 다이렉트 스폿을 통과하는 직선을 포함한다. 영역 A-A'와 영역 B-B' 또는 영역 C-C' 사이의 각도는 약 34°이고, 구체적으로는 30° 이상 38° 이하, 바람직하게는 32° 이상 36° 이하, 더 바람직하게는 33° 이상 35° 이하이다.
라인 프로파일은 산화물 반도체막의 구조에 따라 도 34에 나타낸 경향을 가진다. 도 34는 각 구조에서 라인 프로파일의 이미지도, 상대 휘도 R, 및 전자 회절 패턴으로부터 얻어지는 c축 배향에서 유래한 스펙트럼의 반치전폭(FWHM: full width at half maximum)을 나타낸 것이다.
도 34의 상대 휘도 R은 영역 A-A'의 휘도의 적분 강도를 영역 B-B'의 휘도의 적분 강도 또는 영역 C-C'의 휘도의 적분 강도에 의하여 나눔으로써 얻어진다. 또한 영역 A-A', 영역 B-B', 및 영역 C-C' 각각의 휘도의 적분 강도는, 중심에 나타나는 다이렉트 스폿에서 유래한 백그라운드의 휘도를 제거하여 얻어진다.
상대 휘도 R을 산출하면, c축 배향의 강도를 정량적으로 정의할 수 있다. 예를 들어, 도 34에 나타낸 바와 같이 단결정 산화물 반도체막에서는, 영역 A-A'에서 c축 배향을 가지는 제 1 결정부에서 유래한 회절 스폿의 피크 강도가 높고, 영역 B-B' 및 영역 C-C'에서는 c축 배향을 가지는 제 1 결정부에서 유래한 회절 스폿이 없으므로, 상대 휘도 R은 1보다 현저히 크다. 상대 휘도 R은 단결정, CAAC(CAAC의 상세한 내용은 후술함)만, CAAC+나노크리스털, 나노크리스털, 및 비정질의 순서로 낮아진다. 특히, 특별한 배향이 없는 나노크리스털 및 비정질에서, 상대 휘도 R은 1과 동등하다.
결정의 주기성이 높을수록, c축 배향을 가지는 제 1 결정부에서 유래한 스펙트럼의 강도는 높아지고, 상기 스펙트럼의 반치전폭이 작아진다. 따라서, 단결정의 반치전폭이 가장 작고, CAAC만, CAAC+나노크리스털, 및 나노크리스털의 순서로 반치전폭이 증가된다. 비정질의 반치전폭은 매우 크고, 이 프로파일은 "헤일로(halo)"라고 불린다.
[라인 프로파일을 사용한 해석]
상술한 바와 같이, 제 1 영역의 휘도의 적분 강도 대 제 2 영역의 휘도의 적분 강도의 비율은 배향을 가지는 결정부의 비율을 추정하는 데 중요한 정보이다.
그 후, 상술한 시료 X1 내지 시료 X3의 전자 회절 패턴으로부터, 라인 프로파일에 의한 해석을 수행하였다.
도 35의 (A1) 및 (A2)는 시료 X1의 라인 프로파일에 의한 해석의 결과를 나타낸 것이다. 도 35의 (B1) 및 (B2)는 시료 X2의 라인 프로파일에 의한 해석의 결과를 나타낸 것이다. 도 35의 (C1) 및 (C2)는 시료 X3의 라인 프로파일에 의한 해석의 결과를 나타낸 것이다.
도 35의 (A1)은 영역 A-A', 영역 B-B', 및 영역 C-C'가 그려진 도 29의 (C)의 전자 회절 패턴을 나타낸 것이다. 도 35의 (B1)은 영역 A-A', 영역 B-B', 및 영역 C-C'가 그려진 도 30의 (C)의 전자 회절 패턴을 나타낸 것이다. 도 35의 (C1)은 영역 A-A', 영역 B-B', 및 영역 C-C'가 그려진 도 31의 (C)의 전자 회절 패턴을 나타낸 것이다.
영역 A-A', 영역 B-B', 및 영역 C-C' 각각은 다이렉트 스폿의 휘도를 참고로 사용하여 라인 프로파일을 정규화함으로써 얻을 수 있다. 또한 다이렉트 스폿은 전자 회절 패턴의 중심에 나타난다. 이 영역을 사용하여 시료 X1 내지 시료 X3을 상대적으로 비교할 수 있다.
휘도의 프로파일을 산출할 때, 시료로부터의 비탄성 산란 등에서 유래하는 휘도의 성분을 백그라운드로서 빼면, 더 높은 정확성으로 비교를 수행할 수 있다. 비탄성 산란에서 유래하는 휘도의 성분은 반경 방향에서 매우 넓은 프로파일을 나타내기 때문에, 백그라운드의 휘도를 선형 근사로 얻어도 좋다. 예를 들어, 대상 피크의 테일(tail)을 따라 직선을 긋고, 그 직선보다 휘도가 낮은 측에 위치하는 영역을 백그라운드로서 뺄 수 있다.
여기서, 영역 A-A', 영역 B-B', 및 영역 C-C' 각각의 휘도의 적분 강도는, 상술한 방법으로 백그라운드를 뺀 데이터로부터 산출한다. 그리고, 영역 A-A'의 휘도의 적분 강도를 영역 B-B'의 휘도의 적분 강도 또는 영역 C-C'의 휘도의 적분 강도에 의하여 나눔으로써 상대 휘도 R을 얻는다.
도 36은 시료 X1 내지 시료 X3의 상대 휘도 R을 나타낸 것이다. 도 36에서, 도 35의 (A2), (B2), 및 (C2) 각각의 휘도의 프로파일에서의 다이렉트 스폿의 왼쪽 및 오른쪽의 스펙트럼에 있어서, 영역 A-A'의 휘도의 적분 강도를 영역 B-B'의 휘도의 적분 강도에 의하여 나눔으로써 얻어진 값 및 영역 A-A'의 휘도의 적분 강도를 영역 C-C'의 휘도의 적분 강도에 의하여 나눔으로써 얻어진 값을 산출한다.
도 36에 나타낸 바와 같이, 시료 X1 내지 시료 X3의 상대 휘도는 다음과 같다. 시료 X1의 상대 휘도 R은 25.00이다. 시료 X2의 상대 휘도 R은 3.04이다. 시료 X3의 상대 휘도 R은 1.05이다. 또한 상대 휘도 R은 4개의 점에서의 상대 휘도의 평균 값이다. 상술한 바와 같이, 상대 휘도 R은 시료 X1, 시료 X2, 및 시료 X3의 순서로 높다.
본 발명의 일 형태의 산화물 반도체막을 트랜지스터의 채널이 형성되는 반도체막으로서 사용할 때, 상대 휘도 R은 1보다 크고 40 이하인 것이 바람직하고, 1보다 크고 10 이하인 것이 더 바람직하고, 1보다 크고 3 이하인 것이 더욱 바람직하다. 반도체막으로서 이러한 산화물 반도체막을 사용함으로써, 안정성이 높은 전기 특성 및 게이트 전압이 낮은 영역에서의 높은 전계 효과 이동도의 양쪽을 달성할 수 있다.
<2-5. 결정부의 비율>
산화물 반도체막의 결정부의 비율은 단면 TEM 이미지를 해석함으로써 평가할 수 있다.
이미지의 해석 방법에 대하여 설명한다. 이미지는 다음과 같이 해석한다. 먼저, 고분해능 TEM 이미지에 대하여 2차원 FFT(fast Fourier transform)를 실시하여 FFT 이미지를 얻는다. 주기 구조를 가지는 영역 외의 영역이 제거되도록, 얻어진 FFT 이미지에 대하여 마스크 처리를 실시한다. 마스크 처리 후, FFT 이미지에 대하여 2차원 IFFT(inverse fast Fourier transform)를 실시하여 FFT 필터링 이미지를 얻는다.
이러한 식으로, 결정부만을 추출한 현실 공간 이미지(real-space image)를 얻을 수 있다. 그리고, 남은 이미지의 면적의 비율로부터 결정부의 비율을 추산할 수 있다. 또한 계산에 사용한 영역의 면적(미처리의 이미지의 면적이라고도 함)으로부터 남은 영역을 뺌으로써, 결정부 외의 면적의 비율을 추산할 수 있다.
도 37의 (A1)은 시료 X1의 단면 TEM 이미지를 나타낸 것이다. 도 37의 (A2)는 시료 X1의 단면 TEM 이미지의 해석을 통하여 얻어진 이미지를 나타낸 것이다. 도 37의 (B1)은 시료 X2의 단면 TEM 이미지를 나타낸 것이다. 도 37의 (B2)는 시료 X2의 단면 TEM 이미지의 해석을 통하여 얻어진 이미지를 나타낸 것이다. 도 37의 (C1)은 시료 X3의 단면 TEM 이미지를 나타낸 것이다. 도 37의 (C2)는 시료 X3의 단면 TEM 이미지의 해석을 통하여 얻어진 이미지를 나타낸 것이다.
해석을 통하여 얻어진 이미지에서의 산화물 반도체막의 흰 영역은 배향을 가지는 결정부를 포함하는 영역에 대응한다. 검은 영역은 배향을 가지지 않는 결정부 또는 랜덤 배향을 가지는 결정부를 포함하는 영역에 대응한다.
도 37의 (A2)에 나타낸 결과로부터, 시료 X1에서 배향을 가지는 결정부를 포함하는 영역 외의 면적의 비율은 약 43.1%이다. 도 37의 (B2)에 나타낸 결과로부터, 시료 X2에서 배향을 가지는 결정부를 포함하는 영역 외의 면적의 비율은 약 61.7%이다. 도 37의 (C2)에 나타낸 결과로부터, 시료 X3에서 배향을 가지는 결정부를 포함하는 영역 외의 면적의 비율은 약 89.5%이다.
상술한 식으로 평가된, 산화물 반도체막에서의 배향을 가지는 결정부 외의 영역의 비율은 5% 이상 40% 미만이면, 산화물 반도체막이 매우 높은 결정성 및 매우 안정성이 높은 전기 특성을 가지고 산소 결손을 생성하기 어렵기 때문에 바람직하다. 한편, 산화물 반도체막에서의 배향을 가지는 결정부 외의 영역의 비율이 40% 이상 100% 미만, 바람직하게는 60% 이상 90% 이하일 때, 산화물 반도체막은 배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 적절한 비율로 포함하기 때문에, 안정성이 높은 전기 특성 및 높은 이동도의 양쪽을 달성할 수 있다.
여기서, 단면 TEM 이미지, 또는 해석을 통하여 얻어진 단면 TEM 이미지에서 쉽게 관찰할 수 있는 결정부 외의 영역을 가로 성장 버퍼 영역(LGBR: lateral growth buffer region)이라고 할 수 있다.
<2-6. 산화물 반도체막으로의 산소 확산>
다음으로, 산화물 반도체막으로의 산소 확산의 용이성의 평가 결과에 대하여 설명한다.
다음의 3개의 시료(시료 Y1 내지 시료 Y3)를 제작하였다.
[시료 Y1]
우선, 시료 X1과 같은 식으로 유리 기판 위에 두께 약 50㎚의 산화물 반도체막을 형성하였다. 다음으로, 플라스마 CVD법에 의하여 산화물 반도체막 위에 두께 약 30㎚의 산화질화 실리콘막, 두께 약 100㎚의 산화질화 실리콘막, 및 두께 약 20㎚의 산화질화 실리콘막을 적층하였다. 또한 다음의 설명에서는, 산화물 반도체막 및 산화질화 실리콘막을 각각 OS 및 GI라고 하는 경우가 있다.
그 후, 질소 분위기에서 1시간 동안 350℃에서 가열 처리를 수행하였다.
다음으로, 스퍼터링법에 의하여 두께 5㎚의 In-Sn-Si 산화물막을 형성하였다.
다음으로, 산화질화 실리콘막에 산소를 첨가하였다. 산소 첨가 처리는, 애싱 장치를 사용하여, 기판 온도를 40℃로 하고, 유량 150sccm의 산소 가스(16O) 및 유량 100sccm의 산소 가스(18O)를 체임버 내에 도입하고, 압력을 15Pa로 하고, 기판 측에 바이어스가 인가되도록 애싱 장치 내에 제공된 평행 평판 전극들 사이에 4500W의 RF 전력을 600초 동안 공급하는 조건에서 수행하였다. 산화질화 실리콘막은 주성분 레벨로 산소(16O)를 포함하기 때문에, 산소 첨가 처리에 의하여 첨가되는 산소량을 정확히 측정하기 위하여 산소 가스(18O)를 사용하였다.
그 후, 플라스마 CVD법에 의하여 두께 약 100㎚의 질화 실리콘막을 형성하였다.
[시료 Y2]
시료 Y2는 시료 Y1과는 다른 조건에서 산화물 반도체막을 형성한 시료이다. 시료 Y2에서는, 시료 X2와 같은 식으로 두께 약 50㎚의 산화물 반도체막을 형성하였다.
[시료 Y3]
시료 Y3은 시료 Y1과는 다른 조건에서 산화물 반도체막을 형성한 시료이다. 시료 Y3에서는, 시료 X3과 같은 식으로 두께 약 50㎚의 산화물 반도체막을 형성하였다.
상술한 공정을 거쳐, 시료 Y1 내지 시료 Y3을 제작하였다.
[SIMS 분석]
시료 Y1 내지 시료 Y3의 18O의 농도를 SIMS(secondary ion mass spectrometry) 분석에 의하여 측정하였다. SIMS 분석은, 시료 Y1 내지 시료 Y3에 가열 처리를 수행하지 않은 조건, 시료 Y1 내지 시료 Y3에 질소 분위기에서 1시간 동안 350℃에서 가열 처리를 수행한 조건, 및 시료 Y1 내지 시료 Y3에 질소 분위기에서 1시간 동안 450℃에서 가열 처리를 수행한 조건의 3개의 조건에서 수행하였다.
도 38의 (A) 내지 (C)는 SIMS 측정 결과를 나타낸 것이다. 도 38의 (A), (B), 및 (C)는 각각, 시료 Y1, 시료 Y2, 및 시료 Y3의 SIMS 측정 결과를 나타낸 것이다.
도 38의 (A) 내지 (C)는 GI 및 OS를 포함하는 영역의 분석 결과를 나타낸 것이다. 또한 도 38의 (A) 내지 (C)는 기판 측으로부터 SIMS 분석을 수행한 결과(기판 측 깊이 프로파일(SSDP: substrate side depth profile)-SIMS)를 나타낸 것이다.
도 38의 (A) 내지 (C)에서, 회색의 파선은 가열 처리가 수행되지 않은 시료의 프로파일을 가리키고, 검은 파선은 가열 처리가 350℃에서 수행된 시료의 프로파일을 가리키고, 검은 실선은 가열 처리가 450℃에서 수행된 시료의 프로파일을 가리킨다.
시료 Y1 내지 시료 Y3 각각에서, 18O가 GI 그리고 OS에도 확산된 것을 알았다. 또한 18O가 확산된 위치는 시료 Y1, 시료 Y2, 및 시료 Y3의 순서로 깊었다. 또한 350℃ 또는 450℃에서 가열 처리를 수행한 경우에 18O는 더 깊게 확산되었다.
상술한 결과로부터, 배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 포함하고, 배향을 가지는 결정부의 비율이 낮은 산화물 반도체막은, 산소를 쉽게 투과시키는 막, 즉 산소가 쉽게 확산되는 막인 것을 알았다. 또한 350℃ 또는 450℃에서 가열 처리가 수행되면, GI 막 중의 산소가 OS로 확산된다.
상술한 결과는 배향을 가지는 결정부의 비율(밀도)이 높을수록 두께 방향으로 산소가 확산되기 더 어렵고, 밀도가 낮을수록 두께 방향으로 산소가 확산되기 더 쉽다는 것을 나타낸다. 산화물 반도체막으로의 산소 확산의 용이성에 대하여 다음과 같이 고찰할 수 있다.
배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 포함하는 산화물 반도체막에서, 단면 관찰 이미지에서 명확히 관찰할 수 있는 결정부 외의 영역(LGBR)은, 산소가 확산되기 쉬운, 즉 산소 확산 경로로서 기능할 수 있는 영역일 수 있다. 그 결과, 산화물 반도체막 근방에 충분한 산소의 공급원이 제공되는 경우, LGBR을 통하여 배향을 가지는 결정부에 산소가 쉽게 확산될 수 있고, 막 내의 산소 결손의 양을 저감할 수 있다.
예를 들어, 산소를 방출하기 쉬운 산화물막을 산화물 반도체막과 접하여 형성하고 가열 처리를 수행함으로써, 상기 산화물막으로부터 방출되는 산소가 LGBR을 통하여 산화물 반도체막으로 두께 방향으로 확산된다. LGBR을 통하여, 배향을 가지는 결정부에 가로로 산소가 공급될 수 있다. 이로써, 산화물 반도체막의 배향을 가지는 결정부, 그리고 이 결정부 외의 영역에 산소가 쉽게 충분히 공급되기 때문에, 막 내의 산소 결손이 효과적으로 저감된다.
예를 들어, 금속 원자와 결합되지 않은 수소 원자가 산화물 반도체막 내에 존재하면, 산소 원자가 이 수소 원자와 결합된 다음, OH가 형성되고 고정되는 경우가 있다. 산화물 반도체막에 있어서 산소 결손(Vo)에 일정한 양의 수소 원자(예를 들어, 약 1×1017㎝-3)가 트랩된 상태(이러한 수소 원자를 VoH라고 한다)를 퇴적 시에 낮은 온도에서 형성함으로써, OH의 발생이 억제된다. VoH는 캐리어를 생성하기 때문에 일정한 양의 캐리어가 산화물 반도체막에 존재한다. 따라서, 캐리어 밀도가 증가된 산화물 반도체막을 형성할 수 있다. 퇴적에 의하여 산소 결손이 동시에 형성되지만, 이 산소 결손은 상술한 바와 같이 LGBR을 통하여 산소를 도입함으로써 저감할 수 있다. 이러한 식으로, 캐리어 밀도가 비교적 높고 산소 결손의 양이 충분히 저감된 산화물 반도체막을 형성할 수 있다.
배향을 가지는 결정부 외의 영역에서는, 퇴적 시에 배향을 가지지 않는 극미소한 결정부가 형성되기 때문에, 산화물 반도체막에서 명확한 결정립계가 관찰될 수 없다. 이 극미소한 결정부는 배향을 가지는 복수의 결정부들 사이에 위치한다. 이 극미소한 결정부는, 퇴적 시의 가열에 의하여 가로 방향으로 성장함으로써, 배향을 가지는 인접한 결정부와 결합된다. 이 극미소한 결정부는 캐리어가 생성되는 영역으로서 기능한다. 이러한 구조를 가지는 산화물 반도체막은, 트랜지스터에 사용되면 전계 효과 이동도를 현저히 향상시키는 것이 기대된다.
또한 산화물 반도체막을 형성하고, 이 산화물 반도체막 위에 산화 실리콘막 등의 산화물 절연막을 형성한 후, 산소 분위기에서 플라스마 처리를 수행하는 것이 바람직하다. 이 처리에 의하여 막에 산소를 공급할 수 있고 수소 농도를 저감할 수 있다. 예를 들어, 플라스마 처리 중에, 체임버 내에 남는 플루오린이 동시에 산화물 반도체막 내에 도핑되는 경우가 있다. 플루오린은 음의 전하를 가지는 플루오린 원자로서 존재하고, 양의 전하를 가지는 수소 원자와 쿨롱힘에 의하여 결합된 다음, HF가 생성된다. HF는 플라스마 처리 중에 산화물 반도체막의 외부로 방출되고, 이 결과 산화물 반도체막 내의 수소 농도가 저감될 수 있다. 플라스마 처리에서는, 산소 원자와 수소 원자가 결합된 H2O가 막의 외부로 방출되는 경우가 있다.
산화물 반도체막 위에 산화 실리콘막(또는 산화질화 실리콘막)이 적층된 구조에 대하여 생각한다. 산화 실리콘막 내의 플루오린은, 막 내의 수소와 결합되고 전기적으로 중성인 HF로서 존재할 수 있기 때문에, 산화물 반도체막의 전기 특성에 영향을 미치지 않는다. 또한 Si-F 결합이 생성되는 경우가 있으며, 이것도 전기적으로 중성이다. 또한 산화 실리콘막 내의 HF는 산소의 확산에 영향을 미치지 않는다.
상술한 메커니즘에 따라, 산화물 반도체막 내의 산소 결손이 저감될 수 있고, 막 내의 금속 원자와 결합되지 않은 수소가 저감될 수 있으며, 이로써 신뢰성이 향상된다. 산화물 반도체막의 캐리어 밀도가 일정한 양 이상이기 때문에 전기 특성이 향상되는 것이 기대된다.
<2-7. 산화물 반도체막의 퇴적 방법>
본 발명의 일 형태의 산화물 반도체막의 퇴적 방법에 대하여 아래에서 설명한다.
본 발명의 일 형태의 산화물 반도체막은 산소를 포함하는 분위기하에서 스퍼터링법에 의하여 형성할 수 있다.
퇴적 시의 기판 온도는 실온 이상 150℃ 이하, 바람직하게는 50℃ 이상 150℃ 이하, 더 바람직하게는 100℃ 이상 150℃ 이하이고, 대표적으로는 130℃이다. 상술한 범위 내의 기판 온도에 의하여, 배향을 가지지 않는 결정부에 대한 배향을 가지는 결정부의 비율을 제어할 수 있다.
퇴적 시의 산소 유량비(산소 분압)는 바람직하게는 1% 이상 33% 미만, 더 바람직하게는 5% 이상 30% 이하, 더욱 바람직하게는 5% 이상 20% 이하, 더욱더 바람직하게는 5% 이상 15% 이하이고, 대표적으로는 10%이다. 산소 유량비가 낮으면, 배향을 가지지 않는 결정부의 수가 막 내에서 많아진다.
따라서, 퇴적 시의 기판 온도 및 산소 유량을 상술한 범위 내로 설정하면, 배향을 가지는 결정부 및 배향을 가지지 않는 결정부의 양쪽을 포함하는 산화물 반도체막이 이루어진다. 또한 기판 온도 및 산소 유량을 상술한 범위로 설정함으로써, 배향을 가지는 결정부와 배향을 가지지 않는 결정부의 비율을 조절할 수 있다.
산화물 반도체막을 형성하는 데 사용할 수 있는 산화물 타깃은 In-Ga-Zn계 산화물에 한정되지 않고, 예를 들어 In-M-Zn계 산화물(M은 Al, Ga, Y, 또는 Sn)을 사용할 수 있다.
복수의 결정립을 가지는 다결정 산화물을 포함하는 스퍼터링 타깃을 사용하여, 결정부를 포함하는 산화물 반도체막을 산화물 반도체막으로서 형성하면, 다결정 산화물을 포함하지 않는 스퍼터링 타깃을 사용하는 경우보다 결정성을 가지는 산화물 반도체막을 더 쉽게 얻을 수 있다.
산화물 반도체막의 퇴적 메커니즘에 대하여 아래에서 고찰한다. 층상 구조와, 결정립이 쉽게 벽개(劈開)되는 계면을 각각 가지는 복수의 결정립을 스퍼터링 타깃이 포함하는 경우, 이 스퍼터링 타깃에 이온이 충돌하여 결정립이 벽개되어 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 만들어지는 경우가 있다. 얻어진 평판 형상 또는 펠릿 형상의 스퍼터링 입자가 기판 위에 퇴적되면, 나노결정을 포함하는 산화물 반도체막이 형성될 것으로 생각된다. 기판을 가열하면 기판 표면에서 나노결정들이 서로 결합되거나 재배열되기 때문에, 배향을 가지는 결정부를 포함하는 산화물 반도체막이 형성되기 쉬워진다.
또한 스퍼터링법을 사용하는 것으로 상정하여 상술한 고찰을 하였지만, 스퍼터링법은 결정성을 쉽게 조정할 수 있기 때문에 특히 바람직하다. 스퍼터링법 대신에, PLD(pulsed laser deposition)법, PECVD(plasma-enhanced chemical vapor deposition)법, 열 CVD(thermal chemical vapor deposition)법, ALD(atomic layer deposition)법, 또는 진공 증착법 등을 사용하여도 좋다. 열 CVD법의 예로서는, MOCVD(metal organic chemical vapor deposition)법을 들 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치의 예에 대하여 도 39, 도 40, 도 41, 도 42, 도 43의 (A) 내지 (D), 도 44, 도 45, 및 도 46을 참조하여 아래에서 설명한다.
도 39는 표시 장치의 예를 도시한 상면도이다. 도 39에 도시된 표시 장치(700)는, 제 1 기판(701) 위에 제공된 화소부(702); 제 1 기판(701) 위에 제공된 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706); 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)를 둘러싸도록 제공된 실란트(712); 및 제 1 기판(701)과 마주 보도록 제공된 제 2 기판(705)을 포함한다. 제 1 기판(701)과 제 2 기판(705)은 실란트(712)로 밀봉되어 있다. 즉, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 제 1 기판(701), 실란트(712), 및 제 2 기판(705)으로 밀봉되어 있다. 도 39에는 도시되어 있지 않지만, 제 1 기판(701)과 제 2 기판(705) 사이에 표시 소자가 제공된다.
표시 장치(700)에 있어서, 제 1 기판(701) 위에 위치하고 실란트(712)로 둘러싸여 있는 영역과는 다른 영역에, 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)와 전기적으로 접속되는 FPC(flexible printed circuit) 단자부(708)가 제공된다. 또한 FPC 단자부(708)에 FPC(716)가 접속되고, FPC(716)를 통하여 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)에 공급된다. 또한 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에는 신호선(710)이 접속된다. FPC(716)로부터 신호선(710)을 통하여 각종 신호 등이 화소부(702), 소스 드라이버 회로부(704), 게이트 드라이버 회로부(706), 및 FPC 단자부(708)에 인가된다.
표시 장치(700)에 복수의 게이트 드라이버 회로부(706)를 제공하여도 좋다. 소스 드라이버 회로부(704) 및 게이트 드라이버 회로부(706)가, 화소부(702)도 형성되는 제 1 기판(701) 위에 형성되는 표시 장치(700)의 예에 대하여 설명하지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버 회로부(706)만을 제 1 기판(701) 위에 형성하여도 좋고, 또는 소스 드라이버 회로부(704)만을 제 1 기판(701) 위에 형성하여도 좋다. 이 경우, 소스 드라이버 회로 또는 게이트 드라이버 회로 등이 형성된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막을 사용하여 형성된 구동 회로 기판)을, 제 1 기판(701)에 형성하여도 좋다. 또한 별도로 준비된 구동 회로 기판의 접속 방법에 특별한 제한은 없으며, COG(chip on glass)법 또는 와이어 본딩 방법 등을 사용할 수 있다.
표시 장치(700)에 포함되는 화소부(702), 소스 드라이버 회로부(704), 및 게이트 드라이버 회로부(706)는 복수의 트랜지스터를 포함한다.
표시 장치(700)는 다양한 소자 중 임의의 것을 포함할 수 있다. 소자의 예로서는, 일렉트로루미네선스(EL) 소자(예를 들어, 유기 및 무기 재료를 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자, 또는 LED), 발광 트랜지스터 소자(전류에 따라 광을 방출하는 트랜지스터), 전자 방출체(electron emitter), 액정 소자, 전자 잉크 디스플레이, 전기 영동 소자, 일렉트로웨팅 소자, PDP(plasma display panel), MEMS(micro electro mechanical systems) 디스플레이(예를 들어, GLV(grating light valve), DMD(digital micromirror device), DMS(digital micro shutter) 소자, 또는 IMOD(interferometric modulator display) 소자), 및 압전 세라믹 디스플레이를 들 수 있다.
EL 소자를 포함하는 표시 장치의 예에는 EL 디스플레이가 있다. 전자 방출체를 포함하는 표시 장치의 예에는 FED(field emission display) 및 SED 방식 평판 디스플레이(SED: surface-conduction electron-emitter display)가 있다. 액정 소자를 포함하는 표시 장치의 예에는 액정 디스플레이(예를 들어, 투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 또는 투사형 액정 디스플레이)가 포함된다. 전자 잉크 또는 전기 영동 소자를 가지는 표시 장치는 전자 종이 등을 포함한다. 반투과형 액정 디스플레이 또는 반사형 액정 디스플레이의 경우, 화소 전극의 일부 또는 모두가 반사 전극으로서 기능한다. 예를 들어, 화소 전극의 일부 또는 모두가 알루미늄 또는 은 등을 포함하도록 형성된다. 이러한 경우, 반사 전극 아래에 SRAM 등의 기억 회로를 제공할 수 있다. 이로써, 소비전력을 더 저감시킬 수 있다.
표시 장치(700)에서의 표시 방식으로서, 프로그레시브 방식 또는 인터레이스 방식 등을 채용할 수 있다. 또한 컬러 표시 시에 화소에서 제어되는 색 요소는, 3색: R, G, 및 B(R, G, 및 B는 각각 적색, 녹색, 및 청색에 대응함)에 한정되지 않는다. 예를 들어, R 화소, G 화소, B 화소, 및 W(백색) 화소의 4개의 화소를 포함하여도 좋다. 또는 색 요소는, 펜타일(PenTile) 레이아웃에서와 같이, R, G, 및 B 중 2가지 색으로 구성되어도 좋다. 색 요소들 중 2색이 상이하여도 좋다. 또는, RGB에 황색, 시안, 및 마젠타(magenta) 등 중 하나 이상의 색을 추가하여도 좋다. 또한 색 성분의 각 도트에 따라, 표시 영역의 크기가 상이하여도 좋다. 개시된 발명의 실시형태는, 컬러 표시용 표시 장치에 한정되지 않고; 개시된 발명은 흑백 표시용 표시 장치에도 적용될 수 있다.
백라이트(예를 들어, 유기 EL 소자, 무기 EL 소자, LED, 또는 형광등)에 백색의 광(W)을 사용한 풀 컬러 표시 장치를 얻기 위하여, 착색층(컬러 필터라고도 함)을 사용하여도 좋다. 착색층으로서 예를 들어, 적색(R), 녹색(G), 청색(B), 또는 황색(Y) 등을 적절히 조합하여도 좋다. 착색층을 사용하면, 착색층이 없는 경우보다 높은 색 재현성을 얻을 수 있다. 이 경우, 착색층이 있는 영역과 착색층이 없는 영역을 제공함으로써, 착색층이 없는 영역에서의 백색의 광을 직접 표시에 이용하여도 좋다. 착색층이 없는 영역을 부분적으로 제공함으로써, 착색층으로 인한 휘도의 저하를 억제할 수 있고, 화상을 밝게 표시할 때에 소비전력을 20% 내지 30% 저감할 수 있는 경우가 있다. 또한 유기 EL 소자 또는 무기 EL 소자 등의 자기 발광 소자를 사용하여 풀 컬러 표시를 수행하는 경우, 소자들이 각기 R, G, B, Y, 및 W 색의 광을 방출하여도 좋다. 자기 발광 소자를 사용함으로써, 착색층을 사용하는 경우에 비하여 소비전력을 더 저감할 수 있는 경우가 있다.
착색 시스템으로서는, 백색광의 일부를 컬러 필터를 통하여 적색광, 녹색광, 및 청색광으로 변환하는 상술한 착색 시스템, 적색광, 녹색광, 및 청색광을 사용하는 3색 시스템, 및 청색광의 일부를 적색광 또는 녹색광으로 변환하는 색 변환 시스템 또는 퀀텀닷(quantum dot) 시스템 중 임의의 시스템을 사용하여도 좋다.
본 실시형태에서는, 표시 소자로서 액정 소자 및 EL 소자를 포함하는 구조에 대하여 도 40, 도 41, 및 도 42를 참조하여 설명한다. 또한 도 40 및 도 41은 각각 도 39에 나타낸 일점쇄선 Q-R을 따라 취한 단면도이고, 표시 소자로서 액정 소자를 포함하는 구조를 나타낸 것이다. 도 42는 도 39의 일점쇄선 Q-R을 따라 취한 단면도이고, 표시 소자로서 EL 소자를 포함하는 구조를 도시한 것이다.
도 40, 도 41, 및 도 42의 공통 부분에 대하여 먼저 설명한 다음, 상이한 부분에 대하여 설명한다.
<3-1. 표시 장치의 공통 부분>
도 40, 도 41, 및 도 42에 도시된 표시 장치(700)는, 리드 배선부(711), 화소부(702), 소스 드라이버 회로부(704), 및 FPC 단자부(708)를 포함한다. 또한 리드 배선부(711)는 신호선(710)을 포함한다. 화소부(702)는 트랜지스터(750) 및 용량 소자(790)를 포함한다. 소스 드라이버 회로부(704)는 트랜지스터(752)를 포함한다.
트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 트랜지스터(100B)와 같은 구조를 가진다. 또한 트랜지스터(750) 및 트랜지스터(752) 각각은 상술한 실시형태에서 설명한 다른 트랜지스터들 중 어느 것의 구조를 가져도 좋다.
본 실시형태에서 사용하는 트랜지스터들 각각은, 고순도화되고 산소 결손의 형성이 억제된 산화물 반도체막을 포함한다. 이 트랜지스터는 오프 상태 전류를 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호가 더 오랫동안 유지될 수 있고, 온 상태에서의 기록 간격을 더 길게 할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있고, 이로써 소비전력을 억제하는 효과가 얻어진다.
또한 본 실시형태에서 사용하는 트랜지스터는, 비교적 높은 전계 효과 이동도를 가질 수 있어, 고속 동작이 가능하다. 예를 들어, 이러한 고속 동작이 가능한 트랜지스터를 액정 표시 장치에 사용하면, 화소부의 스위칭 트랜지스터와, 드라이버 회로부의 구동 트랜지스터를 하나의 기판 위에 형성할 수 있다. 즉, 실리콘 웨이퍼 등을 사용하여 형성된 반도체 장치가, 구동 회로로서 추가적으로 필요하지 않고, 이로써 반도체 장치의 부품 수를 줄일 수 있다. 또한 화소부에도 고속 동작이 가능한 트랜지스터를 사용할 수 있고, 이로써 고화질 화상을 제공할 수 있다.
용량 소자(790)는 트랜지스터(750)의 제 1 게이트 전극으로서 기능하는 도전막과 같은 도전막을 가공하는 단계를 거쳐 형성되는 하부 전극과, 트랜지스터(750)의 소스 전극 또는 드레인 전극으로서 기능하는 도전막과 같은 도전막을 가공하는 단계를 거쳐 형성되는 상부 전극을 포함한다. 또한 하부 전극과 상부 전극 사이에는, 트랜지스터(750)의 제 1 게이트 절연막으로서 기능하는 절연막과 같은 절연막을 형성하는 단계를 거쳐 형성되는 절연막과, 트랜지스터(750)의 보호 절연막으로서 기능하는 절연막과 같은 절연막을 형성하는 단계를 거쳐 형성되는 절연막이 제공된다. 즉, 용량 소자(790)는 한 쌍의 전극 사이에 유전체막으로서 기능하는 절연막이 위치하는 적층 구조를 가진다.
도 40, 도 41, 및 도 42에서는, 트랜지스터(750), 트랜지스터(752), 및 용량 소자(790) 위에 평탄화 절연막(770)이 제공되어 있다.
도 40, 도 41, 및 도 42 각각은 화소부(702)에 포함되는 트랜지스터(750)와, 소스 드라이버 회로부(704)에 포함되는 트랜지스터(752)가 같은 구조를 가지는 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 화소부(702)와 소스 드라이버 회로부(704)는 상이한 트랜지스터를 포함하여도 좋다. 구체적으로는, 화소부(702)에 톱 게이트 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 보텀 게이트 트랜지스터를 사용하는 구조, 또는 화소부(702)에 보텀 게이트 트랜지스터를 사용하고 소스 드라이버 회로부(704)에 톱 게이트 트랜지스터를 사용하는 구조를 채용하여도 좋다. 또한 "소스 드라이버 회로부(704)"라는 용어는 "게이트 드라이버 회로부"라는 용어와 치환할 수 있다.
신호선(710)은, 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 구리 원소를 포함하는 재료를 사용하여 신호선(710)을 형성하는 경우, 배선 저항으로 인한 신호 지연 등이 저감되고, 이에 의하여 대화면 표시가 가능해진다.
FPC 단자부(708)는 접속 전극(760), 이방성 도전막(780), 및 FPC(716)를 포함한다. 또한 접속 전극(760)은 트랜지스터(750 또는 752)의 소스 전극 및 드레인 전극으로서 기능하는 도전막과 같은 공정을 거쳐 형성된다. 접속 전극(760)은, 이방성 도전막(780)을 통하여 FPC(716)에 포함되는 단자에 전기적으로 접속된다.
예들 들어, 제 1 기판(701) 및 제 2 기판(705)으로서 유리 기판을 사용할 수 있다. 제 1 기판(701) 및 제 2 기판(705)으로서 플렉시블 기판을 사용하여도 좋다. 플렉시블 기판의 예에는 플라스틱 기판이 포함된다.
제 1 기판(701)과 제 2 기판(705) 사이에 구조체(778)가 제공된다. 구조체(778)는, 절연막의 선택적 에칭에 의하여 얻어지는 기둥형 스페이서이며, 제 1 기판(701)과 제 2 기판(705) 사이의 거리(셀 갭)를 제어하기 위하여 제공된다. 또한 구조체(778)로서 구(球)형 스페이서를 사용하여도 좋다.
또한 제 2 기판(705) 측에는, 블랙 매트릭스로서 기능하는 차광막(738), 컬러 필터로서 기능하는 착색막(736), 및 차광막(738) 및 착색막(736)과 접하는 절연막(734)이 제공된다.
<3-2. 액정 소자를 사용한 표시 장치의 구조예>
도 40에 도시한 표시 장치(700)는 액정 소자(775)를 포함한다. 액정 소자(775)는 도전막(772), 도전막(774), 및 액정층(776)을 포함한다. 도전막(774)은 제 2 기판(705) 측에 제공되며 대향 전극으로서 기능한다. 도 40에 도시된 표시 장치(700)는, 도전막(772)과 도전막(774) 사이에 인가되는 전압에 따라 변화되는 액정층(776)의 배향 상태에 의하여 광의 투과 또는 비투과가 제어되는 식으로, 화상을 표시할 수 있다.
도전막(772)은 트랜지스터(750)에 포함되는 소스 전극 및 드레인 전극으로서 기능하는 도전막과 전기적으로 접속된다. 도전막(772)은 평탄화 절연막(770) 위에 형성되어, 화소 전극, 즉 표시 소자의 하나의 전극으로서 기능한다.
가시광을 투과시키는 도전막 또는 가시광을 반사시키는 도전막을 도전막(772)에 사용할 수 있다. 예들 들어, 인듐(In), 아연(Zn), 및 주석(Sn)에서 선택되는 한 종류를 포함하는 재료를, 가시광을 투과시키는 도전막에 사용하는 것이 바람직하다. 예를 들어, 알루미늄 또는 은을 포함하는 재료를, 가시광을 반사시키는 도전막에 사용하여도 좋다.
가시광을 반사시키는 도전막을 도전막(772)으로서 사용하는 경우, 표시 장치(700)는 반사형 액정 표시 장치가 된다. 가시광을 투과시키는 도전막을 도전막(772)으로서 사용하는 경우, 표시 장치(700)는 투과형 표시 장치가 된다.
도전막(772) 위의 구조를 변경하면, 액정 소자의 구동 방법을 변경할 수 있다. 이 경우의 예를 도 41에 도시하였다. 도 41에 도시된 표시 장치(700)는 액정 소자의 구동 모드로서 가로 전계 모드(예를 들어, FFS 모드)를 채용하는 예이다. 도 41에 도시된 구조에서는, 도전막(772) 위에 절연막(773)이 제공되고 절연막(773) 위에 도전막(774)이 제공된다. 이러한 구조에서는, 도전막(774)이 공통 전극으로서 기능하고, 절연막(773)을 통하여, 도전막(772)과 도전막(774) 사이에 발생하는 전계는 액정층(776)의 배향 상태를 제어할 수 있다.
도 40 및 도 41에는 도시하지 않았지만, 도전막(772) 및/또는 도전막(774)에, 액정층(776)과 접하는 측에 배향막을 제공하여도 좋다. 도 40 및 도 41에는 도시하지 않았지만, 편광 부재, 위상차 부재, 또는 반사 방지 부재 등의 광학 부재(광학 기판) 등을 적절히 제공하여도 좋다. 예를 들어, 편광 기판 및 위상차 기판을 사용함으로써, 원형 편광을 채용하여도 좋다. 또한 광원으로서 백라이트 또는 사이드 라이트 등을 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽(thermotropic) 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 또는 반(anti)강유전성 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
또는, 횡전계 방식을 채용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발현하는, 액정상 중 하나이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 향상시키기 위하여, 수 중량% 이상의 키랄제를 혼합한 액정 조성물을 액정층에 사용한다. 블루상을 나타내는 액정, 및 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고, 광학적 등방성을 가지고, 이에 의하여 배향 처리가 불필요하게 된다. 배향막을 제공할 필요가 없기 때문에 러빙 처리가 필요하지 않고, 이에 따라 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 불량 및 대미지를 감소시킬 수 있다. 또한 블루상을 나타내는 액정 재료는 시야각 의존성이 작다.
표시 소자로서 액정 소자를 사용하는 경우, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 사용할 수 있다.
또한 수직 배향(VA: vertical alignment) 모드를 이용한 투과형 액정 표시 장치 등의 노멀리 블랙형 액정 표시 장치도 사용하여도 좋다. 수직 배향 모드에는 몇 가지 예가 있고, 예를 들어 멀티-도메인 수직 배향(MVA) 모드, 패턴 수직 배향(PVA) 모드, 또는 ASV 모드 등을 채용할 수 있다.
<3-3. 발광 소자를 포함하는 표시 장치>
도 42에 도시된 표시 장치(700)는 발광 소자(782)를 포함한다. 발광 소자(782)는 도전막(772), EL층(786), 및 도전막(788)을 포함한다. 도 42에 나타낸 표시 장치(700)는 발광 소자(782)에 포함되는 EL층(786)으로부터의 발광에 의하여, 화상을 표시할 수 있다. 또한 EL층(786)은 유기 화합물, 또는 퀀텀닷 등의 무기 화합물을 포함한다.
유기 화합물에 사용할 수 있는 재료의 예에는 형광 재료 및 인광 재료가 포함된다. 퀀텀닷에 사용할 수 있는 재료의 예에는 콜로이드상 퀀텀닷 재료, 합금형 퀀텀닷 재료, 코어 셸형 퀀텀닷 재료, 및 코어형 퀀텀닷 재료가 포함된다. 12족 및 16족에 속하는 원소, 13족 및 15족에 속하는 원소, 또는 14족 및 16족에 속하는 원소를 포함하는 퀀텀닷을 사용하여도 좋다. 또는, 카드뮴(Cd), 셀레늄(Se), 아연(Zn), 황(S), 인(P), 인듐(In), 텔루륨(Te), 납(Pb), 갈륨(Ga), 비소(As), 또는 알루미늄(Al) 등의 원소를 포함하는 퀀텀닷 재료를 사용하여도 좋다.
증착법(진공 증착법을 포함함), 액적 토출법(잉크젯법이라고도 함), 코팅법, 또는 그라비어 인쇄법 등의 방법에 의하여 상술한 유기 화합물 및 무기 화합물을 퇴적시킬 수 있다. EL층(786)에는 저분자 재료, 중분자 재료(올리고머 및 덴드리머를 포함함), 또는 고분자 재료가 포함되어도 좋다.
여기서, 액적 토출법에 의하여 EL층(786)을 형성하는 방법에 대하여 도 43의 (A) 내지 (D)를 참조하여 설명한다. 도 43의 (A) 내지 (D)는 EL층(786)을 형성하는 방법을 도시한 단면도이다.
먼저, 평탄화 절연막(770) 위에 도전막(772)을 형성하고, 도전막(772)의 일부를 덮도록 절연막(730)을 형성한다(도 43의 (A) 참조).
다음으로, 절연막(730)의 개구인, 도전막(772)의 노출된 부분에, 액적 토출 장치(783)로부터 액적(784)을 토출하여, 조성물을 포함하는 층(785)을 형성한다. 액적(784)은 용매를 포함하는 조성물이고, 도전막(772) 위에 부착된다(도 43의 (B) 참조).
또한 액적(784)의 토출 방법은 감압하에서 수행되어도 좋다.
그리고, 조성물을 포함하는 층(785)으로부터 용매를 제거하고, 얻어진 층을 고체화함으로써 EL층(786)을 형성한다(도 43의 (C) 참조).
용매를 건조 또는 가열에 의하여 제거하여도 좋다.
다음으로, EL층(786) 위에 도전막(788)을 형성하여, 발광 소자(782)를 형성한다(도 43의 (D) 참조).
상술한 바와 같이 액적 토출법에 의하여 EL층(786)을 형성하면, 조성물을 선택적으로 토출할 수 있고, 이에 따라 재료의 손실을 저감할 수 있다. 또한 성형을 위한 리소그래피 공정 등이 필요하지 않으므로 공정을 간략화할 수 있고, 저비용화를 실현할 수 있다.
상술한 액적 토출법은 조성물의 토출구를 갖춘 노즐을 포함하는 수단, 또는 하나 또는 복수의 노즐을 가지는 헤드 등의 액적 토출 수단의 총칭이다.
다음으로, 액적 토출법에 사용하는 액적 토출 장치에 대하여 도 44를 참조하여 설명한다. 도 44는 액적 토출 장치(1400)를 도시한 개념도이다.
액적 토출 장치(1400)는 액적 토출 수단(1403)을 포함한다. 또한 액적 토출 수단(1403)은 헤드(1405) 및 헤드(1412)를 구비한다.
헤드(1405 및 1412)는 제어 수단(1407)에 접속되고, 이 제어 수단(1407)이 컴퓨터(1410)로 제어되어, 미리 프로그램된 패턴을 묘화할 수 있다.
묘화는 예를 들어, 기판(1402) 위에 형성되는 마커(1411)에 기초한 타이밍에 수행하여도 좋다. 또는, 기판(1402)의 외단부에 기초하여 기준점을 결정하여도 좋다. 여기서는, 촬상 수단(1404)에 의하여 마커(1411)를 검출하고, 화상 처리 수단(1409)에 의하여 디지털 신호로 변환한다. 그리고, 디지털 신호를 컴퓨터(1410)로 인식한 다음, 제어 신호를 생성하고 제어 수단(1407)으로 전송한다.
촬상 수단(1404)으로서는 전하 결합 소자(CCD) 또는 상보형 금속 산화물 반도체(CMOS)를 사용한 이미지 센서 등을 사용할 수 있다. 기판(1402) 위에 형성될 패턴의 데이터는 기억 매체(1408)에 저장되어 있고, 이 데이터에 기초하여 제어 신호가 제어 수단(1407)으로 전송됨으로써, 액적 토출 수단(1403)의 헤드(1405 및 1412)가 각각 독립적으로 제어될 수 있다. 헤드(1405 및 1412)에는, 각각 배관을 통하여 재료 공급원(1413 및 1414)으로부터 토출될 재료가 공급된다.
헤드(1405) 내부에는, 액체 재료로 충전될 점선(1406)으로 나타내는 공간과, 토출구인 노즐이 제공되어 있다. 나타내지 않았지만, 헤드(1412)의 내부 구조는 헤드(1405)와 같다. 헤드(1405 및 1412)의 노즐 크기가 서로 상이하면, 상이한 폭을 가지는 상이한 재료를 동시에 토출할 수 있다. 각 헤드는 복수의 발광 재료를 토출하고 묘화할 수 있다. 넓은 영역에 묘화하는 경우에는, 스루풋을 향상시키기 위한 복수의 노즐로부터 같은 재료를 동시에 토출하여 묘화할 수 있다. 대형 기판을 사용하는 경우, 헤드(1405 및 1412)는 도 44에서 화살표 X, Y, 및 Z로 나타낸 방향으로 기판을 자유로이 주사할 수 있고, 패턴을 묘화하는 영역을 자유로이 설정할 수 있다. 따라서, 복수의 같은 패턴을 하나의 기판 위에 묘화할 수 있다.
또한 조성물을 토출하는 단계는 감압하에서 수행하여도 좋다. 또한 조성물을 토출할 때에 기판을 가열하여도 좋다. 조성물을 토출한 후, 건조 및 베이킹 중 한쪽 또는 양쪽 모두를 수행한다. 건조와 베이킹은 둘 다 가열 처리이지만, 목적, 온도, 및 시간이 상이하다. 건조 및 베이킹의 단계는 상압하 또는 감압하에서 레이저 조사, RTA(rapid thermal annealing), 또는 가열로를 사용한 가열 등에 의하여 수행한다. 또한 이 가열 처리의 타이밍 및 이 가열 처리의 횟수는 특별히 한정되지 않는다. 건조 및 베이킹의 단계의 각각을 양호하게 수행하기 위한 온도는 기판의 재료 및 조성물의 성질에 의존한다.
상술한 식으로, 액적 토출 장치를 사용하여 EL층(786)을 형성할 수 있다.
도 42에 나타낸 표시 장치(700)에 대하여 다시 설명한다.
도 42에서의 표시 장치(700)에서는, 평탄화 절연막(770) 및 도전막(772) 위에 절연막(730)이 제공되어 있다. 절연막(730)은 도전막(772)의 일부를 덮는다. 또한 발광 소자(782)는 톱 이미션 구조를 가진다. 따라서, 도전막(788)은 투광성을 가지며, EL층(786)으로부터 방출되는 광을 투과시킨다. 본 실시형태에서는 톱 이미션 구조를 예시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 광이 도전막(772) 측으로 방출되는 보텀 이미션 구조, 또는 광이 도전막(772) 측과 도전막(788) 측의 양쪽으로 방출되는 듀얼 이미션 구조를 채용하여도 좋다.
착색막(736)은 발광 소자(782)와 중첩되도록 제공되고, 차광막(738)은 절연막(730)과 중첩되고 리드 배선부(711) 및 소스 드라이버 회로부(704)에 포함되도록 제공된다. 착색막(736) 및 차광막(738)은 절연막(734)으로 덮인다. 발광 소자(782)와 절연막(734) 사이의 공간은 밀봉막(732)으로 채워진다. 도 42에서의 표시 장치(700)로서, 착색막(736)을 가지는 구조를 설명하였지만, 구조는 이에 한정되지 않는다. 구분 착색 방법(separate coloring method)에 의하여 EL층(786)을 형성하는 경우, 착색막(736)을 반드시 제공할 필요는 없다.
<3-4. 입출력 장치가 제공된 표시 장치의 구조예>
도 41 및 도 42에 도시된 표시 장치(700)에는 입출력 장치를 제공하여도 좋다. 입출력 장치의 예로서는, 터치 패널 등을 들 수 있다.
도 45는 도 41에 나타낸 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다. 도 46은 도 42에 나타낸 표시 장치(700)가 터치 패널(791)을 포함하는 구조를 도시한 것이다.
도 45는 도 41에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구조의 단면도이다. 도 46은 도 42에 도시된 표시 장치(700)에 터치 패널(791)이 제공된 구조의 단면도이다.
먼저, 도 45 및 도 46에 도시된 터치 패널(791)에 대하여 아래에서 설명한다.
도 45 및 도 46에 도시된 터치 패널(791)은 기판(705)과 착색막(736) 사이에 제공되는 인셀 터치 패널이다. 터치 패널(791)은 차광막(738) 및 착색막(736)을 형성하기 전에 기판(705) 측에 형성한다.
터치 패널(791)은 차광막(738), 절연막(792), 전극(793), 전극(794), 절연막(795), 전극(796), 및 절연막(797)을 포함한다. 예를 들어, 손가락 또는 스타일러스 등의 물체가 근접할 때, 전극(793)과 전극(794)의 상호 용량의 변화를 검지할 수 있다.
도 45 및 도 46에 도시된 트랜지스터(750)의 상부에는, 전극(793)이 전극(794)과 교차되는 부분을 도시하였다. 절연막(795)의 개구를 통하여, 전극(794)이 개재되는 2개의 전극(793)에 전극(796)이 전기적으로 접속되어 있다. 또한 전극(796)이 제공된 영역이 화소부(702)에 제공되는 구조를 예로서 도 45 및 도 46에 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 전극(796)이 제공된 영역을 소스 드라이버 회로부(704)에 제공하여도 좋다.
전극(793 및 794)은 차광막(738)과 중첩되는 영역에 제공된다. 도 45에 도시된 바와 같이, 전극(793)은 발광 소자(782)와 중첩되지 않는 것이 바람직하다. 도 46에 도시된 바와 같이, 전극(793)은 액정 소자(775)와 중첩되지 않는 것이 바람직하다. 바꿔 말하면, 전극(793)은 발광 소자(782) 및 액정 소자(775)와 중첩되는 영역에 개구를 가진다. 즉, 전극(793)은 메시 형상을 가진다. 이 구조로 하면, 전극(793)은 발광 소자(782)로부터 방출되는 광을 차단하지 않는다. 또는, 전극(793)은 액정 소자(775)를 투과하는 광을 차단하지 않는 구조를 가질 수 있다. 따라서, 터치 패널(791)을 배치하더라도 휘도가 저감되기 어렵기 때문에, 시인성이 높고 소비전력이 낮은 표시 장치를 달성할 수 있다. 또한 전극(794)은 같은 구조를 가질 수 있다.
또한 전극(793 및 794)이 발광 소자(782)와 중첩되지 않기 때문에, 가시광 투과율이 낮은 금속 재료를 사용하여 전극(793 및 794)을 형성할 수 있다. 전극(793) 및 전극(794)이 액정 소자(775)와 중첩되지 않는 경우, 전극(793) 및 전극(794)에는 가시광에 대한 투과율이 낮은 금속 재료를 사용할 수 있다.
따라서, 가시광 투과율이 높은 산화물 재료를 사용한 전극과 비교하여, 전극(793 및 794)의 저항을 저감시킬 수 있어, 터치 패널의 감도를 높일 수 있다.
예를 들어, 전극(793, 794, 및 796)에는 도전성 나노와이어를 사용하여도 좋다. 이 나노와이어는 직경의 평균이 1㎚ 이상 100㎚ 이하, 바람직하게는 5㎚ 이상 50㎚ 이하, 더 바람직하게는 5㎚ 이상 25㎚ 이하일 수 있다. 상기 나노와이어로서는, 카본 나노튜브, 또는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어를 사용할 수 있다. 예를 들어, 전극(664, 665, 및 667) 중 어느 하나 또는 모두에 Ag 나노와이어를 사용하는 경우, 가시광의 투과율을 89% 이상으로 할 수 있고, 시트 저항률을 40Ω/square 이상 100Ω/square 이하로 할 수 있다.
도 45 및 도 46에는 인셀 터치 패널의 구조를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 표시 장치(700) 위에 형성되는 터치 패널(온셀 터치 패널) 또는 표시 장치(700)에 접합되는 터치 패널(아웃셀 터치 패널)을 사용하여도 좋다.
이러한 식으로, 본 발명의 일 형태의 표시 장치는 다양한 형태의 터치 패널과 조합될 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치의 예에 대하여 설명한다. 본 실시형태의 트랜지스터는 소형화에 적합하다.
<4-1. 소형화에 적합한 트랜지스터의 구조예>
도 47의 (A) 내지 (C)는 트랜지스터(200)의 상면을 도시한 것이다. 도 47의 (A)는 트랜지스터(200)의 상면을 도시한 것이다. 도면의 명료화를 위하여, 도 47의 (A)에서는 일부의 막을 생략하였다. 도 47의 (B)는 도 47의 (A)의 일점쇄선 X1-X2를 따라 취한 단면도이다. 도 47의 (C)는 도 47의 (A)의 일점쇄선 Y1-Y2를 따라 취한 단면도이다.
트랜지스터(200)는 게이트 전극으로서 기능하는 도전체(205)(도전체(205a) 및 도전체(205b)) 및 도전체(260)(도전체(260a) 및 도전체(260b)); 게이트 절연층으로서 기능하는 절연체(220), 절연체(222), 절연체(224), 및 절연체(250); 채널이 형성되는 영역을 포함하는 산화물 반도체(230)(산화물 반도체(230a), 산화물 반도체(230b), 및 산화물 반도체(230c)); 소스 및 드레인 중 한쪽으로서 기능하는 도전체(240a); 소스 및 드레인 중 다른 쪽으로서 기능하는 도전체(240b); 및 과잉 산소를 포함하는 절연체(280)를 포함한다.
산화물 반도체(230)는 산화물 반도체(230a), 산화물 반도체(230a) 위의 산화물 반도체(230b), 및 산화물 반도체(230b) 위의 산화물 반도체(230c)를 포함한다. 트랜지스터(200)를 온으로 하면, 주로 산화물 반도체(230b)에 전류가 흐른다(채널이 형성됨). 산화물 반도체(230b)와 산화물 반도체(230a 및 230c)의 계면 근방(혼합 영역인 경우도 있음)의 영역을 통하여 전류가 흐르는 경우가 있지만, 산화물 반도체(230a 및 230c)는 그 외의 영역에서 절연체로서 기능한다.
도 47의 (A) 내지 (C)에는, 게이트 전극으로서 기능하는 도전체(260)가 도전체(260a) 및 도전체(260b)를 포함하는 적층 구조를 도시하였다. 절연체(270)는 게이트 전극으로서 기능하는 도전체(260) 위에 제공되어 있다.
도전체(205)는 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 및 스칸듐에서 선택된 원소를 포함하는 금속막; 또는 상술한 원소 중 어느 것을 그 성분으로서 포함하는 금속 질화막(예를 들어, 질화 타이타늄막, 질화 몰리브데넘막, 또는 질화 텅스텐막) 등을 사용하여 형성된다. 또는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수도 있다.
예를 들어, 수소에 대한 배리어성을 가지는 도전체, 예를 들어, 도전체(205a)로서 질화 탄탈럼을 사용하고, 도전체(205b)로서 도전성이 높은 텅스텐을 그 위에 적층할 수 있다. 이 재료의 조합을 사용하면 배선의 도전성을 지키면서 산화물 반도체(230)로의 수소의 확산을 방지할 수 있다. 도 47의 (A) 내지 (C)에는 도전체(205a)와 도전체(205b)의 2층 구조를 나타내었지만, 도전체(205)의 구조는 이에 한정되지 않고, 단층 구조 또는 3층 이상의 적층 구조를 사용하여도 좋다.
절연체(220 및 224)는 각각 산화 실리콘막 또는 산화질화 실리콘막 등, 산소를 포함하는 절연체인 것이 바람직하다. 특히, 절연체(224)는 과잉 산소를 포함하는(화학량론적 조성보다 과잉으로 산소를 포함함) 절연체인 것이 바람직하다. 과잉 산소를 포함하는 이러한 절연체를 트랜지스터(200)의 산화물과 접하여 제공하면, 산화물 내의 산소 결손을 보상할 수 있다. 또한 절연체(220 및 224)가 같은 재료로 형성될 필요는 없다.
절연체(222)는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 납(PZT), 타이타늄산 스트론튬(SrTiO3), 및 (Ba,Sr)TiO3(BST) 등의 절연체 중 하나 이상을 사용한 단층 구조 또는 적층 구조를 가지는 것이 바람직하다. 예를 들어, 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘의 층을 적층하여도 좋다.
또한 절연체(222)가 2층 이상의 적층 구조를 가져도 좋다. 이 경우, 적층은 반드시 같은 재료로 형성될 필요는 없고, 다른 재료로 형성되어도 좋다.
high-k 재료를 포함하는 절연체(222)를 절연체(220)와 절연체(224) 사이에 제공하는 경우, 특정한 조건에서 전자가 절연체(222)에 트랩되고, 문턱 전압이 증대될 수 있다. 이 결과, 절연체(222)가 음으로 대전되는 경우가 있다.
예를 들어, 절연체(220) 및 절연체(224)를 산화 실리콘을 사용하여 형성하고, 절연체(222)를 산화 하프늄, 산화 알루미늄, 또는 산화 탄탈럼 등 전자 트랩 준위가 많은 재료를 사용하여 형성하는 경우, 반도체 장치의 동작 온도 또는 보관 온도보다 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)에서, 도전체(205)의 전위가 소스 전극 및 드레인 전극의 전위보다 높은 상태를 10밀리초 이상, 대표적으로는 1분 이상 유지한다. 이로써, 트랜지스터(200)의 산화물로부터 도전체(205)로 전자가 이동한다. 이때, 이동하는 전자의 일부가 절연체(222)의 전자 트랩 준위에 의하여 트랩된다.
필요한 양의 전자가 절연체(222)의 전자 트랩 준위에 의하여 트랩된 트랜지스터에서는, 문턱 전압이 양의 방향으로 변동된다. 도전체(205)의 전압을 제어함으로써, 트랩될 전자량을 제어할 수 있어, 문턱 전압을 제어할 수 있다. 이 구조를 가지는 트랜지스터(200)는, 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)에 있는 노멀리 오프 트랜지스터이다.
전자를 트랩하기 위한 처리를 트랜지스터의 제작 공정에서 수행하여도 좋다. 예를 들어, 이 처리는 트랜지스터의 소스 도전체 또는 드레인 도전체에 접속되는 도전체의 형성 후, 전(前)공정(웨이퍼 처리) 후, 웨이퍼 다이싱 단계 후, 또는 패키징 후 등, 공장 출하 전의 어느 단계에서 수행하는 것이 바람직하다.
절연체(220), 절연체(222), 및 절연체(224)의 두께를 적절히 조정함으로써, 문턱 전압을 제어할 수 있다. 오프 상태에서의 누설 전류가 낮은 트랜지스터를 제공할 수 있다. 전기 특성이 안정적인 트랜지스터를 제공할 수 있다. 온 상태 전류가 높은 트랜지스터를 제공할 수 있다. 서브스레숄드 스윙값이 작은 트랜지스터를 제공할 수 있다. 신뢰성이 높은 트랜지스터를 제공할 수 있다.
산화물 반도체(230a), 산화물 반도체(230b), 및 산화물 반도체(230c)는 In-M-Zn 산화물(M은 Al, Ga, Y, 또는 Sn) 등의 금속 산화물을 사용하여 형성된다. 산화물 반도체(230)로서 In-Ga 산화물 또는 In-Zn 산화물을 사용하여도 좋다.
절연체(250)는, 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산연(PZT), 타이타늄산 스트론튬(SrTiO3), 및 (Ba,Sr)TiO3(BST) 등의 절연체 중 하나 이상을 사용한 단층 구조 또는 적층 구조를 가질 수 있다. 예를 들어, 이 절연체에 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 또는 산화 지르코늄을 첨가하여도 좋다. 이 절연체에 질화 처리를 실시하여도 좋다. 이 절연체 위에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘의 층을 적층하여도 좋다.
절연체(250)로서는, 절연체(224)와 같이, 화학량론적 조성을 초과하여 산소를 포함하는 산화 절연체를 사용하는 것이 바람직하다. 이러한 과잉 산소를 포함하는 절연체를 산화물 반도체(230)와 접하여 제공하면, 산화물 반도체(230)의 산소 결손을 저감시킬 수 있다.
절연체(250)로서는, 산소 및 수소에 대하여 배리어성을 가지는, 산화 알루미늄, 산화질화 알루미늄, 산화 갈륨, 산화질화 갈륨, 산화 이트륨, 산화질화 이트륨, 산화 하프늄, 산화질화 하프늄, 또는 질화 실리콘 등으로 형성된 절연막을 사용할 수 있다. 이러한 재료로 형성된 절연체는, 산화물 반도체(230)로부터의 산소의 방출 또는 외부로부터 수소 등의 불순물이 들어가는 것을 방지하는 층으로서 기능한다.
또한 절연체(250)는 절연체(220), 절연체(222), 및 절연체(224)와 같은 적층 구조를 가져도 좋다. 전자 트랩 준위에 의하여 필요한 양의 전자가 트랩된 절연체를 절연체(250)가 포함하면, 트랜지스터(200)의 문턱 전압이 양의 방향으로 변동될 수 있다. 이 구조를 가지는 트랜지스터(200)는 게이트 전압이 0V일 때도 비도통 상태(오프 상태라고도 함)인 노멀리 오프 트랜지스터이다.
도 47의 (A) 내지 (C)에 도시된 반도체 장치에서는, 절연체(250)에 더하여, 배리어막을 산화물 반도체(230)와 도전체(260) 사이에 제공하여도 좋다. 산화물 반도체(230c)는 배리어성을 가져도 좋다.
예를 들어, 과잉 산소를 포함하는 절연막을 산화물 반도체(230)와 접하여 제공하고 배리어막으로 덮음으로써, 산화물의 조성을 화학량론적 조성과 거의 같게 하거나, 화학량론적 조성보다 산소를 더 포함하는 과포화 상태로 할 수 있다. 수소 등의 불순물이 산화물 반도체(230)로 들어가는 것을 방지할 수도 있다.
한 쌍의 도전체(240a) 및 도전체(240b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다.
알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 또는 상기 금속 중 어느 것을 주성분으로서 포함하는 합금을 도전체(240a 및 240b) 각각에 사용할 수 있다. 도면에는 단층 구조를 나타내었지만, 2층 이상의 적층 구조를 사용하여도 좋다.
예를 들어, 타이타늄막과 알루미늄막을 적층하여도 좋다. 다른 예에는, 알루미늄막을 텅스텐막 위에 적층하는 2층 구조, 구리막을 구리-마그네슘-알루미늄 합금막 위에 적층하는 2층 구조, 구리막을 타이타늄막 위에 적층하는 2층 구조, 및 구리막을 텅스텐막 위에 적층하는 2층 구조가 포함된다.
다른 예에는, 타이타늄막 또는 질화 타이타늄막을 형성하고, 이 타이타늄막 또는 질화 타이타늄막 위에 알루미늄막 또는 구리막을 적층하고, 이 알루미늄막 또는 구리막 위에 타이타늄막 또는 질화 타이타늄막을 형성하는 3층 구조; 및 몰리브데넘막 또는 질화 몰리브데넘막을 형성하고, 이 몰리브데넘막 또는 질화 몰리브데넘막 위에 알루미늄막 또는 구리막을 적층하고, 이 알루미늄막 또는 구리막 위에 몰리브데넘막 또는 질화 몰리브데넘막을 형성하는 3층 구조가 포함된다. 또한 산화 인듐, 산화 주석, 또는 산화 아연을 포함하는 투명 도전 재료를 사용하여도 좋다.
게이트 전극으로서 기능하는 도전체(260)는 예를 들어, 알루미늄, 크로뮴, 구리, 탄탈럼, 타이타늄, 몰리브데넘, 및 텅스텐에서 선택된 금속, 이들 금속 중 어느 것을 그 주성분으로서 포함하는 합금, 또는 이들 금속 중 어느 것을 조합하여 포함하는 합금 등을 사용하여 형성할 수 있다. 또한 망가니즈 및 지르코늄 중 한쪽 또는 양쪽 모두를 사용하여도 좋다. 또는, 인 등의 불순물 원소가 도핑된 다결정 실리콘으로 대표되는 반도체, 또는 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
예를 들어, 타이타늄막을 알루미늄막 위에 적층한 2층 구조로 한다. 다른 예에는, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 그리고 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조.
다른 예에는, 타이타늄막을 형성하고, 이 타이타늄막 위에 알루미늄막을 적층하고, 이 알루미늄막 위에 타이타늄막을 형성하는 3층 구조가 포함된다. 또는, 알루미늄과, 타이타늄, 탄탈럼, 텅스텐, 몰리브데넘, 크로뮴, 네오디뮴, 및 스칸듐에서 선택되는 하나 이상의 원소를 포함하는 합금막 또는 질화막을 사용하여도 좋다.
도전체(260)는 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성될 수도 있다. 상술한 투광성 도전 재료 및 상술한 금속을 사용하여 형성된 적층 구조를 가질 수도 있다.
도전체(260a)는 열 CVD법, MOCVD법, 및 ALD법에 의하여 형성된다. 특히, 도전체(260a)는 ALD법에 의하여 형성되는 것이 바람직하다. ALD법 등을 사용하여 절연체(250)에 대한 플라스마 대미지를 저감시킬 수 있다. 또한 ALD법은 피복성을 향상시킬 수 있어 바람직하다. 따라서, 신뢰성이 높은 트랜지스터(200)를 제공할 수 있다.
도전체(260b)는 탄탈럼, 텅스텐, 구리, 또는 알루미늄 등 도전성이 높은 재료에 의하여 형성된다.
절연체(270)는 도전체(260)를 덮도록 제공되어도 좋다. 산소가 방출되는 산화물 재료를 사용하여 절연체(280)를 형성하는 경우, 방출된 산소에 의하여 도전체(260)가 산화되는 것을 방지하기 위하여, 산소에 대하여 배리어성을 가지는 물질을 사용하여 절연체(270)를 형성한다.
예를 들어, 산화 알루미늄 등의 금속 산화물을 사용하여 절연체(270)를 형성할 수 있다. 절연체(270)는 도전체(260)의 산화가 방지되는 두께로 형성한다. 예를 들어, 절연체(270)의 두께는 1㎚ 이상 10㎚ 이하, 바람직하게는 3㎚ 이상 7㎚ 이하로 한다.
따라서, 도전체(260)의 산화를 방지할 수 있고, 절연체(280)로부터 방출된 산소를 산화물 반도체(230)에 효율적으로 공급할 수 있다.
트랜지스터(200) 위에 절연체(280)를 제공한다. 절연체(280)는 화학량론적 조성을 초과하여 산소를 포함하는 산화물을 포함하는 것이 바람직하다. 즉, 절연체(280)에는, 화학량론적 조성을 초과하여 산소를 포함하는 영역(이하, 과잉 산소 영역이라고도 함)을 형성하는 것이 바람직하다. 특히, 트랜지스터(200)에 산화물 반도체를 사용하는 경우, 과잉 산소 영역을 포함하는 절연체를 트랜지스터(200)의 근방의 층간막 등으로서 제공함으로써, 트랜지스터(200)의 산소 결손이 저감되어, 신뢰성을 향상시킬 수 있다.
과잉 산소 영역을 포함하는 절연체로서는, 구체적으로 가열에 의하여 산소의 일부가 방출되는 산화물 재료를 사용하는 것이 바람직하다.
예를 들어, 이러한 재료로서는, 산화 실리콘 또는 산화질화 실리콘을 포함하는 재료를 사용하는 것이 바람직하다. 또는, 금속 산화물을 사용할 수 있다. 또한 본 명세서에서, 산화질화 실리콘이란 질소보다 높은 비율로 산소를 포함하는 재료를 말하고, 질화산화 실리콘이란 산소보다 높은 비율로 질소를 포함하는 재료를 말한다.
트랜지스터(200)를 덮는 절연체(280)는, 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
<4-2. 소형화에 적합한 트랜지스터의 응용예>
조성이 상이한 트랜지스터를 적층하는 예를 아래에서 설명한다.
도 48에 나타낸 반도체 장치는 트랜지스터(400), 트랜지스터(200), 및 용량 소자(410)를 포함한다.
트랜지스터(200)는 산화물 반도체를 포함하는 반도체층에 채널이 형성되는 트랜지스터이다. 트랜지스터(200)의 오프 상태 전류가 작기 때문에, 이 트랜지스터(200)를 반도체 장치(기억 장치)에 사용함으로써, 저장된 데이터를 오랫동안 유지할 수 있다. 바꿔 말하면, 리프레시 동작을 필요하지 않거나 리프레시 동작의 빈도가 매우 낮은 반도체 장치(기억 장치)를 얻을 수 있어, 소비전력이 충분히 저감된다.
도 48에 나타낸 바와 같이, 반도체 장치는 트랜지스터(400), 트랜지스터(200), 및 용량 소자(410)를 포함한다. 트랜지스터(200)는 트랜지스터(400) 위에 제공되고, 용량 소자(410)는 트랜지스터(400) 및 트랜지스터(200) 위에 제공된다.
트랜지스터(400)는 기판(401) 위에 제공되고, 도전체(406), 절연체(404), 기판(401)의 일부인 반도체 영역(402), 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역(408a 및 408b)을 포함한다.
트랜지스터(400)는 p채널 트랜지스터이어도 좋고 n채널 트랜지스터이어도 좋다.
반도체 영역(402)의 채널이 형성되는 영역, 그 근방의 영역, 및 소스 영역 및 드레인 영역으로서 기능하는 저저항 영역들(408a 및 408b) 등은, 실리콘계 반도체 등의 반도체를 포함하는 것이 바람직하고, 단결정 실리콘을 포함하는 것이 더 바람직하다. 또는, 저마늄(Ge), 실리콘 저마늄(SiGe), 갈륨 비소(GaAs), 또는 갈륨 알루미늄 비소(GaAlAs) 등을 포함하는 재료가 포함되어도 좋다. 결정 격자에 응력을 가하여 격자 간격을 변화시킴으로써 유효 질량이 제어되는 실리콘이 포함되어도 좋다. 또는, 트랜지스터(400)는 GaAs 및 GaAlAs 등을 가지는 HEMT(high-electron-mobility transistor)이어도 좋다.
저저항 영역들(408a 및 408b)은, 반도체 영역(402)에 사용되는 반도체 재료에 더하여, 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함한다.
게이트 전극으로서 기능하는 도전체(406)는 비소 또는 인 등 n형 도전성을 부여하는 원소, 또는 붕소 등 p형 도전성을 부여하는 원소를 포함하는 실리콘 등의 반도체 재료, 또는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성될 수 있다.
또한 도전체의 재료는 일함수를 정함으로써, 문턱 전압을 조정할 수 있다. 구체적으로는, 도전체로서 질화 타이타늄 또는 질화 탄탈럼 등을 사용하는 것이 바람직하다. 또한 도전체의 도전성 및 매립성을 확보하기 위하여, 도전체로서 텅스텐 및 알루미늄 등의 금속 재료의 적층을 사용하는 것이 바람직하다. 특히, 내열성의 면에서 텅스텐이 바람직하다.
또한 도 48에 나타낸 트랜지스터(400)는 일례일 뿐이고, 거기에 나타낸 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다.
절연체(420), 절연체(422), 절연체(424), 및 절연체(426)는 순차적으로 적층되고, 트랜지스터(400)를 덮는다.
절연체(420), 절연체(422), 절연체(424), 및 절연체(426)로서는, 예를 들어, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 또는 질화 알루미늄을 사용할 수 있다.
절연체(422)는, 절연체(422) 아래에 놓인 트랜지스터(400) 등에 의하여 생긴 단차를 없애는 평탄화막으로서 기능한다. 절연체(422)의 상면은 평탄화의 수준을 높이기 위하여 CMP(chemical mechanical polishing)법 등을 사용한 평탄화 처리에 의하여 평탄화되어도 좋다.
절연체(424)는, 예를 들어, 기판(401) 또는 트랜지스터(400) 등으로부터 트랜지스터(200)가 형성되는 영역으로 수소 또는 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다.
수소에 대한 배리어성을 가지는 막의 예로서는, CVD법에 의하여 형성한 질화 실리콘을 들 수 있다. 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 열화되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(400) 사이에 수소의 확산을 방지하는 막을 제공하는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은, 수소가 방출되기 어려운 막이다.
또한 절연체(426)의 유전율은 절연체(424)의 유전율보다 낮은 것이 바람직하다. 예를 들어, 절연체(426)의 비유전율은 바람직하게는 4 미만이고, 더 바람직하게는 3 미만이다. 예를 들어, 절연체(424)의 비유전율은 절연체(426)의 비유전율의 0.7배 이하가 바람직하고, 절연체(426)의 비유전율의 0.6배 이하가 더 바람직하다. 유전율이 낮은 재료를 층간막으로서 사용하는 경우, 배선들 사이의 기생 용량을 저감시킬 수 있다.
절연체(420), 절연체(422), 절연체(424), 및 절연체(426)에는 용량 소자(410) 또는 트랜지스터(200)와 전기적으로 접속되는 도전체(428) 및 도전체(430) 등이 매립되어 있다. 또한 도전체(428) 및 도전체(430)는 각각 플러그 또는 배선으로서 기능한다. 또한 후술하는 바와 같이, 플러그 또는 배선으로서 기능하는 도전체의 복수의 구조를 총괄하여 같은 부호로 나타내는 경우가 있다. 또한 본 명세서 등에서는, 배선 및 배선과 전기적으로 접속되는 플러그가 하나의 구성 요소이어도 좋다. 즉, 도전체의 일부가 배선으로서 기능하고, 도전체의 일부가 플러그로서 기능하는 경우가 있다.
각 플러그 및 배선(예를 들어, 도전체(428) 및 도전체(430))의 재료로서는, 금속 재료, 합금 재료, 금속 질화물 재료, 또는 금속 산화물 재료 등의 도전성 재료를 단층 구조 또는 적층 구조로 사용할 수 있다. 내열성 및 도전성의 양쪽 모두를 가지는, 텅스텐 또는 몰리브데넘 등의 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 또는, 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선의 저항을 저감시킬 수 있다.
또한 도전체(428) 및 도전체(430)는 수소에 대한 배리어성을 가지는 도전체를 포함하는 것이 바람직하다. 특히, 수소에 대한 배리어성을 가지는 도전체가, 수소에 대한 배리어성을 가지는 절연체(424)의 개구부에 형성된다. 이러한 구조에서는, 트랜지스터(400) 및 트랜지스터(200)를 배리어성을 가지는 층으로 분리할 수 있기 때문에, 트랜지스터(400)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
또한 수소에 대한 배리어성을 가지는 도전체로서는, 예를 들어 질화 탄탈럼을 사용할 수 있다. 질화 탄탈럼과 도전성이 높은 텅스텐을 적층함으로써, 배선의 도전성을 지킨 상태로 트랜지스터(400)로부터의 수소의 확산을 방지할 수 있다. 이 경우, 수소에 대한 배리어성을 가지는 질화 탄탈럼층이, 수소에 대한 배리어성을 가지는 절연체(424)와 접하는 것이 바람직하다.
절연체(426) 및 도전체(430) 위에 배선층을 제공하여도 좋다. 예를 들어, 도 48에서, 절연체(450), 절연체(452), 및 절연체(454)는 순차적으로 적층되어 있다. 절연체(450), 절연체(452), 및 절연체(454)에는 도전체(456)가 형성되어 있다. 도전체(456)는 플러그 또는 배선으로서 기능한다. 또한 도전체(456)는 도전체(428) 및 도전체(430)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성될 수 있다.
또한 도전체(456)는 알루미늄 또는 구리 등의 저저항 도전성 재료를 사용하여 형성되는 것이 바람직하다. 저저항 도전성 재료를 사용하면 배선의 저항을 저감시킬 수 있다. 도전체(456)로서 구리를 사용하는 경우, 구리의 확산을 억제하는 도전체와 도전체(456)를 적층시키는 것이 바람직하다. 구리의 확산을 억제하는 도전체로서는, 예를 들어 탄탈럼, 질화 탄탈럼 등의 탄탈럼을 포함하는 합금, 루테늄, 또는 루테늄을 포함하는 합금 등을 사용하는 것이 바람직하다.
또한 절연체(450)로서는, 구리의 확산을 억제하거나 산소 및 수소에 대한 배리어성을 가지는 절연체를 사용하는 것이 바람직하다. 예를 들어, 구리의 확산을 억제하는 막으로서 질화 실리콘막을 사용할 수 있다. 따라서, 절연체(424)를 형성하는 데 사용하는 재료와 같은 재료를 사용하여 절연체(450)를 형성할 수 있다.
특히, 구리의 확산을 억제하는 절연체(450)의 개구와 접하여, 구리의 확산을 억제하는 도전체를 제공하는 것이 바람직하다. 구리는, 구리의 확산을 억제하는 도전체 위에 적층되는 것이 바람직하다. 이러한 구조에서는, 배선 주위로의 구리의 확산을 방지할 수 있다.
절연체(454) 위에는 절연체(458), 절연체(210), 절연체(212), 및 절연체(214)가 이 순서대로 적층되어 있다. 절연체(458), 절연체(210), 절연체(212), 및 절연체(214) 중 하나 또는 모두에, 구리의 확산을 억제하거나, 산소 또는 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다.
절연체(458) 및 절연체(212)는, 예를 들어, 기판(401) 또는 트랜지스터(400)가 형성되는 영역 등으로부터 트랜지스터(200)가 형성되는 영역으로 구리가 확산되는 것을 억제하는 막 또는 수소 또는 불순물이 확산되는 것을 방지하는 막을 사용하여 형성되는 것이 바람직하다. 따라서, 절연체(458) 및 절연체(212)는 절연체(424)를 형성하는 데 사용하는 재료와 같은 재료를 사용하여 형성할 수 있다.
절연체(210)는 절연체(420)와 같은 재료를 사용하여 형성될 수 있다. 예를 들어, 절연체(210)로서 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연체(214)로서는, 예를 들어, 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
절연체(214) 위에는 절연체(216)를 제공한다. 절연체(216)는 절연체(420)를 형성하는 데 사용하는 재료와 같은 재료를 사용하여 형성할 수 있다. 예를 들어, 절연체(216)로서 산화 실리콘막 또는 산화질화 실리콘막 등을 사용할 수 있다.
절연체(458), 절연체(210), 절연체(212), 절연체(214), 및 절연체(216)에는 도전체(218), 및 트랜지스터(200)를 형성하는 도전체(205) 등이 매립되어 있다. 또한 도전체(218)는 용량 소자(410) 또는 트랜지스터(400)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(218)는 도전체(428) 및 도전체(430)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다.
특히, 절연체(458), 절연체(212), 및 절연체(214)와 접하는 도전체(218)는 구리의 확산을 억제하거나, 산소, 수소, 및 물에 대한 배리어성을 가지는 도전체인 것이 바람직하다. 이 구조에서는, 구리의 확산을 억제하거나, 산소, 수소, 및 물에 대한 배리어성을 가지는 층에 의하여 트랜지스터(400)와 트랜지스터(200)를 완전히 분리할 수 있다. 바꿔 말하면, 도전체(456)로부터의 구리의 확산을 억제하고 트랜지스터(400)로부터 트랜지스터(200)로의 수소의 확산을 방지할 수 있다.
절연체(214) 위에는 트랜지스터(200) 및 절연체(280)가 제공되어 있다. 또한 도 48에 나타낸 트랜지스터(200)는 일례일 뿐이고 거기에 나타낸 구조에 한정되지 않고, 회로 구성 또는 구동 방법에 따라 적절한 트랜지스터를 사용할 수 있다.
절연체(280) 위에는 절연체(282), 절연체(284), 및 절연체(470)가 순차적으로 적층되어 있다. 절연체(220), 절연체(222), 절연체(224), 절연체(280), 절연체(282), 절연체(284), 및 절연체(470)에는 도전체(244) 등이 매립되어 있다. 트랜지스터(200)에 포함되는 도전체(240a) 및 도전체(240b) 등의 도전체 위에는, 상층의 도전체와 접속되는 도전체(245) 등이 제공된다. 또한 도전체(244)는 용량 소자(410), 트랜지스터(200), 또는 트랜지스터(400)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다. 도전체(244)는 도전체(428) 및 도전체(430)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다.
절연체(282) 및 절연체(284) 중 한쪽 또는 양쪽 모두에 산소 또는 수소에 대한 배리어성을 가지는 재료를 사용하는 것이 바람직하다. 따라서, 절연체(282)는 절연체(214)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다. 절연체(284)는 절연체(212)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다.
절연체(282)로서는, 예를 들어, 산화 알루미늄, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물을 사용하는 것이 바람직하다.
특히, 산화 알루미늄은 산소와, 트랜지스터의 전기 특성을 변화시키는 수소 및 수분 등의 불순물의 투과를 방지하는 우수한 차단 효과를 가진다. 따라서, 산화 알루미늄을 사용하면, 트랜지스터의 제작 공정 중 및 제작 공정 후에 수소 및 수분 등의 불순물이 트랜지스터(200)에 들어가는 것을 방지할 수 있다. 또한 트랜지스터(200)의 산화물로부터 산소가 방출되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)를 위한 보호막으로서 산화 알루미늄을 사용하는 것이 적합하다.
절연체(284)는 예를 들어, 용량 소자(410)가 형성되는 영역으로부터 트랜지스터(200)가 형성되는 영역으로, 수소 또는 불순물이 확산되는 것을 방지하는 배리어성을 가지는 막을 사용하여 형성되는 것이 바람직하다. 따라서, 절연체(284)는 절연체(424)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다.
수소에 대한 배리어성을 가지는 막의 예로서는, CVD법에 의하여 형성한 질화 실리콘을 들 수 있다. 트랜지스터(200) 등 산화물 반도체를 포함하는 반도체 소자로 수소가 확산됨으로써, 이 반도체 소자의 특성이 열화되는 경우가 있다. 따라서, 트랜지스터(200)와 트랜지스터(400) 사이에 수소의 확산을 방지하는 막을 제공하는 것이 바람직하다. 구체적으로, 수소의 확산을 방지하는 막은, 수소가 방출되기 어려운 막이다.
따라서, 구조는, 트랜지스터(200)와, 과잉 산소 영역을 포함하는 절연체(280)를 절연체(210), 절연체(212), 및 절연체(214)의 적층 구조와, 절연체(282) 및 절연체(284)의 적층 구조 사이에 배치함으로써 얻을 수 있다. 절연체(210), 절연체(212), 절연체(214), 절연체(282), 및 절연체(284)는 산소, 또는 수소 및 물 등의 불순물의 확산을 방지하는 배리어성을 가진다.
따라서, 절연체(280) 및 트랜지스터(200)로부터 방출되는 산소가, 용량 소자(410)가 형성되는 층 또는 트랜지스터(400)가 형성되는 층으로 확산되는 것을 방지할 수 있다. 또한 절연체(282) 위의 층 및 절연체(214) 아래의 층으로부터 트랜지스터(200)로 수소 및 물 등의 불순물이 확산되는 것을 방지할 수 있다.
즉, 절연체(280)의 과잉 산소 영역으로부터 트랜지스터(200)에서 채널이 형성되는 산화물에 산소를 효율적으로 공급할 수 있어, 산소 결손을 저감시킬 수 있다. 또한 트랜지스터(200)에서 채널이 형성되는 산화물에서, 불순물에 의하여 산소 결손이 형성되는 것을 방지할 수 있다. 따라서, 트랜지스터(200)에서 채널이 형성되는 산화물을 결함 준위 밀도가 낮고 특성이 안정적인 산화물 반도체로 할 수 있다. 즉, 트랜지스터(200)의 전기 특성의 변동을 방지하고 신뢰성을 향상시킬 수 있다.
절연체(470) 위에는 용량 소자(410) 및 도전체(474)가 제공되어 있다. 용량 소자(410)는 절연체(470) 위에 제공되고, 도전체(462), 절연체(480), 절연체(482), 절연체(484), 및 도전체(466)를 포함한다. 또한 도전체(474)는 용량 소자(410), 트랜지스터(200), 또는 트랜지스터(400)와 전기적으로 접속되는 플러그 또는 배선으로서 기능한다.
도전체(462)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 가지는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(462)를 도전체 등의 다른 구성과 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용할 수 있다.
또한 도전체(474)는 용량 소자의 전극으로서 기능하는 도전체(462)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다.
도전체(474) 및 도전체(462) 위에 절연체(480), 절연체(482), 절연체(484)가 제공되어 있다. 절연체(480), 절연체(482), 및 절연체(484)로서는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄, 산화 하프늄, 산화질화 하프늄, 질화산화 하프늄, 또는 질화 하프늄 등을 사용할 수 있다. 도면에는 3층 구조를 나타내었지만, 단층, 2층, 또는 4개 이상의 층의 적층 구조를 사용하여도 좋다.
예를 들어, 절연체(480) 및 절연체(484)로서는 산화질화 실리콘 등 절연 내력이 높은 재료를 사용하는 것이 바람직하다. 또한 절연체(484)로서는, 산화 알루미늄 등의 고유전율(high-k) 재료를, 산화질화 실리콘 등 절연 내력이 높은 재료와 적층하는 것이 바람직하다. 이 구조로 하면, 용량 소자(410)는 고유전율(high-k)의 절연체에 의하여 충분한 용량을 가질 수 있고, 절연 내력이 높은 절연체에 의하여 전자 파괴를 방지하는 더 높은 전자 내력을 가질 수 있다.
절연체(480), 절연체(482), 및 절연체(484)를 개재하여 도전체(462) 위에 도전체(466)를 제공한다. 또한 도전체(466)는 금속 재료, 합금 재료, 또는 금속 산화물 재료 등의 도전성 재료를 사용하여 형성할 수 있다. 텅스텐 또는 몰리브데넘 등, 내열성 및 도전성의 양쪽 모두를 가지는 고융점 재료를 사용하는 것이 바람직하고, 특히 텅스텐을 사용하는 것이 바람직하다. 도전체(466)를 도전체 등의 다른 구성과 동시에 형성하는 경우에는, 저저항 금속 재료인 Cu(구리) 또는 Al(알루미늄) 등을 사용할 수 있다.
예를 들어, 도 48에 도시한 바와 같이, 절연체(480), 절연체(482), 및 절연체(484)를 도전체(462)의 상면 및 측면을 덮도록 제공한다. 또한 절연체(480), 절연체(482), 및 절연체(484)를 개재하여 도전체(462)의 상면 및 측면을 덮도록 도전체(466)를 제공한다.
즉, 도전체(462)의 측면에도 용량이 형성되기 때문에, 용량 소자의 투영 면적당 용량을 증가시킬 수 있다. 따라서, 반도체 장치의 면적 축소, 고집적화, 그리고 소형화가 가능해진다.
도전체(466) 및 절연체(484) 위에 절연체(460)가 제공되어 있다. 절연체(460)는 절연체(420)를 형성하는 데 사용되는 재료와 같은 재료를 사용하여 형성할 수 있다. 용량 소자(410)를 덮는 절연체(460)는, 그 아래의 거칠기를 덮는 평탄화막으로서 기능하여도 좋다.
이상이 적용예의 설명이다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치에 대하여 도 49의 (A) 내지 (C)를 참조하여 설명한다.
<5. 표시 장치의 회로 구성>
도 49의 (A)에 도시된 표시 장치는, 표시 소자의 화소들을 포함하는 영역(이하, 이 영역을 화소부(502)라고 함), 화소부(502) 외측에 제공되며 화소들을 구동시키기 위한 회로를 포함하는 회로부(이하, 이 부분을 드라이버 회로부(504)라고 함), 소자를 보호하는 기능을 각각 가지는 회로(이하, 이 회로를 보호 회로(506)라고 함), 및 단자부(507)를 포함한다. 또한 보호 회로(506)를 반드시 제공할 필요는 없다.
드라이버 회로부(504)의 일부 또는 전체는, 화소부(502)가 형성된 기판 위에 형성되는 것이 바람직하다. 이로써, 구성 요소의 수 및 단자의 수를 줄일 수 있다. 드라이버 회로부(504)의 일부 또는 전체가, 화소부(502)가 형성된 기판 위에 형성되지 않는 경우, 드라이버 회로부(504)의 일부 또는 전체는 COG 또는 TAB(tape automated bonding)에 의하여 실장할 수 있다.
화소부(502)는, X행(X는 2 이상의 자연수임) Y열(Y는 2 이상의 자연수임)로 배열된 표시 소자들을 구동시키기 위한 복수의 회로(이하, 이러한 회로를 화소 회로(501)라고 함)를 포함한다. 드라이버 회로부(504)는, 화소를 선택하는 신호(주사 신호)를 공급하기 위한 회로(이하, 이 회로를 게이트 드라이버(504a)라고 함) 및 화소의 표시 소자를 구동시키는 신호(데이터 신호)를 공급하기 위한 회로(이하, 이 회로를 소스 드라이버(504b)라고 함) 등의 구동 회로를 포함한다.
게이트 드라이버(504a)는 시프트 레지스터 등을 포함한다. 게이트 드라이버(504a)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호를 받고, 신호를 출력한다. 예를 들어, 게이트 드라이버(504a)는, 스타트 펄스 신호 또는 클럭 신호 등을 받고, 펄스 신호를 출력한다. 게이트 드라이버(504a)는, 주사 신호를 공급받는 배선(이하, 이러한 배선을 주사선(GL_1 내지 GL_X)이라고 함)의 전위를 제어하는 기능을 가진다. 또한 주사선(GL_1 내지 GL_X)을 개별적으로 제어하기 위하여, 복수의 게이트 드라이버(504a)를 제공하여도 좋다. 또는, 게이트 드라이버(504a)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 게이트 드라이버(504a)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 시프트 레지스터 등을 포함한다. 소스 드라이버(504b)는, 단자부(507)를 통하여 시프트 레지스터를 구동시키기 위한 신호뿐만 아니라, 데이터 신호의 바탕이 되는 신호(화상 신호)를 받는다. 소스 드라이버(504b)는, 화소 회로(501)에 기록될, 화상 신호에 기초한 데이터 신호를 생성하는 기능을 가진다. 또한 소스 드라이버(504b)는, 스타트 펄스 신호 또는 클럭 신호 등의 입력에 의하여 생성되는 펄스 신호에 따라, 데이터 신호의 출력을 제어하는 기능을 가진다. 또한 소스 드라이버(504b)는, 데이터 신호를 공급받는 배선(이하, 이러한 배선을 데이터선(DL_1 내지 DL_Y)이라고 함)의 전위를 제어하는 기능을 가진다. 또는, 소스 드라이버(504b)는, 초기화 신호를 공급하는 기능을 가진다. 이에 한정되지 않고, 소스 드라이버(504b)는 다른 신호를 공급할 수 있다.
소스 드라이버(504b)는 예를 들어, 복수의 아날로그 스위치를 포함한다. 소스 드라이버(504b)는, 복수의 아날로그 스위치를 순차적으로 온으로 함으로써, 화상 신호를 시분할하여 얻어지는 신호를, 데이터 신호로서 출력할 수 있다. 소스 드라이버(504b)는 시프트 레지스터 등을 포함하여도 좋다.
주사 신호를 공급받는 복수의 주사선(GL) 중 하나 및 데이터 신호를 공급받는 복수의 데이터선(DL) 중 하나를 통하여, 복수의 화소 회로(501) 각각에, 펄스 신호 및 데이터 신호가 각각 입력된다. 복수의 화소 회로(501) 각각에서의 데이터 신호의 기록 및 유지는, 게이트 드라이버(504a)에 의하여 제어된다. 예를 들어, m행 n열째(m은 X 이하의 자연수이고, n은 Y 이하의 자연수임)의 화소 회로(501)에는, 주사선(GL_m)을 통하여 게이트 드라이버(504a)로부터 펄스 신호가 입력되고, 주사선(GL_m)의 전위에 따라 데이터선(DL_n)을 통하여 소스 드라이버(504b)로부터 데이터 신호가 입력된다.
도 49의 (A)의 보호 회로(506)는, 예를 들어 게이트 드라이버(504a)와 화소 회로(501) 사이의 주사선(GL)에 접속된다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 화소 회로(501) 사이의 데이터선(DL)에 접속된다. 또는, 보호 회로(506)는, 게이트 드라이버(504a)와 단자부(507) 사이의 배선에 접속될 수 있다. 또는, 보호 회로(506)는, 소스 드라이버(504b)와 단자부(507) 사이의 배선에 접속될 수 있다. 또한 단자부(507)는, 외부 회로로부터 표시 장치에 전력, 제어 신호, 및 화상 신호를 입력하기 위한 단자를 가지는 부분을 의미한다.
보호 회로(506)는, 이 보호 회로에 접속된 배선에 특정한 범위 외의 전위가 인가되었을 때에, 이 보호 회로에 접속된 해당 배선을 다른 배선에 전기적으로 접속시키는 회로이다.
도 49의 (A)에 나타낸 바와 같이, 화소부(502) 및 드라이버 회로부(504)에 보호 회로(506)를 제공함으로써, ESD(electrostatic discharge) 등에 의하여 발생되는 과전류에 대한 표시 장치의 내성을 향상시킬 수 있다. 또한 보호 회로(506)의 구성은 이에 한정되지 않고, 예를 들어 보호 회로(506)는 게이트 드라이버(504a)에 접속되어도 좋고, 또는 보호 회로(506)는 소스 드라이버(504b)에 접속되어도 좋다. 또는, 보호 회로(506)는 단자부(507)에 접속되어도 좋다.
도 49의 (A)에 드라이버 회로부(504)가 게이트 드라이버(504a) 및 소스 드라이버(504b)를 포함하는 예를 나타내었지만, 구조는 이에 한정되지 않는다. 예를 들어, 게이트 드라이버(504a)만을 형성하여도 좋고, 소스 드라이버 회로가 형성된 별도로 준비된 기판(예를 들어, 단결정 반도체막 또는 다결정 반도체막으로 형성된 구동 회로 기판)을 실장하여도 좋다.
도 49의 (A)에서의 복수의 화소 회로(501)의 각각은 예를 들어, 도 49의 (B)에 도시된 구조를 가질 수 있다.
도 49의 (B)의 화소 회로(501)는 액정 소자(570), 트랜지스터(550), 및 용량 소자(560)를 포함한다. 트랜지스터(550)로서는, 예를 들어 상술한 실시형태에서 설명한 트랜지스터 중 임의의 것을 사용할 수 있다.
액정 소자(570)의 한 쌍의 전극 중 한쪽의 전위는 화소 회로(501)의 사양에 따라 적절히 설정된다. 액정 소자(570)의 배향 상태는, 기록되는 데이터에 의존한다. 복수의 화소 회로(501) 각각에 포함되는 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공통 전위를 공급하여도 좋다. 또한 하나의 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위는, 다른 행의 화소 회로(501)에서의 액정 소자(570)의 한 쌍의 전극 중 한쪽에 공급되는 전위와 상이하여도 좋다.
액정 소자(570)를 포함하는 표시 장치의 구동 방법의 예로서는 다음 중 어느 모드를 들 수 있다: TN 모드, STN 모드, VA 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, AFLC(antiferroelectric liquid crystal) 모드, MVA 모드, PVA(patterned vertical alignment) 모드, IPS 모드, FFS 모드, 및 TBA(transverse bend alignment) 모드 등이다. 표시 장치의 구동 방법의 다른 예에는 ECB(electrically controlled birefringence) 모드, PDLC(polymer-dispersed liquid crystal) 모드, PNLC(polymer network liquid crystal) 모드, 및 게스트 호스트 모드가 포함된다. 다양한 액정 소자 및 그 구동 방법을 사용할 수 있다.
m행 n열째 화소 회로(501)에 있어서, 트랜지스터(550)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터선(DL_n)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 트랜지스터(550)의 게이트 전극은 주사선(GL_m)에 전기적으로 접속된다. 트랜지스터(550)는, 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 가진다.
용량 소자(560)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL)이라고 함)에 전기적으로 접속되고, 다른 쪽은 액정 소자(570)의 한 쌍의 전극 중 다른 쪽에 전기적으로 접속된다. 전위 공급선(VL)의 전위는, 화소 회로(501)의 사양에 따라 적절히 설정된다. 용량 소자(560)는, 기록된 데이터를 저장하기 위한 저장 용량 소자(storage capacitor)로서 기능한다.
예를 들어, 도 49의 (B)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 49의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(550)가 온이 되어 데이터 신호가 기록된다.
트랜지스터(550)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 이 동작을 행마다 순차적으로 수행함으로써, 화상을 표시할 수 있다.
또는, 도 49의 (A)의 복수의 화소 회로(501) 각각은, 예를 들어 도 49의 (C)에 도시된 구조를 가질 수 있다.
도 49의 (C)에 도시된 화소 회로(501)는, 트랜지스터(552 및 554), 용량 소자(562), 및 발광 소자(572)를 포함한다. 트랜지스터(552 및 554) 중 한쪽 또는 양쪽으로서, 예를 들어 상술한 실시형태에서 설명한 트랜지스터들 중 임의의 것을 사용할 수 있다.
트랜지스터(552)의 소스 전극 및 드레인 전극 중 한쪽은, 데이터 신호가 공급되는 배선(이하, 신호선(DL_n)이라고 함)에 전기적으로 접속된다. 트랜지스터(552)의 게이트 전극은, 게이트 신호가 공급되는 배선(이하, 주사선(GL_m)이라고 함)에 전기적으로 접속된다.
트랜지스터(552)는, 온 또는 오프가 됨으로써 데이터 신호를 기록할지 여부를 제어하는 기능을 가진다.
용량 소자(562)의 한 쌍의 전극 중 한쪽은, 전위가 공급되는 배선(이하, 전위 공급선(VL_a)이라고 함)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
용량 소자(562)는, 기록된 데이터를 저장하기 위한 저장 용량 소자로서 기능한다.
트랜지스터(554)의 소스 전극 및 드레인 전극 중 한쪽은, 전위 공급선(VL_a)에 전기적으로 접속된다. 또한 트랜지스터(554)의 게이트 전극은, 트랜지스터(552)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)의 양극 및 음극 중 한쪽은, 전위 공급선(VL_b)에 전기적으로 접속되고, 다른 쪽은 트랜지스터(554)의 소스 전극 및 드레인 전극 중 다른 쪽에 전기적으로 접속된다.
발광 소자(572)로서는, 예를 들어 유기 전계 발광 소자(유기 EL 소자라고도 함)를 사용할 수 있다. 또한 발광 소자(572)는 유기 EL 소자에 한정되지 않고, 무기 재료를 포함하는 무기 EL 소자를 사용하여도 좋다.
또한 전위 공급선(VL_a) 및 전위 공급선(VL_b) 중 한쪽에 고전원 전위(VDD)가 공급되고, 다른 쪽에 저전원 전위(VSS)가 공급된다.
예를 들어, 도 49의 (C)의 화소 회로(501)를 포함하는 표시 장치에서는, 도 49의 (A)에 도시된 게이트 드라이버(504a)에 의하여 화소 회로(501)가 행마다 순차적으로 선택됨으로써 트랜지스터(552)가 온이 되고 데이터 신호가 기록된다.
트랜지스터(552)가 오프가 되면, 데이터가 기록된 화소 회로(501)는 유지 상태가 된다. 또한 트랜지스터(554)의 소스 전극과 드레인 전극 사이에 흐르는 전류량은, 기록된 데이터 신호의 전위에 따라 제어된다. 발광 소자(572)는 흐르는 전류량에 대응하는 휘도로 광을 방출한다. 이 동작을 행마다 순차적으로 수행함으로써, 화상이 표시된다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 설명한 트랜지스터를 적용할 수 있는 회로 구성예에 대하여 도 50의 (A) 내지 (C), 도 51의 (A) 내지 (C), 도 52의 (A) 및 (B), 그리고 도 53의 (A) 및 (B)를 참조하여 설명한다.
<6. 인버터 회로의 구성예>
도 50의 (A)는 구동 회로에 포함되는 시프트 레지스터 또는 버퍼 등에 사용할 수 있는 인버터의 회로도이다. 인버터(800)는 입력 단자 IN에 공급하는 신호의 논리를 반전한 신호를 출력 단자 OUT에 출력한다. 인버터(800)는 복수의 OS 트랜지스터를 포함한다. 신호 SBG는 OS 트랜지스터의 전기 특성을 전환할 수 있다.
도 50의 (B)는 인버터(800)의 예를 도시한 것이다. 인버터(800)는 OS 트랜지스터(810 및 820)를 포함한다. 인버터(800)는 n채널 트랜지스터만을 사용하여 형성될 수 있기 때문에, CMOS(complementary metal oxide semiconductor)를 사용하여 형성되는 인버터(즉, CMOS 인버터)보다 낮은 비용으로 인버터(800)를 형성할 수 있다.
또한 OS 트랜지스터를 포함하는 인버터(800)는 Si 트랜지스터를 포함하는 CMOS 회로 위에 제공될 수 있다. 인버터(800)는 CMOS 회로와 중첩되도록 제공될 수 있기 때문에, 인버터(800)에는 추가적인 면적이 필요하지 않아, 회로 면적의 증가를 억제할 수 있다.
OS 트랜지스터(810 및 820)의 각각은 프런트 게이트로서 기능하는 제 1 게이트, 백 게이트로서 기능하는 제 2 게이트, 소스 및 드레인 중 한쪽으로서 기능하는 제 1 단자, 및 소스 및 드레인 중 다른 쪽으로서 기능하는 제 2 단자를 포함한다.
OS 트랜지스터(810)의 제 1 게이트는 제 2 단자에 접속된다. OS 트랜지스터(810)의 제 2 게이트는 신호 SBG를 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 1 단자는 전압 VDD를 공급하는 배선에 접속된다. OS 트랜지스터(810)의 제 2 단자는 출력 단자 OUT에 접속된다.
OS 트랜지스터(820)의 제 1 게이트는 입력 단자 IN에 접속된다. OS 트랜지스터(820)의 제 2 게이트는 입력 단자 IN에 접속된다. OS 트랜지스터(820)의 제 1 단자는 출력 단자 OUT에 접속된다. OS 트랜지스터(820)의 제 2 단자는 전압 VSS를 공급하는 배선에 접속된다.
도 50의 (C)는 인버터(800)의 동작을 도시한 타이밍 차트이다. 도 50의 (C)의 타이밍 차트에는 입력 단자 IN의 신호 파형, 출력 단자 OUT의 신호 파형, 신호 SBG의 신호 파형, 및 OS 트랜지스터(810)의 문턱 전압의 변화를 도시하였다.
신호 SBG를 OS 트랜지스터(810)의 제 2 게이트에 공급하여 OS 트랜지스터(810)의 문턱 전압을 제어할 수 있다.
신호 SBG는 문턱 전압을 음의 방향으로 변동시키기 위한 전압 VBG_A 및 문턱 전압을 양의 방향으로 변동시키기 위한 전압 VBG_B를 포함한다. 제 2 게이트에 전압 VBG_A를 인가할 때 OS 트랜지스터(810)의 문턱 전압을 문턱 전압 VTH_A가 되도록 음의 방향으로 변동시킬 수 있다. 제 2 게이트에 전압 VBG_B를 인가할 때 OS 트랜지스터(810)의 문턱 전압을 문턱 전압 VTH_B가 되도록 양의 방향으로 변동시킬 수 있다.
상술한 설명을 가시화하기 위하여, 도 51의 (A)에는, 트랜지스터의 전기 특성의 지표 중 하나인 I d-V g 커브를 나타내었다.
제 2 게이트에 전압 VBG_A 등 높은 전압을 인가할 때, OS 트랜지스터(810)의 전기 특성을 도 51의 (A)의 파선(840)으로 나타낸 커브와 일치하도록 변동시킬 수 있다. 제 2 게이트에 전압 VBG_B 등 낮은 전압을 인가할 때, OS 트랜지스터(810)의 전기 특성을 도 51의 (A)의 실선(841)으로 나타낸 커브와 일치하도록 변동시킬 수 있다. 도 51의 (A)에 나타낸 바와 같이, 전압 VBG_A와 전압 VBG_B 사이에서 신호 SBG를 전환함으로써, OS 트랜지스터(810)의 문턱 전압을 양의 방향 또는 음의 방향으로 변동시킬 수 있다.
문턱 전압을 문턱 전압 VTH_B로 양의 방향으로 변동시킴으로써 OS 트랜지스터(810)에 전류가 흐르기 어렵게 할 수 있다. 도 51의 (B)는 이 상태를 가시화한 것이다.
도 51의 (B)에 도시된 바와 같이, OS 트랜지스터(810)를 흐르는 전류 IB를 매우 낮게 할 수 있다. 따라서, 입력 단자 IN에 공급되는 신호가 고레벨이고 OS 트랜지스터(820)가 온(ON)일 때, 출력 단자 OUT의 전압을 급격히 하강시킬 수 있다.
도 51의 (B)에 도시된 바와 같이, OS 트랜지스터(810)를 전류가 흐르기 어려운 상태를 얻을 수 있기 때문에, 도 50의 (C)의 타이밍 차트에서 출력 단자의 신호 파형(831)을 급격하게 할 수 있다. 전압 VDD를 공급하는 배선과 전압 VSS를 공급하는 배선 사이의 관통 전류(shoot-through current)를 적게 할 수 있어, 저소비전력 동작으로 이어진다.
문턱 전압을 문턱 전압 VTH_A로 음의 방향으로 변동시킴으로써 OS 트랜지스터(810)에 전류가 흐르기 쉽게 할 수 있다. 도 51의 (C)는 이 상태를 가시화한 것이다. 도 51의 (C)에 도시한 바와 같이, 이때 흐르는 전류 IA를 적어도 전류 IB보다 크게 할 수 있다. 따라서, 입력 단자 IN에 공급되는 신호가 저레벨이고 OS 트랜지스터(820)가 오프(OFF)일 때, 출력 단자 OUT의 전압을 급격히 상승시킬 수 있다. 도 51의 (C)에 나타낸 바와 같이, OS 트랜지스터(810)를 전류가 흐르기 어려운 상태를 얻을 수 있기 때문에, 도 50의 (C)의 출력 단자의 신호 파형(832)을 급격하게 할 수 있다.
또한 OS 트랜지스터(810)의 문턱 전압은 OS 트랜지스터(820)의 상태가 전환되기 전, 즉 시간 T1 또는 T2 전에 신호 SBG에 의하여 제어되는 것이 바람직하다. 예를 들어, 도 50의 (C)에서와 같이, 입력 단자 IN에 공급되는 신호의 레벨이 고레벨로 전환되는 시간 T1 전에, 문턱 전압 VTH_A로부터 문턱 전압 VTH_B로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다. 또한 도 50의 (C)에서와 같이, 입력 단자 IN에 공급되는 신호의 레벨이 저레벨로 전환되는 시간 T2 전에, 문턱 전압 VTH_B로부터 문턱 전압 VTH_A로 OS 트랜지스터(810)의 문턱 전압을 전환하는 것이 바람직하다.
도 50의 (C)의 타이밍 차트는 입력 단자 IN에 공급되는 신호에 따라 신호 SBG의 레벨을 전환하는 구조를 나타낸 것이지만, 예를 들어, 문턱 전압을 제어하기 위한 전압을, 부유 상태에 있는 OS 트랜지스터(810)의 제 2 게이트에 의하여 유지시키는 다른 구조를 채용하여도 좋다. 도 52의 (A)는 이러한 회로 구성의 예를 도시한 것이다.
도 52의 (A)의 회로 구성은 OS 트랜지스터(850)를 추가한 것을 제외하면 도 50의 (B)와 같다. OS 트랜지스터(850)의 제 1 단자는 OS 트랜지스터(810)의 제 2 게이트와 접속된다. OS 트랜지스터(850)의 제 2 단자는 전압 VBG_B(또는 전압 VBG_A)를 공급하는 배선과 접속된다. OS 트랜지스터(850)의 제 1 게이트는 신호 SF를 공급하는 배선과 접속된다. OS 트랜지스터(850)의 제 2 게이트는 전압 VBG_B(또는 전압 VBG_A)를 공급하는 배선과 접속된다.
도 52의 (A)의 회로 구성을 가지는 동작에 대하여 도 52의 (B)의 타이밍 차트를 참조하여 설명한다.
OS 트랜지스터(810)의 문턱 전압을 제어하기 위한 전압은, 입력 단자 IN에 공급되는 신호의 레벨이 고레벨로 전환되는 시간 T3 전에, OS 트랜지스터(810)의 제 2 게이트에 공급된다. 신호 SF를 고레벨로 하고 OS 트랜지스터(850)를 온으로 하여, 문턱 전압을 제어하기 위한 전압 VBG_B를 노드 NBG에 공급한다.
노드 NBG의 전압이 VBG_B가 된 후에 OS 트랜지스터(850)를 오프로 한다. OS 트랜지스터(850)의 오프 상태 전류는 매우 낮기 때문에, OS 트랜지스터(850)를 계속 오프로 함으로써 노드 NBG에 의하여 유지된 전압 VBG_B를 유지할 수 있다. 따라서, OS 트랜지스터(850)의 제 2 게이트에 전압 VBG_B를 공급하는 동작의 횟수를 줄일 수 있고, 이에 따라 전압 VBG_B를 재기록하는 데 소비되는 전력을 저감시킬 수 있다.
도 50의 (B) 및 도 52의 (A)는 외부로부터의 제어에 의하여 OS 트랜지스터(810)의 제 2 게이트에 전압을 공급하는 경우를 도시한 것이지만, 예를 들어, 문턱 전압을 제어하기 위한 전압을, 입력 단자 IN에 공급되는 신호에 기초하여 생성하고 OS 트랜지스터(810)의 제 2 게이트에 공급하는 다른 구성을 채용하여도 좋다. 도 53의 (A)는 이러한 회로 구조의 예를 도시한 것이다.
도 53의 (A)의 회로 구성은, 입력 단자 IN과 OS 트랜지스터(810)의 제 2 게이트 사이에 CMOS 인버터(860)를 제공한 것을 제외하면, 도 50의 (B)와 같다. CMOS 인버터(860)의 입력 단자는 입력 단자 IN과 접속된다. CMOS 인버터(860)의 출력 단자는 OS 트랜지스터(810)의 제 2 게이트에 접속된다.
도 53의 (A)의 회로 구조를 가지는 동작에 대하여 도 53의 (B)의 타이밍 차트를 참조하여 설명한다. 도 53의 (B)의 타이밍 차트는 입력 단자 IN의 신호 파형, 출력 단자 OUT의 신호 파형, CMOS 인버터(860)의 출력 파형 IN_B, 및 OS 트랜지스터(810)의 문턱 전압의 변화를 도시한 것이다.
입력 단자 IN에 공급되는 신호의 논리가 반전된 신호에 상당하는 출력 파형 IN_B는 OS 트랜지스터(810)의 문턱 전압을 제어하는 신호로서 사용될 수 있다. 따라서, OS 트랜지스터(810)의 문턱 전압은 도 51의 (A) 내지 (C)를 참조하여 설명한 바와 같이 제어될 수 있다. 예를 들어, 도 53의 (B)의 시각 T4에는 입력 단자 IN에 공급되는 신호가 고레벨이 되고 OS 트랜지스터(820)가 온이 된다. 이때, 출력 파형 IN_B는 저레벨이 된다. 따라서, OS 트랜지스터(810)에 전류가 흐르기 어렵게 할 수 있어, 출력 단자 OUT의 전압을 급격히 하강시킬 수 있다.
또한 도 53의 (B)의 시각 T5에는 입력 단자 IN에 공급되는 신호는 저레벨이 되고 OS 트랜지스터(820)가 오프가 된다. 이때, 출력 파형 IN_B는 고레벨이 된다. 따라서, OS 트랜지스터(810)에 전류가 흐르기 쉽게 할 수 있어, 출력 단자 OUT의 전압을 급격히 상승시킬 수 있다.
상술한 바와 같이, 본 실시형태의 OS 트랜지스터를 포함하는 인버터의 구조에서는, 입력 단자 IN에 공급되는 신호의 논리에 따라 백 게이트의 전압이 전환된다. 이러한 구조에서는, OS 트랜지스터의 문턱 전압을 제어할 수 있다. 입력 단자 IN에 공급되는 신호에 의하여 OS 트랜지스터의 문턱 전압을 제어함으로써 출력 단자 OUT의 전압을 급격히 변화시킬 수 있다. 또한 전원 전압을 공급하는 배선들 사이의 관통 전류를 저감시킬 수 있다. 따라서, 소비전력을 저감시킬 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 7)
본 실시형태에서는, 상술한 실시형태 중 어느 것에서 설명한 산화물 반도체를 포함하는 트랜지스터(OS 트랜지스터)를 복수의 회로에 사용한 반도체 장치의 예에 대하여 도 54의 (A) 내지 (E), 도 55의 (A) 및 (B), 도 56의 (A) 및 (B), 그리고 도 57의 (A) 내지 (C)를 참조하여 설명한다.
<7. 반도체 장치의 회로 구성예>
도 54의 (A)는 반도체 장치(900)의 블록도이다. 반도체 장치(900)는 전원 회로(901), 회로(902), 전압 생성 회로(903), 회로(904), 전압 생성 회로(905), 및 회로(906)를 포함한다.
전원 회로(901)는 기준으로서 사용되는 전압 VORG를 생성하는 회로이다. 전압 VORG는 반드시 단일의 전압일 필요는 없고 복수의 전압일 수 있다. 전압 VORG는 반도체 장치(900)의 외부로부터 공급되는 전압 V0을 바탕으로 생성될 수 있다. 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압을 바탕으로 전압 VORG를 생성할 수 있다. 그러므로, 반도체 장치(900)는 외부로부터 복수의 전원 전압을 공급받지 않고 동작할 수 있다.
회로(902, 904, 및 906)는 상이한 전원 전압으로 동작한다. 예를 들어, 회로(902)의 전원 전압은 전압 VORG 및 전압 VSS(VORG>VSS)를 바탕으로 인가되는 전압이다. 예를 들어, 회로(904)의 전원 전압은 전압 VPOG 및 전압 VSS(VPOG>VSS)를 바탕으로 인가되는 전압이다. 예를 들어 회로(906)의 전원 전압은 전압 VORG, 전압 VSS, 및 전압 VNEG(V ORG>VSS>VNEG)를 바탕으로 인가되는 전압이다. 전압 VSS가 접지 전위(GND)와 동등하면, 전원 회로(901)에서 생성하는 전압의 종류를 줄일 수 있다.
전압 생성 회로(903)는 전압 VPOG를 생성하는 회로이다. 전압 생성 회로(903)는 전원 회로(901)로부터 공급되는 전압 VORG에 기초하여 전압 VPOG를 생성할 수 있다. 그러므로, 회로(904)를 포함하는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압에 기초하여 동작할 수 있다.
전압 생성 회로(905)는 전압 VNEG를 생성하는 회로이다. 전압 생성 회로(905)는 전원 회로(901)로부터 공급되는 전압 VORG에 기초하여 전압 VNEG를 생성할 수 있다. 그러므로, 회로(906)를 포함하는 반도체 장치(900)는 외부로부터 공급되는 단일의 전원 전압에 기초하여 동작할 수 있다.
도 54의 (B)는 전압 VPOG로 동작하는 회로(904)의 예를 도시한 것이고, 도 54의 (C)는 회로(904)를 동작시키기 위한 신호의 파형의 예를 도시한 것이다.
도 54의 (B)는 트랜지스터(911)를 도시한 것이다. 트랜지스터(911)의 게이트에 공급되는 신호는 예를 들어, 전압 VPOG 및 전압 VSS를 바탕으로 생성된다. 이 신호는 트랜지스터(911)를 온으로 하는 전압 VPOG를 바탕으로, 그리고 트랜지스터(911)를 오프로 하는 전압 VSS를 바탕으로 생성된다. 도 54의 (C)에 도시된 바와 같이 전압 VPOG는 전압 VORG보다 크다. 그러므로, 트랜지스터(911)의 소스(S)와 드레인(D)을 더 확실하게 전기적으로 접속시킬 수 있다. 이 결과, 회로(904)의 오동작의 빈도를 줄일 수 있다.
도 54의 (D)는 전압 VNEG로 동작하는 회로(906)의 예를 도시한 것이고, 도 54의 (E)는 회로(906)를 동작시키기 위한 신호의 파형의 예를 도시한 것이다.
도 54의 (D)는 백 게이트를 가지는 트랜지스터(912)를 도시한 것이다. 트랜지스터(912)의 게이트에 공급되는 신호는 예를 들어, 전압 VORG 및 전압 VSS를 바탕으로 생성된다. 이 신호는 트랜지스터(912)를 온으로 하는 전압 VORG를 바탕으로, 그리고 트랜지스터(912)를 오프로 하는 전압 VSS를 바탕으로 생성된다. 트랜지스터(912)의 백 게이트에 공급되는 신호는 전압 VNEG를 바탕으로 생성된다. 도 54의 (E)에 도시된 바와 같이, 전압 VNEG는 전압 VSS(GND)보다 낮다. 그러므로, 트랜지스터(912)의 문턱 전압이 양의 방향으로 변동되도록 제어할 수 있다. 따라서, 트랜지스터(912)를 더 확실하게 오프로 할 수 있고, 소스(S)와 드레인(D) 사이를 흐르는 전류량을 줄일 수 있다. 결과적으로, 회로(906)의 오동작의 빈도를 줄일 수 있고, 소비전력을 저감할 수 있다.
전압 VNEG를 트랜지스터(912)의 백 게이트에 직접 공급하여도 좋다. 또는, 전압 VORG 및 전압 VNEG를 바탕으로 트랜지스터(912)의 게이트에 공급되는 신호를 생성하고, 생성된 신호도 트랜지스터(912)의 백 게이트에 공급하여도 좋다.
도 55의 (A) 및 (B)는 도 54의 (D) 및 (E)의 변형예를 도시한 것이다.
도 55의 (A)에 도시된 회로도에서는 제어 회로(921)에 의하여 도통 상태가 제어될 수 있는 트랜지스터(922)가 전압 생성 회로(905)와 회로(906) 사이에 제공된다. 트랜지스터(922)는 n채널 OS 트랜지스터이다. 제어 회로(921)로부터 출력되는 제어 신호 SBG는 트랜지스터(922)의 도통 상태를 제어하기 위한 신호이다. 회로(906)에 포함되는 트랜지스터(912A 및 912B)는 트랜지스터(922)와 같은 OS 트랜지스터이다.
도 55의 (B)의 타이밍 차트는 제어 신호 SBG의 전위 및 노드 NBG의 전위의 변화를 나타낸 것이다. 노드 NBG의 전위는 트랜지스터(912A 및 912B)의 백 게이트의 전위 상태를 나타낸다. 제어 신호 SBG가 고레벨일 때 트랜지스터(922)가 온이 되고, 노드 NBG의 전압이 전압 VNEG가 된다. 이 후, 제어 신호 SBG가 저레벨일 때 노드 NBG가 전기적으로 부유 상태가 된다. 트랜지스터(922)는 OS 트랜지스터이기 때문에 오프 상태 전류가 작다. 그러므로, 노드 NBG가 전기적으로 부유 상태가 되더라도 공급된 전압 VNEG를 유지할 수 있다.
도 56의 (A)는 상술한 전압 생성 회로(903)에 적용 가능한 회로 구성의 예를 도시한 것이다. 도 56의 (A)에 도시한 전압 생성 회로(903)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 포함하는 5단의 차지 펌프이다. 클럭 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압이 전압 VORG 및 전압 VSS를 바탕으로 인가되는 전압일 때, 클럭 신호 CLK를 인가함으로써, 전압 VORG의 5배의 양의 전압으로 승압된 전압 VPOG를 얻을 수 있다. 또한 다이오드 D1 내지 D5의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면 원하는 전압 VPOG를 얻을 수 있다.
도 56의 (B)는 상술한 전압 생성 회로(905)에 적용 가능한 회로 구성의 예를 도시한 것이다. 도 56의 (B)에 도시한 전압 생성 회로(905)는 다이오드 D1 내지 D5, 용량 소자 C1 내지 C5, 및 인버터 INV를 포함하는 4단의 차지 펌프이다. 클럭 신호 CLK는 용량 소자 C1 내지 C5에 직접 또는 인버터 INV를 통하여 공급된다. 인버터 INV의 전원 전압이 전압 VORG 및 전압 VSS를 바탕으로 인가되는 전압일 때, 클럭 신호 CLK를 인가함으로써, 그라운드 전압 즉 전압 VSS로부터 전압 VORG의 4배의 음의 전압으로 강압된 전압 VNEG를 얻을 수 있다. 또한 다이오드 D1 내지 D5의 순방향 전압은 0V이다. 차지 펌프의 단수를 변경하면 원하는 전압 VNEG를 얻을 수 있다.
전압 생성 회로(903)의 회로 구성은 도 56의 (A)에 도시된 회로도의 구성에 한정되지 않는다. 전압 생성 회로(903)의 변형예를 도 57의 (A) 내지 (C)에 도시하였다. 또한 도 57의 (A) 내지 (C)에 도시된 전압 생성 회로(903A 내지 903C)에서 배선에 공급되는 전압 또는 소자의 배치를 변경함으로써 전압 생성 회로(903)의 추가의 변형예를 실현할 수 있다.
도 57의 (A)에 도시된 전압 생성 회로(903A)는 트랜지스터 M1 내지 M10, 용량 소자 C11 내지 C14, 및 인버터 INV1을 포함한다. 클럭 신호 CLK는 트랜지스터 M1 내지 M10의 게이트에 직접 또는 인버터 INV1을 통하여 공급된다. 클럭 신호 CLK를 인가함으로써 전압 VORG를 전압 VORG와 전압 VSS의 전위 차이의 4배의 전압만큼 승압함으로써 전압 VPOG를 얻을 수 있다. 단수를 변경하면 원하는 전압 VPOG를 얻을 수 있다. 도 57의 (A)의 전압 생성 회로(903A)에서는, 트랜지스터 M1 내지 M10이 OS 트랜지스터이면 각 트랜지스터 M1 내지 M10의 오프 상태 전류를 낮게 할 수 있고 용량 소자 C11 내지 C14에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
도 57의 (B)에 도시된 전압 생성 회로(903B)는 트랜지스터 M11 내지 M14, 용량 소자 C15 및 C16, 및 인버터 INV2를 포함한다. 클럭 신호 CLK는 트랜지스터 M11 내지 M14의 게이트에 직접 또는 인버터 INV2를 통하여 공급된다. 클럭 신호 CLK를 인가함으로써 전압 VORG를 전압 VORG와 전압 VSS의 전위 차이의 2배의 전압만큼 승압함으로써 전압 VPOG를 얻을 수 있다. 도 57의 (B)의 전압 생성 회로(903B)에서는, 트랜지스터 M11 내지 M14가 OS 트랜지스터이면 각 트랜지스터 M11 내지 M14의 오프 상태 전류를 낮게 할 수 있고 용량 소자 C15 및 C16에 유지된 전하의 누설을 억제할 수 있다. 그러므로, 전압 VORG에서 전압 VPOG로 효율적으로 승압할 수 있다.
도 57의 (C)에 나타낸 전압 생성 회로(903C)는 인덕터 Ind1, 트랜지스터 M15, 다이오드 D6, 및 용량 소자 C17을 포함한다. 트랜지스터 M15의 도통 상태는 제어 신호 EN에 의하여 제어된다. 전압 VORG를 승압함으로써 얻어지는 전압 VPOG를 제어 신호 EN에 의하여 얻을 수 있다. 도 57의 (C)의 전압 생성 회로(903C)는 인덕터 Ind1을 사용하여 전압을 승압하기 때문에, 전압을 효율적으로 승압할 수 있다.
상술한 바와 같이 본 실시형태의 구조 중 어느 것에서는 반도체 장치에 포함되는 회로에 필요한 전압을 내부에서 생성할 수 있다. 그러므로, 반도체 장치에서, 외부로부터 공급되는 전원 전압의 개수를 줄일 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시형태 8)
본 실시형태에서는, 본 발명의 일 형태의 반도체 장치를 각각 포함하는 표시 모듈 및 전자 기기에 대하여 도 58, 도 59의 (A) 내지 (E), 도 60의 (A) 내지 (G), 그리고 도 61의 (A) 및 (B)를 참조하여 설명한다.
<8-1. 표시 모듈>
도 58에 도시된 표시 모듈(7000)에는, 상부 커버(7001)와 하부 커버(7002) 사이에, FPC(7003)에 접속된 터치 패널(7004), FPC(7005)에 접속된 표시 패널(7006), 백라이트(7007), 프레임(7009), 인쇄 기판(7010), 및 배터리(7011)가 제공되어 있다.
본 발명의 일 형태의 반도체 장치는 예를 들어, 표시 패널(7006)에 사용할 수 있다.
상부 커버(7001) 및 하부 커버(7002)의 형상 및 크기는, 터치 패널(7004) 및 표시 패널(7006)의 크기에 따라 적절히 변경될 수 있다.
터치 패널(7004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 표시 패널(7006)과 중첩될 수 있다. 또는, 표시 패널(7006)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 또는, 표시 패널(7006)의 각 화소에 포토센서를 제공하여, 광학식 터치 패널을 형성하여도 좋다.
백라이트(7007)는 광원(7008)을 포함한다. 본 발명의 일 형태는, 광원(7008)이 백라이트(7007) 위에 제공된 도 58의 구조에 한정되지 않는다. 예를 들어, 백라이트(7007)의 단부에 광원(7008)이 제공되고, 광 확산판이 더 제공되는 구조를 채용하여도 좋다. 또한 유기 EL 소자 등의 자기 발광의 발광 소자를 사용하는 경우 또는 반사형 패널 등을 채용하는 경우, 백라이트(7007)를 제공할 필요는 없다.
프레임(7009)은 표시 패널(7006)을 보호하고, 또한 인쇄 기판(7010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(7009)은 방열판(radiator plate)으로서도 기능하여도 좋다.
인쇄 기판(7010)은, 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도의 배터리(7011)를 사용하여도 좋다. 배터리(7011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
표시 모듈(7000)에, 편광판, 위상차판, 또는 프리즘 시트 등의 부재를 추가적으로 제공하여도 좋다.
<8-2. 전자 기기 1>
다음으로, 도 59의 (A) 내지 (E)에 전자 기기의 예를 도시하였다.
도 59의 (A)는 파인더(8100)가 장착된 카메라(8000)의 외관도이다.
카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 및 셔터 버튼(8004) 등을 포함한다. 또한 카메라(8000)에는 탈착 가능한 렌즈(8006)가 장착된다.
여기서 카메라(8000)의 렌즈(8006)는 교환을 위하여 하우징(8001)에서 떼어낼 수 있지만 렌즈(8006)는 하우징(8001)에 포함되어도 좋다.
셔터 버튼(8004)을 눌러 카메라(8000)로 촬상할 수 있다. 또한 터치 패널로서 기능하는 표시부(8002)를 터치하여 촬상할 수 있다.
카메라(8000)의 하우징(8001)은 전극을 포함하는 마운트를 포함하기 때문에, 파인더(8100) 또는 스트로보스코프 등을 하우징(8001)에 접속시킬 수 있다.
파인더(8100)는 하우징(8101), 표시부(8102), 및 버튼(8103) 등을 포함한다.
하우징(8101)은 카메라(8000)의 마운트와 연결되는 마운트를 포함하기 때문에, 파인더(8100)를 카메라(8000)에 접속시킬 수 있다. 이 마운트는 전극을 포함하고, 전극을 통하여 카메라(8000)로부터 수신한 화상 등을 표시부(8102)에 표시할 수 있다.
버튼(8103)은 전원 버튼으로서 기능한다. 버튼(8103)을 사용하여 표시부(8102)를 온 및 오프로 할 수 있다.
본 발명의 일 형태의 표시 장치를 카메라(8000)의 표시부(8002) 및 파인더(8100)의 표시부(8102)에 사용할 수 있다.
도 59의 (A)에서 카메라(8000)와 파인더(8100)는 분리되어 있고 탈착 가능한 전자 기기이지만, 카메라(8000)의 하우징(8001)은 표시 장치를 가지는 파인더를 내장하여도 좋다.
도 59의 (B)는 헤드 마운트 디스플레이(8200)의 외관도이다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 및 케이블(8205) 등을 포함한다. 장착부(8201)는 배터리(8206)를 내장한다.
케이블(8205)을 통하여 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 포함하여 화상 데이터 등의 영상 정보를 수신하고 그것을 표시부(8204)에 표시한다. 본체(8203)의 카메라에 의하여 사용자의 눈알 및 눈꺼풀의 움직임을 파악한 다음, 그 파악한 데이터를 사용하여 사용자의 시점의 좌표를 산출하여 사용자의 눈을 입력 수단으로서 이용한다.
장착부(8201)는 사용자와 접하는 복수의 전극을 포함하여도 좋다. 본체(8203)는 사용자의 눈알의 움직임에 따라 전극을 흐르는 전류를 검지함으로써 사용자의 눈의 방향을 인식하도록 구성되어도 좋다. 본체(8203)는 상기 전극을 흐르는 전류를 검지함으로써 사용자의 맥박을 모니터링하도록 구성되어도 좋다. 장착부(8201)는 사용자의 생체 정보를 표시부(8204)에 표시할 수 있도록, 온도 센서, 압력 센서, 또는 가속도 센서 등의 센서를 포함하여도 좋다. 본체(8203)는 사용자의 머리 등의 움직임을 검지하여 사용자의 머리 등의 움직임에 맞추어 표시부(8204)에 표시시키는 영상을 바꾸도록 구성되어도 좋다.
본 발명의 일 형태의 표시 장치를 표시부(8204)에 사용할 수 있다.
도 59의 (C) 내지 (E)는 헤드 마운트 디스플레이(8300)의 외관도이다. 헤드 마운트 디스플레이(8300)는 하우징(8301), 표시부(8302), 고정 밴드(8304), 및 한 쌍의 렌즈(8305)를 포함한다.
사용자는 렌즈(8305)를 통하여 표시부(8302)의 표시를 볼 수 있다. 표시부(8302)는 휘어져 있는 것이 바람직하다. 표시부(8302)가 휘어져 있으면, 사용자는 화상의 높은 현실감을 느낄 수 있다. 본 실시형태에서 예로서 설명한 구조는 하나의 표시부(8302)를 가지지만, 표시부(8302)의 개수는 하나에 한정되지 않는다. 예를 들어, 2개의 표시부(8302)를 제공하여도 좋고, 이 경우 사용자의 대응하는 한쪽 눈을 위하여 하나의 표시부를 제공하면, 시차를 사용한 3차원 표시 등이 가능하다.
본 발명의 일 형태의 표시 장치를 표시부(8302)에 사용할 수 있다. 본 발명의 일 형태의 반도체 장치를 포함하는 표시 장치는 해상도가 매우 높으므로, 도 59의 (E)에 도시된 바와 같이 렌즈(8305)를 사용하여 화상을 확대한 경우에도 사용자는 화소를 감지하지 않아, 더 현실적인 화상을 표시할 수 있다.
<8-3. 전자 기기 2>
다음으로, 도 59의 (A) 내지 (E)는 도 60의 (A) 내지 (G)에 도시된 것과 다른 전자 기기의 예를 도시한 것이다.
도 60의 (A) 내지 (G)에 도시된 전자 기기는 하우징(9000), 표시부(9001), 스피커(9003), 조작 키(9005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(9006), 센서(9007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 소리, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 가지는 센서), 및 마이크로폰(9008) 등을 포함할 수 있다.
도 60의 (A) 내지 (G)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 다양한 정보(예를 들어, 정지 화상, 동영상, 및 텍스트 화상 등)를 표시부에 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)로 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능으로 다양한 컴퓨터 네트워크에 접속되는 기능, 무선 통신 기능으로 다양한 데이터를 송수신하는 기능, 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 이 프로그램 또는 데이터를 표시부에 표시하는 기능. 또한 도 60의 (A) 내지 (G)에 도시된 전자 기기에 제공할 수 있는 기능은 이들에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다. 도 60의 (A) 내지 (G)에는 도시되지 않았지만, 전자 기기들은 각각 복수의 표시부를 가져도 좋다. 전자 기기들은 카메라 등을 가져도 좋고, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 기억 매체(외부 기억 매체 또는 카메라에 포함되는 기억 매체)에 저장하는 기능, 또는 촬영한 화상을 표시부에 표시하는 기능 등을 가져도 좋다.
도 60의 (A) 내지 (G)에 도시된 전자 기기에 대하여 아래에서 자세히 설명한다.
도 60의 (A)는 텔레비전 장치(9100)를 도시한 사시도이다. 텔레비전 장치(9100)는 예를 들어, 50인치 이상 또는 100인치 이상의 화면 크기가 큰 표시부(9001)를 포함할 수 있다.
도 60의 (B)는 휴대 정보 단말기(9101)의 사시도이다. 휴대 정보 단말기(9101)는 예를 들어, 전화기, 노트, 및 정보 열람 시스템 등 중 하나 이상으로서 기능한다. 구체적으로는, 휴대 정보 단말기는 스마트폰으로서 사용할 수 있다. 또한 휴대 정보 단말기(9101)는 스피커(9003), 접속 단자(9006), 또는 센서(9007) 등을 포함하여도 좋다. 휴대 정보 단말기(9101)는 문자 및 화상 정보를 그 복수의 면에 표시할 수 있다. 예를 들어, 3개의 조작 버튼(9050)(조작 아이콘 또는 간단하게 아이콘이라고도 함)을 표시부(9001)의 하나의 면에 표시할 수 있다. 또한 파선(破線)의 직사각형으로 나타낸 정보(9051)를 표시부(9001)의 다른 면에 표시할 수 있다. 정보(9051)의 예에는, 이메일, SNS(social networking service) 메시지, 및 전화 등의 수신을 알리는 표시, 이메일 및 SNS 메시지의 제목 및 송신자, 날짜, 시각, 배터리의 잔량, 및 안테나의 수신 강도가 포함된다. 정보(9051)가 표시되어 있는 위치에 정보(9051) 대신에 조작 버튼(9050) 등을 표시하여도 좋다.
도 60의 (C)는 휴대 정보 단말기(9102)의 사시도이다. 휴대 정보 단말기(9102)는 표시부(9001)의 3개 이상의 면에 정보를 표시하는 기능을 가진다. 여기서는, 정보(9052), 정보(9053), 및 정보(9054)가 상이한 면에 표시되어 있다. 예를 들어, 휴대 정보 단말기(9102)의 사용자는, 자신 옷의 가슴 포켓에 휴대 정보 단말기(9102)를 넣은 상태로 표시(여기서는 정보(9053))를 볼 수 있다. 구체적으로는, 착신한 전화의 발신자의 전화번호 또는 이름 등을, 휴대 정보 단말기(9102)의 상방에서 볼 수 있는 위치에 표시한다. 따라서, 사용자는 휴대 정보 단말기(9102)를 포켓에서 꺼내지 않고 표시를 보고, 전화를 받을지 여부를 결정할 수 있다.
도 60의 (D)는 손목시계형 휴대 정보 단말기(9200)를 도시한 사시도이다. 휴대 정보 단말기(9200)는 이동 전화, 이메일, 문장의 열람 및 편집, 음악 재생, 인터넷 통신, 및 컴퓨터 게임 등의 다양한 애플리케이션을 실행할 수 있다. 표시부(9001)의 표시면이 휘어져 있고, 휘어진 표시면에 화상을 표시할 수 있다. 휴대 정보 단말기(9200)는 기존의 통신 표준에 따른 통신 방식인 근거리 무선 통신을 채용할 수 있다. 이 경우, 예를 들어, 휴대 정보 단말기와 무선 통신이 가능한 헤드셋 간의 상호 통신을 수행할 수 있어 핸즈프리 통화가 가능하다. 휴대 정보 단말기(9200)는 접속 단자(9006)를 포함하고, 커넥터를 통하여 다른 정보 단말기에 데이터를 직접 송신하고 다른 정보 단말기로부터 데이터를 직접 수신할 수 있다. 접속 단자(9006)를 통한 충전이 가능하다. 또한 접속 단자(9006)를 사용하지 않고 무선 급전에 의하여 충전 동작을 실시하여도 좋다.
도 60의 (E) 내지 (G)는 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 60의 (E)는 펼쳐진 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 60의 (F)는 펼쳐지는 도중 또는 접히는 도중의 폴더블 휴대 정보 단말기(9201)의 사시도이다. 도 60의 (G)는 접힌 폴더블 휴대 정보 단말기(9201)의 사시도이다. 휴대 정보 단말기(9201)를 펼치면, 이음매 없는 큰 표시 영역의 일람성이 높다. 휴대 정보 단말기(9201)의 표시부(9001)는 힌지(9055)에 의하여 연결된 3개의 하우징(9000)에 의하여 지지된다. 힌지(9055)를 사용하여 2개의 하우징(9000) 사이의 연결부에서 휴대 정보 단말기(9201)를 접음으로써 휴대 정보 단말기(9201)를 펼쳐진 상태에서 접힌 상태로 가역적으로 변형할 수 있다. 예를 들어, 휴대 정보 단말기(9201)는 곡률 반경 1㎜ 이상 150㎜ 이하로 구부릴 수 있다.
다음으로, 도 61의 (A) 및 (B)는 도 59의 (A) 내지 (E), 그리고 도 60의 (A) 내지 (G)에 도시된 것과 다른 전자 기기의 예를 도시한 것이다. 도 61의 (A) 및 (B)는 복수의 표시 패널을 포함하는 표시 장치의 사시도이다. 또한 도 61의 (A)의 사시도는 복수의 표시 패널을 만 상태이고, 도 61의 (B)의 사시도는 복수의 표시 패널을 편 상태이다.
도 61의 (A) 및 (B)에 도시된 표시 장치(9500)는 복수의 표시 패널(9501), 힌지(9511), 및 베어링(9512)을 포함한다. 복수의 표시 패널(9501)의 각각은 표시 영역(9502) 및 광 투과 영역(9503)을 포함한다.
복수의 표시 패널(9501)의 각각은 플렉시블하다. 인접한 2개의 표시 패널(9501)은 서로 부분적으로 중첩되도록 제공된다. 예를 들어, 인접한 2개의 표시 패널(9501)의 광 투과 영역들(9503)을 서로 중첩시킬 수 있다. 복수의 표시 패널(9501)을 사용하여 화면이 큰 표시 장치를 얻을 수 있다. 이 표시 장치는 용도에 따라 표시 패널(9501)을 말 수 있기 때문에 범용성이 높다.
또한 도 61의 (A) 및 (B)에서는 인접한 표시 패널들(9501)의 표시 영역들(9502)이 서로 분리되어 있지만 이 구조에 한정되지 않고, 예를 들어 인접한 표시 패널들(9501)의 표시 영역들(9502)을 틈 없이 서로 중첩시켜 연속적인 표시 영역(9502)을 얻어도 좋다.
본 실시형태에서 설명한 전자 기기들의 각각은 어떤 종류의 데이터를 표시하기 위한 표시부를 포함한다. 또한 본 발명의 일 형태의 반도체 장치는, 표시부를 가지지 않는 전자 기기에도 사용될 수 있다.
본 실시형태의 적어도 일부는 본 명세서에서 설명하는 다른 실시형태 중 임의의 것과 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는, 트랜지스터를 포함하는 시료(시료 C1 내지 시료 C4, 시료 D1, 및 시료 E1)를 제작하고, 트랜지스터의 전기 특성을 평가하였다.
<1-1. 시료의 구조>
시료 C1 내지 시료 C4에서는 산화물 반도체막이 채널 영역에 사용된다. 시료 D1에서는 n형 LTPS(low temperature poly silicon)가 채널 영역에 사용된다. 시료 E1에서는 p형 LTPS가 채널 영역에 사용된다. 즉, 시료 C1 내지 시료 C4는 본 발명의 일 형태의 시료이고, 시료 D1 및 시료 E1은 비교를 위한 시료이다.
또한 트랜지스터의 크기가 상이한 시료 C1 내지 시료 C4를 같은 공정을 거쳐 제작하였다.
시료 C1, 시료 C2, 시료 C3, 및 시료 C4의 트랜지스터의 크기를 각각, L/W=2㎛/3㎛, L/W=3㎛/3㎛, L/W=6㎛/3㎛, 및 L/W=10㎛/3㎛로 하였다.
비교를 위한 시료 D1 및 시료 E1의 각 트랜지스터의 크기는 L/W=6㎛/3㎛로 하였다.
<1-2. 시료 C1 내지 시료 C4의 제작 방법>
우선, 시료 C1 내지 시료 C4의 제작 방법에 대하여 설명한다.
시료 C1 내지 시료 C4는 실시형태 1의 시료 A3의 제작과 같은 방법으로 제작하였다.
<1-3. 시료 D1 및 시료 E1의 제작 방법>
시료 D1 및 시료 E1에서는 반도체층에 LTPS가 사용되고, 트랜지스터의 제작 방법은 시료 C1 내지 시료 C4와 같다.
<1-4. 트랜지스터의 I d-V g 특성>
도 62, 도 63, 도 64, 및 도 65는 각각 시료 C1, 시료 C2, 시료 C3, 및 시료 C4에 형성된 트랜지스터의 I d-V g 특성을 나타낸 것이다. 도 66 및 도 67은 각각 시료 D1 및 시료 E1에 형성된 트랜지스터의 I d-V g 특성을 나타낸 것이다.
각 트랜지스터의 I d-V g 특성을 측정하기 위한 조건으로서, 제 1 게이트 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 게이트 전압(V g)이라고도 함) 및 제 2 게이트 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 백 게이트 전압(V bg)이라고도 함)을 -10V에서 +10V까지 0.25V씩 변화시켰다. 소스 전극으로서 기능하는 도전막에 인가되는 전압(이하, 이 전압을 소스 전압(V s)이라고도 함)을 0V(comm)로 하고, 각 시료의 드레인으로서 기능하는 도전막에 상이한 전압들(이하 이들 전압을 드레인 전압(V d)이라고도 함)을 인가하였다.
시료 C1 내지 시료 C4에 형성된 트랜지스터의 I d-V g 특성의 측정 조건으로서, 드레인 전압(V d)을 3V, 4V, 5V, 6V, 7V, 8V, 9V, 및 10V로 하였다. 시료 D1 및 시료 E1에 형성된 트랜지스터의 I d-V g 특성의 측정 조건으로서, 드레인 전압(V d)을 5V, 10V, 15V, 및 20V로 하였다.
도 62, 도 63, 도 64, 및 도 65에서, 드레인 전압(V d)을 3V, 4V, 5V, 6V, 7V, 8V, 9V, 및 10V로 하였을 때의 측정 결과를 서로 중첩시켰다. 도 66 및 도 67에서, 드레인 전압(V d)을 5V, 10V, 15V, 및 20V로 하였을 때의 측정 결과를 중첩시켰다.
도 62, 도 63, 도 64, 도 65, 도 66, 및 도 67에서, 제 1 세로축은 I d(A)를 나타내고, 제 2 세로축은 전계 효과 이동도(μFE)(㎠/Vs)를 나타내고, 가로축은 V g(V)를 나타낸다.
도 62, 도 63, 도 64, 및 도 65에 나타낸 바와 같이, 본 발명의 일 형태의 시료 C1 내지 시료 C4에서, 포화 영역의 이동도 곡선의 포화성은 양호하다. 그 다음, V g가 3V 내지 10V의 범위에서 도 62, 도 63, 도 64, 및 도 65의 시료 C1 내지 시료 C4의 이동도 곡선으로부터, 전계 효과 이동도의 최대값 및 최소값, 그리고 최대값으로부터 최소값을 뺌으로써 얻은 각 값을 얻었다. 표 3은 그 결과를 나타낸 것이다.
[표 3]
Figure pct00015
도 62, 도 63, 도 64, 도 65, 및 표 3에 나타낸 바와 같이, 본 발명의 일 형태의 반도체 장치에서, 이동도 곡선의 포화성은 양호하고, 포화 영역에서의 전계 효과 이동도의 최대값과 최소값의 차이가 15㎠/Vs 이하이다. 한편, 비교를 위한 시료 D1 및 시료 E1 각각에서는, 전계 효과 이동도의 최대값과 최소값의 차이가 도 66 및 도 67에 나타낸 바와 같이 크다.
상술한 바와 같이, 본 발명의 일 형태의 반도체 장치에서는 이동도 곡선의 포화성이 현저히 양호하다. 이러한 특성을 가지는 트랜지스터를 유리 EL 디스플레이의 화소의 트랜지스터로서 사용하면, 예를 들어 높은 신뢰성을 얻을 수 있다. 또는, 상술한 트랜지스터를 센서 등에 사용하면, 안정적인 출력 특성을 얻을 수 있다. 상술한 특성은 트랜지스터의 반도체층에 LTPS를 사용한 경우에는 달성되지 않고, 트랜지스터의 반도체층에 본 발명의 일 형태의 산화물 반도체막을 사용할 때 얻어지는 우수한 효과이다.
다음으로, 시료 C1 내지 시료 C4의 문턱 전압(V th)의 계산 결과를 도 68에 나타내었다. 트랜지스터의 문턱 전압(V th)은 정전류법(constant current method)에 의하여 계산하였다. 정전류법은, I d-V g 특성의 결과로부터, I d를 규정화하여 L/W=1로 하고, 일정한 전류(여기서는 1nA)가 흐르는 경우의 V g를 문턱 전압(V th)으로 하는 방법이다.
도 68에 나타낸 바와 같이, V d가 증가되어도 시료 C1 내지 시료 C4의 문턱 전압은 대략 일정하다. 따라서, 본 발명의 일 형태의 시료 C1 내지 시료 C4는 안정적인 전기 특성을 가진다.
또한 본 실시예에서 설명한 구조는 다른 실시형태에서 설명한 구조들 중 임의의 것과 적절히 조합하여 사용할 수 있다.
100A: 트랜지스터, 100B: 트랜지스터, 100C: 트랜지스터, 100D: 트랜지스터, 100E: 트랜지스터, 100F: 트랜지스터, 100G: 트랜지스터, 100H: 트랜지스터, 100J: 트랜지스터, 102: 기판, 104: 절연막, 106: 도전막, 108: 산화물 반도체막, 108_1: 산화물 반도체막, 108_2: 산화물 반도체막, 108_3: 산화물 반도체막, 108d: 드레인 영역, 108f: 영역, 108i: 채널 영역, 108s: 소스 영역, 110: 절연막, 112: 도전막, 112_1: 도전막, 112_2: 도전막, 116: 절연막, 118: 절연막, 120a: 도전막, 120b: 도전막, 122: 절연막, 141a: 개구, 141b: 개구, 143: 개구, 200: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 210: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 218: 도전체, 220: 절연체, 222: 절연체, 224: 절연체, 230: 산화물 반도체, 230a: 산화물 반도체, 230b: 산화물 반도체, 230c: 산화물 반도체, 240a: 도전체, 240b: 도전체, 244: 도전체, 245: 도전체, 250: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 270: 절연체, 280: 절연체, 282: 절연체, 284: 절연체, 400: 트랜지스터, 401: 기판, 402: 반도체 영역, 404: 절연체, 406: 도전체, 408a: 저저항 영역, 408b: 저저항 영역, 410: 용량 소자, 420: 절연체, 422: 절연체, 424: 절연체, 426: 절연체, 428: 도전체, 430: 도전체, 450: 절연체, 452: 절연체, 454: 절연체, 456: 도전체, 458: 절연체, 460: 절연체, 462: 도전체, 466: 도전체, 470: 절연체, 474: 도전체, 480: 절연체, 482: 절연체, 484: 절연체, 501: 화소 회로, 502: 화소부, 504: 구동 회로부, 504a: 게이트 드라이버, 504b: 소스 드라이버, 506: 보호 회로, 507: 단자부, 550: 트랜지스터, 552: 트랜지스터, 554: 트랜지스터, 560: 용량 소자, 562: 용량 소자, 570: 액정 소자, 572: 발광 소자, 664: 전극, 665: 전극, 667: 전극, 700: 표시 장치, 701: 기판, 702: 화소부, 704: 소스 드라이버 회로부, 705: 기판, 706: 게이트 드라이버 회로부, 708: FPC 단자부, 710: 신호선, 711: 리드 배선부, 712: 실란트, 716: FPC, 730: 절연막, 732: 밀봉막, 734: 절연막, 736: 착색막, 738: 차광막, 750: 트랜지스터, 752: 트랜지스터, 760: 접속 전극, 770: 평탄화 절연막, 772: 도전막, 773: 절연막, 774: 도전막, 775: 액정 소자, 776: 액정층, 778: 구조체, 780: 이방성 도전막, 782: 발광 소자, 783: 액적 토출 장치, 784: 액적, 785: 층, 786: EL층, 788: 도전막, 790: 용량 소자, 791: 터치 패널, 792: 절연막, 793: 전극, 794: 전극, 795: 절연막, 796: 전극, 797: 절연막, 800: 인버터, 810: OS 트랜지스터, 820: OS 트랜지스터, 831: 신호파형, 832: 신호파형, 840: 파선, 841: 실선, 850: OS 트랜지스터, 860: CMOS 인버터, 900: 반도체 장치, 901: 전원 회로, 902: 회로, 903: 전압 생성 회로, 903A: 전압 생성 회로, 903B: 전압 생성 회로, 903C: 전압 생성 회로, 904: 회로, 905: 전압 생성 회로, 906: 회로, 911: 트랜지스터, 912: 트랜지스터, 912A: 트랜지스터, 912B: 트랜지스터, 921: 제어 회로, 922: 트랜지스터, 1400: 액적 토출 장치, 1402: 기판, 1403: 액적 토출 수단, 1404: 촬상 수단, 1405: 헤드, 1406: 점선, 1407: 제어 수단, 1408: 기억 매체, 1409: 화상 처리 수단, 1410: 컴퓨터, 1411: 마커, 1412: 헤드, 1413: 재료 공급원, 1414: 재료 공급원, 7000: 표시 모듈, 7001: 상부 커버, 7002: 하부 커버, 7003: FPC, 7004: 터치 패널, 7005: FPC, 7006: 표시 패널, 7007: 백라이트, 7008: 광원, 7009: 프레임, 7010: 인쇄 기판, 7011: 배터리, 8000: 카메라, 8001: 하우징, 8002: 표시부, 8003: 조작 버튼, 8004: 셔터 버튼, 8006: 렌즈, 8100: 파인더, 8101: 하우징, 8102: 표시부, 8103: 버튼, 8200: 헤드 마운트 디스플레이, 8201: 장착부, 8202: 렌즈, 8203: 본체, 8204: 표시부, 8205: 케이블, 8206: 배터리, 8300: 헤드 마운트 디스플레이, 8301: 하우징, 8302: 표시부, 8304: 고정 밴드, 8305: 렌즈, 9000: 하우징, 9001: 표시부, 9003: 스피커, 9005: 조작 키, 9006: 접속 단자, 9007: 센서, 9008: 마이크로폰, 9050: 조작 버튼, 9051: 정보, 9052: 정보, 9053: 정보, 9054: 정보, 9055: 힌지, 9100: 텔레비전 장치, 9101: 휴대 정보 단말기, 9102: 휴대 정보 단말기, 9200: 휴대 정보 단말기, 9201: 휴대 정보 단말기, 9500: 표시 장치, 9501: 표시 패널, 9502: 표시 영역, 9503: 영역, 9511: 힌지, 9512: 베어링.
본 출원은 2016년 2월 12일에 일본 특허청에 출원된 일련 번호 2016-024579의 일본 특허 출원, 및 2016년 6월 24일에 일본 특허청에 출원된 일련 번호 2016-125375의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (19)

  1. 트랜지스터로서,
    제 1 게이트 전극, 산화물 반도체막, 및 제 2 게이트 전극을 포함하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 트랜지스터의 포화 영역에서 측정되는 전계 효과 이동도의 최소값과 최대값의 차이가 15㎠/Vs 이하이고,
    상기 전계 효과 이동도는, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 인가되는 전압이 3V 내지 10V의 범위 내에 있고 상기 산화물 반도체막의 드레인 영역에 인가되는 전압이 10V 내지 20V의 범위 내에 있을 때 측정되는, 트랜지스터.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막은 In, M(M은 Al, Ga, Y, 및 Sn 중 적어도 하나), 및 Zn을 포함하는, 트랜지스터.
  3. 제 2 항에 있어서,
    In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3의 근방에 있고,
    In의 비율이 4일 때, M의 비율이 1.5 이상 2.5 이하이고, Zn의 비율이 2 이상 4 이하인, 트랜지스터.
  4. 제 1 항에 있어서,
    상기 산화물 반도체막의 퇴적 시의 기판 온도가 실온인, 트랜지스터.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극을 더 포함하는, 트랜지스터.
  6. 제 1 항에 있어서,
    SIMS(secondary ion mass spectrometry)에 의하여 측정되는 상기 산화물 반도체막의 수소 농도는 1×1018atoms/㎤ 미만인, 트랜지스터.
  7. 반도체 장치로서,
    제 1 항에 따른 트랜지스터를 포함하는, 반도체 장치.
  8. 트랜지스터로서,
    제 1 게이트 전극, 산화물 반도체막, 및 제 2 게이트 전극을 포함하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 산화물 반도체막은 나노크리스털을 포함하고,
    상기 트랜지스터의 포화 영역에서 측정되는 전계 효과 이동도의 최소값과 최대값의 차이가 15㎠/Vs 이하이고,
    상기 전계 효과 이동도는, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 인가되는 전압이 3V 내지 10V의 범위 내에 있고 상기 산화물 반도체막의 드레인 영역에 인가되는 전압이 10V 내지 20V의 범위 내에 있을 때 측정되는, 트랜지스터.
  9. 제 8 항에 있어서,
    상기 산화물 반도체막은 In, M(M은 Al, Ga, Y, 및 Sn 중 적어도 하나), 및 Zn을 포함하는, 트랜지스터.
  10. 제 9 항에 있어서,
    In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3의 근방에 있고,
    In의 비율이 4일 때, M의 비율이 1.5 이상 2.5 이하이고, Zn의 비율이 2 이상 4 이하인, 트랜지스터.
  11. 제 8 항에 있어서,
    상기 산화물 반도체막의 퇴적 시의 기판 온도가 실온인, 트랜지스터.
  12. 제 8 항에 있어서,
    상기 산화물 반도체막에 전기적으로 접속되는 소스 전극 및 드레인 전극을 더 포함하는, 트랜지스터.
  13. 제 8 항에 있어서,
    SIMS(secondary ion mass spectrometry)에 의하여 측정되는 상기 산화물 반도체막의 수소 농도는 1×1018atoms/㎤ 미만인, 트랜지스터.
  14. 반도체 장치로서,
    제 8 항에 따른 트랜지스터를 포함하는, 반도체 장치.
  15. 반도체 장치로서,
    트랜지스터를 포함하고,
    상기 트랜지스터는,
    제 1 게이트 전극;
    상기 제 1 게이트 전극 위의 제 1 절연막;
    상기 제 1 절연막 위의 산화물 반도체막;
    상기 산화물 반도체막 위의 제 2 절연막;
    상기 제 2 절연막 위의 제 2 게이트 전극; 및
    상기 산화물 반도체막 및 상기 제 2 게이트 전극 위의 제 3 절연막을 포함하고,
    상기 산화물 반도체막은 상기 제 2 게이트 전극과 중첩되는 채널 영역, 상기 제 3 절연막과 접하는 소스 영역, 및 상기 제 3 절연막과 접하는 드레인 영역을 포함하고,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 서로 전기적으로 접속되고,
    상기 트랜지스터의 포화 영역에서 측정되는 전계 효과 이동도의 최소값과 최대값의 차이가 15㎠/Vs 이하이고,
    상기 전계 효과 이동도는, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극에 인가되는 전압이 3V 내지 10V의 범위 내에 있고 상기 드레인 영역에 인가되는 전압이 10V 내지 20V의 범위 내에 있을 때 측정되는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 산화물 반도체막은 In, M(M은 Al, Ga, Y, 및 Sn), 및 Zn을 포함하는, 반도체 장치.
  17. 제 16 항에 있어서,
    In 대 M 대 Zn의 원자수비는 In:M:Zn=4:2:3의 근방에 있고,
    In의 비율이 4일 때, M의 비율이 1.5 이상 2.5 이하이고, Zn의 비율이 2 이상 4 이하인, 반도체 장치.
  18. 표시 장치로서,
    제 15 항에 따른 반도체 장치; 및
    표시 소자를 포함하는, 표시 장치.
  19. 표시 모듈로서,
    제 18 항에 따른 표시 장치; 및
    터치 센서를 포함하는, 표시 모듈.
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