KR20180066139A - 반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법 - Google Patents

반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법 Download PDF

Info

Publication number
KR20180066139A
KR20180066139A KR1020187012722A KR20187012722A KR20180066139A KR 20180066139 A KR20180066139 A KR 20180066139A KR 1020187012722 A KR1020187012722 A KR 1020187012722A KR 20187012722 A KR20187012722 A KR 20187012722A KR 20180066139 A KR20180066139 A KR 20180066139A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
semiconductor
substrate
pressing
melting point
Prior art date
Application number
KR1020187012722A
Other languages
English (en)
Other versions
KR102064584B1 (ko
Inventor
가즈타카 혼다
고이치 차바나
게이시 오노
아키라 나가이
Original Assignee
히타치가세이가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히타치가세이가부시끼가이샤 filed Critical 히타치가세이가부시끼가이샤
Publication of KR20180066139A publication Critical patent/KR20180066139A/ko
Application granted granted Critical
Publication of KR102064584B1 publication Critical patent/KR102064584B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J11/00—Features of adhesives not provided for in group C09J9/00, e.g. additives
    • C09J11/02—Non-macromolecular additives
    • C09J11/06—Non-macromolecular additives organic
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J163/00—Adhesives based on epoxy resins; Adhesives based on derivatives of epoxy resins
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J201/00—Adhesives based on unspecified macromolecular compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J11/00—Features of adhesives not provided for in group C09J9/00, e.g. additives
    • C09J11/02—Non-macromolecular additives
    • C09J11/04—Non-macromolecular additives inorganic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05613—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05616—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13155—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/273—Manufacturing methods by local deposition of the material of the layer connector
    • H01L2224/2733—Manufacturing methods by local deposition of the material of the layer connector in solid form
    • H01L2224/27334—Manufacturing methods by local deposition of the material of the layer connector in solid form using preformed layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/2939—Base material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75251—Means for applying energy, e.g. heating means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/75272—Oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301—Bonding head
    • H01L2224/75314—Auxiliary members on the pressing surface
    • H01L2224/7532—Material of the auxiliary member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81411—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81413—Bismuth [Bi] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/81416—Lead [Pb] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H01L2224/83203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H01L2224/83204—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding with a graded temperature profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/8321—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9205—Intermediate bonding steps, i.e. partial connection of the semiconductor or solid-state body during the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9211—Parallel connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Wire Bonding (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

본 발명에서는 반도체 칩과, 기판 및/또는 다른 반도체 칩과, 이들 사이에 개재된 접착제층을 구비하는 반도체 장치의 제조 방법이 개시된다. 이 방법은, 반도체 칩과, 기판, 다른 반도체 칩 또는 반도체 웨이퍼와, 접착제층을 갖는 적층체를 가압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 반도체 칩에 기판, 다른 반도체 칩 또는 반도체 웨이퍼를 가압착하는 공정과, 적층체를, 가압착용 압박 부재와는 별도로 준비된 본압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 반도체 칩의 접속부와 기판 또는 다른 반도체 칩의 접속부를 접속하는 공정을 포함한다.

Description

반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법
본 발명은, 반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법에 관한다.
종래, 반도체 칩과 기판을 접속하기 위해서는 금 와이어 등의 금속 세선을 이용하는 와이어 본딩 방식이 널리 적용되어 왔지만, 반도체 장치에 대한 고기능·고집적·고속화 등의 요구에 대응하기 위해서, 반도체 칩 또는 기판에 범프라고 불리는 도전성 돌기를 형성하여, 반도체 칩과 기판 사이에서 직접 접속하는 플립 칩 접속 방식(FC 접속 방식)이 확산되고 있다.
플립 칩 접속 방식으로는, 땜납, 주석, 금, 은, 구리 등을 이용하여 금속 접합시키는 방법, 초음파 진동을 인가하여 금속 접합시키는 방법, 수지의 수축력에 의해 기계적 접촉을 유지하는 방법 등이 알려져 있지만, 접속부의 신뢰성의 관점에서, 땜납, 주석, 금, 은, 구리 등을 이용하여 금속 접합시키는 방법이 일반적이다.
예컨대, 반도체 칩과 기판 사이의 접속에 있어서는, BGA(Ball Grid Array), CSP(Chip Size Package) 등에 활발하게 이용되고 있는 COB(Chip On Board)형의 접속 방식도 플립 칩 접속 방식이다. 플립 칩 접속 방식은, 반도체 칩 상에 범프 또는 배선을 형성하여, 반도체 칩 사이에서 접속하는 COC(Chip On Chip)형의 접속 방식에도 널리 이용되고 있다(예컨대, 특허문헌 1 참조).
CPU, MPU 등에 이용되는 에리어 어레이형 반도체 패키지에서는, 고기능화가 강하게 요구되고 있다. 구체적인 요구로서 칩의 대형화, 핀(범프, 배선) 수의 증가, 피치 및 갭의 고밀도화를 들 수 있다.
한층 더한 소형화, 박형화, 고기능화가 강하게 요구된 패키지에서는, 전술한 접속 방식을 적층·다단화한 칩 스택형 패키지, POP(Package On Package), TSV(Through-Silicon Via) 등도 널리 보급되기 시작하고 있다. 평면형이 아닌 입체형으로 배치함으로써 패키지를 작게 할 수 있기 때문에, 이들 기술은, 반도체의 성능 향상 및 노이즈 저감, 실장 면적의 삭감, 전력 절약화에도 유효하여, 차세대 반도체 배선 기술로서 주목받고 있다.
생산성 향상의 관점에서, 웨이퍼 상에 반도체 칩을 압착(접속)한 후에 개편화(個片化)하여 반도체 패키지를 제작하는 COW(Chip On Wafer), 웨이퍼끼리를 압착(접속)한 후에 개편화하여 반도체 패키지를 제작하는 WOW(Wafer On Wafer)도 주목받고 있다. 또한, 동일한 관점에서, 웨이퍼 상 또는 맵 기판 상에 복수의 칩을 위치 맞춤하여 가압착한 후, 이들 복수의 칩을 일괄적으로 본압착하여 접속을 확보하는 갱 본딩 방식도 주목받고 있다. 갱 본딩 방식은 전술한 TSV-PKG(TSV 패키지) 등에서도 이용되고 있다.
특허문헌 1 : 일본 특허 공개 제2008-294382호 공보
전술한 플립 칩 패키지의 조립 방법으로는, 예컨대 이하의 방법을 생각할 수 있다. 우선, 다이싱한 웨이퍼로부터 반도체용 접착제가 공급된 반도체 칩을 콜릿으로 픽업하여, 압착용 압박 부재에 공급한다. 계속해서, 칩-칩 사이 또는 칩-기판 사이에서 위치 맞춤을 행한 후, 이들을 서로 가압착한다. 그리고, 칩-칩 사이 또는 칩-기판 사이의 접속부의 융점 이상에 도달하도록 압착용 압박 부재의 온도를 상승시시킴으로써, 접속부에 금속 결합을 형성하게 하여, 칩과 칩 또는 칩과 기판을 서로 본압착한다. 이상에 따라, 하나의 플립 칩 패키지를 얻을 수 있다. 그 후, 본압착시에 고온이 된 압착용 압박 부재를 냉각시키고 나서, 다시 반도체 칩을 압착용 압박 부재로 픽업한다. 반도체 칩에 반도체용 접착제가 공급되어 있는 경우, 압착용 압박 부재는 반도체 칩의 반도체용 접착제가 공급된 면(접속을 행하는 면)과는 반대쪽의 면을 흡착하여 반도체 칩을 픽업한다.
픽업으로부터 본압착까지의 사이클에서는, 하나의 압착용 압박 부재를 이용하기 때문에, 압착용 압박 부재의 온도를, 접속부의 금속이 용융되는 고온까지 상승시키거나, 반도체용 접착제가 공급된 반도체 칩을 픽업 가능한 저온까지 하강시키거나 할 필요가 있다. 그러나, 압착용 압박 부재의 온도를 변화시키기 위해서는 시간이 걸려, 반도체 장치의 제조 시간이 길어지기 때문에, 생산성이 저하되기 쉽다.
접속부의 금속의 융점 이상으로 가열하여 접속을 확보하는 플립 칩 접속 방식에서는, 본압착 후의 압착용 압박 부재는 고온(접속부의 금속이 땜납이라면, 예컨대 240℃ 이상)으로 되어 있다. 여기서, 압착용 압박 부재를 냉각시키지 않고 반도체 칩을 콜릿으로부터 픽업하면, 압착용 압박 부재의 열이 콜릿에 전사되어, 콜릿 자체의 온도가 상승하기 때문에, 픽업시에 문제가 생겨 생산성이 저하되기 쉽다. 또한, 반도체용 접착제가 공급되어 있는 반도체 칩에서는, 압착용 압박 부재의 열이 콜릿에 전사되어, 콜릿의 열에 의해 반도체용 접착제의 온도가 상승한다. 이에 따라, 반도체용 접착제의 점성이 발현되면, 반도체용 접착제가 콜릿에 부착되기 쉬워져서, 생산성이 저하되기 쉽다. 또한, 콜릿이 고온화하면, 다이싱 테이프로부터 개편화한 반도체 칩을 픽업할 때에, 콜릿을 경유하여 다이싱 테이프에 열이 전달되어, 픽업성이 저하되므로 생산성이 저하되기 쉽다.
일 측면에 따른 본 발명의 목적은, 접속부끼리를 금속 접합에 의해 접속하는 것을 포함하는, 반도체 장치의 제조에 관해서, 보다 높은 생산성을 가능하게 하는 것에 있다.
본 발명의 일 측면은, 반도체 칩과, 기판 및/또는 다른 반도체 칩과, 이들 사이에 개재된 접착제층을 구비하고, 반도체 칩, 기판, 및 다른 반도체 칩의 각각이 금속 재료에 의해 형성된 표면을 갖는 접속부를 가지며, 반도체 칩의 접속부와 기판 및/또는 다른 반도체 칩의 접속부가 금속 접합에 의해 전기적으로 접속되어 있는 반도체 장치를 제조하는 방법에 관한 것이다. 상기 방법은, 반도체 칩과, 기판, 다른 반도체 칩, 또는 다른 반도체 칩에 상당하는 부분을 포함하는 반도체 웨이퍼와, 이들 사이에 배치된 접착제층을 가지며, 반도체 칩의 접속부와 기판 또는 다른 반도체 칩의 접속부가 대향 배치되어 있는 적층체를, 대향하는 한 쌍의 가압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 반도체 칩에 기판, 다른 반도체 칩 또는 반도체 웨이퍼를 가압착하는 공정과, 적층체를, 가압착용 압박 부재와는 별도로 준비된, 대향하는 한 쌍의 본압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 반도체 칩의 접속부와 기판 또는 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정을 이 순서로 구비한다. 한 쌍의 가압착용 압박 부재 중 적어도 한쪽은, 적층체를 가열 및 가압할 때에, 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 및 기판 또는 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도로 가열된다. 한 쌍의 본압착용 압박 부재 중 적어도 한쪽은, 적층체를 가열 및 가압할 때에, 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 기판 혹은 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열된다.
접속부의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도에서 가압착하는 공정과, 접속부의 표면을 형성하고 있는 금속 재료의 융점 이상의 온도에서 본압착하는 공정을 별개의 압착용 압박 부재를 이용하여 행함으로써, 각각의 압착용 압박 부재의 가열 및 냉각에 필요한 시간을 단축할 수 있다. 그 때문에, 하나의 압착용 압박 부재로 압착하는 것보다도 단시간에 생산성 좋게 반도체 장치를 제조할 수 있다. 그 결과, 단시간에 대부분의 고신뢰성 반도체 장치를 제조할 수 있다.
상기 방법에서는, 본압착용 압박 부재가 접속 부재의 표면을 형성하고 있는 금속 재료의 융점 이상의 온도로 가열된 상태를 유지하면서, 가압착 및 본압착을 반복하여, 복수의 반도체 장치를 연속적으로 제조할 수 있다.
가압착시에 반도체 칩의 접속부와 기판 또는 다른 반도체 칩의 접속부를 서로 접촉시키는 경우, 본압착 공정시에 접속부의 금속의 유동 및 비산을 억제할 수 있다.
가압착까지의 공정과, 본압착 공정을 각각 별도로 준비된 2개의 압착용 압박 부재를 이용하여 행하고, 본압착용 압박 부재를 고온으로 유지하는 방식으로 함으로써, 압착용 압박 부재의 가열 및 냉각 시간을 단축하는 것이 가능해져, 생산성의 향상을 기대할 수 있다.
단, 이 방식에서는, 종래 방식과 비교하여, 본압착 공정시에 반도체용 접착제에 접속부의 금속의 융점 이상의 고온이 급속으로 가해지기 때문에, 반도체용 접착제의 경화가 촉진되어 수지의 유동 부족이 생김으로써, 압착시에 혼입되는 보이드가 잔류하거나, 수지 휘발에 의해 보이드가 발생하거나 하는 경우가 있다. 또한, 접속부의 금속의 용융과 수지 유동이 동시에 일어나기 때문에, 접속부의 금속의 유동 또는 비산, 및 수지 트랩에 의한 접속 불량이 발생하는 경우가 있다.
그래서, 보이드의 발생을 충분히 억제하고, 접속 신뢰성의 점에서 더욱 우수한 반도체 장치를 얻기 위해서, 접착제층의 용융 점도가, 가압착용 압박 부재가 가열되는 온도에 있어서 7000 Pa·s 이하여도 좋다. 가압착 공정시의 접착제층의 용융 점도가 7000 Pa·s 이하임으로써, 보이드 발생 및 수지 트랩에 의한 접속 불량을 더욱 효과적으로 억제할 수 있다.
생산성 향상의 관점에서, 압착용 압박 부재의 온도의 상하에 시간을 필요로 하기 때문에, 가압착과 본압착은 별개의 압착용 압박 부재로 행할 수 있다. 또한, 일괄 접속을 하는 경우, 본압착에서는 가압착과 비교하여, 보다 많은 복수개의 반도체 칩을 압착하기 때문에, 면적이 큰 압착 헤드를 구비하는 압착용 압박 부재를 사용하는 경향이 있다. 이와 같이 복수의 반도체 칩을 일괄적으로 본압착하여 접속을 확보할 수 있으면, 반도체 장치의 생산성이 향상된다.
일괄적으로 복수개의 반도체 칩을 본압착할 때에는, 대면적의 압착 헤드가 필요하게 된다. 그러나, 종래의 하나의 패키지를 조립할 때에 사용하고 있던 작은 압착 헤드(예컨대, 툴 사이즈 20 mm 정도 미만)와 비교하여, 복수개의 패키지를 압착하는 대면적의 압착 헤드(예컨대, 툴 사이즈 20 mm 정도 이상)는, 동등한 평행도라도 면적이 커지면 패키지간의 고저차는 커진다. 따라서, 복수의 반도체 칩을 압착하는 일괄 접속에서는 압착 헤드의 면적이 커지기 때문에, 압박부에 요철(고저차)이 발생하기 쉽게 되어, 복수의 반도체 칩을 압착하여 패키지로 했을 때에 부분적으로 접속 불량이 생기는 경우가 있다. 반도체 칩의 두께의 박형화, 또는 패키지의 소형화, 박형화 등이 진전되고 있는 반도체 패키지에서는, 보다 접속 정밀도가 높게 요구된다.
그래서, 복수의 반도체 칩과 복수의 기판, 복수의 다른 반도체 칩 또는 반도체 웨이퍼를 일괄적으로 본압착하는 경우에 있어서, 접속 불량의 반도체 장치의 비율을 줄이기 위해서, 반도체 칩의 접속부와 기판 또는 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정에 있어서, 스테이지 상에 배치된 복수의 적층체와 이들을 덮도록 배치된 일괄 접속용 시트를, 스테이지와 스테이지에 대향하는 압착 헤드 사이에 둠으로써 일괄적으로 복수의 적층체를 가열 및 가압하여도 좋다. 일괄 접속용 시트가, 250℃에 있어서의 10 GPa 이하의 저장 탄성률과, 250℃에 있어서의 40 ㎛ 이상의 변위량을 갖고 있어도 좋다. 여기서의 변위량은, 직경 8 ㎛의 원형 단부면을 갖는 막대 형상의 압박용 지그를, 일괄 접속 시트의 주면에, 주면과 단부면이 평행해지는 방향으로 꽉 누르는 압축 시험에 있어서, 250℃의 환경하에서 압축 하중이 100 N일 때의 변위량이다.
복수의 반도체 칩(적층체)을 압착시킬 때에, 250℃에 있어서의 저장 탄성률이 10 GPa 이하이고, 250℃에 있어서의 변위량이 40 ㎛ 이상인 일괄 접속용 시트를 이용함으로써, 복수의 적층체간의 고저차를 충분히 흡수하여 양호한 평행도를 발현하여, 이들을 균일하게 가압할 수 있기 때문에, 어느 반도체 장치에 대해서도 양호한 접속을 확보할 수 있다.
반도체 칩과 동등하거나 또는 수백 ㎛ 작은 압착 헤드로 하나의 반도체 칩을 압착하는 경우, 반도체용 접착제의 필릿(칩으로부터 밀려나온 부분)량이 커져, 반도체 칩을 압박하는 압착 헤드 방향으로 반도체용 접착제가 기어오른다 해도, 압착 헤드에는 반도체용 접착제가 부착되기 어렵다. 한편, 대면적의 압착 헤드로 복수의 반도체 칩을 압착하는 경우에는, 필릿량이 커져서 기어오르면, 압착 헤드가 반도체용 접착제로 오염되어 세정 등이 필요해지기 때문에, 생산성이 저하되는 경우가 있다. 상기 반도체 장치를 제조하는 방법에 따르면, 압착시에 반도체 칩으로부터 밀려나온 접착제가 일괄 접속용 시트에 부착되었다고 해도 교환이 용이하기 때문에, 생산성이 쉽게 저하되지 않는다.
본 발명의 다른 일 측면에 따른 방법에서는, 반도체 칩의 접속부와 기판 또는 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정에 있어서, 적층체가, 가열로 내에서 또는 핫플레이트 상에서, 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 기판 혹은 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열된다.
이 방법의 경우도, 접속부의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도에서 가압착하는 공정과, 접속부의 표면을 형성하고 있는 금속 재료의 융점 이상의 온도에서 가열하는 공정을 따로따로 행함으로써, 가압착용 압박 부재의 가열 및 냉각에 필요한 시간을 단축할 수 있다. 그 때문에, 하나의 압착용 압박 부재로 압착하는 것보다도 단시간에 생산성 좋게 반도체 장치를 제조할 수 있다. 그 결과, 단시간에 대부분의 고신뢰성 반도체 장치를 제조할 수 있다.
상기 방법에서는, 복수의 적층체를 가열로 내에서 또는 핫플레이트 상에서 일괄적으로 가열하여도 좋다. 이에 따라, 더욱 높은 생산성으로 반도체 장치를 제조할 수 있다. 상기 방법에 있어서의 접착제층은, 후술하는 [1]∼[7]의 반도체용 접착제를 포함하는 층이어도 좋다.
상기 접착제층은, 10000 이하의 분자량을 갖는 열경화성 수지 및 그 경화제를 함유하는 열경화성 수지 조성물에 의해 형성된 층이어도 좋다. 즉, 상기 접착제층이 그 열경화성 수지 조성물을 포함하는 층이어도 좋다.
상기 열경화성 수지 조성물은, 10000 이상의 중량 평균 분자량을 갖는 고분자 성분을 더 함유하고 있어도 좋다. 상기 고분자 성분의 중량 평균 분자량은, 30000 이상이어도 좋다. 상기 고분자 성분의 유리 전이 온도는, 100℃ 이하여도 좋다.
상기 접착제층은, 미리 준비된 접착제 필름에 의해 형성된 층이어도 좋다.
그런데, 예컨대 웨이퍼 상 또는 맵 기판 상에 개편화한 칩을 위치 맞춤하여 복수 가압착한 후(제1 공정), 복수의 칩을 일괄적으로 대면적 압착 툴로 가열 압착하여 접속을 확보하는(제2 공정) 갱 본딩 방식, 또한 마찬가지로, 웨이퍼 상 또는 맵 기판 상에 개편화한 칩을 위치 맞춤하여 복수 가압착한 후(제1 공정), 리플로우로 또는 오븐 등의 고온 처리 가능한 조 내에서 열처리하여 접속을 확보하는(제2 공정) 방식은, 제2 공정이 복수개의 패키지를 일괄적으로 조립 가능하기 때문에 생산성 향상이 예상된다. 이들 방식은, 고신뢰성의 관점에서, 금속의 융점 이상으로 가열하여 금속 결합을 형성하는 경향이 있다.
또한, 압착 툴로 반도체용 접착제가 공급된 반도체 칩을 픽업하는 경우, 접속부의 금속의 융점 이상(예컨대, Sn/Ag 땜납이라면 약 220℃ 이상)의 온도에서 픽업하면, 반도체용 접착제의 점성 발현에 따른 픽업 불량 또는 반도체용 접착제의 경화 진행에 따른 실장 불량(유동성 부족에 따른 접속 불량 또는 보이드 발생)이 발생하기 때문에, 압착 툴을 냉각시킬 필요가 있다.
제1 공정(위치 맞춤하여 가압착하는 공정)과 제2 공정(접속부의 금속의 융점 이상의 온도에서 열처리하여 접속을 확보하는 공정)으로 나누어 패키지를 조립함으로써 툴 냉각을 생략할 수 있어, 생산성이 향상된다.
제2 공정에서는 필릿 억제, 접속부에의 손상 억제의 관점에서, 저하중 혹은 무하중으로 리플로우로 또는 오븐 등의 고온 처리 가능한 조 내에서 열처리하여 접속을 확보하는 방식이 기대되고 있다.
제2 공정은 무하중이기 때문에, 접속 확보 및 보이드 억제에 영향을 주는 수지 유동(반도체용 접착제의 유동)이 부족한 경향이 있다. 그 때문에, 저온의 제1 공정에서 유동성을 확보할 필요가 있다.
제1 공정에서 무보이드화하여, 접속(접촉)을 확보함으로써, 제2 공정 후의 실장성(보이드 억제, 접속 확보)을 향상시킬 수 있다.
생산성 향상이 가능한, 제1 공정과 제2 공정으로 나누어 조립하는 제조법에 있어서, 제1 공정에서는, 반도체용 접착제의 유동성이 부족하여 보이드가 잔존하기 쉬워, 접속(접촉)을 확보하는 것이 곤란하였다. 제1 공정에서 보이드 억제와 접속(접촉)의 확보가 충분하지 않으면, 제2 공정 후에도 보이드가 잔존하여, 접속 불량이 될 가능성이 있다.
본 발명의 또 다른 일 측면은, 전술한 과제를 해결하기 위해 이루어진 것으로서, 상기 제1 공정 및 제2 공정을 거쳐 반도체 장치를 제조하는 방법에 사용한 경우라도, 보이드를 억제하면서 양호한 접속(접촉)을 확보할 수 있고, 또한 양호한 내리플로우성을 얻을 수 있는 반도체용 접착제, 그것을 이용한 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 다른 일 측면은, 제1 공정에서 충분한 유동성을 확보하고, 보이드 억제와 접속(접촉)을 확보함으로써, 제2 공정에서 고생산성이 예상되는 일괄적으로 조립하는 방식(리플로우로 등의 가열 처리)으로도 고신뢰성(보이드 억제, 접속 확보, 내리플로우성)을 확보하는 것을 주된 목적으로 하여, 하기 [1]∼[7]을 제공한다.
[1] (a) 10000 미만의 중량 평균 분자량을 갖는 수지 성분, (b) 경화제, 및 (c) 하기 일반식 (1)로 표시되는 실라놀 화합물을 함유하는 반도체용 접착제.
Figure pct00001
(1)
[식 중, R1은 알킬기 또는 페닐기를 나타내고, R2는 알킬렌기를 나타낸다.]
[2] 상기 R1이 페닐기인, [1]에 기재된 반도체용 접착제.
[3] 상기 (c) 실라놀 화합물이 25℃에서 고형인, [1] 또는 [2]에 기재된 반도체용 접착제.
[4] (d) 10000 이상의 중량 평균 분자량을 갖는 고분자 성분을 더 함유하는, [1]∼[3] 중 어느 하나에 기재된 반도체용 접착제.
[5] 상기 (d) 10000 이상의 중량 평균 분자량을 갖는 고분자 성분이, 중량 평균 분자량 30000 이상이고, 또한 유리 전이 온도 100℃ 이하인, [4]에 기재된 반도체용 접착제.
[6] 필름상인, [1]∼[5] 중 어느 하나에 기재된 반도체용 접착제.
[7] 반도체 칩 및 배선 회로 기판의 각각의 접속부가 서로 전기적으로 접속된 반도체 장치, 또는 복수의 반도체 칩의 각각의 접속부가 서로 전기적으로 접속된 반도체 장치를, 상기 접속부의 금속의 융점보다 저온으로 압착하는 제1 공정과, 상기 접속부의 금속의 융점 이상의 고온으로 가열 처리함으로써 금속 결합을 형성하는 제2 공정을 거쳐 제조할 때에, 상기 접속부의 밀봉에 이용되는, [1]∼[6] 중 어느 하나에 기재된 반도체용 접착제.
본 발명의 일 측면에 따르면, 접속부끼리를 금속 접합에 의해 접속하는 것을 포함하는 반도체 장치의 제조에 관해서, 보다 높은 생산성을 달성할 수 있다.
도 1은 반도체 칩에 기판을 가압착하는 공정의 일례를 나타낸 공정도이다.
도 2는 반도체 칩의 접속부와 기판의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정의 일례를 나타낸 공정도이다.
도 3은 일괄 접속용 시트를 이용하여, 반도체 칩의 접속부와 기판의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정의 일례를 나타낸 공정도이다.
도 4는 반도체 칩의 접속부와 기판의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정의 일례를 나타낸 공정도이다.
도 5는 반도체 장치의 일 실시형태를 나타낸 모식 단면도이다.
도 6은 반도체 장치의 다른 일 실시형태를 나타낸 모식 단면도이다.
도 7은 반도체 장치의 다른 일 실시형태를 나타낸 모식 단면도이다.
도 8은 반도체 장치의 다른 일 실시형태를 나타낸 모식 단면도이다.
이하, 경우에 따라 도면을 참조하면서 본 발명의 적합한 실시형태에 대해서 상세히 설명한다. 단, 본 발명은 이하의 실시형태에 한정되는 것은 아니다. 도면 중, 동일하거나 또는 상당 부분에는 동일 부호를 붙이고, 중복되는 설명은 생략하는 경우가 있다. 상하 좌우 등의 위치 관계는, 특별히 언급하지 않는 한, 도면에 나타낸 위치 관계에 기초한 것으로 한다. 도면의 치수 비율은 도시한 비율에 한정되는 것은 아니다. 본 명세서에 기재되는 수치 범위의 상한치 및 하한치는, 임의로 조합할 수 있다. 실시예에 기재되는 수치도, 수치 범위의 상한치 또는 하한치로서 이용할 수 있다. 본 명세서에 있어서, 「(메트)아크릴」이란, 아크릴 또는 그것에 대응하는 메타크릴을 의미한다.
<반도체 장치의 제조 방법>
제1 실시형태
도 1은 본 실시형태에 따른 반도체 장치의 제조 방법에 있어서, 반도체 칩에 기판을 가압착하는 공정의 일례를 나타낸 공정도이다.
우선, 도 1의 (a)에 도시된 바와 같이, 반도체 칩 본체(10), 및 접속부로서의 범프(30)를 갖는 반도체 칩(1)을, 기판 본체(20), 및 접속부로서의 배선(16)을 갖는 기판(2)에, 이들 사이에 접착제층(40)을 배치하면서 겹쳐, 적층체(3)를 형성하게 한다. 반도체 칩(1)은, 반도체 웨이퍼의 다이싱에 의해 형성된 후, 픽업되어 기판(2) 상까지 반송되어, 접속부로서의 범프(30)와 배선(16)이 대향 배치되도록, 위치 맞춤된다. 적층체(3)는, 대향 배치된 한 쌍의 가압착용 압박 부재로서의 압착 헤드(41) 및 스테이지(42)를 갖는 가압착용 압박 장치(43)의 스테이지(42) 상에서 형성된다. 범프(30)는, 반도체 칩 본체(10) 상에 설치된 배선(15) 상에 마련되어 있다. 기판(2)의 배선(16)은, 기판 본체(20) 상의 소정의 위치에 마련되어 있다. 범프(30) 및 배선(16)은 각각 금속 재료에 의해 형성된 표면을 갖는다.
접착제층(40)은, 미리 준비된 접착제 필름을 기판(2)에 첩부함으로써 형성된 층이어도 좋다. 접착제 필름은, 가열 프레스, 롤 라미네이트, 진공 라미네이트 등에 의해 첩부할 수 있다. 접착제 필름의 공급 면적 및 두께는, 반도체 칩(1) 또는 기판(2)의 사이즈, 접속부의 높이 등에 따라 적절히 설정된다. 접착제 필름은 반도체 칩(1)에 첩부하여도 좋다. 접착제 필름을 반도체 웨이퍼에 첩부하고, 그 후, 반도체 웨이퍼를 다이싱하여 반도체 웨이퍼를 개편화함으로써, 접착제 필름이 첩부된 반도체 칩(1)을 제작하여도 좋다.
계속해서, 도 1의 (b)에 도시된 바와 같이, 적층체(3)를, 가압착용 압박 부재로서의 스테이지(42)와 압착 헤드(41) 사이에 둠으로써 가열 및 가압하고, 이것에 따라 반도체 칩(1)에 기판(2)을 가압착한다. 도 1의 실시형태의 경우, 압착 헤드(41)는, 적층체(3)의 반도체 칩(1) 측에 배치되고, 스테이지(42)는, 적층체(3)의 기판(2) 측에 배치되어 있다. 가압착은, 반도체 칩(1)의 접속부와 기판(2)의 접속부가 접촉하도록 행하여도 좋다. 이에 따라, 계속되는 가열 공정에서 접속부 사이의 금속 접합이 형성되기 쉬워짐과 더불어, 접속부 사이로의 접착제층의 끼임을 적게 할 수 있어, 접속성이 보다 향상된다.
스테이지(42) 및 압착 헤드(41) 중 적어도 한쪽이, 가압착을 위해 적층체(3)를 가열 및 가압할 때에, 반도체 칩(1)의 접속부로서의 범프(30)의 표면을 형성하고 있는 금속 재료의 융점, 및 기판(2)의 접속부로서의 배선(16)의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도로 가열된다.
반도체 칩(1)에 기판(2)을 가압착하는 공정에서는, 반도체 칩을 픽업할 때에 열이 반도체 칩 등으로 전사되지 않도록, 가압착용 압박 부재가 저온인 것이 바람직하다. 가압착을 위한 가열 및 가압시에는, 혼입시의 보이드를 배제할 수 있도록, 가압착용 압박 부재가 접착제층의 유동성이 높아질 정도의 고온으로 가열되어도 좋다. 냉각 시간을 단축시키기 위해, 반도체 칩을 픽업할 때의 압박 부재의 온도와 가압착시의 압박 부재의 온도와의 차가 작아도 좋다. 이 온도차는 100℃ 이하, 또는 60℃ 이하여도 좋다. 이 온도차는 일정하여도 좋다. 온도차가 100℃ 이하이면, 가압착용 압박 부재의 냉각에 시간이 단축되어, 생산성이 한층 더 향상되는 경향이 있다.
가압착용 압박 부재의 온도는, 접착제층의 반응 개시 온도보다 낮아도 좋다. 반응 개시 온도란, DSC(퍼킨엘머사 제조, DSC-Pyirs1)를 이용하여, 샘플량 10 ㎎, 승온 속도 10℃/분, 측정 분위기: 공기 또는 질소의 조건으로 접착제층의 반응에 의한 발열을 측정했을 때의 On-set 온도를 말한다.
이상의 관점에서, 스테이지(42) 및/또는 압착 헤드(41)의 온도는, 반도체 칩을 픽업하는 동안은 예컨대 30℃ 이상 130℃ 이하이고, 가압착을 위해 적층체(3)를 가열 및 가압하는 동안은 예컨대 50℃ 이상 150℃ 이하여도 좋다.
가압착을 위해 가압착용 압박 부재가 가열되는 온도(T)(적층체를 가열 및 가압하는 동안의 가압착용 압박 부재의 온도)에 있어서, 접착제층의 용융 점도는, 7000 Pa·s 이하여도 좋다. 여기서, 「용융 점도」란, 레오미터(주식회사 안톤파·재팬 제조, MCR301)로써, 샘플 두께: 400 ㎛, 승온 속도 10℃/분, 주파수: 1 Hz의 조건으로, 측정 지그(디스포저블 플레이트(직경 8 mm) 및 디스포저블 샘플 디쉬)를 이용하여 측정했을 때의 온도(T)에 있어서의 용융 상태의 접착제층의 점도를 말한다.
가압착을 위해 가압착용 압박 부재가 가열되는 온도(T)는, 접착제층의 반응 개시 온도 이하이며, 접착제층의 점도가 가장 낮고, 수지가 유동하기 쉬운 온도여도 좋다. 단, 점도가 너무 낮으면 수지가 칩 측면에서 퍼져, 압착용 압박 부재에 부착되므로, 생산성을 저하시키는 경우가 있다. 그 때문에, 가압착 공정에 있어서, 접착제층의 용융 점도는, 가압착을 위해 가압착용 압박 부재가 가열되는 온도(T)에 있어서, 1000 Pa·s 이상이어도 좋다.
가압착을 위한 하중은, 반도체 칩 사이 또는 반도체 칩-기판 사이의 보이드를 배제하여, 각각의 접속부를 서로 충분히 접촉시킨다는 관점에서, 예컨대 반도체 칩의 1핀(1범프)당 0.009∼0.2 N이어도 좋다.
도 2는 반도체 칩의 접속부와 기판의 접속부를 금속 접합에 의해 전기적으로 접속하는 본압착의 공정의 일례를 나타낸 공정도이다.
도 2의 (a) 및 (b)에 도시된 바와 같이, 압박 장치(43)와는 별도로 준비된, 본압착용 압박 부재로서의 스테이지(45) 및 압착 헤드(44)를 갖는 본압착용 압박 장치(46)를 이용하여, 적층체(3)를 더 가열 및 가압한다. 적층체(3)를, 스테이지(45)와 압착 헤드(44) 사이에 둠으로써 가열 및 가압하고, 이것에 따라 범프(30)와 배선(16)을 금속 접합에 의해 전기적으로 접속한다. 이에 따라 반도체 칩(1)과 기판(2)이 본압착된다. 도 2의 실시형태의 경우, 압착 헤드(44)는, 적층체(3)의 반도체 칩(1) 측에 배치되고, 스테이지(45)는, 적층체(3)의 기판(2) 측에 배치되어 있다.
스테이지(45) 또는 압착 헤드(44) 중 적어도 한쪽이, 적층체(3)를 가열 및 가압할 때에, 반도체 칩(1)의 접속부로서의 범프(30)의 표면을 형성하고 있는 금속 재료의 융점, 또는 기판(2)의 접속부로서의 배선(16)의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열된다. 이 가열 온도(본압착에 있어서의 스테이지(45) 및/또는 압착 헤드(44)의 온도)는, 접속부의 금속 재료가 땜납을 포함하는 경우는 230℃ 이상 또는 250℃ 이상이어도 좋고, 330℃ 이하 또는 300℃ 이하여도 좋다. 가열 온도가 230℃ 이상 또는 250℃ 이상이면, 접속부의 땜납이 용융되어 충분한 금속 결합이 형성되기 쉽다. 가열 온도가 330℃ 이하 또는 300℃ 이하이면, 보이드가 쉽게 발생되지 않아, 땜납의 비산을 한층 더 억제할 수 있다. 본압착에 있어서의 온도는, 냉각 시간을 없애, 생산성을 향상시킨다고 하는 관점에서, 본압착의 공정 중 일정하여도 좋다.
스테이지(45) 및/또는 압착 헤드(44)의 온도는, 복수의 적층체(3)를 순차 가열 및 가압하는 것을 반복하여 복수의 반도체 장치를 연속적으로 제조하는 동안, 일정 이상의 온도로 유지되어도 좋다. 다시 말하면, 스테이지(45) 및/또는 압착 헤드(44)를 일정 이상으로 유지하면서, 적층체(3)를 순차 교체하여 본압착을 복수 회 연속하여 행하여도 좋다. 장치를 일정한 범위의 온도로 유지함으로써, 냉각 시간이 필요 없어 생산성이 보다 향상된다. 스테이지(45) 및/또는 압착 헤드(44)의 온도는, 외기 및 반도체 칩에 접촉할 때에 열이 달아나, 약간 변동하는 경우가 있지만, 변동의 범위가 ±10℃ 이하이면 변동하더라도 문제는 없다.
스테이지(45) 및/또는 압착 헤드(44)의 온도는, 적층체를 가열 및 가압할 때에, 접착제층의 반응 개시 온도보다 고온이어도 좋다. 본압착 중에 접착제층의 경화를 촉진함으로써 보이드 억제 및 접속성이 더욱 향상되는 경향이 있다.
가압착용 압박 부재 및 본압착용 압박 부재는, 2개 이상의 별개의 장치에 각각 설치되어 있어도 좋고, 하나의 장치 내에 함께 설치되어 있어도 좋다. 가압착용 압박 부재 및 본압착용 압박 부재를 구비하는 2헤드 타입 장치를 이용하여도 좋다.
도 1 및 도 2의 실시형태에서는, 반도체 칩과 기판을 압착하는 공정의 예를 나타내었지만, 반도체 장치를 제조하는 방법은, 반도체 칩끼리를 서로 압착하는 공정을 포함하고 있어도 좋다. 반도체 칩(1) 대신에, 반도체 칩(1)에 상당하는 복수의 부분을 포함하는, 다이싱되기 전의 반도체 웨이퍼를 이용하여도 좋다. 반도체 칩끼리를 범프의 융점 이상의 온도로 가열하면서 압박하여, 반도체 칩 사이를 접속함과 더불어, 접착제 필름에 의해 반도체 칩 사이의 공극을 접속부가 밀봉되도록 충전한다. 접속부의 금속 재료가 땜납을 포함하는 경우, 접속부(땜납 부분)의 온도가 230℃ 이상 또는 250℃ 이상이 되도록 반도체 칩을 가열하여도 좋다. 접속 하중은, 범프 수에 의존하지만, 범프의 높이 편차 흡수 및 범프 변형량의 제어를 고려하여 설정된다. 접속 시간은, 생산성 향상의 관점에서, 단시간으로 설정하여도 좋다. 땜납을 용융시켜 산화막 및 표면의 불순물을 제거하면서, 금속 접합을 접속부에 형성하여도 좋다.
가압착에 걸리는 압착 시간 및 본압착에 걸리는 접속 시간(압착 시간)은, 생산성 향상의 관점에서, 단시간으로 설정하여도 좋다. 단시간의 접속 시간(압착 시간)이란, 접속 형성(본압착) 중에 접속부가 230℃ 이상으로 가열되는 시간(예컨대, 땜납 사용시의 시간)이 5초 이하인 것을 말한다. 접속 시간은, 4초 이하 또는 3초 이하여도 좋다. 각 압착 시간이 냉각 시간보다도 단시간이면, 한층 더 본 발명의 제조 방법의 효과를 발현할 수 있다.
가압착용 또는 본압착용의 압박 장치로서는, 플립 칩 본더, 가압 오븐 등을 이용할 수 있다.
가압착 및 본압착에서는, 복수의 칩을 압착하여도 좋다. 예컨대, 평면적으로 복수의 칩을 압착하는 갱 본딩에서는, 웨이퍼 또는 맵 기판에 복수의 반도체 칩을 하나씩 가압착하고, 그 후, 일괄적으로 복수의 칩을 본압착하여도 좋다.
TSV 구조의 패키지에서 많이 볼 수 있는 스택 압착에서는, 입체적으로 복수의 칩을 압착한다. 이 경우도 복수의 반도체 칩을 하나씩 쌓아 가압착하고, 그 후, 일괄적으로 복수의 칩을 본압착하여도 좋다.
제2 실시형태
제2 실시형태에 따른 반도체 장치의 제조 방법도, 반도체 칩과 기판 또는 다른 반도체 칩을 가고정하여 적층체를 얻은 후, 스테이지와 압착 헤드를 구비하는 본압착용 압박 부재에 의해 본압착하는 공정을 구비한다. 반도체 칩과 기판 또는 다른 반도체 칩을 가고정하여 적층체를 얻는 공정은, 제1 실시형태의 가압착과 동일한 양태일 수 있다. 제2 실시형태는, 스테이지 상에 배치된 복수의 적층체와 이들을 덮도록 배치된 일괄 접속용 시트를, 스테이지와 스테이지에 대향하는 압착 헤드 사이에 둠으로써, 일괄적으로 복수의 적층체가 가열 및 가압되어 본압착되는 점에서 제1 실시형태와 상이하고, 그 밖에는 제1 실시형태와 동일하다. 도 3은 일괄 접속용 시트를 이용하여, 반도체 칩의 접속부와 기판의 접속부를 금속 접합에 의해 전기적으로 접속하는 본압착의 공정의 일례를 나타낸 공정도이다. 반도체 웨이퍼와 복수의 반도체 칩을 갖는 적층체를 스테이지 상에 배치하고, 그것을 일괄 접속용 시트로 덮어도 좋다.
도 3의 (a) 및 (b)에 도시된 바와 같이, 가압착용 압박 장치(43)와는 별도로 준비된, 본압착용 압박 부재로서의 스테이지(45) 및 압착 헤드(44)를 갖는 본압착용 압박 장치(46)를 이용하여, 적층체(3)를 더 가열 및 가압한다. 스테이지(45) 상에 복수의 적층체(3)를 배열하고, 적층체(3)를 덮도록 일괄 접속용 시트(47)를 배치한다. 그리고, 일괄 접속용 시트(47)와 복수의 적층체(3)를 모두 스테이지(45)와 압착 헤드(44) 사이에 둠으로써, 일괄적으로 복수의 적층체를 가열 및 가압하고, 이것에 따라 범프(30)와 배선(16)을 금속 접합에 의해 전기적으로 접속한다. 도 3의 실시형태의 경우, 압착 헤드(44)는, 적층체(3)의 반도체 칩(1) 측에 배치되고, 스테이지(45)는, 적층체(3)의 기판(2) 측에 배치되어 있다.
압착 헤드(44)의 반도체 칩과 접촉하는 면의 면적은, 보다 많은 반도체 칩을 일괄적으로 압착하여 반도체 장치의 생산성을 향상시킨다는 관점에서, 50 mm×50 mm 이상이어도 좋다. 압착 헤드(44)의 반도체 칩과 접촉하는 면의 면적은, 12인치 사이즈의 웨이퍼에 대응할 수 있다고 하는 관점에서, 330 mm×330 mm 정도여도 좋다.
<일괄 접속용 시트>
일괄 접속용 시트의 원료는, 250℃에서 특정한 저장 탄성률과 변위량을 나타내는 수지라면 특별히 한정되지 않는다. 수지로는, 예컨대 폴리테트라플루오로에틸렌 수지, 폴리이미드 수지, 페녹시 수지, 에폭시 수지, 폴리아미드 수지, 폴리카르보디이미드 수지, 시아네이트에스테르 수지, 아크릴 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리에테르술폰 수지, 폴리에테르이미드 수지, 폴리비닐아세탈 수지, 우레탄 수지 및 아크릴 고무를 들 수 있다. 일괄 접속용 시트는, 내열성 및 필름 형성성이 우수하다고 하는 관점에서, 폴리테트라플루오로에틸렌 수지, 폴리이미드 수지, 에폭시 수지, 페녹시 수지, 아크릴 수지, 아크릴 고무, 시아네이트에스테르 수지 및 폴리카르보디이미드 수지로부터 선택되는 적어도 1종의 수지를 포함하는 시트여도 좋다. 일괄 접속용 시트의 수지는, 내열성 및 필름 형성성이 특히 우수하다고 하는 관점에서, 폴리테트라플루오로에틸렌 수지, 폴리이미드 수지, 페녹시 수지, 아크릴 수지 및 아크릴 고무로부터 선택되는 적어도 1종의 수지를 포함하는 시트여도 좋다. 이들 수지는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
250℃에 있어서의 일괄 접속용 시트의 저장 탄성률이 낮으면, 큰 면적을 갖는 압착 헤드를 이용하여 반도체 칩을 압박했을 때에 양호한 접속을 확보하기 쉬운 경향이 있다. 그 때문에, 250℃에 있어서의 일괄 접속용 시트의 저장 탄성률은, 예컨대 저장 탄성률은 10 GPa 이하, 또는 8 GPa 이하여도 좋다. 250℃에 있어서의 일괄 접속용 시트의 저장 탄성률이 높으면, 일괄 접속용 시트가 적절한 부드러움을 갖기 때문에, 복수의 적층체간의 고저차를 한층 더 흡수하여 양호한 평행도를 발현하여, 이들 적층체를 보다 균일하게 가압할 수 있는 경향이 있다. 그 때문에, 250℃에 있어서의 일괄 접속용 시트의 저장 탄성률은, 0.01 GPa 이상, 또는 0.1 GPa 이상이어도 좋다. 250℃에 있어서의 저장 탄성률은, 일반적인 탄성률 측정 장치를 이용하여 측정할 수 있다. 예컨대, 탄성률 측정 장치 RSA2(Rheometric Scientific사 제조) 등을 이용하여, 주파수 10 Hz, 승온 속도 5℃/분에서 -30℃로부터 300℃까지 승온하면서 샘플의 점탄성을 측정하여, 그 측정 결과로부터 250℃에 있어서의 저장 탄성률을 구할 수 있다.
일괄 접속용 시트는, 250℃에 있어서의 저장 탄성률이 상기 범위를 만족하고, 또한 250℃에 있어서의 충분한 변위량, 예컨대 40 ㎛ 이상을 나타내어도 좋다. 이 변위량이 40 ㎛ 이상이면, 일괄적으로 복수의 반도체 칩을 본압착할 때에 특히 양호한 접속을 확보할 수 있다. 250℃에 있어서의 변위량은, 200 ㎛ 이하여도 좋다. 본 명세서에 있어서, 변위량이란, 직경 8 ㎛의 원형 단부면을 갖는 막대 형상의 압박용 지그를, 일괄 접속 시트의 주면에, 주면과 단부면이 평행해지는 방향으로 꽉 누르는 압축 시험에 있어서, 250℃의 환경하에서 압축 하중이 100 N일 때의 변위량을 의미한다. 변위량은, 예컨대 전기기계식 만능시험기(INSTRON사 제조)를 이용하여 측정할 수 있다.
일괄 접속용 시트는, 내열성이 높아도 좋다. 반도체 장치의 생산성을 높인다는 관점에서, 일괄 접속용 시트는, 250℃ 이상의 온도에서 압착했을 때에 용융되지 않고, 반도체 칩에 부착되지 않는 것이어도 좋다.
일괄 접속용 시트는, 일괄 접속용 시트에 덮이는 반도체 칩 또는 기판 상의 얼라인먼트 마크(위치 맞춤을 위한 인식용 마크)를 본압착용 압박 부재가 인식할 수 있도록 하는 관점에서, 높은 투명성을 갖고 있어도 좋다. 일괄 접속용 시트의 파장 550 ㎚에서의 투과율이, 예컨대 10% 이상이어도 좋다.
일괄 접속용 시트의 두께는, 상기 성질을 만족하도록 적절하게 설계할 수 있다. 두께는, 예컨대 50 ㎛ 이상, 80 ㎛ 이상, 또는 100 ㎛ 이상이어도 좋다. 일괄 접속용 시트의 두께는, 300 ㎛ 이하여도 좋다.
일괄 접속용 시트는, 시판되고 있는 탄성체 시트여도 좋다. 시판되고 있는 탄성체 시트로는, 니토프론 900UL(니토덴코사 제조), 유피렉스 SGA(우베코산사 제조) 등을 들 수 있다.
상기 특정한 저장 탄성률 및 변위량을 갖는 일괄 접속용 시트를 이용함으로써, 복수의 적층체간의 고저차를 충분히 흡수하여 양호한 평행도를 발현하여, 이들을 균일하게 가압할 수 있기 때문에, 어느 반도체 장치에 대해서도 한층 더 양호한 접속을 확보할 수 있다. 또한, 압착시에 반도체 칩으로부터 밀려나온 접착제가 일괄 접속용 시트에 부착되었다고 해도 교환이 용이하기 때문에, 생산성이 쉽게 저하되지 않는다.
제3 실시형태
제3 실시형태에 따른 반도체 장치의 제조 방법에서는, 제1 실시형태와 동일한 가압착에 이어서, 도 4에 도시된 바와 같이, 가압착된 적층체(3)를 가열로(60) 내에서 가열함으로써, 반도체 칩(1)의 범프(30)와, 기판(2)의 배선(16)을 금속 접합에 의해 전기적으로 접속한다. 제3 실시형태에 따른 방법은, 이 이외의 점에서는 제1 실시형태와 동일하다. 하나의 가열로(60) 내에서 복수의 적층체를 가열하여, 복수의 적층체에 있어서의 접속을 일괄적으로 행하여도 좋다.
가열로(60) 내의 기체는, 적층체를 가열할 때에, 반도체 칩(1)의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 기판(2)의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열된다.
가열로(60) 내의 기체의 온도는, 적층체를 가열하는 동안, 접속부의 금속 재료가 땜납을 포함하는 경우는, 230℃ 이상 330℃ 이하여도 좋다. 가열로(60) 내의 기체의 온도가 230℃ 이상이면, 접속부의 땜납이 용융되어 충분한 금속 결합이 형성되기 쉽다. 가열로(60) 내의 기체의 온도가 330℃ 이하이면, 보이드가 쉽게 발생되지 않아, 땜납의 비산을 한층 더 억제할 수 있다. 가열로(60) 내의 압력은, 특별히 제한되지 않지만, 대기압이어도 좋다.
가열로(60) 내의 기체의 온도는, 적층체를 가열하는 동안, 접착제층의 반응 개시 온도보다 고온이어도 좋다. 가열 공정 중에 접착제층의 경화를 촉진함으로써 보이드 억제 및 접속성을 더욱 향상시킬 수 있다.
가열로(60) 내에 있어서, 적층체에 추를 올려놓거나, 적층체를 클립으로 고정 등을 행한 상태에서, 적층체를 가열하여도 좋다. 이에 따라, 반도체 칩과 기판 사이, 및 반도체 칩과 접착제층 사이의 열팽창차에 의해 생기는 휨 및 접속 불량을 보다 억제할 수 있다.
가열로로는, 리플로우로, 오븐 등을 이용할 수 있다. 혹은, 적층체를 핫플레이트 상에서 가열하여도 좋다. 이 경우, 핫플레이트의 온도는, 가열로 내의 공기와 동일한 온도로 설정할 수 있다.
접속부를 접속하는 공정(가열 공정)은, 금속 결합 형성뿐만 아니라, 접착제층의 경화를 촉진하여도 좋다. 압착용 압박 부재를 이용하여 접속을 행하는 경우, 압착시에 칩 측면으로 밀려나오는 접착제인 필릿에는, 압착용 압박 부재의 열이 전달되기 어렵다. 그 때문에, 접속 후에 필릿 부분 등의 경화를 더 충분하게 하기 위해서, 한층 더 가열 처리 공정이 필요하게 된다. 그러나, 압착용 압박 부재를 이용하지 않고, 적층체 전체에 열이 가해지는 리플로우로, 오븐, 핫플레이트 등을 이용하는 경우, 접속 후의 가열 처리를 단축시키거나 또는 없앨 수 있다.
<반도체 장치>
본 실시형태에 따른 반도체 장치의 제조 방법에 의해 얻어지는 반도체 장치에 대해서 설명한다. 본 실시형태에 따른 반도체 장치에 있어서의 접속부는, 범프와 배선과의 금속 접합 및 범프와 범프와의 금속 접합 중 어느 하나여도 좋다. 본 실시형태에 따른 반도체 장치에서는, 예컨대 접착제층을 통해 전기적인 접속을 얻는 플립 칩 접속을 이용할 수 있다.
도 5는 반도체 장치의 일 실시형태(반도체 칩 및 기판의 COB형의 접속 양태)를 나타낸 모식 단면도이다. 도 5의 (a)에 도시된 반도체 장치(100)는, 반도체 칩(1)과 기판(배선 회로 기판)(2)과, 이들 사이에 개재된 접착제층(40)을 구비한다. 반도체 장치(100)의 경우, 반도체 칩(1)은, 반도체 칩 본체(10)와, 반도체 칩 본체(10)의 기판(2) 측의 면상에 배치된 배선(15)과, 배선(15) 상에 배치된 접속부로서의 범프(30)를 갖는다. 기판(2)은, 기판 본체(20)와, 기판 본체(20)의 반도체 칩(1) 측의 면상에 배치된 접속부로서의 배선(16)을 갖는다. 반도체 칩(1)의 범프(30)와, 기판(2)의 배선(16)은, 금속 접합에 의해 전기적으로 접속되어 있다. 반도체 칩(1) 및 기판(2)은, 배선(16) 및 범프(30)에 의해 플립 칩 접속되어 있다. 배선(15, 16) 및 범프(30)는, 접착제층(40)에 의해 밀봉됨으로써, 외부 환경으로부터 차단되어 있다.
도 5의 (b)에 도시된 반도체 장치(200)는, 반도체 칩(1)과, 기판(2)과, 이들 사이에 개재된 접착제층(40)을 구비한다. 반도체 장치(200)의 경우, 반도체 칩(1)은, 접속부로서, 반도체 칩(1)의 기판(2) 측의 면에 배치된 범프(32)를 갖는다. 기판(2)은, 접속부로서, 기판(2)의 반도체 칩(1) 측의 면에 배치된 범프(33)를 갖는다. 반도체 칩(1)의 범프(32)와, 기판(2)의 범프(33)는, 금속 접합에 의해 전기적으로 접속되어 있다. 반도체 칩(1) 및 기판(2)은, 범프(32, 33)에 의해 플립 칩 접속되어 있다. 범프(32, 33)는, 접착제층(40)에 의해 밀봉됨으로써, 외부 환경으로부터 차단되어 있다.
도 6은 반도체 장치의 다른 실시형태(반도체 칩끼리의 COC형의 접속 양태)를 나타낸 모식 단면도이다. 도 6의 (a)에 도시된 반도체 장치(300)의 구성은, 2개의 반도체 칩(1)이 배선(15) 및 범프(30)를 통해 플립 칩 접속되어 있는 점을 제외하고, 반도체 장치(100)와 동일하다. 도 6의 (b)에 도시된 반도체 장치(400)의 구성은, 2개의 반도체 칩(1)이 범프(32)를 통해 플립 칩 접속되어 있는 점을 제외하고, 반도체 장치(200)와 동일하다.
도 5 및 도 6에 있어서, 배선(15), 범프(32) 등의 접속부는, 패드라고 불리는 금속막(예컨대, 금 도금)이어도 좋고, 포스트 전극(예컨대, 구리 필러)이어도 좋다. 예컨대, 도 6의 (b)에 있어서, 한쪽의 반도체 칩이 접속부로서 구리 필러 및 접속 범프(땜납: 주석-은)를 가지며, 다른 쪽의 반도체 칩이 접속부로서 금 도금을 갖는 양태에서는, 접속부가, 접속부의 금속 재료 중 가장 융점이 낮은 땜납의 융점 이상의 온도에 도달하면, 땜납이 용융되어 접속부 사이에 금속 접합이 형성되어, 접속부 사이의 전기적인 접속이 가능해진다.
반도체 칩 본체(10)로서는, 특별히 제한은 없고, 실리콘, 게르마늄 등의 동일 종류의 원소로 구성되는 원소 반도체, 갈륨비소, 인듐인 등의 화합물 반도체 등의 각종 반도체를 이용할 수 있다.
기판(2)으로는, 배선 회로 기판이라면 특별히 제한은 없고, 유리 에폭시, 폴리이미드, 폴리에스테르, 세라믹, 에폭시, 비스말레이미드트리아진 등을 주요 성분으로 하는 절연 기판의 표면에 형성된 금속층의 불필요한 개소를 에칭 제거하여 배선(배선 패턴)이 형성된 회로 기판, 상기 절연 기판의 표면에 금속 도금 등에 의해 배선(배선 패턴)이 형성된 회로 기판, 상기 절연 기판의 표면에 도전성 물질을 인쇄하여 배선(배선 패턴)이 형성된 회로 기판 등을 이용할 수 있다.
배선(15 및 16), 범프(30), 범프(32 및 33)(도전성 돌기) 등의 접속부의 재질로는, 주성분으로서, 금, 은, 구리, 땜납(주성분은, 예컨대 주석-은, 주석-납, 주석-비스무트, 주석-구리, 주석-은-구리), 주석, 니켈 등이 이용되며, 단일 성분만으로 구성되어 있어도 좋고, 복수의 성분으로 구성되어 있어도 좋다. 접속부는, 이들의 금속이 적층된 구조를 갖고 있어도 좋다. 금속 재료 중, 구리, 땜납은 비교적 염가이다. 접속 신뢰성의 향상 및 휨 억제의 관점에서, 접속부가 땜납을 포함하고 있어도 좋다.
패드의 재질로는, 주성분으로서, 금, 은, 구리, 땜납(주성분은, 예컨대 주석-은, 주석-납, 주석-비스무트, 주석-구리, 주석-은-구리), 주석, 니켈 등이 이용되며, 단일 성분만으로 구성되어 있어도 좋고, 복수의 성분으로 구성되어 있어도 좋다. 패드는, 이들 금속이 적층된 구조를 갖고 있어도 좋다. 접속 신뢰성의 관점에서, 패드가 금 및/또는 땜납을 포함하고 있어도 좋다.
배선(15, 16)(배선 패턴)의 표면에는, 금, 은, 구리, 땜납(주성분은, 예컨대 주석-은, 주석-납, 주석-비스무트, 주석-구리), 주석, 니켈 등을 주성분으로 하는 금속층이 형성되어 있어도 좋다. 이 금속층은 단일 성분만으로 구성되어 있어도 좋고, 복수의 성분으로 구성되어 있어도 좋다. 금속층이 복수의 금속층이 적층된 구조를 갖고 있어도 좋다. 금속층이, 비교적 저렴한 구리 및/또는 땜납을 포함하고 있어도 좋다. 접속 신뢰성의 향상 및 휨 억제의 관점에서, 금속층이, 땜납을 포함하고 있어도 좋다.
도 5 또는 도 6에 도시된 바와 같은 반도체 장치(패키지)를 적층하여, 금, 은, 구리, 땜납(주성분은, 예컨대 주석-은, 주석-납, 주석-비스무트, 주석-구리, 주석-은-구리), 주석, 니켈 등에 의해 전기적으로 접속하여도 좋다. 접속하기 위한 금속은, 비교적 저렴한 구리 및/또는 땜납이어도 좋다. 예컨대, TSV 기술에서 볼 수 있는 바와 같은, 접착제층을 반도체 칩 사이에 개재시켜, 플립 칩 접속 또는 적층하고, 반도체 칩을 관통하는 구멍을 형성하여, 패턴면의 전극과 연결해도 좋다.
도 7은 반도체 장치의 다른 실시형태(반도체 칩 적층형의 양태(TSV))를 나타낸 모식 단면도이다. 도 7에 도시된 반도체 장치(500)에서는, 기판으로서의 인터포저 본체(50) 상에 형성된 배선(15)이 반도체 칩(1)의 범프(30)와 접속됨으로써, 반도체 칩(1)과 인터포저(5)가 플립 칩 접속되어 있다. 반도체 칩(1)과 인터포저(5) 사이에는 접착제층(40)이 개재되어 있다. 상기 반도체 칩(1)에 있어서의 인터포저(5)와 반대쪽의 표면 상에, 배선(15), 범프(30) 및 접착제층(40)을 통해 반도체 칩(1)이 반복하여 적층되어 있다. 반도체 칩(1)의 표리에 있어서의 패턴면의 배선(15)은, 반도체 칩 본체(10)의 내부를 관통하는 구멍 내에 충전된 관통 전극(34)에 의해 서로 접속되어 있다. 관통 전극(34)의 재질로는, 구리, 알루미늄 등을 이용할 수 있다.
이러한 TSV 기술에 의해, 통상은 사용되지 않는 반도체 칩의 이면으로부터도 신호를 취득할 수 있다. 나아가서는, 반도체 칩(1) 내에 관통 전극(34)을 수직으로 통과시키기 위해서, 대향하는 반도체 칩(1) 사이, 그리고, 반도체 칩(1)과 인터포저(5) 사이의 거리를 짧게 하여, 유연한 접속이 가능하다. 본 실시형태에 따른 접착제층은, 이러한 TSV 기술에 있어서, 대향하는 반도체 칩(1) 사이, 그리고, 반도체 칩(1)과 인터포저(5) 사이의 밀봉 재료로서 적용할 수 있다.
에리어 범프 칩 기술 등의 자유도가 높은 범프 형성 방법에서는, 인터포저를 개재시키지 않고 그대로 반도체 칩을 머더보드에 직접 실장할 수 있다. 본 실시형태에 따른 접착제층은, 이러한 반도체 칩을 머더보드에 직접 실장하는 경우에도 적용할 수 있다. 본 실시형태에 따른 접착제층은, 2개의 배선 회로 기판을 적층하는 경우에, 기판 사이의 공극을 밀봉 또는 충전할 때에도 적용할 수 있다.
<열경화성 수지 조성물>
접착제층은, 예컨대 10000 이하의 분자량을 갖는 열경화성 수지 및 그 경화제를 함유하는 열경화성 수지 조성물에 의해 형성된 층일 수 있다. 다시 말하면, 접착제층은, 10000 이하의 분자량을 갖는 열경화성 수지 및 그 경화제를 함유하는 열경화성 수지 조성물을 포함하는 층이어도 좋다.
(a) 열경화성 수지
열경화성 수지는, 가열에 의해 가교 구조를 형성할 수 있는 화합물이다. 열경화성 수지는 10000 이하의 분자량을 갖고 있어도 좋다. 열경화성 수지 조성물이 경화제와 반응하여 가교 구조를 형성하는 화합물(열경화성 수지)을 포함함으로써, 분자량이 작은 성분이 가열시에 분해 등을 행하여 발생시키는 보이드가 억제되기 때문에, 내열성의 점에서 유리하다. 열경화성 수지로는, 에폭시 수지, 아크릴 수지 등을 들 수 있다.
열경화성 수지의 중량 평균 분자량은, 내열성, 유동성의 관점에서, 100∼9000, 또는 300∼7000이어도 좋다. 열경화성 수지의 중량 평균 분자량의 측정 방법은, 후술하는 (d) 고분자 성분의 중량 평균 분자량의 측정 방법과 동일하다.
(a1) 아크릴 수지
아크릴 수지는, 분자 내에 1개 이상의 (메트)아크릴로일기를 갖는 화합물이다. 아크릴 수지로는, 예컨대 비스페놀 A, 비스페놀 F, 나프탈렌, 페놀 노볼락, 크레졸 노볼락, 페놀아랄킬, 비페닐, 트리페닐메탄, 디시클로펜타디엔, 플루오렌, 아다만탄 및 이소시아눌산으로부터 선택되는 화합물에서 유래되는 골격 및 (메트)아크릴로일옥시기를 갖는 (메트)아크릴레이트, 그리고 각종 다작용성 (메트)아크릴 화합물을 들 수 있다. 내열성의 관점에서, 아크릴 수지를, 비스페놀 A, 비스페놀 F, 나프탈렌, 플루오렌, 아다만탄 및 이소시아눌산으로부터 선택되는 화합물에서 유래되는 골격을 갖는 (메트)아크릴레이트로부터 선택하여도 좋다. 아크릴 수지는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
아크릴 수지의 함유량은, 열경화성 수지 조성물의 전량 100 질량부에 대하여, 10∼50 질량부, 또는 15∼40 질량부여도 좋다. 아크릴 수지의 함유량이 10 질량% 이상이면, 경화 성분이 충분히 존재하기 때문에, 열경화성 수지 조성물의 경화 후의 유동을 제어하기 쉬워진다. 아크릴 수지의 함유량이 50 질량% 이하이면, 경화물이 지나치게 단단해지는 것에 따른 패키지의 휨을 한층 억제할 수 있다.
아크릴 수지는, 실온(25℃)에서 고형이어도 좋다. 고형의 아크릴 수지는, 보이드가 쉽게 발생하지 않는다고 하는 점, 및 경화 전(B 스테이지)의 열경화성 수지 조성물의 점성(택크)이 작아 취급성이 우수하다고 하는 점에서 액상인 것에 비해 유리하다. 실온(25℃)에서 고형인 아크릴 수지로는, 예컨대 비스페놀 A, 플루오렌, 아다만탄 및 이소시아눌산으로부터 선택되는 화합물에서 유래되는 골격을 갖는 (메트)아크릴레이트를 들 수 있다.
아크릴 수지에 있어서의 (메트)아크릴로일기의 수(작용기 수)는, 3 이하여도 좋다. 작용기 수가 3 이하이면, 열경화성 수지 조성물이 단시간에 충분히 경화할 수 있기 때문에, 경화 반응률의 저하를 한층 더 억제할 수 있다. 경화 반응률이 낮으면, 미반응기가 잔존할 수 있다.
(a2) 에폭시 수지
에폭시 수지는, 분자 내에 2개 이상의 에폭시기를 갖는 화합물이다. 에폭시 수지로는, 예컨대 비스페놀 A형, 비스페놀 F형, 나프탈렌형, 페놀 노볼락형, 크레졸 노볼락형, 페놀아랄킬형, 비페닐형, 트리페닐메탄형 및 디시클로펜타디엔형 에폭시 수지, 및 각종 다작용성 에폭시 수지를 들 수 있다. 내열성, 취급성의 관점에서, 에폭시 수지를, 비스페놀 F형, 페놀 노볼락형, 크레졸 노볼락형, 비페닐형, 및 트리페닐메탄형 에폭시 수지로부터 선택하여도 좋다. 속경화성 및 내열성의 관점에서, 에폭시 수지를, 비스페놀 F형 및 트리페닐메탄형 에폭시 수지로부터 선택하여도 좋다. 에폭시 수지는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
에폭시 수지의 함유량은, 열경화성 수지 조성물의 전량 100 질량부에 대하여, 10∼50 질량부여도 좋다. 에폭시 수지의 함유량이 10 질량부 이상이면, 경화 성분이 충분히 존재하기 때문에, 열경화성 수지 조성물의 경화 후의 유동을 제어하기 쉽게 된다. 에폭시 수지의 함유량이 50 질량부 이하이면, 경화물이 지나치게 단단해지는 것에 따른 패키지의 휨을 보다 억제할 수 있다.
(b) 경화제
경화제는, 열경화성 수지와 반응하여, 열경화성 수지와 함께 가교 구조를 형성하는 화합물이다. 경화제로는, 예컨대 페놀 수지계 경화제, 산무수물계 경화제, 아민계 경화제, 이미다졸계 경화제, 포스핀계 경화제, 아조 화합물 및 유기 과산화물을 들 수 있다. 경화 반응(경화계)은 라디칼 중합(라디칼 중합계)이어도 좋다. 경화제는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 페놀 수지계 경화제, 산무수물계 경화제 및 아민계 경화제는, 각각 1종을 단독으로 또는 2종 이상의 혼합물로서 사용할 수 있다. 이미다졸계 경화제 및 포스핀계 경화제는 각각 단독으로 이용하여도 좋지만, 페놀 수지계 경화제, 산무수물계 경화제 또는 아민계 경화제와 함께 이용하여도 좋다.
열경화성 수지와 경화제의 조합은, 경화가 진행되면 특별히 제한되지 않는다. 아크릴 수지와 조합하는 경화제는, 취급성 및 보존 안정성의 관점에서, 유기 과산화물이어도 좋다. 에폭시 수지와 조합하는 경화제는, 취급성, 보존 안정성 및 경화성이 우수하다는 관점에서, 페놀 수지계 경화제와 이미다졸계 경화제, 산무수물계 경화제와 이미다졸계 경화제, 아민계 경화제와 이미다졸계 경화제, 및 이미다졸계 경화제 단독으로부터 선택하여도 좋다. 단시간에 경화하면 생산성이 향상되기 때문에, 속경화성 및 보존 안정성이 우수한 이미다졸계 경화제를 단독으로 이용하여도 좋다. 열경화성 수지 조성물이 단시간에 경화하면, 저분자 성분 등의 휘발분의 양을 감소시킬 수 있기 때문에, 보이드의 발생을 보다 억제할 수 있다. 아크릴 수지와 조합되는 경화제는, 취급성, 보존 안정성의 관점에서, 유기 과산화물 또는 아조 화합물이어도 좋다.
(b1) 페놀 수지계 경화제
페놀 수지계 경화제는, 분자 내에 2개 이상의 페놀성 수산기를 갖는다. 페놀 수지계 경화제로는, 예컨대 페놀 노볼락, 크레졸 노볼락, 페놀 아랄킬 수지, 크레졸 나프톨포름알데히드 중축합물, 트리페닐메탄형 다작용성 페놀 및 각종 다작용성 페놀 수지를 들 수 있다. 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
에폭시 수지에 대한 페놀 수지계 경화제의 당량비(페놀성 수산기/에폭시기, 몰비)는, 경화성, 접착성 및 보존 안정성이 우수하다는 관점에서, 0.3∼1.5, 0.4∼1.0, 또는 0.5∼1.0이어도 좋다. 이 당량비가 0.3 이상이면, 경화성이 향상되어 접착력이 더욱 향상되는 경향이 있다. 이 당량비가 1.5 이하이면, 미반응의 페놀성 수산기가 과잉으로 잔존하지 않고, 흡수율이 낮게 억제되어, 절연 신뢰성이 보다 향상되는 경향이 있다.
(b2) 산무수물계 경화제
산무수물계 경화제로는, 예컨대 메틸시클로헥산테트라카르복실산 이무수물, 무수 트리멜리트산, 무수 피로멜리트산, 벤조페논테트라카르복실산 이무수물 및 에틸렌글리콜 비스안히드로트리멜리테이트를 들 수 있다. 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
에폭시 수지에 대한 산무수물계 경화제의 당량비(산무수물기/에폭시기, 몰비)는, 경화성, 접착성 및 보존 안정성이 우수하다는 관점에서, 0.3∼1.5, 0.4∼1.0, 또는 0.5∼1.0이어도 좋다. 이 당량비가 0.3 이상이면, 경화성이 향상되어 접착력이 더욱 향상되는 경향이 있다. 이 당량비가 1.5 이하이면, 미반응의 산무수물이 과잉으로 잔존하기 어렵고, 흡수율이 낮게 억제되어, 절연 신뢰성이 보다 향상되는 경향이 있다.
(b3) 아민계 경화제
아민계 경화제로는, 예컨대 디시안디아미드, 도데칸디아민 등을 들 수 있다. 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
에폭시 수지에 대한 아민계 경화제의 당량비(아미노기의 활성 수소수/에폭시기, 몰비)는, 경화성, 접착성 및 보존 안정성이 우수하다는 관점에서, 0.3∼1.5, 0.4∼1.0, 또는 0.5∼1.0이어도 좋다. 이 당량비가 0.3 이상이면, 경화성이 향상되어 접착력이 더욱 향상되는 경향이 있다. 이 당량비가 1.5 이하이면, 미반응의 아민이 과잉으로 잔존하기 어렵기 때문에, 절연 신뢰성이 향상되는 경향이 있다.
(b4) 이미다졸계 경화제
이미다졸계 경화제로는, 예컨대 2-페닐이미다졸, 2-페닐-4-메틸이미다졸, 1-벤질-2-메틸이미다졸, 1-벤질-2-페닐이미다졸, 1-시아노에틸-2-운데실이미다졸, 1-시아노-2-페닐이미다졸, 1-시아노에틸-2-운데실이미다졸트리멜리테이트, 1-시아노에틸-2-페닐이미다졸륨트리멜리테이트, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-[2'-운데실이미다졸릴(1')]-에틸-s-트리아진, 2,4-디아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아눌산 부가체, 2-페닐이미다졸이소시아눌산 부가체, 2-페닐-4,5-디히드록시메틸이미다졸, 2-페닐-4-메틸-5-히드록시메틸이미다졸, 및 에폭시 수지와 이미다졸류의 부가체를 들 수 있다. 경화성, 보존 안정성 및 접속 신뢰성이 우수하다는 관점에서, 이미다졸계 경화제를, 1-시아노에틸-2-운데실이미다졸, 1-시아노-2-페닐이미다졸, 1-시아노에틸-2-운데실이미다졸트리멜리테이트, 1-시아노에틸-2-페닐이미다졸륨트리멜리테이트, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트리아진, 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아눌산 부가체, 2-페닐이미다졸이소시아눌산 부가체, 2-페닐-4,5-디히드록시메틸이미다졸 및 2-페닐-4-메틸-5-히드록시메틸이미다졸로부터 선택하여도 좋다. 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 또한, 이들을 마이크로캡슐화한 잠재성 경화제로서 이용하여도 좋다.
이미다졸계 경화제의 함유량은, 에폭시 수지 100 질량부에 대하여, 0.1∼20 질량부, 또는 0.1∼10 질량부여도 좋다. 이 함유량이 0.1 질량부 이상이면, 경화성이 향상되는 경향이 있다. 이 함유량이 20 질량부 이하이면, 금속 접합이 형성되기 전에 열경화성 수지 조성물이 경화되기 어렵기 때문에, 접속 불량이 쉽게 발생하지 않는 경향이 있다.
(b5) 포스핀계 경화제
포스핀계 경화제로는, 예컨대 트리페닐포스핀, 테트라페닐포스포늄테트라페닐보레이트, 테트라페닐포스포늄테트라(4-메틸페닐)보레이트 및 테트라페닐포스포늄(4-플루오로페닐)보레이트를 들 수 있다. 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
포스핀계 경화제의 함유량은, 에폭시 수지 100 질량부에 대하여, 0.1∼10 질량부, 또는 0.1∼5 질량부여도 좋다. 이 함유량이 0.1 질량부 이상이면, 경화성이 향상되는 경향이 있다. 이 함유량이 10 질량부 이하이면, 금속 접합이 형성되기 전에 열경화성 수지 조성물이 경화되기 어렵기 때문에, 접속 불량이 쉽게 발생하지 않는 경향이 있다.
(b6) 아조 화합물
아조 화합물로는, 예컨대 디메틸아미노아조벤젠, 디메틸아미노아조벤젠-카르복실산, 디에틸아미노아조벤젠, 및 디에틸아미노아조벤젠-카르복실산을 들 수 있다. 아조 화합물은, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
아조 화합물의 함유량은, 아크릴 수지 100 질량부에 대하여, 0.5∼10 질량부, 또는 1∼5 질량부여도 좋다. 이 함유량이 0.5 질량% 이상이면 경화성이 향상되는 경향이 있다. 이 함유량이 10 질량부 이하이면 금속 접합이 형성되기 전에 열경화성 수지 조성물이 경화하기 어렵기 때문에, 접속 불량이 쉽게 발생하지 않는 경향이 있다.
(b7) 유기 과산화물
유기 과산화물로는, 예컨대 케톤퍼옥사이드, 퍼옥시케탈, 하이드로퍼옥사이드, 디알킬퍼옥사이드, 디아실퍼옥사이드, 퍼옥시디카보네이트, 퍼옥시에스테르 등을 들 수 있다. 유기 과산화물은, 보존 안정성의 관점에서, 하이드로퍼옥사이드, 디알킬퍼옥사이드 및 퍼옥시에스테르로부터 선택되는 1종 이상이어도 좋다. 유기 과산화물은, 내열성의 관점에서, 하이드로퍼옥사이드 및 디알킬퍼옥사이드로부터 선택되는 1종 이상이어도 좋다. 이들은 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
유기 과산화물의 함유량은, 아크릴 수지 100 질량부에 대하여, 0.5∼10 질량부가 바람직하고, 1∼5 질량부가 보다 바람직하다. 이 함유량이 0.5 질량% 이상이면, 경화성이 향상되는 경향이 있다. 이 함유량이 10 질량부 이하이면 금속 접합이 형성되기 전에 열경화성 수지 조성물이 경화되기 어렵기 때문에, 접속 불량이 쉽게 발생하지 않는 경향이 있다. 또한, 이 함유량이 적절히 적으면, 경화가 급격히 진행되어 반응점이 많아지기 때문에 분자쇄가 짧아지거나, 미반응기가 잔존하거나 하는 것에 기인하는, 신뢰성의 저하를 쉽게 일으키지 않는 경향이 있다.
(c) 고분자 성분
본 실시형태에 따른 열경화성 수지 조성물은, 10000 이상의 중량 평균 분자량을 갖는 고분자 성분을 더 함유하고 있어도 좋다. 열경화성 수지, 경화제 등의, 고분자 성분 이외의 성분의 중량 평균 분자량 또는 분자량은, 통상, 10000 미만이다. 고분자 성분으로는, 예컨대 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 폴리아미드 수지, 폴리카르보디이미드 수지, 시아네이트에스테르 수지, 아크릴 수지, 폴리에스테르 수지, 폴리에틸렌 수지, 폴리에테르술폰 수지, 폴리에텔이미드 수지, 폴리비닐아세탈 수지, 우레탄 수지 및 아크릴 고무를 들 수 있다. 내열성 및 필름 형성성이 우수하다고 하는 관점에서, 고분자량 성분을, 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 아크릴 수지, 아크릴 고무, 시아네이트에스테르 수지 및 폴리카르보디이미드 수지로부터 선택하여도 좋다. 내열성 및 필름 형성성이 더욱 우수하다고 하는 관점에서, 고분자량 성분을, 에폭시 수지, 페녹시 수지, 폴리이미드 수지, 아크릴 수지 및 아크릴 고무로부터 선택하여도 좋다. 이들 고분자 성분은, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
고분자 성분과 아크릴 수지와의 질량비는, 특별히 제한되지 않는다. 고분자 성분 1 질량부에 대하여, 아크릴 수지의 함유량은 0.01∼10 질량부, 0.05∼5 질량부, 또는 0.1∼5 질량부여도 좋다. 이 질량비가 0.01 질량부 이상이면, 경화성이 향상되어 접착력이 더욱 향상되는 경향이 있다. 이 질량비가 10 질량부 이하이면, 열경화성 수지 조성물의 필름 형성성이 특히 우수한 경향이 있다.
고분자 성분과 에폭시 수지와의 질량비는, 특별히 제한되지 않는다. 고분자 성분 1 질량부에 대하여, 에폭시 수지의 함유량은 0.01∼5 질량부, 0.05∼4 질량부, 또는 0.1∼3 질량부여도 좋다. 이 질량비가 0.01 질량부 이상이면, 경화성이 향상되어 접착력이 더욱 향상되는 경향이 있다. 이 질량비가 5 질량부 이하이면, 열경화성 수지 조성물의 필름 형성성 및 막 형성성이 특히 우수한 경향이 있다.
고분자 성분의 유리 전이 온도(Tg)는, 열경화성 수지 조성물의 기판 및 칩에 대한 첩부성이 우수하다는 관점에서, 120℃ 이하, 100℃ 이하, 또는 85℃ 이하여도 좋다. 고분자량 성분의 Tg는 0℃ 이상이어도 좋다. 고분자 성분의 Tg가 120℃ 이하이면, 반도체 칩에 형성된 범프, 기판에 형성된 전극 또는 배선 패턴 등의 고저차를 열경화성 수지 조성물로 메우기 쉬워지기 때문에, 기포의 잔존이 억제되어 보이드가 쉽게 발생하지 않게 되는 경향이 있다. 본 명세서에 있어서, Tg란, DSC(퍼킨엘머사 제조 DSC-7형)을 이용하여, 샘플량 10 ㎎, 승온 속도 10℃/분, 측정 분위기: 공기의 조건에 의한 시차 주사 열량 측정에 의해 구하는 값을 의미한다.
고분자 성분의 중량 평균 분자량은, 폴리스티렌 환산으로 10000 이상이어도 좋지만, 단독으로 보다 양호한 필름 형성성을 나타내기 때문에, 30000 이상, 40000 이상, 또는 50000 이상이어도 좋다. 본 명세서에 있어서, 중량 평균 분자량이란, 고속 액체 크로마토그래피(시마즈세이사쿠쇼 제조 C-R4A)를 이용하여 측정되는, 폴리스티렌 환산의 중량 평균 분자량을 의미한다.
(d) 필러
본 실시형태에 따른 열경화성 수지 조성물은, 점도 및 경화물의 물성을 제어하기 위해, 그리고 반도체 칩끼리, 또는 반도체 칩과 기판을 접속했을 때의 보이드의 발생 및 흡습률을 한층 더 억제하기 위해, 필러를 더 함유하고 있어도 좋다. 필러로는, 예컨대 무기 필러 및 수지 필러를 들 수 있다. 무기 필러로는, 예컨대 유리, 실리카, 알루미나, 산화티탄, 카본블랙, 운모 및 질화붕소 등의 절연성 무기 필러를 들 수 있다. 취급성의 관점에서, 무구　필러를 실리카, 알루미나, 산화티탄 및 질화붕소로부터 선택하여도 좋고, 형상 통일성(취급성)의 관점에서, 무구 필러를 실리카, 알루미나 및 질화붕소로부터 선택하여도 좋다. 절연성 무기 필러는 위스커여도 좋다. 위스커로는, 예컨대 붕산알루미늄, 티탄산알루미늄, 산화아연, 규산칼슘, 황산마그네슘 및 질화붕소를 들 수 있다. 수지 필러로는, 예컨대 폴리우레탄, 폴리이미드, 메타크릴산메틸 수지 및 메타크릴산메틸-부타디엔-스티렌 공중합 수지(MBS)를 들 수 있다. 필러는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 필러의 형상, 입경 및 함유량은 특별히 제한되지 않는다.
절연 신뢰성이 우수하다는 관점에서, 필러는 절연성이어도 좋다. 본 실시형태에 따른 열경화성 수지 조성물은, 은 필러, 땜납 필러 등의 도전성 금속 필러를 실질적으로 함유하지 않아도 좋다. 예컨대, 도전성 금속 필러의 함유량이, 열경화성 수지 조성물의 고형분(용매 이외의 성분) 전체를 기준으로 하여, 1 질량% 미만이어도 좋다.
필러는, 표면 처리에 의해 물성이 적절하게 조정되어 있어도 좋다. 필러는, 분산성 및 접착력 향상의 관점에서, 표면 처리된 필러여도 좋다. 표면 처리제로는, 글리시딜계(에폭시계), 아민계, 페닐계, 페닐아미노계, (메트)아크릴계, 비닐계의 화합물 등을 들 수 있다.
표면 처리로는, 표면 처리의 용이성으로부터, 에폭시실란계, 아미노실란계, 아크릴실란계 등의 실란 화합물에 의한 실란 처리가 바람직하다. 표면 처리제는, 분산성, 유동성, 접착력이 우수하다고 하는 관점에서, 글리시딜계, 페닐아미노계, 아크릴계 및 메타크릴계의 화합물로부터 선택되는 화합물이어도 좋다. 보존 안정성의 관점에서, 표면 처리제는, 페닐계, 아크릴계 및 메타크릴계의 화합물로부터 선택되는 화합물이어도 좋다.
필러의 평균 입경은, 플립 칩 접속시의 끼임 방지의 관점에서, 1.5 ㎛ 이하여도 좋다. 필러의 평균 입경은, 시인성(투명성)이 우수하다고 하는 관점에서, 1.0 ㎛ 이하여도 좋다. 필러의 입경은, 입자의 장축 직경을 의미한다.
수지 필러는 무기 필러에 비하여, 260℃ 등의 고온에서 유연성을 부여할 수 있기 때문에, 내리플로우성 향상에 적합하다. 또한, 수지 필러는, 유연성 부여가 가능하기 때문에, 열경화성 수지 조성물의 필름 형성성 향상에도 기여한다.
필러의 함유량은, 열경화성 수지 조성물의 고형분(용매 이외의 성분) 전체를 기준으로 하여, 30∼90 질량%, 또는 40∼80 질량%여도 좋다. 이 함유량이 30 질량% 이상이면, 열경화성 수지 조성물의 방열성이 높아지고, 또한 보이드 발생 및 흡습률을 더욱 억제할 수 있다. 이 함유량이 90 질량% 이하이면, 점도가 높아짐에 따른 열경화성 수지 조성물의 유동성 저하 및 접속부로의 필러의 끼임(트래핑)을 억제할 수 있기 때문에, 접속 신뢰성이 한층 더 향상되는 경향이 있다.
(e) 플럭스제
본 실시형태에 따른 열경화성 수지 조성물은, 플럭스제(즉, 플럭스 활성(산화물 및 불순물을 제거하는 활성)을 나타내는 플럭스 활성제)를 더 함유하고 있어도 좋다. 플럭스제로는, 예컨대 이미다졸류 및 아민류 등의 비공유 전자쌍을 갖는 함질소 화합물, 카르복실산류, 페놀류 및 알코올류를 들 수 있다. 알코올 등에 비해 유기산(2-메틸글루타르산 등의 카르복실산 등)이 플럭스 활성을 강하게 발현하여, 접속성 및 안정성을 보다 향상시킬 수 있다.
플럭스제의 함유량은, 열경화성 수지 조성물의 고형분(용매 이외의 성분) 전체를 기준으로 하여, 0.005∼10.0 질량% 또는 0.005∼0.05 질량%여도 좋다.
본 실시형태에 따른 열경화성 수지 조성물은, 이온 트래퍼, 산화방지제, 실란 커플링제, 티탄 커플링제, 레벨링제 등의 첨가제를 더 함유하고 있어도 좋다. 첨가제는, 1종을 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 첨가제의 함유량은, 각 첨가제의 효과가 발현되도록 적절하게 조정하면 좋다.
본 실시형태에 따른 열경화성 수지 조성물을 200℃에서 5초간 유지했을 때의 경화 반응률은, 80% 이상, 또는 90% 이상이어도 좋다. 땜납 용융 온도 이하인 200℃에서 5초간 유지했을 때의 열경화성 수지 조성물의 경화 반응률이 80% 이상이면, 땜납 용융 온도 이상의 접속시의 온도에서 땜납이 비산 및 유동하기 어려워, 접속 신뢰성 및 절연 신뢰성이 한층 더 향상되는 경향이 있다. 경화 반응률은, 알루미늄 팬에 넣은 미경화 및 열처리 후의 열경화성 수지 조성물(필름상 접착제) 10 ㎎에 대해서, DSC(퍼킨엘머사 제조 DSC-7형)를 이용한 승온 속도 20℃/min, 30∼300℃의 온도 범위의 시차 주사 열량 측정을 행함으로써, 구할 수 있다. 예컨대, 시차 주사 열량 측정에 있어서 미처리 샘플의 발열량 ΔH(J/g)를 「ΔH1」, 핫플레이트 상에서 200℃/5초의 열처리를 한 후의 샘플의 발열량 ΔH(J/g)을 「ΔH2」라고 하여, 이하의 식에 의해 경화 반응률을 산출하였다.
경화 반응률(%)=(ΔH1-ΔH2)/ΔH1×100
열경화성 수지 조성물의 경화 반응(경화계)이 라디칼 중합인 경우, 열경화성 수지 조성물이 음이온 중합성의 에폭시 수지(특히, 중량 평균 분자량 10000 미만의 에폭시 수지)를 함유하면, 경화 반응률을 80% 이상으로 조정하기 어려운 경우가 있다. 열경화성 수지 조성물이 아크릴 수지 및 에폭시 수지를 함유하는 경우, 에폭시 수지의 함유량은, 아크릴 수지 80 질량부에 대하여, 20 질량부 이하여도 좋다.
본 실시형태에 따른 열경화성 수지 조성물은, 200℃ 이상의 고온에서의 압착에 이용할 수 있다. 또한, 땜납 등의 금속을 용융시켜 접속을 형성하는 플립 칩 패키지에서는, 더욱 우수한 경화성이 발현된다.
본 실시형태에 따른 접착제층은, 생산성이 향상된다는 관점에서, 미리 준비된 접착제 필름에 의해 형성된 층이어도 좋다. 접착제 필름의 제작 방법의 예를 이하에 나타낸다.
우선, 필요에 따라, 열경화성 수지, 경화제, 고분자 성분, 필러, 그 밖의 첨가제 등을 유기 용매 중에 첨가한 후에 교반 혼합, 혼련 등에 의해 용해 또는 분산시켜 수지 바니시를 조제한다. 계속해서, 이형 처리를 행한 기재 필름 상에, 나이프 코터, 롤 코터, 어플리케이터, 다이 코터, 콤마 코터 등을 이용하여 수지 바니시를 도포한 후, 가열에 의해 유기 용매를 감소시켜, 기재 필름 상에 접착제 필름을 형성한다. 가열에 의해 유기 용매를 감소시키기 전에, 수지 바니시를 웨이퍼 등에 스핀 코트하여 막을 형성한 후, 용매 건조를 행하는 방법에 의해 웨이퍼 상에 접착제 필름을 형성하여도 좋다.
기재 필름으로는, 유기 용매를 휘발시킬 때의 가열 조건에 견딜 수 있는 내열성을 갖는 것이면 특별히 제한은 없고, 폴리에스테르 필름, 폴리프로필렌 필름, 폴리에틸렌테레프탈레이트 필름, 폴리이미드 필름, 폴리에테르이미드 필름, 폴리에테르나프탈레이트 필름, 메틸펜텐 필름 등을 들 수 있다. 기재 필름으로는, 이들 필름 중 1종으로 이루어진 단층인 것에 한정되지 않고, 2종 이상의 필름으로 이루어진 다층 필름이어도 좋다.
도포 후의 수지 바니시로부터 유기 용매를 휘발시키기 위한 가열 조건은, 예컨대 50∼200℃, 0.1∼90분간의 범위여도 좋다. 실장 후의 보이드 및 점도 조제에 영향이 없으면, 가열 조건을 유기 용매가 1.5% 이하까지 휘발되는 조건으로 하여도 좋다.
<반도체용 접착제>
일 실시형태에 따른 반도체용 접착제는, (a') 중량 평균 분자량 10000 미만의 수지 성분, (b) 경화제, 및 (f) 하기 일반식 (1)로 표시되는 실라놀 화합물을 함유한다.
Figure pct00002
(1)
식 중, R1은 알킬기, 페닐기 또는 이들의 조합으로 이루어진 기를 나타내고, R2는 알킬렌기를 나타낸다. 이 반도체용 접착제를, 전술한 반도체 장치의 제조 방법에 있어서 접착제층을 형성하기 위해서 열경화성 수지 조성물로서 이용하여도 좋다.
본 실시형태에 따른 반도체용 접착제는 (c) 중량 평균 분자량 10000 이상의 고분자 성분, 플럭스제, 필러 등을 더 함유하고 있어도 좋다. 이하, 각 성분에 대해서 설명한다.
(a') 중량 평균 분자량 10000 미만의 수지 성분
(a') 중량 평균 분자량 10000 미만의 수지 성분으로는, 특별히 제한은 없지만, (b) 경화제와 반응하는 화합물(열경화성 수지)이어도 좋다. 중량 평균 분자량이 작은 성분은 가열시에 분해 등을 행하여 보이드의 원인이 될 수 있지만, 상기 성분이 경화제와 반응함으로써 높은 내열성이 확보되기 쉽다. (a) 중량 평균 분자량 10000 미만의 수지 성분으로는, 예컨대 에폭시 수지, 아크릴 수지 등을 들 수 있다. (a') 중량 평균 분자량 10000 미만의 수지 성분은, 열경화성 수지인 경우, 전술한 「(a) 열경화성 수지」와 동일한 양태일 수 있다.
반도체 접착제에 관한 (d) 경화제 및 그 밖의 양태는, 전술한 열경화성 수지 조성물에 관한 「(d) 경화제」 및 그 밖의 양태와 동일한 양태일 수 있다.
(f) 실라놀 화합물
상기 일반식 (1)로 표시되는 실라놀 화합물은, 내열성의 관점에서, 25℃에서 고형이어도 좋다. 식 (1) 중의 R1은 내열성, 유동성의 관점에서 알킬기 또는 페닐기여도 좋다. R1은 알킬기와 페닐기와의 조합으로 이루어지는 기(알킬 치환 페닐기 또는 페닐알킬기)여도 좋다. R1로 표시되는 기로는, 예컨대 페닐기, 프로필기, 페닐프로필기, 및 페닐메틸기를 들 수 있다. 식 (1) 중의 R2는 특별히 제한은 없지만, 내열성의 관점에서 중량 평균 분자량 100∼5000의 알킬렌기여도 좋다. R2가 중량 평균 분자량 100∼5000의 알킬렌기인 실라놀 화합물은, 통상, 약 100∼5000의 범위의 중량 평균 분자량을 갖는다. 고반응성(경화물 강도)의 관점에서, 실라놀 화합물은 3작용성 실라놀이어도 좋다.
반도체용 접착제에 (f) 실라놀 화합물을 첨가함으로써, 유동성이 향상되어 보이드 억제성과 고접속성이 한층 더 향상된다. 유동성이 향상되면(점도가 낮아지면) 칩 콘택트시에 혼입된 보이드를 배제하기 쉬워진다. (f) 실라놀 화합물은, 높은 내열성을 갖고 있고, 그 열중량 감소량이 작다. 내열성이 높은 실라놀 화합물을 이용함으로써 보이드 발생을 보다 억제할 수 있다. 열중량 감소량이 작으면 휘발분이 적기 때문에 보이드가 감소되고, 신뢰성(내리플로우성)도 한층 더 향상된다.
(f) 실라놀 화합물의 함유량은, 반도체용 접착제(용매 이외의 성분)의 총량을 기준으로 하여 2∼20 질량%이어도 좋고, 고유동화와 경화물 강도(접착력 등)의 관점에서, 2∼10 질량%, 또는 2∼9 질량%여도 좋다. 이 함유량이 2 질량% 이상이면 고유동화의 점에서 보다 현저한 효과가 발현되기 쉽다. 이 함유량이 20 질량% 이하이면 경화 후의 강도가 증가하여 특히 높은 접착력이 발현되는 경향이 있다. (f) 실라놀 화합물의 함유량이 어느 정도 작으면, 에폭시 수지 또는 아크릴 수지의 경화물의 비율이 커지기 때문에, 보다 높은 접착력이 발현된다고 추측된다.
반도체용 접착제는 필름상, 즉 접착제 필름이어도 좋다. 필름상의 반도체 접착제는, 수지 바니시가 (f) 실라놀 화합물을 포함하는 점 이외에는 전술한 접착제 필름의 제작 방법의 예와 동일한 방법으로 제작할 수 있다.
본 실시형태에 따른 반도체용 접착제는, 예컨대 반도체 칩 및 배선 회로 기판의 각각의 접속부가 서로 전기적으로 접속된 반도체 장치, 또는 복수의 반도체 칩의 각각의 접속부가 서로 전기적으로 접속된 반도체 장치에 있어서 접속부의 밀봉에 특히 적합하게 이용된다.
본 실시형태에 따른 반도체용 접착제를 이용한 반도체 장치에 대해서 설명한다. 반도체 장치에 있어서의 접속부는, 범프와 배선과의 금속 접합 및, 범프와 범프와의 금속 접합 중 어느 하나라도 좋다. 반도체 장치에서는, 예컨대 반도체용 접착제를 통해 전기적인 접속을 얻는 플립 칩 접속이 이용되어도 좋다. 반도체 장치의 예는, 도 4∼도 7에 도시된 바와 같다. 접속은, 전술한 범프-범프 사이, 범프-패드 사이, 범프-배선 사이에서 행해진다.
본 실시형태에 따른 반도체 장치의 제조 방법은, 본 실시형태에 따른 반도체용 접착제를 이용하여, 반도체 칩 및 배선 회로 기판, 또는 복수의 반도체 칩끼리를 접속하는 것을 포함하고 있어도 좋다. 본 실시형태에 따른 반도체 장치의 제조 방법은, 예컨대 반도체용 접착제를 통해 반도체 칩 및 배선 회로 기판을 서로 접속함과 더불어 반도체 칩 및 배선 회로 기판의 각각의 접속부를 서로 전기적으로 접속하여 반도체 장치를 얻는 공정, 또는 반도체용 접착제를 통해 복수의 반도체 칩을 서로 접속함과 더불어 복수의 반도체 칩의 각각의 접속부를 서로 전기적으로 접속하여 반도체 장치를 얻는 공정을 구비한다.
본 실시형태에 따른 반도체 장치의 제조 방법에서는, 접속부를 서로 금속 접합에 의해 접속할 수 있다. 즉, 반도체 칩 및 배선 회로 기판의 각각의 접속부를 서로 금속 접합에 의해 접속하거나 또는 복수의 반도체 칩의 각각의 접속부를 서로 금속 접합에 의해 접속한다.
본 실시형태에 따른 반도체용 접착제는, 전술한 제1, 제2 또는 제3 실시형태에 따른 반도체 장치에 있어서, 열경화성 수지 조성물로서 이용할 수도 있다. 본 실시형태에 따른 반도체용 접착제는, 고온에서 높은 유동성을 갖기 때문에, 본압착을 위한 가열 장치로서 가열로 또는 핫플레이트를 이용하는 제3 실시형태에 있어서 특히 유용하다.
본 실시형태에 따른 반도체용 접착제를 이용한 반도체 장치의 제조 방법의 다른 일례로서, 도 8에 도시된 실시형태에 따른 반도체 장치(600)의 제조 방법에 대해서 설명한다. 반도체 장치(600)는, 기판 본체(20) 및 접속부로서의 배선(구리 배선)(15)을 갖는 기판(예컨대 유리 에폭시 기판)(2)과, 반도체 칩 본체(10)와 접속부로서의 배선(예컨대 구리 필러, 구리 포스트)(15) 및 범프(30)(접속 범프, 땜납 범프)를 갖는 반도체 칩(1)이 반도체용 접착제로 형성된 접착제층(40)을 통해 서로 접속되어 있다. 반도체 칩(1)의 배선(15)과 기판(2)의 배선(15)은, 범프(30)(접속 범프, 땜납 범프)에 의해 전기적으로 접속되어 있다. 기판 본체(20)에 있어서의 배선(15)이 형성된 표면에는, 범프(30)의 형성 위치를 제외하고 솔더 레지스트(70)가 배치되어 있다. 기판(2)에 있어서의 배선(15)에는 금도금이 행해져 있다. 접속부의 금속은 땜납(주석-은)-금이며, 융점이 낮은 땜납이 융점 이상에 도달하면 접속은 가능하다. 반도체 장치(600)는, 반도체 칩끼리가 접속된 것이어도 좋다. 즉, 기판(2) 대신에 다른 반도체 칩이 반도체 칩(1)과 접속되어 있어도 좋다.
반도체 장치(600)의 제조 방법에서는, 우선, 솔더 레지스트(70)가 형성된 기판(2) 상에 접착제층(40)으로서의 반도체용 접착제(필름상 접착제 등)를 첩부한다. 첩부는, 가열 프레스, 롤 라미네이트, 진공 라미네이트 등에 의해 행할 수 있다. 접착제층(40)의 공급 면적 및 두께는, 반도체 칩(1) 또는 기판(2)의 사이즈, 범프 높이 등에 따라 적절히 설정된다. 접착제층(40)은 반도체 칩(1)에 첩부하여도 좋고, 반도체 웨이퍼에 본 실시형태의 반도체용 접착제를 첩부한 후에 반도체 웨이퍼를 다이싱에 의해 반도체 칩(1)으로 개편화함으로써, 접착제층(40)을 첩부한 반도체 칩(1)을 제작하여도 좋다. 접착제층(40)을 기판(2) 또는 반도체 칩(1)에 첩부한 후, 반도체 칩(1)의 배선(15) 상의 범프(30)와, 기판(2)의 배선(15)을 플립 칩 본더 등의 접속 장치(압착 장치)를 이용하여 위치 맞춤한 후, 압착하고(제1 공정, 가압착), 반도체 칩(1)과 기판(2)을 범프(30)의 융점 이상의 온도로 가열하여(제2 공정, 본압착), 반도체 칩(1)과 기판(2)을 접속함과 더불어, 접착제층(40)에 의해 반도체 칩(1)과 기판(2) 사이의 공극을, 접속부가 밀봉되도록 충전한다. 본압착(본접속 공정, 제2 공정)은 어느 쪽인지 한쪽의 접속부의 금속이 융점 이상이 되도록 행하면 좋다. 범프(30) 땜납을 포함하는 경우, 범프(30)의 온도가 250℃ 이상이 되도록 반도체 칩(1)과 기판(2)을 가열하여도 좋다.
가압착(제1 공정)의 접속 하중은, 범프수에 의존하지만, 범프의 높이 편차 흡수, 범프 변형량의 제어를 고려하여 설정된다. 가압착(제1 공정) 후에, 반도체 칩(1)과 기판(2) 사이의 접속부 금속이 접촉하고 있어도 좋다. 제1 공정에서 접속부 금속이 접촉 또는 접속되면, 제2 공정 후에 금속 결합이 형성되기 쉽기 때문에, 그리고 반도체용 접착제의 끼임이 적어지기 때문에, 양호한 접속성이 특히 얻어지기 쉽다.
가압착(제1 공정)시에, 보이드를 배제하고, 반도체 칩(1)과 기판(2) 사이의 접속부 금속이 접촉 또는 금속 결합을 형성하기 때문에, 하중을 크게 할 수 있다. 하중이 크면, 보이드를 배제하기 쉽고, 접속부의 금속도 접촉하기 쉽다. 하중은, 예컨대 반도체 칩의 1핀(1범프)당 0.009 N∼0.3 N이어도 좋다.
가압착(제1 공정)은 생산성 향상의 관점에서, 단시간으로 하여도 좋다. 예컨대, 가압착의 시간이 5초 이하여도 좋고, 생산성 향상의 관점에서 3초 이하, 또는 2초 이하여도 좋다.
가압착(제1 공정)의 온도(압착 장치의 온도)는, 압착 툴이 (반도체용 접착제 부착) 반도체 칩을 픽업할 때에 열이 전사되지 않을 정도로 낮아도 좋다. 가압착(제1 공정)의 온도(압착 장치의 온도)를 고온으로 함으로써, 혼입시의 보이드를 배제할 수 있도록 반도체용 접착제의 유동성을 높일 수 있다. 가압착(제1 공정)의 온도(압착 장치의 온도)는, 반도체용 접착제의 반응 개시 온도보다 저온이어도 좋다. 냉각 시간을 단축하기 위해서, 압착 툴이 반도체 칩을 픽업할 때의 온도와 반도체 칩끼리 또는 반도체 칩-기판 사이의 콘택트시(가압착시)의 온도와의 차를 작게 하여도 좋다. 이 온도차는, 100℃ 이하 또는 60℃ 이하여도 좋고, 일정(동일한 설정 온도)하여도 좋다. 온도차가 100℃ 이하이면, 압착 툴의 냉각에 필요한 시간이 짧아져서, 생산성이 보다 향상된다. 반응 개시 온도란 DSC(퍼킨엘머사 제조, DSC-Pyirs1)를 이용하여, 샘플량 10 mg, 승온 속도 10℃/분, 측정 분위기: 공기 또는 질소 분위기의 조건에 의한 시차 주사 열량 측정에 있어서의 On-set 온도를 말한다.
본압착(제2 공정)에 있어서의 가열 온도는, 패키지에 땜납의 융점 이상의 온도가 가해지고 있을 필요가 있다. 예컨대, 접속부의 금속이 땜납이라면 230℃ 이상 330℃ 이하가 바람직하다. 저온이면 접속부의 금속이 용융되지 않아, 충분한 금속 결합이 형성되지 않는다. 고온이면, 보이드가 발생하기 쉬워, 땜납이 비산되기 쉬워진다.
본압착(본 접속 공정, 제2 공정)에 있어서의 가열 온도는, 금속 결합 형성뿐만 아니라, 반도체용 접착제의 경화가 촉진되도록, 반도체용 접착제의 반응 개시 온도보다 고온이어도 좋다. 본 접속 공정 중에 반도체용 접착제의 경화를 촉진함으로써 한층 더 보이드 발생 및 접속 불량을 특히 효과적으로 억제할 수 있다.
본압착의 가열(제2 공정)은, 특별히 제한은 없지만, 예컨대 리플로우로, 오븐, 핫플레이트 등의 가열 장치를 이용하여 행할 수 있다. 가열 장치로는, 예컨대 리플로우로(다무라세이사쿠쇼 제조) 및 클린오븐(ESPEC 제조) 등을 들 수 있다.
본압착(제2 공정)에서는, 칩-칩, 칩-기판, 칩-웨이퍼, 웨이퍼-웨이퍼 등의 접속의 경우, 이들 위에 추를 올려놓아도 좋고, 이들을 클립으로 협지하여도 좋다. 이에 따라, 반도체 칩 사이 또는 반도체 칩과 반도체용 접착제 사이의 열팽창차에 의해 발생하는 휨 및 접속 불량을 보다 효과적으로 억제할 수 있다.
압착기를 이용하여 본 접속 공정(제2 공정)을 행하는 경우, 압착시에 칩 측면으로 밀려나온 반도체용 접착제인 필릿에는 압착기의 열이 전달되기 어렵다. 그 때문에, 필릿 부분 등의 반도체용 접착제의 경화를 충분히 하기 위한 가열 처리가 제2 공정 후에 필요해지는 경우가 있다. 한편, 본압착(제2 공정)의 가열을 위해 리플로우로, 오븐과 같은 가열로, 또는 핫플레이트 등을 이용하여 행하면, 피가열체에 전체적으로 열이 가해지기 때문에, 제2 공정 후의 가열 처리를 단축시키거나 또는 없앨 수 있다.
가압착(제1 공정)에 있어서, 복수의 칩을 일괄적으로 압착하여도 좋다. TSV 구조의 패키지에서 많이 볼 수 있는 스택 압착에서는, 입체적으로 복수의 칩을 압착한다. 이 경우, 복수의 반도체 칩을 하나씩 쌓아 가압착하는 제1 공정 후, 제2 공정에서 복수의 칩을 일괄적으로 본압착하여도 좋다.
실시예
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명한다. 단, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
1. 주로서 제1 실시형태에 관련된 검토예
1-1. 접착제 필름의 제작
접착제 필름의 제작에 사용한 화합물을 이하에 나타낸다.
(a) 열경화성 수지
아크릴 수지
·에톡시화 이소시아눌산트리아크릴레이트(신나카무라카가쿠고교 주식회사 제조, A-9300)
·플루오렌 골격을 갖는 아크릴레이트 화합물(오사카가스케미컬 주식회사 제조, EA0200, 아크릴로일기의 작용기 수: 2)
에폭시 수지
·트리페놀메탄 골격을 갖는 다작용성 고형 에폭시 수지(재팬에폭시레진 주식회사 제조, EP1032H60)
·비스페놀 F형 액상 에폭시 수지(재팬에폭시레진 주식회사 제조, YL983U)
(b) 경화제
·디쿠밀 과산화물(니치유 주식회사 제조, 퍼쿠밀 D)
·2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아눌산 부가체(시코쿠카세이 주식회사 제조, 2MAOK-PW)
(c) 고분자 성분
·페녹시 수지(도토카세이 주식회사 제조, ZX1356, Tg: 약 71℃, 중량 평균 분자량: 약 63000)
·아크릴 고무(히타치카세이 주식회사 제조, KH-C865, Tg: 0∼12℃, 중량 평균 분자량: 450000∼650000)
(d) 필러
무기 필러
·실리카 필러(주식회사 아도마테크 제조, SE2050, 평균 입경: 0.5 ㎛)
·에폭시실란으로 표면 처리된 실리카 필러(주식회사 아도마테크 제조, SE2050SEJ, 평균 입경: 0.5 ㎛)
·메타크릴 표면 처리 나노실리카 필러(주식회사 아도마테크 제조, YA050CSM, 이하 「SM 나노실리카」라고 표기함, 평균 입경: 약 50 ㎚)
수지 필러
·유기 필러(롬앤드하스재팬(주) 제조, EXL-2655: 코어쉘 타입 유기 미립자)
(e) 플럭스제(카르복실산)
·2-메틸글루타르산(알드리치 제조, 융점: 약 77℃, 이하 「글루타르산」이라고 표기함)
(제조예 1-1)
표 1에 나타내는 배합량(단위: 질량부)의 아크릴 수지(A9300), 무기 필러(SE2050, SE2050SEJ 및 SM 나노실리카) 및 수지 필러(EXL2655)를, 불휘발분(고형분, 용매 이외의 성분)의 농도가 60 질량%가 되도록, 용매로서의 메틸에틸케톤에 첨가하였다. 계속해서, Φ 1.0 mm, Φ 2.0 mm의 비드를, 메틸에틸케톤에 첨가한 아크릴 수지 및 무기 필러의 합계량과 동일한 양만큼 첨가하여, 비드밀(프리츠·재팬 주식회사 제조, 유성형 미분쇄기 P-7)로 30분간 교반하였다. 그 후, 고분자 성분으로서의 페녹시 수지(ZX1356)를 첨가하여, 재차, 비드밀로 30분간 교반하였다. 교반 후, 경화제(퍼쿠밀 D)를 첨가하여 교반하고, 비드를 여과에 의해 제거하여 바니시를 얻었다. 얻어진 바니시를 소형 정밀 도공 장치(주식회사 야스이세이키 제조)로 도공하고, 도포막을 클린오븐(ESPEC 제조)에서 건조(70℃/10 min)시켜, 접착제 필름을 얻었다.
(제조예 1-2 및 1-3)
사용한 재료를 표 1에 나타낸 바와 같이 변경한 것 이외에는 제조예 1-1과 동일하게 하여, 접착제 필름을 얻었다. 플럭스제는, 열경화성 수지와 동시에 첨가하였다.
[표 1]
Figure pct00003
1-2. 반도체 장치의 제조
(실시예 1-1)
대향하는 스테이지 및 압착 헤드를 갖는 2대의 압박 부재 I, II(FCB3, 파나소닉 제조)를 준비하여, 압박 부재 I을 가압착용 부재로서 이용하고, 압박 부재 II를 본압착용 압박 부재로서 이용하여, 이하의 절차에 의해 반도체 장치를 제조하였다.
제작한 제조예 1-1의 접착제 필름을 오려내어(8 mm×8 mm×0.045 mmt), 반도체 칩(칩 사이즈: 10 mm×10 mm×0.4 mmt, 접속부의 금속: Au, 제품명: WALTS-TEG IP80, WALTS 제조) 상에 첩부하였다. 계속해서, 접착제 필름을 첩부한 반도체 칩을, 가압착용 압박 부재로서의 압박 부재 I의 스테이지 상에 공급하였다. 이 스테이지 상의 반도체 칩과, 땜납 범프부 반도체 칩(칩 사이즈: 7.3 mm×7.3 mm×0.15 mmt, 접속부의 금속: 구리 필러+땜납, 범프 높이: 구리 필러+땜납 계 약 45 ㎛, 범프수 1048 핀, 피치 80 ㎛, 제품명: WALTS-TEG CC80, WALTS 제조)을 각각의 접속부가 서로 대향하도록 위치 맞춤하였다. 그 후, 반도체 칩, 접착제 필름 및 반도체 칩으로 이루어진 적층체를, 압착 헤드와 스테이지 사이에 두고 가압 및 가열하여, 반도체 칩끼리를 가압착하였다. 계속해서, 가압착 후의 적층체를, 본압착용 압박 부재로서의 압박 부재 II 사이에 둠으로써 가열 및 가압하여, 반도체 칩끼리를 전기적으로 접속하였다.
가압착 조건 및 본압착 조건은 하기와 같다. 이들 조건은, 얻어지는 반도체 장치에 따른 보이드 평가 및 접속 평가가 「A」가 되도록 설정되었다.
·가압착 조건
압착 헤드의 온도: 80℃, 하중: 75 N, 스테이지 온도: 80℃
·본압착 조건
압착 헤드의 온도: 280℃, 하중: 75 N, 스테이지 온도: 80℃
2대의 압박 부재 I, II를 동시에 병행하여 가동시키면서, 반도체 장치를 복수 연속해서 제조하였다. 가압착 및 본압착에 필요한 제조 시간, 반도체 장치 1 패키지(PKG)당 제조 시간, 및 1시간당의 반도체 장치의 생산수(UPH)의 결과를 표 2에 나타낸다.
1-3. 평가
(1) 보이드 평가
초음파 영상 진단 장치(Insight-300, 인사이트 제조)에 의해, 얻어진 반도체 장치의 외관 화상을 찍어, 스캐너 GT-9300UF(EPSON사 제조)로 반도체 칩 상의 접착제층의 화상을 스캔하였다. 화상 처리 소프트 Adobe Photoshop(등록상표)을 이용하여, 색조 보정, 2계조화에 의해 보이드 부분을 식별하고, 막대그래프에 의해 접착제층에 있어서의 보이드 부분이 차지하는 비율을 산출하였다. 반도체 칩 상의 접착제층의 면적을 100%로 하였다. 보이드의 전유 면적이 10% 이하인 경우를 「A」라고 판정하고, 10%를 초과하는 경우를 「B」라고 판정하였다.
(2) 접속 평가
제작한 반도체 장치의 접속 저항치를, 멀티미터(ADVANTEST 제조, 상품명 「R6871E」)를 이용하여 측정함으로써, 실장 후의 초기 도통을 평가하였다. 페리페럴 부분의 내주의 초기 접속 저항치가 45Ω 이하이고, 또한 외주의 초기 접속 저항치가 85Ω 이하인 경우를 「A」라고 하고, 내주의 초기 접속 저항치가 45Ω을 초과하는 경우, 외주의 초기 접속 저항치가 85Ω을 초과하는 경우, 및 도통하지 않는(저항치가 표시되지 않는) 경우를 전부 「B」라고 하였다.
(비교예 1-1)
2대의 압박 부재 I, II를 동일한 압착 조건으로 동시에 병행하여 가동시키면서, 제조예 1의 접착제 필름을 이용하여 이하의 절차에 의해 복수의 반도체 장치를 제조하였다.
압박 부재 I, II의 각각의 스테이지 상에서 반도체 칩과 범프 부착 반도체 칩을 위치 맞춤하였다. 그 후, 압박 부재의 압착 헤드와 스테이지로 가압하면서, 압착 헤드의 온도를 1초간에 280℃까지 승온시킨 후, 그 상태에서 2초간 유지하였다. 이에 따라, 반도체 칩과 범프 부착 반도체 칩을 서로 압착시킴과 더불어, 전기적으로 접속하였다. 압착에 걸린 시간의 합계는 3초였다. 그 후, 압착 헤드의 온도를 280℃에서 반도체 칩 공급 온도인 80℃까지 냉각시켰다. 상기한 압착의 조건은, 반도체 장치의 보이드 평가 및 접속 평가가 「A」가 되도록 설정되었다.
각 단계에 필요한 제조 시간, 반도체 장치 1 패키지(PKG)당 제조 시간, 및 1시간당의 패키지의 생산수(UPH)의 결과를 표 2에 나타낸다.
[표 2]
Figure pct00004
(실시예 1-2)
제조예 1-2의 접착제 필름을 이용한 것 이외에는 실시예 1과 동일하게 하여 반도체 장치를 제조하였다. 결과를 표 3에 나타낸다.
(비교예 1-2)
제조예 1-2의 접착제 필름을 이용한 것 이외에는 비교예 1과 동일하게 하여 반도체 장치를 제조하였다. 결과를 표 3에 나타낸다.
[표 3]
Figure pct00005
(실시예 1-3)
제조예 1-3의 접착제 필름을 이용한 것 이외에는 실시예 1과 동일하게 하여 반도체 장치를 제조하였다. 결과를 표 4에 나타낸다.
(비교예 1-3)
제조예 1-3의 접착제 필름을 이용하여, 압착 헤드의 온도를 1초간에 280℃까지 승온시킨 후, 4초간 유지하여, 압착에 걸린 시간의 합계가 5초였던 것 이외에는 비교예 1과 동일하게 하여 반도체 장치를 제조하였다. 결과를 표 4에 나타낸다.
[표 4]
Figure pct00006
표 2∼4의 결과로부터 밝혀진 바와 같이, 본 실시형태에 따른 방법에 의하면, 반도체 장치의 제조 시간을 짧게 할 수 있어, 1시간당의 반도체 장치의 생산수(UPH)를 많게 할 수 있다.
2. 주로서 제1 실시형태에 관련된 검토예
2-1. 접착제 필름의 제작
접착제 필름의 제작에 사용한 화합물을 이하에 나타낸다.
(a) 열경화성 수지
아크릴 수지·플루오렌에서 유래되는 골격을 갖는 아크릴레이트(오사카가스케미컬 주식회사 제조, EA0200, 아크릴로일기의 수: 2)
(b) 경화제
·디쿠밀 과산화물(니치유 주식회사 제조, 퍼쿠밀 D)
(c) 고분자 성분
·아크릴 고무(히타치카세이 주식회사 제조, KH-C865, Tg: 0∼12℃, 중량 평균 분자량: 450000∼650000)
(d) 필러
무기 필러
·실리카 필러(주식회사 아도마테크 제조, SE2050, 평균 입경: 0.5 ㎛)
·에폭시실란으로 표면 처리한 실리카 필러(주식회사 아도마테크 제조, SE2050SEJ, 평균 입경: 0.5 ㎛)
·메타크릴 표면 처리 나노실리카 필러(주식회사 아도마테크 제조, YA050CSM, 이하 「SM 나노실리카」라고 표기함, 평균 입경: 약 50 ㎚)
수지 필러
·유기 필러(롬앤드하스재팬(주) 제조, EXL-2655: 코어쉘 타입 유기 미립자)
(제조예 2-1)
표 5에 나타내는 배합량(단위: 질량부)의 아크릴 수지(A9300), 무기 필러(SE2050, SE2050SEJ 및 SM 나노실리카) 및 수지 필러(EXL2655)를, 불휘발분(고형분, 용매 이외의 성분)의 농도가 60 질량%가 되도록, 용매로서의 메틸에틸케톤에 첨가하였다. 계속해서, Φ 1.0 mm, Φ 2.0 mm 비드를, 고형분과 동일한 양만큼 첨가하여, 비드밀(프리츠·재팬 주식회사 제조, 유성형 미분쇄기 P-7)로 30분간 교반하였다. 그 후, 고분자 성분으로서의 페녹시 수지(ZX1356)를 첨가하여, 재차, 비드밀로 30분간 교반하였다. 교반 후, 경화제(퍼쿠밀 D)를 첨가하여 교반하고, 비드를 여과에 의해 제거하여 바니시를 얻었다. 얻어진 바니시를 소형 정밀 도공 장치(주식회사 야스이세이키 제조)로 도공하고, 도포막을 클린오븐(ESPEC 제조)에서 건조(70℃/10 min)시켜, 접착제 필름을 얻었다.
[표 5]
Figure pct00007
얻어진 접착제 필름에 대해서, 가압착 공정시의 온도에 있어서의 용융 점도를 하기의 방법에 의해 측정하였다.
[용융 점도의 측정]
레오미터(주식회사 안톤파·재팬 제조, MCR301)로써, 샘플 두께: 400 ㎛, 승온 속도 10℃/분, 주파수: 1 Hz의 조건으로, 측정 지그(디스포저블 플레이트(직경 8 mm) 및 디스포저블 샘플 디쉬)를 이용하여, 표 6에 나타내는 가압착 공정시의 압착 헤드 온도(℃)에 있어서의 용융 점도를 측정하였다. 결과를 표 6에 나타낸다.
2-2. 반도체 장치의 제조
(실시예 1)
대향하는 스테이지 및 압착 헤드를 갖는 2대의 압박 부재 I, II(FCB3, 파나소닉 제조)를 준비하여, 압박 부재 I를 가압착용 부재로서 이용하고, 압박 부재 II를 본압착용 압박 부재로서 이용하여, 이하의 절차에 의해 반도체 장치를 제조하였다.
제작한 제조예 2-1의 접착제 필름을 오려내어(8 mm×8 mm×0.045 mmt), 반도체 칩(칩 사이즈: 10 mm×10 mm×0.4 mmt, 접속부의 금속: Au, 제품명: WALTS-TEG IP80, WALTS 제조) 상에 첩부하였다. 계속해서, 접착제 필름을 첩부한 반도체 칩을, 가압착용 압박 부재로서의 압박 부재 I의 스테이지 상에 공급하였다. 이 스테이지 상의 반도체 칩과, 땜납 범프 부착 반도체 칩(칩 사이즈: 7.3 mm×7.3 mm×0.15 mmt, 접속부의 금속: 구리 필러+땜납, 범프 높이: 구리 필러+땜납 계 약 45 ㎛, 범프수 1048 핀, 피치 80 ㎛, 제품명: WALTS-TEG CC80, WALTS 제조)을 각각의 접속부가 서로 대향하도록 위치 맞춤하였다. 그 후, 반도체 칩, 접착제 필름 및 반도체 칩으로 이루어진 적층체를, 압착 헤드와 스테이지 사이에 두고 가압 및 가열하여, 접속부끼리가 접촉하도록 반도체 칩끼리를 가압착하였다. 계속해서, 가압착 후의 적층체를, 본압착용 압박 부재로서의 압박 부재 II 사이에 둠으로써 가열 및 가압하여, 반도체 칩끼리를 전기적으로 접속하였다. 가압착 조건 및 본압착 조건은 표 6에 나타낸 바와 같다. 가압착 및 본압착 모두에 있어서, 스테이지 온도는 80℃이며, 압착 시간은 2초였다.
(실시예 2-2∼2-8)
가압착 공정 및 본압착 공정에 있어서의 압착 헤드의 온도, 및 하중을 표 2에 나타낸 바와 같이 변경한 것 이외에는 실시예 1과 동일하게 하여, 실시예 2-2∼2-8의 반도체 장치를 제조하였다.
2-3. 평가
얻어진 반도체 장치에 대해서, 보이드 평가 및 접속 평가를 행하였다.
[보이드 평가]
초음파 영상 진단 장치(Insight-300, 인사이트 제조)에 의해, 얻어진 반도체 장치의 외관 화상을 찍어, 스캐너 GT-9300UF(EPSON사 제조)로 반도체 칩 상의 접착제층의 화상을 스캔하고, 화상 처리 소프트 Adobe Photoshop(등록상표)을 이용하여, 색조 보정, 2계조화에 의해 보이드 부분을 식별하고, 막대그래프에 의해 보이드 부분이 차지하는 비율을 산출하였다. 반도체 칩 상의 접착제층의 면적을 100%로 하였다. 보이드의 전유 면적이 5% 이하인 경우를 「A」라고 평가하고, 5%를 초과하는 경우를 「B」라고 하였다. 결과를 표 6에 나타낸다.
[접속 평가]
제작한 반도체 장치의 접속 저항치를, 멀티미터(ADVANTEST 제조, 상품명 「R6871E」)를 이용하여 측정함으로써, 가압착 공정 후 및 본압착 공정 후의 도통을 평가하였다. 가압착 공정 후에는, 페리페럴 부분에 있어서 도통하고 있는(저항치가 표시되는) 경우를 「A」라고 하고, 도통하지 않는(저항치가 표시되지 않는) 경우를 「B」라고 하였다. 본압착 공정 후에는, 페리페럴 부분의 내주의 초기 접속 저항치가 45Ω 이하이고, 또한 외주의 초기 접속 저항치가 85Ω 이하인 경우를 「A」라고 하고, 내주의 초기 접속 저항치가 45Ω을 초과하는 경우, 외주의 초기 접속 저항치가 85Ω을 초과하는 경우, 및 도통하지 않는(저항치가 표시되지 않는) 경우를 전부 「B」라고 하였다. 결과를 표 6에 나타낸다.
[표 6]
Figure pct00008
표 6에 있어서의 실시예 2-1∼2-5와 실시예 2-6∼2-6과의 비교로부터, 접착제층(접착제층)의 용융 점도가, 가압착 공정시의 압착 헤드 온도에 있어서 7000 Pa·s 이하인 것이, 보이드의 발생 억제 및 반도체 장치의 신뢰성 향상에 기여하는 것으로 확인되었다.
3. 주로서 제2 실시형태에 관련된 검토예
3-1. 원재료
실시예에서 사용한 일괄 접속용 시트를 이하에 나타낸다.
·니토프론 900UL(니토덴코 주식회사, 두께 50 ㎛, 100 ㎛)
·유피렉스 SGA(우베코산 주식회사, 50 ㎛, 100 ㎛(50 ㎛×2))
·알루미늄박(스미케이알루미하쿠 주식회사, 100 ㎛(20 ㎛×5))
실시예에서 사용한 화합물을 이하에 나타낸다.
(a) 열경화성 수지
에폭시 수지
·트리페놀메탄 골격 함유 다작용성 고형 에폭시 수지(EP1032H60, 재팬에폭시레진 주식회사, 중량 평균 분자량: 800∼2000)
·비스페놀 F형 액상 에폭시 수지(YL983U, 재팬에폭시레진 주식회사, 분자량: 약 336)
·가요성 반고형상 에폭시 수지(YL7175-1000, 재팬에폭시레진 주식회사, 중량 평균 분자량: 1000∼5000)
아크릴 수지
·플루오렌 골격 아크릴레이트 수지(EA0200, 오사카가스케미컬 주식회사, 2작용기, 분자량: 약 546)
(b) 경화제
·2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아눌산 부가체(2MAOK-PW, 시코쿠카세이 주식회사 제조)
·디쿠밀 과산화물(퍼쿠밀 D, 니치유 주식회사)
(c) 고분자 성분
·페녹시 수지(ZX1356-2, 도토카세이 주식회사, Tg: 약 71℃, 중량 평균 분자량: 약 63000)
·아크릴 고무(KH-C865, 히타치카세이 제조, Tg: 0∼12℃, 중량 평균 분자량: 450000∼650000)
(d) 필러
수지 필러
·유기 필러(EXL-2655, 롬앤드하스재팬 주식회사, 코어쉘 타입 유기 미립자)
무기 필러
·실리카 필러(SE2050, 주식회사 아도마테크, 평균 입경 0.5 ㎛)
·메타크릴 표면 처리 나노실리카 필러(YA050C-SM, 주식회사 아도마테크, 평균 입경 약 50 ㎚)
(e) 플럭스제
·2-메틸글루타르산(알드리치, 융점 약 77℃)
첨가제
·3-메타크릴옥시프로필트리메톡시실란(OFS6030, 도레이·다우코닝 주식회사)
3-2. 열경화성 수지 조성물의 제작
각종 원재료를 표 7에 나타내는 배합 비율로 혼합하여, 열경화성 수지 조성물 A 및 B를 조제하였다. 구체적인 제작 방법을 이하에 나타낸다. 열경화성 수지, 필러, 및 필요에 따라 플럭스제를, 불휘발분(고형분)의 농도가 60 질량%가 되도록 메틸에틸케톤에 첨가하였다. 그 후, 이 혼합액에 Φ 1.0 mm Φ 2.0 mm의 비드를 고형분과 같은 질량 첨가하여, 비드밀(프리츠·재팬 주식회사, 유성형 미분쇄기 P-7)로 30분간 교반하였다. 혼합액에 고분자 성분을 첨가하여, 비드밀로 30분간 교반하였다. 교반 후, 경화제 및 필요에 따라 첨가제를 가하여 교반하고, 혼합액을 여과함으로써 비드를 제거하여, 여과액을 열경화성 수지 조성물 A 또는 B로서 얻었다.
[표 7]
Figure pct00009
3-3. 접착제 필름의 제작
제작한 열경화성 수지 조성물 A 또는 B를 소형 정밀 도공 장치(야스이세이키)로 도공하고, 클린오븐(ESPEC 제조)에서 건조(70℃/10분)시켜, 접착제 필름을 얻었다.
3-4. 반도체 장치의 제조
8 mm×8 mm×0.045 mmt의 사이즈를 갖는 접착제 필름을, 반도체 칩(10 mm, 0.4 mm 두께, 접속부 금속: Au, 제품명: WALTS-TEG IP80, WALTS 제조)에 첩부하였다. 이 접착 필름 부착 반도체 칩을, 접착 필름을 통해 땜납 범프 부착 반도체 칩(칩 사이즈: 7.3 mm×7.3 mm×0.15 mmt, 범프 높이: 구리 필러+땜납 높이 계 약 45 ㎛, 범프수 1048 핀, 피치 80 ㎛, 제품명: WALTS-TEG CC80, WALTS 제조)에 접촉시키고, 이것을 FCB3(파나소닉 제조, 압착 헤드 면적: 7.3 mm×7.3 mm)으로 가압착하여, 적층체를 제작하였다. 열경화성 수지 조성물 A를 이용한 적층체는, FCB3의 압착 헤드의 온도를 130℃로 설정하고, 50 N의 압력으로 3초간 가열 가압함으로써, 가압착하였다. 열경화성 수지 조성물 B를 이용한 적층체는, FCB3의 압착 헤드의 온도를 130℃로 설정하고, 100 N의 압력으로 3초간 가열 및 가압함으로써, 가압착하였다. 가압착 후의 적층체를 9개 준비하고, 압착 헤드의 면적이 100 mm×100 mm인 일괄 접속용 장치(알파디자인 제조, HTB-MM)의 스테이지 상에 적층체를 9개 설치하였다. 설치 후, 100 mm×100 mm의 일괄 접속용 시트를 적층체 위에 씌우고, 일괄적으로 본압착하여, 반도체 장치를 얻었다. 본압착은, 스테이지 온도를 80℃로 설정하고, 압착 헤드의 온도를 250℃로 설정하여, 900 N(적층체 1개당 100N)의 압력으로 5초간 가열 및 가압함으로써 행하였다.
3-5. 평가
[250℃에 있어서의 일괄 접속용 시트의 저장 탄성률]
일괄 접속용 시트로부터 잘라낸 폭 4 mm, 길이 40 mm의 시험편의 점탄성을, 탄성률 측정 장치 RSA2(Rheometric Scientific, Inc.)를 이용하여, 주파수 10 Hz, 승온 속도 5℃/분의 조건으로 -30℃에서 300℃까지 승온하면서 측정하였다. 측정 결과로부터 250℃에 있어서의 저장 탄성률을 구하였다.
[250℃에 있어서의 일괄 접속용 시트의 변위량 측정]
250℃에 있어서의 일괄 접속용 시트의 변위량은, 전기기계식 만능시험기(INSTRON 제조, 5900 시리즈), Bluehill 3 소프트웨어를 이용하여 측정하였다. 250℃의 조 내에 일괄 접속용 시트를 설치하고, 직경 8 ㎛의 원형 단부면을 갖는 막대 형상의 압박용 지그를 이용하여, 일괄 접속용 시트의 주면과 압박용 지그의 단부면이 평행해지는 방향으로 꽉 누르는 압축 시험을 행하였다. 압박용 지그에 의해, 0.001 mm/초의 스피드로 100 N(약 2 MPa)의 하중을 일괄 접속용 시트에 가하였다. 압축 하중이 0 N에서 100 N으로 되고 나서 5초 경과하고, 하중이 100 N으로 안정된 시점의 변위량을, 일괄 접속용 시트의 막 두께의 변위량으로서 기록하였다.
[접속 평가]
본압착 후에 멀티미터(ADVANTEST 제조, R6871E)를 이용하여, 반도체 장치의 초기 도통의 가부를 측정하였다. 페리페럴 부분의 내주의 초기 접속 저항치가 40Ω 이하, 외주의 초기 접속 저항치가 85Ω 이하인 반도체 장치를 OK, 그것보다도 높은 저항치 또는 미접속의 반도체 장치를 NG로서 평가하였다. 9개의 반도체 장치 중에서 OK 평가로 되는 수가, 9개 전부인 경우에 종합 평가를 A, 그 이외를 B로서 판정하였다.
열경화성 수지 조성물 A 및 각종 일괄 접속용 시트를 이용하여 일괄적으로 반도체 장치를 제조한 결과를 표 8에 나타낸다.
[표 8]
Figure pct00010
열경화성 수지 조성물 B 및 각종 일괄 접속용 시트를 이용하여 일괄적으로 반도체 장치를 제조한 결과를 표 9에 나타낸다.
[표 9]
Figure pct00011
표 8 및 9의 결과로부터, 복수의 반도체 칩과 복수의 다른 반도체 칩을 일괄적으로 본압착할 경우에, 250℃에 있어서의 10 GPa 이하의 저장 탄성률과, 250℃에 있어서의 40 ㎛ 이상의 변위량을 갖는 일괄 접속용 시트를 이용함으로써, 양호한 접속의 반도체 장치를 보다 효율적으로 제조할 수 있는 것이 확인되었다.
4. 주로서 제3 실시형태에 관련된 검토예
4-1. 접착제 필름의 제작
접착제 필름의 제작에 사용한 화합물을 이하에 나타낸다.
(a) 열경화성 수지
아크릴 수지
·에톡시화 이소시아눌산트리아크릴레이트(신나카무라카가쿠고교 주식회사 제조, A-9300, 아크릴로일기의 작용기 수: 3)
·플루오렌에서 유래되는 골격을 갖는 아크릴레이트 화합물(오사카가스케미컬 주식회사 제조, EA0200, 아크릴로일기의 작용기 수: 2)
(b) 경화제
·디쿠밀 과산화물(니치유 주식회사 제조, 퍼쿠밀 D)
(c) 고분자 성분
·페녹시 수지(도토카세이 주식회사 제조, ZX1356, Tg: 약 71℃, 중량 평균 분자량: 약 63000)
·아크릴 고무(히타치카세이 주식회사 제조, KH-C865, Tg: 0∼12℃, 중량 평균 분자량: 450000∼650000)
(d) 필러
무기 필러
·실리카 필러(주식회사 아도마테크 제조, SE2050, 평균 입경: 0.5 ㎛)
·에폭시실란으로 표면 처리된 실리카 필러(주식회사 아도마테크 제조, SE2050SEJ, 평균 입경: 0.5 ㎛)
·메타크릴 표면 처리 나노실리카 필러(주식회사 아도마테크 제조, YA050CSM, 이하 「SM 나노실리카」라고 표기함, 평균 입경: 약 50 ㎚)
수지 필러
·유기 필러(롬앤드하스 재팬(주) 제조, EXL-2655: 코어쉘 타입 유기 미립자)
(제조예 4-1)
표 1에 나타내는 배합량(단위: 질량부)의 아크릴 수지(A9300), 무기 필러(SE2050, SE2050SEJ 및 SM 나노실리카) 및 수지 필러(EXL2655)를, 불휘발분(고형분, 용매 이외의 성분)의 농도가 60 질량%가 되도록, 용매로서의 메틸에틸케톤에 첨가하였다. 계속해서, Φ 1.0 mm, Φ 2.0 mm의 비드를, 메틸에틸케톤에 첨가한 아크릴 수지 및 무기 필러의 합계량과 동일한 양만큼 첨가하여, 비드밀(프리츠·재팬 주식회사 제조, 유성형 미분쇄기 P-7)로 30분간 교반하였다. 그 후, 고분자 성분으로서의 페녹시 수지(ZX1356)를 첨가하여, 재차, 비드밀로 30분간 교반하였다. 교반 후, 경화제(퍼쿠밀 D)를 첨가하여 교반하고, 비드를 여과에 의해 제거하여 바니시를 얻었다. 얻어진 바니시를 소형 정밀 도공 장치(주식회사 야스이세이키 제조)로 도공하고, 클린오븐(ESPEC 제조)에서 건조(70℃/10 min)시켜, 접착제 필름을 얻었다.
(제조예 4-2)
사용한 재료를 표 10에 나타낸 바와 같이 변경한 것 이외에는 제조예 4-1과 동일하게 하여, 접착제 필름을 얻었다.
[표 10]
Figure pct00012
4-2. 반도체 장치의 제조
(실시예 4-1)
제작한 제조예 4-1의 접착제 필름을 오려내어(8 mm×8 mm×0.045 mmt), 반도체 칩(칩 사이즈: 10 mm×10 mm×0.4 mmt, 접속부의 금속: Au, 제품명: WALTS-TEG IP80, WALTS 제조) 상에 첩부하였다. 계속해서, 접착제 필름을 첩부한 반도체 칩을, 가압착용 압박 부재로서 준비한 압박 부재의 스테이지 상에 공급하였다. 이 스테이지 상의 반도체 칩과, 땜납 범프 부착 반도체 칩(칩 사이즈: 7.3 mm×7.3 mm×0.15 mmt, 접속부의 금속: 구리 필러+땜납, 범프 높이: 구리 필러+땜납 계 약 45 ㎛, 범프수 1048 핀, 피치 80 ㎛, 제품명: WALTS-TEG CC80, WALTS 제조)을 각각의 접속부가 서로 대향하도록 위치 맞춤하였다. 그 후, 반도체 칩, 접착제 필름 및 반도체 칩으로 이루어진 적층체를, 압착 헤드와 스테이지 사이에 두고 가압 및 가열하여, 반도체 칩끼리를 가압착하였다.
계속해서, 얻어진 적층체를 리플로우로에 반송하여, 최고 온도를 260℃로 하여 600초 가열함으로써, 칩-칩 사이를 전기적으로 접속하였다. 가압착 공정에서 적층체를 복수 형성하고, 이들을 일괄적으로 리플로우로로 반송함으로써, 한번에 복수의 반도체 장치를 제조하였다.
상기한 반도체 장치의 제조에서는, 하기의 접속 평가가 A가 되도록 조건이 설정되어 있다. 반도체 장치 1 패키지(PKG)당의 가압착 공정 및 가열 공정의 각각에 필요한 제조 시간, 반도체 장치 100 패키지(PKG)당 제조 시간의 결과를 표 11에 나타낸다.
·가압착 조건
압착 헤드의 온도: 80℃, 하중: 75 N, 스테이지 온도: 80℃
4-3. 평가
[접속 평가]
제작한 반도체 장치의 접속 저항치를, 멀티미터(ADVANTEST 제조, 상품명 「R6871E」)를 이용하여 측정함으로써, 실장 후의 초기 도통을 평가하였다. 페리페럴 부분의 내주의 초기 접속 저항치가 45Ω 이하이고, 또한 외주의 초기 접속 저항치가 85Ω 이하인 경우를 「A」라고 하고, 내주의 초기 접속 저항치가 45Ω을 초과하는 경우, 외주의 초기 접속 저항치가 85Ω을 초과하는 경우, 및 도통하지 않는(저항치가 표시되지 않는) 경우를 전부 「B」라고 하였다.
(비교예 4-1)
이하의 점에서 조건을 변경을 한 것 이외에는 실시예 4-1과 동일하게 하여, 반도체 장치를 제조하였다. 압박 부재의 스테이지 상에서 반도체 칩과 범프 부착 반도체 칩을 위치 맞춤하였다. 그 후, 압박 부재의 압착 헤드와 스테이지로 가압하면서, 압착 헤드의 온도를 1초간에 280℃까지 승온시킨 후, 그 상태에서 2초간 유지하였다. 이에 따라, 반도체 칩과 범프 부착 반도체 칩을 서로 압착시켜, 전기적으로 접속하였다. 압착에 걸린 시간의 합계는 3초였다. 그 후, 압착 헤드의 온도를 280℃에서 반도체 칩 공급 온도인 80℃까지 냉각시켰다. 압박 부재를 이용하여, 반도체 장치를 복수 제조하였다. 상기한 반도체 장치의 제조에서는, 상기한 접속 평가가 「A」가 되도록 조건이 설정되어 있다. 압착 공정의 각 단계에 필요한 제조 시간, 반도체 장치 100 패키지(PKG)당 제조 시간의 결과를 표 11에 나타낸다.
[표 11]
Figure pct00013
(실시예 4-2)
가열 장치로서 리플로우로 대신에 오븐을 이용하여, 적층체를 260℃의 오븐 내에서 600초 가열한 것 이외에는 실시예 4-1와 동일하게 하여 반도체 장치의 제조를 행하였다. 결과를 표 12에 나타낸다.
[표 12]
Figure pct00014
(실시예 4-3)
제조예 4-2의 접착제 필름을 이용한 것 이외에는 실시예 4-1과 동일하게 하여 반도체 장치의 제조를 행하였다. 결과를 표 13에 나타낸다.
(비교예 4-2)
제조예 4-2의 접착제 필름을 이용한 것 이외에는 비교예 4-1과 동일하게 하여 반도체 장치의 제조를 행하였다. 결과를 표 13에 나타낸다.
[표 13]
Figure pct00015
(실시예 4-4)
가열 장치로서 리플로우로 대신에 오븐을 이용하고, 적층체를 260℃의 오븐 내에서 600초 가열한 것 이외에는 실시예 4-3과 동일하게 하여 반도체 장치의 제조를 행하였다. 결과를 표 14에 나타낸다.
[표 14]
Figure pct00016
표 11∼14의 결과로부터 밝혀진 바와 같이, 본 실시형태에 따른 반도체 장치를 제조하는 방법에 의하면, 반도체 장치의 제조 시간을 짧게 할 수 있다.
5. 주로서 제3 실시형태에 관련된 검토예
5-1. 원재료
실시예에서 사용한 화합물을 이하에 나타낸다.
(i) 중량 평균 분자량 10000 미만의 수지 성분
(에폭시 수지)
·트리페놀메탄 골격 함유 다작용성 고형 에폭시 수지(재팬에폭시레진 주식회사, EP1032H60, 이하 「EP1032」라고 함), 중량 평균 분자량: 800∼2000
·비스페놀 F형 액상 에폭시 수지(재팬에폭시레진 주식회사, YL983U, 이하 「YL983」이라고 함), 중량 평균 분자량: 약 336
·가요성 반고형상 에폭시(재팬에폭시레진 주식회사, YL7175-1000, 이하 「YL7175」라고 함), 중량 평균 분자량: 1000∼5000
(ii) 경화제
·2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아눌산 부가체(시코쿠카세이 주식회사 제조, 2MAOK-PW, 이하 「2MAOK」라고 함)
(iii) 중량 평균 분자량 10000 이상의 고분자 성분
·페녹시 수지(도토카세이 주식회사, ZX1356-2, Tg: 약 71℃, Mw: 약 63000, 이하 「ZX1356」이라고 함)
(iv) 플럭스제(카르복실산)
·2-메틸글루타르산(알드리치, 융점 약 77℃, 이하 「글루타르산」이라고 함)
(v) 필러
(무기 필러)
·실리카 필러(주식회사 아도마테크, SE2050, 평균 입경 0.5 ㎛)
·페닐 표면 처리 나노실리카 필러(주식회사 아도마테크, YA050C-SP, 이하 SP 나노실리카라고 함, 평균 입경 약 50 ㎚)
(수지 필러)
·유기 필러(롬앤드하스재팬(주) 제조, EXL-2655: 코어쉘 타입 유기 미립자)
(vi) 실리콘 레진
이하의 화학식으로 표시되는 기본 구조를 갖는 실리콘 레진을 준비하였다.
Figure pct00017
(실라놀 화합물)
·고형 실라놀, R1: 페닐기 또는 프로필기, R2: 알킬렌기, X: H(도레이·다우코닝(주) 제조, RSN-6018, 분자량: 약 2000)
·고형 실라놀, R1: 페닐기, R2: 알킬렌기, X: H(도레이·다우코닝(주) 제조, FCA107, 분자량: 약 3000)
(그 밖의 실리콘 레진)
·액상 실리콘 레진, R1: 메틸기, R2: 알킬렌기, X: CH3(도레이·다우코닝(주) 제조, SR2402, 분자량: 약 1500)
5-2. 필름상 접착제의 제작
(실시예 5-1)
에폭시 수지, 2MAOK, 2-메틸글루타르산, 무기 필러, 수지 필러 및 실라놀에, NV(불휘발분)가 60 질량%가 되도록 유기 용매(메틸에틸케톤)를 첨가하였다. 그 후, φ 1.0 mm, φ 2.0 mm의 비드를 고형분과 동일한 질량만큼 첨가하여, 비드밀(프리츠·재팬 주식회사, 유성형 미분쇄기 P-7)로 30분간 교반하였다. 그 후, ZX1356을 첨가하여, 재차, 비드밀로 30분간 교반하였다. 교반에 이용한 비드를 여과에 의해 제거하였다. 제작한 바니시(반도체용 접착제)를 소형 정밀 도공 장치(야스이세이키)로 도공하고, 도포막을 클린오븐(ESPEC 제조)에서 건조(70℃/10 min)시켜, 필름상 접착제를 얻었다.
(실시예 5-2∼5-4, 참고예 5-1∼5-3)
사용한 재료를 표 15에 나타낸 바와 같이 변경한 것을 제외하고는, 실시예 5-1의 필름상 접착제의 제작 방법과 동일하게 하여, 필름상 접착제를 제작하였다. 표 15 중, 각 재료의 배합량은 불휘발분의 배합량이며, 단위는 질량부이다.
5-3. 평가
(1) 열중량 감소량 평가
약 10 ㎎의 실리콘 레진 단체(單體)를 Pt 팬에 넣어, 35℃에서 400℃까지의 열중량 감소를 TG/DTA 측정 장치(세이코인스투루먼트 주식회사 제조, EXSTAR6000)로 측정하였다. 승온 속도는 10℃/min으로 하였다. 260℃의 열중량 감소량이 20% 이하인 샘플을 A, 260℃의 열중량 감소량이 20%보다 많은 경우를 B라고 평가하였다.
(2) 점도 측정
레오미터 MCR301(주식회사 안톤파·재팬 제조)을 이용하였다. 스테이지 상에 반도체용 접착제를 공급하고, 보이드가 들어가지 않도록 측정 지그를 설치하였다. 측정 조건은, 스테이지와 측정 지그(φ 8 mm)의 간격 0.3 mm, 진동각 gamma=5%, 주파수 f=1Hz, 노멀 포스 FN=0 μN, 승온 속도 10℃/min, 측정 범위 30℃∼180℃로 하였다. 점도 곡선으로부터 130℃(하기 (3)의 제1 공정의 온도)의 점도를 구하였다.
(3) 반도체 장치의 제조(접속 평가)
제작한 필름상 접착제를 오려내어(7.3 mm×7.3 mm×0.045 mmt), 땜납 범프 부착 반도체 칩(칩 사이즈: 7.3 mm×7.3 mm×0.15 mmt, 범프 높이: 구리 필러+땜납 계 약 45 ㎛, 범프수 1048, 피치 80 ㎛, WALTS-TEG CC80 ModelI, WALTS 제조) 상에 첩부하고, 수용측의 반도체 칩(칩 사이즈: 10 mm×10 mm×0.1 mmt, WALTS-TEG IP80, WALTS 제조)에 FCB3(파나소닉 제조)으로 가압착하였다. 스테이지 온도는 80℃로 하였다. 130℃/100 N/3s로 위치 맞춤하여 가압착하였다(제1 공정). 가압착 후의 적층체를 최고 온도 260℃에 도달하는 리플로우로(다무라세이사쿠쇼 제조)에 약 600 s(10 min) 통과시킴으로써 본압착시켜, 반도체 장치 패키지의 샘플을 얻었다. 제1 공정 후 및 제2 공정 후의 각각으로, 멀티미터(ADVANTEST 제조, R6871E)를 이용하여 초기 도통의 가부를 측정하였다. 페리페럴부(내주부)의 접속 저항치가 32.0∼38.0Ω인 샘플을 A(접속 양호), 그 이외의 저항치 또는 Open을 B(접속 불량)라고 평가하였다.
(4) 보이드 평가
상기 (3)에서 제작한 샘플에 대해서, 제1 공정 후 및 제2 공정 후의 각각으로, 초음파 영상 진단 장치(Insight-300, 인사이트 제조)에 의해, 외관 화상을 찍어, 스캐너 GT-9300UF(EPSON사 제조)로 칩 상의 반도체용 접착제로 이루어진 층(접착제층)의 화상을 스캔하였다. 화상 처리 소프트 Adobe Photoshop를 이용하여, 색조 보정, 2계조화에 의해 화상으로부터 보이드 부분을 식별하고, 막대그래프에 의해 보이드 부분이 차지하는 비율을 산출하였다. 칩 상의 반도체용 접착제 부분의 면적을 100%로 하여, 보이드 발생률이 5% 이하를 A, 보이드 발생률이 5%보다 많은 경우를 B라고 평가하였다.
(5) 내리플로우성 평가
상기 (3)에서 제작한 패키지를 밀봉재(히타치카세이 제조, CEL9750ZHF10)를 이용하여, 몰드하였다(조건: 180℃/6.75 MPa/90s). 다음에, 클린오븐(ESPEC 제조) 안에서 175℃로 5시간 애프터 큐어를 행하였다. 그 후, JEDEC level 2 조건으로 고온 흡습 후, 리플로우 평가(리플로우로: 다무라세이사쿠쇼 제조)를 행하였다(리플로우로를 3회 통과시킴). 리플로우 후, 박리 없고, 접속 양호한 샘플을 A, 박리 또는 접속 불량이 발생한 샘플을 B라고 하였다. 접속 평가 방법은 상기 (3)과 동일한 방법으로 행하였다.
[표 15]
Figure pct00018
일반식 (1)로 표시되는 고형 실라놀을 첨가한 실시예 5-1∼5-4의 반도체용 접착제는, 제1 공정 후, 제2 공정 후 모두 보이드가 없고, 접속을 확보 가능함과 더불어, 내리플로우성도 만족하는 것으로 확인되었다.
이상 설명한 바와 같이, 본압착용 압박 부재를 고온으로 유지하면서 연속적으로 반도체 장치를 제조하는 방법에 의해, 보이드의 발생을 충분히 억제하여, 접속 신뢰성이 우수한 반도체 장치를 얻을 수 있다. 또한, 복수의 반도체 칩과 복수의 기판 및/또는 복수의 다른 반도체 칩을 일괄적으로 본압착했을 때에, 양호한 접속을 갖는 반도체 장치를 얻을 수 있다.
1: 반도체 칩
2: 기판
3: 적층체
5: 인터포저
10: 반도체 칩 본체
15, 16: 배선
20: 기판 본체
30, 32, 33: 범프
34: 관통 전극
40: 접착제층
41, 44: 압착 헤드
42, 45: 스테이지
43: 가압착용 압박 장치
46: 본압착용의 압박 장치
50: 인터포저 본체
70: 솔더 레지스트
100, 200, 300, 400, 500, 600: 반도체 장치

Claims (18)

  1. 반도체 칩과, 기판 및/또는 다른 반도체 칩과, 이들 사이에 개재된 접착제층을 구비하고, 상기 반도체 칩, 상기 기판, 및 상기 다른 반도체 칩의 각각이 금속 재료에 의해 형성된 표면을 갖는 접속부를 가지며, 상기 반도체 칩의 접속부와 상기 기판 및/또는 상기 다른 반도체 칩의 접속부가 금속 접합에 의해 전기적으로 접속되어 있는 반도체 장치를 제조하는 방법으로서,
    상기 반도체 칩과, 상기 기판, 상기 다른 반도체 칩, 또는 상기 다른 반도체 칩에 상당하는 부분을 포함하는 반도체 웨이퍼와, 이들 사이에 배치된 상기 접착제층을 가지며, 상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부가 대향 배치되어 있는 적층체를, 대향하는 한 쌍의 가압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 상기 반도체 칩에 상기 기판, 상기 다른 반도체 칩 또는 상기 반도체 웨이퍼를 가압착하는 공정과,
    상기 적층체를, 상기 가압착용 압박 부재와는 별도로 준비된, 대향하는 한 쌍의 본압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정을 이 순서로 구비하고,
    상기 한 쌍의 가압착용 압박 부재 중 적어도 한쪽이, 상기 적층체를 가열 및 가압할 때에, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 및 상기 기판 또는 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도로 가열되며,
    상기 한 쌍의 본압착용 압박 부재 중 적어도 한쪽이, 상기 적층체를 가열 및 가압할 때에, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 상기 기판 혹은 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열되는 것인 방법.
  2. 제1항에 있어서, 상기 한 쌍의 본압착용 압박 부재 중 적어도 한쪽이, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 상기 기판 혹은 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열된 상태를 유지하면서, 복수의 반도체 장치를 연속적으로 제조하는 것인 방법.
  3. 제2항에 있어서, 상기 접착제층의 용융 점도가, 상기 가압착용 압박 부재가 가열되는 온도에 있어서 7000 Pa·s 이하인 방법.
  4. 반도체 칩과, 기판 및/또는 다른 반도체 칩과, 이들 사이에 개재된 접착제층을 구비하고, 상기 반도체 칩, 상기 기판, 및 상기 다른 반도체 칩의 각각이 금속 재료에 의해 형성된 표면을 갖는 접속부를 가지며, 상기 반도체 칩의 접속부와 상기 기판 및/또는 상기 다른 반도체 칩의 접속부가 금속 접합에 의해 전기적으로 접속되어 있는 반도체 장치를 제조하는 방법으로서,
    상기 반도체 칩과, 상기 기판, 상기 다른 반도체 칩, 또는 상기 다른 반도체 칩에 상당하는 부분을 포함하는 반도체 웨이퍼와, 이들 사이에 배치된 상기 접착제층을 가지며, 상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부가 대향 배치되어 있는 적층체를, 대향하는 한 쌍의 가압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 상기 반도체 칩에 상기 기판 또는 상기 다른 반도체 칩 또는 상기 반도체 웨이퍼를 가압착하는 공정과,
    스테이지 상에 배치된 복수의 상기 적층체 또는 복수의 상기 반도체 칩, 상기 반도체 웨이퍼 및 상기 접착제를 갖는 상기 적층체와 이들을 덮도록 배치된 일괄 접속용 시트를, 상기 스테이지와 상기 스테이지에 대향하는 압착 헤드 사이에 둠으로써 일괄적으로 복수의 상기 적층체를 가열 및 가압하고, 이것에 따라 상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정을 이 순서로 구비하고,
    상기 한 쌍의 가압착용 압박 부재 중 적어도 한쪽이, 상기 적층체를 가열 및 가압할 때에, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 및 상기 기판 또는 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도로 가열되며,
    상기 스테이지 및 상기 압착 헤드 중 적어도 한쪽이, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 상기 기판 혹은 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열되고,
    상기 일괄 접속용 시트가, 250℃에 있어서의 10 GPa 이하의 저장 탄성률과, 250℃에 있어서의 40 ㎛ 이상의 변위량을 가지며,
    상기 변위량이, 직경 8 ㎛의 원형 단부면을 갖는 막대 형상의 압박용 지그를, 상기 일괄 접속용 시트의 주면에, 상기 주면과 상기 단부면이 평행해지는 방향으로 꽉 누르는 압축 시험에 있어서, 250℃의 환경하에서 압축 하중이 100 N일 때의 변위량인 방법.
  5. (a) 10000 미만의 중량 평균 분자량을 갖는 수지 성분, (b) 경화제, 및 (c) 하기 일반식 (1)로 표시되는 실라놀 화합물을 함유하는 반도체용 접착제.
    Figure pct00019
    (1)
    [식 중, R1은 알킬기 또는 페닐기를 나타내고, R2는 알킬렌기를 나타낸다.]
  6. 제5항에 있어서, 상기 R1이 페닐기인 반도체용 접착제.
  7. 제5항 또는 제6항에 있어서, 상기 (c) 실라놀 화합물이 25℃에서 고형인 반도체용 접착제.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서, (d) 10000 이상의 중량 평균 분자량을 갖는 고분자 성분을 더 함유하는 반도체용 접착제.
  9. 제8항에 있어서, 상기 (d) 10000 이상의 중량 평균 분자량을 갖는 고분자 성분이, 30000 이상인 중량 평균 분자량, 및 100℃ 이하의 유리 전이 온도를 갖는 것인 반도체용 접착제.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서, 반도체 칩 및 배선 회로 기판의 각각의 접속부가 서로 전기적으로 접속된 반도체 장치, 또는 복수의 반도체 칩의 각각의 접속부가 서로 전기적으로 접속된 반도체 장치를, 상기 접속부의 금속의 융점보다 저온에서 압착하는 제1 공정과, 상기 접속부의 금속의 융점 이상의 고온에서 가열 처리함으로써 금속 결합을 형성하는 제2 공정을 거쳐 제조할 때에, 상기 접속부를 밀봉하는 접착제층을 형성하기 위해서 이용되는 반도체용 접착제.
  11. 반도체 칩과, 기판 및/또는 다른 반도체 칩과, 이들 사이에 개재된 접착제층을 구비하고, 상기 반도체 칩, 상기 기판, 및 상기 다른 반도체 칩의 각각이 금속 재료에 의해 형성된 표면을 갖는 접속부를 가지며, 상기 반도체 칩의 접속부와 상기 기판 및/또는 상기 다른 반도체 칩의 접속부가 금속 접합에 의해 전기적으로 접속되어 있는 반도체 장치를 제조하는 방법으로서,
    상기 반도체 칩과, 상기 기판, 상기 다른 반도체 칩, 또는 상기 다른 반도체 칩에 상당하는 부분을 포함하는 반도체 웨이퍼와, 이들 사이에 배치된 상기 접착제층을 가지며, 상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부가 대향 배치되어 있는 적층체를, 대향하는 한 쌍의 가압착용 압박 부재 사이에 둠으로써 가열 및 가압하고, 이것에 따라 상기 반도체 칩에 상기 기판, 상기 다른 반도체 칩 또는 상기 반도체 웨이퍼를 가압착하는 공정과,
    상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정을 이 순서로 구비하고,
    상기 한 쌍의 가압착용 압박 부재 중 적어도 한쪽이, 상기 적층체를 가열 및 가압할 때에, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 및 상기 기판 또는 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점보다도 낮은 온도로 가열되며,
    상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부를 금속 접합에 의해 전기적으로 접속하는 공정에 있어서, 상기 적층체가, 가열로 내에서 또는 핫플레이트 상에서, 상기 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점, 또는 상기 기판 혹은 상기 다른 반도체 칩의 접속부의 표면을 형성하고 있는 금속 재료의 융점 중 적어도 어느 한쪽의 융점 이상의 온도로 가열되는 방법.
  12. 제11항에 있어서, 복수의 상기 적층체가 상기 가열로 내에서 또는 상기 핫플레이트 상에서 일괄적으로 가열되는 것인 방법.
  13. 제11항 또는 제12항에 있어서, 상기 접착제층이, 제5항 내지 제9항 중 어느 한 항에 기재된 반도체용 접착제를 포함하는 층인 방법.
  14. 제1항 내지 제4항, 제11항 및 제12항 중 어느 한 항에 있어서, 상기 접착제층이, 10000 이하의 분자량을 갖는 열경화성 수지, 및 그 경화제를 함유하는 열경화성 수지 조성물을 포함하는 층인 방법.
  15. 제14항에 있어서, 상기 열경화성 수지 조성물이, 10000 이상의 중량 평균 분자량을 갖는 고분자 성분을 더 함유하는 것인 방법.
  16. 제15항에 있어서, 상기 고분자 성분의 중량 평균 분자량이 30000 이상이고, 상기 고분자 성분의 유리 전이 온도가 100℃ 이하인 방법.
  17. 제1항 내지 제4항 및 제11항 내지 제16항 중 어느 한 항에 있어서, 상기 접착제층이, 미리 준비된 접착제 필름에 의해 형성된 층인 방법.
  18. 제1항 내지 제4항 및 제11항 내지 제17항 중 어느 한 항에 있어서, 상기 반도체 칩의 접속부와 상기 기판 또는 상기 다른 반도체 칩의 접속부를 접촉시킴과 더불어 상기 반도체 칩에 상기 기판 또는 상기 다른 반도체 칩을 가압착하는 방법.
KR1020187012722A 2015-10-29 2016-10-26 반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법 KR102064584B1 (ko)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JPJP-P-2015-212990 2015-10-29
JP2015212990 2015-10-29
JP2016044788 2016-03-08
JPJP-P-2016-044788 2016-03-08
JP2016115355 2016-06-09
JPJP-P-2016-115355 2016-06-09
PCT/JP2016/081774 WO2017073630A1 (ja) 2015-10-29 2016-10-26 半導体用接着剤、半導体装置及びそれを製造する方法

Publications (2)

Publication Number Publication Date
KR20180066139A true KR20180066139A (ko) 2018-06-18
KR102064584B1 KR102064584B1 (ko) 2020-01-10

Family

ID=58630516

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187012722A KR102064584B1 (ko) 2015-10-29 2016-10-26 반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법

Country Status (6)

Country Link
US (2) US10669454B2 (ko)
JP (1) JP6504263B2 (ko)
KR (1) KR102064584B1 (ko)
CN (1) CN108352333B (ko)
TW (1) TWI714653B (ko)
WO (1) WO2017073630A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036686A (ko) * 2018-09-27 2020-04-07 칩본드 테크놀러지 코포레이션 기판과 칩의 압착방법 및 그 압착장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108352333B (zh) 2015-10-29 2021-07-20 昭和电工材料株式会社 半导体用粘接剂、半导体装置以及制造该半导体装置的方法
US10734350B2 (en) * 2016-05-09 2020-08-04 Hitachi Chemical Company, Ltd. Method for manufacturing semiconductor device
KR102412246B1 (ko) * 2017-06-07 2022-06-23 쇼와덴코머티리얼즈가부시끼가이샤 반도체용 필름형 접착제, 반도체 장치의 제조 방법 및 반도체 장치
JP7176532B2 (ja) * 2017-12-18 2022-11-22 昭和電工マテリアルズ株式会社 半導体装置、半導体装置の製造方法及び接着剤
JP6926018B2 (ja) * 2018-03-28 2021-08-25 東レエンジニアリング株式会社 転写基板ならびにこれを用いた実装方法および画像表示装置の製造方法
JP7228577B2 (ja) * 2018-04-27 2023-02-24 日東電工株式会社 半導体装置製造方法
KR20200064250A (ko) * 2018-11-28 2020-06-08 삼성디스플레이 주식회사 본딩 장치 및 본딩 방법
US20210013099A1 (en) * 2019-07-10 2021-01-14 Facebook Technologies, Llc Reducing the planarity variation in a display device
EP3933914A4 (en) * 2020-04-16 2023-07-19 Huawei Digital Power Technologies Co., Ltd. PACKAGING STRUCTURE, ELECTRICAL VEHICLE AND ELECTRONIC DEVICE
JP2022020286A (ja) * 2020-07-20 2022-02-01 株式会社ディスコ 保護部材形成装置で用いるシート、及び保護部材形成方法
US11842982B2 (en) 2020-11-02 2023-12-12 Samsung Electronics Co., Ltd. Semiconductor package with curing layer between semiconductor chips
TW202220154A (zh) * 2020-11-02 2022-05-16 南韓商三星電子股份有限公司 半導體封裝
TWI807348B (zh) * 2021-06-21 2023-07-01 矽品精密工業股份有限公司 覆晶作業及其應用之接合設備

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294382A (ja) 2007-04-27 2008-12-04 Sumitomo Bakelite Co Ltd 半導体ウエハーの接合方法および半導体装置の製造方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02280349A (ja) 1989-04-20 1990-11-16 Mitsubishi Electric Corp バンプの形成方法およびバンプの接続方法
JP2786700B2 (ja) 1989-11-29 1998-08-13 株式会社日立製作所 半導体集積回路装置の製造方法および製造装置
JP3815149B2 (ja) * 1999-11-04 2006-08-30 セイコーエプソン株式会社 部品実装方法および電気光学装置の製造方法
KR100815314B1 (ko) * 2000-03-31 2008-03-19 히다치 가세고교 가부시끼가이샤 접착제 조성물, 그의 제조 방법, 이것을 사용한 접착필름, 반도체 탑재용 기판 및 반도체 장치
JP4024458B2 (ja) 2000-06-27 2007-12-19 株式会社東芝 半導体装置の実装方法および半導体装置実装体の製造方法
JP4766831B2 (ja) 2002-11-26 2011-09-07 株式会社村田製作所 電子部品の製造方法
US20060292823A1 (en) * 2005-06-28 2006-12-28 Shriram Ramanathan Method and apparatus for bonding wafers
JP4462218B2 (ja) * 2006-03-28 2010-05-12 Ｔｄｋ株式会社 チップ状電子部品の外部電極形成方法および外部電極形成装置
JP2008109009A (ja) 2006-10-27 2008-05-08 Sony Corp 半導体装置の製造方法
JP5299279B2 (ja) * 2007-12-20 2013-09-25 日立化成株式会社 封止充てん用フィルム状樹脂組成物、それを用いた半導体パッケージ及び半導体装置の製造方法、並びに半導体装置
JP5212176B2 (ja) * 2008-03-26 2013-06-19 日立化成株式会社 半導体装置の製造方法
JP5123341B2 (ja) * 2010-03-15 2013-01-23 信越化学工業株式会社 接着剤組成物、半導体ウエハ保護膜形成用シート
JP2012104782A (ja) * 2010-11-15 2012-05-31 Elpida Memory Inc 半導体装置の製造方法および装置
US8710654B2 (en) * 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP5866851B2 (ja) * 2011-08-05 2016-02-24 日立化成株式会社 半導体装置の製造方法、フィルム状接着剤及び接着剤シート
WO2013069798A1 (ja) * 2011-11-11 2013-05-16 住友ベークライト株式会社 半導体装置の製造方法
JP6047888B2 (ja) 2012-02-24 2016-12-21 日立化成株式会社 半導体用接着剤及び半導体装置の製造方法
KR20140140042A (ko) 2012-03-07 2014-12-08 도레이 카부시키가이샤 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치
JP5990940B2 (ja) 2012-03-09 2016-09-14 日立化成株式会社 回路接続構造体の製造方法
JP2013189555A (ja) * 2012-03-14 2013-09-26 Dexerials Corp 熱硬化性エポキシ系接着剤、実装方法及び実装体
JP5978725B2 (ja) * 2012-04-11 2016-08-24 日立化成株式会社 半導体装置の製造方法
JP5867259B2 (ja) * 2012-04-17 2016-02-24 住友ベークライト株式会社 積層体の製造方法
JP2014060241A (ja) * 2012-09-18 2014-04-03 Toray Ind Inc 半導体装置の製造方法
JP2014143316A (ja) 2013-01-24 2014-08-07 Sanyu Rec Co Ltd フリップチップ部品の樹脂封止方法
JP6069143B2 (ja) * 2013-09-11 2017-02-01 デクセリアルズ株式会社 アンダーフィル材、及びこれを用いた半導体装置の製造方法
US9761474B2 (en) * 2013-12-19 2017-09-12 Micron Technology, Inc. Methods for processing semiconductor devices
US10181460B2 (en) * 2015-03-30 2019-01-15 Toray Engineering Co., Ltd. Method for manufacturing semiconductor device, semiconductor mounting device, and memory device manufactured by method for manufacturing semiconductor device
CN108352333B (zh) 2015-10-29 2021-07-20 昭和电工材料株式会社 半导体用粘接剂、半导体装置以及制造该半导体装置的方法
DE102016213878B3 (de) * 2016-07-28 2017-11-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Gehäuse für einen Mikrochip mit einem strukturierten Schichtverbund und Herstellungsverfahren dafür

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008294382A (ja) 2007-04-27 2008-12-04 Sumitomo Bakelite Co Ltd 半導体ウエハーの接合方法および半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036686A (ko) * 2018-09-27 2020-04-07 칩본드 테크놀러지 코포레이션 기판과 칩의 압착방법 및 그 압착장치

Also Published As

Publication number Publication date
CN108352333A (zh) 2018-07-31
CN108352333B (zh) 2021-07-20
JPWO2017073630A1 (ja) 2018-08-16
US20200095481A1 (en) 2020-03-26
WO2017073630A1 (ja) 2017-05-04
US11608455B2 (en) 2023-03-21
US10669454B2 (en) 2020-06-02
JP6504263B2 (ja) 2019-04-24
TW201726863A (zh) 2017-08-01
TWI714653B (zh) 2021-01-01
KR102064584B1 (ko) 2020-01-10
US20180312731A1 (en) 2018-11-01

Similar Documents

Publication Publication Date Title
KR102064584B1 (ko) 반도체용 접착제, 반도체 장치 및 그것을 제조하는 방법
KR102190177B1 (ko) 반도체 장치의 제조 방법
JP2017045891A (ja) 半導体装置及びそれを製造する方法
JP2019137866A (ja) 半導体用接着剤、並びに、半導体装置及びその製造方法
JP2024023787A (ja) 半導体装置の製造方法
JP2017122193A (ja) 半導体用接着剤及び半導体装置の製造方法
JP6544146B2 (ja) 半導体装置及びそれを製造する方法
JP6859708B2 (ja) 半導体装置を製造する方法
KR20200100668A (ko) 반도체 장치, 반도체 장치의 제조 방법 및 접착제
TWI820200B (zh) 半導體裝置及其製造方法
JP7172167B2 (ja) 半導体装置の製造方法、及びそれに用いられる半導体用接着剤
JP6690308B2 (ja) 半導体装置を製造する方法
JP2021024963A (ja) 半導体用接着剤、それを用いた半導体用接着剤フィルムの製造方法及び半導体装置の製造方法
JP7238453B2 (ja) 半導体用接着剤
JP2022043572A (ja) 半導体装置の製造方法
JP2017218532A (ja) 半導体用接着剤、半導体装置、及び半導体装置の製造方法
TW202229493A (zh) 半導體裝置的製造方法及用於其之膠黏劑
CN116195040A (zh) 制造半导体装置的方法及膜状黏合剂
JP2017103304A (ja) 半導体用接着剤、半導体装置、及び半導体装置の製造方法
JP2017103303A (ja) 半導体用接着剤、半導体装置、及び半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant