KR20180023832A - 적층 세라믹 콘덴서 및 그 제조 방법 - Google Patents

적층 세라믹 콘덴서 및 그 제조 방법 Download PDF

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Abstract

크랙의 발생을 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공한다. 적층 세라믹 콘덴서는, 세라믹을 주성분으로 하는 유전체층과, 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되고, 대략 직육면체 형상을 갖는 적층 칩과, 상기 대향하는 2단부면으로부터 상기 적층 칩의 적어도 어느 하나의 측면에 걸쳐 형성된 1쌍의 외부 전극을 구비하고, 상기 1쌍의 외부 전극은, 상기 2단부면에 있어서는 세라믹 함유량이 5wt％ 이상인 제1 금속층이 접하고, 상기 측면에 있어서는 세라믹 함유량이 5wt％ 미만인 제2 금속층이 접하고 있는 것을 특징으로 한다.

Description

적층 세라믹 콘덴서 및 그 제조 방법{MULTILAYER CERAMIC CAPACITOR AND MANUFACTURING METHOD OF MULTILAYER CERAMIC CAPACITOR}
본 발명은 적층 세라믹 콘덴서 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서의 기판에의 실장 후, 기판의 휨에 기인하는 응력 등에 의해, 적층 세라믹 콘덴서에 크랙이 발생하는 경우가 있다. 이 크랙을 억제하는 기술이 개시되어 있다(예를 들어, 특허문헌 1 참조). 특허문헌 1에서는, 유리 성분 함유량이 상이한 2개 금속 소결층을 외부 전극에 사용하고 있다.
일본 특허 공개 제2015-43424호 공보
그러나, 상기 기술에서는, 유리 성분의 함유량이 특정되어 있지 않기 때문에, 크랙의 발생을 충분히 억제할 수 없을 우려가 있다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 크랙의 발생을 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 적층 세라믹 콘덴서는, 세라믹을 주성분으로 하는 유전체층과, 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되고, 대략 직육면체 형상을 갖는 적층 칩과, 상기 대향하는 2단부면으로부터 상기 적층 칩의 적어도 어느 하나의 측면에 걸쳐 형성된 1쌍의 외부 전극을 구비하고, 상기 1쌍의 외부 전극은, 상기 2단부면에 있어서는 세라믹 함유량이 5wt％ 이상인 제1 금속층이 접하고, 상기 측면에 있어서는 세라믹 함유량이 5wt％ 미만인 제2 금속층이 접하고 있는 것을 특징으로 한다.
상기 적층 세라믹 콘덴서에 있어서, 상기 제1 금속층 및 상기 제2 금속층이 함유하는 세라믹은 유리 성분으로 해도 된다.
상기 적층 세라믹 콘덴서에 있어서, 상기 제1 금속층 및 상기 제2 금속층이 함유하는 세라믹은, 상기 유전체층이 주성분으로 하는 세라믹으로 해도 된다.
본 발명에 따른 적층 세라믹 콘덴서의 제조 방법은, 세라믹 유전체층 그린 시트와, 내부 전극 형성용 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극 형성용 도전 페이스트를 교대로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고, 상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고, 상기 2단부면에 접하도록, 유리 성분을 함유하는 제1 금속 페이스트를 배치하고, 상기 제1 금속 페이스트에 접하고, 또한 상기 적층 칩의 적어도 어느 하나의 측면에 접하도록, 상기 제1 금속 페이스트보다도 유리 성분이 적은 제2 금속 페이스트를 배치하고, 상기 제1 금속 페이스트 및 상기 제2 금속 페이스트를 베이킹함으로써, 유리 함유량이 5wt％ 이상이며 상기 2단부면에 접하는 제1 금속층과, 유리 함유량이 5wt％ 미만이며 상기 측면에 접하는 제2 금속층을 형성하는 것을 특징으로 한다.
본 발명에 따른 적층 세라믹 콘덴서의 제조 방법은, 세라믹 유전체층 그린 시트와, 내부 전극 형성용 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극 형성용 도전 페이스트를 교대로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고, 상기 2단부면에 접하도록, 세라믹 성분을 함유하는 제1 금속 페이스트를 배치하고, 상기 제1 금속 페이스트에 접하고, 또한 상기 세라믹 적층체의 적어도 어느 하나의 측면에 접하도록, 상기 제1 금속 페이스트보다도 세라믹 성분이 적은 제2 금속 페이스트를 배치하고, 얻어진 세라믹 적층체를 소성함으로써, 세라믹 함유량이 5wt％ 이상이며 상기 2단부면에 접하는 제1 금속층과, 세라믹 함유량이 5wt％ 미만이며 상기 측면에 접하는 제2 금속층을 형성하는 것을 특징으로 한다.
본 발명에 따르면, 크랙의 발생을 억제할 수 있다.
도 1은 적층 세라믹 콘덴서의 부분 단면 사시도.
도 2의 (a) 및 (b)는 비교 형태에 따른 외부 전극에 대하여 설명하기 위한 도면.
도 3의 (a) 및 (b)는 실시 형태에 따른 외부 전극에 대하여 설명하기 위한 도면.
도 4는 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면.
도 5는 적층 세라믹 콘덴서의 다른 제조 방법의 플로우를 예시하는 도면.
도 6은 실시예 및 비교예를 설명하는 도면.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
먼저, 적층 세라믹 콘덴서에 대하여 설명한다. 도 1은 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는 직육면체 형상을 갖는 적층 칩(10)과, 적층 칩(10)의 어느 하나의 대향하는 2단부면에 형성된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2단부면 이외의 4면을 측면이라 칭한다. 외부 전극(20a, 20b)은, 4개의 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은, 4개의 측면에 있어서 서로 이격되어 있다.
적층 칩(10)은 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 비금속 재료를 포함하는 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단연은, 적층 칩(10)의 외부 전극(20a)이 형성된 단부면과, 외부 전극(20b)이 형성된 단부면에, 교대로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은 외부 전극(20a)과 외부 전극(20b)에, 교대로 도통하고 있다. 그 결과, 적층 세라믹 콘덴서(100)는 복수의 유전체층(11)이 내부 전극층(12)을 개재하여 적층된 구성을 갖는다. 또한, 적층 칩(10)에 있어서, 4개의 측면 중, 유전체층(11)과 내부 전극층(12)의 적층 방향(이하, 적층 방향이라 칭함)의 상면과 하면에 대응하는 2측면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 재료는 유전체층(11)과 동일하다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.2㎜, 폭 0.1㎜, 높이 0.3㎜이고, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜이며, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜이고, 또는 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이며, 또는 길이 4.5㎜, 폭 3.2㎜, 높이 2.5㎜이지만, 이들 사이즈에 한정되는 것은 아니다.
내부 전극층(12)은 Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 유전체층(11)은 일반식 ABO3로 나타내어지는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 화학 양론 조성으로부터 벗어난(비화학 양론적 조성) ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1-x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.
여기서, 비교 형태에 따른 외부 전극(200)에 대하여 설명한다. 도 2의 (a)는 외부 전극(200)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 2의 (a)에서는 단면을 나타내는 해치를 생략하고 있다. 도 2의 (a)에서 예시한 바와 같이, 외부 전극(200)은 하지층(21) 상에 Cu 도금층(22), 도전성 수지층(23), Ni 도금층(24) 및 Sn 도금층(25)이 형성된 구조를 갖는다. 하지층(21), Cu 도금층(22), 도전성 수지층(23), Ni 도금층(24) 및 Sn 도금층(25)은 적층 칩(10)의 양단부면으로부터 4개의 측면으로 연장되어 있다.
하지층(21)은 Cu, Ni, Al(알루미늄), Zn(아연) 등의 금속을 주성분으로 하며, 하지층(21)의 치밀화를 위한 유리 성분이나, 하지층(21)의 소결성을 제어하기 위한 공재가 포함되어 있다. 이들 세라믹 성분이 많이 포함되는 하지층(21)은 세라믹 재료를 주성분으로 하는 커버층(13)과 양호한 밀착성을 갖는다. 도전성 수지층(23)은 Ag 등의 금속 필러를 포함하는 수지층이다. 도전성 수지층(23)은 유연하기 때문에, 적층 세라믹 콘덴서(100)가 실장되는 기판의 휨에 의해 발생하는 응력을 완화한다.
그러나, 도전성 수지층(23)은 코팅 등에 의해 형성되기 때문에, 두꺼워지는 경향이 있다. 따라서, 도전성 수지층(23)을 하지층(21)과 도금층 사이에 끼워 넣는 구조에서는, 적층 세라믹 콘덴서(100)의 소형 대용량화에 불리해진다. 특히, 저배품에서는, 적층 칩(10)의 측면 부분의 외부 전극(20a, 20b)의 두께의 영향이 커진다. 또한, 도전성 수지층(23)에는 Ag 등의 고가의 금속이 사용되기 때문에, 비용이 든다. 따라서, 도전성 수지층(23)을 포함하지 않는 외부 전극(200a)에 대하여 검토한다.
도 2의 (b)에서 예시한 바와 같이, 적층 세라믹 콘덴서를 기판 상에 실장하는 경우, 적층 칩(10)의 양단부면 및 어느 하나의 측면의 외부 전극(200a)이 땜납(50)에 의해 실장되게 된다. 이 경우, 기판에 휨이 발생한 경우에, 당해 휨에 기인하는 응력이 적층 칩(10)의 측면의 외부 전극(200a)에 전달된다. 그것에 의해, 도 2의 (b)의 파선으로 둘러싸인 영역에 응력이 발생한다. 그 결과, 적층 칩(10)에 크랙(60)이 발생하게 된다.
따라서, 본 실시 형태에 있어서는, 도 3의 (a)에서 예시한 바와 같이, 외부 전극(20a, 20b)은, 적층 칩(10)의 단부면에 있어서는, 하지층(21) 상에 Cu 도금층(22), Ni 도금층(24) 및 Sn 도금층(25)이 형성된 구조를 갖는다. 또한, 도 3의 (a)에서는, 외부 전극(20b)에 대하여 예시하고 있지만, 외부 전극(20a)도 마찬가지의 구조를 갖는다.
하지층(21)에는, 하지층(21)의 치밀화를 위한 유리 성분이나, 하지층(21)의 소결성을 향상시키기 위한 공재 등이 포함된다. 유리 성분은, Ba, Sr, Ca, Zn, Al, Si(규소), B(붕소) 등의 산화물이다. 공재는, 세라믹 성분이며, 예를 들어 유전체층(11)이 주성분으로 하는 세라믹 성분이다. 하지층(21)은 5wt％ 이상의 유리 성분 또는 5wt％ 이상의 공재를 포함하고 있다. 하지층(21)은 적층 칩(10)의 단부면에는 형성되어 있지만, 적층 칩(10)의 측면까지는 연장되어 있지 않다. 적층 칩(10)의 단부면에 있어서의 하지층(21)으로부터 적층 칩(10)의 4개의 측면에 걸쳐 금속층(26)이 형성되어 있다. 금속층(26)은 90wt％ 이상의 금속을 포함하는 층이며, 5wt％ 미만의 유리 성분 또는 5wt％ 미만의 공재를 포함하고 있다. 또는, 금속층(26)은 유리 성분도 공재도 포함하고 있지 않다. 또한, Cu 도금층(22), Ni 도금층(24) 및 Sn 도금층(25)은 적층 칩(10)의 단부면으로부터, 금속층(26)이 연장되는 측면에 걸쳐 연장되어 있어도 된다.
세라믹 성분을 많이 포함하는 하지층(21)과, 세라믹 재료를 주성분으로 하는 유전체층(11)의 밀착성은 양호해진다. 따라서, 적층 칩(10)의 양단부면에 있어서는 외부 전극(20a, 20b)과 적층 칩(10)의 양호한 밀착성이 얻어진다. 한편, 금속층(26)에 있어서의 세라믹 함유량은 적기 때문에, 금속층(26)과 커버층(13)의 밀착성이 충분히 얻어지지 않는다. 즉, 적층 칩(10)의 측면 부분에 있어서는, 외부 전극(20a, 20b)은, 적층 칩(10)으로부터 박리되기 쉽게 되어 있다. 그것에 의해, 도 3의 (b)에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)가 실장되는 기판에 휨이 발생하여 응력이 적층 칩(10)의 측면에 전달되면, 금속층(26)이 적층 칩(10)으로부터 박리된다. 이 경우, 기판으로부터의 응력이 적층 칩(10)에 전달되는 것이 억제되기 때문에, 적층 세라믹 콘덴서(100)의 크랙이 억제되게 된다. 또한, 적층 칩(10)의 단부면에 있어서는 외부 전극(20a, 20b)의 박리는 억제되기 때문에, 외부 전극(20a, 20b)과 내부 전극층(12)의 접속은 유지된다.
박리 용이성의 관점에서, 금속층(26)의 유리 성분, 공재 등의 세라믹 함유량은 적은 것이 바람직하다. 예를 들어, 금속층(26)의 세라믹 함유량은 2wt％ 이하인 것이 바람직하다.
또한, 적층 칩(10)의 실장면으로서 기능하는 측면의 적어도 일부의 외부 전극(20a, 20b)이 금속층(26)으로 되어 있으면, 기판으로부터의 응력이 완화된다. 따라서, 적층 칩(10)의 실장면으로서 기능하는 측면의 외부 전극(20a, 20b)은, 일부가 금속층(26)으로 되어 있으면 된다.
또한, 하지층(21)이 커버층(13)의 단부면과 접하는 부분 대신에, 금속층(26)이 커버층(13)의 단부면과 접하도록 형성되어 있어도 된다. 이 구성에 있어서도, 외부 전극(20a, 20b)과 내부 전극층(12)의 접속은 유지되게 된다.
계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 4는 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정)
먼저, 유전체층(11)의 주성분인 세라믹 재료의 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Dy(디스프로슘), Tm(툴륨), Ho(홀뮴), Tb(테르븀), Yb(이테르븀), Sm(사마륨), Eu(유로븀), Gd(가돌리늄) 및 Er(에르븀))의 산화물, 및, Co(코발트), Ni, Li(리튬), B, Na(나트륨), K(칼륨) 및 Si의 산화물 혹은 유리를 들 수 있다. 예를 들어, 먼저, 세라믹 재료의 분말에 첨가 화합물을 포함하는 화합물을 혼합하여 하소를 행한다. 계속해서, 얻어진 세라믹 재료의 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄하여 세라믹 재료의 분말을 제조한다.
(적층 공정)
다음에, 얻어진 세라믹 재료의 분말에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 프탈산디옥틸(DOP) 등의 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 0.8㎛ 이하의 띠 형상의 유전체 그린 시트를 도공하여 건조시킨다.
다음에, 유전체 그린 시트의 표면에, 내부 전극 형성용 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층(12)의 패턴을 배치한다. 내부 전극층 형성용 도전 페이스트는, 내부 전극층(12)의 주성분 금속의 분말과, 바인더와, 용제와, 필요에 따라서 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 슬러리와 상이한 것을 사용하는 것이 바람직하다. 또한, 내부 전극 형성용 도전 페이스트에는, 공재로서, 유전체층(11)의 주성분인 세라믹 재료를 분산시켜도 된다.
다음에, 내부 전극층 패턴이 인쇄된 유전체 그린 시트를 소정의 크기로 펀칭하고, 펀칭된 유전체 그린 시트를, 기재를 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 교대로 되도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양단부면에 단연이 교대로 노출되어 극성이 상이한 한 쌍의 외부 전극에 교대로 인출되도록, 소정 층수(예를 들어 200∼500층)만큼 적층한다. 적층한 패턴 형성 시트의 상하에 커버층(13)으로 되는 커버 시트를 압착시키고, 소정 칩 치수(예를 들어 1.0㎜×0.5㎜)로 커트한다. 이에 의해, 대략 직육면체 형상의 세라믹 적층체가 얻어진다.
(소성 공정)
이와 같이 하여 얻어진 세라믹 적층체를, 250∼500℃의 N2 분위기 중에서 탈바인더한 후에, 환원 분위기 중에서 1100∼1300℃에서 10분∼2시간 소성함으로써, 유전체 그린 시트를 구성하는 각 화합물이 소결하여 입성장한다. 이와 같이 하여, 내부에 소결체를 포함하는 유전체층(11)과 내부 전극층(12)이 교대로 적층되어 이루어지는 적층 칩(10)과, 적층 방향 상하의 최외층으로서 형성되는 커버층(13)을 갖는 적층 세라믹 콘덴서(100)가 얻어진다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에서 600℃∼1000℃에서 재산화 처리를 행해도 된다.
(외부 전극 형성 공정)
다음에, 적층 칩(10)에 외부 전극(20a, 20b)을 형성한다. 외부 전극(20a, 20b)을 형성하는 방법에는, 적층 칩(10)의 소성 후에 하지층(21)을 베이킹하는 방법과, 적층 칩(10)의 소성 시에 하지층(21)을 동시에 소성하는 방법이 있다. 먼저, 적층 칩(10)의 소성 후의 하지층(21)을 베이킹하는 방법에 대하여 설명한다.
금속 필러, 유리 프릿, 바인더 및 용제를 포함하는 금속 페이스트 A를 적층 칩(10)의 양단부면에 도포하고, 건조시킨다. 유리 프릿의 혼합량은, 예를 들어 5부 이상이다. 다음에, 금속 필러, 바인더 및 용제를 포함하는 금속 페이스트 B를 금속 페이스트 A 상으로부터, 적층 칩(10)의 각 측면에 걸쳐 도포하고, 건조시킨다. 금속 페이스트 B에는 유리 프릿이 포함되어 있지 않다. 또한, 금속 페이스트 B의 소결은 지연되기 때문에, 금속 필러의 입경을 작게 하거나 하는 등, 소결성을 조정하는 것이 바람직하다. 그 후, 금속 페이스트 A 및 금속 페이스트 B를 베이킹한다. 그것에 의해, 하지층(21) 및 금속층(26)이 형성된다. 또한, 바인더 및 용제는 베이킹에 의해 휘발된다. 그 후, 도금에 의해, Cu 도금층(22), Ni 도금층(24) 및 Sn 도금층(25)을 하지층(21) 상에 형성한다. 이 방법의 금속 필러에는, Cu 등이 적합하다. 또한, 베이킹은 700℃∼900℃에서 약 3분∼30분, 특히 760℃∼840℃에서 5분∼15분 행하는 것이 바람직하다. 또한, 이 경우의 소성 조건에 따라, 금속 페이스트 A에 포함시킨 유리나 공재(투입량)와 완성품으로부터 검출되는 양에 차이가 발생할 수 있다. 예를 들어, 유리의 투입량이 10부에 대하여, 베이킹한 후에는 5wt％∼9wt％로 될 수 있다. 이것은, 적층 칩(10)에의 유리나 공재 중의 성분의 확산 등에 의한다.
이 방법에서는, 적층 칩(10)의 측면에 있어서의 유리량이 저감된다. 그것에 의해, 복수의 적층 세라믹 콘덴서가 접하고 있어도, 양자의 융착이 억제된다. 또한, 금속 페이스트 B의 도포 시에, 금속 페이스트 A가 금속 페이스트 B의 용제를 흡수함으로써, 금속 페이스트 B의 점도가 높아진다. 그것에 의해, 적층 칩(10)의 각부의 금속층(26)을 두껍게 할 수 있다.
다음에, 적층 칩(10)의 소성 시에 하지층(21)을 동시에 소성하는 방법에 대하여 설명한다. 이 경우, 도 5에서 예시한 바와 같이, 적층 공정에서 얻어진 세라믹 적층체를, 250∼500℃의 N2 분위기 중에서 탈바인더한 후에, 세라믹 적층체의 양단부면에, 금속 필러, 공재, 바인더 및 용제를 포함하는 금속 페이스트 A를 도포하고, 건조시킨다. 다음에, 금속 필러, 바인더 및 용제를 포함하는 금속 페이스트 B를 금속 페이스트 A 상으로부터, 세라믹 적층체의 각 측면에 걸쳐 도포하고, 건조시킨다. 금속 페이스트 B에는 공재가 포함되어 있지 않다. 또한, 금속 페이스트 B의 소결은 빨라지기 때문에, 금속 필러의 입경을 크게 하거나 하는 등, 소결성을 조정하는 것이 바람직하다. 그 후, 금속 페이스트 A 및 금속 페이스트 B를 세라믹 적층체와 동시에 소성한다. 소성의 조건은, 예를 들어 상술한 소성 공정에서 예시되어 있다. 그 후, N2 가스 분위기 중에서 600℃∼1000℃에서 재산화 처리를 행해도 된다. 그 후, 도금에 의해, Cu 도금층(22), Ni 도금층(24) 및 Sn 도금층(25)을 하지층(21) 상에 형성한다. 이 방법의 금속 필러에는 Ni 등이 적합하다.
본 실시 형태에 따른 제조 방법에 의하면, 세라믹 성분을 5wt％ 이상 포함하는 하지층(21)과, 세라믹 성분이 5wt％ 미만인 금속층(26)이 형성된다. 세라믹 성분을 많이 포함하는 하지층(21)과, 세라믹 재료를 주성분으로 하는 유전체층(11)의 밀착성은 양호해진다. 따라서, 적층 칩(10)의 양단부면에 있어서는 외부 전극(20a, 20b)과 적층 칩(10)의 양호한 밀착성이 얻어진다. 한편, 금속층(26)에 있어서의 세라믹 함유량은 적기 때문에, 금속층(26)과 커버층(13)의 밀착성이 충분히 얻어지지 않는다. 즉, 적층 칩(10)의 측면 부분에 있어서는, 외부 전극(20a, 20b)은, 적층 칩(10)으로부터 박리되기 쉽게 되어 있다. 그것에 의해, 적층 세라믹 콘덴서(100)가 실장되는 기판에 휨이 발생하여 응력이 적층 칩(10)의 측면에 전달되면, 금속층(26)이 적층 칩(10)으로부터 박리된다. 이 경우, 기판으로부터의 응력이 적층 칩(10)에 전달되는 것이 억제되기 때문에, 적층 세라믹 콘덴서(100)의 크랙이 억제되게 된다. 또한, 적층 칩(10)의 단부면에 있어서는 외부 전극(20a, 20b)의 박리는 억제되기 때문에, 외부 전극(20a, 20b)과 내부 전극층(12)의 접속은 유지된다.
또한, 본 실시 형태에 있어서는, 하지층(21)이, 적층 칩(10)의 2단부면에 접하고 세라믹 함유량이 5wt％ 이상인 제1 금속층의 일례이다. 금속층(26)이, 적층 칩(10)의 측면에 접하고 세라믹 함유량이 5wt％ 미만인 제2 금속층의 일례이다.
[실시예]
이하, 실시 형태에 따른 적층 세라믹 콘덴서를 제작하고, 특성에 대하여 조사하였다.
(실시예 1)
외부 전극을 형성하지 않고 소성한 적층 칩(10)을 준비한다. 적층 칩(10)은 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이고, 10㎌의 용량을 갖는다. 도 6에서 예시한 바와 같이, Cu 필러, 유리 프릿, 바인더 및 용제를 포함하는 금속 페이스트 A를 적층 칩(10)의 양단부면에 도포하고, 건조시켰다. 다음에, Cu 필러, 바인더 및 용제를 포함하는 금속 페이스트 B를 금속 페이스트 A 상으로부터, 적층 칩(10)의 각 측면에 걸쳐 도포하고, 건조시켰다. 금속 페이스트 B에는 유리 프릿이 포함되어 있지 않다. 유리 프릿을 포함하지 않는 금속 페이스트 B는 소결이 지연되므로, Cu 필러의 입경을 예를 들어 1/10∼1/2 정도로 작게 하여, 소결성을 조정하였다. 유리 프릿의 혼합량, 바인더의 재료 및 용제의 재료에 대해서는 표 1에 나타낸다.
Figure pat00001
그 후, 금속 페이스트 A 및 금속 페이스트 B를 베이킹하였다. 그것에 의해, 하지층(21) 및 금속층(26)이 형성되었다. 또한, 바인더 및 용제는, 베이킹에 의해 휘발하였다. 그 후, 도금에 의해, Cu 도금층(22), Ni 도금층(24) 및 Sn 도금층(25)을 하지층(21) 상에 형성하였다. 실시예 1에 따른 샘플을 1만개 제작하였다.
비교예 1에서는, 금속 페이스트 B에서의 도포 건조를 실시하지 않고, 금속 페이스트 A를, 적층 칩(10)의 양단부면으로부터 각 측면에 걸쳐 도포하여 건조시켰다. 그 밖의 조건은, 실시예 1과 마찬가지이다. 비교예 1에 따른 샘플을 1만개 제작하였다.
실시예 1 및 비교예 1의 각각에 대하여, 1만개 중 10개에 대하여 휨 시험(압입량은 10㎜)을 행하고, 그 후의 크랙 발생률을 조사하였다. 휨 시험의 결과를 표 2에 나타낸다. 비교예 1에서는 크랙이 발생하였다. 이에 반해, 실시예 1에서는, 크랙의 발생을 0/10으로 억제할 수 있었다. 이것은, 휨에 기인하는 응력이 외부 전극(20a, 20b)에 전달될 때에, 금속층(26)이 박리되었기 때문이라고 생각된다.
Figure pat00002
또한, 제품 융착률 및 적층 칩(10)의 각부의 금속층(26)의 평균의 두께를 조사하였다. 결과를 표 3 및 표 4에 나타낸다. 표 3에 나타내는 바와 같이, 실시예 1에서는, 융착률이 저감되었다. 이것은, 적층 칩(10)의 측면에 있어서의 유리량이 저감되었기 때문이라고 생각된다. 표 4에 나타내는 바와 같이, 실시예 1에서는, 각부의 두께가 커졌다. 이것은, 금속 페이스트 B의 도포 시에, 금속 페이스트 A가 금속 페이스트 B의 용제를 흡수함으로써, 금속 페이스트 B의 점도가 높아졌기 때문이라고 생각된다.
Figure pat00003
Figure pat00004
(실시예 2)
소성 전의 적층 칩(10)(적층체)을 준비한다. 적층체는, 적층 칩(10)으로 된 경우에 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이며, 10㎌의 용량을 갖도록 되는 것이다. Ni 필러, 공재, 바인더 및 용제를 포함하는 금속 페이스트 C를 적층체의 양단부면에 도포하고, 건조시켰다. 다음에, Ni 필러, 바인더 및 용제를 포함하는 금속 페이스트 D를 금속 페이스트 C 상으로부터, 적층체의 각 측면에 걸쳐 도포하고, 건조시켰다. 금속 페이스트 D에는 공재가 포함되어 있지 않다. 또한, 금속 페이스트 D의 소결은 빨라지기 때문에, Ni 필러의 입경을 예를 들어 2∼5배 정도로 크게 하거나 하는 등, 소결성을 조정하였다. 공재의 혼합량, 바인더의 재료 및 용제의 재료에 대해서는 표 5에 나타낸다.
Figure pat00005
그 후, 금속 페이스트 C 및 금속 페이스트 D를 적층체와 동시에 소성하였다. 그 후, 도금에 의해, Cu 도금층(22), Ni 도금층(24) 및 Sn 도금층(25)을 하지층(21) 상에 형성하였다. 실시예 2에 따른 샘플을 1만개 제작하였다.
비교예 2에서는, 금속 페이스트 D에서의 도포 건조를 실시하지 않고, 금속 페이스트 C를, 적층체의 양단부면으로부터 각 측면에 걸쳐 도포하여 건조시켰다. 그 밖의 조건은 실시예 2와 마찬가지이다. 비교예 2에 따른 샘플을 1만개 제작하였다.
실시예 2 및 비교예 2의 각각에 대하여, 1만개 중 10개에 대하여 휨 시험(압입량은 10㎜)을 행하고, 그 후의 크랙 발생률을 조사하였다. 표 6에 결과를 나타낸다. 비교예 2에서는 크랙이 발생하였다. 이에 반해, 실시예 2에서는, 크랙의 발생을 0/10으로 억제할 수 있었다. 이것은, 휨에 기인하는 응력이 외부 전극(20a, 20b)에 전달될 때에, 금속층(26)이 박리되었기 때문이라고 생각된다.
Figure pat00006
이상, 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형ㆍ변경이 가능하다.
10 : 적층 칩
11 : 유전체층
12 : 내부 전극층
20a, 20b : 외부 전극
21 : 하지층
22 : Cu 도금층
23 : 도전성 수지층
24 : Ni 도금층
25 : Sn 도금층
100 : 적층 세라믹 콘덴서

Claims (5)

  1. 세라믹을 주성분으로 하는 유전체층과, 내부 전극층이 교대로 적층되고, 적층된 복수의 상기 내부 전극층이 교대로 대향하는 2단부면에 노출되도록 형성되며, 대략 직육면체 형상을 갖는 적층 칩과,
    상기 대향하는 2단부면으로부터 상기 적층 칩의 적어도 어느 하나의 측면에 걸쳐 형성된 1쌍의 외부 전극
    을 구비하고,
    상기 1쌍의 외부 전극은, 상기 2단부면에 있어서는 세라믹 함유량이 5wt％ 이상인 제1 금속층이 접하고, 상기 측면에 있어서는 세라믹 함유량이 5wt％ 미만인 제2 금속층이 접하고 있는 것을 특징으로 하는 적층 세라믹 콘덴서.
  2. 제1항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층이 함유하는 세라믹은, 유리 성분인 것을 특징으로 하는 적층 세라믹 콘덴서.
  3. 제1항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층이 함유하는 세라믹은, 상기 유전체층이 주성분으로 하는 세라믹인 것을 특징으로 하는 적층 세라믹 콘덴서.
  4. 세라믹 유전체층 그린 시트와, 내부 전극 형성용 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극 형성용 도전 페이스트를 교대로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고,
    상기 세라믹 적층체를 소성함으로써 적층 칩을 형성하고,
    상기 2단부면에 접하도록, 유리 성분을 함유하는 제1 금속 페이스트를 배치하고,
    상기 제1 금속 페이스트에 접하고, 또한 상기 적층 칩의 적어도 어느 하나의 측면에 접하도록, 상기 제1 금속 페이스트보다도 유리 성분이 적은 제2 금속 페이스트를 배치하고,
    상기 제1 금속 페이스트 및 상기 제2 금속 페이스트를 베이킹함으로써, 유리 함유량이 5wt％ 이상이며 상기 2단부면에 접하는 제1 금속층과, 유리 함유량이 5wt％ 미만이며 상기 측면에 접하는 제2 금속층을 형성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
  5. 세라믹 유전체층 그린 시트와, 내부 전극 형성용 도전 페이스트를 교대로 적층하고, 적층된 복수의 내부 전극 형성용 도전 페이스트를 교대로 대향하는 2단부면에 노출시킴으로써, 대략 직육면체 형상의 세라믹 적층체를 형성하고,
    상기 2단부면에 접하도록, 세라믹 성분을 함유하는 제1 금속 페이스트를 배치하고,
    상기 제1 금속 페이스트에 접하고, 또한 상기 세라믹 적층체의 적어도 어느 하나의 측면에 접하도록, 상기 제1 금속 페이스트보다도 세라믹 성분이 적은 제2 금속 페이스트를 배치하고,
    얻어진 세라믹 적층체를 소성함으로써, 세라믹 함유량이 5wt％ 이상이며 상기 2단부면에 접하는 제1 금속층과, 세라믹 함유량이 5wt％ 미만이며 상기 측면에 접하는 제2 금속층을 형성하는 것을 특징으로 하는 적층 세라믹 콘덴서의 제조 방법.
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