KR20190054928A - 세라믹 전자 부품 및 그 제조 방법 - Google Patents
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Abstract
높은 내습성을 실현할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다. 내부에 도전성 금속층을 갖고, 대향하는 2개의 단부면에 상기 도전성 금속층의 일부가 인출된 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 대향하는 2개의 단부면으로부터 상기 세라믹 본체의 적어도 어느 것의 측면에 걸쳐 형성되며, 상기 측면 상의 측단부간의 간격이 중앙부간의 간격보다도 짧은 1쌍의 외부 전극을 구비하는 세라믹 전자 부품이다.
Description
본 발명은 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품에 있어서, 내열충격성의 향상이나, 정전 용량의 변동의 저감을 목적으로 하여, 외부 전극의 형상을 제어하는 기술이 개시되어 있다(예를 들어, 특허문헌 1 및 2 참조).
그러나, 외부 전극을 특허문헌 1 및 2에서 개시되는 형상으로 하면, 높은 내습성을 실현할 수 없을 우려가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 높은 내습성을 실현할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 관한 세라믹 전자 부품은, 내부에 도전성 금속층을 갖고, 대향하는 2개의 단부면에 상기 도전성 금속층의 일부가 인출된 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 대향하는 2개의 단부면으로부터 상기 세라믹 본체의 적어도 어느 것의 측면에 걸쳐 형성되며, 상기 측면 상의 측단부간의 간격이 중앙부간의 간격보다도 짧은 1쌍의 외부 전극을 구비하는 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 2개의 단부면의 간격은 1㎜ 이하로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 1쌍의 외부 전극은, 상기 세라믹 본체의 코너부 상의 두께가 1㎛ 이상인 것으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 1쌍의 외부 전극은, 상기 측면 상의 두께가 10㎛ 이하인 것으로 해도 된다.
본 발명에 관한 세라믹 전자 부품의 제조 방법은, 내부에 도전성 금속층을 갖고, 대향하는 2개의 단부면에 상기 도전성 금속층의 일부가 인출된 대략 직육면체 형상을 갖는 세라믹 본체에 있어서, 상기 대향하는 2개의 단부면으로부터 상기 세라믹 본체의 적어도 어느 것의 측면에 걸쳐, 상기 측면 상의 측단부간의 간격이 중앙부간의 간격보다도 짧은 1쌍의 외부 전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 제조 방법에 있어서, 상기 외부 전극을 형성하는 공정은, 상기 세라믹 본체의 표면을 개질하는 공정과, 개질된 상기 세라믹 본체를 도전성 금속 페이스트에 침지함으로써 상기 도전성 금속 페이스트를 도포하고, 베이킹함으로써 하지층을 형성하는 공정과, 상기 하지층 상에 도금층을 형성하는 공정을 포함해도 된다.
상기 제조 방법에 있어서, 상기 개질하는 공정은, 상기 세라믹 본체의 표면의 물에 대한 접촉각을 100° 이상으로 하는 공정을 포함해도 된다.
본 발명에 따르면, 높은 내습성을 실현할 수 있다.
도 1은 적층 세라믹 콘덴서의 부분 단면 사시도.
도 2는 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도.
도 3은 외부 전극의 형상의 일례를 도시하는 도면.
도 4는 실시 형태에 관한 적층 세라믹 콘덴서의 외부 전극의 형상의 일례를 도시하는 도면.
도 5는 실시 형태에 관한 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면.
도 6은 도전성 금속 페이스트의 도포 공정에 대하여 설명하는 도면.
도 7은 하지층의 각 부에 있어서의 치수를 도시하는 도면.
도 2는 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도.
도 3은 외부 전극의 형상의 일례를 도시하는 도면.
도 4는 실시 형태에 관한 적층 세라믹 콘덴서의 외부 전극의 형상의 일례를 도시하는 도면.
도 5는 실시 형태에 관한 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면.
도 6은 도전성 금속 페이스트의 도포 공정에 대하여 설명하는 도면.
도 7은 하지층의 각 부에 있어서의 치수를 도시하는 도면.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
먼저, 적층 세라믹 콘덴서에 대하여 설명한다. 도 1은 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 직육면체 형상을 갖는 적층 칩(세라믹 본체)(10)과, 적층 칩(10)의 어느 것의 대향하는 2단부면에 형성된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2단부면 이외의 4면을 측면이라 칭한다. 외부 전극(20a, 20b)은, 4개의 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은, 4개의 측면에 있어서 서로 이격되어 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 비금속 재료를 포함하는 내부 전극층(12)이 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단연은, 적층 칩(10)의 외부 전극(20a)이 형성된 단부면과, 외부 전극(20b)이 형성된 단부면에, 교대로 노출되어 있다. 그것에 의해, 각 내부 전극층(12)은 외부 전극(20a)과 외부 전극(20b)에, 교대로 도통하고 있다. 그 결과, 적층 세라믹 콘덴서(100)는 복수의 유전체층(11)이 내부 전극층(12)을 개재하여 적층된 구성을 갖는다. 또한, 적층 칩(10)에 있어서, 4개의 측면 중, 유전체층(11)과 내부 전극층(12)의 적층 방향(이하, 적층 방향이라 칭함)의 상면과 하면에 대응하는 2측면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 주성분 재료는, 유전체층(11)의 주성분 재료와 동일하다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.2㎜, 폭 0.125㎜, 높이 0.125㎜이고, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜이며, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜이고, 또는 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이며, 또는 길이 4.5㎜, 폭 3.2㎜, 높이 2.5㎜이지만, 이들 사이즈에 한정되는 것은 아니다.
내부 전극층(12)은 Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)으로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 유전체층(11)은 일반식 ABO3로 표시되는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 비화학 양론 조성의 ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1-x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.
도 2는 외부 전극(20b)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 2에서는 단면을 나타내는 해치를 생략하였다. 적층 칩(10)의 표면에 있어서는, 주로 세라믹 재료가 노출되어 있다. 따라서, 적층 칩(10)의 표면에 하지층 없이 도금층을 형성하는 것은 곤란하다. 따라서, 도 2에서 예시한 바와 같이, 외부 전극(20b)은, 적층 칩(10)의 표면에 형성된 하지층(21) 상에, 도금층(22)이 형성된 구조를 갖는다.
하지층(21)은 Cu, Ni, Al(알루미늄), Zn(아연) 등의 금속, 또는 이들 2 이상의 합금(예를 들어, Cu와 Ni의 합금)을 주성분으로 하고, 하지층(21)의 치밀화를 위한 유리 성분, 하지층(21)의 소결성을 제어하기 위한 공재 등의 세라믹을 포함하고 있다. 유리 성분은, Ba(바륨), Sr(스트론튬), Ca(칼슘), Zn, Al, Si(규소), B(붕소) 등의 산화물이다. 공재는, 예를 들어 유전체층(11)의 주성분과 동일한 재료를 주성분으로 하는 세라믹 성분이다.
도금층(22)은 Cu, Ni, Al, Zn, Sn 등의 금속 또는 이들 2 이상의 합금을 주성분으로 한다. 도금층(22)은 단일 금속 성분의 도금층이어도 되고, 서로 다른 금속 성분의 복수의 도금층이어도 된다. 하지층(21) 및 도금층(22)은, 적층 칩(10)의 양 단부면을 덮음과 함께, 4개의 측면 중 적어도 어느 것으로 연장되어 있다. 본 실시 형태에 있어서는, 하지층(21) 및 도금층(22)은, 적층 칩(10)의 양 단부면으로부터 4개의 측면으로 연장되어 있다. 또한, 도 2에서는, 외부 전극(20b)에 대하여 예시하고 있지만, 외부 전극(20a)도 마찬가지의 구조를 갖는다.
하지층(21)은, 예를 들어 딥 도포법에 의해, 소성 후의 적층 칩(10)의 2 단부면에 도전성 금속 페이스트를 도포하고, 베이킹함으로써 형성할 수 있다. 딥 도포법에 의해 도전성 금속 페이스트를 적층 칩(10)에 도포하는 경우, 소정의 전극 폭(E 치수)으로 되도록, 적층 칩(10)을 도전성 금속 페이스트에 침지시킨다. 여기서, 수분이나 플럭스는, 외부 전극(20a, 20b)이 가장 얇은, 적층 칩(10)의 코너부(에지부)로부터 삼입된다고 예측되기 때문에, 적층 칩(10)의 에지부에는 도전성 금속 페이스트를 두껍게 도포하는 것이 바람직하다. 그러나, 적층 칩(10)의 에지부에, 도전성 금속 페이스트를 두껍게 도포하는 것은 곤란하다. 또한, 도전성 금속 페이스트의 점성이나, 적층 칩(10) 표면의 습윤성 및 표면 장력 등에 기인하여, 도 3에 도시한 바와 같이 외부 전극(20a, 20b)의 측면 상의 측단부간의 간격 L1이 중앙부간의 간격 L2보다도 길어지면, 적층 세라믹 콘덴서(100)의 내습성이 저하될 우려가 있다. 도 3에 도시한 적층 세라믹 콘덴서(100')에서는, 적층 칩(10)의 에지부에 있어서의 외부 전극(20a, 20b)이 짧기 때문에, 예를 들어 내습 부하 시험을 행하면, 수용성의 플럭스가 에지부로부터 삼입되어, 내부 전극층(12)과 외부 전극(20a, 20b)의 접속 개소까지 도달하여, 절연 저항의 열화를 일으킬 우려가 있다. 특히, 2단부면의 간격이 1㎜ 이하이면, 외부 전극(20a)과 외부 전극(20b)의 최단 거리(간격 L2)를 충분히 확보하자고 함으로써, 간격 L1도 그것에 맞추어 커지기 때문에, 에지부에 있어서의 외부 전극(20a, 20b)의 길이를 충분히 확보하는 것이 곤란해져, 그 영향이 현저해진다. 또한, 에지부란, 적층 칩(10)의 코너에 있어서 곡률을 갖는 영역이다.
따라서, 본 실시 형태에 있어서는, 도 4에 도시한 바와 같이, 적층 칩(10)의 측면 상에 있어서의 외부 전극(20a, 20b)의 측단부간의 간격 L1이, 중앙부간의 간격 L2보다도 짧게 되어 있다. 이에 의해, 에지부에 있어서의 외부 전극(20a, 20b)을 길게 할 수 있기 때문에, 수분이나 플럭스가 내부 전극층(12)과 외부 전극(20a, 20b)의 접속 개소에 도달하는 것을 억제할 수 있어, 내습성을 향상시킬 수 있다. 외부 전극(20a, 20b)의 측단부와 중앙부(가장 단부면측에 가까운 부분)의 거리를 L3이라 하면, L3(=(L2-L1)/2)은 0㎛보다 큰 것이 바람직하다. 또한, 도 1에서는, 2개의 측면 상에 있어서 외부 전극(20a, 20b)의 측단부간의 간격 L1이 중앙부간의 간격 L2보다도 짧게 되어 있지만, 실제로는, 외부 전극(20a, 20b)이 연장되는 측면 상(본 실시 형태에서는 4개의 측면 상)에 있어서, 측단부간의 간격 L1이 중앙부간의 간격 L2보다도 짧아진다.
도 3에 도시한 적층 세라믹 콘덴서(100')에서는, 2단부면의 간격이 1㎜ 이하이면, 외부 전극(20a)과 외부 전극(20b)의 최단 거리(간격 L2)를 충분히 확보하자고 함으로써, 간격 L1도 그것에 맞추어 커지기 때문에, 에지부에 있어서의 외부 전극(20a, 20b)의 길이를 충분히 확보하는 것이 곤란해진다. 한편, 본 실시 형태에 따르면, 2단부면의 간격이 1㎜ 이하여도, 외부 전극(20a)과 외부 전극(20b)의 최단 거리(간격 L1)를 충분히 확보하면서, 에지부에 있어서의 외부 전극(20a, 20b)의 길이를 충분히 확보할 수 있어, 적층 세라믹 콘덴서(100)의 내습성을 향상시킬 수 있다. 따라서, 본 실시 형태는, 외부 전극(20a, 20b)이 형성된 2단부면의 간격이 1㎜ 이하인 경우에, 보다 효과가 높다.
또한, 본 실시 형태에 있어서, 에지부에 있어서의 외부 전극(20a, 20b)의 두께는 1㎛ 이상인 것이 바람직하다. 이에 의해, 수분이나 플럭스의 삼입을 억제하여, 적층 세라믹 콘덴서(100)의 내습성을 보다 향상시킬 수 있음과 함께, 외부 전극(20a, 20b)에 결함 또는 패임이 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태에 있어서, 적층 칩(10)의 측면에 있어서의 외부 전극(20a, 20b)의 두께는 10㎛ 이하인 것이 바람직하다. 이에 의해, 적층 세라믹 콘덴서(100)가 대형화되는 것을 억제할 수 있다.
상기와 같은 형상을 갖는 외부 전극(20a, 20b)의 하지층(21)은, 예를 들어 소성 후의 적층 칩(10)의 표면을 개질한 후, 적층 칩(10)의 2단부면에 도전성 금속 페이스트를 도포하고, 베이킹함으로써 형성할 수 있다.
계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 5는 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정)
먼저, 유전체층(11)의 주성분인 세라믹 재료의 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Sm(사마륨), Eu(유로퓸), Gd(가돌리늄), Tb(테르븀), Dy(디스프로슘), Ho(홀뮴), Er(에르븀), Tm(툴륨) 및 Yb(이테르븀))의 산화물, 및, Co(코발트), Ni, Li(리튬), B, Na(나트륨), K(칼륨) 및 Si의 산화물 혹은 유리를 들 수 있다. 예를 들어, 먼저, 세라믹 재료의 분말에 첨가 화합물을 포함하는 화합물을 혼합하여 하소를 행한다. 계속해서, 얻어진 세라믹 재료의 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄하여 세라믹 재료의 분말을 제조한다.
(적층 공정)
다음에, 얻어진 세라믹 재료의 분말에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 프탈산디옥틸(DOP) 등의 가소제를 첨가하여 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 상에 예를 들어 두께 0.8㎛ 이하의 띠상의 유전체 그린 시트를 도공하여 건조시킨다.
다음에, 유전체 그린 시트의 표면에, 내부 전극층 형성용 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층(12)의 패턴을 배치한다. 내부 전극층 형성용 도전 페이스트는, 내부 전극층(12)의 주성분 금속의 분말과, 바인더와, 용제와, 필요에 따라서 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 슬러리와 상이한 것을 사용하는 것이 바람직하다. 또한, 내부 전극층 형성용 도전 페이스트에는, 공재로서, 유전체층(11)의 주성분인 세라믹 재료를 분산시켜도 된다.
다음에, 내부 전극층 패턴이 인쇄된 유전체 그린 시트를 소정의 크기로 펀칭하고, 펀칭된 유전체 그린 시트를, 기재를 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 교대로 되도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양 단부면에 단연이 교대로 노출되어 극성이 상이한 한 쌍의 외부 전극에 교대로 인출되도록, 소정 층수(예를 들어 200 내지 500층)만큼 적층한다. 적층한 패턴 형성 시트의 상하에 커버층(13)으로 되는 커버 시트를 압착시키고, 소정 칩 치수(예를 들어 1.0㎜×0.5㎜)로 커트한다. 이에 의해, 대략 직육면체 형상의 세라믹 적층체가 얻어진다.
(소성 공정)
이와 같이 하여 얻어진 세라믹 적층체를, 250 내지 500℃의 N2 분위기 중에서 탈바인더한 후에, 환원 분위기 중에서 1100 내지 1300℃에서 10분 내지 2시간 소성함으로써, 유전체 그린 시트를 구성하는 각 화합물이 소결하여 입성장한다. 이와 같이 하여, 내부에 소결체를 포함하는 유전체층(11)과 내부 전극층(12)이 교대로 적층되어 이루어지는 적층 칩(10)과, 적층 방향 상하의 최외층으로서 형성되는 커버층(13)을 갖는 적층 세라믹 콘덴서(100)가 얻어진다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(표면 처리 공정)
다음에, 적층 칩(10)의 표면을 개질하여, 적층 칩(10)의 표면의 습윤성(물에 대한 접촉각)을 100° 이상으로 한다. 구체적으로는, 적층 칩(10)을, 원하는 농도로 건욕한 실리콘계 이형제 또는 불소계 이형제 등의 처리액에 침지시킨 후, 탈수, 열처리한다. 열처리 온도 및 열처리 시간은, 예를 들어 처리액이 실리콘계 이형제인 경우, 150℃ 및 30분이고, 처리액이 불소계 이형제인 경우 100℃ 및 5분이다. 적층 칩(10) 표면의 개질 전의 물에 대한 접촉각은, 일반적으로 50 내지 100°이지만, 상기 표면 처리 공정에 의해 물에 대한 접촉각이 100° 이상인 적층 칩(10)이 얻어진다. 예를 들어, 실리콘계 이형제에 의해 표면 처리를 행한 경우, 적층 칩(10) 표면의 물에 대한 접촉각은, 예를 들어 108°로 되고, 불소계 이형제에 의해 표면 처리를 행한 경우, 적층 칩(10) 표면의 물에 대한 접촉각은, 예를 들어 122°로 된다.
후술하는 외부 전극 형성 공정에서는, 적층 칩(10)을 도전성 금속 페이스트 중에 침지(딥)하여, 적층 칩(10)에 도전성 금속 페이스트를 도포한다. 이때, 도 6의 (b)에 도시한 바와 같이, 적층 칩(10)의 코너부에 먼저 도전성 금속 페이스트(해치로 나타냄)가 도포된다. 그 후, 도 6의 (c) 및 도 6의 (d)에 있어서 화살표 A1로 나타내는 바와 같이, 적층 칩(10)의 중앙부가 서서히 젖어 간다. 이때, 적층 칩(10) 표면에 대하여 도전성 금속 페이스트가 젖기 어려운 경우(적층 칩(10)의 물에 대한 접촉각이 큰 경우), 도전성 금속 페이스트가 충분히 젖어 올라갈 수 없다. 그 때문에, 적층 칩(10) 표면의 물에 대한 접촉각을 100° 이상으로 하면, 외부 전극(20a, 20b)의 측단부간의 간격 L1을 중앙부간의 간격 L2보다도 짧게 할 수 있다.
(외부 전극 형성 공정)
다음에, 적층 칩(10)에 외부 전극(20a, 20b)을 형성한다.
금속 필러, 유리 프릿, 바인더 및 용제를 포함하는 도전성 금속 페이스트에, 적층 칩(10)의 단부면을 침지한 후 끌어올림으로써, 적층 칩(10)의 양 단부면에 도전성 금속 페이스트를 도포하고, 건조시킨다. 이때, 도전성 금속 페이스트의 점도, 틱소비, 및 적층 칩(10)을 도전성 금속 페이스트에 침지하는 시간 중 적어도 하나를, 원하는 L3에 따라서 변경한다.
도전성 금속 페이스트의 점도를 크게 할수록, 거리 L3(=(L2-L1)/2 : 도 4 참조)을 크게 할 수 있다. 예를 들어, 도전성 금속 페이스트의 점도를 25[Paㆍs] 이상으로 할 수 있다. 도전성 금속 페이스트의 점도는, 60[Paㆍs] 이상이 보다 바람직하고, 100[Paㆍs] 이상이 더욱 바람직하다.
상술한 바와 같이, 적층 칩(10)에 도전성 금속 페이스트를 도포하는 경우, 적층 칩(10)의 코너부에 먼저 도전성 금속 페이스트가 도포되고(도 6의 (b) 참조), 그 후, 적층 칩(10)의 중앙부가 서서히 젖어 간다(도 6의 (c) 및 도 6의 (d) 참조). 이때, 도전성 금속 페이스트의 점도가 높아 젖어 올라가기 어려운 경우, 도전성 금속 페이스트가 충분히 젖어 올라갈 수 없다. 그 때문에, 도전성 금속 페이스트의 점도를 크게 할수록, 거리 L3을 크게 할 수 있다.
또한, 틱소비를 크게 할수록, 거리 L3(=(L2-L1)/2 : 도 4 참조)을 크게 할 수 있다. 예를 들어, 도전성 금속 페이스트의 점도가 60[Paㆍs]인 경우, 틱소비는 3.1 이상으로 할 수 있다. 틱소비는 5.4 이상이 보다 바람직하다.
상술한 바와 같이, 적층 칩(10)에 도전성 금속 페이스트를 도포하는 경우, 적층 칩(10)의 코너부에 먼저 도전성 금속 페이스트가 도포되고(도 6의 (b) 참조), 그 후, 적층 칩(10)의 중앙부가 서서히 젖어 간다(도 6의 (c) 및 도 6의 (d) 참조). 젖어 올라감은 전단 속도가 작기 때문에, 저전단 속도 영역의 점도가 높은, 즉, 틱소비가 높은 경우, 도전성 금속 페이스트가 충분히 젖어 올라갈 수 없다. 그 때문에, 틱소비를 크게 할수록, 거리 L3을 크게 할 수 있다.
또한, 적층 칩(10)의 도전성 금속 페이스트에의 침지 시간을 짧게 할수록, 거리 L3(=(L2-L1)/2 : 도 4 참조)을 크게 할 수 있다. 예를 들어, 도전성 금속 페이스트의 점도가 60[Paㆍs]인 경우, 적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도(침지 속도)를 250[㎛/sec] 이상으로 할 수 있다. 또한, 침지 속도는, 2000[㎛/sec] 이상이 보다 바람직하고, 10000[㎛/sec] 이상이 더욱 바람직하다.
상술한 바와 같이, 적층 칩(10)에 도전성 금속 페이스트를 도포하는 경우, 적층 칩(10)의 코너부에 먼저 도전성 금속 페이스트가 도포되고(도 6의 (b) 참조), 그 후, 적층 칩(10)의 중앙부가 서서히 젖어 간다(도 6의 (c) 및 도 6의 (d) 참조). 이때, 도전성 금속 페이스트가 젖어 올라가는 시간이 짧은, 즉, 적층 칩(10)의 도전성 금속 페이스트에의 침지 시간이 짧은 경우, 도전성 금속 페이스트가 충분히 젖어 올라갈 수 없다. 그 때문에, 적층 칩(10)의 도전성 금속 페이스트에의 침지 시간을 짧게 할수록, 거리 L3을 크게 할 수 있다.
그 후, 도전성 금속 페이스트를 베이킹한다. 그것에 의해, 하지층(21)이 형성된다. 또한, 바인더 및 용제는 베이킹에 의해 휘발된다.
그 후, 기판 실장에 있어서의 땜납 부식의 예방이나, 땜납에의 습윤성의 향상을 목적으로 하여, 적층 세라믹 콘덴서(100)에 도금층(22)을 도금 처리에 의해 형성한다. 이상의 공정에 의해, 적층 세라믹 콘덴서(100)가 완성된다.
본 실시 형태에 관한 제조 방법에 따르면, 대향하는 2단부면에 형성된 외부 전극(20a, 20b)의 측면 상에 있어서의 측단부간의 간격 L1이, 중앙부간의 간격 L2보다도 짧아진다. 이에 의해, 에지부에 있어서의 외부 전극(20a, 20b)이 길어진다. 그 때문에, 에지부에 있어서의 외부 전극(20a, 20b)의 단부로부터 내부 전극층(12)과 외부 전극(20a, 20b)의 접속 개소까지의 거리를 길게 할 수 있으므로, 수분이나 플럭스가 에지부에서 삼입되어 당해 접속 개소까지 도달하는 것을 억제할 수 있다. 이에 의해, 적층 세라믹 콘덴서(100)의 내습성을 향상시킬 수 있다.
또한, 본 실시 형태에 관한 제조 방법에 따르면, 적층 칩(10) 표면의 물에 대한 접촉각ㆍ적층 칩(10)의 침지 속도ㆍ도전성 금속 페이스트의 페이스트 점도ㆍ도전성 금속 페이스트의 틱소비를 조정함으로써, 에지부의 두께를 확보하면서, 주위면부에 적당한 두께의 하지층(21)을 형성하는 것이 가능해지기 때문에, 에지부에 있어서의 외부 전극(20a, 20b)의 두께를 1㎛ 이상으로 할 수 있다. 이에 의해, 적층 세라믹 콘덴서(100)의 내습성을 보다 향상시킬 수 있음과 함께, 외부 전극(20a, 20b)에 결함이나 패임이 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태에 관한 제조 방법에 따르면, 적층 칩(10) 표면의 물에 대한 접촉각ㆍ적층 칩(10)의 침지 속도ㆍ도전성 금속 페이스트의 페이스트 점도ㆍ도전성 금속 페이스트의 틱소비를 조정함으로써, 에지부의 두께를 확보하면서, 주위면부에 적당한 두께의 하지층(21)을 형성하는 것이 가능해지기 때문에, 적층 칩(10)의 주위면부에 있어서의 하지층(21)의 두께를 8㎛ 이하로 할 수 있다. 이 때문에, 적층 칩(10)의 측면에 있어서의 외부 전극(20a, 20b)의 두께를 10㎛ 이하로 할 수 있다. 이에 의해, 적층 세라믹 콘덴서(100)가 대형화되는 것을 억제할 수 있다.
또한, 본 실시 형태에 관한 제조 방법에 있어서, 표면 처리 공정을 행하지 않고(즉, 적층 칩(10)의 표면을 개질하지 않고), 도전성 금속 페이스트의 점도를 조정하여, 대향하는 2단부면에 형성된 외부 전극(20a, 20b)의 측면 상에 있어서의 측단부간의 간격 L1이, 중앙부간의 간격 L2보다도 짧아지도록 해도 된다. 이 경우, 적층 칩(10)의 주위면부에 있어서의 하지층(21)이 두꺼워져, 적층 세라믹 콘덴서가 대형화될 우려가 있다. 따라서, 표면 처리에 의해 적층 칩(10)의 표면을 개질하는 것이 바람직하다.
또한, 상기 각 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 그것에 한정되지 않는다. 예를 들어, 배리스터나 서미스터 등의, 다른 전자 부품을 사용해도 된다.
[실시예]
이하, 실시 형태에 관한 적층 세라믹 콘덴서를 제작하고, 특성에 대하여 조사하였다.
(실시예 1 내지 3, 비교예 1 내지 2)
외부 전극을 형성하지 않고 소성한 적층 칩(10)을 준비하였다. 준비한 적층 칩(10)의 사이즈는, 길이 0.6㎜×폭 0.3㎜×높이 0.3㎜이고, 외부 전극(20a, 20b)이 형성되는 2단부면의 간격은 1㎜ 이하이다.
실시예 1에서는, 용매로서 물을 사용하고, 0.10중량％ 농도로 건욕한 실리콘계 이형제에 적층 칩(10)을 침지, 탈수한 후, 150℃에서 30분 열처리를 행하여, 적층 칩(10)의 표면을 개질하는 표면 처리를 행하였다. 실시예 2에서는, 용매로서 물을 사용하고, 1중량％ 농도로 건욕한 불소계 이형제에 적층 칩(10)을 침지, 탈수한 후, 100℃에서 5분 열처리를 행하여, 적층 칩(10)의 표면을 개질하는 표면 처리를 행하였다. 실시예 3, 비교예 1 내지 2에서는, 표면 처리를 행하지 않았다.
다음에, Cu 필러, 유리 프릿, 바인더 및 용제를 포함하는 도전성 금속 페이스트를 적층 칩(10)의 양 단부면에 도포하고, 건조시켰다. 그 후, 도전성 금속 페이스트를 베이킹하였다. 그것에 의해, 하지층(21)이 형성되었다. 또한, 바인더 및 용제는 베이킹에 의해 휘발되었다. 실시예 1 및 2에서는, 도전성 금속 페이스트의 점도를 60[Paㆍs]으로 하고, 실시예 3에서는 100[Paㆍs]으로 하였다. 또한, 비교예 1 내지 2에서는, 도전성 금속 페이스트의 점도를 각각 25, 50[Paㆍs]으로 하였다. 또한, 실시예 1 내지 3 및 비교예 1 내지 2에 있어서, 적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도를 250[㎛/sec]으로 하고, 적층 칩(10)을 도전성 금속 페이스트에 정체시키는 시간을 0초로 하고, 적층 칩(10)을 도전성 금속 페이스트로부터 끌어올리는 속도를 1000[㎛/sec]으로 하였다. 실시예 1 내지 3 및 비교예 1 내지 2에 대하여, 각각 1000개의 샘플을 제작하였다.
(분석)
실시예 1 내지 3 및 비교예 1 내지 2의 각 샘플에 대하여, 도 7의 (a)에 도시한 거리 L3, 도 7의 (b)에 도시한 적층 칩(10)의 코너부(에지부)에 있어서의 하지층(21)의 두께 T1, 및, 주위면부에 있어서의 하지층(21)의 두께 T2를 계측하였다. 도 7의 (b)는 도 7의 (a)의 B-B 단면도이며, 적층 칩(10)의 단부면에 상당하는 위치에 있어서의 단면도이다. 또한, 도 7의 (a)에서는 단면을 나타내는 해치를 생략하였다.
또한, 실시예 1 내지 3 및 비교예 1 내지 2의 각 샘플에 대하여, 하지층(21)에 결함 또는 패임이 발생하지 않았는지 여부를 확인하였다. 또한, 신뢰성 시험을 행하였다. 신뢰성 시험에 대해서는, 온도=85℃, 상대 습도=85％, 10V의 내압 시험을 1000h 시간 행하였다. 이 경우에, 60초간 100MΩ 이하로 되는 이상 샘플의 발생수를 조사하였다.
표 1은 하지층(21)의 상태 및 신뢰성 시험의 결과를 나타낸다. 또한, 표 1에 있어서, L3이 부의 값인 경우, 도 3에 도시한 바와 같이, 외부 전극(20a, 20b)의 측면 상에 있어서의 중앙부간의 간격 L2가 측단부간의 간격 L1보다도 짧게 되어 있다.
표 1에 나타내는 바와 같이, 비교예 1 및 2에서는, 신뢰성 시험에 있어서 이상 샘플수가 각각 2개 및 1개로 되었다. 이것은, 도 3에 도시한 바와 같이, 에지부에 있어서의 하지층(21)이 짧기 때문이라고 생각된다.
한편, 실시예 1 내지 3 중 어느 경우에 있어서도, 신뢰성 시험에서 이상 샘플수가 제로로 되었다. 이것은, 실시예 1 내지 3에서는, 하지층(21)이 도 7의 (a)에 도시한 형상을 갖고 있어, 에지부에 있어서의 하지층(21)이 길기 때문이라고 생각된다. 또한, 에지부에 있어서의 하지층(21)의 두께가 1㎛ 이상으로 되어 있는 것도, 내습성의 향상에 기여하고 있다고 생각된다.
또한, 비교예 1 및 2에서는, 하지층(21)에 결함 또는 패임이 발생한 샘플수가 각각 5개 및 2개로 되었다. 한편, 실시예 1 내지 3 중 어느 것에 있어서도, 하지층(21)에 결함 또는 패임은 발생하지 않았다. 이것은, 실시예 1 내지 3에서는, 적층 칩(10) 표면의 물에 대한 접촉각 및 도전성 금속 페이스트의 페이스트 점도를 조정함으로써, 충격을 받기 쉬운 코너부 두께 T1이 1㎛ 이상으로 되어 있어, 비교예 1 및 2보다도 두껍기 때문이라고 생각된다.
또한, 실시예 3에서는, 실시예 1 및 2와 마찬가지로, 하지층(21)에 결함 또는 패임은 발생하지 않고, 신뢰성 시험에서 이상 샘플수가 제로로 되었지만, 주위면부에 있어서의 하지층(21)의 두께 T2가, 실시예 1 및 2와 비교하여 두껍다. 이 때문에, 적층 세라믹 콘덴서가 대형화될 우려가 있다. 한편, 실시예 1 및 2의 어느 것에 있어서도, 하지층(21)의 주위면부 두께 T2는 8㎛ 이하로 되어 있다. 이에 의해, 하지층(21) 상에 도금층(22)을 형성한 경우에도, 외부 전극(20a, 20b) 전체의 두께를 10㎛ 이하로 할 수 있어, 적층 세라믹 콘덴서가 대형화되는 것을 억제할 수 있다. 이상의 것으로부터, 실시예 3과 같이, 도전성 금속 페이스트의 점도를 조정함으로써, 하지층(21)의 형상을 제어할 수도 있지만, 적층 칩(10)의 표면 처리를 행하여, 적층 칩(10) 표면의 습윤성(물에 대한 접촉각)을 제어함으로써 하지층(21)의 형상을 제어하는 쪽이 바람직한 것이 확인되었다.
(실시예 4 내지 6)
도전성 금속 페이스트의 점도 또는 틱소비를 변화시켜, 하지층(21)을 형성하였다. 실시예 4에서는, 도전성 금속 페이스트의 점도를 25[Paㆍs]로 하고, 실시예 5에서는, 도전성 금속 페이스트의 점도를 100[Paㆍs]으로 하고, 실시예 6에서는, 도전성 금속 페이스트의 점도를 60[Paㆍs]으로 하고, 틱소비를 5.4로 하였다. 또한, 실시예 4 내지 6에 있어서, 적층 칩(10)으로서, 실리콘계 이형제에 의해 표면 처리를 행한 적층 칩(10)을 사용하였다. 또한, 적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도(침지 속도)를 250[㎛/sec]으로 하고, 적층 칩(10)을 도전성 금속 페이스트에 정체시키는 시간(정체 시간)을 0초로 하고, 적층 칩(10)을 도전성 금속 페이스트로부터 끌어올리는 속도(인상 속도)를 1000[㎛/sec]으로 하였다.
표 2는 실시예 1 및 4 내지 6의 각 샘플에 있어서 얻어진 거리 L3을 나타내고 있다. 또한, 틱소비에 있어서 1T는, 전단 속도 0.4[1/s]에 상당하고, 100T는 전단 속도 40[1/s]에 상당한다.
표 2에 나타내는 바와 같이, 도전성 금속 페이스트의 점도가 커질수록, 거리 L3이 커지는 것이 확인되었다. 또한, 실시예 1과 6의 비교로부터, 틱소비를 크게 할수록, 거리 L3이 커지는 것이 확인되었다. 즉, 페이스트 점도 또는 틱소비 중 적어도 한쪽을 적절히 변경함으로써, 거리 L3을 제어할 수 있는 것이 확인되었다.
(실시예 7 내지 8)
적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도를 변화시켜, 하지층(21)을 형성하였다. 실시예 7에서는, 적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도(침지 속도)를 2000[㎛/sec]으로 하고, 실시예 8에서는 10000[㎛/sec]으로 하였다. 또한, 실시예 7 내지 8에 있어서, 적층 칩(10)으로서, 실리콘계 이형제에 의해 표면 처리를 행한 적층 칩(10)을 사용하고, 도전성 금속 페이스트는 실시예 1과 동일하게 하였다.
표 3은 실시예 1 및 7 내지 8의 각 샘플에 있어서 얻어진 거리 L3을 나타내고 있다.
표 3에 나타내는 바와 같이, 적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도를 빠르게 할수록, 즉, 적층 칩(10)을 도전성 금속 페이스트에 침지하는 시간이 짧을수록, 거리 L3이 커지는 것이 확인되었다. 즉, 적층 칩(10)을 도전성 금속 페이스트에 침지시키는 속도(침지 속도)를 적절히 변경함으로써, 거리 L3을 제어할 수 있는 것이 확인되었다. 또한, 침지 속도 대신에, 또는, 침지 속도와 함께, 적층 칩(10)을 도전성 금속 페이스트로부터 끌어올리는 속도를 변경(빠르게)함으로써, 적층 칩(10)의 도전성 금속 페이스트에의 침지 시간을 짧게 해도 된다.
이상, 본 발명의 실시예에 대하여 상세하게 설명하였지만, 본 발명은 이러한 특정한 실시예에 한정되는 것은 아니고, 특허 청구 범위에 기재된 본 발명의 요지의 범위 내에 있어서, 다양한 변형ㆍ변경이 가능하다.
10 : 적층 칩
11 : 유전체층
12 : 내부 전극층
20a, 20b : 외부 전극
21 : 하지층
22 : 도금층
100 : 적층 세라믹 콘덴서
11 : 유전체층
12 : 내부 전극층
20a, 20b : 외부 전극
21 : 하지층
22 : 도금층
100 : 적층 세라믹 콘덴서
Claims (7)
- 내부에 도전성 금속층을 갖고, 대향하는 2개의 단부면에 상기 도전성 금속층의 일부가 인출된 대략 직육면체 형상을 갖는 세라믹 본체와,
상기 대향하는 2개의 단부면으로부터 상기 세라믹 본체의 적어도 어느 것의 측면에 걸쳐 형성되며, 상기 측면 상의 측단부간의 간격이 중앙부간의 간격보다도 짧은 1쌍의 외부 전극을 구비하는 것을 특징으로 하는 세라믹 전자 부품. - 제1항에 있어서,
상기 2개의 단부면의 간격은 1㎜ 이하인 것을 특징으로 하는 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 1쌍의 외부 전극은, 상기 세라믹 본체의 코너부 상의 두께가 1㎛ 이상인 것을 특징으로 하는 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 1쌍의 외부 전극은, 상기 측면 상의 두께가 10㎛ 이하인 것을 특징으로 하는 세라믹 전자 부품. - 내부에 도전성 금속층을 갖고, 대향하는 2개의 단부면에 상기 도전성 금속층의 일부가 인출된 대략 직육면체 형상을 갖는 세라믹 본체에 있어서,
상기 대향하는 2개의 단부면으로부터 상기 세라믹 본체의 적어도 어느 것의 측면에 걸쳐, 상기 측면 상의 측단부간의 간격이 중앙부간의 간격보다도 짧은 1쌍의 외부 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법. - 제5항에 있어서,
상기 외부 전극을 형성하는 공정은,
상기 세라믹 본체의 표면을 개질하는 공정과,
개질된 상기 세라믹 본체를 도전성 금속 페이스트에 침지함으로써 상기 도전성 금속 페이스트를 도포하고, 베이킹함으로써 하지층을 형성하는 공정과,
상기 하지층 상에 도금층을 형성하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법. - 제6항에 있어서,
상기 개질하는 공정은, 상기 세라믹 본체의 표면의 물에 대한 접촉각을 100° 이상으로 하는 공정을 포함하는 것을 특징으로 하는 세라믹 전자 부품의 제조 방법.
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