KR20180013683A - 금속 게이트 및 콘택 플러그 설계 및 형성 방법 - Google Patents

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KR20180013683A
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치우 이웨이
천 시쭝
짜이 치아찡
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Abstract

방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계, 개구부를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 개구부 내에 대체 게이트 스택을 형성하는 단계, 리세스를 형성하기 위해 대체 게이트 스택을 리세싱하는 단계, 전도성 재료로 리세스를 채우는 단계, 및 게이트 스페이서 위의 전도성 재료의 잉여 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다. 전도성 재료의 나머지 부분은 게이트 콘택 플러그를 형성한다. 게이트 콘택 플러그의 상부는 제1 게이트 스페이서의 상부와 동일한 선상(same level)에 있다.

Description

금속 게이트 및 콘택 플러그 설계 및 형성 방법{METAL GATE AND CONTACT PLUG DESIGH AND METHOD FORMING SAME}
본 출원은 가출원된 미국 특허출원으로서 2016년 7월 29일자로 출원된 “금속 게이트 및 콘택 플러그 설계 및 형성 방법(Metal Gate and Contact Plug Design and Method Forming Same)"이라는 명칭의 출원 제 62/368,505 호를 우선권 주장하며, 상기 출원은 여기에 참조 인용되었다.
본 발명은 금속 게이트 및 콘택 플러그 설계 및 형성 방법에 관한 것이다.
집적 회로의 크기가 점차적으로 작아짐에 따라, 각각의 형성 공정이 점점 더 어려워지고, 종래 문제가 되지 않았던 경우에 문제가 발생할 수 있다. 예를 들어, 핀 전계 효과 트랜지스터(FinFETs) 형성에서, 금속 게이트 및 인접한 소스 및 드레인 영역은 서로 전기적으로 단락될 수 있다. 금속 게이트들의 콘택 플러그들은 또한 인접한 소스 및 드레인 영역의 콘택 플러그들과 단락될 수 있다.
또한, 핀펫(FinFETs) 형성은 더미 폴리실리콘 게이트의 형성을 포함할 수 있고 후속 공정으로 더미 폴리실리콘 게이트를 제거할 수 있으며, 더미 폴리실리콘 게이트에 의해 남겨진 리세스를 대체 금속 게이트로 채울 수 있다. 그러나, 더미 폴리실리콘 게이트는 매우 좁기 때문에, 더미 폴리실리콘 게이트의 불완전한 제거로 인해 폴리실리콘 잔류물이 남아 있을 수 있으며, 이는 디바이스의 성능이 저하되도록 한다.
본 개시의 양태는 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 특징부는 축적대로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 특징부의 크기는 논의의 명확성을 위해 임의로 늘리거나 줄일 수 있다.
도 1 내지 도 23은 일부 실시예들에 따른 트랜지스터 형성에서의 중간 스테이지의 횡단면도를 도시한다.
도 24는 일부 실시예들에 따른 트랜지스터 형성을 하기 위한 공정 흐름을 도시한다.
이하의 설명은 본 개시의 상이한 특징들을 실시하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 간소화하기 위해 부품 및 장치의 특정 예가 아래에 설명된다. 물론, 이들은 단지 예시에 불과하며, 제한하는 것으로 의도되지는 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위의 또는 제2 특징부 상의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 도면부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
더욱이, "밑에 있는(underlying)","아래로(below)","하부의(lower)","위에 있는(overlying)","상부의(upper)" 등과 같은 공간적으로 관련된 용어는 도면에 도시된 바와 같은 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 용이하게 설명하기 위해 여기에 사용될 수 있다. 공간적으로 관련된 용어는, 도면에 도시된 배향에 추가하여, 사용 시 또는 작동 시 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 (90°회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며 또한 여기에 사용된 공간적으로 관련된 기술어(descriptor)도 그에 따라 마찬가지로 해석될 수 있다.
금속 게이트 및 콘택 플러그를 갖는 트랜지스터 및 그 형성 방법이 다양한 예시적인 실시예들에 따라 제공된다. 트랜지스터 및 금속 게이트 및 콘택 플러그 형성의 중간 스테이지들이 일부 실시예들에 따라 도시된다. 일부 실시예들의 일부 변화(variations)가 논의된다. 다양한 보기들 및 실례가 되는 실시예들을 통해, 동일 참조 번호들이 동일 성분들을 지정하기 위해 사용된다.
도 1 내지 도 23은 본 개시의 일부 실시예들에 따른 트랜지스터의 형성에서 중간 스테이지의 횡단면도를 도시한다. 도 1 내지 도 23에 도시된 단계들은 또한 도 24에 도시된 공정 흐름(500)에 개략적으로 반영된다. 실례가 되는 실시예들은 예시로서 핀 전계 효과 트랜지스트(FinFET)의 형성을 사용한다. 본 개시의 개념은 평면 트랜지스터에 용이하게 적용 가능하다.
도 1을 참조하면, 반도체 웨이펴(2)의 일부인 반도체 기판(20)이 제공된다. 본 개시의 일부 실시예들에 따르면, 반도체 기판(20)은 결정질 실리콘을 포함한다. 탄소(carbon), 게르마늄(germanium), 갈륨(gallium), 붕소(boron), 비소(arsenic), 질소(nitrogen), 인듐(indium), 및/또는 인(phosphorus) 등의 일반적으로 사용되는 다른 재료들 또한 반도체 기판(20)에 포함될 수 있다. 기판(20)은 또한 -Ⅴ 화합물 반도체 또는 실리콘 게르마늄을 포함한 화합물 기판일 수 있다.
반도체 기판(20)은 상이한 타입의 트랜지스터들이 형성될 복수의 영역의 부분들을 포함한다. 일부 실시예들에 따르면, 다수의 영역은 표준 디바이스 영역(100), 고전압(High-Voltage, HV) 디바이스 영역(200), 롱-채널 디바이스 영역(300) 및 입출력(Input-Output, IO) 디바이스 영역(400)을 포함한다. 표준 디바이스 영역(100)은 코어/로직 트랜지스터를 형성하는데 사용될 수 있다. HV 디바이스 영역(200)은 HV 트랜지스터를 형성하는데 사용될 수 있다. 롱-채널 디바이스 영역(300)은 롱 채널을 가지는 트랜지스터를 형성하는데 사용될 수 있고 IO 디바이스 영역(400)은 IO 트랜지스터를 형성하는데 사용될 수 있다. 코어 트랜지스터는 저(low) 양의 전원 전압이, 예를 들어, 1볼트 보다 낮게 공급될 수 있다. HV 트랜지스터는 디바이스 영역(100)의 디바이스의 양의 전원 전압보다 높은 고(high) 양의 전원 전압이 공급될 수 있고 이를 견디도록 구성된다. 예를 들어, HV 디바이스 영역(200)의 전원 전압은 약 1.5V와 약 3.3V 사이가 될 수 있다.
본 개시의 일부 실시예들에 따르면 기판(20)은 인접한 분리 영역 위의 부분인 반도체 핀(들)(20A)을 포함한다. 예시적인 핀(20A)은 도 5b에 도시되며, 도 5에는 반도체 핀(20)이, 얕은 트렌치 절연(Shallow Trench Isolation, STI) 영역일 수 있는 인접한 분리 영역(38)보다 높게 도시되어 있다. 간소화를 위해 영역(100,200,300 및 400)의 핀들이 서로 연결(connect)된 것으로 도시되어 있지만, 실제로는 상이한 디바이스 영역에 있는 핀들은 서로 분리되어 있음을 유의해야 한다.
다시 도 1을 참조하면, 더미 게이트 유전체(22)는 기판(20) 위에 형성된다. 더미 게이트 유전체(22)는 실리콘 산화물로 형성될 수 있다. 더미 게이트 전극(24)은 더미 게이트 유전체(22) 위에 형성되고, 일부 실시예들에 따르면 폴리실리콘으로 형성될 수 있다.
일부 예시적인 실시예들에 따르면 마스크 스택(112,212,312 및 412)은 각각 디바이스 영역(100,200,300 및 400)에 형성되고 각각 W412 > W312 > W212 > W112를 만족하는 폭 W112, W212, W312 및 W412를 가진다. 마스크 스택(112)은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 탄소-질화물(silicon carbo-nitride), 실리콘-탄소-산질화물(silicon-carbon-oxynitride) 등으로 형성 될 수 있는 층들(114,116 및 118)을 포함할 수 있다. 마스크 스택들(212,312 및 412)은 마스크 스택(112)과 동일한 층을 갖는다.
하부 반사 방지막(Bottom Anti-Reflective Coating, BARC)(26)은 더미 게이트 전극(24) 위에 형성되고, 마스크 스택들(112,212,312 및 412) 사이의 공간을 채운다. 일부 실시예들에 따르면, BARC(26)는 SiON과 같은 유전체 재료로 형성된다. BARC(26)는 마스크 스택들(112,212,312 및 412)을 덮기 위해 채워질 수 있거나 층(118)의 상부 표면과 동등하거나 더 높은 상부 표면 높이(level)를 가질 수 있다. 패턴화된 포토 레지스트(28)는 BARC(26) 위에 형성되고 마스크 스택(112)을 제외한 마스크 스택들(212,312 및 412)을 덮는다.
도 2를 참조하면, BARC(26)는 포토 레지스트(28)를 에칭 마스크로 사용하여 패턴화된다. 이에 따라, 마스크 스택(112)의 측벽들은 노출된다. 다음으로, 트리밍 단계가 수행되며, 트리밍은 등방성이고 습식 에칭 공정 또는 건식 에칭 공정일 수 있다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(502)로 도시된다. 일부 실시예들에 따르면, 트리밍은 HF, 탈 이온수, NH4OH, H2O2, 이소프로판올(Isopropanol, IPA)을 포함하는 에칭 용액을 사용한 습식 에칭 공정을 통해 수행된다. 대안적으로, 트리밍은 HBr, SO2 또는 CF4를 포함하는 에칭 가스를 사용한 건식 에칭 공정을 통해 수행된다. 트리밍의 결과로서, 마스크 스택(112)은 일부 실시예들에 따라 약 0.9 x W112 보다 작은 폭 W112'를 갖는다.
다음으로, BARC(26) 및 포토 레지스트(28)는 도 3에서 도시된 바와 같이 제거된다. 또다른 트리밍 공정이 등방성 에칭을 사용하여 마스크 스택들(112,212,312 및 412)의 폭을 더 트리밍하기 위해 수행될 수 있다. 각각의 단계는 또한 도 24에 도시된 공정 흐름에서 단계(502)로 도시된다. 에칭제는 도 2에서 도시된 트리밍에서 사용된 에칭제와 동일(상이)할 수 있다. 결과적으로, 폭 W112", W212', W312' 및 W412'은 각각 도 2에서 도시된 폭 W112', W212, W312, W412의 약 90%보다 작다.
도 4에 따르면, 더미 게이트 전극층(24)과 더미 게이트 유전체(22)(도 3)는 마스크 스택들(112,212,312 및 412)을 에칭 마스크로 사용하여 에칭된다. 에칭된 더미 게이트 전극층(24)의 남아있는 부분들은 더미 게이트 전극들(124,224,324 및 424)이다. 에칭된 더미 게이트 유전체(22)의 남아있는 부분들은 각각 더미 게이트 유전체들(122,222,322 및 422)이다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(504)로 도시된다. 이 단계 동안, 더미 게이트 유전체층(22)(도 3)이 관통되도록 에칭되어 반도체 핀(20A)이 노출된다. 더미 게이트 유전체들(122,222,322 및 422)의 측벽들 또한 노출된다. 도 3에 도시된 마스크 층들(118)이 소모될 수 있다.
도 1 내지 도 4에 도시된 공정을 통해, 더미 게이트 전극들(124,224,324 및 424)의 폭들은 원하는 값으로 조정 및 수축되어, 결과로 생긴 트랜지스터들, 특히 표준 트랜지스터들과 HV 트랜지스터들의 임계 크기(Critical Dimension, CD, 게이트 폭)의 유리한 감소를 가져온다. 본 개시의 일부 실시예들에 따르면, 게이트 전극들(124,224,324 및 424)의 폭들은 1.0 : 1.0~1.3 : 1.3~1.6 : 4.0~4.5 범위인 W112': W212': W312': W412'의 비(ratio)를 가질 수 있다.
도 5a/5b 내지 23에서 후속하여 도시되는 공정 단계들은 트랜지스터들을 형성하기 위한 중간 단계를 도시한다. 하나의 트랜지스터를 형성하기 위한 공정 흐름이 도시되고, 공정 흐름은 디바이스 영역(100)의 표준 트랜지스터, 디바이스 영역(200)의 HV 트랜지스터, 디바이스 영역(300)의 롱-채널 트랜지스터 및 디바이스 영역(400)의 IO 트랜지스터의 공정 흐름을 나타낼 수 있다. 따라서, 도 5a에 도시된 컴포넌트들(components)은 어느 타입의 트랜지스터가 형성되어야 하는지에 따라 도 4에 도시된 바와 같이 마스크 스택 및 대응하는 아래에 있는 더미 게이트 전극 및 더미 게이트 유전체를 나타낸다. 예를 들어, 표준 트랜지스터가 형성될 때, 도 5a의 특징부(22', 24', 14 및 16)들은 각각 도 4의 특징부들(122,124,114 및 116)을 나타낸다. 유사하게, IO 트랜지스터가 형성될 때, 도 5a의 특징부들(22', 24', 14 및 16)은 각각 도 4의 특징부들(422,424,414 및 416)을 나타낸다. 도 5a에 도시된 바와 같이 더미 게이트 유전체(22') 및 더미 게이트 전극(24')은 반도체 핀(20A)의 상부 표면과 측벽들 상에 연장되는 측벽 부분들(파선을 사용하여 도시됨)을 갖는다. 후술에서, 특징부들(22', 24', 14 및 16)은 집합적으로 더미 게이트 스택(30)으로 지칭된다.
도 5b는 도 5a에 도시된 구조의 횡단면도를 도시하며, 횡단면도는 도 5a의 5B-5B선을 가르는 평면으로부터 얻어진다. 도 5B는 반도체 핀(20A)이 STI영역(38)의 (38A)의 상부 표면들보다 높게 돌출하고, 더미 게이트 스택(30)이 반도체 핀(20A)의 상부 표면과 측벽들 상에 연장되는 것을 도시한다.
도 6은 더미 게이트 스택의 측벽들 상에 형성되는 게이트 스페이서들(32)의 형성을 도시한다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(506)로 도시된다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서들(32)은 복수의 층들, 예를 들어 층(32A) 및 층(32A) 위에 층(32B)을 포함한다. 도시되지 않았지만, 더 많은 층들이 게이트 스페이서들(32)에 포함될 수 있다. 게이트 스페이서들(32)의 재료들은 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 및/또는 실리콘 탄소산질화물(silicon carbo-oxynitride) 등과 같은 것을 포함한다. 예를 들어, 층(32A) 및 층(32B)은 상이한 재료들로 형성될 수 있다. 대안적으로, 층(32A)과 층(32B)은 동일한 성분들(예를 들어, 실리콘 및 질소)을 상이한 조성(상이한 백분율을 가짐)으로 포함한다. 일부 실시예들에 따르면 게이트 스페이서들(32)은 반도체 핀(20A)의 상부 표면들 및 측벽들과 접촉할 수 있다.
도 7을 참조하면, 소스/드레인 영역(36)이 형성된다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(508)로 도시된다. 본 개시의 일부 실시예들에 따르면, 소스/드레인 영역(36)의 형성은 더미 게이트 스택(30)과 게이트 스페이서들(32)에 의해 덮이지 않은 반도체 핀(20A)의 부분들을 에칭하고 결과로 생긴 리세스들에서 에피택시(epitaxy) 영역을 성장시키기 위한 에피택시를 수행하는 것을 포함한다. 일부 예시적인 실시예들에 따르면, n-타입 핀펫(FinFET)이 형성될 때, 소스/드레인 영역(36)은 실리콘 인(silicon phosphorous, SiP) 또는 인이 도핑된 실리콘 탄소(phosphorous-doped silicon carbon, SiCP)를 포함한다. p-타입 핀펫(FinFET)이 형성될 때, 소스/드레인 영역(36)은 SiGe 및 에피택시 동안 인-시츄(in-situ)로 도핑될 수 있는 붕소(boron) 또는 인듐(indium)과 같은 p-타입 불순물을 포함 할 수 있다. 주입은 에피택시 영역들에 n형(n형 핀펫(FinFET)에 대해) 또는 p형 불순물(p형 핀펫(FinFET)에 대해)을 도핑하기 위해 수행되거나 수행되지 않을 수 있다. 다른 실시예들에 따르면, 소스/드레인 영역(36)의 형성은 반도체 핀(20A)에 주입을 함으로써 수행된다.
도 8은 콘택 에칭 정지 층(Contact Etch Stop Layer, CESL)(40)과 CESL(40) 위의 층간 유전체(Inter-Layer Dielectric, ILD)(42)의 형성을 도시한다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(510)로 도시된다. 일부 실시예들에 따르면, 버퍼 산화물층은(미도시) CESL(40)의 형성전에 소스/드레인 영역(36)상에 형성된다. 버퍼 산화물층은 실리콘 산화물로 형성될 수 있으며, CESL(40)은 실리콘 질화물(silicon nitride), 또는 실리콘 탄소 질화물(silicon carbonitride) 등으로 형성될 수 있다. 버퍼 산화층과 CESL(40)은 예를 들어, 원자층 증착(Atomic Layer Deposition, ALD)을 사용하여 형성될 수 있다. ILD(42)는 예를 들어, 유동가능 화학 증기 증착(Flowable Chemical Vapor Deposition, FCVD)을 사용하여 유동가능(flowable) 산화물로 형성될 수 있다. ILD(42)는 또한 포스포-실리케이트 유리(Phospho-Silicate glass, PSG), 보로 실리케이트 유리(Boro-Silicate Glass, BSG), 붕소 도핑된 포스포실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG), 또는 테트라 에틸 오쏘 실리케이트(Tetra Ethyl Ortho Silicate, TEOS) 산화물 등을 포함할 수 있다. 화학 기계적 연마(Chemical Mechanical Polish, CMP)와 같은 평탄화는 더미 게이트 스택(30), 게이트 스페이서들(32), CESL(40) 및 ILD(42)의 상부 표면들을 평평하게 하기(level) 위해 수행될 수 있다.
그 후 도 9 및 도 10에 도시된 바와 같이, 더미 게이트 스택(30)은 제거된다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(512)로 도시된다. 마스크 층들(14 및 16)이 먼저 제거되고, 결과로 생긴 구조가 도 9 에 도시된다. 마스크 층들(14 및 16)은 예를 들어 CF4/O2/N2, NF3/O2, SF6 또는 SF6/O2와 같은 불소 함유 공정 가스를 사용하거나 H3PO4 용액을 사용하여 제거될 수 있다. 다음으로, 단계들이 더미 게이트 전극(24') 상에 형성된 자연 산화물 층일 수 있는 산화물 층을 에칭하기 위해 형성된다. 산화물의 제거는 NF3와 NH3를 사용하여 수행될 수 있으며, NF3와 NH3는 RF 하에 노출 될 때 NH4F를 형성하기 위해 서로 반응하며, NH4F는 (NH4)2SiF6와 물을 발생시키기 위해 실리콘 산화물을 에칭하는데(예를 들어 약40°C로 가열될 때) 사용된다. (NH4)2SiF6는 고체이고, 예를 들어 약 100°C 보다 높은 온도에서 어닐링될 때, 펌프(미도시)에 의해 챔버(44) 밖으로 배출되는 SiF4, NH3 및 HF 가스를 발생시킨다.
도 9는 또한 본 개시의 일부 실시예들에 따른 더미 게이트 전극(24')의 에칭을 도시한다. 웨이퍼(2)는 챔버(44)에 위치되고, 공정 가스 NF3와 H2가 도입되고, 플라즈마가 NF3로부터 발생되며, NF3는 H(수소) 라디칼과 F(불소) 라디칼을 형성하기 위해 H2(발생한 플라즈마와)와 반응한다. 이온들이 또한 공정 가스들로부터 발생한다. 도 9는 각각 문자"R"로 나타낸 라디칼과 "+" 및 ?-" 부호에 의한 양이온 및 음이온을 도시한다. 필터(46)(선택성(selectivity) 변조 디바이스일 수 있음)가 라디칼이 필터(46)를 통과하여 웨이퍼(2)에 도달하게 하면서 이온을 필터링(filter out)하기 위해 사용된다. 불소 라디칼은 기체상태의 SiH4 및 H2 를 발생시키기 위해 실리콘(더미 게이트 전극(24'))과 반응하며, 기체상태의 SiH4 및 H2 는 펌프(미도시)에 의해 챔버(44) 밖으로 배출된다. 더미 게이트 전극(24')을 에칭하는 동안, 불소 라디칼은 지향성(directional)이 아니며 폭격효과(bombardment effect)를 갖지 않는다. 따라서, 더미 게이트 전극(24')의 하부 코너 부분들은 잔류물을 남기지 않은 채 완전히 에칭된다.
더미 게이트 전극(24')의 제거 후에, 더미 게이트 유전체(22')는 예를 들어 NF3/NH3 또는 HF를 사용하여 제거되어, 도 10에 도시된 바와 같이 반도체 핀(20A)의 상부 표면과 측벽들이 노출되고 리세스(48)가 형성된다. 유리하게, 더미 게이트 유전체는 더미 게이트 유전체 층(22)의 에칭 스루(etch-through)로 인해 게이트 스페이서들(32)의 바로 밑에 남겨지지 않는다(도 2 및 도 3). 따라서, 게이트 스페이서들(32)의 바로 아래에 언더컷(undercut)이 형성되지 않으며, 언더컷은 만약 형성된다면, 대체 게이트를 형성하기 위해 후에 적층되는 금속으로 채워질 수 있고 누설/ 단락 경로를 발생시킬 수 있다. 따라서, 더미 게이트 유전체 층(22)의 에칭 스루(etch-through)는 유리하게 누설/단락 경로를 제거한다.
도 11 및 12는 일부 실시예들에 따르면 게이트 스페이서들(50)의 형성을 도시한다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(514)로 도시된다. 대안적인 실시예들에 따르면, 도 11 및 12에 도시된 단계들은 생략된다. 도 11을 참조하면, 게이트 스페이서 층(49)이 예를 들어, ALD 또는 CVD와 같은 등각성 적층 방법을 사용하여 형성된다. 따라서, 게이트 스페이서 층(49)의 수평 부분들 및 수직 부분들의 두께는 예를 들어 수평 부분들의 두께의 약 20% 또는 10%보다 작은 차이로 서로 가깝다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서 층은 실리콘 질화물(silicon nitride), 실리콘 탄소 질화물(silicon carbo-nitride), 실리콘 산질화물(silicon oxynitride) 또는 게이트 스페이서(32)의 재료들 및 CESL(40) 및 ILD(42)의 재료들과 상이한 다른 유전체 재료들로 형성된다. 유리하게, 게이트 스페이서들(50)의 형성은 후에 형성되는 금속 게이트와 소스/드레인 영역(36)을 서로 더 멀리 떨어지게 분리하고 그들 사이의 누설 및 전기적 단락의 가능성을 감소시킨다.
도 12를 참조하면, 이방성 에칭이 게이트 스페이서 층(49)의 수평 부분들을 제거하기 위해 수행되어, 게이트 스페이서들(32)의 측벽들 상에 게이트 스페이서들(50)을 남긴다.
그 후, 도 13a에 도시된 바와 같이 대체 게이트 스택(52)이 리세스(48)내에 형성되고, 반도체 핀(20A)의 상부 표면 및 측벽들 상에서 연장된다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(516)로 도시된다. 게이트 스택(52)은 계면 유전체층(54), 높은 k 게이트 유전체(high-k gate dielectric)(56), 및 대체 게이트 전극(58)을 포함할 수 있다. 본 개시의 일부 실시예들에 따르면, 계면 유전체층(54)은 반도체 핀(20A)의 표면층이 산화되는 동안 열산화 또는 화학적 산화를 통해 형성된 실리콘 산화물층이다. 높은 k 유전체층(56)은 7보다 크거나 20보다 큰 k 값을 가질 수 있다. 예시적인 높은 k 유전체 재료들은 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide), 또는 란탄 산화물(lanthanum oxide) 등을 포함한다. 대체 게이트 전극(58)은 균일한(homogeneous) 전도성 재료로 형성된 단일층일 수도 있고, TiN, 티타늄 실리콘 질산물(TSN), TaSiN, WN, TiAl, TiAlN, TaC, TaN, 알루미늄(aluminum), 텅스텐(tungsten) 또는 이들의 조합물로 형성된 복수의 층을 포함한 복합층일 수도 있다. 높은 k 유전체층(56) 및 게이트 전극(58)의 형성은 ALD, 물리적 증기 증착(Physical Vapor Deposition, PVD), 금속-유기화학 증기 증착(Metal-Organic Chemical Vapor Deposition, MOCVD), 및/또는 다른 적용 가능한 방법을 포함할 수 있다. CMP와 같은 평탄화가 잉여의 게이트 스택(52)을 제거하기 위해 수행된다.
하드 마스크(60)는 대체 게이트 스택(52) 위에 형성된다. 본 개시의 일부 실시예들에 따르면, 평탄화된 게이트 스택(52)은 에치백(etched back)되고 하드 마스크(60)는 게이트 스택(52)의 에칭된 부분에 의해 남겨진 결과로 생긴 리세스 내에 형성된다. 하드 마스크(60)의 형성은 적층 단계와 게이트 스페이서들(32) 및 ILD(42) 위의 잉여의 적층된 재료를 제거하기 위한 평탄화 단계를 포함한다. 하드 마스크(60)는 예를 들어 실리콘 질화물로 형성될 수 있다.
도 13b는 웨이퍼 상에 물리적으로 형성된 금속 게이트의 프로파일을 개략적으로 도시한다. 대체 게이트 전극(58)은 에지 부분들 위로 돌출하는 중간 부분을 갖는 프로파일을 가질 수 있다는 것이 관찰된다. 따라서, 상부 표면은 도 13b에 도시된 바와 같이 횡단면에서 각도 α를 형성한다. 앞선 단락들에서 논의된 바와 같이, 도시된 트랜지스터는 표준 트랜지스터, HV 트랜지스터, 롱-채널 트랜지스터 및 IO 트랜지스터를 나타낼 수 있다. 게이트 전극의 서로 다른 폭들로 인해, 이 트랜지스터들의 프로파일이 서로 상이할 수 있다. 예를 들어, 도시된 트랜지스터가 표준 트랜지스터, HV 트랜지스터, 롱-채널 트랜지스터 또는 IO 트랜지스터인 경우를 가정하면, 각도 α는 각각 α1,α2,α3,또는 α4와 같고, α1 : α2 : α3 : α4의 비는 1.0 : 1.7~1.8 : 1.9 ~2.0 : 2.0~2.1의 범위일 수 있다.
게이트 스택(52)의 높이(HMG)는 하드 마스크(60)의 상부로부터 STI영역(38)의 상부 표면(38A)까지 측정된다(도 5b). 도시된 트랜지스터가 표준 트랜지스터, HV 트랜지스터, 롱-채널 트랜지스터, 또는 IO 트랜지스터인 경우를 가정하면, 높이(HMG)는 각각 높이 HMG1, 높이HMG2, 높이HMG3, 또는 높이HMG4와 같고, HMG1 : HMG2 : HMG3 : HMG4의 비는 1.0 : 1.0 ~ 1.1 : 0.9 ~ 1.0 : 1.0 ~ 1.1의 범위일 수 있다.
도시된 트랜지스터가 표준 트랜지스터, HV 트랜지스터, 롱-채널 트랜지스터, 또는 IO 트랜지스터인 경우 게이트 스택(52)의 부피 V는 각각 V1, V2, V3, 또는 V4로 나타낼 수 있다. 본 개시의 일부 실시예들에 따르면 V1 : V2 : V3 : V4의 비는 1.0 : 0.9~0.98 : 30~38 : 42~48의 범위일 수 있다.
게이트 스페이서들(55)의 측벽의 경사각 β1은 약 89° 보다 작을 수 있고, 게이트 스페이서들(32)의 측벽의 경사각 β2는 또한 약 89° 보다 작을 수 있다. 본 개시의 일부 실시예들에 따르면, 게이트 스택(52)의 에지들은 실질적으로 수직(straight)이므로, 경사각 β1 및 β2는 90°에 가깝다.
도 14 내지 도 16은 하부 소스/드레인 콘택 플러그들의 형성을 도시한다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(518)로 도시된다. 도 14를 참조하면, 희생 유전체 층(62)이 형성되고, 이어서 패턴화된 포토 레지스트(64)가 적용된다. 희생 유전체 층(62)은 ILD(42)의 재료와 상이한 유전체 재료로 형성된다. 예를 들어, 희생 유전체 층(62)은 ILD(42)를 형성하기 위한 동일한 후보 유전체 재료들로부터 선택된 유전체 재료로 형성될 수 있지만, 이들은 여전히 상이한 재료들로 형성된다. 다음으로, 도 15에 도시된 바와 같이, 희생 유전체 층(62), ILD(42), 및 CESL(40)은 콘택 개구부들(66)을 형성하기 위해 에칭된다. 그 후 소스/드레인 실리사이드 영역(68)이 예를 들어, 자기 정렬된 실리사이드화 공정을 통해 형성된다. 소스/드레인 콘택 개구부들(66)은 단일 리소그래피 공정에서 형성될 수 있거나, 두개의 리소그래피 공정을 사용하여 더블 패터닝 공정(double patterning process)으로 형성될 수 있으며, 대체 게이트 스택(52)의 좌측상에 있는 소스/드레인 콘택 개구부(66)의 패턴은 제1 리소그래피 마스크에 있고, 대체 게이트 스택(52)의 우측상에 있는 소스/드레인 콘택 개구부(66)의 패턴은 제2 리소그래피 마스크에 있다는 것이 이해된다. 이어서 포토 레지스트(64)는 제거된다.
도 16을 참조하면, 콘택 개구부들(66)은 전도성 재료(들)로 채워지고, 이어서 평탄화 공정을 수행하여 소스/드레인 콘택 플러그들(70)을 형성한다. 일부 실시예들에 따르면, 소스/드레인 콘택 플러그(70)들은 티타늄(titanium), 질화티타늄(titanium nitride), 탄탈륨(tantalum) 또는 질화탄탈륨(tantalum nitride) 및 텅스텐(tungsten), 알루미늄(aluminum), 또는 구리(copper) 등과 같은 금속으로 형성된, 확산 장벽층 위의 전도성 장벽층을 포함한다. 대안적인 실시예들에 따르면, 콘택 플러그들(70)은 텅스텐(tungsten) 또는 합금(alloy)과 같은 균일한(homogeneous) 재료로 형성된 단일층으로 형성된다.
도 17 내지 도 19는 게이트 콘택 플러그의 형성을 도시한다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(520)로 도시된다. 도 17을 참조하면, 포토 리소그래피 공정은 희생 유전체 층(62)을 에칭 스루(etch-through)하기 위해 리소그래피 마스크(미도시)를 사용하여 수행된다. 하드 마스크(60)이 이어서 제거되고 개구부(72)를 형성한다. 본 개시의 일부 실시예들에 따르면, 개구부(72)의 형성은 희생 유전체 층(62)을 관통하도록 에칭(etch-through)하기 위한 이방성 에칭 및 하드 마스크(60)를 제거하기 위한 등방성 에칭(건식 또는 습식)을 포함한다. 이에 따라 게이트 스페이서(50)들의 측벽들은 노출된다. 게이트 스페이서(50)들이 형성되지 않는 실시예들에서는 게이트 스페이서들(32)의 측벽들이 개구부(72)에 노출된다. 희생 유전체 층(62)과 하드 마스크(60)를 에칭하기 위한 에칭제가 게이트 스페이서들(50 및 32)이 실질적으로 에칭되지 않도록 선택된다. 본 개시의 대체 실시예들에 따르면, 개구부(72)는 하드 마스크(60)보다 좁고, 따라서 하드 마스크(60)의 일부 에지 부분들이 남고, 대응하는 개구부(72)와 하드 마스크(60)는 파선(72')을 사용하여 도시된다.
도 18을 참조하면, 전도성 재료(74)가 적층되어 단일층 또는 (복수의 전도층을 포함하는)복합층이 형성된다. 게이트 콘택 플러그(74)의 재료 및 구조는 콘택 플러그들(70)의 동일한 후보 재료들 및 구조들로부터 선택될 수 있다. 다음으로, CMP와 같은 평탄화 단계가 희생 유전체 층(62) 및 희생 유전체 층(62)의 내부와 위에 있는 전도성 재료(70)의 일부분을 제거하기 위해 수행된다. 따라서, 도 19에 도시된 바와 같이 게이트 콘택 플러그(74')가 형성된다. 소스/드레인 콘택 플러그들(70) 또한 낮아진다.
게이트 콘택 플러그(74') 및 소스/드레인 콘택 플러그들(70)은 게이트 스페이서들(32)과 ILD(42)의 상부 표면들과 실질적으로 동일한 평면인 상부 표면들을 갖는다. 또한, 게이트 스페이서들(50)(또는 게이트 스페이서들(50)이 형성되지 않는 경우 게이트 스페이서들(32))은 게이트 콘택 플러그(74')의 측벽들과 접촉하기 위해 연장된다. 다시 말해서, 일부 실시예들에 따르면, 게이트 콘택 플러그(74')의 측벽들 및 게이트 스택(52)의 측벽들은 각각의 게이트 스페이서들(50)(또는 게이트 스페이서들(32))의 동일한 측벽들과 접촉한다. 따라서 게이트 스페이서들(50) 및 게이트 스페이서들(32)은 소스/드레인 콘택 플러그들(70)로부터 게이트 콘택 플러그(74')를 분리시킨다. 게이트 스페이서들(50)의 추가는 게이트 콘택 플러그(74')와 소스/드레인 콘택 플러그들(70) 사이의 누설 또는 전기적 단락의 가능성을 유리하게 감소시킨다.
하드 마스크(60)가 완전히 제거되지 않는 대안적인 실시예들에 따르면, 게이트 콘택 플러그(74')는 하드 마스크(60)의 일부분(들)을 남김으로써 하나 또는 양쪽의 게이트 스페이서들(32)로부터 분리되며, 하드 마스크(60)의 상부 표면은 또한 게이트 스페이서들(32) 및 ILD(42)의 상부 표면과 동일 평면상에 있다. 파선은 이 실시예들에 따른 게이트 콘택 플러그(74')의 측벽들을 도시한다.
도 20은 에칭 정지 층(76), ILD(78), 및 에칭 정치 층(76) 및 ILD(78) 에 있는 소스/드레인 콘택 플러그들(82)의 형성을 도시한다. 에칭 정지 층(76)은 실리콘 카바이드(silicon carbide), 실리콘 산질화물(silicon oxynitride), 또는 실리콘 탄소 질화물(silicon carbo-nitride) 등을 포함할 수 있다. ILD(78)은 PSG, BSB, BPSG, 플루오르 도핑된 실리콘 유리(FSG), TEOS 또는 다른 비다공성(non-porous) 낮은 k 유전체 재료들로부터 선택된 재료를 포함할 수 있다. 에칭 정지 층(76)은 CVD와 같은 적층 방법을 사용하여 형성될 수 있다. ILD(78)는 스핀 코팅, 또는 유동가능 화확적 증기 증착(Flowable Chemical Vapor Desposition, FCVD)등을 사용하여 형성되거나, 플라즈마 증진 화학적 증기 증착(Plasma Enhanced Chemical Vapor Deposition, PECVD), 저압 화학적 증기 증착(Low Pressure Chemical Vapor Deposition, LPCVD) 등과 같은 적층 방법을 사용하여 형성될 수 있다.
ILD(78) 및 에칭 정지 층(76)은 개구부들((82) 및 (80)에 의해 점유되는)을 형성하기 위해 에칭된다. 에칭은 예를 들어, 반응성 이온 에칭(Reactive Ion Etch, RIE)을 사용하여 수행될 수 있다. 후속 단계에서, 콘택 스페이서들(80)이 형성된다. 콘택 스페이서들(80)은 SiN, SiON, SiCN, SiOCN, AlON, AlN, 이들의 조합 및/또는 이들의 다중 층으로부터 선택된 유전체 재료로 형성될 수 있다. 형성 방법은 블랭킷 적층(blanket deposition) 및 이방성 에칭을 포함하는 게이트 스페이서들(50)의 형성과 본질적으로 동일하다. 이어서, 콘택 플러그들(82)이 예를 들어, 적층과 평탄화를 통해 형성된다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(522)로 도시된다.
도 21은 에칭 정지 층(84), 유전체 층(86), 전도성 비아들(via)(88) 및 비아 개구부들(via openings)(90)의 형성을 도시한다. 에칭 정지 층(84) 및 유전체 층(86)은 각각 에칭 정지 층(76) 및 ILD(78)와 유사한(또는 상이한) 재료들 및 유사한 방법들을 사용하여 형성될 수 있다. 비아들(88)은 티타늄(titanium), 질화 티타늄(titanium nitride), 탄탈륨(tantalum) 또는 탄탈륨 질화물(tantalum nitride)로 형성된 장벽층 및 장벽층 위에 있는 구리, 또는 텅스텐 등과 같은 전도성 재료들을 포함할 수 있다. 개구부(90)는 층들(76, 78, 84 및 86)을 에칭함으로써 형성된다.
다음으로, 도 22에 도시된 바와 같이 개구부(90)는 비아들(88)과 유사한 재료로 형성될 수 있는 비아(92)를 형성하기 위해 채워진다. 각각의 단계는 도 24에 도시된 공정 흐름에서 단계(524)로 도시된다. 비아 스페이서들(94)은 누설 또는 전기적 단락을 감소시키기 위해 비아들(88) 및/또는 개구부(90)의 측벽들 상에 형성될 수 있다. 도 23은 금속 배선(96)을 포함하는 하부 금속화층(metallization layer)의 형성을 도시한다.
본 출원의 실시예들은 일부 유리한 특징들을 갖는다. 마스크 스택들의 트리밍을 통해, 일부 트랜지스터들의 폭이 감소되고 대응하는 트랜지스터의 크기가 감소된다. 더미 게이트 유전체의 에칭 스루(etch-through)는 게이트 스페이서들의 아래에 형성된 언더컷에 의한 전기적 단락 및 누설의 가능성을 감소시킨다. 더미 게이트 스택에 의해 남겨진 리세스 내에 추가적인 게이트 스페이서들의 형성도 또한 유리하게도 전기적 단락 및 누설을 감소시킨다. 라디칼을 사용하는 더미 게이트 전극의 에칭은 잔류물을 남기지 않고 더 나은 제거를 가져온다. 더욱이, 콘택 스페이서들의 형성도 또한 게이트 콘택 플러그와 소스/드레인 콘택 플러그들 사이의 누설 및 단락의 가능성을 감소시킨다.
본 개시의 일부 실시예들에 따라, 방법은 반도체 영역 위에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽 상에 게이트 스페이서를 형성하는 단계, 개구부를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 개구부 내에 대체 게이트 스택을 형성하는 단계, 리세스를 형성하기 위해 대체 게이트 스택을 리세싱하는 단계, 전도성 재료로 리세스를 채우는 단계 및 게이트 스페이서 위의 전도성 재료의 잉여 부분을 제거하기 위해 평탄화를 수행하는 단계를 포함한다. 전도성 재료의 나머지 부분은 게이트 콘택 플러그를 형성한다. 게이트 콘택 플러그의 상부는 제1 게이트 스페이서의 상부와 동일한 선상(same level)에 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 평탄화가 제 1 게이트 스페이서가 노출될 때까지 수행될 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 더미 게이트 스택을 제거하는 상기 단계가 불소 함유 처리 가스(fluorine-containing process gas)로부터 플라즈마를 생성하는 단계, 상기 플라즈마로부터 이온을 걸러내고(filtering out), 불소 라디칼(fluorine radicals)을 남기는 단계, 및 상기 불소 라디칼을 사용하여 상기 더미 게이트 스택의 폴리실리콘 층(polysilicon layer)을 에칭하는 단계를 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 서로 다른 폭을 가지는 제1 마스크 스택(first mask stack) 및 제2 마스크 스택(second mask stack)을 형성하는 단계, 상기 제2 마스크 스택을 덮도록 포토 레지스트(photo resist)를 형성하는 단계, 제1 폭의 상기 제1 마스크 스택을 트리밍(trimming)하는 단계, 상기 포토 레지스트를 제거하는 단계, 상기 제1 폭의 상기 제1 마스크 스택 및 제2 폭의 상기 제2 마스크 스택을 동시에 더 트리밍(trimming)하는 단계, 및 더미 게이트 전극층 및 더미 게이트 유전체층을 에칭하기 위해 상기 제1 마스크 스택 및 상기 제2 마스크 스택을 에칭 마스크로 사용하는 단계를 더 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 반도제 영역 위에 상기 더미 게이트 스택을 형성하는 상기 단계가 더미 게이트 유전체 층을 드러내기 위해 더미 게이트 전극층을 에칭하는 단계, 및 상기 반도체 영역을 노출시키기 위해 상기 더미 게이트 유전체 층을 에칭 스루(etching-through)하는 단계를 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 개구부를 형성하기 위해 상기 더미 게이트 스택이 제거된 후에, 상기 개구부에 제2 게이트 스페이서(second gate spacer)를 형성하는 단계로서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서와 접촉하는 제1 측벽 및 상기 게이트 콘택 플러그의 측벽과 접촉하는 제2 측벽을 가지는 것인, 상기 제2 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 게이트 콘택 플러그가 상기 제1 게이트 스페이서의 측벽과 접촉하는 측벽을 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 방법은 반도체 핀의 상부 표면과 측벽 상에 더미 게이트 스택을 형성하는 단계, 더미 게이트 스택의 측벽들과 접촉하는 측벽들을 갖는 게이트 스페이서를 형성하는 단계, 더미 게이트 스택의 측면상에 소스/드레인 영역을 형성하는 단계, 소스/드레인 영역을 덮기 위해 층간 절연체를 형성하는 단계, 게이트 스페이서들 사이에 개구부를 형성하기 위해 더미 게이트 스택을 제거하는 단계, 대체 게이트 스택으로 개구부의 하부를 채우는 단계, 및 개구부의 상부를 채우기 위해 게이트 콘택 플러그를 형성하는 단계를 포함한다. 게이트 콘택 플러그는 게이트 스페이서들의 상부 사이에 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 게이트 콘택 플러그가 상기 제1 게이트 스페이서들의 상부들 사이에 리세스를 형성하기 위해 상기 대체 게이트 스택의 상부를 에칭하는 단계, 하드 마스크 층(hard mask layer)으로 상기 리세스를 채우는 단계, 상기 리세스를 재생시키기 위해 상기 하드 마스크 층을 제거하는 단계, 전도성 재료로 상기 리세스를 채우는 단계, 및 상기 전도성 재료의 잉여 부분을 제거하기 위해 평탄화를 수행해서 상기 전도성 재료의 남은 부분은 상기 게이트 콘택 플러그를 형성하는 단계에 의해 형성되는 것일 수 있다 .
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 대체 게이트 스택을 형성하는 단계가 상기 제거된 더미 게이트 스택에 의해 남겨진 상기 개구부 내로 연장되는 게이트 유전체 층을 채우는 단계, 상기 게이트 유전체 층 위에 게이트 전극층을 적층(deposit)하는 단계, 및 상기 대체 게이트 스택을 형성하기 위해 상기 게이트 유전체 층 및 상기 게이트 전극층 상에 평탄화를 수행하는 단계를 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 소스/드레인 콘택 개구부를 형성하기 위해 상기 층간 유전체를 에칭해서 상기 소스/드레인 영역이 소스/드레인 콘택 개구부에 노출되도록 하는 단계, 상기 소스/드레인 콘택 개구부를 채우기 위해 소스/드레인 콘택 플러그를 형성하는 단계로서, 상기 게이트 콘택 플러그가 형성될 때, 동일 재료의 상기 게이트 콘택 플러그가 상기 소스/드레인 콘택 플러그 위에 적층되어 상기 소스/드레인 콘택 플러그에 접촉하는 것인, 상기 소스/드레인 콘택 플러그를 형성하는 단계, 및 상기 소스/드레인 콘택 플러긔 위에 적층되어 접촉하는 상기 동일 재료의 상기 게이트 콘택 플러그의 일부분을 제거하는 단계를 더 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 게이트 콘택 플러그를 형성하는 상기 단계가 상기 층간 유전체 위에 희생 유전체 층(sacrificial dielectric layer)을 형성하는 단계, 상기 층간 유전체에 추가적인 개구부를 형성하기 위해 상기 희생 유전체 층을 에칭하는 단계, 상기 추가적인 개구부와 상기 개구부의 상부 부분에 금속 재료를 채우는 단계, 및 상기 희생 유전체 층 및 상기 추가적인 개구부에 채워진 금속 재료의 일부분을 제거하는 단계를 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 개구부를 형성하기 위해 상기 더미 게이트 스택이 제거된 후에, 상기 개구부 내에 제2 게이트 스페이서를 형성하는 단계로서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서들의 측벽과 접촉하는 제1 측벽 및 상기 게이트 콘택 플러그의 측벽과 접촉하는 제2 측벽을 가지는 것인, 상기 제 2 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 방법은 상기 게이트 콘택 플러그가 상기 제1 게이트 스페이서들의 측벽과 접촉하는 측벽을 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 디바이스는 반도체 영역, 반도체 영역 위의 게이트 스택, 게이트 스택의 측면상의 소스/드레인 영역, 및 게이트 스택의 측벽들 상에 제1 게이트 스페이서 및 제2 게이트 스페이서를 포함한다. 게이트 콘택 플러그는 게이트 스택 위에 있고, 게이트 콘택 플러그는 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있고, 제1 게이트 스페이서 및 제2 게이트 스페이서의 상부는 게이트 콘택 플러그와 동일한 선상(same level)에 있다.
본 개시의 일부 실시예들에 따르면, 상기 디바이스는 상기 게이트 콘택 플러그가 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서의 측벽들과 접촉하고 상기 게이트 스택의 반대편 측벽은 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서의 측벽들과 접촉하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 디바이스는 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서가 상기 반도체 영역의 상부 표면과 물리적으로 접촉하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 디바이스는 제1 소스/드레인 콘택 플러그로서, 상기 소스/드레인 영역 위에 있고 전기적으로 커플링된 상기 제1 소스/드레인 콘택 플러그는 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 상부 표면과 실질적으로 동일한 평면인 상부 표면을 포함하는 것인, 상기 제1 소스/드레인 콘택 플러그, 상기 제1 소스/드레인 콘택 플러그와 상기 게이트 콘택 플러그 위에있는 에칭 정지 층(etch stop layer), 상기 에칭 정지 층 위의 유전체층, 상기 제1 소스/드레인 콘택 플러그 위에 있고 상기 제1 소스/드레인 콘택 플러그에 접촉하는 제2 소스/드레인 콘택 플러그로서, 상기 제2 소스/드레인 콘택 플러그는 상기 에칭 정지 층 및 상기 유전체 내에 배치되는 것인, 상기 제2 소스/드레인 콘택 플러그, 및 상기 제2 소스/드레인 콘택 플러그를 에워싸고 접촉하는 유전체 콘택 스페이서를 더 포함할 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 디바이스는 제3 게이트 스페이서 및 제4 게이트 스페이서로서, 상기 제3 게이트 스페이서와 상기 제4 게이트 스페이서 사이에 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서가 있는 것인, 상기 제3 게이트 스페이서 및 상기 제4 게이트 스페이서를 더 포함하고, 상기 제3 게이트 스페이서는 L자형(L-shape)을 가지는 제1 층; 및 상기 제1 층의 수평 레그 바로 위에 있는 제 2 층을 포함하는 것일 수 있다.
본 개시의 일부 실시예들에 따르면, 상기 디바이스는 상기 게이트 콘택 플러그의 측벽이 상기 장치의 횡단면도에서 상기 게이트 스택의 측벽에 수직으로 정렬되어 있는 것일 수 있다.
전술한 바는 본 기술분야의 숙련자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 실시예들의 특징들의 개요를 설명하였다. 본 기술분야의 숙련자라면 이들은 동일한 목적을 실행하기 위해 및/또는 여기에 소개된 실시예들의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있음을 인식해야 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성이 본 개시의 정신 및 범위로부터 일탈하지 않으며 또한 그들이 본 개시의 정신 및 범위로부터의 일탈없이 여기에서 다양하게 변화, 대체, 및 변경할 수 있음을 인식해야 한다.

Claims (10)

  1. 반도체 영역 위에 더미 게이트 스택(dummy gate stack)을 형성하는 단계;
    상기 더미 게이트 스택의 측벽 상에 제1 게이트 스페이서(a first gate spacer)를 형성하는 단계;
    개구부를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    상기 개구부 내에 대체 게이트 스택(replacemanet gate stack)을 형성하는 단계;
    리세스(recess)를 형성하기 위해 상기 대체 게이트 스택을 리세싱(recessing)하는 단계;
    전도성 재료로 상기 리세스를 채우는 단계; 및
    상기 제1 게이트 스페이서 위의 상기 전도성 재료의 잉여 부분을 제거하기 위해 평탄화를 수행하는 단계로서, 상기 전도성 재료의 남은 부분은 게이트 콘택 플러그(gate contact plug)를 형성하고, 상기 게이트 콘택 플러그의 상부 부분은 상기 제1 게이트 스페이서의 상부 부분과 동일한 선상(same level)에 있는 것인, 상기 평탄화를 수행하는 단계를 포함하는 방법.
  2. 제1 항에 있어서, 상기 더미 게이트 스택을 제거하는 상기 단계는 불소 함유 처리 가스(fluorine-containing process gas)로부터 플라즈마를 생성하는 단계;
    상기 플라즈마로부터 이온을 걸러내고(filtering out), 불소 라디칼(fluorine radicals)을 남기는 단계; 및
    상기 불소 라디칼을 사용하여 상기 더미 게이트 스택의 폴리실리콘 층(polysilicon layer)을 에칭하는 단계를 포함하는 것인 방법.
  3. 제1 항에 있어서,
    서로 다른 폭을 가지는 제1 마스크 스택(first mask stack) 및 제2 마스크 스택(second mask stack)을 형성하는 단계;
    상기 제2 마스크 스택을 덮도록 포토 레지스트(photo resist)를 형성하는 단계;
    제1 폭의 상기 제1 마스크 스택을 트리밍(trimming)하는 단계;
    상기 포토 레지스트를 제거하는 단계;
    상기 제1 폭의 상기 제1 마스크 스택 및 제2 폭의 상기 제2 마스크 스택을 동시에 더 트리밍(trimming)하는 단계; 및
    더미 게이트 전극층 및 더미 게이트 유전체층을 에칭하기 위해 상기 제1 마스크 스택 및 상기 제2 마스크 스택을 에칭 마스크로 사용하는 단계를 더 포함하는 방법.
  4. 제1 항에 있어서, 상기 반도제 영역 위에 상기 더미 게이트 스택을 형성하는 상기 단계는
    더미 게이트 유전체 층을 드러내기 위해 더미 게이트 전극층을 에칭하는 단계; 및
    상기 반도체 영역을 노출시키기 위해 상기 더미 게이트 유전체 층을 에칭 스루(etching-through)하는 단계를 포함하는 것인 방법.
  5. 제1 항에 있어서,
    상기 개구부를 형성하기 위해 상기 더미 게이트 스택이 제거된 후에, 상기 개구부에 제2 게이트 스페이서(second gate spacer)를 형성하는 단계로서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서와 접촉하는 제1 측벽 및 상기 게이트 콘택 플러그의 측벽과 접촉하는 제2 측벽을 가지는 것인, 상기 제2 게이트 스페이서를 형성하는 단계를 더 포함하는 방법.
  6. 반도체 핀의 상부 표면 및 측벽상에 더미 게이트 스택을 형성하는 단계;
    상기 더미 게이트 스택의 측벽들과 접촉하는 측벽들을 가지는 제1 게이트 스페이서들을 형성하는 단계;
    상기 더미 게이트 스택의 측면 상에 소스/드레인 영역을 형성하는 단계;
    상기 소스/드레인 영역을 덮도록 층간 절연체를 형성하는 단계;
    상기 제1 게이트 스페이서들 사이에 개구부를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계;
    대체 게이트 스택으로 상기 개구부의 하부를 채우는 단계; 및
    상기 개구부의 상부를 채우기 위해 게이트 콘택 플러그를 형성하는 단계로서, 상기 게이트 콘택 플러그는 상기 제1 게이트 스페이서들의 상부들 사이에 있는 것인, 상기 게이트 콘택 플러그를 형성하는 단계를 포함하는 방법.
  7. 제6 항에 있어서,
    소스/드레인 콘택 개구부를 형성하기 위해 상기 층간 유전체를 에칭해서 상기 소스/드레인 영역이 소스/드레인 콘택 개구부에 노출되도록 하는 단계;
    상기 소스/드레인 콘택 개구부를 채우기 위해 소스/드레인 콘택 플러그를 형성하는 단계로서, 상기 게이트 콘택 플러그가 형성될 때, 동일 재료의 상기 게이트 콘택 플러그가 상기 소스/드레인 콘택 플러그 위에 적층되어 상기 소스/드레인 콘택 플러그에 접촉하는 것인, 상기 소스/드레인 콘택 플러그를 형성하는 단계; 및
    상기 소스/드레인 콘택 플러긔 위에 적층되어 접촉하는 상기 동일 재료의 상기 게이트 콘택 플러그의 일부분을 제거하는 단계를 더 포함하는 방법.
  8. 제6 항에 있어서,
    상기 개구부를 형성하기 위해 상기 더미 게이트 스택이 제거된 후에, 상기 개구부 내에 제2 게이트 스페이서를 형성하는 단계로서, 상기 제2 게이트 스페이서는 상기 제1 게이트 스페이서들의 측벽과 접촉하는 제1 측벽 및 상기 게이트 콘택 플러그의 측벽과 접촉하는 제2 측벽을 가지는 것인, 상기 제 2 게이트 스페이서를 형성하는 단계를 더 포함하는 방법.
  9. 반도체 영역;
    상기 반도체 영역 위의 게이트 스택;
    상기 게이트 스택의 측면상의 소스/드레인 영역;
    상기 게이트 스택의 측벽들 상의 제1 게이트 스페이서와 제2 게이트 스페이서; 및
    상기 게이트 스택 위의 게이트 콘택 플러그로서, 상기 게이트 콘택 플러그는 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있고, 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서의 상부는 상기 게이트 컨택 플러그와 동일한 선상(same level)에 있는 것인, 상기 게이트 콘택 플러그를 포함하는 디바이스.
  10. 제9 항에 있어서,
    상기 디바이스는 제3 게이트 스페이서 및 제4 게이트 스페이서로서, 상기 제3 게이트 스페이서와 상기 제4 게이트 스페이서 사이에 상기 제1 게이트 스페이서 및 상기 제2 게이트 스페이서가 있는 것인, 상기 제3 게이트 스페이서 및 상기 제4 게이트 스페이서를 더 포함하고,
    상기 제3 게이트 스페이서는 L자형(L-shape)을 가지는 제1 층; 및 상기 제1 층의 수평 레그 바로 위에 있는 제 2 층을 포함하는 것인 디바이스.
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