KR20170077029A - 웨이퍼의 가공 방법 - Google Patents

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Abstract

(과제) 품질이 양호한 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 라고 불리는 패키지 디바이스를 얻을 수 있는 웨이퍼의 가공 방법을 제공한다.
(해결 수단) 표면에 형성된 복수의 디바이스를 구획하는 복수의 분할 예정 라인에 디바이스의 마무리 두께에 상당하는 깊이의 홈이 형성되고, 디바이스를 포함하는 표면에 몰드 수지를 부설함과 함께 홈에 몰드 수지가 매설된 웨이퍼의 가공 방법으로서, 웨이퍼의 표면에 부설된 몰드 수지의 외주부를 제거하여 홈에 매설된 몰드 수지를 웨이퍼의 표면에 노출시키는 몰드 수지 제거 공정과, 웨이퍼의 외주부에 노출된 그 홈에 매설된 몰드 수지를 검출하고, 홈에 매설된 몰드 수지의 폭 방향 중앙에 레이저 광선의 집광점을 위치시켜 홈을 따라 조사함으로써 웨이퍼를 개개의 디바이스로 분할하는 분할홈을 형성하는 분할홈 형성 공정을 포함한다.

Description

웨이퍼의 가공 방법{METHOD OF MACHINING WAFER}
본 발명은, 표면에 복수의 분할 예정 라인이 격자상으로 형성되어 있음과 함께 그 복수의 분할 예정 라인에 의해 구획된 복수의 영역에 디바이스가 형성된 웨이퍼를, 분할 예정 라인을 따라 개개의 디바이스로 분할함과 함께 개개의 디바이스를 수지로 피복하는 웨이퍼의 가공 방법에 관한 것이다.
반도체 디바이스 제조 프로세스에 있어서는, 대략 원판 형상인 반도체 웨이퍼의 표면에 격자상으로 배열된 분할 예정 라인에 의해 복수의 영역이 구획되고, 이 구획된 영역에 IC, LSI 등의 디바이스를 형성한다. 이와 같이 형성된 반도체 웨이퍼를 분할 예정 라인을 따라 절단함으로써, 디바이스가 형성된 영역을 분할하여 개개의 디바이스를 제조하고 있다.
최근, 웨이퍼를 개개의 디바이스로 분할함과 함께, 개개의 디바이스를 수지로 피복하는 패키지 기술이 개발되고 있다. 이 패키지 기술 중 하나인 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 로 불리는 패키지 기술이 하기 특허문헌 1 에 개시되어 있다.
하기 특허문헌 1 에 개시된 패키지 기술은, 웨이퍼의 이면에 수지를 피복하고, 웨이퍼의 표면으로부터 분할 예정 라인을 따라 수지에 이르는 절삭홈을 형성하고, 웨이퍼의 표면에 몰드 수지를 부설 (敷設) 하여 각 디바이스를 피복함과 함께 절삭홈에 몰드 수지를 매설한 후, 절삭홈의 폭보다 얇은 두께의 절삭 블레이드에 의해 절삭홈에 충전된 몰드 수지를 절단함으로써, 개개의 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 로 불리는 패키지 디바이스로 분할한다.
또, 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 로 불리는 패키지 디바이스를 제조하는 웨이퍼의 가공 방법으로서, 다음의 기술이 개발되고 있다.
(1) 웨이퍼의 표면측으로부터 분할 예정 라인을 따라 디바이스의 마무리 두께에 상당하는 깊이의 절삭홈을 형성한다.
(2) 웨이퍼의 표면에 몰드 수지를 부설함과 함께 절삭홈에 몰드 수지를 매설한다.
(3) 웨이퍼의 표면에 부설된 몰드 수지의 표면에 보호 부재를 첩착 (貼着) 하고 웨이퍼의 이면을 연삭하여 절삭홈을 표출시킨다.
(4) 웨이퍼의 이면을 다이싱 테이프에 첩착하고, 절삭홈의 폭보다 얇은 두께의 절삭 블레이드에 의해 절삭홈에 매설된 몰드 수지를 절단함으로써, 개개의 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 로 불리는 패키지 디바이스로 분할한다.
일본 공개특허공보 2006-100535호
그런데, 상기 서술한 어느 가공 방법에 있어서도, 절삭 블레이드에 의해 절삭홈에 매설된 몰드 수지를 절단할 때, 웨이퍼의 표면에는 몰드 수지가 부설되어 있기 때문에, 디바이스에 형성되고 몰드 수지의 표면으로부터 노출되어 있는 돌기 전극인 범프를 기준으로 하여 분할 예정 라인에 형성된 절삭홈에 간접적으로 절삭 블레이드를 위치시키고 있지만, 범프와 분할 예정 라인이 반드시 정확한 위치 관계로 되어 있지 않은 것에서 기인하여, 절삭 블레이드가 분할 예정 라인에 형성된 절삭홈으로부터 벗어나 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 를 구성하는 디바이스의 측면에 흠집을 낸다는 문제가 있다.
본 발명은 상기 사실을 감안하여 이루어진 것으로서, 그 주된 기술 과제는, 품질이 양호한 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 를 얻을 수 있는 웨이퍼의 가공 방법을 제공하는 것이다.
상기 주된 기술 과제를 해결하기 위해, 본 발명에 의하면, 표면에 형성된 복수의 디바이스를 구획하는 복수의 분할 예정 라인에 디바이스의 마무리 두께에 상당하는 깊이의 홈이 형성되고, 디바이스를 포함하는 표면에 몰드 수지를 부설함과 함께 그 홈에 몰드 수지가 매설된 웨이퍼의 가공 방법으로서, 웨이퍼의 표면에 부설된 몰드 수지의 외주부를 제거하여 그 홈에 매설된 몰드 수지를 웨이퍼의 표면에 노출시키는 몰드 수지 제거 공정과, 그 몰드 수지 제거 공정을 실시한 후, 웨이퍼의 외주부에 노출된 그 홈에 매설된 몰드 수지를 검출하고, 그 홈에 매설된 몰드 수지의 폭 방향 중앙에 레이저 광선의 집광점을 위치시켜 그 홈을 따라 조사함으로써 웨이퍼를 개개의 디바이스로 분할하는 분할홈을 형성하는 분할홈 형성 공정을 구비한 것을 특징으로 하는 웨이퍼의 가공 방법이 제공된다.
바람직하게는, 상기 분할홈 형성 공정을 실시하기 전에 웨이퍼의 이면을 연삭하여 웨이퍼를 디바이스의 마무리 두께로 형성하는 이면 연삭 공정을 실시하고, 분할홈 형성 공정은 웨이퍼를 개개의 디바이스로 분할하는 깊이의 분할홈을 형성한다.
바람직하게는, 상기 분할홈 형성 공정에 있어서는 디바이스의 마무리 두께에 상당하는 깊이의 분할홈을 형성하고, 분할홈 형성 공정이 실시된 웨이퍼의 표면에 보호 부재를 첩착하는 보호 부재 첩착 공정과, 웨이퍼의 이면을 연삭하여 웨이퍼를 디바이스의 마무리 두께로 형성하고 분할홈을 표출시킴으로써 웨이퍼를 개개의 디바이스로 분할하는 이면 연삭 공정을 실시한다.
본 발명의 웨이퍼의 가공 방법에 의하면, 분할홈 형성 공정은, 웨이퍼의 외주부 표면에 노출된 홈에 매설된 몰드 수지의 폭 방향 중앙을 레이저 광선을 조사하는 집광기의 바로 아래에 위치시켜 실시하기 때문에, 웨이퍼의 표면에 몰드 수지가 부설되어 있어도 홈에 매설된 몰드 수지의 폭 방향 중앙에 홈을 따라 펄스 레이저 광선을 조사할 수 있고, 디바이스를 손상시키지는 않는다.
도 1 은 반도체 웨이퍼의 사시도이다.
도 2 는 홈 형성 공정을 실시하기 위한 절삭 장치의 주요부 사시도이다.
도 3 은 홈 형성 공정의 설명도이다.
도 4 는 몰딩 공정의 설명도이다.
도 5 는 범프 노출 공정을 나타내는 설명도이다.
도 6 은 몰드 수지 제거 공정의 설명도이다.
도 7 은 보호 부재 첩착 공정의 설명도이다.
도 8 은 이면 연삭 공정의 설명도이다.
도 9 는 웨이퍼 지지 공정을 나타내는 사시도이다.
도 10 은 분할홈 형성 공정을 실시하기 위한 레이저 가공 장치의 주요부 사시도이다.
도 11 은 분할홈 형성 공정의 설명도이다.
도 12 는 본 발명 실시형태의 웨이퍼의 가공 방법에 의해 반도체 웨이퍼가 개개로 분할된 패키지 디바이스의 사시도이다.
도 13 은 다른 실시형태에 의한 분할홈 형성 공정을 나타내는 사시도이다.
도 14 는 다른 실시형태에 의한 분할홈 형성 공정을 나타내는 설명도이다.
도 15 는 다른 실시형태에 의한 보호 부재 첩착 공정의 설명도이다.
도 16 은 다른 실시형태에 의한 이면 연삭 공정의 설명도이다.
도 17 은 다른 실시형태에 의한 웨이퍼 지지 공정의 설명도이다.
이하, 본 발명에 의한 웨이퍼의 가공 방법의 바람직한 실시형태에 대해, 첨부 도면을 참조하여 상세하게 설명한다.
도 1 에는, 본 발명에 따라 가공되는 반도체 웨이퍼의 사시도가 도시되어 있다. 도 1 에 나타내는 반도체 웨이퍼 (2) 는, 두께가 예를 들어 600 ㎛ 인 실리콘 웨이퍼로 이루어져 있고, 표면 (2a) 에 복수의 분할 예정 라인 (21) 이 격자상으로 형성되어 있음과 함께, 그 복수의 분할 예정 라인 (21) 에 의해 구획된 복수의 영역에 IC, LSI 등의 디바이스 (22) 가 형성되어 있다. 이 각 디바이스 (22) 는, 전부 동일한 구성을 하고 있다. 디바이스 (22) 의 표면에는 각각 복수의 돌기 전극인 범프 (23) 가 형성되어 있다. 이하, 이 반도체 웨이퍼 (2) 를 분할 예정 라인 (21) 을 따라 개개의 디바이스 (22) 로 분할함과 함께 개개의 디바이스를 수지로 피복하는 웨이퍼의 가공 방법에 대해 설명한다.
먼저, 반도체 웨이퍼 (2) 의 표면측으로부터 분할 예정 라인 (21) 을 따라 디바이스의 마무리 두께에 상당하는 깊이의 홈을 형성하는 홈 형성 공정을 실시한다. 이 홈 형성 공정은, 본 실시형태에 있어서는 도 2 에 나타내는 절삭 장치 (3) 를 사용하여 실시한다. 도 2 에 나타내는 절삭 장치 (3) 는, 피가공물을 유지하는 척 테이블 (31) 과, 그 척 테이블 (31) 에 유지된 피가공물을 절삭하는 절삭 수단 (32) 과, 그 척 테이블 (31) 에 유지된 피가공물을 촬상하는 촬상 수단 (33) 을 구비하고 있다. 척 테이블 (31) 은, 피가공물을 흡인 유지하도록 구성되어 있고, 도시되지 않은 절삭 이송 수단에 의해 도 2 에 있어서 화살표 X 로 나타내는 절삭 이송 방향으로 이동됨과 함께, 도시되지 않은 인덱싱 이송 수단에 의해 화살표 Y 로 나타내는 인덱싱 이송 방향으로 이동되도록 되어 있다.
상기 절삭 수단 (32) 은, 실질상 수평하게 배치된 스핀들 하우징 (321) 과, 그 스핀들 하우징 (321) 에 자유롭게 회전할 수 있도록 지지된 회전 스핀들 (322) 과, 그 회전 스핀들 (322) 의 선단부에 장착된 환상 (環狀) 의 절삭날 (323a) 을 구비한 절삭 블레이드 (323) 를 포함하고 있고, 회전 스핀들 (322) 이 스핀들 하우징 (321) 내에 배치 형성된 도시되지 않은 서보 모터에 의해 화살표 322a 로 나타내는 방향으로 회전되도록 되어 있다. 또한, 절삭 블레이드 (323) 의 환상의 절삭날 (323a) 의 두께는, 본 실시형태에 있어서는 40 ㎛ 로 설정되어 있다. 상기 촬상 수단 (33) 은, 현미경이나 CCD 카메라 등의 광학 수단으로 이루어져 있고, 촬상된 화상 신호를 도시되지 않은 제어 수단에 보낸다.
상기 서술한 절삭 장치 (3) 를 사용하여 홈 형성 공정을 실시하려면, 도 2 에 나타내는 바와 같이 척 테이블 (31) 상에 반도체 웨이퍼 (2) 의 이면 (2b) 측을 재치 (載置) 하고, 도시되지 않은 흡인 수단을 작동시킴으로써 반도체 웨이퍼 (2) 를 척 테이블 (31) 상에 흡인 유지한다. 따라서, 척 테이블 (31) 에 유지된 반도체 웨이퍼 (2) 는, 표면 (2a) 이 상측이 된다. 이와 같이 하여, 반도체 웨이퍼 (2) 를 흡인 유지한 척 테이블 (31) 은, 도시되지 않은 절삭 이송 수단에 의해 촬상 수단 (33) 의 바로 아래에 위치된다.
척 테이블 (31) 이 촬상 수단 (33) 의 바로 아래에 위치되면, 촬상 수단 (33) 및 도시되지 않은 제어 수단에 의해 반도체 웨이퍼 (2) 의 분할 예정 라인 (21) 을 따라 분할홈을 형성해야 할 절삭 영역을 검출하는 얼라인먼트 작업을 실행한다. 즉, 촬상 수단 (33) 및 도시되지 않은 제어 수단은, 반도체 웨이퍼 (2) 의 소정 방향으로 형성되어 있는 분할 예정 라인 (21) 과 절삭 블레이드 (323) 의 위치 맞춤을 실시하기 위한 패턴 매칭 등의 화상 처리를 실행하고, 절삭 영역의 얼라인먼트를 수행한다 (얼라인먼트 공정). 또, 반도체 웨이퍼 (2) 에 형성되어 있는 상기 소정 방향에 대하여 직교하는 방향으로 연장되는 분할 예정 라인 (21) 에 대해서도, 동일하게 절삭 영역의 얼라인먼트가 수행된다.
이상과 같이 하여 척 테이블 (31) 상에 유지되어 있는 반도체 웨이퍼 (2) 의 절삭 영역을 검출하는 얼라인먼트가 실시되었으면, 반도체 웨이퍼 (2) 를 유지한 척 테이블 (31) 을 절삭 가공 영역의 절삭 개시 위치로 이동시킨다. 이 때, 도 3 의 (a) 로 나타내는 바와 같이 반도체 웨이퍼 (2) 는 분할 예정 라인 (21) 의 일단 (一端) (도 3 의 (a) 에 있어서 좌측단) 이 절삭 블레이드 (323) 의 환상의 절삭날 (323a) 의 바로 아래보다 소정량 우측에 위치하도록 위치된다. 다음으로, 절삭 블레이드 (323) 를 도 3 의 (a) 에 있어서 이점쇄선으로 나타내는 대기 위치로부터 화살표 Z1 로 나타내는 바와 같이 하방으로 절입 이송하고, 도 3 의 (a) 에 있어서 실선으로 나타내는 바와 같이 소정의 절입 이송 위치에 위치시킨다. 이 절입 이송 위치는, 도 3 의 (a) 및 도 3 의 (c) 에 나타내는 바와 같이 절삭 블레이드 (323) 의 환상의 절삭날 (323a) 의 하단이 반도체 웨이퍼 (2) 의 표면으로부터 디바이스의 마무리 두께에 상당하는 깊이 위치 (예를 들어, 200 ㎛) 로 설정되어 있다.
다음으로, 절삭 블레이드 (323) 를 도 3 의 (a) 에 있어서 화살표 322a 로 나타내는 방향으로 소정의 회전 속도로 회전시키고, 척 테이블 (31) 을 도 3 의 (a) 에 있어서 화살표 X1 로 나타내는 방향으로 소정의 절삭 이송 속도로 이동시킨다. 그리고, 분할 예정 라인 (21) 의 타단 (도 3 의 (b) 에 있어서 우측단) 이 절삭 블레이드 (323) 의 환상의 절삭날 (323a) 의 바로 아래보다 소정량 좌측에 위치하는 위치까지 도달하면, 척 테이블 (31) 의 이동을 정지시킨다. 이와 같이 척 테이블 (31) 을 절삭 이송함으로써, 도 3 의 (d) 로 나타내는 바와 같이 반도체 웨이퍼 (2) 에는 분할 예정 라인 (21) 을 따라 표면으로부터 디바이스의 마무리 두께에 상당하는 깊이 (예를 들어, 200 ㎛) 로 폭이 40 ㎛ 인 홈 (절삭홈) (210) 이 형성된다 (홈 형성 공정).
다음으로, 절삭 블레이드 (323) 를 도 3 의 (b) 에 있어서 화살표 Z2 로 나타내는 바와 같이 상승시켜 이점쇄선으로 나타내는 대기 위치에 위치시키고, 척 테이블 (31) 을 도 3 의 (b) 에 있어서 화살표 X2 로 나타내는 방향으로 이동시켜, 도 3 의 (a) 에 나타내는 위치로 되돌린다. 그리고, 척 테이블 (31) 을 지면에 수직인 방향 (인덱싱 이송 방향) 으로 분할 예정 라인 (21) 의 간격에 상당하는 양만큼 인덱싱 이송하고, 다음으로 절삭해야 할 분할 예정 라인 (21) 을 절삭 블레이드 (323) 와 대응하는 위치에 위치시킨다. 이와 같이 하여, 다음으로 절삭해야 할 분할 예정 라인 (21) 을 절삭 블레이드 (323) 와 대응하는 위치에 위치시켰다면, 상기 서술한 홈 형성 공정을 실시한다. 그리고, 상기 서술한 홈 형성 공정을 반도체 웨이퍼 (2) 에 형성된 모든 분할 예정 라인 (21) 에 실시한다.
상기 서술한 홈 형성 공정은 절삭 장치 (3) 의 절삭 블레이드 (323) 에 의해 반도체 웨이퍼 (2) 의 표면측으로부터 분할 예정 라인 (21) 을 따라 디바이스의 마무리 두께에 상당하는 깊이의 홈 (절삭홈) (210) 을 형성하는 예를 나타냈지만, 홈 형성 공정은 분할 예정 라인 (21) 을 따라 레이저 광선을 조사함으로써 디바이스의 마무리 두께에 상당하는 깊이의 레이저 가공 홈을 형성해도 된다.
다음으로, 홈 형성 공정이 실시된 반도체 웨이퍼 (2) 의 디바이스를 포함하는 표면에 몰드 수지를 부설함과 함께 홈 (210) 에 몰드 수지를 매설하는 몰딩 공정을 실시한다. 이 몰딩 공정은, 도 4 의 (a) 에 나타내는 바와 같이 수지 피복 장치 (4) 의 유지 테이블 (41) 의 상면인 유지면 상에 상기 홈 형성 공정이 실시된 반도체 웨이퍼 (2) 의 이면 (2b) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써, 유지 테이블 (41) 의 유지면 상에 반도체 웨이퍼 (2) 를 흡인 유지한다. 따라서, 유지 테이블 (41) 에 유지된 반도체 웨이퍼 (2) 는, 표면 (2a) 이 상측이 된다. 이와 같이 하여, 유지 테이블 (41) 상에 반도체 웨이퍼 (2) 를 유지하였다면, 도 4 의 (a) 에 나타내는 바와 같이 수지 공급 노즐 (42) 의 분출구 (421) 를 유지 테이블 (41) 상에 유지된 반도체 웨이퍼 (2) 의 중심부에 위치시키고, 도시되지 않은 수지 공급 수단을 작동시켜, 수지 공급 노즐 (42) 의 분출구 (421) 로부터 몰드 수지 (40) 를 유지 테이블 (41) 상에 유지된 반도체 웨이퍼 (2) 의 중앙 영역에 소정량 적하한다. 반도체 웨이퍼 (2) 의 표면 (2a) 의 중앙 영역에 소정량의 몰드 수지 (40) 를 적하하였다면, 도 4 의 (b) 에 나타내는 바와 같이 유지 테이블 (41) 을 화살표 41a 로 나타내는 방향으로 소정의 회전 속도로 소정 시간 회전시킴으로써, 도 4 의 (b) 및 (c) 에 나타내는 바와 같이 반도체 웨이퍼 (2) 의 표면 (2a) 에 몰드 수지 (40) 가 부설됨과 함께 홈 (210) 에 몰드 수지 (40) 가 매설된다. 또한, 몰드 수지 (40) 는, 본 실시형태에 있어서는 열경화성의 액상 수지 (에폭시계의 수지) 가 사용되고 있으며, 반도체 웨이퍼 (2) 의 표면 (2a) 에 부설됨과 함께 절삭홈 (210) 에 매설된 후, 150 ℃ 정도에서 가열함으로써 경화된다.
다음으로, 반도체 웨이퍼 (2) 의 표면 (2a) 에 부설된 몰드 수지 (40) 를 연마하여, 디바이스 (22) 의 표면에 형성된 범프 (23) 를 노출시키는 범프 노출 공정을 실시한다. 이 범프 노출 공정은, 도 5 의 (a) 에 나타내는 연마 장치 (5) 를 사용하여 실시한다. 도 5 의 (a) 에 나타내는 연마 장치 (5) 는, 피가공물을 유지하는 척 테이블 (51) 과, 그 척 테이블 (51) 에 유지된 피가공물을 연마하는 연마 수단 (52) 을 구비하고 있다. 척 테이블 (51) 은, 상면에 피가공물을 흡인 유지하도록 구성되어 있고, 도시되지 않은 회전 구동 기구에 의해 도 5 의 (a) 에 있어서 화살표 51a 로 나타내는 방향으로 회전된다. 연마 수단 (52) 은, 스핀들 하우징 (521) 과, 그 스핀들 하우징 (521) 에 자유롭게 회전할 수 있도록 지지되고 도시되지 않은 회전 구동 기구에 의해 회전되는 회전 스핀들 (522) 과, 그 회전 스핀들 (522) 의 하단에 장착된 마운터 (523) 와, 그 마운터 (523) 의 하면에 장착된 연마 공구 (524) 를 구비하고 있다. 이 연마 공구 (524) 는, 원 형상의 기대 (525) 와, 그 기대 (525) 의 하면에 장착된 연마 패드 (526) 로 이루어져 있고, 기대 (525) 가 마운터 (523) 의 하면에 체결 볼트 (527) 에 의해 장착되어 있다. 또한, 연마 패드 (526) 는, 본 실시형태에 있어서는, 펠트에 연마재로서 실리카로 이루어지는 지립이 혼입되어 있다.
상기 서술한 연마 장치 (5) 를 사용하여 상기 범프 노출 공정을 실시하려면, 도 5 의 (a) 에 나타내는 바와 같이 척 테이블 (51) 의 상면 (유지면) 에 상기 몰딩 공정이 실시된 반도체 웨이퍼 (2) 의 이면 (2b) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써 척 테이블 (51) 상에 반도체 웨이퍼 (2) 를 흡착 유지한다 (웨이퍼 유지 공정). 따라서, 척 테이블 (51) 상에 유지된 반도체 웨이퍼 (2) 는, 표면 (2a) 에 부설된 몰드 수지 (40) 가 상측이 된다. 이와 같이 척 테이블 (51) 상에 반도체 웨이퍼 (2) 를 흡인 유지하였다면, 척 테이블 (51) 을 도 5 의 (a) 에 있어서 화살표 51a 로 나타내는 방향으로 소정의 회전 속도로 회전시키면서, 연마 수단 (52) 의 연마 공구 (524) 를 도 5 의 (a) 에 있어서 화살표 524a 로 나타내는 방향으로 소정의 회전 속도로 회전시켜, 도 5 의 (b) 에 나타내는 바와 같이 연마 패드 (526) 를 피가공면인 표면 (2a) 에 부설된 몰드 수지 (40) 의 상면에 접촉시키고, 연마 공구 (524) 를 도 5 의 (a) 및 도 5 의 (b) 에 있어서 화살표 524b 로 나타내는 바와 같이 소정의 연마 이송 속도로 하방 (척 테이블 (51) 의 유지면에 대하여 수직인 방향) 으로 소정량 연마 이송한다. 그 결과, 도 5 의 (c) 에 나타내는 바와 같이 표면 (2a) 에 부설된 몰드 수지 (40) 가 연마되어, 디바이스 (22) 의 표면에 형성된 범프 (23) 가 노출된다.
또한, 상기 몰딩 공정에 있어서 범프 (23) 를 피복하지 않고 반도체 웨이퍼 (2) 의 표면 (2a) 에 몰드 수지 (40) 를 부설한 경우에는, 상기 서술한 범프 노출 공정은 반드시 필요하지는 않다.
다음으로, 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 의 외주부를 제거하여 홈 (210) 에 매설된 몰드 수지를 반도체 웨이퍼 (2) 의 표면에 노출시키는 몰드 수지 제거 공정을 실시한다. 이 몰드 수지 제거 공정은, 본 실시형태에 있어서는 도 6 의 (a) 에 나타내는 절삭 장치 (30) 를 사용하여 실시한다. 또한, 도 6 의 (a) 에 나타내는 절삭 장치 (30) 는, 상기 도 2 에 나타내는 절삭 장치 (3) 와 절삭 블레이드 (323) 의 환상의 절삭날 (323a) 이외에는 동일한 구성이기 때문에, 동일 부재에는 동일 부호를 부여하고 설명은 생략한다. 도 6 의 (a) 에 나타내는 절삭 장치 (30) 에 있어서의 절삭 블레이드 (323) 의 환상의 절삭날 (323b) 은, 두께가 2 ∼ 3 ㎜ 로 설정되어 있다.
도 6 의 (a) 에 나타내는 절삭 장치 (30) 를 사용하여 몰드 수지 제거 공정을 실시하려면, 절삭 장치 (30) 의 척 테이블 (31) 상에 반도체 웨이퍼 (2) 의 이면 (2b) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써 척 테이블 (31) 상에 반도체 웨이퍼 (2) 를 흡인 유지한다. 따라서, 척 테이블 (31) 상에 유지된 반도체 웨이퍼 (2) 는, 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 가 상측이 된다. 이와 같이 하여, 반도체 웨이퍼 (2) 를 흡인 유지한 척 테이블 (31) 은, 절삭 블레이드 (323) 에 의한 절삭 가공 영역으로 이동되고, 도 6 의 (a) 에 나타내는 바와 같이 반도체 웨이퍼 (2) 의 외주부를 절삭 블레이드 (323) 의 바로 아래에 위치시킨다.
다음으로, 절삭 블레이드 (323) 를 도 6 의 (a) 에 있어서 화살표 322a 로 나타내는 방향으로 소정의 회전 속도로 회전시킴과 함께 화살표 Z1 로 나타내는 바와 같이 하방으로 절입 이송한다. 이 절입 이송 위치는, 몰드 수지 (40) 가 부설된 반도체 웨이퍼 (2) 의 표면에 이르는 위치로 설정되어 있다. 그리고, 척 테이블 (31) 을 도 6 의 (a) 에 있어서 화살표 31a 로 나타내는 방향으로 1 회전시킨다. 그 결과, 도 6 의 (b) 에 나타내는 바와 같이 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 의 외주부가 환상으로 제거되어 홈 (210) 에 매설된 몰드 수지 (40) 가 반도체 웨이퍼 (2) 의 표면에 노출된다.
또한, 상기 서술한 실시형태에 있어서는 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 의 외주부를 환상으로 제거한 예를 나타냈지만, 몰드 수지 (40) 의 외주부를 부분적으로 제거해도 된다.
상기 서술한 몰드 수지 제거 공정을 실시하였다면, 반도체 웨이퍼 (2) 의 표면에 보호 부재를 첩착하는 보호 부재 첩착 공정을 실시한다. 즉, 도 7 의 (a) 및 (b) 에 나타내는 바와 같이 상기 몰드 수지 제거 공정이 실시된 반도체 웨이퍼 (2) 의 표면 (2a) 에 보호 부재로서의 보호 테이프 (PT) 를 첩착한다.
다음으로, 보호 부재 첩착 공정이 실시된 반도체 웨이퍼 (2) 의 이면을 연삭하여 디바이스의 마무리 두께로 형성하고 홈 (210) 에 매설된 몰드 수지 (40) 를 노출시키는 이면 연삭 공정을 실시한다. 이 이면 연삭 공정은, 도 8 의 (a) 에 나타내는 연삭 장치 (6) 를 사용하여 실시한다. 도 8 의 (a) 에 나타내는 연삭 장치 (6) 는, 피가공물을 유지하는 척 테이블 (61) 과, 그 척 테이블 (61) 에 유지된 피가공물을 연삭하는 연삭 수단 (62) 을 구비하고 있다. 척 테이블 (61) 은, 유지면인 상면에 피가공물을 흡인 유지하도록 구성되어 있고, 도시되지 않은 회전 구동 기구에 의해 도 8 의 (a) 에 있어서 화살표 61a 로 나타내는 방향으로 회전된다. 연삭 수단 (62) 은, 스핀들 하우징 (621) 과, 그 스핀들 하우징 (621) 에 자유롭게 회전할 수 있도록 지지되고 도시되지 않은 회전 구동 기구에 의해 회전되는 회전 스핀들 (622) 과, 그 회전 스핀들 (622) 의 하단에 장착된 마운터 (623) 와, 그 마운터 (623) 의 하면에 장착된 연삭 휠 (624) 을 구비하고 있다. 이 연삭 휠 (624) 은, 원환상의 기대 (625) 와, 그 기대 (625) 의 하면에 환상으로 장착된 연삭 지석 (626) 으로 이루어져 있고, 기대 (625) 가 마운터 (623) 의 하면에 체결 볼트 (627) 에 의해 장착되어 있다.
상기 서술한 연삭 장치 (6) 를 사용하여 상기 이면 연삭 공정을 실시하려면, 도 8 의 (a) 에 나타내는 바와 같이 척 테이블 (61) 의 상면 (유지면) 에 상기 보호 부재 첩착 공정이 실시된 반도체 웨이퍼 (2) 의 보호 테이프 (PT) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써 척 테이블 (61) 상에 반도체 웨이퍼 (2) 를 보호 테이프 (PT) 를 개재하여 흡인 유지한다. 따라서, 척 테이블 (61) 상에 유지된 반도체 웨이퍼 (2) 는, 이면 (2b) 이 상측이 된다. 이와 같이 척 테이블 (61) 상에 반도체 웨이퍼 (2) 를 보호 테이프 (PT) 를 개재하여 흡인 유지하였다면, 척 테이블 (61) 을 도 8 의 (a) 에 있어서 화살표 61a 로 나타내는 방향으로 예를 들어 300 rpm 으로 회전시키면서, 연삭 수단 (62) 의 연삭 휠 (624) 을 도 8 의 (a) 에 있어서 화살표 624a 로 나타내는 방향으로 예를 들어 6000 rpm 으로 회전시켜, 도 8 의 (b) 에 나타내는 바와 같이 연삭 지석 (626) 을 피가공면인 반도체 웨이퍼 (2) 의 이면 (2b) 에 접촉시키고, 연삭 휠 (624) 을 도 8 의 (a) 및 도 8 의 (b) 에 있어서 화살표 624b 로 나타내는 바와 같이 예를 들어 1 ㎛/초의 연삭 이송 속도로 하방 (척 테이블 (61) 의 유지면에 대하여 수직인 방향) 으로 소정량 연삭 이송한다. 그 결과, 반도체 웨이퍼 (2) 의 이면 (2b) 이 연삭되고, 도 8 의 (c) 로 나타내는 바와 같이 상기 홈 (210) 에 매설된 몰드 수지 (40) 가 반도체 웨이퍼 (2) 의 이면 (2b) 에 노출된다.
상기 서술한 이면 연삭 공정을 실시하였다면, 도 9 에 나타내는 바와 같이, 환상의 프레임 (F) 의 내측 개구부를 덮도록 외주부가 장착된 다이싱 테이프 (DT) 의 표면에 상기 서술한 이면 연삭 공정이 실시된 반도체 웨이퍼 (2) 의 이면 (2b) 을 첩착한다. 그리고, 반도체 웨이퍼 (2) 의 표면에 첩착되어 있는 보호 테이프 (PT) 를 박리한다 (웨이퍼 지지 공정). 따라서, 다이싱 테이프 (DT) 의 표면에 첩착된 반도체 웨이퍼 (2) 는, 표면에 부설된 몰드 수지 (40) 가 상측이 된다.
다음으로, 반도체 웨이퍼 (2) 의 외주부 표면에 노출된 홈 (210) 에 매설된 몰드 수지를 검출하고, 홈 (210) 에 매설된 몰드 수지의 폭 방향 중앙에 레이저 광선의 집광점을 위치시켜 홈 (210) 을 따라 조사함으로써 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 분할홈을 형성하는 분할홈 형성 공정을 실시한다. 이 분할홈 형성 공정은, 도 10 에 나타내는 레이저 가공 장치 (7) 를 사용하여 실시한다. 도 10 에 나타내는 레이저 가공 장치 (7) 는, 피가공물을 유지하는 척 테이블 (71) 과, 그 척 테이블 (71) 상에 유지된 피가공물에 레이저 광선을 조사하는 레이저 광선 조사 수단 (72) 과, 척 테이블 (71) 상에 유지된 피가공물을 촬상하는 촬상 수단 (73) 을 구비하고 있다. 척 테이블 (71) 은, 피가공물을 흡인 유지하도록 구성되어 있고, 도시되지 않은 가공 이송 수단에 의해 도 10 에 있어서 화살표 X 로 나타내는 가공 이송 방향으로 이동됨과 함께 도시되지 않은 인덱싱 이송 수단에 의해 도 10 에 있어서 화살표 Y 로 나타내는 인덱싱 이송 방향으로 이동되도록 되어 있다.
상기 레이저 광선 조사 수단 (72) 은, 실질상 수평하게 배치된 원통 형상의 케이싱 (721) 의 선단에 장착된 집광기 (722) 로부터 펄스 레이저 광선을 조사한다. 또한, 집광기 (722) 로부터 조사되는 펄스 레이저 광선의 집광 스폿 직경은, 도시된 실시형태에 있어서는 상기 홈 (210) 의 폭보다 작은 φ10 ㎛ 로 설정되어 있다. 또, 상기 레이저 광선 조사 수단 (72) 을 구성하는 케이싱 (721) 의 선단부에 장착된 촬상 수단 (73) 은, 피가공물을 조명하는 조명 수단과, 그 조명 수단에 의해 조명된 영역을 파악하는 광학계와, 그 광학계에 의해 파악된 이미지를 촬상하는 촬상 소자 (CCD) 등을 구비하고, 촬상된 화상 신호를 도시되지 않은 제어 수단에 보낸다.
상기 도 10 에 나타내는 레이저 가공 장치 (7) 를 사용하여 분할홈 형성 공정을 실시하려면, 도 10 에 나타내는 바와 같이 척 테이블 (71) 상에 상기 웨이퍼 지지 공정이 실시된 반도체 웨이퍼 (2) 의 다이싱 테이프 (DT) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써 척 테이블 (71) 상에 반도체 웨이퍼 (2) 를 다이싱 테이프 (DT) 를 개재하여 흡인 유지한다. 따라서, 척 테이블 (71) 상에 유지된 반도체 웨이퍼 (2) 는, 표면에 부설된 몰드 수지 (40) 가 상측이 된다. 또한, 도 10 에 있어서는 다이싱 테이프 (DT) 가 장착된 환상의 프레임 (F) 을 생략하여 도시하고 있지만, 환상의 프레임 (F) 은 척 테이블 (71) 에 배치 형성된 적절한 프레임 유지 수단에 유지된다. 이와 같이 하여, 반도체 웨이퍼 (2) 를 흡인 유지한 척 테이블 (71) 은, 도시되지 않은 가공 이송 수단에 의해 촬상 수단 (73) 의 바로 아래에 위치된다.
척 테이블 (71) 이 촬상 수단 (73) 의 바로 아래에 위치되면, 촬상 수단 (73) 및 도시되지 않은 제어 수단에 의해 반도체 웨이퍼 (2) 에 형성된 홈 (210) 에 매설된 몰드 수지 (40) 의 절단해야 할 절단 영역을 검출하는 얼라인먼트 작업을 실행한다. 즉, 촬상 수단 (73) 및 도시되지 않은 제어 수단은, 반도체 웨이퍼 (2) 의 외주부에 노출되고 제 1 방향으로 형성되어 있는 홈 (210) 에 매설된 몰드 수지 (40) 와, 그 홈 (210) 에 매설된 몰드 수지 (40) 를 따라 레이저 광선을 조사하는 레이저 광선 조사 수단 (72) 의 집광기 (722) 의 위치 맞춤을 실시하기 위한 얼라인먼트를 수행한다 (얼라인먼트 공정). 또, 반도체 웨이퍼 (2) 에 형성되어 있는 상기 제 1 방향에 대하여 직교하는 제 2 방향으로 형성된 홈 (210) 에 매설된 몰드 수지 (40) 에 대해서도, 동일하게 절단 영역의 얼라인먼트가 수행된다. 이 얼라인먼트 공정에 있어서는, 홈 (210) 에 매설된 몰드 수지 (40) 가 반도체 웨이퍼 (2) 의 외주부 표면에 노출되어 있으므로, 홈 (210) 에 매설된 몰드 수지 (40) 를 촬상 수단 (73) 에 의해 촬상함으로써 명확하게 검출할 수 있다.
이상과 같이 하여 척 테이블 (71) 상에 유지되어 있는 반도체 웨이퍼 (2) 에 형성되어 있는 분할 예정 라인 (21) 을 따라 형성된 홈 (210) 에 매설된 몰드 수지 (40) 를 검출하고, 레이저 광선 조사 위치의 얼라인먼트가 실시되었다면, 도 11 의 (a) 로 나타내는 바와 같이 척 테이블 (61) 을 레이저 광선을 조사하는 레이저 광선 조사 수단 (72) 의 집광기 (722) 가 위치하는 레이저 광선 조사 영역으로 이동시키고, 소정의 홈 (210) 에 매설된 몰드 수지 (40) 의 일단 (도 11 의 (a) 에 있어서 좌측단) 을 레이저 광선 조사 수단 (72) 의 집광기 (722) 의 바로 아래에 위치시킴과 함께, 도 11 의 (c) 에 나타내는 바와 같이 홈 (210) 에 매설된 몰드 수지 (40) 의 폭 방향 중앙을 집광기 (722) 의 바로 아래에 위치시킨다. 그리고, 집광기 (722) 로부터 조사되는 펄스 레이저 광선의 집광점 (P) 을 도 11 의 (c) 에 나타내는 바와 같이 홈 (210) 에 매설되고 반도체 웨이퍼 (2) 의 표면에 노출된 몰드 수지 (40) 의 상면 부근에 위치시킨다. 다음으로, 집광기 (722) 로부터 몰드 수지 (40) 에 대하여 흡수성을 갖는 파장의 펄스 레이저 광선을 조사하면서 척 테이블 (71) 을 도 11 의 (a) 에 있어서 화살표 X1 로 나타내는 방향으로 소정의 이송 속도로 이동시킨다. 그리고, 도 11(b) 로 나타내는 바와 같이 레이저 광선 조사 수단 (72) 의 집광기 (722) 의 조사 위치에 홈 (210) 에 매설된 몰드 수지 (40) 의 타단의 위치가 도달하면, 펄스 레이저 광선의 조사를 정지시킴과 함께 척 테이블 (71) 의 이동을 정지시킨다. 그 결과, 도 11(d) 로 나타내는 바와 같이 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 및 홈 (210) 에 매설된 몰드 수지 (40) 에는, 홈 (210) 을 따라 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 폭이 10 ㎛ 인 레이저 가공 홈으로 이루어지는 분할홈 (220) 이 형성된다. 이 분할홈 (220) 은, 홈 (210) 에 매설된 몰드 수지 (40) 를 절단하여 다이싱 테이프 (DT) 에 도달하고, 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 깊이로 설정되어 있다. 분할홈 형성 공정에 있어서는, 상기 서술한 얼라인먼트 공정에 있어서 검출되고 반도체 웨이퍼 (2) 의 외주부 표면에 노출된 홈 (210) 에 매설된 몰드 수지 (40) 의 폭 방향 중앙을 집광기 (722) 의 바로 아래에 위치시켜 실시하므로, 반도체 웨이퍼 (2) 의 표면에 몰드 수지 (40) 가 부설되어 있어도 홈 (210) 에 매설된 몰드 수지 (40) 의 폭 방향 중앙에 홈 (210) 을 따라 펄스 레이저 광선을 조사할 수 있고, 디바이스를 손상시키지는 않는다.
상기 분할홈 형성 공정에 있어서의 가공 조건은, 예를 들어 다음과 같이 설정되어 있다.
광원 : YAG 펄스 레이저
파장 : 355 ㎚
반복 주파수 : 100 ㎑
평균 출력 : 2 W
집광 스폿 직경 : φ10 ㎛
가공 이송 속도 : 100 ㎜/초
상기 서술한 바와 같이 소정의 분할 예정 라인 (21) 을 따라 형성된 홈 (210) 에 매설된 몰드 수지 (40) 를 따라 상기 분할홈 형성 공정을 실시하였으면, 척 테이블 (71) 을 도 11(b) 에 있어서 지면에 수직인 방향 (인덱싱 이송 방향) 으로 몰드 수지 (40) 가 매설된 홈 (210) 의 간격 (분할 예정 라인 (21) 의 간격) 에 상당하는 양만큼 인덱싱 이송하여, 상기 분할홈 형성 공정을 실시한다. 이와 같이 하여 제 1 방향으로 형성된 모든 홈 (210) 에 매설된 몰드 수지 (40) 를 따라 상기 분할홈 형성 공정을 실시하였다면, 척 테이블 (71) 을 90 도 회동 (回動) 시켜, 상기 제 1 방향으로 형성된 홈 (210) 에 매설된 몰드 수지 (40) 에 대하여 직교하는 제 2 방향으로 형성된 홈 (210) 에 매설된 몰드 수지 (40) 를 따라 상기 분할홈 형성 공정을 실시한다.
이와 같이 하여 분할홈 형성 공정을 실시한 결과, 반도체 웨이퍼 (2) 는 홈 (210) 에 매설된 몰드 수지 (40) 를 절단한 레이저 가공 홈으로 이루어지는 분할홈 (220) 에 의해 개개의 디바이스 (디바이스 칩) 로 분할되고, 개개로 분할된 디바이스 (22) 는 도 12 에 나타내는 바와 같이 표면 및 측면이 몰드 수지 (40) 에 의해 피복된 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 로 불리는 패키지 디바이스를 구성하고 있다.
또한, 상기 서술한 실시형태에 있어서는, 상기 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 의 외주부를 제거하여 홈 (210) 에 매설된 몰드 수지를 반도체 웨이퍼 (2) 의 표면에 노출시키는 몰드 수지 제거 공정을 보호 부재 첩착 공정 및 이면 연삭 공정을 실시하기 전에 실시하는 예를 나타냈지만, 몰드 수지 제거 공정은 보호 부재 첩착 공정과 이면 연삭 공정 및 웨이퍼 지지 공정을 실시한 후, 상기 분할홈 형성 공정을 실시하기 전에 실시해도 된다.
다음으로, 본 발명에 의한 웨이퍼의 가공 방법의 다른 실시형태에 대해, 도 13 내지 도 17 을 참조하여 설명한다. 이 실시형태에 있어서는, 상기 도 6 에 나타내는 몰드 수지 제거 공정을 실시한 후, 반도체 웨이퍼 (2) 의 외주부에 노출된 홈 (210) 에 매설된 몰드 수지를 검출하고, 홈 (210) 에 매설된 몰드 수지의 폭 방향 중앙부에 레이저 광선의 집광점을 위치시켜 홈 (210) 을 따라 조사함으로써 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 분할홈을 형성하는 분할홈 형성 공정을 실시한다. 이 분할홈 형성 공정은, 상기 도 10 에 나타내는 레이저 가공 장치 (7) 를 사용하여 실시한다. 즉, 도 13 에 나타내는 바와 같이 레이저 가공 장치 (7) 의 척 테이블 (71) 상에 상기 몰드 수지 제거 공정이 실시된 반도체 웨이퍼 (2) 의 이면 (2b) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써 척 테이블 (71) 상에 반도체 웨이퍼 (2) 를 흡인 유지한다. 따라서, 척 테이블 (71) 상에 유지된 반도체 웨이퍼 (2) 는, 표면에 부설된 몰드 수지 (40) 가 상측이 된다. 이와 같이 하여, 반도체 웨이퍼 (2) 를 흡인 유지한 척 테이블 (71) 은, 도시되지 않은 가공 이송 수단에 의해 촬상 수단 (73) 의 바로 아래에 위치된다.
척 테이블 (71) 이 촬상 수단 (73) 의 바로 아래에 위치되면, 촬상 수단 (73) 및 도시되지 않은 제어 수단에 의해 반도체 웨이퍼 (2) 에 형성된 홈 (210) 에 매설된 몰드 수지 (40) 의 절단해야 할 절단 영역을 검출하는 얼라인먼트 공정을 실행한다. 이 얼라인먼트 공정은, 상기 도 10 에 나타내는 실시형태에 있어서의 얼라인먼트 공정과 동일하게 실시한다.
이상과 같이 하여 척 테이블 (71) 상에 유지되어 있는 반도체 웨이퍼 (2) 에 형성되어 있는 분할 예정 라인 (21) 을 따라 형성된 홈 (210) 에 매설된 몰드 수지 (40) 를 검출하고, 레이저 광선 조사 위치의 얼라인먼트가 실시되었다면, 도 14 의 (a) 로 나타내는 바와 같이 척 테이블 (71) 을 레이저 광선을 조사하는 레이저 광선 조사 수단 (72) 의 집광기 (722) 가 위치하는 레이저 광선 조사 영역으로 이동시키고, 소정의 홈 (210) 에 매설된 몰드 수지 (40) 의 일단 (도 14 의 (a) 에 있어서 좌측단) 을 레이저 광선 조사 수단 (72) 의 집광기 (722) 의 바로 아래에 위치시킴과 함께, 도 14 의 (c) 에 나타내는 바와 같이 홈 (210) 에 매설된 몰드 수지 (40) 의 폭 방향 중앙을 집광기 (722) 의 바로 아래에 위치시킨다. 그리고, 집광기 (722) 로부터 조사되는 펄스 레이저 광선의 집광점 (P) 을 도 14 의 (c) 에 나타내는 바와 같이 홈 (210) 에 매설되고 반도체 웨이퍼 (2) 의 표면에 노출된 몰드 수지 (40) 의 상면 부근에 위치시킨다. 다음으로, 집광기 (722) 로부터 몰드 수지 (40) 에 대하여 흡수성을 갖는 파장의 펄스 레이저 광선을 조사하면서 척 테이블 (71) 을 도 14 의 (a) 에 있어서 화살표 X1 로 나타내는 방향으로 소정의 이송 속도로 이동시킨다. 그리고, 도 14(b) 로 나타내는 바와 같이 레이저 광선 조사 수단 (72) 의 집광기 (722) 의 조사 위치에 홈 (210) 에 매설된 몰드 수지 (40) 의 타단이 도달하면, 펄스 레이저 광선의 조사를 정지시킴과 함께 척 테이블 (71) 의 이동을 정지시킨다. 그 결과, 도 14(d) 로 나타내는 바와 같이 반도체 웨이퍼 (2) 의 표면에 부설된 몰드 수지 (40) 및 홈 (210) 에 매설된 몰드 수지 (40) 에는, 홈 (210) 을 따라 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 폭이 10 ㎛ 인 레이저 가공 홈으로 이루어지는 분할홈 (220) 이 형성된다. 이 분할홈 (220) 은, 홈 (210) 에 매설된 몰드 수지 (40) 를 절단하여 홈 (210) 의 바닥면에 도달하고, 디바이스의 마무리 두께에 상당하는 깊이, 즉 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 깊이로 설정되어 있다. 또한, 분할홈 형성 공정에 있어서는, 상기 서술한 얼라인먼트 공정에 있어서 검출되고 반도체 웨이퍼 (2) 의 외주부 표면에 노출된 홈 (210) 에 매설된 몰드 수지 (40) 의 폭 방향 중앙을 집광기 (722) 의 바로 아래에 위치시켜 실시하므로, 반도체 웨이퍼 (2) 의 표면에 몰드 수지 (40) 가 부설되어 있어도 홈 (210) 에 매설된 몰드 수지 (40) 의 폭 방향 중앙에 홈 (210) 을 따라 펄스 레이저 광선을 조사할 수 있고, 디바이스를 손상시키지는 않는다.
또한, 분할홈 형성 공정에 있어서의 가공 조건은, 상기 도 10 및 도 11 에 나타내는 분할홈 형성 공정에 있어서의 가공 조건과 동일해도 된다. 그리고, 상기 서술한 분할홈 형성 공정을 반도체 웨이퍼 (2) 에 형성된 모든 분할 예정 라인 (21) 을 따라 실시한다.
다음으로, 분할홈 형성 공정이 실시된 반도체 웨이퍼 (2) 의 표면에 보호 부재를 첩착하는 보호 부재 첩착 공정을 실시한다. 즉, 도 15 의 (a) 및 (b) 에 나타내는 바와 같이 반도체 웨이퍼 (2) 의 표면 (2a) 에 보호 부재로서의 보호 테이프 (PT) 를 첩착한다. 또한, 보호 테이프 (PT) 는, 본 실시형태에 있어서는 두께가 100 ㎛ 인 폴리염화비닐 (PVC) 로 이루어지는 시트상 기재의 표면에 아크릴 수지계의 풀이 두께 5 ㎛ 정도 도포되어 있다.
다음으로, 보호 부재 첩착 공정이 실시된 반도체 웨이퍼 (2) 의 이면을 연삭하여 디바이스의 마무리 두께로 형성하고 분할홈을 표출시킴으로써 반도체 웨이퍼 (2) 를 개개의 디바이스로 분할하는 이면 연삭 공정을 실시한다. 이 이면 연삭 공정은, 상기 도 8 의 (a) 에 나타내는 연삭 장치 (6) 를 사용하여 실시한다. 즉, 도 16 의 (a) 에 나타내는 바와 같이 척 테이블 (61) 의 상면 (유지면) 에 상기 보호 부재 첩착 공정이 실시된 반도체 웨이퍼 (2) 의 보호 테이프 (PT) 측을 재치한다. 그리고, 도시되지 않은 흡인 수단을 작동시킴으로써 척 테이블 (61) 상에 반도체 웨이퍼 (2) 를 보호 테이프 (PT) 를 개재하여 흡인 유지한다. 따라서, 척 테이블 (61) 상에 유지된 반도체 웨이퍼 (2) 는, 이면 (2b) 이 상측이 된다. 이와 같이 척 테이블 (61) 상에 반도체 웨이퍼 (2) 를 보호 테이프 (PT) 를 개재하여 흡인 유지하였다면, 척 테이블 (61) 을 도 16 의 (a) 에 있어서 화살표 61a 로 나타내는 방향으로 예를 들어 300 rpm 으로 회전시키면서, 연삭 수단 (62) 의 연삭 휠 (624) 을 도 16 의 (a) 에 있어서 화살표 624a 로 나타내는 방향으로 예를 들어 6000 rpm 으로 회전시켜, 도 16 의 (b) 에 나타내는 바와 같이 연삭 지석 (626) 을 피가공면인 반도체 웨이퍼 (2) 의 이면 (2b) 에 접촉시키고, 연삭 휠 (624) 을 도 16 의 (a) 및 도 16 의 (b) 에 있어서 화살표 624b 로 나타내는 바와 같이 예를 들어 1 ㎛/초의 연삭 이송 속도로 하방 (척 테이블 (61) 의 유지면에 대하여 수직인 방향) 으로 소정량 연삭 이송한다. 그 결과, 반도체 웨이퍼 (2) 의 이면 (2b) 이 연삭되고, 도 16 의 (c) 로 나타내는 바와 같이 상기 분할홈 (220) 이 반도체 웨이퍼 (2) 의 이면 (2b) 에 표출되고, 반도체 웨이퍼 (2) 는 개개의 디바이스 (22) 로 분할된다. 또한, 개개로 분할된 디바이스 (22) 는 보호 테이프 (PT) 의 작용으로 뿔뿔이 흩어지지는 않아, 웨이퍼의 형태가 유지되고 있다.
다음으로, 이면 연삭 공정이 실시된 반도체 웨이퍼 (2) 의 이면에 다이싱 테이프를 첩착함과 함께 그 다이싱 테이프의 외주부를 환상의 프레임 (F) 에 장착하고, 반도체 웨이퍼 (2) 의 표면에 첩착되어 있는 보호 테이프 (PT) 를 박리하는 웨이퍼 지지 공정을 실시한다. 즉, 도 17 에 나타내는 바와 같이, 환상의 프레임 (F) 의 내측 개구부를 덮도록 외주부가 장착된 다이싱 테이프 (DT) 의 표면에 상기 서술한 이면 연삭 공정이 실시된 반도체 웨이퍼 (2) 의 이면 (2b) 을 첩착한다. 그리고, 반도체 웨이퍼 (2) 의 표면에 첩착되어 있는 보호 테이프 (PT) 를 박리한다. 따라서, 다이싱 테이프 (DT) 의 표면에 첩착된 반도체 웨이퍼 (2) 는, 표면에 부설된 몰드 수지 (40) 가 상측이 된다. 이와 같이 하여, 웨이퍼 지지 공정이 실시된 반도체 웨이퍼 (2) 는, 다음 공정인 픽업 공정으로 반송되어, 개개의 디바이스마다 픽업된다. 이와 같이 하여 픽업된 디바이스 (22) 는, 상기 도 12 에 나타내는 바와 같이 표면 및 측면이 몰드 수지 (40) 에 의해 피복된 웨이퍼 레벨 칩 사이즈 패키지 (WLCSP) 를 구성하고 있다.
2 : 반도체 웨이퍼
21 : 분할 예정 라인
22 : 디바이스
3, 30 : 절삭 장치
31 : 절삭 장치의 척 테이블
32 : 절삭 수단
323 : 절삭 블레이드
4 : 수지 피복 장치
40 : 몰드 수지
5 : 연마 장치
51 : 연마 장치의 척 테이블
52 : 연마 수단
524 : 연마 공구
6 : 연삭 장치
61 : 연삭 장치의 척 테이블
62 : 연삭 수단
66 : 연삭 휠
7 : 레이저 가공 장치
71 : 레이저 가공 장치의 척 테이블
72 : 레이저 광선 조사 수단
722 : 집광기
F : 환상의 프레임
PT : 보호 테이프
DT : 다이싱 테이프

Claims (3)

  1. 표면에 형성된 복수의 디바이스를 구획하는 복수의 분할 예정 라인에 디바이스의 마무리 두께에 상당하는 깊이의 홈이 형성되고, 디바이스를 포함하는 표면에 몰드 수지를 부설함과 함께 상기 홈에 몰드 수지가 매설된 웨이퍼의 가공 방법으로서,
    웨이퍼의 표면에 부설된 몰드 수지의 외주부를 제거하여 상기 홈에 매설된 몰드 수지를 웨이퍼의 표면에 노출시키는 몰드 수지 제거 공정과,
    상기 몰드 수지 제거 공정을 실시한 후, 웨이퍼의 외주부에 노출된 상기 홈에 매설된 몰드 수지를 검출하고, 상기 홈에 매설된 몰드 수지의 폭 방향 중앙에 레이저 광선의 집광점을 위치시켜 상기 홈을 따라 조사함으로써 웨이퍼를 개개의 디바이스로 분할하는 분할홈을 형성하는 분할홈 형성 공정을 구비한 것을 특징으로 하는 웨이퍼의 가공 방법.
  2. 제 1 항에 있어서,
    상기 분할홈 형성 공정을 실시하기 전에 웨이퍼의 이면을 연삭하여 웨이퍼를 디바이스의 마무리 두께로 형성하는 이면 연삭 공정을 추가로 구비하고,
    상기 분할홈 형성 공정은 웨이퍼를 개개의 디바이스로 분할하는 깊이의 분할홈을 형성하는, 웨이퍼의 가공 방법.
  3. 제 1 항에 있어서,
    상기 분할홈 형성 공정에 있어서는 웨이퍼에 디바이스의 마무리 두께에 상당하는 깊이의 분할홈을 형성하고,
    상기 분할홈 형성 공정이 실시된 웨이퍼의 표면에 보호 부재를 첩착하는 보호 부재 첩착 공정과,
    웨이퍼의 이면을 연삭하여 웨이퍼를 디바이스의 마무리 두께로 형성하고 상기 분할홈을 표출시킴으로써 웨이퍼를 개개의 디바이스로 분할하는 이면 연삭 공정을 추가로 구비한, 웨이퍼의 가공 방법.




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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6767814B2 (ja) * 2016-09-05 2020-10-14 株式会社ディスコ パッケージデバイスチップの製造方法
JP7058904B2 (ja) * 2017-09-08 2022-04-25 株式会社ディスコ ウェーハの加工方法
JP6976651B2 (ja) * 2017-09-08 2021-12-08 株式会社ディスコ ウェーハの加工方法
JP6987443B2 (ja) * 2017-09-08 2022-01-05 株式会社ディスコ ウェーハの加工方法
JP7013085B2 (ja) * 2017-09-08 2022-01-31 株式会社ディスコ ウェーハの加工方法
JP7098221B2 (ja) * 2017-09-08 2022-07-11 株式会社ディスコ ウェーハの加工方法
JP6918419B2 (ja) * 2017-09-08 2021-08-11 株式会社ディスコ ウェーハの加工方法
JP6918418B2 (ja) * 2017-09-08 2021-08-11 株式会社ディスコ ウェーハの加工方法
JP6973922B2 (ja) * 2017-09-08 2021-12-01 株式会社ディスコ ウェーハの加工方法
JP7013084B2 (ja) * 2017-09-08 2022-01-31 株式会社ディスコ ウェーハの加工方法
JP7118521B2 (ja) * 2017-09-19 2022-08-16 株式会社ディスコ ウェーハの加工方法
JP7118522B2 (ja) * 2017-09-19 2022-08-16 株式会社ディスコ ウェーハの加工方法
JP7083654B2 (ja) 2018-02-05 2022-06-13 株式会社ディスコ 分割予定ラインの検出方法
JP7013276B2 (ja) * 2018-02-23 2022-01-31 株式会社ディスコ 加工装置
JP7267455B2 (ja) * 2019-06-20 2023-05-01 長江存儲科技有限責任公司 方法及びレーザ・ダイシング・システム
US11908831B2 (en) 2020-10-21 2024-02-20 Stmicroelectronics Pte Ltd Method for manufacturing a wafer level chip scale package (WLCSP)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106382A (ja) * 1998-09-28 2000-04-11 Sony Corp 半導体装置の製造方法
JP2004031913A (ja) * 2003-03-10 2004-01-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2005538572A (ja) * 2002-09-11 2005-12-15 フリースケール セミコンダクター インコーポレイテッド ウエハ被覆およびダイ分離するための切断方法
JP2006100535A (ja) 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置及びその製造方法
JP2013074021A (ja) * 2011-09-27 2013-04-22 Disco Abrasive Syst Ltd アライメント方法
JP2015159136A (ja) * 2014-02-21 2015-09-03 株式会社ディスコ Cspウエーハの加工方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3423245B2 (ja) * 1999-04-09 2003-07-07 沖電気工業株式会社 半導体装置及びその実装方法
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
JP5081037B2 (ja) * 2008-03-31 2012-11-21 ラピスセミコンダクタ株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106382A (ja) * 1998-09-28 2000-04-11 Sony Corp 半導体装置の製造方法
JP2005538572A (ja) * 2002-09-11 2005-12-15 フリースケール セミコンダクター インコーポレイテッド ウエハ被覆およびダイ分離するための切断方法
JP2004031913A (ja) * 2003-03-10 2004-01-29 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP2006100535A (ja) 2004-09-29 2006-04-13 Casio Micronics Co Ltd 半導体装置及びその製造方法
JP2013074021A (ja) * 2011-09-27 2013-04-22 Disco Abrasive Syst Ltd アライメント方法
JP2015159136A (ja) * 2014-02-21 2015-09-03 株式会社ディスコ Cspウエーハの加工方法

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