KR20170026669A - 반도체 에피텍셜 웨이퍼의 제조 방법, 반도체 에피텍셜 웨이퍼, 및 고체 촬상 소자의 제조 방법 - Google Patents

반도체 에피텍셜 웨이퍼의 제조 방법, 반도체 에피텍셜 웨이퍼, 및 고체 촬상 소자의 제조 방법 Download PDF

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Abstract

보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피텍셜 웨이퍼 및 그 제조 방법, 그리고 상기 반도체 에피텍셜 웨이퍼를 이용하여 고체 촬상 소자를 제조하는 방법을 제공한다. 본 발명의 반도체 에피텍셜 웨이퍼(100)의 제조 방법은, 탄소 및 질소 중 적어도 하나(一方)를 포함하는 반도체 웨이퍼(10)에, 클러스터 이온(Cluster Ions; 16)을 조사하여, 상기 반도체 웨이퍼(10)의 표면(10A)에, 클러스터 이온(16)의 구성 원소가 고용(固溶)되어 이루어지는 개질층(18)을 형성하는 제 1 공정과, 반도체 웨이퍼(10)의 개질층(18) 상에 제 1 에피텍셜층(20)을 형성하는 제 2 공정을 가지는 것을 특징으로 한다.

Description

반도체 에피텍셜 웨이퍼의 제조 방법, 반도체 에피텍셜 웨이퍼, 및 고체 촬상 소자의 제조 방법{PRODUCTION METHOD FOR SEMICONDUCTOR EPITAXIAL WAFER, SEMICONDUCTOR EPITAXIAL WAFER, AND PRODUCTION METHOD FOR SOLID-STATE IMAGING ELEMENT}
본 발명은, 반도체 에피텍셜 웨이퍼의 제조 방법, 반도체 에피텍셜 웨이퍼, 및 고체 촬상 소자의 제조 방법에 관한 것이다. 본 발명은 특히, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피텍셜 웨이퍼를 제조하는 방법에 관한 것이다.
반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서, 금속 오염을 들 수 있다. 예컨대, 이면조사형(裏面照射型) 고체 촬상 소자에서는, 상기 소자의 기판이 되는 반도체 에피텍셜 웨이퍼에 혼입(混入)된 금속은, 고체 촬상 소자의 암전류(暗電流)를 증가시키는 요인이 되어, 화이트 스팟(white spot)이라 불리는 결함을 발생시킨다. 이면조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 받아들여, 암소(暗所) 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 화이트 스팟 결함을 최대한 줄일 것이 요망되고 있다.
웨이퍼에 대한 금속의 혼입은, 주로 반도체 에피텍셜 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에서 발생한다. 전자(前者)의 반도체 에피텍셜 웨이퍼의 제조 공정에 있어서의 금속 오염은, 에피택셜 성장로(爐)의 구성재(構成材)로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 노내(爐內) 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식하여 발생하는 중금속 파티클에 의한 것 등을 고려할 수 있다. 최근, 이러한 금속 오염은, 에피택셜 성장로의 구성재를 내부식성(耐腐食性)이 우수한 재료로 교환하는 등에 의해, 어느 정도는 개선되고 있지만, 충분하지는 않다. 한편, 후자(後者)의 고체 촬상 소자의 제조 공정에 있어서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서, 반도체 기판의 중금속 오염이 염려된다.
이 때문에, 종래에는, 반도체 에피텍셜 웨이퍼에 금속을 포획하기 위한 게터링 싱크를 형성하거나, 혹은 고농도 붕소 기판 등의 금속 포획 능력(게터링 능력)이 높은 기판을 이용하여, 반도체 웨이퍼에 대한 금속 오염을 회피하였다.
반도체 웨이퍼에 게터링 싱크를 형성하는 방법으로서는, 반도체 웨이퍼의 내부에 결정 결함인 산소 석출물(BMD：Bulk Micro Defect라고도 함)이나 전위(轉位)를 형성하는 인트린식 게터링(IG；Intrinsic Gettering)법과, 반도체 웨이퍼의 이면에 게터링 싱크를 형성하는 익스트린식 게터링(EG；Extrinsic Gettering)법이 일반적이다.
여기서, 중금속의 게터링법의 하나의 방법으로서, 반도체 웨이퍼 중에 이온 주입에 의해 게터링 사이트를 형성하는 기술이 있다. 예컨대, 특허 문헌 1에는, 실리콘 웨이퍼의 일면(一面)으로부터 탄소 이온을 주입하여, 탄소 이온 주입 영역을 형성한 후, 그 표면에 실리콘 에피텍셜층을 형성하여, 실리콘 에피텍셜 웨이퍼로 하는 제조 방법이 기재되어 있다. 이 기술에서는, 탄소 이온 주입 영역이 게터링 사이트로서 기능한다.
또한, 특허 문헌 2에는, 질소를 포함하는 실리콘 기판에 탄소 이온을 주입하여 탄소/질소 혼합 영역을 형성한 후, 실리콘 기판의 표면에 실리콘 에피텍셜층을 형성함으로써, 특허 문헌 1에 기재된 기술보다 화이트 스팟 결함을 저감시킬 수 있는 반도체 기판을 제조하는 기술에 대해 기재되어 있다.
나아가, 특허 문헌 3에는, 탄소 및 질소 중 적어도 하나를 포함하는 실리콘 기판에 붕소 이온이나 탄소 이온을 주입한 후, 실리콘 기판의 표면에 실리콘 에피텍셜층을 형성함으로써, 게터링 능력을 가지는 동시에, 에피텍셜층에 결정 결함이 없는 에피텍셜 실리콘 웨이퍼를 제조하는 기술에 대해 기재되어 있다.
더 나아가, 특허 문헌 4에는, 탄소를 포함하는 실리콘 기판에, 해당 실리콘 기판의 표면으로부터 1.2㎛보다 깊은 위치에 탄소 이온을 주입하여, 폭이 넓은 탄소 이온 주입층을 형성한 후, 실리콘 기판의 표면에 실리콘 에피텍셜층을 형성함으로써, 강한 게터링 능력을 가지는 동시에, 에피텍셜 결함이 없는 에피텍셜 웨이퍼를 제조하는 기술에 대해 기재되어 있다.
일본 특허공개공보 H06-338507호 일본 특허공개공보 제2002-134511호 일본 특허공개공보 제2003-163216호 일본 특허공개공보 제2010-016169호
상기 특허 문헌 1∼4에 기재된 기술은, 모두 에피텍셜층 형성 전에 모노머 이온(싱글 이온)을 반도체 웨이퍼에 주입하는 것이다. 그러나, 본 발명자들의 검토에 의하면, 모노머 이온을 주입한 반도체 에피텍셜 웨이퍼로부터 제조한 고체 촬상 소자에서는, 여전히 게터링 능력이 불충분하며, 이러한 반도체 에피텍셜 웨이퍼에는 보다 강력한 게터링 능력이 요구됨을 알 수 있었다.
따라서, 본 발명은, 상기의 과제를 감안하여, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피텍셜 웨이퍼 및 그 제조 방법, 그리고 상기 반도체 에피텍셜 웨이퍼를 이용하여 고체 촬상 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명자들이 한층 더 검토한 바에 의하면, 탄소 및 질소 중 적어도 하나를 포함하는 벌크 반도체 웨이퍼를 가지는 반도체 웨이퍼에 클러스터 이온(Cluster Ions)을 조사(照射)함으로써, 모노머 이온을 주입하는 경우에 비해, 이하와 같은 유리한 점이 있음을 알게 되었다. 즉, 클러스터 이온을 조사한 경우, 모노머 이온과 동등한 가속 전압으로 조사하더라도, 1 원자 또는 1 분자 당(當)의 에너지는, 모노머 이온의 경우보다 작게 하여 반도체 웨이퍼에 충돌시킬 수 있다. 또한, 한 번에 복수의 원자를 조사할 수 있기 때문에, 조사한 원소의 깊이방향 프로파일의 피크 농도를 고농도로 할 수 있고, 피크 위치를 반도체 웨이퍼 표면에 보다 가까운 위치에 위치시킬 수 있다. 그 결과, 게터링 능력이 향상되는 것을 알아내고, 본 발명을 완성시키기에 이르렀다.
즉, 본 발명의 반도체 에피텍셜 웨이퍼의 제조 방법은, 탄소 및 질소 중 적어도 하나를 포함하는 반도체 웨이퍼에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면에, 상기 클러스터 이온의 구성 원소가 고용되어 이루어지는 개질층(改質層)을 형성하는 제 1 공정과, 상기 반도체 웨이퍼의 개질층 상에 제 1 에피텍셜층을 형성하는 제 2 공정을 가지는 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 웨이퍼는 실리콘 웨이퍼일 수 있다.
또한, 상기 반도체 웨이퍼는, 실리콘 웨이퍼의 표면에 제 2 에피텍셜층이 형성된 에피텍셜 웨이퍼일 수도 있으며, 이 경우, 상기 제 1 공정에 있어서 상기 개질층은 상기 제 2 에피텍셜층의 표면에 형성된다.
여기서, 상기 반도체 웨이퍼 중의 탄소 농도는 1×1015atom/cm3 이상 1×1017atom/cm3 이하(ASTM F123 1981)로 하는 것이 바람직하고, 질소 농도는 5×1012atom/cm3 이상 5×1014atom/cm3 이하로 하는 것이 바람직하다.
또한, 상기 반도체 웨이퍼 중의 산소 농도는 9×1017atom/cm3 이상 18×1017atom/cm3 이하(ASTM F121 1979)인 것이 바람직하다.
여기서, 상기 제 1 공정의 다음이며 상기 제 2 공정의 전에, 상기 반도체 웨이퍼에 대해, 산소 석출물의 형성을 촉진하기 위한 열처리를 실시하는 것이 바람직하다.
또한, 상기 클러스터 이온이 구성 원소로서 탄소를 포함하는 것이 바람직하며, 구성 원소로서 탄소를 포함하는 2종 이상의 원소를 포함하는 것이 더욱 바람직하다. 또한, 상기 클러스터 이온이, 추가로 도펀트(dopant) 원소를 포함할 수도 있으며, 상기 도펀트 원소는 붕소, 인, 비소 및 안티몬으로 이루어진 군(群)으로부터 선택된 1 이상의 원소일 수 있다.
또한, 상기 제 1 공정은, 탄소 1 원자 당의 가속 전압이 50keV/atom 이하, 클러스터 사이즈가 100개 이하, 탄소의 도스량(dose amount)이 1×1016atom/cm2 이하인 조건에서 행하는 것이 바람직하다.
다음으로, 본 발명의 반도체 에피텍셜 웨이퍼는, 탄소 및 질소 중 적어도 하나를 포함하는 벌크 반도체 웨이퍼를 가지는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면에 형성된, 상기 반도체 웨이퍼 중에 소정 원소가 고용되어 이루어지는 개질층과, 상기 개질층 상의 제 1 에피텍셜층을 가지며, 상기 개질층에 있어서의 상기 소정 원소의 깊이방향의 농도 프로파일의 반치폭(半値幅)이 100nm 이하인 것을 특징으로 한다.
여기서, 상기 반도체 웨이퍼는 실리콘 웨이퍼일 수 있다.
또한, 상기 반도체 웨이퍼는, 실리콘 웨이퍼의 표면에 제 2 에피텍셜층이 형성된 에피텍셜 웨이퍼일 수도 있으며, 이 경우, 상기 개질층은 상기 제 2 에피텍셜층의 표면에 위치한다.
여기서, 상기 반도체 웨이퍼 중의 탄소 농도는 1×1015atom/cm3 이상 1×1017atom/cm3 이하(ASTM F123 1981)로 하는 것이 바람직하며, 질소 농도는 5×1012atom/cm3 이상 5×1014atom/cm3 이하로 하는 것이 바람직하다.
또한, 상기 반도체 웨이퍼 중의 산소 농도는 9×1017atom/cm3 이상 18×1017atom/cm3 이하(ASTM F121 1979)인 것이 바람직하다.
나아가, 상기 반도체 웨이퍼의 표면으로부터의 깊이가 150nm 이하인 범위 내에, 상기 개질층에 있어서의 상기 농도 프로파일의 피크가 위치하는 것이 바람직하며, 그 피크 농도가, 1×1015atom/cm3 이상인 것이 바람직하다.
여기서, 상기 소정 원소가 탄소를 포함하는 것이 바람직하며, 상기 소정 원소가 탄소를 포함하는 2종 이상의 원소를 포함하는 것이 더욱 바람직하다. 또한, 상기 소정 원소가, 추가로 도펀트 원소를 포함할 수도 있으며, 상기 도펀트 원소는 붕소, 인, 비소 및 안티몬으로 이루어진 군으로부터 선택된 1 이상의 원소일 수 있다.
그리고, 본 발명의 고체 촬상 소자의 제조 방법은, 상기 어느 하나의 제조 방법으로 제조된 반도체 에피텍셜 웨이퍼 또는 상기 어느 하나의 반도체 에피텍셜 웨이퍼의 표면에 위치하는 제 1 에피텍셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 한다.
본 발명의 반도체 에피텍셜 웨이퍼의 제조 방법에 의하면, 탄소 및 질소 중 적어도 하나를 포함하는 벌크 반도체 웨이퍼를 가지는 반도체 웨이퍼에 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면에 상기 클러스터 이온의 구성 원소가 고용되어 이루어지는 개질층을 형성하였으므로, 상기 개질층이 보다 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수 있는 반도체 에피텍셜 웨이퍼를 제조할 수 있다.
도 1은, 본 발명의 제 1 실시형태에 의한 반도체 에피텍셜 웨이퍼(100)의 제조 방법을 설명하는 모식적인 단면도이다.
도 2는, 본 발명의 제 2 실시형태에 의한 반도체 에피텍셜 웨이퍼(200)의 제조 방법을 설명하는 모식적인 단면도이다.
도 3의 (A)는 클러스터 이온을 조사하는 경우의 조사 메카니즘을 설명하는 모식도이고, (B)는 모노머 이온을 주입하는 경우의 주입 메카니즘을 설명하는 모식도이다.
도 4는, 본 발명예 1 및 비교예 1에 대한, 실리콘 웨이퍼의 탄소 농도 프로파일이다.
도 5는, 본 발명예 1 및 비교예 1에 대한, 에피텍셜 실리콘 웨이퍼의 탄소 농도 프로파일이다.
이하에서는, 도면을 참조하면서 본 발명의 실시형태를 상세히 설명한다. 참고로, 동일한 구성 요소에는 원칙적으로 동일한 참조 번호를 사용하며, 설명을 생략한다. 또한, 도 1 및 도 2에서는 설명의 편의상, 실제의 두께 비율과는 달리, 반도체 웨이퍼(10)에 대해 제 2 및 제 1 에피텍셜층(14, 20)의 두께를 과장하여 나타낸다.
본 발명의 제 1 실시형태에 의한 반도체 실리콘 웨이퍼(100)의 제조 방법은, 도 1에 나타낸 바와 같이, 탄소 및 질소 중 적어도 하나를 포함하는 반도체 웨이퍼(10)에 클러스터 이온(16)을 조사하여, 반도체 웨이퍼(10)의 표면(10A)에, 상기 클러스터 이온(16)의 구성 원소가 고용되어 이루어지는 개질층(18)을 형성하는 제 1 공정(도 1(A) 및 (B))과, 반도체 웨이퍼(10)의 개질층(18) 상에 제 1 에피텍셜층(20)을 형성하는 제 2 공정(도 1(C))을 가지는 것을 특징으로 한다. 도 1(C)는, 상기 제조 방법의 결과 얻어진 반도체 에피텍셜 웨이퍼(100)의 모식적인 단면도이다.
우선, 본 실시형태에 있어서, 반도체 웨이퍼(10)는, 예컨대 실리콘, 화합물 반도체(GaAs, GaN, SiC)로 이루어진 단결정 웨이퍼를 들 수 있는데, 이면조사형 고체 촬상 소자를 제조하는 경우, 일반적으로는 단결정 실리콘 웨이퍼를 이용한다. 또한, 반도체 웨이퍼(10)는, 초크랄스키법(CZ법；Czochralski method)이나 부유 대역 용융법(FZ법；Floating zone method)에 의해 성장된 단결정 실리콘 잉곳을 실톱(wire saw) 등으로 슬라이스한 것을 사용할 수 있다. 이러한 반도체 웨이퍼(10)에 임의의 불순물 도펀트를 첨가하여, n형 또는 p형으로 해도 된다.
또한, 반도체 웨이퍼(10)로서는, 도 2(A)에 나타낸 바와 같이, 벌크 반도체 웨이퍼(12) 표면에 반도체 에피텍셜층(제 2 에피텍셜층; 14)이 형성된 에피텍셜 웨이퍼를 들 수도 있다. 예컨대, 벌크의 단결정 실리콘 웨이퍼의 표면에 실리콘 에피텍셜층이 형성된 에피텍셜 실리콘 웨이퍼이다. 실리콘 에피텍셜층은, CVD(Chemical Vapor Deposition)법에 의해 일반적인 조건으로 형성할 수 있다. 제 2 에피텍셜층(14)은, 두께를 0.1∼10㎛의 범위 내로 하는 것이 바람직하며, 0.2∼5㎛의 범위 내로 하는 것이 더욱 바람직하다.
그 예로서, 본 발명의 제 2 실시형태에 의한 반도체 에피텍셜 웨이퍼(200)의 제조 방법은, 도 2에 나타낸 바와 같이, 우선 벌크 반도체 웨이퍼(12)의 표면(적어도 한쪽 면)에 제 2 에피텍셜층(14)이 형성된 반도체 웨이퍼(10)의 표면(10A)에 클러스터 이온(16)을 조사하여, 반도체 웨이퍼의 표면(10A)(본 실시형태에서는 제 2 에피텍셜층(14)의 표면)에, 클러스터 이온(16)의 구성 원소가 고용된 개질층(18)을 형성하는 제 1 공정(도 2(A)∼(C))을 행한다. 또한, 반도체 웨이퍼(10)의 개질층(18) 상에, 제 1 에피텍셜층(20)을 형성하는 제 2 공정(도 2(D))을 행한다. 도 2(D)는, 상기 제조 방법의 결과 얻어진 반도체 에피텍셜 웨이퍼(200)의 모식적인 단면도이다.
본 발명의 제 1 실시형태 및 제 2 실시형태에 있어서는, 탄소 및 질소 중 적어도 하나를 포함하는 반도체 웨이퍼(10)를 반도체 에피텍셜 웨이퍼(100, 200)의 기판으로서 이용한다. 반도체 웨이퍼(10) 내에 첨가된 탄소는, 벌크 내에서의 산소 석출핵이나 BMD의 성장을 촉진시키는 작용이 있으며, 한편, 반도체 웨이퍼(10) 내에 첨가된 질소는, 에피텍셜 공정 등의 고온 열처리를 받더라도 쉽게 소멸되지 않는 열적(熱的)으로 안정된 BMD를 웨이퍼 벌크 내에 형성하는 작용이 있다. 웨이퍼 내에 존재하는 BMD는, 반도체 웨이퍼(10)의 이면측으로부터 혼입되는 금속 불순물을 포획하는 능력(IG능)을 가지기 때문에, 반도체 웨이퍼(10) 중의 탄소 농도나 질소 농도를 적정 범위로 제어함으로써, 반도체 웨이퍼(10)의 게터링 능력을 향상시킬 수 있다.
반도체 웨이퍼(10) 중의 탄소 농도는, 1×1015atom/cm3 이상 1×1017atom/cm3(ASTM F123 1981) 이하로 하는 것이 바람직하다. 여기서, 1×1015atom/cm3 이상으로 함으로써, 반도체 웨이퍼(10)에 포함되는 산소의 석출을 촉진시킬 수 있다. 또한, 1×1017atom/cm3 이하로 함으로써, 반도체 웨이퍼(10)의 소재인 단결정 실리콘 잉곳을 성장시킬 때 유전위화(有轉位化)가 발생하는 것을 방지할 수 있다. 탄소 농도는, 예컨대, CZ법에 의해 단결정 실리콘 잉곳을 성장시키는 경우, 석영 도가니 내에 투입하는 탄소 분말 등의 투입량을 변경함으로써 조정할 수 있다.
또한, 반도체 웨이퍼(10) 중의 질소 농도는, 5×1012atom/cm3 이상 5×1014atom/cm3 이하로 하는 것이 바람직하다. 여기서, 5×1012atom/cm3 이상으로 함으로써, 금속 불순물의 포획에 충분한 밀도의 BMD를 반도체 웨이퍼(10) 중에 형성시킬 수 있다. 또한, 5×1014atom/cm3 이하로 함으로써, 제 1 에피텍셜층(20)의 표층에 있어서의 적층 결함 등의 에피텍셜 결함의 발생을 억제할 수 있다. 1×1014atom/cm3 이하로 하는 것이 더욱 바람직하다. 질소 농도는, 예컨대, CZ법으로 단결정 실리콘 잉곳을 성장시키는 경우에는, 석영 도가니 내에 투입하는 질화 실리콘의 양을 변경함으로써 조정할 수 있다.
이러한 농도 범위의 탄소 및 질소에 의한 충분한 산소 석출 효과를 얻기 위해서는, 반도체 웨이퍼(10) 중의 산소 농도는, 9×1017atom/cm3 이상으로 하는 것이 바람직하다. 또한, 18×1017atom/cm3(ASTM F121 1979) 이하로 하는 것이 바람직하며, 이에 의해, 제 1 에피텍셜층(20)의 표층에 있어서의 에피텍셜 결함의 발생을 억제할 수 있다. 상기 산소 농도는, 예컨대, CZ법으로 단결정 실리콘 잉곳을 성장시키는 경우에는, 예컨대 석영 도가니의 회전 속도를 변경함으로써 조정할 수 있다.
여기서, 본 발명의 특징적 공정인 클러스터 이온 조사 공정에 대해, 상기 공정을 채용하는 것의 기술적 의의를, 작용 효과와 함께 설명한다. 클러스터 이온(16)을 조사한 결과 형성되는 개질층(18)은, 클러스터 이온(16)의 구성 원소가 반도체 웨이퍼(10) 표면의 결정의 격자 간 위치 또는 치환 위치에 고용되어 국소적으로 존재하는 영역이며, 게터링 사이트로서 작용한다. 그 이유는, 이하와 같이 추측된다. 즉, 클러스터 이온의 형태로 조사된 탄소나 붕소 등의 원소는, 단결정 실리콘의 치환 위치·격자 간 위치에 고밀도로 국소적으로 존재한다. 그리고, 단결정 실리콘의 평형 농도 이상으로까지 탄소나 붕소를 고용시키면, 중금속의 고용도(전이 금속의 포화 용해도)가 매우 증가된다는 것이 실험적으로 확인되었다. 즉, 평형 농도 이상으로까지 고용된 탄소나 붕소에 의해 중금속의 고용도가 증가되고, 이에 따라 중금속에 대한 포획율이 현저히 증가된 것으로 생각된다.
여기서, 본 발명에서는 클러스터 이온(16)을 조사하기 때문에, 모노머 이온을 주입하는 경우에 비해, 보다 높은 게터링 능력을 얻을 수 있으며, 또한 회복 열처리도 생략할 수 있다. 이 때문에, 높은 게터링 능력을 가지는 반도체 에피텍셜 웨이퍼(100, 200)를 보다 효율적으로 제조하는 것이 가능해지며, 본 제법에 의해 얻어지는 반도체 에피텍셜 웨이퍼(100, 200)로부터 제조한 이면조사형 고체 촬상 소자는, 종래에 비해 화이트 스팟 결함의 발생 억제를 기대할 수 있다.
참고로, 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수 집합되어 덩어리가 된 클러스터에 양전하 또는 음전하를 부여하여, 이온화한 것을 의미한다. 클러스터는, 복수(통상 2∼2000개 정도)의 원자 또는 분자가 서로 결합된 덩어리 형상의 집단이다.
본 발명자들은, 클러스터 이온(16)을 조사함으로써, 높은 게터링 능력이 얻어지는 작용을 이하와 같이 생각하고 있다.
실리콘 웨이퍼에, 예컨대 탄소의 모노머 이온을 주입하는 경우, 도 3(B)에 나타낸 바와 같이, 모노머 이온은, 실리콘 웨이퍼를 구성하는 실리콘 원자를 스퍼터링하여, 실리콘 웨이퍼 중의 소정 깊이 위치에 주입된다. 여기서, 주입 깊이는, 주입 이온의 구성 원소의 종류 및 이온의 가속 전압에 의존한다. 이 경우, 실리콘 웨이퍼의 깊이방향에 있어서의 탄소의 농도 프로파일은, 비교적 넓어지며(broad), 주입된 탄소의 존재 영역은 대략 0.5∼1㎛ 정도가 된다. 복수 종의 이온을 동일 에너지로 동시 조사한 경우에는, 가벼운 원소일수록 깊게 주입되기 때문에, 즉, 각각의 원소의 질량에 따른 상이한 위치에 주입되기 때문에, 주입 원소의 농도 프로파일은 보다 넓어진다.
또한, 모노머 이온은 일반적으로 150∼2000keV 정도의 가속 전압으로 주입하는데, 각 이온이 그 에너지를 가지고 실리콘 원자와 충돌하기 때문에, 모노머 이온이 주입된 실리콘 웨이퍼 표면부의 결정성(結晶性)이 흐트러져, 이후에 웨이퍼 표면 상에 성장시키는 에피텍셜층의 결정성을 저하시킨다. 또한, 가속 전압이 클수록, 결정성이 크게 흐트러진다. 이 때문에, 이온 주입 후에 흐트러진 결정성을 회복시키기 위한 열처리(회복 열처리)를 고온으로 장시간에 걸쳐 행할 필요가 있다.
한편, 실리콘 웨이퍼에, 예컨대 탄소와 붕소로 이루어진 클러스터 이온(16)을 조사하는 경우, 도 3(A)에 나타낸 바와 같이, 클러스터 이온(16)은, 실리콘 웨이퍼에 조사되면 그 에너지로 순간적으로 1350∼1400℃ 정도의 고온 상태가 되어, 실리콘이 융해된다. 이후, 실리콘은 급속히 냉각되어, 실리콘 웨이퍼 중의 표면 근방에 탄소 및 붕소가 고용된다. 즉, 본 명세서에 있어서의 「개질층」이란, 조사하는 이온의 구성 원소가 실리콘 웨이퍼 표면의 결정의 격자 간 위치 또는 치환 위치에 고용된 층을 의미한다. 실리콘 웨이퍼의 깊이방향에 있어서의 탄소 및 붕소의 농도 프로파일은, 클러스터 이온(16)의 가속 전압 및 클러스터 사이즈에 의존하는데, 모노머 이온의 경우에 비해 샤프해지며, 조사된 탄소 및 붕소가 국소적으로 존재하는 영역(즉, 개질층)의 두께는, 대략 500nm 이하의 영역(예컨대 50∼400nm 정도)이 된다. 참고로, 클러스터 이온의 형태로 조사된 원소는, 에피텍셜층(20)의 형성 과정에서 다소의 열확산은 일어난다. 이 때문에, 제 1 에피텍셜층(20) 형성 후의 탄소 및 붕소의 농도 프로파일은, 이러한 원소가 국소적으로 존재하는 피크의 양측에, 넓은 확산 영역이 형성된다. 그러나, 개질층의 두께는 크게 변화되지 않는다(후술되는 도 5 참조). 그 결과, 탄소 및 붕소의 석출 영역을 국소적이면서 고농도로 할 수 있다. 또한, 실리콘 웨이퍼의 표면 근방에 개질층(18)이 형성되기 때문에, 보다 근접 게터링이 가능해진다. 그 결과, 보다 높은 게터링 능력을 얻을 수 있는 것으로 생각된다. 참고로, 클러스터 이온의 형태이면, 복수 종의 이온을 동시에 조사할 수 있다.
또한, 클러스터 이온(16)은 일반적으로 10∼100keV/Cluster 정도의 가속 전압으로 조사하는데, 클러스터는 복수의 원자 또는 분자의 집합체이기 때문에, 1 원자 또는 1 분자 당의 에너지를 작게 하여 주입할 수 있기 때문에, 실리콘 웨이퍼의 결정에 미치는 손상은 작다. 게다가, 상기와 같은 주입 메카니즘의 상이(相異)에도 기인하여, 클러스터 이온을 조사하는 쪽이 모노머 이온을 주입하는 것보다 반도체 웨이퍼(10)의 결정성을 저하시키지 않는다. 이 때문에, 제 1 공정의 다음에, 반도체 웨이퍼(10)에 대해 회복 열처리를 행하는 일 없이, 반도체 웨이퍼(10)를 에피택셜 성장 장치로 반송하여 제 2 공정을 행하는 것이 가능하다.
클러스터 이온(16)은 결합 양식에 따라 다종(多種)의 클러스터가 존재하며, 예컨대 이하의 문헌에 기재된 바와 같은 공지의 방법으로 생성할 수 있다. 가스 클러스터 빔의 생성법으로서, (1) 일본 특허공개공보 H09-41138호, (2) 일본 특허공개공보 H04-354865호, 이온 빔의 생성법으로서, (1) 하전 입자 빔 공학：이시카와 쥰조：ISBN978-4-339-00734-3 :CORONA PUBLISHING, (2) 전자·이온 빔 공학：전기학회：ISBN4-88686-217-9 :Ohmsha, (3) 클러스터 이온 빔 기초와 응용：ISBN4-526-05765-7: THE NIKKAN KOGYO SHIMBUN. 또한, 일반적으로, 양전하의 클러스터 이온의 발생에는 닐슨형 이온원(Nielsen ion source) 혹은 코프만형 이온원(Kaufman ion source)이 이용되고, 음전하의 클러스터 이온의 발생에는 체적 생성법을 이용한 대전류 음이온원이 이용된다.
이하에서는, 클러스터 이온(16)의 조사 조건에 대해 설명한다. 우선, 조사하는 원소는 특별히 한정되지 않으며, 탄소, 붕소, 인, 비소, 안티몬 등을 들 수 있다. 그러나, 보다 높은 게터링 능력을 얻는 관점에서 보면, 클러스터 이온(16)이, 구성 원소로서 탄소를 포함하는 것이 바람직하다. 격자 위치의 탄소 원자는 공유 결합 반경이 단결정 실리콘에 비해 작기 때문에, 실리콘 결정 격자의 수축장(收縮場, compression site)이 형성되므로, 격자 간의 불순물을 끌어당기는 게터링 능력이 높다.
또한, 구성 원소로서 탄소를 포함하는 2종 이상의 원소를 포함하는 것이 더욱 바람직하다. 이것은, 석출 원소의 종류에 따라 효율적으로 게터링 가능한 금속의 종류가 다르기 때문에, 2종 이상의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우는, 니켈을 효율적으로 게터링할 수 있고, 붕소의 경우는, 구리, 철을 효율적으로 게터링할 수 있다.
또한, 구성 원소로서 탄소, 혹은 탄소를 포함하는 2종 이상의 원소에 더하여, 도펀트 원소를 더 포함할 수 있다. 상기 도펀트 원소로서는, 붕소, 인, 비소 및 안티몬으로 이루어진 군으로부터 선택된 1 이상의 원소를 이용할 수 있다.
이온화시키는 화합물도 특별히 한정되지 않는데, 이온화에 적절한 화합물을 열거하자면, 탄소원으로서는, 에탄, 메탄, 프로판, 디벤질(C14H14), 이산화탄소(CO2) 등을 들 수 있고, 붕소원으로서는, 디보란, 데카보란(B10H14) 등을 들 수 있다. 예컨대, 디벤질과 데카보란을 혼합한 가스를 재료 가스로 하였을 경우, 탄소, 붕소 및 수소가 집합된 수소화합물 클러스터를 생성할 수 있다. 또한, 시클로헥산(C6H12)을 재료 가스로 하면, 탄소 및 수소로 이루어진 클러스터 이온을 생성할 수 있다. 또한, 탄소원 화합물로서는, 특히, 피렌(C16H10), 디벤질(C14H14) 등으로부터 생성된 클러스터 CnHm(3≤n≤16, 3≤m≤10)을 이용하는 것이 바람직하다. 이것은, 작은 사이즈의 클러스터 이온 빔을 형성하기 쉽기 때문이다.
또한, 클러스터 이온(16)의 가속 전압 및 클러스터 사이즈를 제어함으로써, 개질층(18)에 있어서의 구성 원소의 깊이방향의 농도 프로파일의 피크의 위치를 제어할 수 있다. 참고로, 본 명세서에 있어서 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자 또는 분자의 개수를 의미한다.
본 발명의 제 1 공정에서는, 보다 높은 게터링 능력을 얻는 관점에서 보면, 반도체 웨이퍼(10)의 표면(10A)으로부터의 깊이가 150nm 이하인 범위 내에, 개질층(18)에 있어서의 구성 원소의 깊이방향의 농도 프로파일의 피크가 위치하도록, 클러스터 이온(16)을 조사하는 것이 바람직하다. 참고로, 본 명세서에 있어서, 「구성 원소의 깊이방향의 농도 프로파일」은, 구성 원소가 2종 이상의 원소를 포함하는 경우는, 합계가 아니라, 각각 단독의 원소에 대한 프로파일을 의미하는 것으로 한다.
피크 위치를 상기 깊이의 범위로 설정하기 위해 필요한 조건으로서, 클러스터 이온(16)으로서 CnHm(3≤n≤16, 3≤m≤10)을 이용하는 경우, 탄소 1 원자 당의 가속 전압은, 0keV/atom 초과 50keV/atom 이하로 하며, 바람직하게는, 40keV/atom 이하가 바람직하다. 또한, 클러스터 사이즈는 2∼100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 한다.
참고로, 가속 전압의 조정에는, (1) 정전(靜電) 가속, (2) 고주파 가속의 2가지 방법이 일반적으로 이용된다. 전자의 방법으로서는, 복수의 전극을 등간격으로 늘어놓고, 이들 사이에 동일한 전압을 인가(印加)하여, 축방향으로 등가속(等加速) 전계를 만드는 방법이 있다. 후자의 방법으로서는, 이온을 직선 형상으로 주행시키면서 고주파를 이용하여 가속하는 선형 가속법(linear acceleration (linac) method)이 있다. 또한, 클러스터 사이즈의 조정은, 노즐로부터 분출되는 가스의 가스 압력 및 진공 용기의 압력, 이온화할 때의 필라멘트에 인가하는 전압 등을 조정함으로써 행할 수 있다. 참고로, 클러스터 사이즈는, 사중극(四重極) 고주파 전계에 의한 질량 분석 또는 비행시간 (time-of-flight) 질량 분석에 의해 클러스터 개수 분포를 구하고, 클러스터 개수의 평균치를 취함으로써 구할 수 있다.
또한, 클러스터 도스량은, 이온 조사 시간을 제어함으로써 조정할 수 있다. 본 발명에서는, 탄소의 도스량은 1×1013∼1×1016atom/cm2로 하며, 바람직하게는 5×1015atom/cm2 이하로 한다. 1×1013atom/cm2 미만인 경우, 게터링 능력을 충분히 얻지 못할 가능성이 있고, 1×1016atom/cm2를 초과하는 경우, 에피텍셜 표면에 커다란 손상을 줄 우려가 있기 때문이다.
본 발명에 의하면, 전술한 바와 같이, RTA(Rapid Thermal Annealing)나 RTO(Rapid Thermal Oxidation) 등의, 에피텍셜 장치와는 별개의 급속 승강 온열 처리 장치를 이용하여 회복 열처리를 행할 필요가 없다. 이것은, 이하에 기술하는 제 1 에피텍셜층(20)을 형성하기 위한 에피텍셜 장치 내에서, 에피택셜 성장에 앞서 행해지는 수소 베이크 처리에 의해, 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수 있기 때문이다. 수소 베이크 처리의 일반적인 조건은, 에피택셜 성장 장치의 내부를 수소 분위기로 하고, 600℃ 이상 900℃ 이하의 노내 온도(爐內溫度, furnace temperature)에서 반도체 웨이퍼(10)를 노내(爐內)에 투입하여, 1℃/초 이상 15℃/초 이하의 승온(昇溫)속도로 1100℃ 이상 1200℃ 이하의 온도 범위로까지 승온시키고, 그 온도로 30초 이상 1분 이하 동안 유지시키는 것이다. 이러한 수소 베이크 처리는, 본래는 에피텍셜층 성장 전의 세정 처리에 의해 웨이퍼 표면에 형성된 자연 산화막을 제거하기 위한 것이지만, 상기 조건의 수소 베이크에 의해 반도체 웨이퍼(10)의 결정성을 충분히 회복시킬 수 있다.
물론 제 1 공정의 다음이며 제 2 공정의 전에, 에피텍셜 장치와는 별개의 열처리 장치를 이용하여 회복 열처리를 행해도 된다. 상기 회복 열처리는, 900℃ 이상 1200℃ 이하에서 10초 이상 1시간 이하로 행하면 된다. 여기서, 열처리 온도를 900℃ 이상 1200℃ 이하로 하는 것은, 900℃ 미만에서는, 결정성의 회복 효과를 얻기가 어렵기 때문이며, 한편, 1200℃를 초과하면, 고온에서의 열처리에 기인하는 슬립(slip)이 발생하고, 또한, 장치에 대한 열부하가 커지기 때문이다. 또한, 열처리 시간을 10초 이상 1시간 이하로 하는 것은, 10초 미만에서는 회복 효과를 얻기가 어렵기 때문이며, 한편, 1시간을 초과하면, 생산성 저하를 초래하며, 장치에 대한 열부하가 커지기 때문이다.
이러한 회복 열처리는, 예컨대, RTA나 RTO 등의 급속 승강 온열 처리 장치나, 배치식(batch type) 열처리 장치(세로형 열처리 장치, 가로형 열처리 장치)를 이용하여 행할 수 있다. 전자는, 램프 조사 가열 방식이기 때문에, 장치구조적으로 장시간 처리에는 적합하지 않고, 15분 이내의 열처리에 적합하다. 한편, 후자는, 소정 온도까지 온도를 상승시키기 위해 시간이 걸리기는 하지만, 한 번에 다수 매의 웨이퍼를 동시에 처리할 수 있다. 또한, 저항 가열 방식이기 때문에, 장시간의 열처리가 가능하다. 사용하는 열처리 장치는, 클러스터 이온(16)의 조사 조건을 고려하여 적절한 것을 선택하면 된다.
개질층(18) 상에 형성하는 제 1 에피텍셜층(20)으로서는, 실리콘 에피텍셜층을 들 수 있으며, 일반적인 조건에 의해 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 하여, 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 사용하는 소스 가스에 의해서도 성장 온도는 달라지지만, 대략 1000∼1200℃의 온도 범위의 온도로 CVD법에 의해 실리콘 웨이퍼(10) 상에 에피택셜 성장시킬 수 있다. 제 1 에피텍셜층(20)은, 1∼15㎛의 두께 범위 내로 하는 것이 바람직하다. 1㎛ 미만인 경우, 실리콘 웨이퍼(10)로부터의 도펀트의 외방(外方) 확산에 의해 제 1 에피텍셜층(20)의 저항율이 변화되어 버릴 가능성이 있고, 또한, 15㎛를 초과하는 경우, 고체 촬상 소자의 분광 감도 특성에 영향을 미칠 우려가 있기 때문이다. 제 1 에피텍셜층(20)은 이면조사형 고체 촬상 소자를 제조하기 위한 디바이스층이 된다.
참고로, 제 1 공정의 다음이며 제 2 공정의 전에, 반도체 웨이퍼(10)에 대해, 산소 석출물의 형성을 촉진하기 위한 열처리를 실시할 수 있다. 상기 열처리는, 예컨대, 세로형 열처리로(爐)에 클러스터 이온(16) 조사 후의 반도체 웨이퍼를 반송하고, 예컨대 600℃ 이상 900℃ 이하에서, 15분 이상 4시간 이하로 행한다. 상기 열처리에 의해, 충분한 밀도의 BMD를 형성시켜, 반도체 에피텍셜 웨이퍼(100, 200)의 이면측으로부터 혼입된 금속 불순물에 대한 게터링 능력을 발휘시킬 수 있다. 또한, 상기 열처리는, 상기 회복 열처리를 겸할 수도 있다.
다음으로, 상기 제조 방법에 의해 얻어지는 반도체 에피텍셜 웨이퍼(100, 200)에 대해 설명한다. 제 1 실시형태에 의한 반도체 에피텍셜 웨이퍼(100) 및 제 2 실시형태에 의한 반도체 에피텍셜 웨이퍼(200)는, 도 1(C) 및 도 2(D)에 나타낸 바와 같이, 탄소 및 질소 중 적어도 하나(一方)를 포함하는 반도체 웨이퍼(10)와, 상기 반도체 웨이퍼(10)의 표면에 형성되어, 반도체 웨이퍼(10) 중에 소정 원소가 고용되어 이루어지는 개질층(18)과, 상기 개질층(18) 상의 제 1 에피텍셜층(20)을 가진다. 여기서, 개질층(18)에 있어서의 소정 원소의 농도 프로파일의 반치폭(W)이 100nm 이하인 것을 특징으로 한다.
즉, 본 발명의 반도체 에피텍셜 웨이퍼의 제조 방법에 의하면, 모노머 이온 주입에 비해, 클러스터 이온을 구성하는 원소의 석출 영역을 국소적이고 고농도로 할 수 있으며, 그 결과, 상기 반치폭(W)을 100nm 이하로 하는 것이 가능해졌다. 하한(下限)으로서는 10nm로 설정할 수 있다. 참고로, 본 명세서에 있어서의 「깊이방향의 농도 프로파일」은, 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)으로 측정된 깊이방향의 농도 분포를 의미한다. 또한, 「소정 원소의 깊이방향의 농도 프로파일의 반치폭」이란, 측정 정밀도를 고려하여, 에피텍셜층의 두께가 1㎛를 초과하는 경우는, 에피텍셜층을 1㎛로 박막화(薄膜化)한 상태에서, SIMS로 소정 원소의 농도 프로파일을 측정하였을 때의 반치폭으로 한다.
반도체 웨이퍼(10) 중의 탄소 농도는, 1×1015atom/cm3 이상 1×1017atom/cm3 이하(ASTM F123 1981)로 하는 것이 바람직하며, 질소 농도는, 5×1012atom/cm3 이상 5×1014atom/cm3 이하로 하는 것이 바람직하다는 것은 전술한 대로이다. 또한, 이러한 농도 범위의 탄소 및 질소에 의한 충분한 산소 석출 효과를 얻기 위해, 반도체 웨이퍼(10) 중의 산소 농도는, 9×1017atom/cm3 이상(ASTM F121 1979)으로 하는 것이 바람직하다는 것도 전술한 대로이다.
또한, 소정 원소로서는, 실리콘 이외의 원소라면 특별히 한정되지 않으나, 탄소 또는 탄소를 포함하는 2종 이상의 원소로 하는 것이 바람직하다는 것은 전술한 대로이다. 또한, 소정 원소가 추가로 도펀트 원소를 포함할 수 있으며, 상기 도펀트 원소로서는, 붕소, 인, 비소 및 안티몬으로 이루어진 군으로부터 선택된 1 이상의 원소를 이용할 수 있다.
보다 높은 게터링 능력을 얻는 관점에서 보면, 반도체 에피텍셜 웨이퍼(100, 200)에 있어서, 실리콘 웨이퍼(10)의 표면으로부터의 깊이가 150nm 이하인 범위 내에, 개질층(18)에 있어서의 농도 프로파일의 피크가 위치하는 것이 바람직하다. 또한, 농도 프로파일의 피크 농도가, 1×1015atom/cm3 이상인 것이 바람직하고, 1×1017∼1×1022atom/cm3의 범위 내인 것이 보다 바람직하며, 1×1019∼1×1021atom/cm3의 범위 내인 것이 더욱더 바람직하다.
또한, 개질층(18)의 깊이방향 두께는, 대략 30∼400nm의 범위 내로 할 수 있다.
본 실시형태의 반도체 에피텍셜 웨이퍼(100, 200)에 의하면, 종래에 비해 높은 게터링 능력을 발휘함으로써, 금속 오염을 보다 억제할 수 있다.
본 발명의 실시형태에 의한 고체 촬상 소자의 제조 방법은, 상기의 제조 방법으로 제조된 반도체 에피텍셜 웨이퍼 또는 상기의 반도체 에피텍셜 웨이퍼, 즉 반도체 에피텍셜 웨이퍼(100, 200)의 표면에 위치하는 제 1 에피텍셜층(20)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 상기 제조 방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 화이트 스팟 결함의 발생을 충분히 억제할 수 있다.
이상, 본 발명의 대표적인 실시형태에 대해 설명하였지만, 본 발명은 이러한 실시형태로 한정되는 것은 아니다. 예컨대, 반도체 웨이퍼(10) 상에 2층의 에피텍셜층을 형성해도 된다.
실시예
(본 발명예 1∼5)
이하에서는, 본 발명의 실시예에 대해 설명한다.
우선, CZ법에 의해, 표 1에 나타낸 농도의 탄소 또는 질소 중 적어도 하나를 포함하는 단결정 실리콘 잉곳을 성장시키고, 얻어진 단결정 실리콘 잉곳으로부터 채취된 n형의 실리콘 웨이퍼(직경：300mm, 두께：775㎛, 도펀트 종류：인, 도펀트 농도：4×1014atom/cm3, 산소 농도：15×1017atoms)를 준비하였다. 그런 다음, 클러스터 이온 발생 장치(Nissin Ion Equipment Co., Ltd. 제조, 모델 번호：CLARIS)를 이용해서, 클러스터 이온으로서 C5H5 클러스터를 생성하여, 도스량 9.00×1013Clusters/cm2(탄소의 도스량 4.5×1014atom/cm2), 탄소 1 원자 당의 가속 전압 14.77keV/atom의 조건으로, 각 실리콘 웨이퍼의 표면에 조사하였다. 이어서, 각 실리콘 웨이퍼를 HF세정한 후, 개별 처리 방식 에피택셜 성장 장치(Applied Materials, Inc. 제조) 내로 반송하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크 처리를 실시한 후, 수소를 캐리어 가스, 트리클로로실란을 소스 가스로 하여 1150℃에서 CVD법에 의해, 실리콘 웨이퍼 상에 실리콘의 에피텍셜층(두께：6㎛, 도펀트 종류：인, 도펀트 농도：1×1015atom/cm3)을 에피택셜 성장시켜, 본 발명에 따른 에피텍셜 실리콘 웨이퍼로 하였다.
(비교예 1∼5)
클러스터 이온 조사 공정을 대신하여, CO2를 재료 가스로 하여, 탄소의 모노머 이온을 생성하고, 도스량 9.00×1013atom/cm2, 가속 전압 300keV/atom의 조건으로 모노머 이온 주입 공정을 행한 것 이외에는, 본 발명예 1∼5와 동일하게 하여, 비교예에 따른 에피텍셜 실리콘 웨이퍼를 제조하였다.
(비교예 6)
클러스터 이온의 조사를 행하지 않은 것 이외에는, 본 발명예 1과 동일한 조건으로, 비교예에 따른 에피텍셜 실리콘 웨이퍼를 제작하였다.
(비교예 7)
클러스터 이온의 조사를 행하지 않은 것 이외에는, 본 발명예 3과 동일한 조건으로, 비교예에 따른 에피텍셜 실리콘 웨이퍼를 제작하였다.
(비교예 8)
클러스터 이온의 조사를 행하지 않고, 또한, 탄소 및 질소 중 어느 것도 첨가하지 않은 것 이외에는, 본 발명예 1과 동일한 조건으로, 비교예에 따른 에피텍셜 실리콘 웨이퍼를 제작하였다.
상기 본 발명예 및 비교예에서 제작한 각 샘플에 대해 평가를 행하였다.
(1) SIMS 측정
우선, 클러스터 이온의 조사 직후와, 모노머 이온의 주입 직후에 있어서의, 탄소 분포의 상이(相異)를 명확히 하기 위해, 본 발명예 1 및 비교예 1에 대해, 에피텍셜층 형성 전의 실리콘 웨이퍼에 대해, SIMS 측정을 행하였다. 얻어진 탄소 농도 프로파일을 도 4에 참고로 나타낸다. 여기서, 도 4의 가로축의 깊이는 실리콘 웨이퍼의 표면을 제로로 하고 있다.
다음으로, 본 발명예 1 및 비교예 1의 에피텍셜 실리콘 웨이퍼에 대해, SIMS 측정을 행하였다. 얻어진 탄소 농도 프로파일을 도 5에 나타낸다. 도 5의 가로축의 깊이는 에피텍셜 실리콘 웨이퍼의 표면을 제로로 하고 있다.
또한, 각각의 본 발명예 및 비교예에서 제작한 각 샘플에 대해, 에피텍셜층을 1㎛까지 박막화한 후에 SIMS 측정하였을 때의 탄소 농도 프로파일의 반치폭을 표 1에 나타낸다. 참고로, 전술한 바와 같이, 표 1에 나타낸 반치폭은 에피텍셜층을 1㎛로 박막화한 후에 SIMS 측정하였을 때의 반치폭이기 때문에, 표 1에 나타낸 반치폭과, 도 5의 반치폭은 상이하다. 또한, 박막화한 후에 SIMS 측정하였을 때의 농도의 피크 위치 및 피크 농도에 대해서도 표 1에 나타낸다.
[표 1]
Figure pat00001
도 4에 나타낸 바와 같이, 본 발명예 1의 클러스터 이온의 조사 직후와, 비교예 1의 모노머 이온의 주입 직후에 있어서의 중간 제조물인 에피텍셜층 형성 전의 실리콘 웨이퍼의 탄소 농도 프로파일을 비교하면, 클러스터 이온 조사의 경우는 탄소 농도 프로파일이 샤프하고, 모노머 이온 주입의 경우는 탄소 농도 프로파일이 넓다. 이것으로부터, 에피텍셜층 형성 후에도, 탄소 농도 프로파일의 경향은 동일해지는 것으로 추정된다. 실제로, 이러한 중간 제조물에 에피텍셜층을 형성하였을 때의 탄소 농도 프로파일(도 5)로부터도 알 수 있듯이, 클러스터 이온 조사에 의해, 모노머 이온 주입보다 국소적이고 고농도인 개질층이 형성되어 있음이 확인되었다. 참고로, 도시되어 있지 않지만, 본 발명예 2∼5 및 비교예 2∼5에 대해서도, 동일한 경향을 가지는 농도 프로파일이 얻어졌다.
(2) 게터링 능력 평가
본 발명예 및 비교예에서 제작한 각 샘플의 에피텍셜 실리콘 웨이퍼 표면을, Ni 오염액(1.0×1012/cm2)으로, 각각 스핀 코트 오염법을 이용하여 고의로 오염시키고, 이어서 900℃, 30분의 열처리를 실시하였다. 이후, SIMS 측정을 행하였다. 본 발명예 및 비교예에 대해, 게터링 능력의 평가는, Ni 농도의 피크치로 평가를 행하였다. 상기 평가는, 평가 기준을 Ni 농도 프로파일의 피크 농도의 값에 의해 이하와 같이 분류하여 행하였다. 얻어진 평가 결과를 표 1에 나타낸다.
◎：1×1017atom/cm3 이상
○：7.5×1016atom/cm3 이상 1×1017atom/cm3 미만
△：7.5×1016atom/cm3 미만
표 1로부터 분명히 알 수 있듯이, 본 발명예 1∼5의 각 에피텍셜 실리콘 웨이퍼는, 모두 Ni의 농도 피크치가 1×1017atom/cm3 이상으로, 클러스터 이온 조사에 의해 형성된 개질층이 다량의 Ni를 포획하여, 높은 게터링 능력을 발휘하고 있음을 알 수 있다. 이것은, 표 1에 나타낸 바와 같이, 클러스터 이온을 조사한 본 발명예 1∼5는, 모두 반치폭이 100nm 이하이고, 모노머 이온을 주입한 비교예 1∼5는, 모두 반치폭이 100nm를 초과하여, 클러스터 이온을 조사한 본 발명예 1∼5는, 모노머 이온을 주입한 비교예 1∼5에 비해, 탄소 농도 프로파일의 반치폭이 작아지기 때문에, 보다 높은 게터링 능력을 얻을 수 있었다고 할 수 있다. 참고로, 클러스터 이온 조사나 모노머 이온 주입을 실시하지 않은 비교예 6∼8에서는, Ni의 농도 피크치가 7.5×1016atom/cm3 미만으로, 게터링 능력이 낮은 것이었다.
(3) BMD의 밀도 평가
본 발명예 및 비교예에서 제작한 각 에피텍셜 실리콘 웨이퍼에 대해, 800℃×4시간 및 1000℃×16시간의 열처리를 실시한 후, 실리콘 웨이퍼(벌크 웨이퍼)에 있어서의 BMD의 밀도를 구하였다. 이것은, 실리콘 웨이퍼를 벽개(劈開, cleavage)하여, 벽개 단면(斷面)에 대해 라이트 에칭(에칭량：2㎛) 처리를 실시한 후에, 광학 현미경을 이용하여 웨이퍼 벽개 단면을 관찰함으로써 구하였다.
그 결과, 본 발명예 1∼5 및 비교예 1∼7에서 제작한 각 에피텍셜 실리콘 웨이퍼는, 모두, 1×106atom/cm2 이상의 BMD가 형성되어 있음이 확인되었다. 이것은, 실리콘 웨이퍼 내에 탄소 및/또는 질소가 첨가되어 있음에 의한 것이라고 생각된다. 한편, 탄소 및 질소 중 어느 것도 첨가하지 않은 비교예 8에서 제작한 샘플 웨이퍼의 BMD 밀도는 0.1×106atom/cm2 이하였다.
(4) 에피텍셜 결함의 평가
본 발명예 및 비교예에서 제작한 각 샘플의 에피텍셜 웨이퍼의 표면을, Surfscan SP-2(KLA-Tencor Corporation 제조)를 이용하여 관찰 평가하여, LPD의 발생 상황을 조사하였다. 이때, 관찰 모드는 오블리크(Oblique) 모드(경사 입사 모드)로 하고, 표면 피트의 추정은, 와이드 네로우(Wide Narrow) 채널의 검출 사이즈 비(比)에 근거하여 행하였다. 이어서, 주사전자현미경(SEM：Scanning Electron Microscope)을 이용하여, LPD의 발생 부위를 관찰 평가하여, LPD가 적층 결함(SF：Stacking Fault)인지의 여부를 평가하였다.
그 결과, 본 발명예 1∼5 및 비교예 6∼8의 각 에피텍셜 실리콘 웨이퍼는 모두, 에피텍셜층 표면에서 관찰된 SF의 개수가 5개/웨이퍼 이하인 데 반해, 모노머 이온의 주입을 행한 비교예 1∼5의 각 에피텍셜 실리콘 웨이퍼는 모두, 10개/웨이퍼 이상의 SF가 관찰되었다. 이것은 비교예 1∼5에 있어서, 에피택셜 성장 처리 전에 회복 열처리를 실시하지 않았기 때문에, 모노머 이온의 주입에 의해 웨이퍼 표면부의 결정성이 흐트러진 채로 에피택셜 성장하는 것에 기인하는 것이라고 생각된다.
본 발명에 의하면, 보다 높은 게터링 능력을 발휘함으로써 금속 오염을 억제할 수 있는 반도체 에피텍셜 웨이퍼를 효율적으로 제조할 수 있으므로, 반도체 웨이퍼 제조업에 있어서 유용하다.
100, 200 : 반도체 에피텍셜 웨이퍼
10 : 반도체 웨이퍼
10A : 반도체 웨이퍼의 표면
12 : 벌크 반도체 웨이퍼
14 : 제 2 에피텍셜층
16 : 클러스터 이온
18 : 개질층
20 : 제 1 에피텍셜층

Claims (19)

  1. 탄소 및 질소 중 적어도 하나를 포함하는 반도체 웨이퍼에 탄화수소를 포함하는 클러스터 이온을 조사하여, 상기 반도체 웨이퍼의 표면에, 상기 클러스터 이온의 구성 원소가 고용(固溶)되어 이루어지는 개질층(改質層)을 형성하는 제 1 공정과,
    상기 반도체 웨이퍼의 개질층 상에 제 1 에피텍셜층을 형성하는 제 2 공정
    을 가지며,
    상기 제 2 공정 후의 개질층에 있어서의 상기 구성 원소의 깊이방향의 농도 프로파일의 반치폭(半値幅)이 100nm 이하인 반도체 에피텍셜 웨이퍼를 얻는 것을 특징으로 하는,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 실리콘 웨이퍼인,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  3. 제 1 항에 있어서,
    상기 반도체 웨이퍼는 에피텍셜 웨이퍼이고, 상기 에피텍셜 웨이퍼는 실리콘 웨이퍼와 상기 실리콘 웨이퍼 상에 형성된 제 2 에피텍셜층을 가지며, 상기 제 1 공정에 있어서 상기 개질층은 상기 제 2 에피텍셜층의 표면에 형성되는,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 웨이퍼 중의 탄소 농도는 1×1015atom/cm3 이상 1×1017atom/cm3 이하(ASTM F123 1981)이며, 질소 농도는 5×1012atom/cm3 이상 5×1014atom/cm3 이하인,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 웨이퍼 중의 산소 농도는 9×1017atom/cm3 이상 18×1017atom/cm3 이하(ASTM F121 1979)인,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 공정의 이후 그리고 상기 제 2 공정의 전에, 상기 반도체 웨이퍼에 대해, 산소 석출물의 형성을 촉진하기 위한 열처리를 실시하는,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  7. 제 1 항에 있어서,
    상기 클러스터 이온은 구성 원소로서 탄소를 포함하는 2종 이상의 원소를 포함하는,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  8. 제 1 항에 있어서,
    상기 클러스터 이온은 도펀트(dopant) 원소를 더 포함하며, 상기 도펀트 원소는 붕소, 인, 비소 및 안티몬으로 이루어진 군(群)으로부터 선택된 1 이상의 원소인,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 공정은, 탄소 1 원자 당의 가속 전압이 50keV/atom 이하, 클러스터 사이즈가 100개 이하, 탄소의 도스량이 1×1016atom/cm2 이하인 조건에서 수행되는,
    반도체 에피텍셜 웨이퍼의 제조 방법.
  10. 탄소 및 질소 중 적어도 하나를 포함하는 반도체 웨이퍼와, 상기 반도체 웨이퍼의 표면에 형성된, 상기 반도체 웨이퍼 중에 탄소 및 수소인 소정 원소가 고용되어 이루어지는 개질층과, 상기 개질층 상의 제 1 에피텍셜층을 가지며,
    상기 개질층에 있어서의 상기 소정 원소의 깊이방향의 농도 프로파일의 반치폭(半値幅)이 100nm 이하인 것을 특징으로 하는,
    반도체 에피텍셜 웨이퍼.
  11. 제 10 항에 있어서,
    상기 반도체 웨이퍼는 실리콘 웨이퍼인,
    반도체 에피텍셜 웨이퍼.
  12. 제 10 항에 있어서,
    상기 반도체 웨이퍼는 에피텍셜 웨이퍼이고, 상기 에피텍셜 웨이퍼는 실리콘 웨이퍼와 상기 실리콘 웨이퍼 상에 형성된 제 2 에피텍셜층을 가지며, 상기 개질층은 상기 제 2 에피텍셜층의 표면에 위치하는,
    반도체 에피텍셜 웨이퍼.
  13. 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 웨이퍼 중의 탄소 농도는 1×1015atom/cm3 이상 1×1017atom/cm3 이하(ASTM F123 1981)이며, 질소 농도는 5×1012atom/cm3 이상 5×1014atom/cm3 이하인,
    반도체 에피텍셜 웨이퍼.
  14. 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 웨이퍼 중의 산소 농도는 9×1017atom/cm3 이상 18×1017atom/cm3 이하(ASTM F121 1979)인,
    반도체 에피텍셜 웨이퍼.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 반도체 웨이퍼의 표면으로부터의 깊이가 150nm 이하인 범위 내에, 상기 개질층에 있어서의 상기 농도 프로파일의 피크가 위치하는,
    반도체 에피텍셜 웨이퍼.
  16. 제 10 항 또는 제 11 항에 있어서,
    상기 개질층에 있어서의 상기 농도 프로파일의 피크 농도는 1×1015atom/cm3 이상인,
    반도체 에피텍셜 웨이퍼.
  17. 제 10 항에 있어서,
    상기 소정 원소는 탄소를 포함하는 2종 이상의 원소를 포함하는,
    반도체 에피텍셜 웨이퍼.
  18. 제 10 항에 있어서,
    상기 소정 원소는 도펀트 원소를 더 포함하며, 상기 도펀트 원소는 붕소, 인, 비소 및 안티몬으로 이루어진 군으로부터 선택된 1 이상의 원소인,
    반도체 에피텍셜 웨이퍼.
  19. 제 1 항 또는 제 2 항에 기재된 제조 방법으로 제조된 반도체 에피텍셜 웨이퍼 또는 제 10 항 또는 제 11 항에 기재된 반도체 에피텍셜 웨이퍼의 표면에 위치하는 제 1 에피텍셜층에 고체 촬상 소자를 형성하는 것을 특징으로 하는,
    고체 촬상 소자의 제조 방법.
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