KR20160140449A - 적층 세라믹 콘덴서 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 내부 전극 간의 쇼트의 발생을 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공하는 것을 과제로 한다. 적층체와 사이드 마진부를 갖는 적층 세라믹 콘덴서는, 오프셋부를 구비한다. 상기 적층체는, 교대로 적층된 내부 전극과 유전체층을 갖는다. 상기 사이드 마진부는, 유전체에 의해 구성되고, 상기 적층체의 측면을 덮도록 형성되어 있다. 상기 오프셋부는, 비정질 영역 또는 공극 영역을 포함한다. 상기 오프셋부는, 상기 내부 전극의 상기 측면측의 단부를 상기 측면으로부터 상기 적층체의 내측 방향으로 오프셋시키도록, 상기 내부 전극과 상기 사이드 마진부의 사이에 형성되어 있다.
Description
본 발명은, 소형화 및 대용량화에 대응 가능한 적층 세라믹 콘덴서 및 그 제조 방법에 관한 것이다.
최근 들어, 전자 기기의 소형화 및 고성능화에 수반되어, 전자 기기에 사용되는 적층 세라믹 콘덴서에 대한 소형화 및 대용량화에의 요구가 점점 강해져 오고 있다. 적층 세라믹 콘덴서의 사이즈를 작게 억제하면서 용량을 크게 하기 위해서는, 적층 세라믹 콘덴서의 내부 전극의 교차 면적(대향하는 내부 전극끼리가 중첩되는 부분의 면적)을 최대한 크게 하는 것이 유효하다.
내부 전극의 교차 면적을 크게 하기 위한 기술로서는, 적층 칩의 측면 부분을 컷오프해서 내부 전극을 절단면으로 노출시킨 후, 이 절단면에, 내부 전극의 주위 절연성을 확보하기 위한 사이드 마진부를 부가하여 형성하는 기술이 개발되어 있다. 이 기술에 의해, 사이드 마진부를 얇게 형성하는 것이 가능하게 되어, 내부 전극의 교차 면적을 상대적으로 크게 취할 수 있다.
적층 칩의 측면 부분을 컷오프할 때에는, 절단면에 흠집이 발생하거나, 커트편(슬러지)과 같은 이물의 부착이 발생하거나 할 가능성이 있다. 내부 전극이 절단면으로 노출된 상태에서, 절단면에 흠집이나 이물의 부착이 발생한 경우, 적층 방향 상하의 내부 전극이 서로 도통해서 쇼트할 확률이 높아져 버린다.
이와 같은 문제에 대하여, 절단면으로의 흠집이나, 이물의 부착을 억제하려고 하는 개선이 시도되고 있다. 예를 들어, 특허문헌 1에는, 내부 전극의 연신 방향을 따라서 적층체를 절단함으로써, 적층 방향을 따라서 적층체를 절단하는 경우에 비해 내부 전극 간의 쇼트를 발생하기 어렵게 하는 방법이 개시되어 있다. 또한, 특허문헌 2에는, 적층체를 적층 방향의 상면측으로부터 도중까지 절단하고, 그 나머지 부분을 하면측으로부터 절단함으로써, 적층체를 유지하는 점착 시트가 절삭되는 것을 방지해서 점착제 부스러기의 발생을 억제하는 방법이 개시되어 있다.
그러나, 상기 특허문헌 1 및 특허문헌 2와 같은 절단 공정에서의 개선을 행한 경우에도, 예를 들어 절단 시의 내부 전극의 연신이나, 커트편의 발생 등을, 완전히 억제할 수는 없다. 이로 인해, 적층 세라믹 콘덴서의 소형화에 수반되어 내부 전극 간의 간격이 좁아지면, 절단면으로 노출되는 내부 전극의 단부끼리의 사이에 쇼트가 발생하기 쉬워져 버린다. 또한, 절단 공정의 후, 사이드 마진부를 형성할 때까지의 동안, 절단면으로의 흠집이나 부착물을 방지할 필요가 생기게 된다.
이상과 같은 사정을 감안하여, 본 발명의 목적은, 내부 전극 간의 쇼트의 발생을 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명의 일 형태에 따른 적층 세라믹 콘덴서는, 적층체와 사이드 마진부를 갖는 적층 세라믹 콘덴서에 있어서, 오프셋부를 구비한다.
상기 적층체는, 교대로 적층된 내부 전극과 유전체층을 갖는다.
상기 사이드 마진부는, 유전체에 의해 구성되고, 상기 적층체의 측면을 덮도록 형성되어 있다.
상기 오프셋부는, 비정질 영역 또는 공극 영역을 포함한다. 상기 오프셋부는, 상기 내부 전극의 상기 측면측의 단부를 상기 측면으로부터 상기 적층체의 내측 방향으로 오프셋시키도록, 상기 내부 전극과 상기 사이드 마진부의 사이에 형성되어 있다.
이 구성에서는, 적층체의 측면측에서의 내부 전극의 단부가 적층체의 내측 방향으로 오프셋되어 있다. 이로 인해, 내부 전극의 단부끼리의 사이는, 유전체층에 의해 절연되어 있다. 따라서, 가령 제조 과정에서 사이드 마진부가 형성되기 전에 적층체의 측면에 흠집이나 부착물이 있었다고 해도, 측면에서 내부 전극끼리가 도통하는 것을 방지하는 것이 가능하다. 이에 의해, 내부 전극 간의 쇼트의 발생을 억제할 수 있다.
상기 오프셋부의 폭은, 0.1㎛ 이상이어도 된다.
오프셋부의 폭을 0.1㎛ 이상으로 함으로써, 적층체의 측면에서의 내부 전극끼리가 도통할 가능성을 저감시킬 수 있다.
본 발명의 일 형태에 따른 적층 세라믹 콘덴서의 제조 방법은, 유전체층을 구성하는 세라믹 시트와 내부 전극을 구성하는 도전체가 교대로 적층된 적층체를 제작하는 것을 포함한다.
상기 도전체를 노출시키도록, 상기 적층체의 측면이 절단된다.
상기 적층체의 상기 측면의, 상기 노출된 상기 도전체에, 에칭 처리가 실시된다.
상기 에칭 처리 후의 상기 적층체의 상기 측면을 덮도록, 세라믹에 의해 구성되는 사이드 마진부가 형성되어, 콘덴서 소체(素體)가 제작된다.
상기 콘덴서 소체는, 소성된다.
적층체를 절단하여 도전체를 측면으로 노출시킨 상태로부터 사이드 마진부를 부가하여 형성하는 방법에서는, 절단 시에 측면으로 노출된 도전체에 신장이 발생하여 내부 전극끼리가 접촉 가능하게 되어 버리거나, 측면에 흠집이나 부착물이 발생하거나 할 가능성이 있다. 이에 반하여, 상기의 제조 방법에서는, 적층체에 사이드 마진부를 형성하기 전에 에칭 처리를 행하고 있다. 이에 의해, 내부 전극을 구성하는 도전체 중 적층체의 측면으로 노출된 부분을 제거하고, 각 내부 전극의 단부를 적층체의 내측 방향으로 오프셋시킬 수 있다. 따라서, 제조 공정 중에 발생할 수 있는, 적층체 측면에서의 내부 전극의 신장, 측면으로의 흠집 혹은 부착물의 영향을 받지 않고, 내부 전극의 교차 면적을 크게 한 적층 세라믹 콘덴서를 제조할 수 있다.
또한, 본 명세서 중, 이 제조 방법에 대한 기재에서는, 특별히 언급하지 않는 한, 미소성(未燒成)의 적층체 및 소성 후의 적층체를 총칭해서 「적층체」라 하고 있다. 따라서, 상기 에칭 처리는, 미소성의 적층체에 대하여 행해져도 되고, 소성된 적층체에 대하여 행해져도 된다. 상기 에칭 처리가, 소성된 적층체에 대하여 행해지는 경우에는, 이 적층체에 사이드 마진부를 부가하여 콘덴서 소체로 한 후에, 다시 소성 공정을 행하면 된다.
상기 에칭 처리는, 산, 이온 충격 또는 레이저 조사에 의한 처리여도 된다.
이에 의해, 측면으로부터 노출된 도전체의 단부를 제거하고, 적층체의 내측 방향으로 당해 도전체를 오프셋시킬 수 있다.
예를 들어, 상기 에칭 처리는, 질산에 의한 처리여도 된다.
이에 의해, 금속을 포함하는 도전체를 녹이는 것이 가능하며, 적층체의 측면으로부터 선택적으로 에칭 처리를 실시할 수 있다.
또한, 상기 에칭 처리는, 농질산에 의한 처리여도 된다.
농질산을 사용함으로써 내부 전극의 에칭을 보다 균일하게 할 수 있다.
또한, 상기 에칭 처리에서는, 상기 도전체를 선택적으로 제거하는 조건의 레이저를 사용해서 레이저 조사해도 된다.
이에 의해, 도전체를 적절하게 에칭할 수 있고, 또한 도전체를 세라믹 시트보다도 우선적으로 에칭할 수 있다.
이와 같은 조건을 만족하는 레이저로서는, 예를 들어 그린 레이저나 UV(Ultra Violet) 레이저를 사용할 수 있다.
또한, 상기 에칭 처리에서는, 나노초 펄스 레이저, 피코초 펄스 레이저 또는 펨토초 펄스 레이저를 사용해서 레이저 조사하여도 된다.
이와 같은 레이저를 사용함으로써 도전체를 적절하게 제거할 수 있다.
구체적으로는, 상기 에칭 처리에서는, 532㎚ 파장대의 그린 레이저, 355㎚ 파장대의 UV(Ultra Violet) 레이저, 1064㎚ 파장대의 적외선 레이저를 사용해서 레이저 조사하여도 된다.
이에 의해, 도전체를 보다 적절하게 에칭할 수 있고, 또한 도전체를 세라믹 시트보다도 우선적으로 에칭할 수 있다.
내부 전극 간의 쇼트의 발생을 억제할 수 있는 적층 세라믹 콘덴서 및 그 제조 방법을 제공할 수 있다.
도 1은, 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서의 사시도이다.
도 2는, 상기 적층 세라믹 콘덴서의 A-A'선을 따른 단면도이다.
도 3은, 상기 적층 세라믹 콘덴서의 B-B'선을 따른 단면도이다.
도 4는, 도 3에 도시한 단면도의 일부를 확대해서 나타내는 도면이다.
도 5는, 상기 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 6은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 평면도이다.
도 7은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 8은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 평면도이다.
도 9는, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 10은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 11은, 상기 적층 세라믹 콘덴서의 제조 방법의, 다른 실시 형태를 나타내는 흐름도이다.
도 2는, 상기 적층 세라믹 콘덴서의 A-A'선을 따른 단면도이다.
도 3은, 상기 적층 세라믹 콘덴서의 B-B'선을 따른 단면도이다.
도 4는, 도 3에 도시한 단면도의 일부를 확대해서 나타내는 도면이다.
도 5는, 상기 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 6은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 평면도이다.
도 7은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 8은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 평면도이다.
도 9는, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 10은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 11은, 상기 적층 세라믹 콘덴서의 제조 방법의, 다른 실시 형태를 나타내는 흐름도이다.
이하, 도면을 참조하면서, 본 발명의 실시 형태를 설명한다.
도면에는, 적절히 서로 직교하는 X축, Y축 및 Z축이 도시되어 있다. X축, Y축 및 Z축은 전체 도면에 있어서 공통이다.
[적층 세라믹 콘덴서(10)의 구성]
도 1 내지 3은, 본 발명의 일 실시 형태에 따른 적층 세라믹 콘덴서(10)를 나타내는 도면이다. 도 1은, 적층 세라믹 콘덴서(10)의 사시도이다. 도 2는, 적층 세라믹 콘덴서(10)의 도 1의 A-A'선을 따른 단면도이다. 도 3은, 적층 세라믹 콘덴서(10)의 B-B'선을 따른 단면도이다.
적층 세라믹 콘덴서(10)는, 소체(11)와, 제1 외부 전극(14)과, 제2 외부 전극(15)을 구비한다. 소체(11)는, 복수의 제1 내부 전극(12) 및 복수의 제2 내부 전극(13)을 갖는다. 외부 전극(14, 15)은, 소체(11)의 X축 방향 양 단부면을 덮고 있다. 제1 외부 전극(14)은 제1 내부 전극(12)에 접속되고, 제2 외부 전극(15)은 제2 내부 전극(13)에 접속되어 있다.
소체(11)는, 적층체(16)와, 제1 커버층(18)과, 제2 커버층(19)과, 제1 사이드 마진부(20)와, 제2 사이드 마진부(21)와, 오프셋부(24)를 갖는다.
적층체(16)는, 유전체에 의해 구성되고, 그 내부에, 복수의 제1 내부 전극(12)과, 복수의 제2 내부 전극(13)을 갖는다. 제1 내부 전극(12) 및 제2 내부 전극(13)은, XY 평면을 따라 연장되는 평판 형상이며, Z축 방향으로 교대로 적층되어 있다. 이에 의해, 제1 내부 전극(12)과 제2 내부 전극(13)의 사이에 유전체층(17)이 형성되어 있다. 즉, 적층체(16)는, 내부 전극(12, 13)과 유전체층(17)이 교대로 적층된 것이다.
적층체(16)에 있어서, 유전체층의 두께는 특별히 한정되지 않으며, 예를 들어, 0.5㎛ 내지 2.0㎛ 범위 내의 것을 들 수 있다. 내부 전극의 두께도, 특별히 한정되지 않으며, 예를 들어, 0.5㎛ 내지 2.0㎛ 범위 내의 것을 들 수 있다. 예를 들어, 유전체층의 두께와 내부 전극의 두께를, 각각 1.0㎛ 정도로 한 것을 사용할 수 있다. 이들 유전체층과 내부 전극의 적층 수는 임의로 설정할 수 있으며, 예를 들어 수 10층 내지 수 100층, 많은 경우에는 1,000층 이상으로 할 수 있다. 예를 들어, 유전체층과 내부 전극을 각각 300층씩으로 할 수 있지만, 물론 이것으로 한정되지 않는다.
내부 전극(12, 13)은, 각각 도전성 재료를 포함하고, 평판 형상으로 구성된 적층 세라믹 콘덴서(10)의 내부 전극으로서 기능한다. 당해 도전성 재료로서는, 예를 들어 니켈(Ni), 구리(Cu), 팔라듐(Pd), 백금(Pt), 은(Ag), 금(Au), 또는 이들 합금을 포함하는 금속 재료가 사용된다.
유전체층(17)을 구성하는 유전체로서는, 세라믹스 재료가 사용된다. 세라믹스 재료로서는, 예를 들어 티타늄산바륨(BaTiO3)으로 대표되는, 바륨(Ba) 및 티타늄(Ti)을 함유하는 페로브스카이트 구조의 재료를 사용할 수 있다. 또한, 유전체층(17)을 구성하는 세라믹스 재료는, 티타늄산바륨계 이외에도, 티타늄산스트론튬(SrTiO3)계, 티타늄산칼슘(CaTiO3)계, 티타늄산마그네슘(MgTiO3)계, 지르콘산칼슘(CaZrO3)계, 티타늄산지르콘산칼슘(PCZT)계, 지르콘산바륨(BaZrO3)계, 산화티타늄(TiO2)계 등이어도 된다.
커버층(18, 19)은, X-Y 평면을 따라 연장되는 평판 형상이다. 제1 커버층(18)은 적층체(16)의 Z축 방향 상면을 덮고, 제2 커버층(19)은 적층체(16)의 Z축 방향 하면을 덮고 있다.
사이드 마진부(20, 21)는, X-Z 평면을 따라 연장되는 평판 형상이다. 제1 사이드 마진부(20)는 적층체(16)의 Y축 방향을 향한 측면을 덮고, 제2 사이드 마진부(21)는 적층체(16)의 제1 사이드 마진부(20)와는 반대측의 측면을 덮고 있다.
커버층(18, 19) 및 사이드 마진부(20, 21)는, 주로 적층체(16)를 보호함과 함께, 적층체(16)의 주위 절연성을 확보하는 기능을 갖는다.
커버층(18, 19) 및 사이드 마진부(20, 21)도, 유전체인 세라믹스에 의해 형성되어 있다. 커버층(18, 19) 및 사이드 마진부(20, 21)를 형성하는 재료는, 절연성을 갖는 재료이면 되지만, 유전체층(17)과 마찬가지의 재료를 사용하는 것보다 소체(11)에서의 내부 응력이 억제된다.
도 4는, 도 3에 도시한 단면도의 일부를 확대해서 나타내는 도면이다. 도 3 및 도 4에 도시한 바와 같이, 오프셋부(24)는, 각 내부 전극(12, 13)과 제1 사이드 마진부(20)의 사이, 및 각 내부 전극(12, 13)과 제2 사이드 마진부(21)의 사이에, 각각 형성되어 있다. 도 4에는, 각 내부 전극(12, 13)과 제2 사이드 마진부(21)의 사이에 형성된 오프셋부(24)가 도시되어 있다. 적층체(16)의 측면 중, 제2 사이드 마진부(21)에 덮인 측면을 측면 S라 하면, 각 내부 전극(12, 13)은 적층체(16)의 측면 S측에, 각각의 단부(22, 23)를 갖는다.
도시 및 설명을 생략하였지만, 적층체(16)의 제1 사이드 마진부(20)측의 측면에 있어서도, 각 내부 전극(12, 13) 및 오프셋부(24)의 구조는, 제2 사이드 마진부(21)측의 측면 S에서의 것과 실질적으로 동일하다.
오프셋부(24)는, 각 내부 전극(12, 13)의 단부(22, 23)를 적층체(16)의 측면 S로부터 적층체(16)의 내측 방향으로 오프셋시키도록 형성된 갭이다. 오프셋부(24)는 공극 영역(에어 갭)이어도 된다. 또는, 오프셋부(24)는 비정질 영역이어도 된다. 비정질 영역은, 결정 구조를 갖지 않은 재료를 포함하는 영역이며, 예를 들어 유리질을 포함한다. 유리질의 예로서는, Ba, Ni, 망간(Mn) 등의 금속 원소를 함유하는 실리콘 산화물을 들 수 있다.
오프셋부(24)의 오프셋 폭 W는, 특별히 한정되지 않지만, 0.1㎛ 이상인 것이 바람직하다. 본 실시 형태에 있어서, 오프셋 폭 W는, 적층체(16)의 측면 S로부터 내부 전극(12, 13)의 단부(22, 23)까지의 거리를 의미한다.
상기의 구성에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15)의 사이에 전압이 인가되면, 제1 내부 전극(12)과 제2 내부 전극(13) 사이의 복수의 유전체층(17)에 전압이 가해진다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15) 사이의 전압에 따른 전하가 복수의 유전체층(17)에 축적된다.
[적층 세라믹 콘덴서(10)의 제조 방법]
도 5는, 적층 세라믹 콘덴서(10)의 제조 방법을 나타내는 흐름도이다. 도 6 내지 10은, 적층 세라믹 콘덴서(10)의 제조 과정을 나타내는 도면이다. 이하, 적층 세라믹 콘덴서(10)의 제조 방법에 대하여, 도 5를 따라서, 도 6 내지 10을 적절히 참조하면서 설명한다.
(스텝 ST11: 세라믹 시트 준비 공정)
스텝 ST11에서는, 적층체(16)의 유전체층(17)을 형성하기 위한 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)와, 커버층(18, 19)을 형성하기 위한 제3 세라믹 시트(103)를 준비한다. 세라믹 시트(101, 102, 103)는, 미소성의 유전체 그린 시트로서 구성되고, 예를 들어 롤 코터나 닥터 블레이드를 사용해서 시트 형상으로 성형된다.
도 6은, 세라믹 시트(101, 102, 103)의 평면도이다. 이 단계에서는, 세라믹 시트(101, 102, 103)는 각 적층 세라믹 콘덴서(10)마다 분리되어 있지 않다. 도 6에는, 각 적층 세라믹 콘덴서(10)마다 분리될 때의 절단선 Lx, Ly가 도시되어 있다. 절단선 Lx는 X축에 평행하며, 절단선 Ly는 Y축에 평행하다.
도 6에 도시한 바와 같이, 제1 세라믹 시트(101)에는 제1 내부 전극(12)에 대응하는 미소성의 제1 내부 전극(112)이 형성되고, 제2 세라믹 시트(102)에는 제2 내부 전극(13)에 대응하는 미소성의 제2 내부 전극(113)이 형성되어 있다. 또한, 커버층(18, 19)에 대응하는 제3 세라믹 시트(103)에는 내부 전극이 형성되어 있지 않다.
미소성의 내부 전극(112, 113)은, 본 발명에서의 내부 전극을 구성하는 도전체에 상당한다. 내부 전극(112, 113)은, 임의의 도전성 페이스트를 사용해서 형성할 수 있다. 도전성 페이스트에 의한 내부 전극(112, 113)의 형성에는, 예를 들어 스크린 인쇄법을 사용할 수 있다.
내부 전극(112, 113)은, 절단선 Ly에 의해 구획된 X축 방향에 인접하는 2개의 영역에 걸쳐 배치되고, Y축 방향으로 띠 형상으로 연장되어 있다. 제1 내부 전극(112)과 제2 내부 전극(113)에서는, 절단선 Ly에 의해 구획된 영역 1열씩 X축 방향으로 어긋나게 되어 있다. 즉, 제1 내부 전극(112)의 중앙을 통과하는 절단선 Ly가 제2 내부 전극(113)의 사이 영역을 통과하고, 제2 내부 전극(113)의 중앙을 통과하는 절단선 Ly가 제1 내부 전극(112) 사이의 영역을 통과하고 있다.
도전성 페이스트는, 전형적으로는, 금속 재료와, 유기 바인더와, 용제를 포함하여 구성된다. 이들 재료는, 특별히 한정되지 않는다. 또한, 후술하는 내부 전극 에칭 공정(ST14)에서 산에 의한 에칭을 행하는 경우, 이 도전성 페이스트에 포함되는 유기 바인더로서는, 세라믹 시트(101, 102, 103)에 포함되는 바인더와 비교하여, 당해 산에 녹기 쉬운 것을 채용하는 것이 바람직하다. 이와 같은 유기 바인더로서는, 예를 들어 에틸셀룰로오스(EC)를 들 수 있다.
(스텝 ST12: 적층 공정)
스텝 ST12에서는, 스텝 ST11에서 준비한 세라믹 시트(101, 102, 103)를 적층함으로써 미소성의 적층체(104)를 제작한다.
도 7은, 스텝 ST12에서 얻어지는 적층체(104)의 사시도이다. 도 7에서는, 설명의 편의상, 세라믹 시트(101, 102, 103)를 분해해서 나타내고 있다. 그러나, 실제의 적층체(104)에서는, 세라믹 시트(101, 102, 103)가 열 압착 등에 의해 일체화하고 있다.
적층체(104)에서는, 적층체(16)의 유전체층(17)에 대응하는 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)가 Z축 방향으로 교대로 적층되어 있다. 이에 의해, 미소성의 적층체(104)는, 유전체층(17)을 구성하는 세라믹 시트와 내부 전극(12, 13)을 구성하는 도전체가 교대로 적층된 것으로 되어 있다.
또한, 적층체(104)에서는, 교대로 적층된 세라믹 시트(101, 102)의 Z축 방향 상하면에 커버층(18, 19)에 대응하는 제3 세라믹 시트(103)가 적층된다. 도 7에 도시한 예에서는, 제3 세라믹 시트(103)가 각각 3장씩 적층되어 있지만, 제3 세라믹 시트(103)의 매수는 적절히 변경 가능하다.
(스텝 ST13: 절단 공정)
스텝 ST13에서는, 스텝 ST12에서 얻어진 적층체(104)를 절단함으로써, 적층 칩(105)을 제작한다.
도 8은, 스텝 ST13의 후의 적층체(104)의 평면도이다. 적층체(104)는, 예를 들어 발포 테이프 등의 커트 테이프 C에 점착된 상태에서, 절단선 Lx, Ly를 따라 절단된다. 이에 의해, 적층체(104)가 개편화되고, 적층 칩(105)이 얻어진다.
도 9는, 스텝 ST13에서 얻어지는 적층 칩(105)의 사시도이다. 적층 칩(105)에는, 미소성의 내부 전극(112, 113), 미소성의 유전체층(117), 제1 커버층(118) 및 제2 커버층(119)이 형성되어 있다. 적층 칩(105)에서는, 절단면인 Y축 방향을 향한 양 측면 S1, S2에 미소성의 내부 전극(112, 113)이 노출되어 있다.
이상 설명한 스텝 ST13의 절단 공정은, 본 발명에서의, 도전체를 노출시키도록 적층체의 측면을 절단하는 공정에 상당한다.
(스텝 ST14: 내부 전극 에칭 공정)
스텝 ST14에서는, 스텝 ST13에서 얻어진 적층 칩(105)의 측면으로 노출된 미소성의 내부 전극(112, 113)에 대하여 상기한 절단면인 Y축 방향을 향한 각 측면 S1, S2에 에칭 처리를 실시한다.
에칭 처리는, 예를 들어 미소성의 내부 전극(112, 113)이 노출된 측면 S1, S2을, 각각 산에 소정 시간씩 침지시킴으로써 행할 수 있다. 이 에칭 처리에서는, 침지 시간에 의해, 오프셋부(24)의 오프셋 폭 W(도 4 참조)를 제어할 수 있어, 원하는 오프셋 폭 W를 용이하게 얻을 수 있다.
에칭 처리에 사용하는 산은, 내부 전극(112, 113)을 구성하고 있는 도전체를 녹일 수 있는 것이면 된다. 산으로서, 예를 들어 질산, 보다 바람직하게는 농질산을 사용할 수 있다. 이에 의해, 금속을 포함하는 도전체를 녹이는 것이 가능하므로, 적층 칩(105)의 측면 S1, S2로부터 선택적으로, 내부 전극(112, 113)과 내부 전극(112, 113) 유래의 금속 부착물을 에칭할 수 있다. 또한, 농질산을 사용함으로써 내부 전극(112, 113)의 에칭을 보다 균일하게 할 수 있다. 또한, 농질산이란, 예를 들어 질량 퍼센트 농도가 60% 이상의 질산의 수용액을 의미한다.
또한, 적층 칩(105)의 X축 방향을 향한 각 단부면, 즉, 제1 내부 전극(112)의 제1 외부 전극(14)측의 단부 및 제2 내부 전극(113)의 제2 외부 전극(15)측의 단부가 에칭되지 않도록, 전술한 Y축 방향을 향한 각 측면 부분(S1, S2)만을 침지하는 것이 바람직하다. 또는, 적층 칩(105)의 X축 방향을 향한 단부면을 마스크해서 적층 칩(105)을 침지하여도 된다.
스텝 ST14의 에칭 처리는, 상기한 산으로의 침지를 행하는 방법으로 한정되지 않는다. 상기 이외의 방법으로서, 예를 들어 내부 전극(112, 113)에 대한 이온 충격 처리를 행하는 방법을 들 수 있다.
또는, 스텝 ST14의 에칭 처리는, 레이저 조사에 의한 처리여도 된다. 레이저로서는, 예를 들어 YAG 레이저를 사용할 수 있다. 레이저 조사 장치를 사용해서 측면 S1, S2에 대하여 레이저를 조사함으로써, 내부 전극(112, 113)의 측면 S1, S2로부터 노출된 단부를 제거할 수 있다. 이에 의해, 후술하는 바와 같이, 오프셋 폭 W를 보다 미세하게 제어할 수 있다.
이 경우, 내부 전극(112, 113)을 선택적으로 제거하는 조건의 레이저를 사용해서 레이저 조사할 수 있다. 이와 같은 조건을 만족하는 레이저로서, 532㎚ 파장대(제2 고조파)의 그린 레이저, 355㎚ 파장대(제3 고조파)의 UV 레이저, 1064㎚ 파장대(기본 파장)의 적외선 레이저 등을 사용할 수 있지만, 예를 들어 내부 전극(112, 113)이 Ni를 포함하는 경우에는 특히 그린 레이저를 적절하게 사용할 수 있다. 이와 같은 레이저를 사용함으로써, 내부 전극(112, 113)을 적절하게 에칭할 수 있고, 또한 내부 전극(112, 113)을 세라믹 시트(101, 102)보다도 우선적으로 에칭할 수 있다. 또한, 본 스텝에 있어서는, YAG 레이저 이외에도, 반도체 레이저, 파이버 레이저 등을 사용할 수 있다.
또한, 본 스텝에 있어서, 나노초 펄스 레이저, 피코초 펄스 레이저 또는 펨토초 펄스 레이저를 사용해서 레이저 조사할 수 있다. 즉, 레이저 조사 장치로서, 펄스폭이 나노초 영역인 나노초 레이저 장치, 피코초 영역인 피코초 레이저 장치, 또는 펨토초인 펨토초 레이저 장치를 사용할 수 있다. 이와 같이 펄스폭이 짧은 펄스 레이저 장치를 사용함으로써, 내부 전극(112, 113)을 적절하게 제거할 수 있다.
(스텝 ST15: 사이드 마진부 형성 공정)
스텝 ST15에서는, 스텝 ST14에서 얻어진 에칭 처리 후의 미소성 적층 칩(105)의 측면에, 미소성의 제1 사이드 마진부(120) 및 제2 사이드 마진부(121)를 부가하여, 미소성의 소체(111)를 제작한다. 이들 사이드 마진부(120, 121)는, 예를 들어 유전체층(117)이나 커버층(118, 119)과 마찬가지의 세라믹 재료를 포함하는 페이스트재에, 상기 에칭 처리 후의 적층 칩(105)의 각 측면 S1, S2를 침지해서 끌어올림으로써 형성될 수 있다(침지법). 이에 의해, 적층 칩(105)의 Y축 방향을 향한 측면 S1, S2가 사이드 마진부(120, 121)에 의해 각각 덮이고, 내부 전극(112, 113)의 주위 절연성이 확보된다.
또한, 스텝 ST15의 사이드 마진부(120, 121)를 형성하는 방법은, 상기한 침지법으로 한정되지 않으며, 다른 방법이어도 된다. 예를 들어, 에칭 처리 후의 적층 칩(105)의 측면에 세라믹 슬러리를 도포함으로써 사이드 마진부(120, 121)가 형성되어도 된다.
도 10은, 스텝 ST15에 의해 얻어지는 미소성의 소체(111)의 사시도이다. 스텝 ST14의 후에 스텝 ST15를 행함으로써, 미소성의 소체(111)의 내부 전극(112, 113)과 제1 사이드 마진부(120)의 사이, 및 내부 전극(112, 113)과 제2 사이드 마진부(121)의 사이에는, 각각 오프셋부(24)로 되는 공극이 형성되어 있다.
(스텝 ST16: 소성 공정)
스텝 ST16에서는, 스텝 ST15에서 얻어진 미소성의 소체(111)를 소성함으로써, 도 1 내지 4에 도시한 적층 세라믹 콘덴서(10)의 소체(11)를 제작한다. 소성은 예를 들어 환원 분위기하에서, 혹은 저산소 분압 분위기하에서 행할 수 있다.
소성 분위기에 따라서는, 에칭 처리에 의해 형성한 공극에, 유전체층(17)이나 사이드 마진부(21)에 포함되는 Si 성분을 함유하는 액상의 유리가 유입되는 경우가 있다. 또한 이때, 사이드 마진부(21)나 내부 전극(112, 113)에 함유되는 Ba, Ni, Mn 등의 금속 원소가 이 유리질로 확산되기도 한다. 이에 의해, 비정질 영역을 포함하는 오프셋부(24)가 형성된다.
또한, 상기 공극에 비정질 영역이 형성되지 않는 경우, 공극 영역을 포함하는 오프셋부(24)가 형성된다.
(스텝 ST17: 외부 전극 형성 공정)
스텝 ST17에서, 스텝 ST16에서 얻어진 소체(11)에 외부 전극(14, 15)을 형성함으로써, 도 1 내지 3에 도시한 적층 세라믹 콘덴서(10)를 제작한다.
스텝 ST17에서는, 우선 소체(11)의 한쪽의 X축 방향 단부면을 덮도록 미소성의 전극 재료를 도포하고, 소체(11)의 다른 쪽 X축 방향 단부면을 덮도록 미소성의 전극 재료를 도포한다. 도포된 미소성의 전극 재료를, 예를 들어 환원 분위기하에서, 또는 저산소 분압 분위기하에서 베이킹 처리를 행하여, 소체(11)에 하지막을 형성한다. 그리고, 소체(11)에 베이킹된 하지막 상에 중간막 및 표면막을 전계 도금 등의 도금 처리에 의해 형성하여, 외부 전극(14, 15)이 완성된다.
이와 같이, 본 실시 형태에 따른 적층 세라믹 콘덴서(10)의 제조 방법에서는, 사이드 마진부(120, 121)가 부가되기 때문에, 내부 전극(12, 13)을 넓게 확보하고, 내부 전극(12, 13) 사이의 교차 면적을 크게 할 수 있다.
여기서, 미소성의 적층체를 절단해서 도전체를 측면으로 노출시킨 상태로부터 사이드 마진부를 부가하는 제조 방법에서는, 절단 시에 측면으로 노출된 도전체에 신장이 발생하여 내부 전극끼리가 접촉해 버리거나, 측면에 흠집이나 부착물이 발생하거나 할 가능성이 있다. 이로 인해, 절단면과 사이드 마진부의 경계 부분에 있어서, 내부 전극의 단부끼리의 사이에 쇼트가 발생하기 쉬워져 버리는 것이 생각된다.
또한, 이와 같은 흠집이나 부착물 등의 구조 결함은, 적층 세라믹 콘덴서의 제품 수명이나 내전압의 저하를 초래할 우려가 있다.
이에 반하여, 본 실시 형태에 따른 적층 세라믹 콘덴서(10)의 제조 방법에서는, 상기한 바와 같이 사이드 마진부(120, 121)를 형성하기 전에, 적층 칩(105)의 측면 S1, S2로부터 내부 전극(112, 113)의 단부에 에칭 처리를 행하고 있다. 이에 의해, 내부 전극(112, 113)을 구성하는 도전체 중 측면 S1, S2로 노출된 부분을 제거하고, 각 내부 전극(112, 113)의 단부를 적층 칩(105)의 내측 방향으로 오프셋시킬 수 있다.
또한, 측면 S1, S2에 절단에 수반되는 내부 전극(112, 113) 유래의 부착물이 있던 경우, 이와 같은 부착물을 에칭 처리에 의해 제거할 수 있다.
이에 의해, 인접하는 내부 전극(112, 113) 사이의 절연성을 확보할 수 있다. 따라서, 본 실시 형태에 의하면, 제조 공정 중에 발생할 수 있는, 적층체 측면에서의 내부 전극의 신장, 측면으로의 흠집 혹은 부착물의 영향을 받지 않아, 내부 전극 간의 쇼트나, 적층 세라믹 콘덴서(10)의 제품 수명이나 내전압의 저하를 방지할 수 있다.
특히, 오프셋 폭 W가 0.1㎛ 이상인 경우, 내부 전극(12, 13)의 단부(22, 23)가 적층체(16)의 측면 S로부터 충분히 후퇴하고 있으므로, 내부 전극(12, 13)은, 적층체(16)의 측면 S의 단부면으로의 이물의 부착 등의 영향을 받기 어려워진다. 즉, 측면 S에서의 내부 전극(12, 13)이 도통할 가능성을 보다 저감시킬 수 있다.
본 실시 형태의 효과는, 이하와 같이 설명할 수도 있다. 유전체층(117)의 측면 S1, S2측에 흠집이 발생한 경우에, 그 개소에서는 유전체층(117)의 절연 내압이 저하될 수 있지만, 내부 전극(112, 113)을 오프셋시킴으로써, 유전체층(117)의 측면 S1, S2측의 소정의 영역이 내부 전극(112, 113)에 끼워지지 않는 구조로 되므로, 절연 파괴가 발생하기 어려워진다. 이것에 의해서도, 적층 세라믹 콘덴서(10)의 제품 수명이나 내전압의 저하를 방지할 수 있다.
[실시예]
본 발명의 실시예에 대하여 설명한다. 본 발명의 실시예로서, 상기한 제조 방법에 의한 적층 세라믹 콘덴서(10)(이하, '실험 칩'이라 함)를 하기에 나타내는 구성으로 제작하였다.
실험 칩의 구성:
칩 치수(세로×가로×높이)
1.0mm×0.5mm×0.5mm (외부 전극도 포함함)
유전체층 두께
0.7㎛
유전체층 수
315층
내부 전극층 두께
0.7㎛
내부 전극층 수
315층
커버층 두께
35㎛
사이드 마진 두께
30㎛
외부 전극 두께(도금 포함)
30㎛
엔드 마진 두께
50㎛
또한, 엔드 마진 두께란, 내부 전극층에서의, 내부 전극이 인출되지 않은 외부 전극측의 단부 테두리와, 당해 외부 전극과의 거리의 최솟값이다[예를 들어, 도 2에서의 내부 전극(12)과 외부 전극(15)의 거리 등].
각 실험 칩의 오프셋부는, 사이드 마진부가 부가되기 전의 적층체의 측면으로부터의 내부 전극의 오프셋량(도 4의 오프셋 폭 W)을 0.5㎛, 1㎛, 10㎛로 상이한 크기로 하도록 농질산으로 에칭함으로써 형성하였다. 또한, 비교를 위해, 적층체의 측면을 절단한 후, 에칭 처리를 행하지 않고 사이드 마진부를 부가한, 오프셋부가 없는 적층 세라믹 콘덴서에 대응하는 실험 칩(내부 전극의 오프셋량이 0㎛의 것)도 제작하였다.
이상과 같이 하여, 내부 전극의 오프셋량만을 상이하게 한 각 종류의 적층 세라믹 콘덴서의 실험 칩을 100개씩 제작하고, 내부 전극 간의 쇼트의 발생 수를 조사하였다. 표 1은, 본 발명의 실시예에 따른 적층 세라믹 콘덴서의 실험 칩에서의 내부 전극의 오프셋량과 쇼트의 발생 수를 나타내는 표이다.
| 전극 오프셋량 | 쇼트 발생 수 |
| 0㎛ | 43/100 |
| 0.5㎛ | 22/100 |
| 1㎛ | 8/100 |
| 10㎛ | 11/100 |
표 1에 나타낸 바와 같이, 내부 전극의 오프셋량이 0.1㎛ 이상으로 되도록 오프셋부가 형성된 각 종류의 실험 칩에서는, 오프셋부가 형성되지 않은 실험 칩과 비교하여, 쇼트의 발생 수가 적어지게 되어 있다. 이 결과로부터, 오프셋부를 갖는 적층 세라믹 콘덴서에서는, 내부 전극을 적층체의 측면으로부터 오프셋시킴으로써, 측면에서 내부 전극끼리가 도통하는 것을 방지하는 것이 가능하게 되어, 내부 전극 간의 쇼트의 발생을 억제할 수 있었다고 생각된다.
또한, 다른 실시예로서, 내부 전극의 에칭을 농질산으로 대체하여 레이저 조사에 의해 행한 실험 칩도 제작하고, 마찬가지의 실험을 행하였다. 그 결과, 내부 전극의 오프셋량을 더 감소시킬 수 있어, 구체적으로는, 당해 오프셋량이 0.1㎛ 이상 0.5㎛ 이하의 실험 칩에 있어서 쇼트 발생률이 0이었다. 이 결과로부터, 레이저 조사에 의해 내부 전극을 오프셋시킨 경우에도, 내부 전극 간의 쇼트의 발생을 양호하게 억제할 수 있음과 함께, 보다 작은 오프셋량이라도 쇼트 발생 수를 저감시킬 수 있음을 알게 되었다. 따라서, 레이저 에칭에 의해, 내부 전극 간의 교차 면적을 보다 확실하게 확보할 수 있다.
이상, 본 발명의 실시 형태에 대하여 설명하였지만, 본 발명은 전술한 실시 형태만으로 한정되는 것은 아니며, 다양하게 변경을 가할 수 있음은 물론이다.
예를 들어, 전술한 실시 형태에서는, 에칭 처리가 산에 의한 처리라고 설명하였지만, 이것으로 한정되지 않고, 예를 들어 이온 충격에 의한 처리여도 된다. 또는, 에칭 처리로서, 산 이외의 에칭액을 사용한 웨트 에칭 처리를 적용해도 되고, 드라이 에칭 처리를 적용해도 된다.
또한, 에칭 처리가 레이저를 사용한 레이저 조사에 의한 처리여도 된다.
전술한 적층 세라믹 콘덴서의 제조 방법에 따른 실시 형태에서는, 오프셋부를 형성하는 에칭 처리와, 사이드 마진부를 형성하는 공정을, 각 적층 칩(적층체)의 소성 전에 행하고 있다. 그러나, 에칭 처리 및 사이드 마진부 형성의 타이밍은, 이것으로 한정되지 않으며, 예를 들어 각 적층 칩을 소성한 후여도 된다. 구체적으로는, 도 11에 도시한 바와 같이, 전술한 각 공정 중, 도전체를 노출시키도록 미소성의 적층체 측면을 절단하는 공정(스텝 ST13)까지를 행한 후, 각 적층 칩을 소성해서 적층체를 얻어(스텝 ST24), 그것으로부터 적층체의 측면으로 노출된 내부 전극에 대하여 에칭 처리를 행할 수 있다(스텝 ST25). 그 후, 예를 들어 에칭 처리된 적층체의 측면에 상기 마찬가지의 방법으로 미소성의 사이드 마진부를 부가(형성)하여(스텝 26), 얻어진 콘덴서 소체를 소성해서 사이드 마진부를 완성시키고(스텝 27), 상기한 바와 마찬가지로 외부 전극을 형성할 수 있다(스텝 28). 이와 같이, 적층 세라믹 콘덴서의 제조 공정 중에, 각 내부 전극의 단부를 적층체의 측면으로부터 내측 방향으로 오프셋시킴으로써, 상기 마찬가지의 효과를 얻을 수 있다.
10: 적층 세라믹 콘덴서
12, 13: 내부 전극
16: 적층체
17: 유전체층
20, 21: 사이드 마진부
22, 23: 단부
24: 오프셋부
101, 102: 미소성의 세라믹 시트
104: 미소성의 적층체
105: 미소성의 적층 칩(적층체)
111: 미소성의 소체(콘덴서 소체)
112, 113: 미소성의 내부 전극(도전체)
117: 미소성의 유전체층
120, 121: 미소성의 사이드 마진부
S, S1, S2: 측면
W: 오프셋 폭
12, 13: 내부 전극
16: 적층체
17: 유전체층
20, 21: 사이드 마진부
22, 23: 단부
24: 오프셋부
101, 102: 미소성의 세라믹 시트
104: 미소성의 적층체
105: 미소성의 적층 칩(적층체)
111: 미소성의 소체(콘덴서 소체)
112, 113: 미소성의 내부 전극(도전체)
117: 미소성의 유전체층
120, 121: 미소성의 사이드 마진부
S, S1, S2: 측면
W: 오프셋 폭
Claims (9)
- 내부 전극과 유전체층이 교대로 적층된 적층체와,
유전체에 의해 구성되고, 상기 적층체의 측면을 덮도록 형성된 사이드 마진부를 갖는 적층 세라믹 콘덴서에 있어서,
상기 내부 전극의 상기 측면측의 단부를 상기 측면으로부터 상기 적층체의 내측 방향으로 오프셋시키도록 상기 내부 전극과 상기 사이드 마진부의 사이에 형성된, 비정질 영역 또는 공극 영역을 포함하는 오프셋부를 구비하는
적층 세라믹 콘덴서. - 제1항에 있어서,
상기 오프셋부의 폭은 0.1㎛ 이상인, 적층 세라믹 콘덴서. - 유전체층을 구성하는 세라믹 시트와 내부 전극을 구성하는 도전체가 교대로 적층된 적층체를 제작하고,
상기 도전체를 노출시키도록 상기 적층체의 측면을 절단하고,
상기 적층체의 상기 측면의, 상기 노출된 상기 도전체에 에칭 처리를 실시하고,
상기 에칭 처리 후의 상기 적층체의 상기 측면을 덮도록, 세라믹에 의해 구성되는 사이드 마진부를 형성하여 콘덴서 소체를 제작하고,
상기 콘덴서 소체를 소성하는
적층 세라믹 콘덴서의 제조 방법. - 제3항에 있어서,
상기 에칭 처리는, 산, 이온 충격 또는 레이저 조사에 의한 처리인, 적층 세라믹 콘덴서의 제조 방법. - 제4항에 있어서,
상기 에칭 처리는, 질산에 의한 처리인, 적층 세라믹 콘덴서의 제조 방법. - 제5항에 있어서,
상기 에칭 처리는, 농질산에 의한 처리인, 적층 세라믹 콘덴서의 제조 방법. - 제4항에 있어서,
상기 에칭 처리에서는, 상기 도전체를 선택적으로 제거하는 조건의 레이저를 사용해서 레이저 조사하는, 적층 세라믹 콘덴서의 제조 방법. - 제4항 또는 제7항에 있어서,
상기 에칭 처리에서는, 나노초 펄스 레이저, 피코초 펄스 레이저 또는 펨토초 펄스 레이저를 사용해서 레이저 조사하는, 적층 세라믹 콘덴서의 제조 방법. - 제4항 또는 제7항에 있어서,
상기 에칭 처리에서는, 532㎚ 파장대의 그린 레이저, 355㎚ 파장대의 UV(Ultra Violet) 레이저, 1064㎚ 파장대의 적외선 레이저를 사용해서 레이저 조사하는, 적층 세라믹 콘덴서의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |