KR20160060073A - 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법 - Google Patents

반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법 Download PDF

Info

Publication number
KR20160060073A
KR20160060073A KR1020167009342A KR20167009342A KR20160060073A KR 20160060073 A KR20160060073 A KR 20160060073A KR 1020167009342 A KR1020167009342 A KR 1020167009342A KR 20167009342 A KR20167009342 A KR 20167009342A KR 20160060073 A KR20160060073 A KR 20160060073A
Authority
KR
South Korea
Prior art keywords
resin sheet
sealing
semiconductor chip
thermosetting resin
semiconductor
Prior art date
Application number
KR1020167009342A
Other languages
English (en)
Inventor
고스케 모리타
츠요시 이시자카
에이지 도요다
고지 시가
치에 이이노
준 이시이
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=52742993&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20160060073(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20160060073A publication Critical patent/KR20160060073A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G59/00—Polycondensates containing more than one epoxy group per molecule; Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups
    • C08G59/18—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing
    • C08G59/40—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing characterised by the curing agents used
    • C08G59/50—Amines
    • C08G59/5046—Amines heterocyclic
    • C08G59/5053—Amines heterocyclic containing only nitrogen as a heteroatom
    • C08G59/5073—Amines heterocyclic containing only nitrogen as a heteroatom having two nitrogen atoms in the ring
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G59/00—Polycondensates containing more than one epoxy group per molecule; Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups
    • C08G59/18—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing
    • C08G59/40—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing characterised by the curing agents used
    • C08G59/62—Alcohols or phenols
    • C08G59/621—Phenols
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
    • C08G59/00—Polycondensates containing more than one epoxy group per molecule; Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups
    • C08G59/18—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing
    • C08G59/68—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing characterised by the catalysts used
    • C08G59/686—Macromolecules obtained by polymerising compounds containing more than one epoxy group per molecule using curing agents or catalysts which react with the epoxy groups ; e.g. general methods of curing characterised by the catalysts used containing nitrogen
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J163/00—Adhesives based on epoxy resins; Adhesives based on derivatives of epoxy resins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92224—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Medicinal Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Health & Medical Sciences (AREA)
  • Polymers & Plastics (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Epoxy Resins (AREA)
  • Wire Bonding (AREA)

Abstract

열경화성 수지 시트의 체적 수축에 의한 휨 변형을 저감할 수 있음과 동시에, 신뢰성과 보존성이 우수한 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법을 제공한다.
본 발명은, 활성화 에너지(Ea)가 하기 식 (1)을 만족하며, 또한 150℃에서 1시간 열경화 처리한 후의 열경화물의 유리 전이 온도가 125℃ 이상이고, 상기 열경화물의 상기 유리 전이 온도 이하에서의 열팽창계수(α)[ppm/K] 및 상기 열경화물의 25℃에서의 저장 탄성률(E')[GPa]이 하기 식 (2)를 만족하는 반도체칩 밀봉용 열경화성 수지 시트에 관한 것이다.
Figure pct00006

Description

반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법{THERMALLY CURABLE RESIN SHEET FOR SEALING SEMICONDUCTOR CHIP, AND METHOD FOR MANUFACTURING SEMICONDUCTOR PACKAGE}
본 발명은, 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법에 관한 것이다.
종래, 반도체 패키지의 제조 방법으로서, 기판 등에 고정된 1 또는 복수의 반도체칩을 밀봉 수지로 밀봉하는 방법이 알려져 있다. 이러한 밀봉 수지로서 예컨대, 열경화성 수지 시트가 알려져 있다(예컨대, 특허문헌 1 참조).
일본 특허 공개 제2006-19714호 공보
열경화 과정에서의 밀봉 수지의 체적 수축에 의해, 반도체 패키지에 휨 변형이 생기는 경우가 있다. 열경화 과정에서의 밀봉 수지의 체적 수축에 의해 휨 변형이 생기면, 반도체 패키지를 스테이지에 충분히 고정(예컨대 흡착 고정)할 수 없고, 반도체 패키지의 밀봉 수지를 연삭하는 것이 곤란한 경우가 있다.
또한, 통상, 밀봉 수지의 열팽창계수는, 반도체 패키지를 구성하는 다른 요소(예컨대 반도체칩, 기판 등)보다 크기 때문에, 반도체 패키지에 휨이 생기는 경우가 있어, 신뢰성의 면에서 개선의 여지가 있다.
본 발명은 상기 과제를 해결하여, 열경화성 수지 시트의 체적 수축에 의한 휨 변형을 저감할 수 있음과 동시에, 신뢰성과 보존성이 우수한 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명은, 활성화 에너지(Ea)가 하기 식 (1)을 만족하며, 또한 150℃에서 1시간 열경화 처리한 후의 열경화물의 유리 전이 온도가 125℃ 이상이고, 상기 열경화물의 상기 유리 전이 온도 이하에서의 열팽창계수(α)[ppm/K] 및 상기 열경화물의 25℃에서의 저장 탄성률(E')[GPa]이 하기 식 (2)를 만족하는 반도체칩 밀봉용 열경화성 수지 시트에 관한 것이다.
Figure pct00001
Ea가 120 kJ/mol 이하이고, 비교적 저온에서 열경화할 수 있기 때문에, 휨을 작게 할 수 있다. 또한, 열경화시키기 위해 장시간 가열할 필요가 없기 때문에, 생산성이 우수하다.
한편, Ea가 30 kJ/mol 이상이기 때문에, 가열에 의해 열경화성 수지 시트를 요철(반도체칩 등에 의해 형성된 요철)에 추종시킨 후에, 열경화할 수 있다. 그 결과, 보이드의 발생을 저감할 수 있다. 또한, 보존성이 양호하다.
또한, 열경화물의 유리 전이 온도 이하에서의 열팽창계수(α) 및 열경화물의 25℃에서의 저장 탄성률(E')이 상기 식 (2)를 만족한다. 이 때문에, 열팽창계수의 차이에 의해 생기는 열응력을 완화할 수 있고, 신뢰성이 우수한 반도체 패키지를 얻을 수 있다. 예컨대, α×E'의 수치 범위에 있어서, 저장 탄성률(E')이 높은 경우에는, 열경화성 수지 시트의 강성이 향상되어 응력을 흡수 내지 분산할 수 있다. 이 때 열팽창계수(α)는 낮아지고, 열경화성 수지 시트의 열팽창 거동이 억제되기 때문에, 반도체 패키지를 구성하는 다른 요소(예컨대 반도체칩, 기판 등)에 대한 기계적 손상을 저감할 수 있다.
또, 열경화물의 유리 전이 온도는 125℃ 이상이기 때문에, 반도체 패키지의 통상의 사용 온도 범위 및 열 사이클 신뢰성 시험의 온도 범위(최대 125℃)에서의 급격한 물성 변화를 억제할 수 있다.
본 발명의 반도체칩 밀봉용 열경화성 수지 시트는 에폭시 수지, 페놀 노볼락계 경화제, 무기 충전재 및 경화 촉진제를 포함하는 것이 바람직하다.
상기 무기 충전재가 평균 입자경 0.5 ㎛∼50 ㎛의 실리카인 것이 바람직하다.
상기 경화 촉진제가 이미다졸계 경화 촉진제인 것이 바람직하다. 이미다졸계 경화 촉진제를 사용함으로써, 활성화 에너지를 30∼120 kJ/mol로 용이하게 조정할 수 있음과 동시에, 혼련 온도에서의 경화 반응을 억제할 수 있다.
상기 무기 충전재의 함유량이 20 체적%∼90 체적%인 것이 바람직하다.
상기 열경화물의 25℃에서의 저장 탄성률(E')이 3 GPa∼30 GPa인 것이 바람직하다.
상기 열팽창계수(α)가 3 ppm/K∼50 ppm/K인 것이 바람직하다.
본 발명은 또한, 상기 반도체칩 밀봉용 열경화성 수지 시트 및 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립된 1 또는 복수의 반도체칩을 구비하는 밀봉체를 형성하는 공정(A)과, 상기 밀봉체의 수지 시트를 열경화하는 공정(B)을 포함하는 반도체 패키지의 제조 방법에 관한 것이다.
상기 공정 (A)에 있어서, 반도체 웨이퍼에 플립칩 접속된 상기 반도체칩을 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립하여 상기 밀봉체를 형성하는 것이 바람직하다.
상기 공정 (A)에 있어서, 임시 고정재에 고정된 상기 반도체칩을 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립하여 상기 밀봉체를 형성하는 것이 바람직하다.
상기 공정 (A)에 있어서, 상기 반도체 웨이퍼에 플립칩 접속된 복수의 상기 반도체칩을 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립하여 상기 밀봉체를 형성하는 것이 바람직하다. 그리고, 본 발명의 반도체 패키지의 제조 방법은, 상기 공정 (B) 후, 상기 밀봉체를 목적의 반도체칩 단위로 다이싱하는 공정 (C)를 더 포함하는 것이 바람직하다.
도 1은, 실시형태 1의 수지 시트의 단면 모식도이다.
도 2는, 반도체칩을 플립칩 실장한 반도체 웨이퍼의 단면 모식도이다.
도 3은, 실시형태 1의 수지 시트로 반도체칩을 밀봉한 상태를 모식적으로 나타내는 도면이다.
도 4는, 반도체 패키지의 수지 시트 부분을 연삭한 상태를 모식적으로 나타내는 도면이다.
도 5는, 반도체 패키지의 반도체 웨이퍼 부분을 연삭한 상태를 모식적으로 나타내는 도면이다.
도 6은, 반도체 패키지에 재배선층과 범프를 형성한 상태를 모식적으로 나타내는 도면이다.
도 7은, 반도체 패키지를 다이싱한 상태를 모식적으로 나타내는 도면이다.
도 8은, 임시 고정재에 반도체칩을 고정한 상태를 모식적으로 나타내는 도면이다.
도 9는, 수지 시트로 반도체칩을 밀봉한 상태를 모식적으로 나타내는 도면이다.
도 10은, 밀봉체로부터 임시 고정재를 박리한 상태를 모식적으로 나타내는 도면이다.
도 11은, 반도체 패키지의 수지 시트 부분을 연삭한 상태를 모식적으로 나타내는 도면이다.
도 12는, 밀봉체에 재배선과 범프를 형성한 상태를 모식적으로 나타내는 도면이다.
도 13은, 밀봉체를 다이싱한 상태를 모식적으로 나타내는 도면이다.
이하에 실시형태를 들어 본 발명을 상세히 설명하지만, 본 발명은 이들 실시형태에만 한정되는 것은 아니다.
[실시형태 1]
도 1은, 실시형태 1의 수지 시트(11)의 단면 모식도이다. 또, 수지 시트(11)의 양면에는, 폴리에틸렌테레프탈레이트(PET) 필름 등의 지지체가 형성되어 있어도 좋다. 수지 시트(11)로부터의 박리를 용이하게 행하기 위해, 지지체에는 이형 처리가 실시되어 있어도 좋다.
수지 시트(11)는 열경화성을 갖는다.
수지 시트(11)의 활성화 에너지(Ea)는 30 kJ/mol 이상이다. 30 kJ/mol 이상이기 때문에, 가열에 의해 열경화성 수지 시트를 요철(반도체칩 등에 의해 형성된 요철)에 추종시킨 후에, 열경화할 수 있다. 그 결과, 보이드의 발생을 저감할 수 있다. 또한, 보존성이 양호하다. 수지 시트(11)의 활성화 에너지는 바람직하게는 40 kJ/mol 이상, 보다 바람직하게는 50 kJ/mol 이상, 더 바람직하게는 60 kJ/mol 이상이다.
또한, 수지 시트(11)의 활성화 에너지는 120 kJ/mol 이하이다. 120 kJ/mol 이하이고, 비교적 저온에서 열경화할 수 있기 때문에, 휨을 작게 할 수 있다. 또한, 열경화시키기 위해 장시간 가열할 필요가 없기 때문에, 생산성이 우수하다. 수지 시트(11)의 활성화 에너지는 바람직하게는 100 kJ/mol 이하이다.
또, 활성화 에너지는 실시예에 기재된 방법으로 측정할 수 있다.
수지 시트(11)의 활성화 에너지는 경화 촉진제의 종류, 경화 촉진제의 양 등에 의해 컨트롤할 수 있다.
수지 시트(11)는 하기 식 (2)를 만족한다.
Figure pct00002
상기 식 (2)에 있어서, α는, 150℃에서 1시간 열경화 처리한 후의 열경화물의 유리 전이 온도 이하에서의 열팽창계수[ppm/K]이다.
상기 식 (2)에 있어서, E'는 150℃에서 1시간 열경화 처리한 후의 열경화물의 25℃에서의 저장 탄성률[GPa]이다.
수지 시트(11)는 상기 식 (2)를 만족하기 때문에, 열팽창계수의 차이에 의해 생기는 열응력을 완화할 수 있다. 예컨대, α×E'의 수치 범위에 있어서, 저장 탄성률(E')이 높은 경우에는, 수지 시트(11)의 강성이 향상되어 응력을 흡수 내지 분산할 수 있다. 이 때 열팽창계수(α)는 낮아지고, 수지 시트(11)의 열팽창 거동이 억제되기 때문에, 반도체 패키지를 구성하는 다른 요소(예컨대 반도체칩, 기판 등)에 대한 기계적 손상을 저감할 수 있다.
α×E'는 10만 Pa/K 이상이 바람직하다. α×E'는 20만 Pa/K 이하가 바람직하다.
저장 탄성률(E')은 바람직하게는 3 GPa 이상, 보다 바람직하게는 10 GPa 이상, 더 바람직하게는 15 GPa 이상이다. 3 GPa 이상이면, 열응력의 완화 효과가 높다. 한편, 저장 탄성률(E')의 상한은 특별히 한정되지 않고, 예컨대 30 GPa 이하이고, 바람직하게는 25 GPa 이하이다.
또, 저장 탄성률(E')은 실시예에 기재된 방법으로 측정할 수 있다.
수지 시트(11)의 저장 탄성률(E')은, 무기 충전재의 함유량, 열가소성 수지의 함유량에 의해 컨트롤할 수 있다. 예컨대, 무기 충전재의 함유량을 증가시키는 것, 열가소성 수지의 함유량을 증가시키는 것에 의해 저장 탄성률(E')을 높일 수 있다.
열팽창계수(α)는 바람직하게는 50 ppm/K 이하, 보다 바람직하게는 20 ppm/K 이하, 더 바람직하게는 15 ppm/K 이하이다. 50 ppm/K 이하이면, 열응력의 완화 효과가 높다. 한편, 열팽창계수(α)의 하한은 특별히 한정되지 않고, 예컨대 3 ppm/K 이상이다.
또, 열팽창계수(α)는 실시예에 기재된 방법으로 측정할 수 있다.
수지 시트(11)의 열팽창계수(α)는, 무기 충전재의 함유량 등에 의해 컨트롤할 수 있다. 예컨대, 무기 충전재의 함유량을 증가시킴으로써 열팽창계수(α)를 작게 할 수 있다.
수지 시트(11)를 150℃에서 1시간 열경화 처리한 후의 열경화물의 유리 전이 온도(Tg)는 125℃ 이상이다. 125℃ 이상이면, 반도체 패키지의 통상의 사용 온도 범위 및 열 사이클 신뢰성 시험의 온도 범위(최대 125℃)에서의 급격한 물성 변화를 억제할 수 있다. 열경화물의 유리 전이 온도의 상한은 특별히 한정되지 않고, 예컨대 180℃ 이하이고, 바람직하게는 160℃ 이하이다.
또, 유리 전이 온도는 실시예에 기재된 방법으로 측정할 수 있다.
수지 시트(11)의 열경화물의 유리 전이 온도는, 열경화성 수지(예컨대, 에폭시 수지, 페놀 수지)의 작용기에 의한 가교 밀도에 의해 컨트롤할 수 있다. 예컨대, 분자 중에 작용기수가 많은 열경화성 수지를 적용함으로써 유리 전이 온도를 높일 수 있다.
수지 시트(11)는 에폭시 수지를 포함하는 것이 바람직하다.
에폭시 수지로는, 특별히 한정되지 않는다. 예컨대, 트리페닐메탄형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 변성 비스페놀 A형 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 변성 비스페놀 F형 에폭시 수지, 디시클로펜타디엔형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 페녹시 수지 등의 각종 에폭시 수지를 이용할 수 있다. 이들 에폭시 수지는 단독으로 이용해도 좋고 2종 이상 병용해도 좋다.
에폭시 수지의 반응성을 확보하는 관점에서는, 에폭시 당량 150∼250, 연화점 혹은 융점이 50∼130℃인 상온에서 고형인 것이 바람직하다. 그 중에서도, 신뢰성의 관점에서, 트리페닐메탄형 에폭시 수지, 크레졸 노볼락형 에폭시 수지, 비페닐형 에폭시 수지가 보다 바람직하다. 또한, 비스페놀 F형 에폭시 수지가 바람직하다.
수지 시트(11)는, 페놀 노볼락계 경화제를 포함하는 것이 바람직하다. 페놀 노볼락계 경화제로는, 페놀 노볼락 수지를 적합하게 사용할 수 있다. 그 중에서도, 비페닐아랄킬 골격을 갖는 페놀 노볼락 수지를 특히 적합하게 사용할 수 있다. 또, 페놀 노볼락계 경화제는 단독으로 이용해도 좋고, 2종 이상 병용해도 좋다.
페놀 노볼락계 경화제로는, 에폭시 수지와의 반응성의 관점에서, 수산기 당량이 70∼250, 연화점이 50∼110℃인 것을 이용하는 것이 바람직하다.
수지 시트(11) 중의 에폭시 수지 및 페놀 노볼락계 경화제의 합계 함유량은 5 중량% 이상이 바람직하다. 5 중량% 이상이면, 반도체칩 등에 대한 접착력이 양호하게 얻어진다. 수지 시트(11) 중의 에폭시 수지 및 페놀 노볼락계 경화제의 합계 함유량은, 40 중량% 이하가 바람직하고, 20 중량% 이하가 보다 바람직하다. 40 중량% 이하이면, 흡습성을 낮게 억제할 수 있다.
에폭시 수지와 페놀 노볼락계 경화제의 배합 비율은, 경화 반응성이라는 관점에서, 에폭시 수지 중의 에폭시기 1 당량에 대하여, 페놀 노볼락계 경화제 중의 수산기의 합계가 0.7∼1.5 당량이 되도록 배합하는 것이 바람직하고, 보다 바람직하게는 0.9∼1.2 당량이다.
수지 시트(11)는 경화 촉진제를 포함하는 것이 바람직하다.
경화 촉진제로는, 에폭시 수지와 페놀 노볼락계 경화제의 경화를 진행시키는 것이면 특별히 한정되지 않고, 예컨대, 2-메틸이미다졸(상품명; 2MZ), 2-운데실이미다졸(상품명; C11-Z), 2-헵타데실이미다졸(상품명; C17Z), 1,2-디메틸이미다졸(상품명; 1.2DMZ), 2-에틸-4-메틸이미다졸(상품명; 2E4MZ), 2-페닐이미다졸(상품명; 2PZ), 2-페닐-4-메틸이미다졸(상품명; 2P4MZ), 1-벤질-2-메틸이미다졸(상품명; 1B2MZ), 1-벤질-2-페닐이미다졸(상품명; 1B2PZ), 1-시아노에틸-2-메틸이미다졸(상품명; 2MZ-CN), 1-시아노에틸-2-운데실이미다졸(상품명; C11Z-CN), 1-시아노에틸-2-페닐이미다졸륨트리멜리테이트(상품명; 2PZCNS-PW), 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진(상품명; 2MZ-A), 2,4-디아미노-6-[2'-운데실이미다졸릴-(1')]-에틸-s-트리아진(상품명; C11Z-A), 2,4-디아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트리아진(상품명; 2E4MZ-A), 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아누르산 부가물(상품명; 2MA-OK), 2-페닐-4,5-디히드록시메틸이미다졸(상품명; 2PHZ-PW), 2-페닐-4-메틸-5-히드록시메틸이미다졸(상품명; 2P4MHZ-PW) 등의 이미다졸계 경화 촉진제를 들 수 있다(모두 시코쿠 카세이 공업(주) 제조).
그 중에서도, 활성화 에너지를 30∼80 kJ/mol로 용이하게 조정할 수 있음과 동시에, 혼련 온도에서의 경화 반응을 억제할 수 있다는 이유에서 이미다졸계 경화 촉진제가 바람직하고, 2-페닐-4,5-디히드록시메틸이미다졸, 2,4-디아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트리아진이 보다 바람직하고, 2-페닐-4,5-디히드록시메틸이미다졸이 더 바람직하다.
경화 촉진제의 함유량은, 에폭시 수지 및 페놀 노볼락계 경화제의 합계 100 중량부에 대하여, 바람직하게는 0.2 중량부 이상, 보다 바람직하게는 0.5 중량부 이상, 더 바람직하게는 0.8 중량부 이상이다. 0.2 중량부 이상이면, 활성화 에너지를 80 kJ/mol 이하로 용이하게 조정할 수 있다. 경화 촉진제의 함유량은, 에폭시 수지 및 페놀 노볼락계 경화제의 합계 100 중량부에 대하여, 바람직하게는 5 중량부 이하, 보다 바람직하게는 2 중량부 이하이다. 5 중량부 이하이면, 활성화 에너지를 30 kJ/mol 이상으로 용이하게 조정할 수 있다.
수지 시트(11)는 열가소성 수지(엘라스토머)를 포함하는 것이 바람직하다.
열가소성 수지로는, 천연 고무, 부틸 고무, 이소프렌 고무, 클로로프렌 고무, 에틸렌-아세트산비닐 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌-아크릴산에스테르 공중합체, 폴리부타디엔 수지, 폴리카보네이트 수지, 열가소성 폴리이미드 수지, 6-나일론이나 6,6-나일론 등의 폴리아미드 수지, 페녹시 수지, 아크릴 수지, PET나 PBT 등의 포화 폴리에스테르 수지, 폴리아미드이미드 수지, 불소 수지, 스티렌-이소부틸렌-스티렌 트리블록 공중합체, 메틸메타크릴레이트-부타디엔-스티렌 공중합체(MBS 수지) 등을 들 수 있다. 이들 열가소성 수지는 단독으로, 또는 2종 이상을 병용하여 이용할 수 있다.
수지 시트(11) 중의 열가소성 수지의 함유량은 1 중량% 이상이 바람직하다. 1 중량% 이상이면, 유연성, 가요성을 부여할 수 있다. 수지 시트(11) 중의 열가소성 수지의 함유량은 30 중량% 이하가 바람직하다. 30 중량% 이하이면, 반도체칩 등에 대한 접착력이 양호하게 얻어진다.
수지 시트(11)는 무기 충전재를 포함하는 것이 바람직하다. 무기 충전재를 배합함으로써, 저장 탄성률(E')을 높일 수 있음과 동시에 열팽창계수(α)를 작게 할 수 있다.
무기 충전재로는, 예컨대, 석영 유리, 탤크, 실리카(용융 실리카나 결정성 실리카 등), 알루미나, 질화알루미늄, 질화규소, 질화붕소 등을 들 수 있다. 그 중에서도, 열팽창계수를 양호하게 저감할 수 있다는 이유에서, 실리카, 알루미나가 바람직하고, 실리카가 보다 바람직하다. 실리카로는, 유동성이 우수하다는 이유에서, 용융 실리카가 바람직하고, 구형 용융 실리카가 보다 바람직하다.
무기 충전재의 평균 입자경은, 바람직하게는 0.5 ㎛ 이상, 보다 바람직하게는 5 ㎛ 이상이다. 0.5 ㎛ 이상이면, 수지 시트(11)의 가요성, 유연성을 얻기 쉽다. 무기 충전재의 평균 입자경은, 바람직하게는 50 ㎛ 이하, 보다 바람직하게는 30 ㎛ 이하이다. 50 ㎛ 이하이면, 무기 충전재를 고충전율화하기 쉽다.
또, 평균 입자경은, 예컨대, 모집단으로부터 임의로 추출되는 시료를 이용하고, 레이저 회절 산란식 입도 분포 측정 장치를 이용하여 측정함으로써 도출할 수 있다.
무기 충전재는, 실란 커플링제에 의해 처리(전처리)된 것이 바람직하다. 이에 따라, 수지와의 습윤성을 향상시킬 수 있고, 무기 충전재의 분산성을 높일 수 있다.
실란 커플링제는, 분자 중에 가수분해성기 및 유기 작용기를 갖는 화합물이다.
가수분해성기로는, 예컨대, 메톡시기, 에톡시기 등의 탄소수 1∼6의 알콕시기, 아세톡시기, 2-메톡시에톡시기 등을 들 수 있다. 그 중에서도, 가수분해에 의해 생기는 알콜 등의 휘발 성분을 제거하기 쉽다는 이유에서, 메톡시기가 바람직하다.
유기 작용기로는, 비닐기, 에폭시기, 스티릴기, 메타크릴기, 아크릴기, 아미노기, 우레이도기, 머캅토기, 술피드기, 이소시아네이트기 등을 들 수 있다. 그 중에서도, 에폭시 수지, 페놀 노볼락계 경화제와 반응하기 쉽다는 이유에서, 에폭시기가 바람직하다.
실란 커플링제로는, 예컨대, 비닐트리메톡시실란, 비닐트리에톡시실란 등의 비닐기 함유 실란 커플링제; 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필메틸디에톡시실란, 3-글리시독시프로필트리에톡시실란 등의 에폭시기 함유 실란 커플링제; p-스티릴트리메톡시실란 등의 스티릴기 함유 실란 커플링제; 3-메타크릴옥시프로필메틸디메톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필메틸디에톡시실란, 3-메타크릴옥시프로필트리에톡시실란 등의 메타크릴기 함유 실란 커플링제; 3-아크릴옥시프로필트리메톡시실란 등의 아크릴기 함유 실란 커플링제; N-2-(아미노에틸)-3-아미노프로필메틸디메톡시실란, N-2-(아미노에틸)-3-아미노프로필트리메톡시실란, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-트리에톡시실릴-N-(1,3-디메틸-부틸리덴)프로필아민, N-페닐-3-아미노프로필트리메톡시실란, N-(비닐벤질)-2-아미노에틸-3-아미노프로필트리메톡시실란 등의 아미노기 함유 실란 커플링제; 3-우레이도프로필트리에톡시실란 등의 우레이도기 함유 실란 커플링제; 3-머캅토프로필메틸디메톡시실란, 3-머캅토프로필트리메톡시실란 등의 머캅토기 함유 실란 커플링제; 비스(트리에톡시실릴프로필)테트라술피드 등의 술피드기 함유 실란 커플링제; 3-이소시아네이트프로필트리에톡시실란 등의 이소시아네이트기 함유 실란 커플링제 등을 들 수 있다.
실란 커플링제에 의해 무기 충전재를 처리하는 방법으로는 특별히 한정되지 않고, 용매 중에서 무기 충전재와 실란 커플링제를 혼합하는 습식법, 기상 중에서 무기 충전재와 실란 커플링제를 처리시키는 건식법 등을 들 수 있다.
실란 커플링제의 처리량은 특별히 한정되지 않지만, 미처리의 무기 충전재 100 중량부에 대하여, 실란 커플링제를 0.1∼1 중량부 처리하는 것이 바람직하다.
수지 시트(11) 중의 무기 충전재의 함유량은, 바람직하게는 20 체적% 이상이고, 보다 바람직하게는 70 체적% 이상이고, 더 바람직하게는 74 체적% 이상이다. 20 체적% 이상이면, α×E'를 10000 Pa/K 이상으로 용이하게 조정할 수 있다. 한편, 무기 충전재의 함유량은, 바람직하게는 90 체적% 이하이고, 보다 바람직하게는 85 체적% 이하이다. 90 체적% 이하이면, 양호한 요철 추종성이 얻어진다. 또한, α×E'를 300000 Pa/K 이하로 용이하게 조정할 수 있다.
무기 충전재의 함유량은, 「중량%」를 단위로 해서도 설명할 수 있다. 대표적으로 실리카의 함유량에 대하여 「중량%」를 단위로 하여 설명한다.
실리카는 통상, 비중 2.2 g/cm3이기 때문에, 실리카의 함유량(중량%)의 적합 범위는 예컨대 이하와 같다.
즉, 수지 시트(11) 중의 실리카의 함유량은 81 중량% 이상이 바람직하고, 84 중량% 이상이 보다 바람직하다. 수지 시트(11) 중의 실리카의 함유량은 94 중량% 이하가 바람직하고, 91 중량% 이하가 보다 바람직하다.
알루미나는 통상, 비중 3.9 g/cm3이기 때문에, 알루미나의 함유량(중량%)의 적합 범위는 예컨대 이하와 같다.
즉, 수지 시트(11) 중의 알루미나의 함유량은, 88 중량% 이상이 바람직하고, 90 중량% 이상이 보다 바람직하다. 수지 시트(11) 중의 알루미나의 함유량은, 97 중량% 이하가 바람직하고, 95 중량% 이하가 보다 바람직하다.
수지 시트(11)는, 상기 성분 이외에도, 밀봉 수지의 제조에 일반적으로 사용되는 배합제, 예컨대, 난연제 성분, 안료, 실란 커플링제 등을 적절히 함유해도 좋다.
난연제 성분으로는, 예컨대 수산화알루미늄, 수산화마그네슘, 수산화철, 수산화칼슘, 수산화주석, 복합화 금속 수산화물 등의 각종 금속 수산화물; 포스파겐 화합물 등을 이용할 수 있다. 그 중에서도, 난연성, 경화 후의 강도가 우수하다는 이유에서, 포스파겐 화합물이 바람직하다.
안료로는 특별히 한정되지 않고, 카본 블랙 등을 들 수 있다.
수지 시트(11)의 제조 방법은 특별히 한정되지 않지만, 상기 각 성분(예컨대, 에폭시 수지, 페놀 노볼락계 경화제, 무기 충전재 및 경화 촉진제 등)을 혼련하여 얻어지는 혼련물을 시트형으로 소성 가공하는 방법이 바람직하다. 이에 따라, 무기 충전재를 고충전할 수 있고, 열팽창계수를 낮게 설계할 수 있다.
구체적으로는, 에폭시 수지, 페놀 노볼락계 경화제, 무기 충전재 및 경화 촉진제 등을 믹싱 롤, 가압식 니더, 압출기 등의 공지된 혼련기로 용융 혼련함으로써 혼련물을 조제하고, 얻어진 혼련물을 시트형으로 소성 가공한다. 혼련 조건으로서, 온도의 상한은 140℃ 이하가 바람직하고, 130℃ 이하가 보다 바람직하다. 온도의 하한은, 전술한 각 성분의 연화점 이상인 것이 바람직하고, 예컨대 30℃ 이상, 바람직하게는 50℃ 이상이다. 혼련 시간은 바람직하게는 1∼30분이다. 또한, 혼련은, 감압 조건 하(감압 분위기 하)에서 행하는 것이 바람직하고, 감압 조건 하의 압력은, 예컨대 1×10-4∼0.1 kg/cm2이다.
용융 혼련 후의 혼련물은, 냉각하지 않고 고온 상태인 채로 소성 가공하는 것이 바람직하다. 소성 가공 방법으로는 특별히 제한되지 않고, 평판 프레스법, T 다이 압출법, 스크루 다이 압출법, 롤 압연법, 롤 혼련법, 인플레이션 압출법, 공압출법, 캘린더 성형법 등을 들 수 있다. 소성 가공 온도로는 전술한 각 성분의 연화점 이상이 바람직하고, 에폭시 수지의 열경화성 및 성형성을 고려하면, 예컨대 40∼150℃, 바람직하게는 50∼140℃, 더 바람직하게는 70∼120℃이다.
수지 시트(11)의 두께는 특별히 한정되지 않지만, 바람직하게는 100 ㎛ 이상, 보다 바람직하게는 150 ㎛ 이상이다. 또한, 수지 시트(11)의 두께는, 바람직하게는 2000 ㎛ 이하, 보다 바람직하게는 1000 ㎛ 이하이다. 상기 범위 내이면, 반도체칩을 양호하게 밀봉할 수 있다.
또, 도 1에서는, 수지 시트(11)가 단층인 경우를 나타내고 있지만, 수지 시트(11)는 이것에 한정되지 않고, 복층이어도 좋다.
수지 시트(11)는 반도체칩을 밀봉하기 위해 사용된다.
[반도체 패키지의 제조 방법]
예컨대, 이하의 공정을 행함으로써 반도체 패키지를 얻을 수 있다.
(준비 공정)
준비 공정에서는, 복수의 반도체칩(13)을 플립칩 실장하는 반도체 웨이퍼(12)를 준비한다(도 2 참조). 통상, 반도체칩(13)의 회로 형성면(활성면)에는, 범프(13a)가 형성되어 있다. 또한, 통상, 반도체 웨이퍼(12)의 회로 형성면(활성면)에는, 전극(12a)이 형성되어 있다. 반도체칩(13)과 반도체 웨이퍼(12)는, 통상, 전기적으로 접속되어 있다. 도 2에서는, 반도체칩(13)과 반도체 웨이퍼(12)는, 범프(13a)와 전극(12a)을 통해 전기적으로 접속되어 있는 예를 나타내고 있다. 반도체칩(13)의 반도체 웨이퍼(12)로의 탑재에는, 플립칩 본더나 다이 본더 등의 공지된 장치를 이용할 수 있다. 또한, 필요에 따라, 반도체칩(13)과 반도체 웨이퍼(12) 사이에 언더필재(14)를 충전한다.
(밀봉 공정)
밀봉 공정에서는, 반도체칩(13)을 수지 시트(11)로 밀봉한다(도 3 참조). 이에 따라, 수지 시트(11) 및 수지 시트(11)에 매립된 반도체칩(13)을 구비하는 밀봉체(15)(반도체 패키지(15))를 얻는다. 반도체칩(13)을 수지 시트(11)로 밀봉하는 방법으로는, 예컨대, 반도체 웨이퍼(12)에 플립칩 접속된 반도체칩(13) 상에 수지 시트(11)를 적층한 후, 반도체 웨이퍼(12), 반도체 웨이퍼(12)에 플립칩 접속된 반도체칩(13) 및 반도체칩(13) 상에 배치된 수지 시트(11)를 구비하는 적층체를 평행 평판 방식으로 열 프레스함으로써, 수지 시트(11)에 반도체칩(13)을 매립하는 방법 등을 들 수 있다.
수지 시트(11)에 반도체칩(13)을 매립할 때의 열 프레스 조건으로는, 온도가, 예컨대 40∼100℃, 바람직하게는 50∼90℃이고, 압력이, 예컨대 0.1∼10 MPa, 바람직하게는 0.5∼8 MPa이고, 시간이, 예컨대 0.3∼10분간, 바람직하게는 0.5∼5분간이다. 또한, 수지 시트(11)의 반도체칩(13) 및 반도체 웨이퍼(12)에 대한 밀착성 및 추종성의 향상을 고려하면, 감압 조건 하(예컨대 0.1∼5 kPa)에 있어서 프레스하는 것이 바람직하다.
(열경화 공정)
밀봉체(15)의 수지 시트(11)를 열경화한다.
수지 시트(11)는 상기 식 (1)을 만족하기 때문에, 비교적 저온에서 열경화할 수 있다. 열경화 처리의 조건은 특별히 한정되지 않지만, 예컨대 이하와 같다.
열경화 처리의 조건으로서, 가열 온도가 바람직하게는 100℃ 이상, 보다 바람직하게는 120℃ 이상이다. 한편, 가열 온도의 상한이, 바람직하게는 200℃ 이하, 보다 바람직하게는 180℃ 이하이다. 가열 온도가 상기 범위이면, 밀봉체(15)의 휨을 작게 할 수 있음과 동시에, 보이드의 발생을 저감할 수 있다.
가열 시간이, 바람직하게는 10분 이상, 보다 바람직하게는 30분 이상이다. 한편, 가열 시간의 상한이, 바람직하게는 300분 이하, 보다 바람직하게는 180분 이하이다. 또한, 필요에 따라 가압해도 좋고, 바람직하게는 0.1 MPa 이상, 보다 바람직하게는 0.5 MPa 이상이다. 한편, 상한은 바람직하게는 10 MPa 이하, 보다 바람직하게는 5 MPa 이하이다.
(연삭 공정)
필요에 따라, 밀봉체(15)의 수지 시트(11)를 연삭한다(도 4 참조). 연삭 방법으로는, 예컨대, 고속 회전하는 지석을 이용하는 그라인딩법 등을 들 수 있다.
(재배선층 형성 공정)
필요에 따라, 밀봉체(15)의 반도체 웨이퍼(12)를 연삭한다. 연삭에 의해, 비아(Via)(12b)를 형성할 수 있다(도 5 참조). 연삭 방법으로는, 예컨대, 고속 회전하는 지석을 이용하는 그라인딩법 등을 들 수 있다. 계속해서, 필요에 따라, 밀봉체(15)에 배선(21)을 갖는 재배선층(22)을 형성한다(도 6 참조). 계속해서, 필요에 따라, 배선(21) 상에 범프(23)를 형성한다. 도 6에서는, 비아(12b)와 배선(21)이 접속되어 있는 예를 나타내고 있다.
(다이싱 공정)
필요에 따라, 밀봉체(15)의 다이싱을 행한다(도 7 참조). 이에 따라, 칩형의 반도체 패키지(16)를 얻을 수 있다.
(기판 실장 공정)
필요에 따라, 밀봉체(15) 또는 반도체 패키지(16)를 기판에 실장한다.
(레이저 마킹 공정)
레이저 마킹은, 밀봉체(15) 또는 반도체 패키지(16)에 임의의 타이밍에 행할 수 있다. 예컨대, 열경화 전의 밀봉체(15)에 레이저 마킹을 행해도 좋고, 열경화 후의 밀봉체(15)에 레이저 마킹을 행해도 좋고, 반도체 패키지(16)에 레이저 마킹을 행해도 좋다.
[반도체 패키지의 제조 방법]
예컨대, 이하의 공정을 행함으로써도 반도체 패키지를 얻을 수 있다. 이하의 공정은, Fan-out(팬아웃)형 웨이퍼 레벨 패키지(WLP)의 제조에 적합하다.
(임시 고정 공정)
우선, 임시 고정재(41)에 복수의 반도체칩(13)을 고정한다(도 8 참조). 이 때, 필요에 따라, 반도체칩(13)의 회로 형성면이 임시 고정재(41)와 대향하도록 배치 고정한다. 반도체칩(13)의 고정에는, 플립칩 본더나 다이 본더 등의 공지된 장치를 이용할 수 있다.
임시 고정재(41)는, 통상, 지지체(42)와, 지지체(42) 상에 적층된 점착제층(43)을 갖는다.
점착제층(43)으로는 특별히 한정되지 않지만, 용이하게 박리할 수 있다는 이유에서, 통상은, 열박리성 점착제층, 방사선 경화형 점착제층 등을 사용한다. 지지체(42)의 재료로는 특별히 한정되지 않는다. 예컨대, SUS 등의 금속 재료, 폴리이미드, 폴리아미드이미드, 폴리에테르에테르케톤, 폴리에테르술폰 등의 플라스틱 재료 등이다.
(밀봉 공정)
밀봉 공정에서는, 반도체칩(13)을 수지 시트(11)로 밀봉한다(도 9 참조). 이에 따라, 수지 시트(11) 및 수지 시트(11)에 매립된 반도체칩(13)을 구비하는 밀봉체(51)를 얻는다. 반도체칩(13)을 수지 시트(11)로 밀봉하는 방법으로는, 예컨대, 임시 고정재(41) 상에 배치된 반도체칩(13) 상에 수지 시트(11)를 적층한 후, 임시 고정재(41), 임시 고정재(41) 상에 배치된 반도체칩(13) 및 반도체칩(13) 상에 배치된 수지 시트(11)를 구비하는 적층체를 평행 평판 방식으로 열 프레스함으로써, 수지 시트(11)에 반도체칩(13)을 매립하는 방법 등을 들 수 있다.
수지 시트(11)에 반도체칩(13)을 매립할 때의 열 프레스 조건은, 전술한 제법에서 설명한 내용을 채용할 수 있다.
(열경화 공정)
밀봉체(51)를 열경화한다(밀봉체(51)의 수지 시트(11)를 열경화한다).
열경화 처리의 조건은, 전술한 제법에서 설명한 내용을 채용할 수 있다.
(박리 공정)
계속해서, 밀봉체(51)로부터 임시 고정재(41)를 박리한다(도 10 참조). 박리 방법은 특별히 한정되지 않지만, 점착제층(43)의 점착력을 저하시킨 후에 박리하는 것이 바람직하다. 예컨대, 점착제층(43)이 열박리성 점착제층인 경우, 점착제층(43)을 가열하여, 점착제층(43)의 점착력을 저하시킨 후에 박리한다.
(연삭 공정)
계속해서, 필요에 따라, 밀봉체(51)의 수지 시트(11)를 연삭한다(도 11 참조). 연삭 방법으로는, 예컨대, 고속 회전하는 지석을 이용하는 그라인딩법 등을 들 수 있다.
(배선층 형성 공정)
계속해서, 세미애디티브법 등을 이용하여, 밀봉체(51)에 재배선(52)을 형성한다(도 12 참조). 도 12에서는, 재배선(52)과 반도체칩(13)이 접속되어 있는 예를 나타내고 있다.
그 후, 밀봉체(51)의 재배선(52)을 형성한 면에, 폴리이미드나 폴리벤조옥사졸(PBO) 등의 절연층을 형성한다. 절연층은, 예컨대, 드라이 필름 레지스트 등의 필름을 라미네이트함으로써 형성할 수 있다.
계속해서, 재배선(52) 상에 범프(53)를 형성하는 범핑 가공을 행한다. 범핑 가공은, 땜납 볼이나 땜납 도금 등 공지된 방법으로 행할 수 있다.
(다이싱 공정)
반도체칩(13), 수지 시트(11) 및 재배선(52) 등을 구비하는 밀봉체(51)의 다이싱을 행해도 좋다(도 13 참조). 이상에 의해, 칩 영역의 외측으로 배선을 인출한 반도체 패키지(61)를 얻을 수 있다. 또, 다이싱하지 않고 밀봉체(51)를 그대로 반도체 패키지로서 사용해도 좋다.
(기판 실장 공정)
필요에 따라, 반도체 패키지(61)를 기판에 실장한다.
(레이저 마킹 공정)
레이저 마킹은, 밀봉체(51) 또는 반도체 패키지(61)에 임의의 타이밍에 행할 수 있다. 예컨대, 열경화 전의 밀봉체(51)에 레이저 마킹을 행해도 좋고, 열경화 후의 밀봉체(51)에 레이저 마킹을 행해도 좋고, 반도체 패키지(61)에 레이저 마킹을 행해도 좋다.
이상과 같이, 예컨대, 수지 시트(11) 및 수지 시트(11)에 매립된 1 또는 복수의 반도체칩(13)을 구비하는 밀봉체(15, 51)를 형성하는 공정(A)과, 밀봉체(15, 51)의 수지 시트(11)를 열경화하는 공정(B)을 포함하는 방법에 의해, 반도체 패키지(16, 61)를 제조할 수 있다.
공정 (A)에 있어서, 반도체 웨이퍼(12)에 플립칩 접속된 반도체칩(13)을 수지 시트(11)에 매립함으로써 밀봉체(15)를 형성해도 좋다. 이 때, 공정 (A)에 있어서, 반도체 웨이퍼(12)에 플립칩 접속된 복수의 반도체칩(13)을 수지 시트(11)에 매립하여 밀봉체(15)를 형성할 수 있다. 그리고, 상기 방법은, 공정 (B) 후, 밀봉체(15)를 목적의 반도체칩 단위로 다이싱하는 공정(C)을 더 포함해도 좋다.
공정 (A)에 있어서, 임시 고정재(41)에 고정된 반도체칩(13)을 수지 시트(11)에 매립함으로써 밀봉체(51)를 형성해도 좋다.
실시예
이하에, 본 발명의 적합한 실시예를 예시적으로 상세히 설명한다. 다만, 이 실시예에 기재되어 있는 재료나 배합량 등은, 특별히 한정적인 기재가 없는 한, 본 발명의 범위를 이들로만 한정하려는 취지는 아니다.
실시예에서 사용한 성분에 대하여 설명한다.
에폭시 수지 A: 신닛테츠 화학(주) 제조의 YSLV-80XY(비스페놀 F형 에폭시 수지, 에폭시 당량 200 g/eq. 연화점 80℃)
에폭시 수지 B: 닛폰 카야쿠사 제조의 EPPN501-HY(에폭시 당량 169 g/eq. 연화점 60℃)
페놀 수지 A: 메이와 카세이사 제조의 MEH-7851-SS(비페닐아랄킬 골격을 갖는 페놀 노볼락 수지, 수산기 당량 203 g/eq. 연화점 67℃)
페놀 수지 B: 메이와 카세이사 제조의 MEH-7500-3S(페놀 노볼락 수지, 수산기 당량 103 g/eq. 연화점 83℃)
경화 촉진제 A: 시코쿠 카세이 공업사 제조의 2PHZ-PW(2-페닐-4,5-디히드록시메틸이미다졸)
경화 촉진제 B: 홋코 화학 공업사 제조의 TPP-K(테트라페닐포스포늄테트라페닐보레이트)
경화 촉진제 C: 시코쿠 카세이 공업사 제조의 2E4MZ-A(2,4-디아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트리아진)
엘라스토머 A: 카네카사 제조의 SIBSTAR 072T(스티렌-이소부틸렌-스티렌 트리블록 공중합체)
엘라스토머 B: 하기 합성예 1에 의해 얻어진 아크릴 공중합체(부틸아크릴레이트:아크릴로니트릴:글리시딜메타크릴레이트 = 85:8:7 중량%로 이루어지는 공중합체, 중량 평균 분자량 80만)
무기 충전재 A: 덴키 카가쿠 고교사 제조의 FB-9454(구형 용융 실리카 분말, 평균 입자경 20 ㎛)
무기 충전재 B: 애드마테크스사 제조의 SO-25R(구형 용융 실리카 분말, 평균 입자경 0.5 ㎛)
실란 커플링제: 신에츠 화학사 제조의 KBM-403(3-글리시독시프로필트리메톡시실란)
카본 블랙: 미츠비시 화학사 제조의 #20
[합성예 1]
부틸아크릴레이트, 아크릴로니트릴, 글리시딜메타크릴레이트를 85:8:7의 주입 중량 비율로, 2,2'-아조비스이소부티로니트릴을 중합 개시제에 이용하고, 메틸에틸케톤 중에서 질소 기류 하, 70℃에서 5시간과 80℃에서 1시간의 라디칼 중합을 행함으로써, 상기 아크릴 공중합체를 얻었다.
[실시예 및 비교예]
표 1에 기재된 배합비에 따라, 각 성분을 믹서로 블렌드하고, 2축 혼련기에 의해 120℃에서 2분간 용융 혼련하고, 계속해서 T 다이로부터 압출함으로써, 두께 500 ㎛의 수지 시트를 제작했다.
[평가]
얻어진 수지 시트를 이용하여 하기의 평가를 행했다. 결과를 표 1에 나타낸다.
(활성화 에너지)
활성화 에너지는, Friedman(프리드만)법을 이용하여, 이하의 순서로 산출했다.
우선, 수지 시트를 10 mg 칭량했다. 10 mg의 수지 시트에 대하여, 장치명: Q2000(TA 인스트루먼트사 제조)을 이용하여, 승온 속도 1 degC/min, 2 degC/min, 5 degC/min 및 10 degC/min으로 DSC 측정하고, DSC 곡선을 얻었다.
얻어진 DSC 곡선에 있어서, 발열 피크에서의 적분치가 피크 전체에 있어서 20%에 도달하는 온도를 T1, 60%에 도달하는 온도를 T2로 하고, T1로부터 T2까지 승온하는 데에 걸린 시간을 dt로 하여, ln(dα/dt)를 산출했다(dα=0.6-0.2=0.4).
얻어진 ln(dα/dt)를 각 측정 조건에서의 1/T2 축으로 플롯하고, 각 플롯으로부터 최소 제곱법을 이용하여 그래프(직선)의 기울기를 산출했다. 그래프의 기울기가 Ea/R이 되기 때문에, 이것을 이용하여 Ea를 산출했다(하기 식 참조).
Figure pct00003
(저장 탄성률(E')의 측정)
수지 시트를 150℃에서 1시간 열경화 처리하고 나서, 고체 점탄성 측정 장치(레오메트릭 사이언틱사 제조: 형식: RSA-III)를 이용하여 저장 탄성률을 측정했다. 즉, 샘플 사이즈를 길이 40 mm×폭 10 mm×두께 200 ㎛로 하고, 측정 시료를 필름 인장 측정용 지그에 세트하여 -50∼300℃의 온도역에서의 인장 저장 탄성률 및 손실 탄성률을, 주파수 1 Hz, 승온 속도 10℃/min의 조건 하에서 측정하고, 25℃에서의 저장 탄성률(E')을 판독함으로써 얻었다.
(열팽창률(α)의 측정)
수지 시트를 150℃에서 1시간 열경화 처리한 후, 열경화물로부터, 길이 15 mm×폭 5 mm×두께 200 ㎛의 측정 시료를 잘라냈다. 측정 시료를 열기계 측정 장치(TA 인스트루먼트사 제조: 형식 Q-400EM)의 필름 인장 측정용 지그에 세트한 후, -50∼300℃의 온도역에서, 인장 하중 2 g, 승온 속도 10℃/min의 조건 하에 두고, 50℃∼70℃에서의 팽창률로부터 열팽창계수(α)를 산출했다.
(유리 전이 온도의 측정)
수지 시트를 150℃에서 1시간의 가열 처리에 의해 열경화시키고, 그 후 두께 200 ㎛, 길이 40 mm(측정 길이), 폭 10 mm의 직사각형으로 커터 나이프로 잘라내고, 고체 점탄성 측정 장치(RSAIII, 레오메트릭 사이언티픽(주) 제조)를 이용하여, -50∼300℃에서의 저장 탄성률 및 손실 탄성률을 측정했다. 측정 조건은, 주파수 1 Hz, 승온 속도 10℃/min으로 했다. 또한, tanδ(G''(손실 탄성률)/G'(저장 탄성률))의 값을 산출함으로써 유리 전이 온도를 얻었다.
(큐어 평가)
110℃에서 5시간 가열 처리한 후의 수지 시트와 가열 처리 전의 수지 시트에 대하여, 장치명: Q2000(TA 인스트루먼트사 제조)을 이용하여 DSC 측정하고, 발열량을 구했다(승온 속도 10℃/min). 가열 처리 후의 수지 시트에 있어서 발열 피크가 관측되지 않는 경우, 또는 가열 처리 후의 수지 시트의 발열량이 가열 처리 전의 수지 시트의 발열량의 10% 이하인 경우를 ○로 판정했다. 가열 처리 후의 수지 시트의 발열량이 가열 처리 전의 수지 시트의 발열량의 10%보다 큰 경우를 ×로 판정했다.
(휨 평가)
캐리어(300 mm×400 mm×두께 1.4 mm의 유리판(템팍스 유리)에 임시 고정 점착 시트(닛토덴코사 제조의 No.3195V)를 적층하고, 또한 임시 고정 점착 시트 상에 6 mm×6 mm×두께 200 ㎛의 반도체 소자를 9 mm 간격이 되도록 배열한 것)에 수지 시트를 적층하고, 150℃에서 1시간 가열했다. 캐리어로부터 수지 시트를 박리한 후, 수지 시트의 휨량을 측정하여, 1 mm 이하인 경우를 ○로 판정하고, 1 mm보다 큰 것을 ×로 판정했다.
(충전성)
캐리어(300 mm×400 mm×두께 1.4 mm의 유리판(템팍스 유리)에 임시 고정 점착 시트(닛토덴코사 제조의 No.3195V)를 적층하고, 또한 임시 고정 점착 시트 상에 6 mm×6 mm×두께 200 ㎛의 반도체 소자를 9 mm 간격이 되도록 배열한 것)에 수지 시트를 적층하고, 150℃에서 1시간 가열했다. 캐리어로부터 수지 시트를 박리한 후, 수지 시트의 칩 주변부(반도체 소자 주변부)를 관찰했다. 칩 주변부에 보이드가 없는 경우를 ○로 판정하고, 보이드가 있는 경우를 ×로 판정했다.
(열 사이클 시험)
캐리어(300 mm×400 mm×두께 1.4 mm의 유리판(템팍스 유리)에 임시 고정 점착 시트(닛토덴코사 제조의 No.3195V)를 적층하고, 또한 임시 고정 점착 시트 상에 6 mm×6 mm×두께 200 ㎛의 반도체 소자를 9 mm 간격이 되도록 배열한 것)에 수지 시트를 적층하고, 150℃에서 1시간 가열했다. 그 후, 적층체(성형물)를 개편화하여, 반도체 패키지를 얻었다. 얻어진 반도체 패키지에 대하여, 열 사이클 시험(온도 -50℃∼125℃, 1 사이클 1시간)을 실시했다. 열 사이클 시험 후에 반도체 패키지를 관찰하여, 2000 사이클 이상에서 수지의 균열 및 박리가 생기지 않은 것을 ◎로 판정하고, 1000 사이클 이상에서 수지의 균열 및 박리가 생기지 않은 것을 ○로 판정하고, 수지의 균열 또는 박리가 생긴 것을 ×로 판정했다.
Figure pct00004
상기 식 (1) 및 상기 식 (2)를 만족하는 수지 시트를 이용한 실시예에서는, 수지 시트의 휨 변형을 저감할 수 있었다. 또한, 실시예에서는, 비교적 저온의 가열 처리(110℃에서 5시간 가열 처리)로 열경화 반응이 진행되었다. 또한, 실시예에서는, 150℃에서 1시간의 가열에 의해, 수지 시트가 캐리어의 요철에 추종하고, 칩 주변부에 보이드가 보이지 않았다. 또한, 실시예에서는, 열 사이클 시험에 있어서 균열이나 박리가 생기지 않았다.
한편, 상기 식 (1) 및 상기 식 (2)의 어느 것을 만족하지 않는 비교예에서는, 어느 성능이 뒤떨어졌다. 예컨대, 비교예 3은 열경화 반응의 진행이 빠르고, 수지 시트에 의해 칩 주변부를 충전할 수 없었다.
11: 수지 시트, 12: 반도체 웨이퍼, 12a: 전극, 12b: 비아, 13: 반도체칩, 13a: 범프, 14: 언더필재, 15: 밀봉체, 16: 반도체 패키지, 21: 배선, 22: 재배선층, 23: 범프, 41: 임시 고정재, 42: 지지체, 43: 점착제층, 51: 밀봉체, 52: 재배선, 53: 범프, 61: 반도체 패키지

Claims (11)

  1. 활성화 에너지(Ea)가 하기 식 (1)을 만족하며, 또한
    150℃에서 1시간 열경화 처리한 후의 열경화물의 유리 전이 온도가 125℃ 이상이고,
    상기 열경화물의 상기 유리 전이 온도 이하에서의 열팽창계수(α)[ppm/K] 및 상기 열경화물의 25℃에서의 저장 탄성률(E')[GPa]이 하기 식 (2)를 만족하는 반도체칩 밀봉용 열경화성 수지 시트.
    Figure pct00005
  2. 제1항에 있어서, 에폭시 수지, 페놀 노볼락계 경화제, 무기 충전재 및 경화 촉진제를 포함하는 반도체칩 밀봉용 열경화성 수지 시트.
  3. 제2항에 있어서, 상기 무기 충전재가 평균 입자경 0.5 ㎛∼50 ㎛의 실리카인 반도체칩 밀봉용 열경화성 수지 시트.
  4. 제2항 또는 제3항에 있어서, 상기 경화 촉진제가 이미다졸계 경화 촉진제인 반도체칩 밀봉용 열경화성 수지 시트.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 무기 충전재의 함유량이 20 체적%∼90 체적%인 반도체칩 밀봉용 열경화성 수지 시트.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 열경화물의 25℃에서의 저장 탄성률(E')이 3 GPa∼30 GPa인 반도체칩 밀봉용 열경화성 수지 시트.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 열팽창계수(α)가 3 ppm/K∼50 ppm/K인 반도체칩 밀봉용 열경화성 수지 시트.
  8. 제1항 내지 제7항 중 어느 한 항에 기재된 반도체칩 밀봉용 열경화성 수지 시트 및 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립된 1 또는 복수의 반도체칩을 구비하는 밀봉체를 형성하는 공정(A)과,
    상기 밀봉체의 수지 시트를 열경화하는 공정(B)
    을 포함하는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서, 상기 공정 (A)에 있어서, 반도체 웨이퍼에 플립칩 접속된 상기 반도체칩을 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립하여 상기 밀봉체를 형성하는 반도체 패키지의 제조 방법.
  10. 제8항에 있어서, 상기 공정 (A)에 있어서, 임시 고정재에 고정된 상기 반도체칩을 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립하여 상기 밀봉체를 형성하는 반도체 패키지의 제조 방법.
  11. 제8항 또는 제9항에 있어서, 상기 공정 (A)에 있어서, 상기 반도체 웨이퍼에 플립칩 접속된 복수의 상기 반도체칩을 상기 반도체칩 밀봉용 열경화성 수지 시트에 매립하여 상기 밀봉체를 형성하고,
    상기 공정 (B) 후, 상기 밀봉체를 목적의 반도체칩 단위로 다이싱하는 공정(C)을 더 포함하는 반도체 패키지의 제조 방법.
KR1020167009342A 2013-09-24 2014-09-09 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법 KR20160060073A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JPJP-P-2013-196854 2013-09-24
JP2013196854 2013-09-24
JPJP-P-2014-167223 2014-08-20
JP2014167223A JP6320239B2 (ja) 2013-09-24 2014-08-20 半導体チップ封止用熱硬化性樹脂シート及び半導体パッケージの製造方法
PCT/JP2014/073755 WO2015045846A1 (ja) 2013-09-24 2014-09-09 半導体チップ封止用熱硬化性樹脂シート及び半導体パッケージの製造方法

Publications (1)

Publication Number Publication Date
KR20160060073A true KR20160060073A (ko) 2016-05-27

Family

ID=52742993

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167009342A KR20160060073A (ko) 2013-09-24 2014-09-09 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법

Country Status (7)

Country Link
US (1) US9659883B2 (ko)
JP (1) JP6320239B2 (ko)
KR (1) KR20160060073A (ko)
CN (1) CN105555848B (ko)
SG (1) SG11201602233PA (ko)
TW (1) TW201516122A (ko)
WO (1) WO2015045846A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013670A (ko) * 2017-08-01 2019-02-11 시바우라 메카트로닉스 가부시끼가이샤 전자 부품의 실장 장치와 실장 방법 및 패키지 부품의 제조 방법
WO2020138632A1 (ko) * 2018-12-27 2020-07-02 주식회사 두산 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법
KR20200135995A (ko) * 2018-08-14 2020-12-04 쑤저우 드림 테크놀러지 컴퍼니 리미티드 칩 적층 패키지를 위한 수지 스페이서 및 이의 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6792322B2 (ja) * 2015-05-12 2020-11-25 昭和電工マテリアルズ株式会社 半導体装置及び半導体装置の製造方法
TWI618615B (zh) * 2015-08-12 2018-03-21 Zhao Chang Wen Method for forming thermosetting resin package sheet
JP2017088759A (ja) * 2015-11-11 2017-05-25 リンテック株式会社 接着シート
JP6224188B1 (ja) 2016-08-08 2017-11-01 太陽インキ製造株式会社 半導体封止材
BR112019006982B1 (pt) * 2016-11-02 2020-09-01 Sumitomo Bakelite Co., Ltd Composição de resina epóxi e estrutura
US9865570B1 (en) * 2017-02-14 2018-01-09 Globalfoundries Inc. Integrated circuit package with thermally conductive pillar
JP7066975B2 (ja) * 2017-03-10 2022-05-16 味の素株式会社 樹脂組成物、樹脂シート、回路基板及び半導体チップパッケージ
WO2018207862A1 (ja) * 2017-05-10 2018-11-15 三井化学株式会社 半導体装置の製造方法および半導体装置の中間体
CN109300794B (zh) * 2017-07-25 2021-02-02 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
WO2019088128A1 (ja) * 2017-10-31 2019-05-09 ナガセケムテックス株式会社 実装構造体の製造方法およびこれに用いられるシート
JPWO2019098078A1 (ja) 2017-11-17 2020-10-01 リンテック株式会社 樹脂シート
JP6934638B2 (ja) * 2017-12-21 2021-09-15 パナソニックＩｐマネジメント株式会社 半導体パッケージ及びプリント回路板
CN112262459A (zh) * 2018-06-08 2021-01-22 琳得科株式会社 固化密封体的制造方法
JP7221046B2 (ja) * 2018-12-26 2023-02-13 東京応化工業株式会社 接着剤組成物、積層体、積層体の製造方法、及び電子部品の製造方法
US20220037221A1 (en) * 2019-02-21 2022-02-03 Panasonic Intellectual Property Management Co., Ltd. Semiconductor encapsulation material and semiconductor device
KR102516291B1 (ko) * 2020-06-30 2023-03-31 (주)이녹스첨단소재 전자장치 제조용 절연필름
KR20230155344A (ko) * 2021-03-11 2023-11-10 닛토덴코 가부시키가이샤 전극 부가 경화 수지 시트의 제조 방법, 전극 부가 경화 수지 시트, 및 열경화성 수지 시트

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2660631B2 (ja) * 1992-03-19 1997-10-08 株式会社日立製作所 樹脂封止型半導体装置
JP4038363B2 (ja) 2000-12-25 2008-01-23 日本特殊陶業株式会社 配線基板
US7145254B2 (en) * 2001-07-26 2006-12-05 Denso Corporation Transfer-molded power device and method for manufacturing transfer-molded power device
JP4225162B2 (ja) * 2003-08-18 2009-02-18 日立化成工業株式会社 封止用フィルム
JP2005302971A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 半導体チップ実装体の製造方法、半導体チップ実装体
JP4730652B2 (ja) 2004-06-02 2011-07-20 ナガセケムテックス株式会社 電子部品の製造方法
JP2006241449A (ja) * 2005-02-07 2006-09-14 San Nopco Ltd 熱硬化性樹脂組成物
JP4935670B2 (ja) 2005-03-25 2012-05-23 住友ベークライト株式会社 半導体装置、並びにバッファーコート用樹脂組成物、ダイボンド用樹脂組成物、及び封止用樹脂組成物
EP2024454B1 (en) * 2006-05-16 2012-09-19 Lord Corporation Curable protectant for electronic assemblies
CN101558490A (zh) * 2006-12-05 2009-10-14 住友电木株式会社 半导体封装件、芯层材料、积层材料及密封树脂组合物
KR20140127362A (ko) * 2008-10-10 2014-11-03 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치
JP5740303B2 (ja) * 2010-03-19 2015-06-24 積水化学工業株式会社 硬化性組成物、硬化前のシート、ダイシング−ダイボンディングテープ、接続構造体及び粘接着剤層付き半導体チップの製造方法
JP2012227441A (ja) * 2011-04-21 2012-11-15 Sumitomo Bakelite Co Ltd 半導体装置の製造方法および半導体装置
JP5903920B2 (ja) * 2012-02-16 2016-04-13 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190013670A (ko) * 2017-08-01 2019-02-11 시바우라 메카트로닉스 가부시끼가이샤 전자 부품의 실장 장치와 실장 방법 및 패키지 부품의 제조 방법
KR20200135995A (ko) * 2018-08-14 2020-12-04 쑤저우 드림 테크놀러지 컴퍼니 리미티드 칩 적층 패키지를 위한 수지 스페이서 및 이의 제조 방법
WO2020138632A1 (ko) * 2018-12-27 2020-07-02 주식회사 두산 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법
KR20200080799A (ko) * 2018-12-27 2020-07-07 주식회사 두산 반도체 패키지용 비전도성 접착필름 및 이를 이용하는 반도체 패키지의 제조방법

Also Published As

Publication number Publication date
US9659883B2 (en) 2017-05-23
WO2015045846A1 (ja) 2015-04-02
US20160211228A1 (en) 2016-07-21
CN105555848B (zh) 2019-04-23
CN105555848A (zh) 2016-05-04
JP6320239B2 (ja) 2018-05-09
JP2015086359A (ja) 2015-05-07
TW201516122A (zh) 2015-05-01
SG11201602233PA (en) 2016-05-30

Similar Documents

Publication Publication Date Title
KR20160060073A (ko) 반도체칩 밀봉용 열경화성 수지 시트 및 반도체 패키지의 제조 방법
TWI475087B (zh) Flip-chip bonding agent, flip-chip bonding tape, semiconductor wafer mounting method, and semiconductor device
JP2015053470A (ja) 中空型電子デバイス封止用樹脂シート及び中空型電子デバイスパッケージの製造方法
JP6643791B2 (ja) 中空封止用樹脂シート及び中空パッケージの製造方法
WO2015019769A1 (ja) 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法
WO2014136720A1 (ja) 半導体装置の製造方法及び熱硬化性樹脂シート
US20170032979A1 (en) Production method for semiconductor package
US20170033076A1 (en) Production method for semiconductor package
TWI543312B (zh) Method for manufacturing parts for laminated bodies and power semiconductor modules
US20170125373A1 (en) Method for producing semiconductor package
TWI614863B (zh) 膠黏薄膜、半導體裝置的製造方法以及半導體裝置
KR20140142676A (ko) 열경화형 다이 본딩 필름, 다이싱 시트 부착 다이 본딩 필름, 및 반도체 장치의 제조 방법
WO2014162951A1 (ja) 半導体装置の製造方法
KR20180048674A (ko) 수지 조성물, 경화물, 봉지용 필름 및 봉지 구조체
WO2016072236A1 (ja) 樹脂組成物、半導体装置の製造方法及び半導体装置
TW201921606A (zh) 半導體裝置之製造方法、及接著層合體
WO2015060106A1 (ja) 半導体パッケージの製造方法
TWI763877B (zh) 半導體密封用熱硬化性環氧樹脂薄片、半導體裝置及其製造方法
JP6688852B2 (ja) 中空封止用樹脂シート及び中空パッケージの製造方法
TW201829609A (zh) 樹脂組合物、樹脂片及半導體裝置、以及半導體裝置之製造方法
JP7032477B2 (ja) バンプ根元補強用シート
TWI834820B (zh) 熱硬化性樹脂膜以及第1保護膜形成用片
JP2006143950A (ja) エポキシ樹脂組成物及び半導体装置
JP2023020205A (ja) 半導体素子封止用積層体、及び、半導体装置の製造方法
TW202032674A (zh) 半導體裝置的製造方法、膜狀接著劑、接著膜及切晶-黏晶一體型膜

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid