KR20160037085A - 반도체 장치, 무선 센서, 및 전자 기기 - Google Patents

반도체 장치, 무선 센서, 및 전자 기기 Download PDF

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KR20160037085A
KR20160037085A KR1020150132113A KR20150132113A KR20160037085A KR 20160037085 A KR20160037085 A KR 20160037085A KR 1020150132113 A KR1020150132113 A KR 1020150132113A KR 20150132113 A KR20150132113 A KR 20150132113A KR 20160037085 A KR20160037085 A KR 20160037085A
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circuit
drain
voltage
semiconductor device
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KR1020150132113A
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유타카 시오노이리
기요시 가토
도모아키 아츠미
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

아날로그 디지털 변환 회로의 소비 전력을 저감하는 것을 과제로 한다.
센서 등에 의하여 취득한 아날로그 전위를, 오프 전류가 극히 낮은 트랜지스터를 갖는 샘플 홀드 회로에 유지시킨다. 샘플 홀드 회로에서는, 트랜지스터를 오프 상태로 함으로써 전하의 유지를 가능하게 한 노드에, 아날로그 전위를 유지시킨다. 그리고, 샘플 홀드 회로가 갖는 버퍼 회로 등에 대한 전원 공급을 정지하고, 소비 전력의 저감을 도모한다. 또한 각 노드에서 전위를 유지하는 구성으로 함으로써, 콤퍼레이터, 축차 비교 레지스터, 및 디지털 아날로그 변환 회로 등의 전위를 유지하는 노드에 오프 전류가 극히 낮은 트랜지스터를 제공하고, 각 회로에 대한 전원 공급을 정지함으로써 소비 전력의 저감을 도모한다.

Description

반도체 장치, 무선 센서, 및 전자 기기{SEMICONDUCTOR DEVICE, WIRELESS SENSOR, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치, 무선 센서, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에 기재되는 발명의 기술 분야는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 따라서, 본 명세서에 기재되는 본 발명의 일 형태의 기술 분야에 대하여 더 구체적으로 말하자면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제조 방법을 일례로서 들 수 있다.
반도체 특성을 이용하는 반도체 장치의 일종인 아날로그 디지털 변환 회로(이하 AD 컨버터)는 다양한 장치에 탑재되고 있다. 특허문헌 1에는 소비 전력을 저감하는 AD 컨버터의 구성에 대하여 기재되어 있다.
미국 특허 출원 공개 제 2012/0112937호 명세서
일반적으로, AD 컨버터에는 전원이 늘 공급되고 있고, 아날로그 데이터가 입력되는 동안 디지털 데이터가 계속해서 출력된다. 이것은 즉, 전원이 공급되는 동안 전력이 계속해서 소비된다는 것이다.
소비 전력 저감의 수단으로서는, 구동 전압을 낮추는 것, 구동 주파수를 낮추는 것, 또는 전원 공급을 간헐적으로 정지하는 것 등이 있다. 그러나, 구동 전압이나 주파수를 낮추는 것은 AD 컨버터의 분해능과 샘플링 레이트에 직접 관련되기 때문에, 성능의 저하를 초래한다. 또한, 전원 공급을 간헐적으로 정지하는 것은 아날로그 데이터를 유지하기 위한 플래시 메모리를 사용하면 가능하긴 하지만, 전용의 고전압 생성 회로나 전용의 주변 회로가 필요하므로 오히려 소비 전력의 증가를 초래한다.
또한, AD 컨버터를 갖는 무선 센서 등에서는, AD 컨버터에서 소비 전력이 증가함으로 인하여 통신 거리가 짧아지는 등의 문제가 발생된다.
본 발명의 일 형태는 신규의 반도체 장치, 신규의 전자 기기 등을 제공하는 것을 과제 중 하나로 한다.
또는, 본 발명의 일 형태는, 소비 전력을 저감할 수 있는 신규의 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않는 신규의 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, 아날로그 데이터를 유지하기 위한 전용의 고전압 생성 회로나 전용의 주변 회로가 불필요한 신규의 구성을 갖는 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는, AD 컨버터를 갖는 무선 센서에서 통신 거리를 연장할 수 있는 신규의 구성의 무선 센서 등을 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태의 과제는 상술한 것에 한정되지 않는다. 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 다른 과제는 본 항목에서 언급되지 않은 과제이며, 이하에 기재된다. 본 항목에서 언급되지 않은 과제는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는 상술한 과제 및/또는 다른 과제 중 적어도 하나의 과제를 해결하는 것이다.
본 발명의 일 형태는, 샘플 홀드 회로와, 콤퍼레이터와, 축차 비교 레지스터(successive approximation register)와, 디지털 아날로그 변환 회로와, 타이밍 컨트롤러를 갖고, 샘플 홀드 회로는 버퍼 회로와 제 1 회로를 갖고, 제 1 회로는 제 1 트랜지스터와 제 1 용량 소자를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽에는 버퍼 회로로부터 출력된 아날로그 전위가 공급되고, 제 1 트랜지스터가 오프 상태가 됨으로써 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 아날로그 전위에 따른 전하가 유지되고, 아날로그 전위가 유지된 후에, 버퍼 회로에 대한 전원 전압의 공급이 정지되는, 반도체 장치이다.
본 발명의 일 형태에서, 타이밍 컨트롤러는 제 1 트랜지스터의 온 상태 또는 오프 상태를 제어하는 신호를 출력하는 반도체 장치가 바람직하다.
본 발명의 일 형태에서, 제 1 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는 반도체 장치가 바람직하다.
본 발명의 일 형태는, 샘플 홀드 회로와, 콤퍼레이터와, 축차 비교 레지스터와, 디지털 아날로그 변환 회로와, 타이밍 컨트롤러를 갖고, 샘플 홀드 회로는 버퍼 회로와 제 1 회로를 갖고, 디지털 아날로그 변환 회로는 복수의 실렉터(selector)와 제 2 회로를 갖고, 제 1 회로는 제 1 트랜지스터와 제 1 용량 소자를 갖고, 제 1 트랜지스터의 소스 및 드레인 중 한쪽에는 버퍼 회로로부터 출력된 아날로그 전위가 공급되고, 제 1 트랜지스터가 오프 상태가 됨으로써 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 아날로그 전위에 따른 전하가 유지되고, 아날로그 전위가 유지된 후에, 버퍼 회로에 대한 전원 전압의 공급이 정지되고, 제 2 회로는 제 2 트랜지스터와 제 2 용량 소자를 갖고, 제 2 트랜지스터의 소스 및 드레인 중 한쪽에는 축차 비교 레지스터로부터 출력된 디지털 신호의 전위가 공급되고, 제 2 트랜지스터가 오프 상태가 됨으로써 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽에 디지털 신호의 전위에 따른 전하가 유지되고, 아날로그 전위가 유지된 후에, 축차 비교 레지스터, 콤퍼레이터, 및 디지털 아날로그 변환 회로에 대한 전원 전압의 공급이 정지되는, 반도체 장치이다.
본 발명의 일 형태에서, 타이밍 컨트롤러는 제 1 트랜지스터 및 제 2 트랜지스터의 온 상태 또는 오프 상태를 제어하는 신호를 출력하는 반도체 장치가 바람직하다.
본 발명의 일 형태에서, 제 1 트랜지스터 및 제 2 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는 반도체 장치가 바람직하다.
본 발명의 일 형태는 상기 반도체 장치와 표시부를 갖는 전자 기기이다.
본 발명의 일 형태는, 상기 반도체 장치와, 안테나와, 집적 회로부와, 센서 회로를 갖고, 집적 회로부는 메모리 회로를 갖고, 센서 회로는 아날로그 신호를 출력하는, 무선 센서이다.
본 발명의 일 형태에서, 메모리 회로는 제 3 트랜지스터 및 제 4 트랜지스터를 갖고, 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 제 4 트랜지스터의 게이트에 전기적으로 접속되고, 제 3 트랜지스터가 오프 상태가 됨으로써 소스 및 드레인 중 한쪽에 데이터에 따른 전하가 유지되고, 제 3 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는 무선 센서인 것이 바람직하다.
본 발명의 일 형태에서, 제 4 트랜지스터는 채널 형성 영역에 실리콘을 포함하는 무선 센서가 바람직하다.
또한, 본 발명의 다른 일 형태에 대해서는 이하의 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규의 반도체 장치, 신규의 전자 기기 등을 제공할 수 있다.
또는, 본 발명의 일 형태는, 소비 전력을 저감할 수 있는 신규의 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않는 신규의 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는, 아날로그 데이터를 유지하기 위한 전용의 고전압 생성 회로나 전용의 주변 회로가 불필요한 신규의 구성의 반도체 장치 등을 제공할 수 있다. 또는, 본 발명의 일 형태는, AD 컨버터를 갖는 무선 센서에서 통신 거리를 연장할 수 있는 신규의 구성의 무선 센서 등을 제공할 수 있다.
또한, 본 발명의 일 형태의 효과는 상술한 것에 한정되지 않는다. 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 다른 효과는 본 항목에서 언급되지 않은 효과이며, 이하에 기재된다. 본 항목에서 언급되지 않은 효과는 당업자라면 명세서 또는 도면 등의 기재로부터 도출할 수 있으며, 이들 기재로부터 적절히 추출할 수 있다. 또한, 본 발명의 일 형태는, 상술한 효과 및/또는 다른 효과 중 적어도 하나의 효과를 갖는 것이다. 따라서, 본 발명의 일 형태는 경우에 따라서는 상술한 효과를 갖지 않는 경우도 있다.
도 1은 본 발명의 일 형태를 설명하기 위한 블록도.
도 2는 본 발명의 일 형태를 설명하기 위한 블록도.
도 3은 본 발명의 일 형태를 설명하기 위한 블록도.
도 4는 본 발명의 일 형태를 설명하기 위한 블록도 및 파형도.
도 5는 본 발명의 일 형태를 설명하기 위한 회로도 및 타이밍 차트.
도 6은 본 발명의 일 형태를 설명하기 위한 회로도.
도 7은 본 발명의 일 형태를 설명하기 위한 회로도.
도 8은 본 발명의 일 형태를 설명하기 위한 회로도.
도 9는 본 발명의 일 형태를 설명하기 위한 블록도.
도 10은 본 발명의 일 형태를 설명하기 위한 블록도.
도 11은 본 발명의 일 형태를 설명하기 위한 회로도.
도 12는 본 발명의 일 형태를 설명하기 위한 블록도.
도 13은 본 발명의 일 형태를 설명하기 위한 블록도.
도 14는 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 15는 본 발명의 일 형태를 설명하기 위한 블록도.
도 16은 본 발명의 일 형태를 설명하기 위한 블록도.
도 17은 본 발명의 일 형태를 설명하기 위한 블록도.
도 18은 본 발명의 일 형태를 설명하기 위한 블록도.
도 19는 본 발명의 일 형태를 설명하기 위한 회로도.
도 20은 본 발명의 일 형태를 설명하기 위한 회로도.
도 21은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 22는 본 발명의 일 형태를 설명하기 위한 회로도.
도 23은 본 발명의 일 형태를 설명하기 위한 타이밍 차트.
도 24는 본 발명의 일 형태를 설명하기 위한 단면도.
도 25는 본 발명의 일 형태를 설명하기 위한 전자 기기.
도 26은 본 발명의 일 형태를 설명하기 위한 모식도.
도 27은 본 발명의 일 형태를 설명하기 위한 모식도.
도 28은 본 발명의 일 형태를 설명하기 위한 모식도.
도 29는 본 발명의 일 형태를 설명하기 위한 블록도 및 타이밍 차트.
도 30은 본 발명의 일 형태를 설명하기 위한 회로도.
도 31은 본 발명의 일 형태를 설명하기 위한 블록도.
도 32는 본 발명의 일 형태를 설명하기 위한 모식도.
도 33은 본 발명의 일 형태를 설명하기 위한 전력의 시간 의존성.
도 34는 본 발명의 일 형태를 설명하기 위한 그래프.
도 35는 본 발명의 일 형태를 설명하기 위한 그래프.
도 36은 본 발명의 일 형태를 설명하기 위한 모식도.
도 37은 본 발명의 일 형태를 설명하기 위한 블록도.
도 38은 본 발명의 일 형태를 설명하기 위한 블록도.
도 39는 본 발명의 일 형태를 설명하기 위한 회로도.
도 40은 본 발명의 일 형태를 설명하기 위한 회로도.
도 41은 본 발명의 일 형태를 설명하기 위한 회로도.
도 42는 본 발명의 일 형태를 설명하기 위한 회로도.
도 43은 본 발명의 일 형태를 설명하기 위한 회로도.
도 44는 본 발명의 일 형태를 설명하기 위한 회로도.
도 45는 본 발명의 일 형태를 설명하기 위한 회로도.
도 46은 본 발명의 일 형태를 설명하기 위한 회로도.
도 47은 본 발명의 일 형태를 설명하기 위한 블록도 및 타이밍 차트.
도 48은 본 발명의 일 형태를 설명하기 위한 그래프.
실시형태에 대하여, 도면을 참조하여 이하에서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시될 수 있고, 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 본 명세서 등에서, "제 1", "제 2", 및 "제 3" 등의 서수사는, 구성 요소의 혼동을 피하기 위하여 붙여진 것이다. 따라서, 구성 요소 수를 한정하는 것은 아니다. 또한, 구성 요소의 순서를 한정하는 것은 아니다.
또한, 도면에서, 동일한 요소 또는 같은 기능을 갖는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 그 설명의 반복은 생략하는 경우가 있다.
(실시형태 1)
본 발명의 일 형태의 반도체 장치의 구성에 대하여 도 1을 참조하여 설명한다.
본 명세서 등에서 반도체 장치란, 반도체 특성을 갖는 장치 전반을 가리킨다. 또는, 반도체 특성을 이용한 회로, 또는 이 회로를 포함하는 시스템 전체를 반도체 장치라고 하는 경우가 있다.
도 1은 본 발명의 일 형태의 반도체 장치의 구성을 도시한 블록도이다.
반도체 장치(100)는 샘플 홀드 회로(101)(샘플 앤드 홀드 회로라고도 하고, 도면 중 S&H라고 약기함), 콤퍼레이터(102)(도면 중 COMP.라고 약기함), 축차 비교 레지스터(103)(도면 중 SAR이라고 약기함), 디지털 아날로그 변환 회로(104)(DA 컨버터라고도 하고, 도면 중 DAC라고 약기함), 타이밍 컨트롤러(105)(도면 중 T_Con이라고 약기함), 및 발진 회로(106)(도면 중 Osci.라고 약기함)를 갖는다.
샘플 홀드 회로(101)는, 아날로그 데이터의 전위(아날로그 전위(Vin))가 입력되고, 제어 신호(S1)의 제어에 따라 아날로그 전위(Vin)에 따른 전하를 유지한다. 제어 신호(S1)는 타이밍 컨트롤러(105)로부터 공급되는 신호이다.
샘플 홀드 회로(101)는 예를 들어 버퍼 회로(111), 트랜지스터(112), 및 용량 소자(113)를 갖는다. 샘플 홀드 회로(101)의 입력 단자는, 트랜지스터(112)의 소스 및 드레인 중 한쪽에 제공된다. 또한, 샘플 홀드 회로(101)의 출력 단자는 트랜지스터(112)의 소스 및 드레인 중 다른 한쪽에 제공된다. 또한, 트랜지스터(112)의 소스 및 드레인 중 다른 한쪽의 노드는 설명하기 위하여 노드(ND)로 한다.
버퍼 회로(111)는, 샘플 홀드 회로(101)에 입력되는 아날로그 데이터 등의 신호를 증폭하여 출력한다. 또한, 도 1에서는 샘플 홀드 회로(101)의 입력 단자와 트랜지스터(112)의 소스 및 드레인 중 한쪽 사이에 버퍼 회로(111)를 제공하는 구성을 도시하였으나, 이에 한정되지 않고 트랜지스터(112)의 게이트 측에 제공하는 구성이라도 좋다.
트랜지스터(112)는, 오프 상태 시에 소스와 드레인 사이를 흐르는 전류가 극히 낮다. 이와 같은 트랜지스터로서는, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(OS 트랜지스터)가 바람직하다. OS 트랜지스터에 대해서는 후술하는 실시형태에서 자세히 기재한다. 또한, 도면에서는 OS 트랜지스터인 것을 명시하기 위하여 OS 트랜지스터의 회로 기호에 "OS"를 기재하였다. 트랜지스터(112)의 소스 및 드레인 중 한쪽은 버퍼 회로(111)의 출력 단자에 접속된다. 트랜지스터(112)의 게이트는 제어 신호(S1)를 공급하는 배선에 접속된다. 트랜지스터(112)의 소스 및 드레인 중 다른 한쪽은 샘플 홀드 회로(101)의 출력 단자 및 노드(ND)에 접속된다.
트랜지스터(112)가 오프 상태가 됨으로써, 용량 소자(113)에는, 아날로그 전위(Vin)에 따른 전하가 유지된다. 또한, 도 1에서는 용량 소자(113)를 트랜지스터(112)의 소스 및 드레인 중 다른 한쪽, 즉 노드(ND) 측에 제공하는 구성을 도시하였으나, 용량 소자(113)는 반드시 제공할 필요는 없고 콤퍼레이터(102)의 입력 단자의 게이트 용량 등을 이용하면 생략할 수 있다. 또한, 아날로그 전위(Vin)에 따른 전하를 유지하는, 트랜지스터(112) 및 용량 소자(113)가 포함되는 회로를, 제 1 회로(10)로 하여 도시하였다.
콤퍼레이터(102)는, 샘플 홀드 회로(101)에서 유지되는 아날로그 전위(Vin)와 디지털 아날로그 변환 회로(104)로부터 출력되는 아날로그 전위(DACout)의 대소 관계를 비교하고, 그 대소 관계에 따라 신호(cmpout)를 출력한다.
축차 비교 레지스터(103)는, 아날로그 전위(DACout)에 따라 변화되는 신호(cmpout)를 N 비트(N은 2 이상의 자연수)의 디지털 데이터로서 유지하고, 출력한다. N 비트, 즉 제 0 비트~제 (N-1) 비트의 디지털 데이터(도면 중 value[N-1:0]라고 약기함)는 Vout로서 외부에 출력되는 것 외에도, 디지털 아날로그 변환 회로(104)에 출력된다. 축차 비교 레지스터(103)는 각 비트에 대응하는 레지스터를 포함하는 논리 회로로 구성되고, 제어 신호(S2)의 제어에 따라 디지털 데이터를 출력할 수 있다. 제어 신호(S2)는 타이밍 컨트롤러(105)로부터 공급되는 신호이다.
디지털 아날로그 변환 회로(104)는, 디지털 데이터에 따라 아날로그 전위(DACout)를 생성하고, 출력한다. 디지털 아날로그 변환 회로(104)는 용량 방식의 변환 방식(C-DAC)이라도 좋고, 저항 방식의 변환 방식(R-DAC)이라도 좋다. 특히, C-DAC의 경우, OS 트랜지스터를 사용함으로써, 디지털값을 유지할 수 있어 바람직하다. 또한, OS 트랜지스터를 갖는 C-DAC의 구성에 대해서는, 후술하는 실시형태에서 구체적인 회로 구성을 들어 설명한다.
타이밍 컨트롤러(105)는 신호(SADC) 및 클럭 신호(CLK)에 따라 제어 신호(S1) 및 제어 신호(S2)를 생성하고 출력한다. 타이밍 컨트롤러(105)는 논리 회로로 구성되고, 클럭 신호(CLK) 및 신호(SADC)에 따라 제어 신호(S1) 및 제어 신호(S2)를 출력할 수 있다. 논리 회로로 구성되는 타이밍 컨트롤러(105)는, 도 9에 도시된 바와 같이 논리 회로로 구성되는 축차 비교 레지스터(103)와 일체화되도록 형성할 수 있다. 타이밍 컨트롤러(105)는 제어 회로라고 하는 경우가 있다.
발진 회로(106)는 클럭 신호(CLK)를 생성하고 출력한다. 발진 회로(106)는 수정(水晶) 발진기라도 좋고, 링 발진기라도 좋다.
도 1에 도시된 AD 컨버터로서 기능하는 반도체 장치(100)에서는, 센서 회로 등으로 취득한 아날로그 전위(Vin)를, 오프 전류가 극히 낮은 트랜지스터(112)를 갖는 샘플 홀드 회로(101)에 유지시킨다. 샘플 홀드 회로(101)에서는, 트랜지스터(112)가 오프 상태가 됨으로써 전하의 유지가 가능하게 된 노드(ND)에 아날로그 전위(Vin)를 유지시킨다. 따라서, 본 발명의 일 형태는, 샘플 홀드 회로(101)가 갖는 버퍼 회로(111) 등에 대한 전원 공급을 정지하여, 소비 전력의 저감을 도모할 수 있다.
또한, 본 발명의 일 형태는, 구동 전압이나 클럭 신호의 주파수를 억제하지 않고 소비 전력의 저감을 도모할 수 있기 때문에, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않도록 할 수 있다. 또한, 본 발명의 일 형태는, 플래시 메모리 등을 사용하지 않고 아날로그 데이터를 유지할 수 있기 때문에, 전용의 고전압 생성 회로나 전용의 주변 회로를 제공하지 않고 소비 전력의 저감을 도모할 수 있다.
다음에, 반도체 장치(100)의 동작예에 대하여, 특히 샘플 홀드 회로(101)의 동작에 착안하여 설명하면서, 본 발명의 일 형태에 의한 효과에 대하여 자세히 기재한다.
도 2의 (A) 및 (B)에서는 아날로그 전위(Vin)를 생성하는 센서 회로(121)(도면 중 Sensor), 샘플 홀드 회로(101), 및 콤퍼레이터(102)를 도시하였다. 샘플 홀드 회로(101)는 스위치(SW)를 포함하고, 스위치(SW)를 통하여 버퍼 회로(111)에 대하여 전원이 공급된다.
스위치(SW)는, 제어 신호(PSW)에 따라 온 상태 또는 오프 상태가 제어된다. 스위치(SW)가 온 상태가 됨으로써 노드(VVDD)는 전위(VDD)가 되고, 전위(VDD)와 접지 전위(GND)의 전위 차이가 전원 전압으로서 공급될 수 있다. 한편, 스위치(SW)가 오프 상태가 되면 노드(VVDD)가 접지 전위(GND)가 되어, 전원 공급이 정지될 수 있다.
도 2의 (A)에 도시된 바와 같이 스위치(SW)를 온 상태로 하고, 제어 신호(S1)에 의하여 트랜지스터(112)를 온 상태로 함으로써, 노드(ND)에 아날로그 전위(Vin)가 공급된다(도면 중 점선 화살표). 다음에, 도 2의 (B)에 도시된 바와 같이 트랜지스터(112)를 오프 상태(도면 중 X표)로 한 후에 스위치(SW)를 오프 상태로 하여, 버퍼 회로(111)에 대한 전원 공급을 정지한다. 상술한 바와 같이 오프 상태에서의 트랜지스터(112)의 오프 전류가 극히 낮으므로, 버퍼 회로(111)에 대한 전원 공급을 정지하더라도 트랜지스터(112)의 오프 상태가 유지됨으로써, 노드(ND)에 공급된 아날로그 전위(Vin)는 계속해서 유지될 수 있다. 그러므로, 아날로그 전위를 공급하는 센서 회로(121)에 대한 전원 공급도 정지할 수 있다.
또한, 센서 회로(121)는 열적 또는 전자기학적 등의 어떤 정보를 아날로그 데이터로서 출력한다. 센서 회로로서는, 아날로그 전위를 출력 가능한 센서이면 다양한 센서를 사용할 수 있다. 예를 들어, 광 센서의 일례를 도 28, 터치 센서의 일례를 도 29에 도시하였다. 또한, 센서 회로는 반도체 장치와 같은 공정으로 제작되어도 좋고, 다른 공정으로 제작되어도 좋다.
도 28의 (A)에 도시된 광 센서는, Si 트랜지스터 및 광전 변환 소자(60)를 갖는 층(1100)과, 층(1100)에 접촉하도록 제공되고 배선층을 갖는 층(1200)과, 층(1200)에 접촉하도록 제공되고 OS 트랜지스터를 갖는 층(1300)과, 층(1300)에 접촉하도록 제공되고 배선층을 갖는 층(1400)을 갖는다. 층(1100)에 형성되는 광전 변환 소자(60) 위에는 절연층(1500)이 형성된다. 또한, 층(1400)에 접촉하도록 지지 기판(1600)이 제공된다. 또한, 층(1200), 층(1300), 및 층(1400)은 도 28의 (B)에 도시된 바와 같이 생략할 수 있다.
절연층(1500) 위에는 차광층(1510)이 형성된다. 절연층(1500) 및 차광층(1510) 위에는 평탄화막으로서 유기 수지층(1520)이 형성된다. 유기 수지층(1520) 위에는 광학 변환층(1550)이 형성된다. 광학 변환층(1550) 위에는 마이크로 렌즈 어레이(1540)가 제공되고, 하나의 렌즈를 통과하는 광이 바로 아래에 있는 광학 변환층(1550)을 통과하여 광전 변환 소자(60)에 조사된다. 또한, 절연층(1500) 위에 있는, 차광층(1510), 유기 수지층(1520), 광학 변환층(1550), 및/또는 마이크로 렌즈 어레이(1540)는 생략하여 형성할 수 있다.
또한, 층(1300)이 갖는 OS 트랜지스터는 반도체 장치가 갖는 트랜지스터와 같은 층에 제공되어도 좋다. 이 경우, 센서 회로와 반도체 장치를 같은 공정으로 제작할 수 있으므로, 저비용화 및 소형화를 도모할 수 있다.
또한, 도 29의 (A)는 상호 용량 방식 터치 센서의 구성을 도시한 블록도이다. 도 29의 (A)에는 펄스 전압 출력 회로(601), 전류 검출 회로(602)를 도시하였다. 또한, 도 29의 (A)에서는, 펄스 전압이 인가되는 배선(612)과 전류의 변화를 검출하는 배선(613)을 각각, X1~X6, Y1~Y6의 6개의 배선으로 도시하였다. 또한, 도 29의 (A)에서는 배선(612)과 배선(613)이 중첩되어 형성되는 용량 소자(611)를 도시하였다.
펄스 전압 출력 회로(601)는, X1~X6의 배선에 순차적으로 펄스 전압을 인가하기 위한 회로이다. X1~X6의 배선에 펄스 전압이 인가됨으로써, 용량 소자(611)를 형성하는 배선(612) 및 배선(613)에서는 전계가 발생된다. 이 배선 사이에 발생되는 전계의 차폐 등에 의하여 용량 소자(611)에서의 상호 용량에 변화가 일어나는 것을 이용하여, 피검지체의 근접 또는 접촉을 검지할 수 있다.
전류 검출 회로(602)는, 용량 소자(611)에서의 상호 용량의 변화에 의한, Y1~Y6의 배선에서의 전류의 변화를 검출하기 위한 회로이다. Y1~Y6의 배선에서, 피검지체의 근접 또는 접촉이 없으면 검출되는 전류값에 변화는 없지만, 검출하는 피검지체의 근접 또는 접촉에 의하여 상호 용량이 감소하는 경우에 전류값이 감소하는 변화가 검출된다. 또한, 전류의 검출에는 적분 회로 등을 사용하면 좋다.
다음에, 도 29의 (B)는, 도 29의 (A)에서 도시한 상호 용량 방식의 터치 센서에서의 입출력 파형의 타이밍 차트이다. 도 29의 (B)에는, 1프레임(1F) 기간에 각 행렬에서 피검지체의 검출을 행하는 것을 나타내었다. 또한, 도 29의 (B)에서는, 피검지체를 검출하는 경우와 피검지체를 검출하지 않는 경우로 나누었다. 또한, Y1~Y6의 배선에 대해서는, 검출되는 전류값을 전압값으로 하여 파형을 나타내었다.
X1~X6의 배선에는, 순차적으로 펄스 전압이 인가되어, 이 펄스 전압에 따라 Y1~Y6의 배선에서의 파형이 변화된다. 피검지체의 근접 또는 접촉이 없는 경우에는, X1~X6의 배선의 전압의 변화에 따라 Y1~Y6의 파형이 변화된다. 한편, 피검지체의 근접 또는 접촉이 있는 경우에는, 피검지체의 근접 또는 접촉 부분에서 전류값이 감소하기 때문에, 전압값의 파형도 변화된다.
이와 같이, 상호 용량의 변화를 검출함으로써, 피검지체의 근접 또는 접촉을 검지할 수 있다. 또한, 도 29의 (A) 및 (B)의 구성에 한정되지 않고 다른 터치 센서로 하여도 좋다.
또한, 도 2에서는 센서 회로를 하나만 도시하였으나, 복수의 센서 회로를 제공하여도 좋다. 이 경우, 도 3에 도시된 바와 같이, 센서 회로(121A) 및 센서 회로(121B)가 제공되는 경우, 샘플 홀드 회로(101A) 및 샘플 홀드 회로(101B)를 제공한다. 그리고, 샘플 홀드 회로(101A) 및 샘플 홀드 회로(101B)와 콤퍼레이터(102) 사이에 실렉터(122)(멀티플렉서라고도 하고, 도면 중 MPX라고 약기함)를 제공한다.
실렉터(122)는 선택 신호(SEL)에 따라, 샘플 홀드 회로(101A) 및 샘플 홀드 회로(101B) 중 어느 한쪽의 아날로그 전위를 선택하여 콤퍼레이터(102)에 출력한다. 샘플 홀드 회로(101A) 및 샘플 홀드 회로(101B)는 각각, 도 1 및 도 2에 설명한 샘플 홀드 회로(101)이고, 센서 회로(121A) 및 센서 회로(121B)에서 각각 얻어지는 아날로그 전위(Vin_A) 및 아날로그 전위(Vin_B)를 유지하고, 버퍼 회로에 대한 전원 공급을 정지할 수 있다. 따라서, 소비 전력의 저감을 도모하도록 동작할 수 있다. 또한, 샘플 홀드 회로(101A) 및 샘플 홀드 회로(101B)에서 아날로그 전위(Vin_A) 및 아날로그 전위(Vin_B)를 일단 샘플링한 후에는, 센서 회로(121A) 및 센서 회로(121B)로부터의 아날로그 전위(Vin_A) 및 아날로그 전위(Vin_B)의 공급을 정지하기 위하여 센서 회로(121A) 및 센서 회로(121B)에 대한 전원 공급을 정지할 수 있다. 따라서, 센서 회로(121A) 및 센서 회로(121B)의 소비 전력을 저감할 수 있다.
또한, 센서 회로에서 얻어지는 아날로그 전위는, 일정한 경우도 있고 늘 변동되는 경우도 있다. 변동되는 아날로그 전위를 샘플링하는 경우, 상관 이중 샘플링(CDS: Correlated Double Sampling) 회로를 통하여 샘플링하면 좋다. 상관 이중 샘플링 회로는 2개의 타이밍에서의 전위의 상대 차이를 얻어 노이즈를 제거하는 용도로 사용되고 있다.
도 4의 (A)는 상관 이중 샘플링 회로의 일례이다. 상관 이중 샘플링 회로는, 복수의 샘플 홀드 회로(샘플 홀드 회로(131A)~샘플 홀드 회로(131C))를 갖는다. 샘플 홀드 회로(131A)~샘플 홀드 회로(131C)로서는, 도 1 등에서 도시한 샘플 홀드 회로(101)와 동등한 회로를 사용할 수 있다. 샘플 홀드 회로(131A)의 트랜지스터에는 제어 신호(φ1), 샘플 홀드 회로(131B) 및 샘플 홀드 회로(131C)의 트랜지스터에는 제어 신호(φ2)가 공급된다.
제어 신호(φ1) 및 제어 신호(φ2)에 의하여 오프 상태가 되는 트랜지스터에 OS 트랜지스터를 사용함으로써, 차이를 취득하기 위하여 샘플링된 전위의 변동을 적게 할 수 있다. 그러므로, 상관 이중 샘플링 회로의 정도(精度)를 높일 수 있다. 또한, 전위를 일단 샘플링한 후에는, 샘플 홀드 회로(131A)~샘플 홀드 회로(131C)가 갖는 버퍼 회로에 대한 전원 공급을 정지할 수 있어, 소비 전력의 저감을 도모할 수 있다.
도 4의 (B)는 도 4의 (A)에 도시된 상관 이중 샘플링 회로의 동작의 일례를 나타낸 타이밍 차트이다. 또한, 전위(VSensor)는 센서 회로(121)에서 얻어지는 변동되는 전위이고, 전위(Vin)는 상관 이중 샘플링 회로를 통한 아날로그 전위이다. 도 4의 (B)에 도시된 바와 같이, 전위(VSensor)가 변동되더라도 일정한 주기에서 샘플링하여 차이를 취득함으로써, 전위(Vin)는 전압(ΔV)으로 일정한 전위가 되는 아날로그 전위로서 취득할 수 있다.
다음에, 도 5의 (A)에는 도 1~도 4에서 도시한 샘플 홀드 회로와 다른 구성예를 도시하였다. 도 5의 (A)에 도시된 샘플 홀드 회로(101)는 트랜지스터(112)와 용량 소자(113)에 더하여, 인버터 회로(114), 인버터 회로(115), 및 MOS 용량 소자(116)를 갖는다. MOS 용량 소자(116)를 가지면, 샘플 홀드 회로(101)는 전하 주입(charge injection)을 억제할 수 있다.
인버터 회로(114) 및 인버터 회로(115)는 도 2에서 설명한 버퍼 회로(111)와 마찬가지로 스위치(SW)에 접속되고, 제어 신호(PSW)의 제어에 따라 전원의 공급 또는 정지가 제어된다. 인버터 회로(114)에는 제어 신호(S1)의 논리가 반전된 제어 신호(S1_B)가 입력되고, 인버터 회로(114)를 통하여 트랜지스터(112)의 게이트에 제어 신호(S1)가 공급된다. MOS 용량 소자(116)의 게이트 측에는, 제어 신호(S1)가 인버터 회로(115)를 통하여 반전된 신호가 공급된다. MOS 용량 소자(116)의 반도체층 측은 노드(ND)에 접속된다.
도 5의 (B)는 도 5의 (A)의 샘플 홀드 회로의 동작예를 나타낸 타이밍 차트이다.
먼저, 시각(T1)에 제어 신호(PSW)를 하이 레벨로 한다. 또한, 제어 신호(PSW)를 하이 레벨로 함으로써, 인버터 회로(114) 및 인버터 회로(115)에 대하여 전원이 공급된다. 한편, 제어 신호(PSW)를 로우 레벨로 하면, 인버터 회로(114) 및 인버터 회로(115)에 대한 전원 공급이 정지된다. 그리고, 제어 신호(S1)를 하이 레벨, 제어 신호(S1_B)를 로우 레벨로 한다. 이로써, 트랜지스터(112)가 온 상태가 되므로, 노드(ND)의 전위는 입력 단자(IN)의 전위인 전위(Vin)까지 상승된다.
다음에, 시각(T2)에 제어 신호(S1)를 로우 레벨, 제어 신호(S1_B)를 하이 레벨로 한다. 이로써, 트랜지스터(112)가 오프 상태가 된다. 그러므로, 노드(ND)의 전위(Vin)가 유지된다.
다음에, 시각(T3)에 제어 신호(PSW)를 로우 레벨로 한다. 이 때, 제어 신호(S1)를 로우 레벨, 제어 신호(S1_B)를 하이 레벨로 하기 때문에, 노드(ND)의 전위(Vin)가 계속해서 유지된다.
이상이 도 5의 (A)에 도시된 샘플 홀드 회로의 동작예이다.
다음에, 도 6에서는 콤퍼레이터(102)의 회로 구성의 일례를 도시하였다. 도 6에 도시된 콤퍼레이터(102)는 p채널형 트랜지스터(141)~트랜지스터(153), n채널형 트랜지스터(154)~트랜지스터(166), 및 저항 소자(167)로 구성된다. 또한, 도 6 중 단자(INP)가 비반전 입력 단자, 단자(INM)가 반전 입력 단자에 상당한다.
다음에, 도 7의 (A)에는 발진 회로(106)의 회로 구성의 일례를 도시하였다. 도 7의 (A)에 도시된 발진 회로(106)는 p채널형 트랜지스터(171), 인버터 회로(172), n채널형 트랜지스터(173), 및 바이어스 전압 생성 회로(174)로 구성된다. 또한, 도 7 중 단자(BIASP)가 양의 바이어스 전압을 인가하는 단자, 단자(BIASN)가 음의 바이어스 전압을 인가하는 단자에 상당한다.
도 7의 (B)에서는, 도 7의 (A)에 도시된 바이어스 전압 생성 회로(174)의 회로 구성의 일례를 도시하였다. 도 7의 (B)에 도시된 바이어스 전압 생성 회로(174)는 p채널형 트랜지스터(176)~트랜지스터(181), n채널형 트랜지스터(183)~트랜지스터(188), 저항 소자(189), 및 용량 소자(190)~용량 소자(193)로 구성된다.
다음에, 도 8의 (A)에서는 디지털 아날로그 변환 회로(104)의 회로 구성의 일례를 도시하였다. 또한, 도 8의 (A)의 디지털 아날로그 변환 회로(104)는 10비트의 C-DAC이다. 또한, 도 8의 (A)에서는 설명을 위하여, 디지털 아날로그 변환 회로(104)에 더하여, 샘플 홀드 회로(101)와 콤퍼레이터(102)도 함께 도시하였다. 도 8의 (A)에 도시된 디지털 아날로그 변환 회로(104)는 용량 소자(193), 실렉터(194), 실렉터(195), 실렉터(196), 및 트랜지스터(197)로 구성된다. 용량 소자(193)는 비트 수에 따른 용량값을 갖는다. 용량값의 일례는, 도 8의 (A) 중 용량 소자(193) 곁에 나타내었다. 또한, 실렉터(194) 및 실렉터(195)는 용량 소자(193)에 대응하도록 제공된다.
도 8의 (B)에서는 도 8의 (A)에 도시된 실렉터(194), 실렉터(195), 및 실렉터(196)의 회로 구성의 일례를 도시하였다. 또한, 실렉터(195) 및 실렉터(196)의 단자(SEL)에는 제어 신호(S2)가 공급된다. 또한, 실렉터(194) 및 실렉터(195)의 단자(A)에는, 실렉터(196)로 선택되는 전위가 공급된다. 또한, 실렉터(196)의 단자(A)에는 참조 전위(Vref)가 공급된다. 또한, 실렉터(194), 실렉터(195), 및 실렉터(196)의 단자(B)에는 접지 전위가 공급된다. 또한, 참조 전위(Vref)는, 반도체 장치의 외부에 있는 정(定)전압 회로 등에서 생성되는 전위라도 좋고, 외부의 정전압 회로 등으로부터 공급되는 전위를 바탕으로 반도체 장치 내부에서 생성되는 전위라도 좋다.
또한, 도 8의 (C)에서는 도 8의 (B)에 도시된 실렉터의 더 구체적인 회로 구성의 일례를 도시하였다. 도 8의 (C)에 도시된 실렉터는 인버터 회로(198), n채널형 트랜지스터(135), n채널형 트랜지스터(136), p채널형 트랜지스터(137), 및 p채널형 트랜지스터(138)로 구성된다.
상기에서 설명한, AD 컨버터로서 기능하는 본 실시형태의 반도체 장치는, 센서 등에 의하여 취득한 아날로그 전위(Vin)를, 오프 전류가 극히 낮은 트랜지스터를 갖는 샘플 홀드 회로(101)에 유지시킨다. 샘플 홀드 회로(101)에서는, 트랜지스터(112)를 오프 상태로 함으로써 전하의 유지를 가능하게 한 노드(ND)에, 아날로그 전위(Vin)를 유지시킨다. 그리고, 본 발명의 일 형태는, 샘플 홀드 회로(101)가 갖는 버퍼 회로(111) 등에 대한 전원 공급을 정지하여, 소비 전력의 저감을 도모할 수 있다.
또한, 본 실시형태의 반도체 장치는, 구동 전압이나 클럭 신호의 주파수를 억제하지 않고 소비 전력의 저감을 도모할 수 있기 때문에, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않도록 할 수 있다. 또한, 본 실시형태의 반도체 장치는, 플래시 메모리 등을 사용하지 않고 아날로그 데이터를 유지할 수 있기 때문에, 전용의 고전압 생성 회로나 전용의 주변 회로를 제공하지 않고 소비 전력의 저감을 도모할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 기재한 반도체 장치와 다른 회로 구성 및 동작에 대하여 설명한다.
도 10에 도시된 반도체 장치(200)는, 샘플 홀드 회로(101), 축차 비교 레지스터(103), 디지털 아날로그 변환 회로(104), 타이밍 컨트롤러(105), 및 발진 회로(106)를 갖는다.
도 10에 도시된 반도체 장치(200)의 구성은, 디지털 아날로그 변환 회로(104) 내에 디지털 데이터를 유지하기 위한 트랜지스터(211) 및 용량 소자(212)를 갖는 점에서 도 1의 구성과 다르다. 트랜지스터(211)의 게이트에는 타이밍 컨트롤러(105)로부터, 각 비트에 대응하여, 온 상태 또는 오프 상태를 제어하기 위한 제어 신호(S3value[N-1:0])가 공급된다. 본 실시형태에서는, 실시형태 1과 다른 점에 대하여 자세히 설명하고, 실시형태 1과 중복되는 점에 대해서는 설명을 생략한다.
트랜지스터(211) 및 용량 소자(212)는, 트랜지스터(211)가 오프 상태가 됨으로써 노드(NDDAC)에 디지털 데이터의 전위에 따른 전하가 유지되어, 디지털 데이터를 유지한다. 트랜지스터(211)는 트랜지스터(112)와 마찬가지로 오프 상태 시의 소스와 드레인 사이를 흐르는 전류가 극히 낮은 트랜지스터이며, OS 트랜지스터인 것이 바람직하다.
디지털 아날로그 변환 회로(104) 내에서 디지털 데이터를 유지하는 경우, 도 8의 (A)~(C)에서 설명한 실렉터(194)에 트랜지스터(211) 및 용량 소자(212)를 추가하는 구성으로 하면 좋다. 도 11의 (A) 및 (B)에서는, 실렉터(194)에 트랜지스터(211) 및 용량 소자(212)를 추가한 회로도의 일례를 도시하였다. 또한, 도 11의 (A) 및 (B)에서는, 제어 신호(S3value [N-1:0])로서, 제 0 비트의 제어 신호(S3value [0])를 트랜지스터(211)의 게이트에 공급하는 예를 도시하였다.
도 10의 구성으로 함으로써, 샘플 홀드 회로(101), 콤퍼레이터(102), 축차 비교 레지스터(103), 및 디지털 아날로그 변환 회로(104)에 대한 전원 공급을 정지함으로써 소비 전력의 저감을 도모할 수 있다. 구체적으로는 도 12에 도시된 바와 같이, 아날로그 전위(Vin)를 샘플 홀드 회로(101) 내에 유지함으로써, 버퍼 회로(111)에 대한 전원 공급을 정지할 수 있다. 또한, 디지털 아날로그 변환 회로(104) 내의 디지털 데이터가 각 비트에서 확정될 때마다, 축차 비교 레지스터(103)나 축차 비교 레지스터(103) 내의 레지스터에 대한 전원 공급을 정지할 수 있다. 또한, 콤퍼레이터(102) 및 디지털 아날로그 변환 회로(104)에 대한 전원 공급을 정지할 수 있다.
구체적인 동작에 대하여 설명하기 위하여, 도 13에서는 도 10의 구성과 달리 2비트의 AD 컨버터로 한 회로 구성을 도시하였다. 도 13 중, 축차 비교 레지스터(103)에는, 제 0 비트의 디지털 데이터를 유지하는 레지스터(221)와, 제 1 비트의 디지털 데이터를 유지하는 레지스터(222)가 있다. 또한, 레지스터(221)에 대한 전원의 공급 또는 정지를 제어하는 제어 신호(Pvalue [0]), 레지스터(222)에 대한 전원의 공급 또는 정지를 제어하는 제어 신호(Pvalue [1])를 도시하였다. 또한, 버퍼 회로(111)에 대한 전원의 공급 또는 정지를 제어하는 제어 신호(P111), 디지털 아날로그 변환 회로(104)에 대한 전원의 공급 또는 정지를 제어하는 제어 신호(PDAC), 콤퍼레이터(102)에 대한 전원의 공급 또는 정지를 제어하는 제어 신호(PComp)를 도시하였다.
다음에, 도 14에 나타낸 타이밍 차트를 사용하여 도 13의 반도체 장치(200)의 동작에 대하여 설명한다. 또한, 일례로서, VDD는 3V, VSS는 0V, Vref는 2V, Vin은 1.5V로 한다. 또한, "00", "01", "10", "11"의 디지털값은 각각 0.5V, 1.0V, 1.5V, 2.0V의 아날로그값에 대응하는 것으로 하여 설명한다. 또한, 도면 중 사선부(231)는, 예전의 데이터가 유지된 상태를 나타낸다.
신호(SADC)가 타이밍 컨트롤러(105)에 입력되면, 타이밍 컨트롤러(105)는 발진 회로(106)의 동작을 시작시켜 클럭 신호(CLK)를 출력시킨다. 신호(SADC)가 타이밍 컨트롤러(105)에 입력되면, 타이밍 컨트롤러(105)는 샘플 홀드 회로(101)에 제어 신호(S1)를 출력한다. 타이밍 컨트롤러(105)는 디지털 아날로그 변환 회로(104), 축차 비교 레지스터(103)에 제어 신호(S2)를 출력한다. 타이밍 컨트롤러(105)는 디지털 아날로그 변환 회로(104), 축차 비교 레지스터(103)에 제어 신호(S3value [1:0])를 출력한다.
도 14에서 제어 신호(S1)와 신호(SADC)는 같은 파형의 신호이지만, 반도체 장치(200)가 정상적으로 동작하는 범위라면 서로 다른 파형의 신호로 하여도 좋다. 제어 신호(S1)에 의하여 샘플 홀드 회로(101)가 동작을 시작한다. 샘플 홀드 회로(101)에 입력된 1.5V의 아날로그 전위(Vin)는 버퍼 회로(111)에서 증폭되며 트랜지스터(112)가 온 상태가 됨으로써 노드(ND)에 공급되고, 트랜지스터(112)가 오프 상태가 됨으로써 노드(ND)에 1.5V의 아날로그 전위로서 유지된다.
도 14에서 제어 신호(S2)와 클럭 신호(CLK)는 같은 파형의 신호이지만, 반도체 장치(200)가 정상적으로 동작하는 범위라면 다른 파형의 신호로 하여도 좋다. 제어 신호(S2)에 의하여, 축차 비교 레지스터(103)를 리셋한다. 또한, 제어 신호(S1) 및 제어 신호(S2)에 의하여, 디지털 아날로그 변환 회로(104)를 리셋한다.
도 14에서 제어 신호(S3value [1:0])는 각 비트의 디지털 데이터가 확정될 때까지 하이 레벨로 하였으나, 반도체 장치(200)가 정상적으로 동작하는 범위라면 다른 파형의 신호라도 좋다. 제어 신호(S3value [1:0])에 의하여, 각 비트의 디지털 데이터가 확정된 후, 디지털 데이터를 유지하도록 트랜지스터(211)의 온 상태 또는 오프 상태를 제어한다.
제어 신호(S1)에 의하여 트랜지스터(112)를 오프 상태로 함으로써 노드(ND)에 1.5V의 아날로그 전위를 유지한 후, 제어 신호(P111)에 의하여 샘플 홀드 회로(101)의 버퍼 회로(111)에 대한 전원 공급이 정지된다. 버퍼 회로(111)에 대한 전원 공급이 정지되어도, 트랜지스터(112)가 오프 상태가 되어 있기 때문에, 소비 전력을 저감하면서 아날로그 전위의 유지를 가능하게 할 수 있다.
제어 신호(S2)에 의하여 축차 비교 레지스터(103)를 리셋함으로써, 레지스터(221) 및 레지스터(222)는 "00"로 초기화된다. 레지스터(221) 및 레지스터(222)는 "11"로 초기화되어도 좋다.
제어 신호(S3value [1:0])에 의하여 트랜지스터(211)를 온 상태로 함으로써, 각 비트의 디지털 데이터가 디지털 아날로그 변환 회로(104)에 공급된다.
다음에, 클럭 신호(CLK)의 제 1 주기의 상승에서, 타이밍 컨트롤러(105)는 축차 비교 레지스터(103)의 레지스터(222)에 있는, 최상위 비트인 제 1 비트의 디지털 데이터를 "1"로 한다. 또한, 제어 신호(S2)에 의하여, 디지털 아날로그 변환 회로(104)는 축차 비교 레지스터(103)의 디지털 데이터 "10"을 1.5V의 아날로그 전위(DACout)로 변환하고, 콤퍼레이터(102)에 출력한다. 그리고, 콤퍼레이터(102)는, 노드(ND)에 유지된 아날로그 전위(Vin)인 1.5V와, 디지털 아날로그 변환이 수행된 아날로그 전위(DACout)인 1.5V를 비교하여, 아날로그 전위(Vin)가 아날로그 전위(DACout) 이상이면 신호(cmpout)는 하이 레벨을, 아날로그 전위(DACout) 미만이면 로우 레벨을 출력한다. 여기서는, 1.5V의 아날로그 전위끼리를 비교하기 때문에, 신호(cmpout)는 하이 레벨이 된다. 신호(cmpout)는 축차 비교 레지스터(103)에 입력된다.
다음에, 타이밍 컨트롤러(105)는, 상위 비트인 제 1 비트의 디지털 데이터가 "1"로 확정되었기 때문에, 클럭 신호(CLK)의 제 1 주기의 하강에서, 제어 신호(S3value [1])를 로우 레벨로 하여, 트랜지스터(211)를 오프 상태로 함으로써, 디지털 아날로그 변환 회로(104) 내에 제 1 비트의 디지털 데이터를 유지시킨다. 또한, 제어 신호(Pvalue[1])를 로우 레벨로 하여, 축차 비교 레지스터(103)의 레지스터(222)에 대한 전원 공급이 정지된다. 레지스터(222)에 대한 전원 공급을 정지하여도, 트랜지스터(211)가 오프 상태가 되어 있기 때문에, 소비 전력을 저감하면서, 디지털 아날로그 변환 회로(104) 내로의 디지털 데이터의 유지를 가능하게 할 수 있다.
다음에, 클럭 신호(CLK)의 제 2 주기의 상승에서, 타이밍 컨트롤러(105)는 축차 비교 레지스터(103)의 레지스터(221)에 있는, 최하위 비트인 제 0 비트의 디지털 데이터를 "1"로 한다. 또한, 제어 신호(S2)에 의하여, 디지털 아날로그 변환 회로(104)는 축차 비교 레지스터(103)의 디지털 데이터 "11"을 2.0V의 아날로그 전위(DACout)로 변환하고, 콤퍼레이터(102)에 출력한다. 그리고, 콤퍼레이터(102)는 노드(ND)에 유지된 아날로그 전위(Vin)인 1.5V와, 디지털 아날로그 변환이 수행된 아날로그 전위(DACout)인 2.0V를 비교하여, 아날로그 전위(Vin)가 아날로그 전위(DACout) 이상이면 신호(cmpout)는 하이 레벨을, 아날로그 전위(DACout) 미만이면 로우 레벨을 출력한다. 여기서는, 1.5V의 아날로그 전위(Vin)와 2.0V의 아날로그 전위(DACout)를 비교하기 때문에, 신호(cmpout)는 로우 레벨이 된다. 신호(cmpout)는 축차 비교 레지스터(103)에 입력된다.
다음에, 타이밍 컨트롤러(105)는 하위 비트인 제 0 비트의 디지털 데이터가 "0"로 확정되었기 때문에, 클럭 신호(CLK)의 제 2 주기의 하강에서 제어 신호(S3value [0])를 로우 레벨로 하여, 트랜지스터(211)를 오프 상태로 함으로써, 디지털 아날로그 변환 회로(104) 내에 제 0 비트의 디지털 데이터를 유지시킨다. 또한, 제어 신호(Pvalue[0])를 로우 레벨로 하여, 축차 비교 레지스터(103)의 레지스터(221)에 대한 전원 공급이 정지된다. 레지스터(221)에 대한 전원 공급을 정지하여도, 트랜지스터(211)가 오프 상태가 되어 있기 때문에, 소비 전력을 저감하면서, 디지털 아날로그 변환 회로(104) 내로의 디지털 데이터의 유지를 가능하게 할 수 있다.
또한, 타이밍 컨트롤러(105)는, 클럭 신호(CLK)의 제 2 주기의 하강에서, 제어 신호(PComp)와 제어 신호(PADC)를 로우 레벨로 하여, 콤퍼레이터(102) 및 디지털 아날로그 변환 회로(104)에 대한 전원 공급이 정지된다. 콤퍼레이터(102) 및 디지털 아날로그 변환 회로(104)에 대한 전원 공급을 정지하여도 트랜지스터(211)가 오프 상태가 되어 있기 때문에, 소비 전력을 저감하면서, 디지털 아날로그 변환 회로(104) 내로의 디지털 데이터의 유지를 가능하게 할 수 있다.
이로써, 1.5V의 아날로그 전위(Vin)가 제 2 비트의 디지털 데이터 "10"으로 변환된다.
본 실시형태에 기재되는 구성은, OS 트랜지스터를 사용함으로써, 전원 공급이 정지된 후에도 아날로그 데이터 또는 디지털 데이터의 전위를 유지할 수 있기 때문에, 각 회로에 대한 전원 공급을 정지하여, 소비 전력을 저감할 수 있다. 또한, 디지털 데이터가 확정된 후에, AD 컨버터로서 기능하는 반도체 장치 전체의 전원 공급을 정지함으로써, 다음에 아날로그 전위(Vin)가 입력될 때까지 소비 전력을 저감할 수 있다.
상기에서 설명한 바와 같이, AD 컨버터로서 기능하는 본 실시형태의 반도체 장치는, 상기 실시형태 1과 마찬가지로, 센서 등에 의하여 취득한 아날로그 전위(Vin)를, 오프 전류가 극히 낮은 트랜지스터를 갖는 샘플 홀드 회로(101)에 유지시킨다. 또한, 확정된 디지털 데이터를 디지털 아날로그 변환 회로 내에 유지시킨다. 그리고 본 발명의 일 형태는, 반도체 장치가 갖는 각 회로에 대한 전원 공급을 정지하여, 소비 전력의 저감을 도모할 수 있다.
또한, 본 실시형태의 반도체 장치는, 구동 전압이나 클럭 신호의 주파수를 억제하지 않고 소비 전력의 저감을 도모할 수 있기 때문에, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않도록 할 수 있다. 또한, 본 실시형태의 반도체 장치는, 플래시 메모리 등을 사용하지 않고 아날로그 데이터를 유지할 수 있기 때문에, 전용의 고전압 생성 회로나 전용의 주변 회로를 제공하지 않고 소비 전력의 저감을 도모할 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태 1 및 2에서 설명한 AD 컨버터로서 기능하는 반도체 장치를 무선 센서에 적용하는 예에 대하여 설명한다. 또한, 무선 센서는 RF(Radio Frequency) 센서 등이라고 불린다.
또한, 무선 센서는 무선 통신 장치로부터 무선 신호를 수신하고, 센서 회로에서 얻은 데이터를 무선 통신 장치로 송신한다. 또한, 무선 통신 장치는, 무선 신호를 송수신할 수 있는 장치이면 좋고, 그 일례로서는 질문기, 스마트미터, 휴대 전화, 퍼스널 컴퓨터, 또는 데이터를 모으는 무선 단말 등을 들 수 있다.
무선 센서는, 수신한 무선 신호를 전력으로서 구동하는 패시브형 무선 센서인 것이 바람직하다. 패시브형 무선 센서는 이차 전지가 탑재되어 있지 않기 때문에 소형화가 가능하며, 설치 자유도를 높게 할 수 있다. 또한, 수신한 무선 신호를 바탕으로 전력을 생성하여 충전할 수 있는 이차 전지를 내장하여도 좋다.
또한, 무선 신호의 주파수대는, 법령 등에 따라 적절히 선택하면 좋고, 예를 들어 135kHz대의 장파대, 13.56MHz대의 단파대, 900MHz대의 UHF대, 2.45GHz대의 마이크로파대 등을 사용할 수 있다. 무선 센서가 갖는 안테나의 구조는 무선 신호의 주파수대에 따라 선택하면 좋다.
<무선 센서의 블록도>
도 15는 무선 센서(400)의 블록도이다. 무선 센서는 안테나(401)와, 집적 회로부(402)(IC부, 또는 회로부라고도 함)로 크게 분별된다.
안테나(401)는, 무선 신호를 전기 신호로, 또는 전기 신호를 무선 신호로 변환하여, 외부의 질문기 등의 단말과 신호의 송수신을 행한다. 신호를 반송하는 무선 신호의 주파수대에 따라 복수의 안테나가 제공되어도 좋다. 변조 방식에는 예를 들어 아날로그 변조 또는 디지털 변조가 있고, 진폭 변조, 위상 변조, 주파수 변조, 및 스펙트럼 확산 중 어느 것을 사용해도 좋다.
집적 회로부(402)는, 무선 신호를 수신함으로써 생성된 전압, 및 전기 신호를 바탕으로 동작하는 회로를 갖는다. 또한, 집적 회로부(402)는, 상기 회로가 동작하여 얻어진 전기 신호를 안테나(401)를 통하여 송신하는 회로를 갖는다.
집적 회로부(402)는 예를 들어, 정류(整流) 회로(403), 복조 회로(404), 변조 회로(405), 정전압 회로(406), 제어 회로(407), 발진 회로(408), 메모리 회로(409), AD 컨버터(411), 및 센서 회로(412)를 갖는다.
정류 회로(403)는 안테나(401)로부터의 전기 신호를 정류 및 평활화한다. 정류 및 평활화된 무선 신호는, 일정한 전위를 갖는 전압(VIN)이 된다. 전압(VIN)은 정전압 회로(406)에 출력된다.
또한, 정류 회로(403)는, 보호 회로(리미터 회로)를 가져도 좋다. 보호 회로는, 안테나(401)로부터의 전기 신호가 대전압인 경우에 집적 회로부(402)의 각 회로가 파괴되는 것을 방지한다.
복조 회로(404)는, 안테나(401)로부터의 전기 신호를 복조한다. 복조된 신호는 제어 회로(407)에 출력된다.
변조 회로(405)는 제어 회로(407)에서 생성된 전기 신호를 변조한다. 변조된 전기 신호는, 반송파를 사용하여, 안테나(401)를 통하여 무선 신호로서 송신된다.
정전압 회로(406)는, 전압(VIN)을 바탕으로 전압을 생성한다. 정전압 회로(406)에서 생성되는 전압(VDD)은, 집적 회로부(402)가 갖는 각 회로에 인가된다. 또한, 정전압 회로(406)가 생성하는 전압은, 하나에 한정되지 않으며 복수라도 좋다.
제어 회로(407)는, 집적 회로부(402)가 갖는 각 회로에 입력하는 신호, 집적 회로부(402)가 갖는 각 회로로부터 출력되는 신호, 집적 회로부(402)가 갖는 각 회로를 동작시키기 위한 신호 등을 생성하여, 집적 회로부(402)가 갖는 각 회로를 제어한다.
발진 회로(408)는 기준이 되는 클럭 신호를 생성한다. 그 일례로서, 클럭 신호는 제어 회로(407), 메모리 회로(409), AD 컨버터(411)에 공급된다.
메모리 회로(409)는, 센서 회로(412)에서 취득하고, AD 컨버터(411)에서 아날로그 데이터로부터 디지털 데이터로 변환된 데이터를 유지한다. 무선 센서(400)에 대한 전원 공급은, 무선 신호를 수신한 타이밍으로 행해지기 때문에, 간헐적이다. 이 경우, 메모리 회로(409)에 대한 전원 공급도 간헐적으로 행해진다. 따라서, 메모리 회로(409)는, 전원 공급이 간헐적으로 행해져도 데이터의 유지가 가능한, 불휘발성 기억 소자를 갖는 것이 바람직하다. 불휘발성 기억 소자로서는, 예를 들어 플래시 메모리 외에도, 강유전체 메모리(FeRAM), 자기 저항 메모리(MRAM), 상변화 메모리(PRAM), 저항 변화형 메모리(ReRAM) 등을 사용할 수 있다. 또는, OS 트랜지스터의 오프 전류가 극히 낮은 것을 이용한, 전하의 유지에 의하여 데이터를 유지하는 회로를 기억 소자로 하여도 좋다. OS 트랜지스터를 사용하여 기억 소자를 형성함으로써, 실리콘층을 갖는 트랜지스터와 적층하여 제공할 수 있다.
또한, 메모리 회로(409)는, 무선 센서(400)의 식별 번호(ID)를 유지하여도 좋다. 무선 센서(400)에 식별 번호가 있으면, 하나의 질문기와 복수의 무선 센서 사이의 통신이 가능하게 된다. 예를 들어, 식별 번호를 지정함으로써, 원하는 데이터의 무선 센서의 데이터만 판독하는 것이 가능하게 된다. 또한 메모리 회로(409)는, 외부의 질문기 등으로부터 수신한 무선 신호가 갖는 정보의 기록, 판독, 및 유지를 할 수 있는 구성으로 하여도 좋다. 이 경우, 무선 센서(400)의 사용 환경에 따른 조건 등을 기록할 수 있으므로, 용도를 넓힐 수 있다.
AD 컨버터(411)에는, 상기 실시형태에서 설명한 반도체 장치를 사용한다. 상기 실시형태에서 설명한 반도체 장치를 AD 컨버터(411)에 적용함으로써, AD 컨버터(411)를 갖는 무선 센서(400)를, 소비 전력이 저감되고, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않고, 또는 아날로그 데이터를 유지하기 위한 전용의 고전압 생성 회로나 전용의 주변 회로가 불필요한 무선 센서로 할 수 있다. 또한, AD 컨버터의 동작은, 상기 실시형태에서 설명한 바와 같이, 각 회로에 대한 전원 공급 또는 정지를 제어할 수 있다. 그러므로, 무선 신호를 수신하는 기간에 걸쳐, AD 컨버터에 전원을 계속해서 공급할 필요는 없다. 따라서, 무선 센서(400)에서 AD 컨버터가 소비하는 전력의 비율을 억제하고, 무선 센서(400)로부터 외부로 신호를 송신할 때에 소비되는 전력의 비율을 증가할 수 있고, 통신 거리를 연장하는 등 무선 센서(400)의 편리성을 향상시킬 수 있다.
또한, 상기 실시형태에서는, 반도체 장치를 구성하는 회로로서 타이밍 컨트롤러 또는 발진 회로 등을 갖는 구성에 대하여 기재하였으나, 이들은 AD 컨버터(411)의 외부에 제공되어도 좋다. 예를 들어, AD 컨버터(411)가 갖는 발진 회로를 없애고, 그 대신 집적 회로부(402)가 갖는 발진 회로(408)를 사용하는 구성으로 할 수 있다.
또한, AD 컨버터(411)는, 외부와의 신호의 입출력을 행하기 위한 입출력 인터페이스, 제어 회로 등을 가져도 좋다.
센서 회로(412)는, 열적 또는 전자기학적 등의 어떤 정보를 아날로그 데이터로서 출력한다. 센서 회로로서는, 다양한 센서를 사용할 수 있다. 예를 들어, 온도 센서, 광 센서, 가스 센서, 불꽃 센서, 연기 센서, 습도 센서, 압력 센서, 유량 센서, 진동 센서, 터치 센서, 음성 센서, 자기 센서, 방사선 센서, 냄새 센서, 화분 센서, 가속도 센서, 경사각 센서, 자이로 센서, 방위 센서, 전력 센서 등을 사용할 수 있다.
또한, 센서 회로(412)는, 도 16에 도시된 바와 같이, 집적 회로부(402)의 외부에 제공하는 구성으로 하여도 좋다. 센서 회로(412)를 집적 회로부(402)와 분리하여 형성할 수 있다. 그러므로, 센서 회로(412)의 설계 자유도를 높게 하고, 센서 회로에서 취득하는 데이터의 선택지를 넓힐 수 있다.
<메모리 회로의 구성>
여기서, 상술한 메모리 회로(409)의 구성예에 대하여 구체적인 예를 복수개 들어 설명한다. 또한, 메모리 회로(409)는, OS 트랜지스터를 사용하여 기억 소자(OS 메모리라고도 함)를 형성하는 회로 구성을 갖는다.
도 17은, 메모리 회로(409)의 구성의 일례를 도시한 블록도이다. 메모리 회로(409)는, 컨트롤러(360), 로우 디코더 회로(361), 로우 드라이버 회로(362), 칼럼 드라이버 회로(363), 및 메모리 셀 어레이(370)를 갖는다.
컨트롤러(360)는, 메모리 회로(409)의 제어 회로이고, 논리부의 액세스 요구에 따라, 로우 디코더 회로(361), 로우 드라이버 회로(362), 및 칼럼 드라이버 회로(363)를 제어하는 제어 신호를 생성한다. 로우 디코더 회로(361), 로우 드라이버 회로(362), 및 칼럼 드라이버 회로(363)는 컨트롤러(360)의 제어 신호에 따라, 메모리 셀 어레이(370)를 구동하는 구동 신호를 생성한다.
또한, 메모리 셀 어레이(370)에 다치(多値) 데이터를 기억하는 경우, 도 18에 도시된 바와 같이 AD 컨버터(364)를 제공한 메모리 회로(409_A)의 구성으로 하여도 좋다. AD 컨버터(364)에는, 플래시형, 델타 시그마형, 파이프라인형, 적분형, 축차 비교형의 방식을 채용하면 좋다. 축차 비교형의 경우, 상기 실시형태에서 설명한 반도체 장치를 사용하는 것이 적합하다. 상기 실시형태에서 설명한 반도체 장치를 AD 컨버터(411)에 적용함으로써, AD 컨버터(411)를 갖는 무선 센서(400)를, 소비 전력이 저감되고, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않고, 또는 아날로그 데이터를 유지하기 위한 전용의 고전압 생성 회로나 전용의 주변 회로가 불필요한 무선 센서로 할 수 있다.
메모리 셀 어레이(370)는 복수의 메모리 셀이 어레이 형상으로 배열된 회로이다. 도 19는 메모리 셀 어레이(370)의 구성의 일례를 도시한 회로도이다. 도 19에는 [2j-1, 2k-1]-[2j, 2k](j 및 k는 1 이상의 정수(整數)임)의 4개의 메모리 셀(380)을 대표적으로 도시하였다.
메모리 셀(380)은 트랜지스터(M70~M72) 및 용량 소자(C70)를 갖는다. 여기서 트랜지스터(M70)는 n채널형의 OS 트랜지스터이다. 또한, 트랜지스터(M71) 및 트랜지스터(M72)는 p채널형의 Si 트랜지스터이다. 노드(FN)는 데이터를 전하로서 유지하는 메모리 셀 어레이(370)의 데이터 저장부이고, 여기 예에서는 트랜지스터(M72)의 게이트에 대응한다.
또한, 트랜지스터(M71) 및 트랜지스터(M72)는 n채널형 트랜지스터라도 좋다. 도 20에 도시된 메모리 셀 어레이(371)는 그 일례이다. 또한, 트랜지스터(M71) 및 트랜지스터(M72)가 n채널형 트랜지스터인 경우, 용량 소자(C70)에 접속하는 배선(CWL)을 없애고, 배선(SL)에 접속하도록 할 수도 있다. 이 경우의 회로도를 도 30에서 도시하였다. 도 30에 도시된 메모리 회로(373)에서는 배선(CWL)을 생략할 수 있기 때문에, 회로 면적의 축소를 도모할 수 있다.
메모리 셀 어레이(370)에서는 메모리 셀(380)의 배열에 대응하여 배선(WWL, RWL, CWL, SL, WBL, RBL)이 제공된다. 메모리 셀(380)은 대응하는 열 및 행의 이들 배선에 접속된다. 또한, 배선(BGL)이 메모리 셀 어레이(370)의 공통 배선으로서 제공된다. 배선(BGL)에는 메모리 셀(380)의 트랜지스터(M70)의 백 게이트가 접속된다.
배선(WWL)은 기록용 워드선으로서 기능하고, 배선(RWL)은 판독용 워드선으로서 기능하고, 로우 드라이버 회로(362)에 각각 접속된다. 배선(CWL)은 용량 소자(C70)에 인가되는 전압을 공급하는 배선으로서 기능한다.
배선(SL)은 소스선으로서 기능하며 2열마다 제공된다. 배선(WBL)은 기록용 비트선으로서 기능하며, 메모리 셀(380)에 기록되는 메모리 데이터가 칼럼 드라이버 회로(363)로부터 공급되는 배선이다. 배선(RBL)은 판독용 비트선으로서 기능하며, 메모리 셀(380)로부터 판독된 메모리 데이터가 출력되는 배선이다. 배선(SL), 배선(WBL), 및 배선(RBL)은 칼럼 드라이버 회로(363)에 접속된다.
배선(RBL)의 출력에는 클럭드 인버터(CINV)가 접속된다. 클럭드 인버터(CINV)를 제공하는 것은, 배선(RBL)으로부터 판독된 신호의 전압 레벨이, 기록된 데이터의 전압 레벨에 대하여, 하이 레벨과 로우 레벨의 관계가 반대가 되기 때문이다. 도 19의 예에서는, 기록된 데이터의 전압이 로우 레벨이면 배선(RBL)의 전압은 하이 레벨이 되고, 기록된 데이터의 전압이 하이 레벨이면 배선(RBL)의 전압은 로우 레벨이 된다. 배선(OE) 및 배선(OEB)은 클럭드 인버터(CINV)의 출력 신호를 제어하는 신호를 공급하는 배선이다. 클럭드 인버터(CINV)의 출력 신호(메모리 데이터)는 배선(DO)으로부터 출력된다.
용량 소자(C70)는 노드(FN)의 전하 유지용 용량으로서 기능한다. 용량 소자(C70)의 한쪽 단자는 노드(FN)에 접속되고, 다른 한쪽 단자는 배선(CWL)에 접속된다. 배선(CWL)은 로우 드라이버 회로(362)에 접속된다. 또한, 메모리 셀(380)의 배선간 용량에 의하여 노드(FN)의 전하를 유지할 수 있는 경우에는 용량 소자(C70)와 배선(CWL)은 제공하지 않아도 된다.
트랜지스터(M70)를 온 상태로 함으로써, 데이터값("0", "1")에 대응하는 전압이 노드(FN)에 인가된다. 그리고, 트랜지스터(M70)를 오프 상태로 함으로써, 노드(FN)가 전기적으로 부유 상태가 되어, 메모리 셀(380)은 데이터 유지 상태가 된다. 트랜지스터(M70)는 OS 트랜지스터이므로, 트랜지스터(M70)가 오프 상태일 때 소스와 드레인 사이를 흐르는 누설 전류는 극히 낮다. 따라서, 메모리 셀(380)은 리프레시 동작하지 않고 년 단위 기간(예를 들어 10년 정도) 동안 데이터를 유지할 수 있으므로, 불휘발성 메모리 셀로서 사용할 수 있다. 또한, 백 게이트에 부(negative)전압(VBG)이 인가됨으로써 트랜지스터(M70)의 Vth가 양으로 변동되기 때문에, 데이터 유지 상태에서 트랜지스터(M70)의 게이트에 Vth보다 낮은 전압을 더 확실하게 인가할 수 있으므로, 데이터 유지 에러가 억제된 메모리 셀(380)을 얻을 수 있다.
따라서, 무선 센서(400)에서 전파를 수신하지 않는 상태에서도, 메모리 회로(409)에서 데이터를 유지할 수 있다. 도 21을 참조하면서 메모리 셀 어레이(370)(메모리 회로(409))의 동작에 대하여 이하에서 더 자세히 설명한다.
또한, OS 트랜지스터의 오프 전류가 극히 낮다는 것을 이용한 메모리 회로의 경우, 정보를 유지하는 기간 동안 트랜지스터에는 소정의 전압이 계속해서 인가되는 경우가 있다. 예를 들어, 트랜지스터의 게이트에는, 트랜지스터가 완전히 오프 상태가 되는 전압이 계속해서 인가되는 경우가 있다. 또는, 트랜지스터의 백 게이트에는, 트랜지스터의 문턱 전압이 변동되어, 트랜지스터가 노멀리 오프 상태가 되는 전압이 계속해서 인가되는 경우가 있다. 이와 같은 경우에는, 정보를 유지하는 기간 동안 메모리 회로에 전압이 인가되고 있는 상태가 되지만, 전류가 거의 흐르지 않기 때문에 전력은 거의 소비되지 않는다. 따라서, 전력을 거의 소비하지 않으므로, 가령 소정의 전압이 메모리 회로에 인가되더라도, 실질적으로는 메모리 회로는 불휘발성이다라고 표현할 수 있다.
도 21은 메모리 셀 어레이(370)(메모리 회로(409))의 동작의 일례를 나타낸 타이밍 차트이다. 구체적으로 말하면, 도 21에는 메모리 셀 어레이(370)에 입력되는 신호의 파형을 나타내고, 메모리 셀 어레이(370)에 포함되는 배선 및 노드의 하이 레벨("H")과 로우 레벨("L")의 전압도 나타내었다. 여기 예에서는, 배선(CWL), 배선(SL), 및 배선(BGL)에는 일정한 전압이 인가된다.
기간(Tp1)에, 메모리 회로(409)는 스탠바이 상태(Stdby)이다. 스탠바이 상태란 무선 센서(400)에서 전압(VIN)이 생성되는 상태이며, 메모리 회로(409)에서는 데이터 유지 상태이다. 배선(WWL), 배선(WBL), 및 배선(RBL)은 로우 레벨이고 배선(RWL)은 하이 레벨이다. 메모리 셀(380)에 "1"이 기록되는 경우 노드(FN)의 전압은 "H"이고, "0"이 기록되는 경우 노드(FN)의 전압은 "L"이다.
기간(Tp2)은 기록 동작 기간이다. 데이터를 기록하는 행의 배선(WWL)이 "H"가 되므로 트랜지스터(M70)는 온 상태가 되고, 노드(FN)와 배선(WBL)이 도통 상태가 된다. "1"을 기록하는 경우 배선(WBL)은 "H"가 되므로 노드(FN)도 "H"가 된다. 한편, "0"을 기록하는 경우 배선(WBL)은 "L"이 되므로 노드(FN)도 "L"이 된다. 배선(WWL)을 "L"로 하여 트랜지스터(M70)를 오프 상태로 함으로써, 데이터 기록 동작이 종료되어 메모리 셀(380)은 스탠바이 상태가 된다.
기간(Tp3)(스탠바이 기간)에는, 트랜지스터(M70)가 온 상태로부터 오프 상태가 됨으로써, 노드(FN)의 전압은 트랜지스터(M70)의 문턱 전압만큼 저하된다. 상술한 바와 같이, 부전압(VBG)이 백 게이트에 인가됨으로써 트랜지스터(M70)의 Vth가 양으로 변동되기 때문에, 그 누설 전류는 극히 낮게 되어, 노드(FN)에서 년 단위 기간(예를 들어 10년 정도) 동안, "1"로 인식되는 전압을 유지할 수 있다.
기간(Tp4)은 판독 동작 기간이다. 데이터를 판독하는 행의 배선(RWL)이 "L"이 되어, 그 행의 트랜지스터(M71)는 온 상태가 된다. 다른 행의 배선(RWL)은 "H" 상태가 유지된다. 메모리 셀(380)에서 "1"이 기억되는 경우 트랜지스터(M72)는 오프 상태이기 때문에 배선(RBL)은 "L" 상태가 유지된다. "0"을 기억하는 경우 트랜지스터(M72)도 온 상태가 되기 때문에, 트랜지스터(M71) 및 트랜지스터(M72)에 의하여 배선(RBL)이 배선(SL)에 접속되어 그 전압 레벨은 "H"가 된다. 배선(RBL)에 판독된 신호는 인버터(CINV)에 의하여 그 전압 레벨이 반전되어, 배선(DO)에 출력된다.
기간(Tp5)에 메모리 회로(409)는 스탠바이 상태이고, 노드(FN)나 배선의 전압 레벨은 기간(Tp1)과 같다.
또한, 도 22에서 메모리 셀 어레이의 다른 구성예를 도시하였다. 도 22에 도시된 메모리 셀 어레이(372)는 메모리 셀 어레이(370)의 변형예이다. 메모리 셀 어레이(372)는, 배선(WBL)과 배선(RBL)이 공통화되어 하나의 배선(BL)으로 구성되는 점에서 메모리 셀 어레이(370)와 다르다. 즉, 도 19의 예에서는 기록용과 판독용의 2개의 비트선이 제공되지만, 도 22의 예에서는 하나의 비트선이 제공된다.
도 23은 메모리 셀 어레이(372)의 동작예를 나타낸 타이밍 차트이다. 도 23에 나타낸 바와 같이, 메모리 셀 어레이(372)를 메모리 셀 어레이(370)와 마찬가지로 구동시킬 수 있다. 배선(BL)이 배선(WBL) 및 배선(RBL) 양쪽의 기능을 갖는다. 기록 동작 기간(Tp2)에는, 메모리 셀(380)에 "1"을 기록하는 경우 배선(BL)은 "H"가 되고, "0"을 기록하는 경우 배선(BL)은 "L"이 된다. 또한, 판독 동작 기간(Tp4)에는, 메모리 셀(380)에 "1"이 기억되는 경우 트랜지스터(M72)는 오프 상태이기 때문에, 배선(BL)은 "L" 상태를 유지한다. "0"이 기억되는 경우에는 트랜지스터(M72)도 온 상태가 되기 때문에, 트랜지스터(M71) 및 트랜지스터(M72)에 의하여 배선(BL)이 배선(SL)에 접속되어 그 전압 레벨은 "H"가 된다. 배선(BL)에 판독된 신호는 클럭드 인버터(CINV)에 의하여 그 논리값이 반전되어 배선(DO)에 출력된다.
<OS 메모리를 무선 센서에 탑재하는 이점에 대하여>
여기서 메모리 회로(409)의 일례로서 자세히 설명한 OS 메모리를 무선 센서(400)에 탑재하는 것의 이점에 대하여 자세히 기재한다.
또한, OS 메모리를 탑재하는 이점을 설명하기 위하여, 비교 대상으로서, 무선 센서(400)에 메모리 회로(409)를 갖지 않는 구성과, 메모리 회로(409)에 플래시 메모리를 갖는 구성을 들어 설명한다. 도 31의 (A)에서는, 메모리 회로(409)를 갖지 않는 무선 센서(400A)의 구성, 도 31의 (B)에서는 플래시 메모리(FLASH)를 갖는 메모리 회로(409F)를 탑재한 무선 센서(400B)의 구성, 도 31의 (C)에서는 OS 메모리(OS)를 갖는 메모리 회로(409OS)를 탑재한 무선 센서(400C)의 구성을, 각각 블록도로 도시하였다. 또한, 도 31의 (A)~(C)에서는 질문기(413)를 도시하였고, 무선 센서(400A)~(400C)와 무선 신호를 송수신하는 예를 도시하였다.
도 31의 (A)에 도시된 무선 센서(400A)에는 메모리 회로가 없다. 따라서, 무선 센서(400A) 내에 센서 회로(412)에서 취득한 데이터를 유지할 수 없다. 그러므로, 무선 신호를 수신하여 센싱한 후, 질문기(413) 측으로 바로 데이터를 송신할 필요가 있다. 따라서, 질문기(413)와 무선 센서(400A) 사이의 통신 시간은 증대하며, 취득한 데이터를 처리하기 위한 피크 전력도 증대한다. 또한, 센싱이란, 무선 센서 내의 센서 회로에서 데이터를 취득할 때의 일련의 동작을 말한다. 여기서 말하는 일련의 동작이란, 예를 들어, 아날로그 데이터의 취득 및 유지, 및 아날로그 데이터를 바탕으로 한 디지털 데이터의 취득을 말한다.
도 32의 (A)에서는, 센싱과, 질문기와의 데이터의 송수신(Sensing+Data transmission/reception)을 일련의 동작으로 하여 행하는 경우의 개념도를 도시하였다. 질문기(413)와 무선 센서(400A) 사이의 거리 R은, 무선 센서의 피크 전력이 크면 짧다. 거리 R이 짧게 되면 통신 가능한 범위가 좁게 되어 통신 시간이 짧게 된다.
또한, 도 33의 (A)에서는, 센싱과, 질문기와의 데이터의 송수신(Sensing+Data transmission/reception)을 일련의 동작으로 하여 행하는 경우의 전력의 시간 의존성을 도시하였다. 또한, 무선 센서(400A)의 AD 컨버터는 축차 비교형이고, 분해능 10비트, 샘플링 레이트 2kSps, 지연시간(latency) 500μs, 구동 전압 3.3V, 앰프 게인 26dB로 소비 전력을 어림잡았다.
도면 중, PComp는 콤퍼레이터의 소비 전력이고, PS&H는 샘플 홀드 회로의 소비 전력이고, PCON은 제어 회로의 소비 전력이고, PSensor는 센서 회로의 소비 전력이다. 또한, "wake", "Query", "ACK", "Req_RN", "SenseADC", "Read"는 각각 무선 센서와 질문기 사이에서 행해지는 통신의 명령을 가리키는 것이다.
도 33의 (A)에 도시된 전력의 시간 의존성에서는, 통신 시간 16.5ms, 피크 전력이 58μW로 어림잡았다. 통신 시간이 긴 것은, 질문기(413) 측으로부터 무선 신호를 수신하고, 센싱하며, 질문기 측으로 무선 신호를 송신하는 일련의 동작에 시간이 걸리기 때문이다. 피크 전력은, 샘플 홀드 회로와 콤퍼레이터의 기여가 큰 것을 알 수 있다. 또한, 콤퍼레이터의 소비 전력에는 참조 전위(Vref)를 생성하는 회로를 포함한다. 피크 전력이 크기 때문에, 도 31의 (A)의 구성으로는 도 32의 (A)의 거리 R을 연장하기 어렵다. 그리고 거리 R이 짧기 때문에 통신 가능한 범위가 좁게 되어, 통신 시간을 확보하기 어려워진다.
다음에, 도 31의 (B)에 도시된 무선 센서(400B)는, 플래시 메모리(FLASH)를 갖는 메모리 회로(409F)를 갖는다. 따라서, 무선 센서(400B) 내에 센서 회로(412)에서 취득한 데이터를 유지할 수 있다. 그러므로, 무선 신호를 수신하여 센싱한 후, 질문기(413) 측으로 바로 데이터를 송신할 필요가 없으며, 센싱과, 데이터의 송신을 분할하여 행할 수 있다. 따라서, 질문기(413)와 무선 센서(400B)의 한 번의 통신 시간을 짧게 할 수 있다.
도 32의 (B)에서는, 센싱(Sensing)과, 질문기와의 데이터의 송수신(Data transmission/reception)을 다른 동작으로 하여 행하는 경우의 개념도를 도시하였다. 센싱과, 질문기(413)와의 데이터의 송수신을 분할하여 행할 수 있으므로, 피크 전력을 낮출 수 있다. 피크 전력이 저하됨으로써, 센싱 시의 질문기(413)와 무선 센서(400B) 사이의 거리 Rs, 데이터의 송수신 시의 질문기(413)와 무선 센서(400B) 사이의 거리 RDT는 도 32의 (A)의 거리 R보다 길게 할 수 있다.
도 33의 (B)에서는, 센싱(Sensing)과, 질문기와의 데이터의 송수신(Data transmission/reception)을 다른 동작으로 하여 행하는 경우의 전력의 시간 의존성을 도시하였다. 또한, 무선 센서(400B)의 AD 컨버터는, 무선 센서(400A)와 마찬가지이다. 도면 중 붙여진 부호, 명령의 설명은, 도 33의 (A)와 마찬가지이다. 또한, 도면 중 PWRITE는 메모리 회로(409F)에 데이터를 기록하는 데 필요한 소비 전력이다.
도 33의 (B)에 도시된 전력의 시간 의존성에서는, 센싱 시에는 통신 시간 9.5ms, 피크 전력 65μW, 질문기와의 데이터의 송수신 시에는 통신 시간 10.5ms, 피크 전력 15μW로 어림잡혔다. 통신 시간은, 도 31의 (A)의 경우보다 짧다. 그러나 피크 전력은, 센싱 시에서의, 메모리 회로(409F)에 데이터를 기록하는 데 필요한 소비 전력의 기여가 큰 것을 알 수 있다. 그러므로, 통신 시간은 짧게 되지만, 센싱 시의 피크 전력이 큰 도 31의 (B)의 구성으로는 도 32의 (B)의 거리 Rs를 연장하기가 어렵다.
다음에, 도 31의 (C)에 도시된 무선 센서(400C)는 OS 메모리를 갖는 메모리 회로(409OS)를 갖는다. 따라서, 무선 센서(400C) 내에 센서 회로(412)에서 취득한 데이터를 유지할 수 있다. 따라서, 도 31의 (B)와 같이, 센싱과, 데이터의 송신을 분할하여 행할 수 있다.
도 32의 (B)에서는, 센싱과, 질문기와의 데이터의 송수신을 다른 동작으로 하여 행하는 경우의 개념도를 도시하였다. 무선 센서(400B)의 경우와 마찬가지로, 센싱과, 질문기(413)와의 데이터의 송수신을 분할하여 행할 수 있으므로, 피크 전력을 낮출 수 있다. 피크 전력이 저하됨으로써, 거리 Rs 및 거리 RDT는 도 32의 (A)의 거리 R보다 길게 할 수 있다.
도 33의 (C)에서는, 센싱과, 질문기와의 데이터의 송수신을 다른 동작으로 하여 행하는 경우의 전력의 시간 의존성을 도시하였다. 또한, 무선 센서(400C)의 AD 컨버터는, 실시형태 1에서 설명한 구성을 갖는다. 도면 중 붙여진 부호, 명령의 설명은, 도 33의 (A) 및 (B)와 마찬가지이다. 또한, 도면 중 PWRITE는 메모리 회로(409OS)에 데이터를 기록하는 데 필요한 소비 전력이다.
도 33의 (C)에 도시된 전력의 시간 의존성에서는, 센싱 시에는 통신 시간 6.1ms, 피크 전력 46μW, 질문기와의 데이터의 송수신 시에는 통신 시간 10.5ms, 피크 전력 15μW로 어림잡혔다. 통신 시간은, 도 31의 (A) 및 (B)의 경우보다 짧게 되고, 피크 전력도 도 31의 (A) 및 (B)의 경우보다 짧게 되었다. 통신 시간이 짧게 된 것은, OS 메모리를 메모리 회로(409OS)에 탑재하여, 데이터의 기록에 걸리는 시간이 짧게 되었기 때문이다. 피크 전력이 저하된 것은, AD 컨버터를 실시형태 1에서 설명한 구성으로 함으로써 샘플 홀드 회로에 대한 전원을 오프로 할 수 있으므로, 그 만큼 소비 전력이 저감되었기 때문이다. 그러므로, 통신 시간이 짧고 피크 전력이 낮은 도 31의 (C)의 구성에서는, 도 32의 (B)의 거리 Rs 및 거리 RDT를 함께 연장할 수 있다.
또한, 도 31의 (C)의 구성에서, 질문기와 데이터의 송수신 시의 피크 전력은, 센싱 시의 피크 전력보다 낮다. 그러므로, 거리 RDT는 거리 Rs보다 길게 할 수 있다. 따라서, 무선 센서에 접근하면서 센싱하거나, 무선 센서에서 멀어지면서 질문기와 데이터의 송수신을 행하는 등, 이동하면서 데이터를 취득하는 것도 가능하다. 이에 더하여, 센싱 시의 통신 시간은, 질문기와의 데이터의 송수신 시의 통신 시간보다 짧다. 그러므로, 이동하면서 센싱에 이어 질문기와의 데이터의 송수신을 행하는 경우에 바람직하다고 할 수 있다.
도 34에는 무선 센서에서의 소비 전력이 10μW인 경우를 나타내고, 도 35에는 무선 센서에서의 소비 전력이 30μW인 경우를 나타내고, 각각은 상술한 센싱과, 질문기와의 데이터의 송수신을 한 번으로 행하는 경우, 및 센싱과, 질문기와의 데이터의 송수신을 두 번으로 나누어 행하는 경우의, 통신 거리와 통신 시간의 그래프를 나타낸 것이다. 또한, 도면 중 점선 곡선은 시속 100km의 이동을 상정한 경우의 통신 가능한 영역의 경계를 나타낸다. 또한, 도면 중 파선 곡선은 시속 300km의 이동을 상정한 경우의 통신 가능한 영역의 경계를 나타낸다. 또한, 도면 중 실선 곡선은 시속 500km의 이동을 상정한 경우의 통신 가능한 영역의 경계를 나타낸다. 도면 중 사각형은 도 31의 (A)에서 도시한 무선 센서에 의한 센싱과 데이터의 송수신 시를 한 번으로 행하는 경우이다. 또한, 도면 중 능형은 도 31의 (B)에서 도시한 무선 센서에 의한 센싱과 데이터의 송수신 시를 나누었을 때의 센싱 시(제 1 회)의 경우이다. 또한, 도면 중 삼각형은 도 31의 (C)에서 도시한 무선 센서에 의한 센싱과 데이터의 송수신 시를 나누었을 때의, 센싱 시(제 1 회)의 경우이다. 또한, 도면 중 동그라미는 도 31의 (C)에서 도시한 무선 센서에 의한 센싱과 데이터의 송수신 시를 나누었을 때의, 질문기와의 데이터의 송수신 시(제 2 회)의 경우이다. 어느 곡선도 아래측이 통신 가능한 영역이다. 또한, 통신 거리는 1m보다 크게 한다.
도 34 및 도 35를 보면 알 수 있듯이, 도 31의 (C)에서 도시한 OS 메모리를 갖는 무선 센서에서는 시속 500km의 이동을 상정한 경우의 통신 거리와 통신 시간에 견딜 수 있는 사양이었다. 이 결과로부터, 도 31의 (C)의 구성에서는, 고속 이동에 따른 센싱과, 질문기와의 데이터의 송수신의 경우에도 동작 가능한 것을 알았다.
(실시형태 4)
본 실시형태에서는 반도체 장치의 단면 구조의 일례에 대하여 도 24를 사용하여 설명한다. 본 실시형태의 예에서는, 실리콘 등을 사용한 트랜지스터(Si 트랜지스터)로 형성된 회로에 적층함으로써 OS 트랜지스터를 형성한다.
도 24에는 반도체 장치의 일부의 단면을 도시하였다. 도 24에 도시된 반도체 장치는, 하부에 제 1 반도체 재료(예를 들어, 실리콘)를 사용한 n형 트랜지스터 및 p형 트랜지스터를 갖고, 상부에 제 2 반도체 재료(예를 들어, 산화물 반도체)를 사용한 트랜지스터, 및 용량 소자를 갖는다.
<하부의 트랜지스터의 구성>
n형 트랜지스터(510)는, p형 웰(500p)에 제공된 채널 형성 영역(501)과, 채널 형성 영역(501)을 끼워 제공된 저농도 불순물 영역(502) 및 고농도 불순물 영역(503)(이들을 합쳐 단순히 불순물 영역이라고도 부름)과, 상기 불순물 영역에 접촉하여 제공된 도전성 영역(507)과, 채널 형성 영역(501) 위에 제공된 게이트 절연막(504a)과, 게이트 절연막(504a) 위에 제공된 게이트 전극(505a)과, 도전성 영역(507)과 접촉하여 제공된 소스 전극(506a) 및 드레인 전극(506b)을 갖는다. 게이트 전극(505a)의 측면에는 사이드 월 절연막(508a)이 제공되어 있다. 트랜지스터(510)를 덮도록 층간 절연막(521) 및 층간 절연막(522)이 제공되어 있다. 층간 절연막(521) 및 층간 절연막(522)에 형성된 개구를 통하여 소스 전극(506a) 및 드레인 전극(506b)과 도전성 영역(507)이 접속되어 있다. 또한, 도전성 영역(507)에는 금속 실리사이드 등을 사용할 수 있다.
p형 트랜지스터(520)는, n형 웰(500n)에 제공된 채널 형성 영역(511)과, 채널 형성 영역(511)을 끼워 제공된 저농도 불순물 영역(512) 및 고농도 불순물 영역(513)(이들을 합쳐 단순히 불순물 영역이라고도 부름)과, 상기 불순물 영역에 접촉하여 제공된 도전성 영역(517)과, 채널 형성 영역(511) 위에 제공된 게이트 절연막(504b)과, 게이트 절연막(504b) 위에 제공된 게이트 전극(505b)과, 도전성 영역(517)과 접촉하여 제공된 소스 전극(506c) 및 드레인 전극(506d)을 갖는다. 게이트 전극(505b)의 측면에, 사이드 월 절연막(508b)이 제공되어 있다. 트랜지스터(520)를 덮도록 층간 절연막(521) 및 층간 절연막(522)이 제공되어 있다. 층간 절연막(521) 및 층간 절연막(522)에 형성된 개구를 통하여, 소스 전극(506c) 및 드레인 전극(506d)과, 도전성 영역(517)이 접속되어 있다.
또한, 트랜지스터(510)와 트랜지스터(520) 각각을 둘러싸도록 소자 분리 절연막(509)이 제공되어 있다.
또한, 도 24는 트리플웰 구조를 갖는 경우의 예를 도시한 것이지만, 더블웰 구조, 트윈웰 구조, 싱글웰 구조라도 좋다. 또한, 도 24는 트랜지스터(510) 및 트랜지스터(520)가 각각, 기판에 형성된 p형 웰(500p), n형 웰(500n)에 채널이 형성된 트랜지스터인 경우를 도시한 것이지만, 트랜지스터(510) 및 트랜지스터(520)가 절연 표면 위에 형성된 비정질 반도체막, 다결정 반도체막에 채널이 형성되는 트랜지스터이어도 좋다. 또한, SOI 기판과 같이, 단결정 반도체막에 채널이 형성되는 트랜지스터이어도 좋다.
반도체 기판으로서 단결정 반도체 기판을 사용함으로써 트랜지스터(510) 및 트랜지스터(520)의 고속 동작이 가능하게 되고, 또한 문턱 전압을 정밀하게 제어할 수 있다. 따라서, 앞의 실시형태에서 기재한 반도체 장치의 샘플 홀드 회로, 콤퍼레이터, 축차 비교 레지스터, 아날로그 디지털 변환 회로, 타이밍 컨트롤러, 발진 회로의 전부 또는 일부 등을 단결정 반도체 기판에 형성하는 것이 바람직하다.
또한, 트랜지스터(510)와 트랜지스터(520)는 배선(523)에 의하여 각각 접속되어 있고, 배선(523) 위에는 절연막(524)이 제공되어 있다. 또한, 절연막(524) 위에는 도전층(525a), 도전층(525b), 및 절연막(526)이 제공되어 있다. 절연막(526)은, 절연막(524) 위에 도전층(525a) 및 도전층(525b)을 형성한 후에 도전층(525a) 및 도전층(525b) 위에 절연막(526)을 형성하고, 절연막(526)을 도전층(525a) 및 도전층(525b)의 상면이 노출될 때까지 연마 처리를 행한 것이 바람직하다.
<상부의 트랜지스터의 구성>
상부의 트랜지스터(530)는 OS 트랜지스터이다. 트랜지스터(530)는, 절연막(524) 위에 제공된 도전층(525b)과, 도전층(525b) 위에 제공된 절연막(531) 및 절연막(532)과, 절연막(532) 위에 제공된 반도체막(533)과, 반도체막(533)에 접촉하여 제공된 소스 전극(534a) 및 드레인 전극(534b)과, 반도체막(533), 소스 전극(534a), 및 드레인 전극(534b) 위에 제공된 게이트 절연막(535)과, 게이트 절연막(535) 위에 제공된 게이트 전극(536a)을 갖는다. 또한, 도전층(525b)은 게이트 전극으로서 기능한다.
도 24는 반도체막을 사이에 개재(介在)하여 상하에 하나씩 게이트 전극이 제공된 경우를 도시한 것이다. 양쪽 게이트 전극에, 온 상태 또는 오프 상태를 제어하기 위한 신호가 공급되어도 좋고, 한쪽 게이트 전극에만 접지 전위 등 고정 전위가 공급되어도 좋다. 고정 전위의 높이를 제어함으로써, 트랜지스터의 문턱 전압을 제어할 수 있다.
또한, 절연막(532) 위에는 도전층(534c)이 제공되고, 도전층(534c) 위에는 게이트 절연막(535)이 제공되고, 게이트 절연막(535) 위에는 도전층(536b)이 제공되어 있다. 도전층(534c), 게이트 절연막(535), 및 도전층(536b)에 의하여 용량 소자(540)가 구성된다.
또한, 트랜지스터(530) 및 용량 소자(540)를 덮도록 층간 절연막(537) 및 층간 절연막(538)이 제공되어 있다. 또한, 층간 절연막(537) 및 층간 절연막(538)에 형성된 개구를 통하여, 소스 전극(534a)과 배선(539)이 접속되어 있다.
반도체막(533)으로서는 산화물 반도체를 사용한다. 산화물 반도체의 자세한 내용에 대해서는 후술하는 실시형태에서 기재한다.
또한, 절연막(532)은 산화물 반도체인 반도체막(533)에 산소를 공급하는 역할을 가질 수 있다. 그러므로, 절연막(532)은 산소를 포함하는 절연막인 것이 바람직하고, 화학양론적 조성보다 많은 산소를 포함하는 절연막이면 더 바람직하다. 또한, 절연막(532)은 층간 절연막으로서의 기능도 갖는다. 절연막(532)의 표면에 요철이 형성되는 경우, 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
게이트 절연막(535)에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 하프늄, 산화 알루미늄, 알루미늄실리케이트, 산화 네오디뮴, 및 산화 탄탈럼을 일종 이상 포함한 절연막을 사용할 수 있다. 게이트 절연막(535)의 재료를 비유전율이 큰 것으로 하면, 게이트 절연막(535)을 두껍게 할 수 있다. 예를 들어, 유전율이 16인 산화 하프늄을 사용함으로써, 유전율이 3.9인 산화 실리콘을 사용하는 경우에 비하여 약 4배 두껍게 하는 것이 가능하다. 따라서, 게이트 절연막(535)을 통한 누설 전류를 억제할 수 있다.
또한, 예를 들어 산화 실리콘과 산화 하프늄의 적층과 같이, 일부에 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 질화 실리콘 등 전자 포획 준위가 많은 재료를 포함하는 층을 사용하고, 보다 높은 온도(반도체 장치의 사용 온도 또는 보관 온도보다 높은 온도, 또는 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하)하에서, 게이트 전극(536a)의 전위가 소스 전극(534a)이나 드레인 전극(534b)의 전위보다 높은 상태를 1초 이상, 대표적으로는 1분 이상 유지하여도 좋다. 또한, 전자 포획 준위가 많은 재료를 포함하는 층 대신 플로팅 게이트를 사용하여도 좋다.
이로써, 반도체막(533)으로부터 게이트 전극(536a)을 향하여, 전자가 이동하고, 몇 개는 전자 포획 준위에 포획된다. 이와 같이 전자 포획 준위에 필요한 양의 전자가 포획된 트랜지스터의 문턱 전압은 양으로 변동된다. 게이트 전극(536a)의 전압을 제어함으로써 전자의 포획량을 제어할 수 있어, 이에 따라 문턱 전압을 제어할 수 있다. 또한, 전자를 포획시키는 처리는 트랜지스터의 제작 과정에서 실시하면 좋다.
예를 들어, 전 공정(웨이퍼 처리)이 끝난 후, 또는 웨이퍼 다이싱 공정 후, 패키징 후 등, 공장 출하 전의 어느 단계에서 수행하면 좋다. 어떤 경우든, 그 후에 125℃ 이상의 온도에 1시간 이상 노출되지 않는 것이 바람직하다.
게이트 전극(536a) 및 도전층(536b)에는, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W 등의 도전막을 사용할 수 있다. 또한, 상기 재료의 적층이어도 좋다. 또한, 질소를 포함한 도전막을 사용하여도 좋다. 예를 들어, 질화 타이타늄막 위에 텅스텐막의 적층, 질화 텅스텐막 위에 텅스텐막의 적층, 질화 탄탈럼막 위에 텅스텐막의 적층 등을 사용할 수 있다.
층간 절연막(537)에는 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 및 산화 탄탈럼을 일종 이상 포함한 절연막을 사용할 수 있다. 또한, 상기 층간 절연막은 상기 재료의 적층이어도 좋다.
층간 절연막(537)은 과잉 산소를 포함한 산화물 절연막인 것이 바람직하다. 과잉 산소를 포함한 산화물 절연막이란, 가열 처리 등에 의하여 산소를 방출할 수 있는 산화물 절연막을 말한다. 바람직하게는, TDS(thermal desorption spectroscopy) 분석에서 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/cm3 이상인 막으로 한다. 또한, 상기 TDS 분석 시의 막의 표면 온도는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 상기 산화물 절연막으로부터 방출되는 산소는, 산화물 반도체인 반도체막(533)의 채널 형성 영역으로 확산될 수 있기 때문에, 채널 형성 영역에 산소 결손이 형성된 경우에도 산소를 보전할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 OS 트랜지스터에 대하여 설명한다.
<OS 트랜지스터의 특성>
OS 트랜지스터는 산화물 반도체 내의 불순물 농도를 저감하고 산화물 반도체를 진성 또는 실질적으로 진성으로 함으로써 오프 전류를 낮게 할 수 있다. 여기서, 실질적으로 진성이란, 산화물 반도체 내의 캐리어 밀도가 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다. 산화물 반도체에서 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하기 때문에, 캐리어 밀도를 증대시킨다.
진성 또는 실질적으로 진성이 된 산화물 반도체를 사용한 트랜지스터는, 캐리어 밀도가 낮기 때문에 문턱 전압이 음이 되는 전기 특성이 되는 경우가 적다. 또한, 상기 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체의 캐리어 트랩이 적기 때문에, 전기 특성의 변동이 작아 신뢰성이 높은 트랜지스터가 된다. 또한 상기 산화물 반도체를 사용한 트랜지스터는, 오프 전류를 매우 낮게 하는 것이 가능하다.
또한, 오프 전류를 낮게 한 OS 트랜지스터에서는 정규화된 오프 전류가 실온(25℃ 정도)에서 채널 폭 1μm당 1×10-18A 이하, 바람직하게는 1×10-21A 이하, 더 바람직하게는 1×10-24A 이하, 또는 85℃에서 1×10-15A 이하, 바람직하게는 1×10-18A 이하, 더 바람직하게는 1×10-21A 이하로 할 수 있다.
<오프 전류>
특별히 언급이 없는 한, 본 명세서에서 오프 전류란 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 특별히 언급이 없는 한, 오프 상태란 n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태를 말하고, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재할 때 트랜지스터의 오프 전류는 I 이하라고 하는 경우가 있다. 트랜지스터의 오프 전류란, Vgs가 소정의 값일 때의 오프 전류, Vgs가 소정의 범위 내의 값일 때의 오프 전류, 또는 Vgs가 충분히 저감된 오프 전류가 얻어지는 값일 때의 오프 전류를 말하는 경우가 있다.
예를 들어, 문턱 전압(Vth)이 0.5V이며 Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 생각한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때, 또는 Vgs가 -0.5V~-0.8V의 범위일 때 1×10-19A 이하이므로, 상기 트랜지스터의 오프 전류는 1×10-19A 이하라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에 상기 트랜지스터의 오프 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서에서는 채널 폭(W)을 갖는 트랜지스터의 오프 전류를 채널 폭(W)당 값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우, 오프 전류의 단위는 전류/길이(예를 들어, A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃~35℃ 중 어느 하나의 온도)에서의 오프 전류를 말하는 경우가 있다. 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어 5℃~35℃ 중 어느 하나의 온도)에서 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재할 때 트랜지스터의 오프 전류는 I 이하라고 하는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 Vds의 절댓값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 말하는 경우가 있다. Vds가 소정의 값일 때 트랜지스터의 오프 전류가 I 이하가 되는 Vgs가 존재하는 경우, 트랜지스터의 오프 전류는 I 이하라고 하는 경우가 있다. 여기서 소정의 값이란 예를 들어, 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds의 값, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds의 값을 말한다.
상술한 오프 전류에 대한 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란 트랜지스터가 오프 상태일 때 소스를 흐르는 전류를 말하는 경우도 있다.
본 명세서에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다.
본 명세서에서 오프 전류란 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
<산화물 반도체의 조성>
또한, OS 트랜지스터의 반도체층에 사용되는 산화물 반도체로서는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In 및 Zn을 포함하는 것이 바람직하다. 또한, In 및 Zn에 더하여 산소를 강하게 연결시키는 스테빌라이저를 갖는 것이 바람직하다. 스테빌라이저로서는 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 어느 하나를 가지면 좋다.
또한 다른 스태빌라이저로서, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 루테튬(Lu) 중 어느 일종 또는 복수 종류를 가져도 좋다.
트랜지스터의 반도체층에 사용하는 산화물 반도체로서는 예를 들어, 산화 인듐, 산화 주석, 산화 아연, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-Zr-Zn계 산화물, In-Ti-Zn계 산화물, In-Sc-Zn계 산화물, In-Y-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등이 있다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3인 In-Ga-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용하면 좋다.
<산화물 반도체 내의 불순물>
반도체층을 구성하는 산화물 반도체막에 수소가 다량으로 포함되면, 산화물 반도체와 수소가 결합하는 것으로 인하여, 수소의 일부가 도너가 되어, 캐리어인 전자가 생긴다. 이로 인하여 트랜지스터의 문턱 전압이 음 방향으로 시프트된다. 그러므로, 산화물 반도체막을 형성한 후에 탈수화 처리(탈수소화 처리)를 실시하여 산화물 반도체막으로부터 수소 또는 수분을 제거함으로써 불순물이 가능한 한 포함되지 않도록 고순도화하는 것이 바람직하다.
또한, 산화물 반도체막의 탈수화 처리(탈수소화 처리)에 의하여 산화물 반도체막의 산소가 감소될 경우가 있다. 따라서, 산화물 반도체막의 탈수화 처리(탈수소화 처리)에 의하여 증가된 산소 결손을 보전하기 위하여 산화물 반도체막에 산소를 공급하는 처리를 실시하는 것이 바람직하다.
이와 같이, 산화물 반도체막은, 탈수화 처리(탈수소화 처리)에 의하여, 수소 또는 수분이 제거되고, 가산소화 처리에 의하여 산소 결손을 보전함으로써, i형(진성)화 또는 i형에 한없이 가깝고 실질적으로 i형(진성)인 산화물 반도체막으로 할 수 있다. 또한, 실질적으로 진성이란, 산화물 반도체막 내에 도너에서 유래하는 캐리어가 매우 적고(제로에 가까움) 캐리어 밀도가 1×1017/cm3 이하, 1×1016/cm3 이하, 1×1015/cm3 이하, 1×1014/cm3 이하, 1×1013/cm3 이하임을 말한다.
<산화물 반도체의 구조>
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
또한, 본 명세서에서 "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 평행"이란, 2개의 직선이 -30° 이상 30° 이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하의 경우도 그 범주에 포함된다. 또한, "실질적으로 수직"이란, 2개의 직선이 60° 이상 120° 이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에 있어서, 삼방정 및 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 나누어진다. 또는, 산화물 반도체는, 예를 들어, 결정성 산화물 반도체와 비정질 산화물 반도체로 나누어진다.
또한, 비단결정 산화물 반도체로서는, CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor), 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 등이 있다. 또한, 결정성 산화물 반도체로서는, 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체 등이 있다.
우선, CAAC-OS막에 대하여 설명한다.
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지이라고도 함)을 관찰하면, 복수의 결정부가 확인된다. 한편, 고분해능 TEM 이미지에서도 결정부끼리의 명확한 경계, 즉 결정 입계(그레인 바운더리라고도 함)가 확인되지 않는다. 따라서, CAAC-OS막은 결정 입계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것이 확인된다. 금속 원자의 각층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며 CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열되어 있는 것이 확인된다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에는 규칙성이 보이지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것이 확인된다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때의 피크에 더하여, 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막은 2θ가 31° 근방일 때에 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막에서 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화 탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나, 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어, 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작아 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사로 인한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대하여 설명한다.
미결정 산화물 반도체막에는, 고분해능 TEM 이미지에서 결정부가 확인되는 영역과 결정부가 명확히 확인되지 않는 영역이 있다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 부른다. 또한, 예를 들어 nc-OS막의 고분해능 TEM 이미지에서는 결정 입계가 명확히 확인되지 않는 경우가 있다.
nc-OS막의 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서는 원자 배열에 주기성이 있다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 nc-OS막의 구조를 해석하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다도 큰 프로브 직경(예를 들어 50nm 이상)의 전자 빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자 빔을 사용하는 나노빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 행하면, 원을 그리듯이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측될 수 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
다음에, 비정질 산화물 반도체막에 대하여 설명한다.
비정질 산화물 반도체막은, 막 내에서의 원자 배열이 불규칙하고 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부가 확인되지 않는다.
비정질 산화물 반도체막에 대하여 XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 행하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 행하면, 스폿이 관측되지 않고, 헤일로 패턴이 관측된다.
또한, 산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 부른다.
a-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역이 있다. a-like OS막은 TEM에 의한 관찰과 같은 미량의 전자 조사에 의하여, 결정화가 일어나, 결정부의 성장을 볼 수 있는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM에 의한 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지로 계측할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에 의하여 그 값이 0.29nm로 산출된다. 따라서, 고분해능 TEM 이미지에서의 격자 줄무늬에 주목하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는, 각 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
또한, 산화물 반도체막은 구조에 따라 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체의 밀도와 비교함으로써 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이 된다. 또한, 예를 들어, 단결정 산화물 반도체의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이 된다. 또한, 단결정 산화물 반도체의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막 자체가 어렵다.
상기에 대하여 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이 된다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우가 있다. 그 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성의 단결정에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정의 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여, 가중 평균을 이용하여 산출하면 좋다. 다만, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 산출하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 갖는 적층막이어도 좋다.
이상에서 설명한 바와 같이, OS 트랜지스터는 매우 우수한 오프 전류 특성을 구현할 수 있다.
(실시형태 6)
본 실시형태에서는, 상기 실시형태에서 설명한 반도체 장치를 구비한 전자 기기에 대하여 설명한다. 전자 기기의 일례로서는 컴퓨터, 각종 휴대 정보 단말(휴대 전화, 휴대형 게임기, 음향 재생 장치 등도 포함함), 전자 서적 단말, 무선 키보드 등 무선 통신 수단을 갖는 기기를 들 수 있다. 또한, 냉장고, 에어컨디셔너, 자동차, 세탁기, 조리 기기(전자 레인지 등)에도 상기 실시형태에서 설명한 무선 센서를 갖는 무선 통신 수단을 제공하고, 컴퓨터, 각종 휴대 정보 단말로 원격 조작할 수도 있다.
도 25의 (A)는 휴대형 정보 단말이며, 하우징(701), 하우징(702), 제 1 표시부(703a), 제 2 표시부(703b) 등으로 구성되어 있다. 하우징(701)과 하우징(702)의 적어도 일부에는 상술한 실시형태에서의 반도체 장치가 제공된다. 따라서, 저소비 전력의 휴대형 정보 단말이 구현된다.
또한, 제 1 표시부(703a)는 터치 입력 기능을 갖는 패널이며, 예를 들어 도 25의 (A) 중 왼쪽 도면과 같이, 제 1 표시부(703a)에 표시되는 선택 버튼(704)으로 "터치 입력"할지 "키보드 입력"할지를 선택할 수 있다. 선택 버튼은 다양한 크기로 표시할 수 있기 때문에, 폭넓은 세대가 손쉽게 사용할 수 있다. 여기서, 예를 들어 "키보드 입력"을 선택한 경우 도 25의 (A)의 오른쪽 도면과 같이 제 1 표시부(703a)에는 키보드(705)가 표시된다. 이로써, 종래의 정보 단말과 마찬가지로, 키 입력을 이용한 빠른 문자 입력 등이 가능하다.
또한, 도 25의 (A)에 도시된 휴대형 정보 단말은 도 25의 (A)의 오른쪽 도면과 같이, 제 1 표시부(703a) 및 제 2 표시부(703b) 중 한쪽을 떼어낼 수 있다. 제 2 표시부(703b)도 터치 입력 기능을 갖는 패널로 하고, 휴대할 때 더 경량화를 도모할 수 있으며, 한쪽 손으로 하우징(702)을 들고 다른 한쪽 손으로 조작할 수 있으므로 편리하다.
도 25의 (A)에 도시된 휴대형 정보 단말은, 여러 정보(정지 화상, 동영상, 텍스트 화상 등)를 표시하는 기능, 달력, 날짜 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 배면 또는 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등이 제공되는 구성이라도 좋다.
또한, 도 25의 (A)에 도시된 휴대형 정보 단말은 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하고, 다운로드하는 구성으로 할 수도 있다. 또한 도 25의 (A)에 도시된 하우징(702)에 안테나나 마이크로폰 기능이나 무선 기능을 부여하여, 휴대 전화로서 사용하여도 좋다. 또한, 하우징(701)과 하우징(702)이 분리된 상태에서는, 서로 무선 통신을 통하여 정보를 수수(授受)할 수 있는 구성이기도 하다.
도 25의 (B)는 전자 종이를 실장한 전자 서적 단말이며, 하우징(711)과 하우징(712)의 2개의 하우징으로 구성되어 있다. 하우징(711) 및 하우징(712)에는 각각 표시부(713) 및 표시부(714)가 제공되어 있다. 예를 들어, 표시부(714)는 전자 종이로 구성되고, 표시부(713)는 액정 표시 장치나 유기 발광 표시 장치와 같이 응답 속도가 빠르고 동영상을 표시하기에 바람직한 표시 장치로 구성되어도 좋다.
하우징(711)과 하우징(712)은 축부(715)에 의하여 접속되어 있고, 상기 축부(715)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(711)은, 전원 스위치(716), 조작 키(717), 스피커(718) 등을 갖는다. 하우징(711)과 하우징(712) 중 적어도 하나에는 상술한 실시형태의 반도체 장치가 제공되어 있다. 따라서, 저소비 전력의 전자 서적 단말이 구현된다.
또한, 하우징(711)과 하우징(712) 각각에 이차 전지를 제공함으로써, 예를 들어, 도 25의 (B)의 오른쪽 도면과 같이 각 하우징을 분리하여 구동할 수 있도록 하여도 좋다. 예를 들어 하우징(712)에는, 휴대 전화 회선에 접속될 수 있는 통신 기기와, 근거리 무선 통신 규격(예를 들어 무선 LAN이나 Bluetooth)에 적합한 기기를 제공하고, 하우징(711)에는 근거리의 무선 통신 기기를 제공하는 구성으로 하여도 좋다. 이 경우, 하우징(712)이 휴대 전화 회선으로부터 수신한 데이터는 근거리 무선 통신 규격으로 하우징(711)에 전송(轉送)된다. 하우징(711)에 입력된 데이터는, 근거리 무선 통신 규격으로 하우징(712)으로 송신되고, 하우징(712)으로부터 휴대 전화 회선으로 송신된다. 즉, 하우징(712)은 무선 모뎀으로서의 기능을 갖는다.
또한, 하우징(711)과 하우징(712)의 거리가 떨어져, 의도하지 않게 통신이 차단되는(또는 차단되는 것이 예상되는) 경우에는, 하우징(711)과 하우징(712) 양쪽이 경보음을 발하거나, 표시부(713)에 메시지를 표시하는 구성으로 하면, 분실하는 리스크가 저감된다.
이와 같은 사용 방법에서는, 예를 들어 하우징(712)은 통상 시에는 가방에 넣고, 한편 하우징(711)은 손에 들거나 꺼내기 쉬운 위치(예를 들어 옷의 주머니 등)에 놓음으로써, 간단한 조작은 하우징(711)으로 실행할 수 있다. 예를 들어, 데이터의 일부 또는 전부를 하우징(712)에 보존하고, 필요에 따라 근거리 무선 통신 규격으로 하우징(711)으로 송신하고, 하우징(711)에서 열람 또는 시청할 수도 있다.
도 25의 (C)는 스마트폰이며, 하우징(721)에는 표시부(722), 스피커(723), 마이크로폰(724), 조작 버튼(725) 등이 제공된다. 하우징(721) 내에는 상술한 실시형태의 반도체 장치가 제공된다. 그러므로, 저소비 전력의 스마트폰이 구현된다.
도 25의 (D)는 팔찌형 표시 장치이며, 하우징(731), 표시부(732) 등에 의하여 구성된다. 하우징(731) 내에는 상술한 실시형태의 반도체 장치가 제공된다. 그러므로, 저소비 전력의 팔찌형 표시 장치가 구현된다.
(실시형태 7)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 적용한 무선 센서의 응용예에 대하여 도 26 및 도 27을 사용하여 설명한다.
도 26의 (A)에서는 상술한 실시형태에서 설명한 무선 센서의 모식도를 도시하였다. 도 26의 (A)에 도시된 무선 센서(800)는 안테나(801), 집적 회로부(802), 및 센서 회로(805)를 갖는다.
안테나(801)는 전파법으로 정해진 범위 내에서 목적에 알맞은 크기 및 형상이라면 좋다. 예를 들어, 다이폴 안테나, 패치 안테나, 루프 안테나, 야기(Yagi) 안테나 등을 사용할 수 있다.
집적 회로부(802)는 Si 트랜지스터 및 OS 트랜지스터로 구성되는 회로(803), 안테나에 접속되는 단자부(804)를 갖는다. 회로(803)는 Si 트랜지스터 및 OS 트랜지스터를 형성하는 전 공정을 거쳐 형성된다. 단자부(804)는 다이싱 공정이나 본딩 공정을 거쳐 칩화하는 후 공정을 거쳐 형성된다. 집적 회로부(802)는 반도체 패키지, 또는 IC용 패키지라고도 한다. 또한, 센서 회로(805)는 집적 회로부(802)에 내장 또는 외부에 부착되어도 좋다.
센서 회로(805)는, 열적 또는 전자기학적 등의 어떤 정보를 아날로그 데이터로서 출력한다. 센서 회로(805)의 크기에 따라서는 무선 센서(800)의 외부에 제공될 수도 있다.
도 26의 (B)에서는 도 26의 (A)의 무선 센서(800)가 무선 신호(811)를 수신하는 모식도를 도시하였다. 무선 센서(800)는, 외부로부터 발신되는 무선 신호(811)에 응답하여, 전력을 생성한다. 전력을 받아 동작 가능하게 된 센서 회로(805) 및 AD 컨버터를 갖는 무선 센서(800) 내의 집적 회로부(802)는 필요에 따라 각 회로에 전원 공급 및 정지를 하도록 동작한다. AD 컨버터의 동작은 상기 실시형태에서 설명한 바와 같이 각 회로에 대한 전원 공급 또는 정지를 제어할 수 있다. 그러므로, 무선 신호(811)를 수신하는 기간에 걸쳐, AD 컨버터에 대하여 전원을 계속해서 공급할 필요가 없다. 따라서, 무선 센서(800)에서 AD 컨버터가 소비하는 전력의 비율을 억제하고, 무선 센서(800)로부터 외부로 무선 신호를 송신하는 데 소비되는 전력의 비율을 증가시킬 수 있고, 통신 거리를 연장하는 등 무선 센서(800)의 편리성을 향상시킬 수 있다.
이와 같은 무선 센서의 응용 형태로서는, 도 26의 (C)에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 무선 센서(800)를 물품(821)에 붙이거나 또는 내부에 제공하고, 외부의 질문기(822)로부터 무선 신호(811)를 송신한다. 무선 신호(811)를 수신한 무선 센서(800)는 센서에 의하여 물품(821)에 접촉하는 것 없이 온도 등의 정보를 취득하여 질문기(822)로 송신할 수 있다. 상술한 바와 같이 AD 컨버터에서는 센서에서 얻은 아날로그 전위를 디지털 신호로 변환하기 위한 소비 전력을 억제할 수 있으므로 통신 거리를 연장하여 편리성을 향상시킨 사용을 가능하게 할 수 있다.
또한, 다른 무선 센서의 응용 형태로서는, 도 27의 (A)에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 터널 벽면에 무선 센서(800)를 매립하고, 외부로부터 무선 신호(811)를 송신한다. 무선 신호(811)를 수신한 무선 센서(800)는 센서에 의하여 터널 벽면의 정보를 취득하여 송신할 수 있다. 상술한 바와 같이 AD 컨버터에서는 센서에서 얻은 아날로그 전위를 디지털 신호로 변환하기 위한 소비 전력을 억제할 수 있으므로 통신 거리를 연장하여 편리성을 향상시킨 사용을 가능하게 할 수 있다. 따라서, 터널 벽면 내의 정보를 직접 접촉하는 것 없이 취득할 수 있다.
또한, 다른 무선 센서의 응용 형태로서는, 도 27의 (B)에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 교량(橋梁)의 지주(支柱)의 벽면에 무선 센서(800)를 매립하고, 외부로부터 무선 신호(811)를 송신한다. 무선 신호(811)를 수신한 무선 센서(800)는 센서에 의하여 교량의 지주 내의 정보를 취득하여 송신할 수 있다. 상술한 바와 같이 AD 컨버터에서는 센서에서 얻은 아날로그 전위를 디지털 신호로 변환하기 위한 소비 전력을 억제할 수 있으므로 통신 거리를 연장하여 편리성을 향상시킨 사용을 가능하게 할 수 있다. 따라서, 교량의 지주 내의 정보를 직접 접촉하는 것 없이 취득할 수 있다.
또한, 다른 무선 센서의 응용 형태로서는, 도 36에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 접착 패드 등을 사용하여 인체에 무선 센서(800)를 장착하고, 질문기(822)로부터 무선 신호(811)가 송신된다. 무선 신호(811)를 수신한 무선 센서(800)는, 배선(832)을 통하여 인체에 장착된 전극(831) 등에 신호를 공급하여 생체 정보 등의 정보를 취득하고, 송신할 수 있다. 취득한 정보는, 질문기(822)의 표시부(833)에서 확인할 수 있다. 상술한 바와 같이 AD 컨버터에서는 센서에서 얻은 아날로그 전위를 디지털 신호로 변환하기 위한 소비 전력을 억제할 수 있으므로 통신 거리를 연장하여 편리성을 향상시킨 사용을 가능하게 할 수 있다. 따라서, 인체의 생체 정보를 직접 접촉하는 것 없이 취득할 수 있다.
(실시형태 8)
도 38은 상기 실시형태에서 설명한 OS 메모리 및 AD 컨버터로서 기능하는 반도체 장치를 탑재한 무선 센서의 블록도이다. 본 실시형태에서는 특히 상기 실시형태에서 설명한 무선 센서와 다른 구성을 갖는 무선 센서에 대하여 설명한다.
무선 센서(900)는, 안테나(901), 회로부(902), 및 센서(903)를 갖는다. 회로부(902)는 안테나(901)에 의하여 수신한 신호를 처리하고, 수신한 신호에 따라 응답 데이터를 생성하고, 안테나(901)로부터 응답 데이터를 송신한다. 회로부(902)는, 예를 들어 입력/출력부(IN/OUT)(910), 아날로그부(920), 메모리부(930), 논리부(940), 및 AD 컨버터(950)를 갖는다.
<입력/출력부>
입력/출력부(910)는 정류 회로(911), 리미터 회로(912), 복조 회로(913), 및 변조 회로(914)를 갖는다. 도 39의 (A)는 정류 회로(911) 및 리미터 회로(912)의 구성예를 도시한 회로도이다. 도 39의 (B)는 복조 회로(913) 및 변조 회로(914)의 구성예를 도시한 회로도이다.
정류 회로(911)는 안테나(901)로부터의 입력 신호(반송파(ANT))를 정류하여 전압(VIN)을 생성하는 회로이다. 전압(VIN)은 아날로그부(920)의 각 회로에 출력된다.
리미터 회로(912)는 전압(VIN)이 전압이 크게 되는 것을 방지하기 위한 보호 회로이다.
복조 회로(913)는 안테나(901)에 의하여 수신한 반송파(ANT)를 복조하기 위한 회로이다. 복조 회로(913)는 복조된 신호(DEMOD_OUT)를 생성하고 아날로그부(920)에 출력한다.
변조 회로(914)는 논리부(940)로부터 출력된 응답 데이터(디지털 신호)(MOD_OUT)를 변조하고, 반송파(ANT)를 사용하여 송신하기 위한 회로이다. 변조 방식의 일례로서는 ASK(Amplitude Shift Keying) 방식을 이용하면 좋다.
<아날로그부>
아날로그부(920)는, 전원 회로(921), 발진 회로(922), 전압 검출 회로(923), 리셋 회로(924), 및 버퍼 회로(925)를 갖는다.
도 40의 (A)는 전원 회로(921)의 구성예를 도시한 블록도이다. 전원 회로(921)는 메모리부(930), 논리부(940), 및 AD 컨버터(950)의 동작 전압을 생성하는 회로이다. 여기서, 전원 회로(921)는 전압(VIN)으로부터 2개의 동작 전압(VDD, VDD_ADC)을 생성한다. 전원 회로(921)는, 전압(VIN)으로부터, 바이어스 전압(BIAS) 및 참조 전압(REF)을 생성하는 전압 생성 회로(961)와, 전압(BIAS), 참조 전압(REF), 및 전압(VIN)으로부터 동작 전압을 생성하는 전압 생성 회로(962) 및 전압 생성 회로(963)를 갖는다.
도 40의 (B)는 전압 생성 회로(961)의 구성예를 도시한 회로도이다. 도 40의 (C)는 전압 생성 회로(962) 및 전압 생성 회로(963)의 구성예를 도시한 회로도이다.
발진 회로(922)는 전원 회로(921)에서 생성된 전압(VDD)을 사용하여 기준 클럭 신호(ORIGIN_CLK)를 생성하는 회로이다. 도 41의 (A)에서 발진 회로(922)의 구성예를 도시하고, 도 41의 (B)에서 발진 회로(922)의 바이어스 전압(BIASP, BIASN)을 생성하는 전압 생성 회로(971)의 구성예를 도시하였다.
도 42는 전압 검출 회로(923)의 구성예를 도시한 회로도이다. 전압 검출 회로(923)는, 전압(VIN)이 규정값보다 높은지 낮은지를 검출하고, 검출 결과에 대응하는 디지털 신호를 생성한다. 이 디지털 신호는 논리부(940)를 동작시키는 트리거 신호로서 사용된다. 전압 검출 회로(923)의 콤퍼레이터에 입력되는 전압(BIAS) 및 전압(REF)은 전원 회로(921)의 전압 생성 회로(961)로부터 입력된다. 도 42의 예에서, 전압 검출 회로(923)는 콤퍼레이터를 갖는다. 콤퍼레이터는 신호(VIN_SENSE)를 생성하여 출력한다.
리셋 회로(924)는 전원 회로(921)에서 생성되는 전압을 감시하고, 논리부(940)를 리셋하는 리셋 신호를 생성한다. 도 43은 리셋 회로(924)의 구성의 일례를 도시한 회로도이다. 여기 예에서 리셋 회로(924)는 전압(VDD)의 상승을 검출하고 리셋 신호(INI_RESET)를 생성한다.
버퍼 회로(925)는 복조 회로(913)에서 복조된 신호(DEMOD_OUT)를 논리부(940)에 전송(傳送)하기 위한 회로이다. 도 44는 버퍼 회로(925)의 구성예를 도시한 회로도이다. 버퍼 회로(925)에서 신호(DEMOD_OUT)는 제 2 단의 인버터를 통하여 신호(DEMOD_SIG0)가 되고 논리부(940)에 입력된다.
<메모리부>
메모리부(930)는 메모리 회로 외에, 차지 펌프 회로(931)를 갖는다. 메모리 회로의 구성은 상기 실시형태 3의 "메모리 회로의 구성예"를 참조하면 좋다.
차지 펌프 회로(931)는 동작 전압(VDD)을 승압하고, 메모리부(930)를 동작하기에 필요한 전압을 생성하기 위한 회로이다. 도 45는 차지 펌프 회로(931)의 구성예를 도시한 회로도이다. 차지 펌프 회로(931)에서, 동작 전압(VDD)은 승압된 전압(VMEM)이 되고, 메모리 회로에 입력된다.
메모리부(930)에 인가되는 전압을 차지 펌프 회로(931)에서 생성함으로써, 무선 센서(900)의 소비 전력을 낮게 할 수 있다. 메모리부(930)는 다른 회로보다 높은 전압(2.5V~4V)을 사용하여 동작한다. 전원 회로(921)에서 높은 전압을 미리 생성하여 메모리부(930)에 인가하는 구성도 있으나, 이 구성은 전원 회로(921), 발진 회로(922), 또는 전압 검출 회로에서 소비되는 전력이 크게 되어 효율이 나쁘다. 한편, 도 38에 도시된 구성은, 전원 회로(921)로 낮은 전압(1.2V)을 생성하고, 메모리부(930)의 바로 앞에 있는 차지 펌프 회로(931)로 강압 또는 승압시켜 사용한다. 그러므로 전원 회로(921)에서 소비되는 전력을 낮게 할 수 있어 효율이 좋다.
<논리부>
도 46은 논리부(940)의 구성예를 도시한 블록도이다. 논리부(940)는 CRC 회로(981), 디코더 회로(982), 컨트롤러(983), 출력 신호 생성 회로(984), 실렉터 회로(985), CRC 레지스터(986), 및 클럭 생성 회로(987)를 갖는다.
디코더 회로(982)는 신호(DEMOD_SIG0)를 디코딩하는 회로이다. 디코딩된 신호는 컨트롤러(983), CRC 회로(981)에 입력된다.
CRC 회로(981)는 디코더 회로(982)로부터의 입력 신호로부터 CRC(Cyclic Redundancy Check) 부호를 산출하는 회로이다. CRC 회로(981)에서 산출된 CRC 부호는 컨트롤러(983)에 출력된다.
컨트롤러(983)는 논리부(940) 전체를 제어하는 회로이다.
CRC 레지스터(986)는 CRC 부호를 기억하는 CRC 영역으로서 기능하는 레지스터이다.
클럭 생성 회로(987)는 신호(ORIGIN_CLK)로부터 논리부(940)에서 사용되는 클럭 신호를 생성한다.
메모리부(930) 및 CRC 레지스터(986)에 대한 액세스는 실렉터 회로(985)를 통하여 행해진다. 컨트롤러(983) 및 출력 신호 생성 회로(984)는 실렉터 회로(985)에 액세스 요구 신호(Acc_Rq)를 출력한다. 실렉터 회로(985)는, 액세스 요구 신호에 따라, 메모리부(930) 또는 CRC 레지스터(986)에 대하여 메모리 데이터(Mem_D)를 기록하고 메모리부(930) 또는 CRC 레지스터(986)로부터 메모리 데이터(Mem_D)를 판독한다.
<AD 컨버터>
AD 컨버터(950)는 센서(903)로부터 출력되는 아날로그 전압의 센서 신호(SENSOR)를 디지털 신호로 변환하여 출력한다.
AD 컨버터(950)의 구성은, 상기 실시형태 1의 AD 컨버터로서 기능하는 반도체 장치를 사용하면 좋다. 실시형태 1의 AD 컨버터로서 기능하는 반도체 장치는, OS 트랜지스터를 사용함으로써, 분해능과 샘플링 레이트 등의 AD 컨버터의 성능을 저하시키지 않고 소비 전력의 저감을 도모할 수 있다.
상기에서 설명한 무선 센서는, OS 트랜지스터를 사용한 메모리부, 및 AD 컨버터를 갖는다. 따라서, 저소비 전력화를 도모할 수 있다.
(실시형태 9)
상기 실시형태에서 제시한 도면과 다른 도면을 사용하여 본 발명의 일 형태에서 설명한 AD 컨버터로서 기능하는 반도체 장치에 대하여 설명한다. 도 37의 (A)는, 버퍼 회로(621)와, OS 트랜지스터를 갖는 전압 유지 회로(622)와, 기준 전압 생성 회로(623)와, 디지털 아날로그 변환 회로(624)와, 콤퍼레이터(625)와, 제어 회로(626)를 갖는 반도체 장치의 블록도이다.
도 37의 (A)에 도시된 버퍼 회로(621) 및 전압 유지 회로(622)는 합쳐서 샘플 홀드 회로를 구성하는 회로이다. 전압 유지 회로(622)는, 트랜지스터 및 용량 소자로 구성된다. 또한, 도 37의 (A)에 도시된 제어 회로(626)는 상기 실시형태에서 설명한, 타이밍 컨트롤러, 축차 비교 레지스터, 및 레벨 시프터 등의 회로를 갖는 회로이다. 또한, 도 37의 (A)에 도시된 기준 전압 생성 회로(623)는 디지털 아날로그 변환 회로(624)에서 사용하는 참조 전압(Vref)을 생성하고 출력하기 위한 회로이다.
전압 유지 회로(622)는 OS 트랜지스터를 가지므로, 전원의 공급 없이 아날로그 전위를 유지할 수 있다. 따라서, 버퍼 회로(621)의 전원을 일시적으로 정지할 수 있다. 결과적으로, Si 트랜지스터를 사용하는 경우와 비교하여, 소비 전력을 낮출 수 있다.
OS 트랜지스터는, 상술한 바와 같이 오프 전류가 낮다. 그러므로, 전압 유지 회로(622)의 용량을 0.5pF로 하여도 전압 유지 회로(622)에서는 아날로그 전위의 유지 기간을 500μs 이상으로 길게 할 수 있다. 용량이 작으면, 용량의 충방전에 필요한 전류량을 작게 할 수 있다. 또한, 아날로그 전위의 유지 기간을 길게 할 수 있으므로, 샘플링에 사용하는 클럭 신호의 주파수를 작게 할 수 있다. 결과적으로, 버퍼 회로(621)에 흐르는 누설 전류를 저감할 수 있으므로, 샘플 홀드 회로의 소비 전력을 낮출 수 있다.
또한, OS 트랜지스터는 오프 전류가 낮기 때문에, 오프 상태로 함으로써 전위를 유지할 수 있다. 그러므로, 전압 유지 회로(622)에서 아날로그 전위를 일단 유지한 후에는, 버퍼 회로(621)에 대한 전원 공급을 차단하고 샘플 홀드 회로에서의 소비 전력을 0로 할 수 있다.
또한, OS 트랜지스터는 오프 전류가 낮기 때문에, 500μs 이상의 기간에 아날로그 전위의 유지를 구현하는 경우 전압 유지 회로(622)의 용량을 0.5pF로 할 수 있다. 마찬가지로, Si 트랜지스터로 아날로그 전위의 유지를 구현하는 경우, 약 14pF의 용량이 필요하다. 그러므로, OS 트랜지스터를 샘플 홀드 회로에 사용한 반도체 장치에서는 면적의 축소화를 도모할 수 있다.
다음에, 도 37의 (B-1) 및 (B-2)에서는, 데이터의 A/D 변환 시의 전력의 시간 의존성을 도시하였다. 또한, AD 컨버터는 축차 비교형이고, 디자인룰(테크놀러지) 0.18μm, 분해능 10bit, 샘플링 레이트 2kSps, 전원 전압 3.3V, 다이내믹레인지 0V~3.3V, 게인 26dB, 지연시간(latency) 500μs, 클럭 주파수 26kHz로 소비 전력을 어림잡았다. 도 37의 (B-1)은 OS 트랜지스터를 갖는 샘플 홀드 회로를 구비한 반도체 장치에 대한 것이고, 도 37의 (B-2)는 Si 트랜지스터를 갖는 샘플 홀드 회로를 구비한 반도체 장치에 대한 것이다.
도면 중 PComp는 콤퍼레이터(625)의 소비 전력이고, PS&H는 샘플 홀드 회로의 소비 전력이고, PVref는 기준 전압 생성 회로(623)의 소비 전력이고, PDAC는 디지털 아날로그 변환 회로(624)의 소비 전력이고, PCON은 제어 회로(626)의 소비 전력이다.
도 37의 (B-1)에 도시된 전력의 시간 의존성에서는, 소비 전력 16.5μW로 어림잡을 수 있다. 제어 회로(626)는 각 회로를 제어하기 위하여, 일정한 전력을 소비한다. OS 트랜지스터를 갖는 샘플 홀드 회로에서는, 일단 샘플링한 아날로그 전위를 500μs 이상 유지할 수 있다. 그러므로, 유지한 후에는 소비 전력이 0이 된다. 콤퍼레이터(625), 기준 전압 생성 회로(623), 및 디지털 아날로그 변환 회로(624)는, 샘플 홀드 회로에서 아날로그 전위를 유지한 후의 10클럭 정도의 기간에 아날로그 전위를 디지털 신호로 변환하는 동작을 행한다. 도 37의 (B-1)의 예에서는, 샘플 홀드 회로의 소비 전력과, 콤퍼레이터(625), 기준 전압 생성 회로(623), 및 디지털 아날로그 변환 회로(624)의 소비 전력이 합쳐지는 일이 없기 때문에 소비 전력의 피크를 작게 할 수 있다.
한편, 도 37의 (B-2)에 도시된 전력의 시간 의존성에서는, 소비 전력 27.5μW로 어림잡을 수 있다. 제어 회로(626)는 각 회로를 제어하기 위하여, 일정한 전력을 소비한다. Si 트랜지스터를 갖는 샘플 홀드 회로에서는, 샘플링한 아날로그 전위를 500μs 이상 유지하기 어렵다. 그러므로, 샘플링을 계속할 필요가 있다. 콤퍼레이터(625), 기준 전압 생성 회로(623), 및 디지털 아날로그 변환 회로(624)는 10클럭 정도의 기간에 아날로그 전위를 디지털 신호로 변환하는 동작을 행한다. 이 기간에도, 샘플 홀드 회로에서의 아날로그 전위의 샘플링은 계속된다. 도 37의 (B-2)의 예에서는, 샘플 홀드 회로의 소비 전력과, 콤퍼레이터(625), 기준 전압 생성 회로(623), 및 디지털 아날로그 변환 회로(624)의 소비 전력이 합쳐져 소비 전력의 피크를 크게 할 수 있다.
상기에서 설명한 바와 같이, OS 트랜지스터를 사용한 샘플 홀드 회로는 Si 트랜지스터를 사용한 샘플 홀드 회로보다 소비 전력, 및 면적의 축소화의 점에서 유리하다고 할 수 있다.
(실시형태 10)
상기 실시형태에서 제시한 도면과 다른 도면을 사용하여 본 발명의 일 형태에서 설명한 AD 컨버터로서 기능하는 반도체 장치에 대하여 설명한다. 도 47의 (A)에서는 상기 실시형태 9에서 설명한 도 37의 (A)의 구성과 일부 다른 도면을 도시하였다. 도 47의 (A)에서 같은 구성에 대해서는, 도 37의 (A)와 같은 부호를 붙이고 설명을 생략하였다.
도 47의 (A)에서는 버퍼 회로(621)와, OS 트랜지스터를 갖는 전압 유지 회로(622), 전압 유지 회로(622A), 및 전압 유지 회로(622B)와, 기준 전압 생성 회로(623A) 및 기준 전압 생성 회로(623B)와, 디지털 아날로그 변환 회로(624)와, 콤퍼레이터(625)와, 제어 회로(626)를 갖는 반도체 장치의 블록도를 도시하였다. 또한, 도 47의 (A)에 도시된 기준 전압 생성 회로(623A)는, 버퍼 회로(621)에서 사용하는 참조 전압(Vref_A)을 생성하고, 출력하기 위한 회로이다. 또한, 도 47의 (A)에 도시된 기준 전압 생성 회로(623B)는 전압 유지 회로(622) 및 디지털 아날로그 변환 회로(624)에서 사용하는 참조 전압(Vref_B)을 생성하고, 출력하기 위한 회로이다.
도 47의 (A)에 도시된 전압 유지 회로(622A) 및 전압 유지 회로(622B)는 합쳐서 샘플 홀드 회로를 구성하는 회로이다. 전압 유지 회로(622A) 및 전압 유지 회로(622B)는 트랜지스터 및 용량 소자로 구성된다.
전압 유지 회로(622A) 및 전압 유지 회로(622B)는 OS 트랜지스터를 가지므로, 전원의 공급 없이 아날로그 전위를 유지할 수 있다. 그러므로, 기준 전압 생성 회로(623A) 및 기준 전압 생성 회로(623B)의 전원을 일시적으로 정지할 수 있다. 결과적으로, Si 트랜지스터를 사용하는 경우에 비하여, 소비 전력을 낮출 수 있다.
도 47의 (B)에는 전압 유지 회로(622A) 및 전압 유지 회로(622B)의 동작을 설명하기 위한 타이밍 차트를 나타내었다. 도 47의 (B)에서는, 전압 유지 회로(622A) 및 전압 유지 회로(622B)의 트랜지스터에 공급하는 신호(φ1) 및 신호(φ2)의 전압(V)의 변화를 나타내는 파형, 및 버퍼 회로(621)로서 기능하는 앰프의 소비 전력 P(도면 중 AMP's power consumption)를 세로 축으로 하고, 시간을 가로 축으로 하여 나타내었다.
도 47의 (B)에 나타낸 바와 같이, 신호(φ1) 및 신호(φ2)는 일정 기간마다 하이 레벨로 하고, 전압 유지 회로(622A) 및 전압 유지 회로(622B)에 참조 전압(Vref_A) 및 참조 전압(Vref_B)을 유지시키는 구성으로 한다. 상술한 바와 같이 OS 트랜지스터는 전원의 공급 없이 아날로그 전위를 유지할 수 있다. 그러므로, 신호(φ1) 및 신호(φ2)가 로우 레벨인 기간(도면 중 Hold Period)을 길게 할 수 있다. 따라서, 신호(φ1) 및 신호(φ2)가 로우 레벨인 동안, 버퍼 회로(621)에서의 소비 전력을 삭감할 수 있다. 또한, 버퍼 회로(621)의 소비 전력의 삭감과 마찬가지로, 디지털 아날로그 변환 회로(624)에서도 같은 효과를 가질 수 있다.
다음에, 반도체 장치의 소비 전력의 삭감의 효과를 어림잡기 위하여 시뮬레이션하였다.
시뮬레이션에 의한 반도체 장치의 사양은, 표 1과 같다. 또한, 도 48에 나타낸 그래프는, 전압 유지 회로(622) 및 전압 유지 회로(622A)가 있는 경우(With CAAC-OS)와 없는 경우(Without CAAC-OS)에 대하여, 세로 축을 소비 전류로 하여 어림잡은 것이다.
디자인룰(테크놀러지) 180nm,350nm Si 및
180nm CAAC-OS
분해능 10Bits
샘플링 레이트 2kSps
전원 전압 3.3V
AMP 게인 26dB
지연시간(latency) 500ms
클럭 주파수 26kHz
도 48에 나타낸 바와 같이 전압 유지 회로(622) 및 전압 유지 회로(622A)를 가짐으로써, 소비 전류의 대부분을 차지하는 앰프와 그 주변 회로의 소비 전류(도면 중 AMP+Its peripheral circuits power consumption으로 나타낸 부분)를 대폭적으로 삭감할 수 있었다.
상기에서 설명한 바와 같이 OS 트랜지스터를 사용한 샘플 홀드 회로를, 기준 전압 생성 회로와 참조 전압이 필요한 회로 사이에 제공하는 구성으로 하여도, 소비 전력을 삭감할 수 있는 효과가 있었다.
(본 명세서 등의 기재에 관한 부기)
이상의 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에서 부기한다.
<실시형태에서 기재한 본 발명의 일 형태에 관한 부기>
각 실시형태에서 기재하는 구성은, 다른 실시형태에서 기재하는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한, 하나의 실시형태에 복수의 구성예가 기재되는 경우, 그 구성예들은 서로 적절히 조합될 수 있다.
또한, 어떤 하나의 실시형태에서 기재하는 내용(일부의 내용이어도 좋음)은, 그 실시형태에서 기재하는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에서 기재하는 내용(일부의 내용이어도 좋음)에 대하여, 적용, 조합 또는 치환 등을 행할 수 있다.
또한, 실시형태에서 기재하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 기재하는 내용을 말한다.
또한, 어떤 하나의 실시형태에서 제시하는 도면(일부라도 좋음)은, 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부라도 좋음), 및/또는, 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부라도 좋음)과 조합함으로써, 더 많은 도면을 구성할 수 있다.
또한, 각 실시형태에서 본 발명의 일 형태를 설명하였으나, 본 발명의 일 형태는 이에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서 실시형태 1에서는 트랜지스터(112)를 이용하여 샘플 홀드 회로(101)에서 아날로그 전위를 유지하고, 버퍼 회로(111) 등의 전원 공급을 정지하는 예에 대하여 기재하였으나, 본 발명의 일 형태는 이에 한정되지 않는다. 상황에 따라, 예를 들어 트랜지스터(112)를 이용하지 않고 샘플 홀드 회로(101)에서 아날로그 전위를 유지하고, 버퍼 회로(111) 등의 전원 공급을 정지하는 구성을 본 발명의 일 형태로 하여도 좋다. 또는, 상황에 따라, 버퍼 회로(111) 등의 전원 공급을 정지하지 않는 구성을 본 발명의 일 형태로 하여도 좋다.
<도면을 설명하는 기재에 관한 부기>
본 명세서 등에서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 이용되는 것이다. 구성들의 위치 관계는, 각 구성을 나타내는 방향에 따라 적절히 변화된다. 따라서, 배치를 나타내는 어구는 명세서에서 설명한 기재에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, "위"나 "아래"의 용어는 구성 요소의 위치 관계가 바로 위 또는 바로 아래이고, 또한 직접 접촉하는 것을 한정하는 것은 아니다. 예를 들어, "절연층(A) 위의 전극(B)"이라는 표현이면, 절연층(A) 위에 전극(B)이 직접 접촉하여 형성될 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 블록도에서는 구성 요소를 기능마다 분류하고, 서로 독립한 블록으로서 나타내었다. 그러나, 실제의 회로 등에서는, 구성 요소를 기능마다 나누기가 어렵고, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에서 하나의 기능이 관련되는 경우가 있을 수 있다. 그러므로, 블록도의 블록은, 명세서에서 설명한 구성 요소에 한정되지 않고 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 도면에 있어서 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기를 나타낸 것이다. 따라서, 반드시 그 스케일에 한정되는 것은 아니다. 또한, 도면은 명확성을 위하여 모식적으로 도시한 것이기 때문에 도면에서의 형상 또는 값 등에 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 또는 전류의 편차, 또는 타이밍의 어긋남에 의한 신호, 전압, 또는 전류의 편차 등을 포함하는 것이 가능하다.
또한, 상면도(평면도나 레이아웃이라고도 함)나 사시도 등의 도면에서, 도면의 명확성을 위하여 일부의 구성 요소의 기재를 생략한 경우가 있다.
<바꿔 말할 수 있는 기재에 관한 부기>
본 명세서 등에서 트랜지스터의 접속 관계를 설명할 때, "소스 및 드레인 중 한쪽(또는 제 1 전극, 또는 제 1 단자), "소스 및 드레인 중 다른 한쪽"(또는 제 2 전극, 또는 제 2 단자)이라고 표기한다. 이것은, 트랜지스터의 소스와 드레인이 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체로 형성된 경우 등도 포함한다.
또한, 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은, 기준이 되는 전위로부터의 전위 차이를 말하는 것이고, 예를 들어, 기준이 되는 전위를 접지 전위(그라운드 전위)로 하면, 전압을 전위로 바꿔 말할 수 있다. 접지 전위는 반드시 0V를 말하는 것은 아니다. 또한, 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 공급하는 전위를 변화시킬 수 있다.
또한, 본 명세서 등에서 "막"이나 "층" 등의 어구는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에서는 하나의 OS 트랜지스터 및 하나의 용량 소자를 갖는 회로 구성에서 전하를 유지하는 구성을 기재하였으나, 본 발명의 일 형태는 이에 한정되지 않는다. 2개 이상의 트랜지스터 및 2개 이상의 용량 소자를 갖는 회로 구성에서 전하를 유지할 수도 있고, 다른 배선이 더 형성됨으로써 다양한 회로 구성으로 하여도 좋다.
<어구의 정의에 관한 부기>
상기 실시형태에서 언급하지 않았던 어구의 정의에 대하여 이하에서 설명한다.
<<스위치에 대하여>>
본 명세서 등에서, 스위치란, 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 말지를 제어하는 기능을 갖는 것을 말한다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는 것을 말한다.
일례로서는 전기적 스위치 또는 기계적 스위치 등을 사용할 수 있다. 즉, 스위치는 전류를 제어할 수 있는 것이면 좋고, 특정한 것에 한정되지 않는다.
전기적 스위치의 일례로서는, 트랜지스터(예를 들어, 바이폴러 트랜지스터, MOS 트랜지스터 등), 다이오드(예를 들어, PN 다이오드, PIN 다이오드, 쇼트키(Schottky) 다이오드, MIM(Metal Insulator Metal) 다이오드, MIS(Metal Insulator Semiconductor) 다이오드, 다이오드 접속의 트랜지스터 등), 또는 이들을 조합한 논리 회로 등이 있다.
또한, 스위치로서 트랜지스터를 사용하는 경우, 트랜지스터의 "도통 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 단락되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터의 "비도통 상태"란, 트랜지스터의 소스와 드레인이 전기적으로 차단되어 있다고 간주할 수 있는 상태를 말한다. 또한, 트랜지스터가 단순히 스위치로서 동작하는 경우에는, 트랜지스터의 극성(도전형)은 특별히 한정되지 않는다.
기계적 스위치의 일례로서는, 디지털 마이크로미러 디바이스(DMD)와 같은, MEMS(Micro Electro Mechanical Systems) 기술을 이용한 스위치가 있다. 그 스위치는, 기계적으로 움직일 수 있는 전극을 갖고, 그 전극이 움직임으로써 도통과 비도통을 제어하여 동작한다.
<<채널 길이에 대하여>>
본 명세서 등에서 채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스와 드레인 사이의 거리를 말한다.
또한, 하나의 트랜지스터에서, 채널 길이가 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
<<채널 폭에 대하여>>
본 명세서 등에서 채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의, 소스와 드레인이 마주 대하는 부분의 길이를 말한다.
또한, 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 같은 값이 되지 않는 경우가 있다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그러므로 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에서의 채널 폭(이하 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서의 채널 폭(이하 외견상 채널 폭이라고 부름)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는, 실효적인 채널 폭이 트랜지스터의 상면도에서의 외견상 채널 폭보다 크게 되어, 이로 인한 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는, 반도체 측면에 형성되는 채널 영역의 비율이 크게 되는 경우가 있다. 이 경우에는 상면도에서의 외견상 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 크게 된다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기가 어려운 경우가 있다. 예를 들어, 설계값으로 실효적인 채널 폭을 어림잡기 위해서는 가정으로서 반도체의 형상을 미리 알아야 한다. 따라서, 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
그래서 본 명세서에서는, 트랜지스터의 상면도에서, 반도체와 게이트가 중첩되는 영역에서의, 소스와 드레인이 마주 대하는 부분의 길이인 외견상 채널 폭을 "Surrounded Channel Width(SCW)"라고 부르는 경우가 있다. 또한, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 SCW 또는 외견상 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상 채널 폭, SCW 등은, 단면 TEM 이미지 등을 취득하여 그 화상을 해석하는 등에 의하여 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당 전류값 등을 계산하여 산출하는 경우, SCW를 사용하여 계산하는 경우가 있다. 이 경우에는 실효적인 채널 폭을 사용하여 계산하는 경우와 다른 값이 될 수 있다.
<<접속에 대하여>>
본 명세서 등에서, "A와 B가 접속된다"란, A와 B가 직접 접속되는 것 외에도, 전기적으로 접속되는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속된다는 것은, A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때에 A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되고, Z1의 다른 일부가 X와 직접 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되고, Z2의 다른 일부가 Y와 직접 접속되는 경우에는 이하와 같이 표현할 수 있다.
예를 들어, "X와, Y와, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 차례로 전기적으로 접속된다"고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 차례로 전기적으로 접속된다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서로 제공된다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 이용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않고, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 이용하여 회로 구성에서의 접속 경로에 대하여 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)로 한다.
C70: 용량 소자
M70: 트랜지스터
M71: 트랜지스터
M72: 트랜지스터
S1: 제어 신호
S1_B: 제어 신호
S2: 제어 신호
Tp1: 기간
T1: 시각
Tp2: 기간
T2: 시각
Tp3: 기간
T3: 시각
Tp4: 기간
Tp5: 기간
10: 회로
20: 회로
60: 광전 변환 소자
100: 반도체 장치
101: 샘플 홀드 회로
101A: 샘플 홀드 회로
101B: 샘플 홀드 회로
102: 콤퍼레이터
103: 축차 비교 레지스터
104: 디지털 아날로그 변환 회로
105: 타이밍 컨트롤러
106: 발진 회로
111: 버퍼 회로
112: 트랜지스터
113: 용량 소자
114: 인버터 회로
115: 인버터 회로
116: MOS 용량 소자
121: 센서 회로
121A: 센서 회로
121B: 센서 회로
122: 실렉터
131A: 샘플 홀드 회로
131B: 샘플 홀드 회로
131C: 샘플 홀드 회로
135: 트랜지스터
136: 트랜지스터
137: 트랜지스터
141: 트랜지스터
153: 트랜지스터
154: 트랜지스터
166: 트랜지스터
167: 저항 소자
171: 트랜지스터
172: 인버터 회로
173: 트랜지스터
174: 바이어스 전압 생성 회로
176: 트랜지스터
181: 트랜지스터
183: 트랜지스터
188: 트랜지스터
189: 저항 소자
190: 용량 소자
193: 용량 소자
194: 실렉터
195: 실렉터
196: 실렉터
197: 트랜지스터
198: 인버터 회로
200: 반도체 장치
211: 트랜지스터
212: 용량 소자
221: 레지스터
222: 레지스터
230: 논리부
231: 사선부
360: 컨트롤러
361: 로우 디코더 회로
362: 로우 드라이버 회로
363: 칼럼 드라이버 회로
364: AD 컨버터
370: 메모리 셀 어레이
371: 메모리 셀 어레이
380: 메모리 셀
400: 무선 센서
400A: 무선 센서
400B: 무선 센서
400C: 무선 센서
401: 안테나
402: 집적 회로부
403: 정류 회로
404: 복조 회로
405: 변조 회로
406: 정전압 회로
407: 제어 회로
408: 발진 회로
409: 메모리 회로
409F: 메모리 회로
409OS: 메모리 회로
410: 인터페이스
411: AD 컨버터
412: 센서 회로
413: 질문기
500n: n형 웰
500p: p형 웰
501: 채널 형성 영역
502: 저농도 불순물 영역
503: 고농도 불순물 영역
504a: 게이트 절연막
504b: 게이트 절연막
505a: 게이트 전극
505b: 게이트 전극
506a: 소스 전극
506b: 드레인 전극
506c: 소스 전극
506d: 드레인 전극
507: 도전성 영역
508a: 사이드 월 절연막
508b: 사이드 월 절연막
509: 소자 분리 절연막
510: 트랜지스터
511: 채널 형성 영역
512: 저농도 불순물 영역
513: 고농도 불순물 영역
517: 도전성 영역
520: 트랜지스터
521: 층간 절연막
522: 층간 절연막
523: 배선
524: 절연막
525a: 도전층
525b: 도전층
526: 절연막
530: 트랜지스터
531: 절연막
532: 절연막
533: 반도체막
534a: 소스 전극
534b: 드레인 전극
534c: 도전층
535: 게이트 절연막
536a: 게이트 전극
536b: 도전층
537: 층간 절연막
538: 층간 절연막
539: 배선
540: 용량 소자
601: 펄스 전압 출력 회로
602: 전류 검출 회로
611: 용량 소자
612: 배선
613: 배선
621: 버퍼 회로
622: 전압 유지 회로
623: 기준 전압 생성 회로
624: 디지털 아날로그 변환 회로
625: 콤퍼레이터
626: 제어 회로
701: 하우징
702: 하우징
703a: 표시부
703b: 표시부
704: 선택 버튼
705: 키보드
711: 하우징
712: 하우징
713: 표시부
714: 표시부
715: 축부
716: 전원 스위치
717: 조작 키
718: 스피커
721: 하우징
722: 표시부
723: 스피커
724: 마이크로폰
725: 조작 버튼
731: 하우징
732: 표시부
800: 무선 센서
801: 안테나
802: 집적 회로부
803: 회로
804: 단자부
805: 센서 회로
811: 무선 신호
821: 물품
822: 질문기
831: 전극
832: 배선
833: 표시부
900: 무선 센서
901: 안테나
902: 회로부
903: 센서
910: 입력/출력부
911: 정류 회로
912: 리미터 회로
913: 복조 회로
914: 변조 회로
920: 아날로그부
921: 전원 회로
922: 발진 회로
923: 전압 검출 회로
924: 리셋 회로
925: 버퍼 회로
930: 메모리부
931: 차지 펌프 회로
940: 논리부
950: AD 컨버터
961: 전압 생성 회로
962: 전압 생성 회로
971: 전압 생성 회로
981: CRC 회로
982: 디코더 회로
983: 컨트롤러
984: 출력 신호 생성 회로
985: 실렉터 회로
986: CRC 레지스터
987: 클럭 생성 회로
1100: 층
1200: 층
1300: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판

Claims (21)

  1. 반도체 장치에 있어서,
    버퍼 회로, 트랜지스터, 및 용량 소자를 포함하는 샘플 홀드 회로와;
    콤퍼레이터와;
    축차 비교 레지스터(successive approximation register)와;
    디지털 아날로그 변환 회로와;
    타이밍 컨트롤러를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 버퍼 회로에 전기적으로 접속되고,
    상기 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 상기 트랜지스터가 오프 상태가 됨으로써 전하가 유지되고,
    상기 반도체 장치는 상기 전하가 유지된 후에, 상기 버퍼 회로에 대한 전원 전압의 공급이 정지되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 타이밍 컨트롤러는 상기 트랜지스터의 온 상태 또는 오프 상태를 제어하는 신호를 출력하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  4. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치와;
    표시부를 포함하는, 전자 기기.
  5. 무선 센서에 있어서,
    제 1 항에 따른 반도체 장치와;
    안테나와;
    메모리 회로를 포함하는 집적 회로부와;
    센서 회로를 포함하는, 무선 센서.
  6. 제 5 항에 있어서,
    상기 메모리 회로는 제 3 트랜지스터와 제 4 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 상기 한쪽에는 상기 제 3 트랜지스터가 오프 상태가 됨으로써 제 2 전하가 유지되고,
    상기 제 3 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 무선 센서.
  7. 제 6 항에 있어서,
    상기 제 4 트랜지스터의 채널 형성 영역은 실리콘을 포함하는, 무선 센서.
  8. 반도체 장치에 있어서,
    버퍼 회로, 제 1 트랜지스터, 및 제 1 용량 소자를 포함하는 샘플 홀드 회로와;
    콤퍼레이터와;
    축차 비교 레지스터와;
    제 2 용량 소자, 제 2 트랜지스터, 및 복수의 실렉터(selector)를 포함하는 디지털 아날로그 변환 회로와;
    타이밍 컨트롤러를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽은 상기 버퍼 회로에 전기적으로 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 상기 제 1 트랜지스터가 오프 상태가 됨으로써 제 1 전하가 유지되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽은 상기 축차 비교 레지스터에 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽에는 상기 제 2 트랜지스터가 오프 상태가 됨으로써 제 2 전하가 유지되고,
    상기 반도체 장치는 상기 제 1 전하가 유지된 후에, 상기 버퍼 회로, 상기 축차 비교 레지스터, 상기 콤퍼레이터, 및 상기 디지털 아날로그 변환 회로에 대한 전원 전압의 공급이 정지되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 타이밍 컨트롤러는 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 온 상태 또는 오프 상태를 제어하는 신호를 출력하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 채널 형성 영역은 각각 산화물 반도체를 포함하는, 반도체 장치.
  11. 전자 기기에 있어서,
    제 8 항에 따른 반도체 장치와;
    표시부를 포함하는, 전자 기기.
  12. 무선 센서에 있어서,
    제 8 항에 따른 반도체 장치와;
    안테나와;
    메모리 회로를 포함하는 집적 회로부와;
    센서 회로를 포함하는, 무선 센서.
  13. 제 12 항에 있어서,
    상기 메모리 회로는 제 3 트랜지스터와 제 4 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 상기 한쪽에는 제 3 전하가 유지되고,
    상기 제 3 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 무선 센서.
  14. 제 13 항에 있어서,
    상기 제 4 트랜지스터의 채널 형성 영역은 실리콘을 포함하는, 무선 센서.
  15. 반도체 장치에 있어서,
    버퍼 회로, 트랜지스터, 및 용량 소자를 포함하는 샘플 홀드 회로와;
    상기 트랜지스터의 소스 및 드레인 중 한쪽과 상기 용량 소자에 전기적으로 접속되는 콤퍼레이터와;
    상기 콤퍼레이터에 전기적으로 접속되는 축차 비교 레지스터와;
    상기 축차 비교 레지스터와 상기 콤퍼레이터에 전기적으로 접속되는 디지털 아날로그 변환 회로와;
    상기 트랜지스터의 게이트, 상기 축차 비교 레지스터, 및 상기 디지털 아날로그 변환 회로에 전기적으로 접속되는 타이밍 컨트롤러를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 다른 한쪽은 상기 버퍼 회로에 전기적으로 접속되는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 타이밍 컨트롤러는 상기 트랜지스터의 온 상태 또는 오프 상태를 제어하는 신호를 출력하는, 반도체 장치.
  17. 제 15 항에 있어서,
    상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치.
  18. 전자 기기에 있어서,
    제 15 항에 따른 반도체 장치와;
    표시부를 포함하는, 전자 기기.
  19. 무선 센서에 있어서,
    제 15 항에 따른 반도체 장치와;
    안테나와;
    메모리 회로를 포함하는 집적 회로부와;
    센서 회로를 포함하는, 무선 센서.
  20. 제 19 항에 있어서,
    상기 메모리 회로는 제 3 트랜지스터와 제 4 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 한쪽은 상기 제 4 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 상기 한쪽에는 상기 제 3 트랜지스터가 오프 상태가 됨으로써 전하가 유지되고,
    상기 제 3 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 무선 센서.
  21. 제 20 항에 있어서,
    상기 제 4 트랜지스터의 채널 형성 영역은 실리콘을 포함하는, 무선 센서.
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