CN114500201B - Ask数据解码装置、方法、微控制器及设备 - Google Patents

Abstract

本申请提出一种ASK数据解码装置、方法、微控制器及设备，该ASK数据接收装置应用于微控制器，并与微控制器的模拟数字转换器连接，包括：数据采样模块，若接收到模拟数字转换器输出的完成标志，则采集模拟数字转换器输出的转换值，并输出记录的总采样次数和第一中断标志；数据解码模块，若接收到第一中断标志，则根据接收到的总采样次数和预设半周期值生成对应的比特数据。该装置集成为一个整体，可直接操作ADC外设的寄存器实现，具有高兼容性，高精度及易实现性。

Description

ASK数据解码装置、方法、微控制器及设备

技术领域

本申请属于数字电路技术领域，具体涉及一种ASK数据解码装置、方法、微控制器及设备。

背景技术

Qi协议是无线充电联盟（Wireless Power Consortium）推出的“无线充电”标准，是无线充电领域的一项通用规范。符合Qi协议规范的无线充通信协议中，数据从电力接收器传输到电力发射器（RX to TX）采用ASK（调制）数据，数据从电力发射器传输到电力接收器（TX to RX）采用FSK（调制）数据。其中，RX可以为手机、手表、平板电脑等电子设备；TX可以为移动电源、充电器等电子设。ASK数据或FSK数据在上述TX设备上的数据处理，通过由MCU（MoneyWise Credit Union，微控制器）来控制实现。

基于现有技术，无线电通信过程中，通常存在不稳定、易受干扰等特点。而根据无线充电器技术规范Qi协议，则要求收发设备能良好地解调，在较高频的载波中分离出2KHz的信号，并进行解码。所以，在无线充电器系统中，一般通过硬件电路解调出载波中的ASK信号，并由MCU软件进行解码。

随着无线充电的不断发展和人民生活品质的不断提升，市场上出现了数量更多、覆盖更广的无线充电产品。一方面而言，市场上出现了种类繁多的产品，使得无线充电领域的技术和产品市场需求量剧增；而从另一方面来说，为了追求更高的充电性能，有些产品不得不使用性价比更低的较为昂贵的零部件，或采用占用资源更多的数据处理方式。如此，市场上边出现了更多的成本敏感型的产品，而高成本的应用方案将极大限制这类产品的发展。

发明内容

本申请提出一种ASK数据解码装置、方法、微控制器及设备，该装置集成为一个整体，可直接操作ADC外设的寄存器实现，具有高兼容性，高精度及易实现性。

本申请第一方面实施例提出了一种ASK数据接收装置，应用于微控制器，并与微控制器的模拟数字转换器连接，包括：

数据采样模块，若接收到所述模拟数字转换器输出的完成标志，则采集所述模拟数字转换器输出的转换值，并输出记录的总采样次数和第一中断标志；

数据解码模块，若接收到所述第一中断标志，则根据接收到的总采样次数和预设半周期值生成对应的比特数据。

在本申请一些实施例中，所述数据采样模块包括逻辑电路和计数器，所述计数器用于记录所述总采样次数；

所述逻辑电路用于根据所述转换值和预设比较值生成逻辑值，所述逻辑值进行边沿跳转时触发所述总采样次数的输出，并将所述总采样次数清零，发出所述第一中断标志。

在本申请一些实施例中，所述预设比较值包括参考值和迟滞值；所述逻辑电路包括第一逻辑电路和第二逻辑电路；

所述第一逻辑电路输入所述参考值、所述迟滞值以及所述逻辑值，并根据预设逻辑条件输出所述实际比较值；所述第二逻辑电路输入所述实际比较值和所述转换值，并输出所述逻辑值。

在本申请一些实施例中，所述预设逻辑条件包括：

若所述逻辑值为1，则所述实际比较值等于所述参考值与所述迟滞值的差值；

若所述逻辑值为0，则所述实际比较值等于所述参考值与所述迟滞值的和。

在本申请一些实施例中，所述数据采样模块还包括参考值寄存器、迟滞值寄存器、计数值输出寄存器、逻辑值寄存器及第一中断标志寄存器，并分别存储所述参考值、所述迟滞值、所述总采样次数、所述逻辑值及所述第一中断标志。

在本申请一些实施例中，所述数据解码模块包括计算单元，所述计算单元根据所述总采样次数确定捕获到的半周期个数，并基于预设计算规则，根据所述半周期个数计算对应的比特数据。

在本申请一些实施例中，所述预设计算规则包括：

若所述半周期个数为2，则确定对应的比特数为1；

若所述半周期个数为3，则确定首次捕获到时对应的比特数为一个0与一个1，下次捕获到时对应的比特数为0；

若所述半周期个数为4，则确定对应的比特数为两个0；

若所述半周期个数大于4，则确定超时、数据包发送错误或结束。

在本申请一些实施例中，所述数据解码模块还包括比特接收状态机，所述计算单元将计算出的比特数据发送至所述比特接收状态机；

所述比特接收状态机对接收到的比特数据进行格式校验，将校验成功的比特数据存入数据缓存寄存器，并在校验结束后置位有效性标志和第二中断标志，以及在校验错误时清除所述有效性标志、置位所述第二中断标志和重置所述比特接收状态机。

在本申请一些实施例中，所述比特接收状态机依次对写入的每个比特数据进行校验，并依次验证数据包的起始位、8个比特值和奇偶校验值，以及终止位。

在本申请一些实施例中，所述数据解码模块还包括半周期值寄存器、计数值接收寄存器、有效性标志寄存器及第二中断标志寄存器，分别用于存储所述半周期值、所述计数值、所述有效性标志及所述第二中断标志。

本申请第二方面的实施例提供了一种ASK数据接收方法，包括：

若接收到模拟数字转换器输出的完成标志，则采集所述模拟数字转换器输出的转换值，并输出记录的总采样次数；

根据所述总采样次数和预设半周期值生成对应的比特数据。

本申请第三方面的实施例提供了一种微控制器，其上集成有如第一方面所述的ASK数据接收装置。

本申请第四方面的实施例提供了一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，还包括数字逻辑电路，所述数字逻辑电路包括如第一方面所述的ASK数据接收装置。

本申请实施例中提供的技术方案，至少具有如下技术效果或优点：

本申请实施例提供的ASK数据解码装置可作为模拟数字转换器的一个独立硬件外设，集成于MCU中，应用于ASK数据解码过程，使ASK数据解码的过程由软件实现变为硬件实现，该ASK数据解码装置包括数据采集模块和数据解码模块，数据采集模块可在接收到模拟数字转换器输出的完成标志后，采集模拟数字转换器输出的转换值，数据解码模块可根据总采样次数和预设半周期值生成对应的比特数据，实现ASK数据解码。且相较于软件实现方案，该硬件外设的收发时序不受软件中断时间影响，解码过程将更加高效、精准便捷。同时，该装置的逻辑简单，所需硬件电路的设计通常也较为简单，可直接操作ADC外设的寄存器实现；软件应用时，只需进行一些简单操作即可完成ASK数据解码，从而释放MCU中大量软件运算资源的占用。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1示出了本申请实施例提供的ASK数据解码装置的框架结构示意图；

图2示出了本申请实施例中比特“0”和比特“1”输出示意图；

图3示出了现有技术中时间差值的示意图；

图4示出了本申请实施例提供的数据采集模块的执行逻辑示意图；

图5示出了参考值和迟滞值及count值的对应关系示意图；

图6示出了本申请实施例中Qi协议的数据结构示意图；

图7示出了比特数据与半周期个数的对应关系示意图；

图8示出了本申请实施例提供的数据解码模块的执行逻辑示意图；

图9示出了比特状态机的工作过程示意图；

图10示出了本申请实施例提供的ASK数据解码方法的流程示意图。

具体实施方式

下面将参照附图更详细地描述本申请的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请的范围完整的传达给本领域的技术人员。

需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本申请所属领域技术人员所理解的通常意义。

下面结合附图来描述根据本申请实施例提出的一种ASK数据解码装置、方法、微控制器及设备。

现有相关技术中，实现ASK数据解码一般有如下几种方案：

1）比较器方案，先通过包络检波电路将ASK信号转化为包络信号，再通过滤波电路与比较器将包络信号转换为逻辑信号，并通过边沿中断与定时器进行时长计数，然后通过MCU软件根据该时长计数进行数据解码，再通过软件接收解码完成的数据包。

2）电压采样方案，与上述比较器方案类似，区别在于采用滤波放大电路生成逻辑信号。

3）电流采样方案，与上述比较器方案类似，区别在于，采用线圈进行电流采样，并采用差分放大电路生成逻辑信号。

4）ADC（模拟数字转换器）采样方案，先通过包络检波电路将ASK信号转化为包络信号，再通过定时器与ADC确定时长计数，然后通过MCU软件根据该时长计数进行数据解码，再通过软件接收解码完成的数据包。

其中，比较器方案对于MCU运算资源需求较低，需要MCU内置比较器外设，且比较器的参数较难通过软件配置调整；电压、电流采样方案，对于MCU运算资源需求较低，需要运放或专用的高度集成的电源管理芯片。ADC采样方案，是软件直接实现的，无需外围电路转换出“逻辑信号”，无需其他芯片，易于通过软件进行参数调整，但该部分高频触发运算，需要大量程序时间执行，对于MCU运算资源需求极高。且各方案中数据解码部分是相同的，可以作为通用模块，减轻MCU运算资源的占用。软件接收部分，需要程序根据各类无线协议的不同而执行，无法做成通用模块。

鉴于上述问题，本实施例提供了一种ASK数据解码装置、方法、微控制器及设备，其中，该ASK数据解码装置可作为模拟数字转换器的一个独立硬件外设，集成于MCU中，应用于ASK数据解码过程，使ASK数据解码的过程由软件实现变为硬件实现，该ASK数据解码装置，可在接收到模拟数字转换器输出的完成标志后，采集模拟数字转换器输出的转换值，并根据总采样次数和预设半周期值生成对应的比特数据，实现ASK数据解码。且相较于软件实现方案，该硬件外设的收发时序不受软件中断时间影响，解码过程将更加高效、精准便捷。同时，该装置的逻辑简单，所需硬件电路的设计通常也较为简单，可直接操作ADC外设的寄存器实现；软件应用时，只需进行一些简单操作即可完成ASK数据解码，从而释放MCU中大量软件运算资源的占用。

请参照图1为本申请实施例提供的ASK数据接收装置的结构示意图，如图1所示，该ASK数据接收装置，应用于微控制器，并与微控制器的模拟数字转换器连接，包括：数据采样模块，若接收到模拟数字转换器输出的完成标志（即ADC中断），则采集模拟数字转换器输出的转换值，并输出记录的总采样次数和第一中断标志；数据解码模块，若接收到第一中断标志，则根据接收到的总采样次数和预设半周期值生成对应的比特数据。

本实施例中，该ASK数据接收装置作为一个独立的硬件外设，实现方式类似于I2C外设的接收部分，即，MCU通过总线写入寄存器，配置发送参数、写入数据缓存、响应中断请求等，由ASK硬件外设模块直接操作ADC外设的寄存器。

其中，数据采样模块主要负责将线圈上的模拟电压信号转换为逻辑电平时长数据（即解调）。数据解码模块主要负责接收逻辑电平时长参数（可以是本实施例的数据采样模块输出的，也可以是软件采用其它方式所得的），并解码出字节，输出给软件。

对Qi协议规范的相关内容进行引用与解释可知，ASK信号表示比特“0”和比特“1”的方式如图2所示，采用简化的方波表示传输波形的电压幅值高低变化，比特“0”在一个周期内频率变化一次，比特“1”在一个周期内频率变化两次。频率变化即指从高电平变为低电平，或从低电平变为高电平。

基于上述ASK信号的特征，现有技术除ADC解调方案之外的其他的方案中，MCU接受到逻辑信号的边沿中断，随即通过计数器得到时间差值，例如，设置定时器计数频率为1MHz即周期为1us（第一参数），若读到的“△Count”值为250（第二参数），如图3所示，以此计算得到时间差值250us（第三参数）。第三参数等于第一参数乘以第二参数，第一参数由定时器结合使用场景选择；第三参数由实际通信协议决定，受无线接收通信质量的波动影响。

在本实施例中，鉴于ADC在定时器的触发下进行信号转换，将模拟量的包络信号转换为量化的数字量（该数字量与模拟量呈正比），数据采样模块可在每次接收到模拟数字转换器输出的完成标志后，采集模拟数字转换器输出的转换值，并记录总采样次数，再结合ADC触发转换的频率，可确定对应的逻辑电平时长数据。例如，逻辑信号的频率是4KHz（一秒内变化4千次），转换值采样频率设置为逻辑信号频率的8倍，即32KHz（一秒内采样32千次）。也就是每段逻辑信号线变化期间，ADC能采样到8次。也就是理论上，ADC能连续采样到8次高于Vref的电压，随后连续采到8次低于Vref的电压。采样次数（Count值）即用于记录该连续采到一样的电压的次数，可根据采样频率，计算出包络信号线该段电压变化的时间长度（等同于上述第三参数）。

在本实施例一些实施方式中，数据采样模块包括逻辑电路和计数器，计数器用于记录总采样次数。逻辑电路用于根据转换值和预设比较值生成逻辑值，逻辑值进行边沿跳转时触发总采样次数的输出，并将总采样次数清零，发出第一中断标志。如此，该数据采样模块的功能实现以ADC外设输出的“转换值”和“完成标志（即定时器中断）”作为输入，定时器中断一次，则触发该数据采样模块运行一次。总采样次数输出后，将总采样次数清零，以备下次采样记录。发出该第一中断标志，可触发上述数据解码模块进行数据解码。

其中，逻辑值进行边沿跳转时触发总采样次数的输出，可以为逻辑值在上升沿触发总采样次数的输出，也可以为逻辑值在下降沿触发总采样次数的输出，只要每次进行相同方向的边沿跳转时才触发即可。

在本实施例另一些实施方式中，预设比较值可包括参考值和迟滞值。如图4所示，逻辑电路包括第一逻辑电路和第二逻辑电路；第一逻辑电路输入参考值、迟滞值以及逻辑值，并根据预设逻辑条件输出实际比较值；第二逻辑电路输入实际比较值和转换值，并输出逻辑值。

具体地，上述预设逻辑条件包括：若逻辑值为1，则实际比较值等于参考值与迟滞值的差值；若逻辑值为0，则实际比较值等于参考值与迟滞值的和。

第一逻辑电路可以为任意能够实现上述逻辑条件的电路，本实施例对其具体电路结构不作具体限定。第二逻辑电路可以为比较器电路，其正向输入为上述转换值，负向输入为上述实际比较值，输出为上述逻辑值。

如图5所示，在包络信号线上的三条水平线，中间的为基准电压，即参考值，上下两条水平线用于限定迟滞区间，迟滞值即中间的基准电压分别与上下两个水平线对应电压的差值绝对值。即，参考值Vref为比较的中心值，迟滞值delt为正负差值，均由MCU软件配置。通过设置迟滞值，将比较值限定在一个区间的两端，相当于增大了比较值的取值范围，可以增加系统稳定性，减少逻辑不定态与信号波动对输出结果的影响，从而保障该ASK数据接收装置的准确性。

需要说明的是，上述参考值和迟滞值可根据实际需要进行设定，本实施例对其具体数值不做具体限定。

相应地，该数据采样模块还包括参考值寄存器、迟滞值寄存器、计数值输出寄存器、逻辑值寄存器、第一中断标志寄存器以及模块使能寄存器等，并分别存储参考值、迟滞值、总采样次数、逻辑值、第一中断标志及使能状态值（通常为0或1的逻辑值）。

基于数据采样模块的上述结构，结合图5，对数据采样模块的工作过程进行详细描述如下：

数据采样模块以ADC外设输出的“转换值”和“完成标志”作为输入，每次接收到该完成标志，将模块使能寄存器的值更改为使能状态值，触发该模块运行一次。每次执行采样，则计数器的“计数值”自动加1。上述参考值和迟滞值经过第一逻辑电路后可生成实际比较值，用于和转换值进行比较，基于比较结果和比较电路可生成逻辑值logic，并写入逻辑值寄存器，用以反应“逻辑信号”的跳变，该逻辑值logic可影响迟滞值delt的正和负，以反作用于实际比较值。然后可在每次逻辑值logic上升沿（或下降沿）时，将计数器的“计数值”输出到计数值输出寄存器，随后将计数值清零，并置位中断（置位即将第一中断标志寄存器值写为1），后续数据解码模块读取计数值输出寄存器中的总采样次数之后，清除计数值输出寄存器，即为将计数值输出寄存器的值写为0。

在本实施例另一些实施方式中，数据解码模块包括计算单元，计算单元根据总采样次数确定捕获到的半周期个数，并基于预设计算规则，根据半周期个数计算对应的比特数据。

首先，对Qi协议规范的相关内容进行引用与解释可知，ASK协议数的据结构如图6所示，接收的每个“Byte”需要11个bit，包括“起始位‘0’”、“8bit”、“奇偶校验位”和“终止位‘1’”，每个数据包通常包括起始序言、N个字节及末尾的补位1。根据Qi协议的规律进一步分析可得：当数据bit“1”时，一个周期内边沿变化两次，周期结束时边沿方向不变化；当数据bit“0”时，一个周期内边沿变化一次，周期结束时边沿方向变化。当第二个数据bit“0”时，边沿方向变回。

本实施例以半周期为单位，采用单边沿计数判断，相对于双边沿计数判断更为高效且节省资源。如图7所示，捕获到的半周期值可能性包括以下几种情况：

捕获到“2个半周期”：即收到一个“1”；

捕获到“3个半周期”：首次捕获到时表明为一个“0”与一个“1”，下一次捕获到时表明为一个“0”；

捕获到“4个半周期”：即收到两个“0”；

捕获到“超过4个半周期”：表明超时，数据包发送错误或结束。

相应地，上述预设计算规则包括：若半周期个数为2，则确定对应的比特数为1；若半周期个数为3，则确定首次捕获到时对应的比特数为一个0与一个1，下次捕获到时对应的比特数为0；若半周期个数为4，则确定对应的比特数为两个0；若半周期个数大于4，则确定超时、数据包发送错误或结束。

在本实施例另一些实施方式中，数据解码模块还包括比特接收状态机，计算单元将计算出的比特数据发送至比特接收状态机；比特接收状态机对接收到的比特数据进行格式校验，将校验成功的比特数据存入数据缓存寄存器，并在校验结束后置位有效性标志和第二中断标志，以及在校验错误时清除有效性标志、置位第二中断标志和重置比特接收状态机。

进一步地，数据解码模块还包括半周期值寄存器、计数值接收寄存器、有效性标志寄存器及第二中断标志寄存器，分别用于存储半周期值、计数值、有效性标志及第二中断标志。

基于数据解码模块的上述结构，结合图8，对数据解码模块的工作过程进行详细描述如下：

数据采样模块的“第一中断标志”（详见上文）可触发数据解码模块（若该模块独立使用时由软件直接写入）进行数据解码，每一次触发，该模块运行一次。随即，可根据软件配置的“半周期值”（配置要求周期值为偶数），基于上述的预设计算规则，计算出输入的总采样次数（Count）对应捕获到的半周期个数，并对应向比特接收状态机写入对应的比特数据“0”或比特数据“1”（具体的如图8所示）。比特接收状态机可对写入的每个比特数据进行校验，并依次验证数据包的起始位、8个比特值和奇偶校验值，以及终止位。然后，比特接收状态机将校验成功的比特数据写入数据缓存寄存器（Buff），并置位（在寄存器中写1）有效性标志寄存器和第二中断标志寄存器。

其中，比特（bit）接收状态机的工作过程如图9所示，其中“p”表示接收到的8bit数据的奇偶校验值，初值由MCU配置。图中的方框代表状态，箭头代表条件，每写入一个比特“0”或比特“1”跳变一次。

另外，上述各寄存器的取值范围和位宽可如下表1所示（表中数值仅为示例，本实施例对各寄存器的取值范围和位宽不做具体限定）

表1

需要说明的是，上述数据采集模块和数据解码模块结构，及各寄存器的设置，只是本实施例的较佳实施方式，本实施例并不以此为限，只要能实现各自功能的结构均属于本申请的保护范围。

基于上述ASK数据接收装置相同的构思，本实施例还提供一种ASK数据接收方法，如图10所示，该ASK数据接收方法，包括：

若接收到模拟数字转换器输出的完成标志，则采集模拟数字转换器输出的转换值，并输出记录的总采样次数；

根据总采样次数和预设半周期值生成对应的比特数据。

本实施例提供的ASK数据接收方法，基于上述ASK数据接收装置相同的构思，故至少能够实现上述ASK数据接收装置能够实现的有益效果，在此不再赘述。

基于上述ASK数据接收装置相同的构思，本实施例还提供一种微控制器，其上集成有上述的ASK数据接收装置。

本实施例提供的微控制器，基于上述ASK数据接收装置相同的构思，故至少能够实现上述ASK数据接收装置能够实现的有益效果，在此不再赘述。

基于上述ASK数据接收装置相同的构思，本实施例还提供一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，还包括数字逻辑电路，所述数字逻辑电路包括如上述的ASK数据接收装置。该电子设备可以是上述定时器，也可以为包括该定时器的微控制单元（MCU），或者形成有该微控制单元的芯片，以及使用该芯片的上述无线充电系统、电机控制系统（或者仅是系统的控制设备）等。

本申请实施例提供的电子设备与本申请实施例提供的ASK数据接收装置出于相同的发明构思，具有与其采用、运行或实现的方法相同的有益效果。

需要说明的是：

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本申请并帮助理解各个发明方面中的一个或多个，在上面对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下示意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。

此外，本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其他特征，但是不同实施例的特征的组合意味着处于本申请的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

以上，仅为本申请较佳的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (13)

1.一种ASK数据接收装置，其特征在于，应用于微控制器，并与微控制器的模拟数字转换器连接，包括：

数据采样模块，若接收到所述模拟数字转换器输出的完成标志，则采集所述模拟数字转换器输出的转换值，并输出记录的总采样次数和第一中断标志；所述第一中断标志用于表示所述模拟数字转换器中断，并触发数据解码模块进行数据解码；

数据解码模块，若接收到所述第一中断标志，则根据接收到的总采样次数和预设半周期值确定捕获到的半周期个数，并基于预设计算规则，根据所述半周期个数计算对应的比特数据；所述预设半周期值表示预设的半周期内采样次数。

2.根据权利要求1所述的装置，其特征在于，所述数据采样模块包括逻辑电路和计数器，所述计数器用于记录所述总采样次数；

所述逻辑电路用于根据所述转换值和预设比较值生成逻辑值，所述逻辑值进行边沿跳转时触发所述总采样次数的输出，并将所述总采样次数清零，发出所述第一中断标志。

3.根据权利要求2所述的装置，其特征在于，所述预设比较值包括参考值和迟滞值；所述逻辑电路包括第一逻辑电路和第二逻辑电路；

所述第一逻辑电路输入所述参考值、所述迟滞值以及所述逻辑值，并根据预设逻辑条件输出实际比较值；所述第二逻辑电路输入所述实际比较值和所述转换值，并输出所述逻辑值。

4.根据权利要求3所述的装置，其特征在于，所述预设逻辑条件包括：

若所述逻辑值为1，则所述实际比较值等于所述参考值与所述迟滞值的差值；

若所述逻辑值为0，则所述实际比较值等于所述参考值与所述迟滞值的和。

5.根据权利要求3所述的装置，其特征在于，所述数据采样模块还包括参考值寄存器、迟滞值寄存器、计数值输出寄存器、逻辑值寄存器及第一中断标志寄存器，并分别存储所述参考值、所述迟滞值、所述总采样次数、所述逻辑值及所述第一中断标志。

6.根据权利要求1所述的装置，其特征在于，所述数据解码模块包括计算单元，所述计算单元根据所述总采样次数和预设半周期值确定捕获到的半周期个数，并基于预设计算规则，根据所述半周期个数计算对应的比特数据。

7.根据权利要求6所述的装置，其特征在于，所述预设计算规则包括：

若所述半周期个数为2，则确定对应的比特数为1；

若所述半周期个数为3，则确定首次捕获到时对应的比特数为一个0与一个1，下次捕获到时对应的比特数为0；

若所述半周期个数为4，则确定对应的比特数为两个0；

若所述半周期个数大于4，则确定超时、数据包发送错误或结束。

8.根据权利要求6所述的装置，其特征在于，所述数据解码模块还包括比特接收状态机，所述计算单元将计算出的比特数据发送至所述比特接收状态机；

所述比特接收状态机对接收到的比特数据进行格式校验，将校验成功的比特数据存入数据缓存寄存器，并在校验结束后置位有效性标志和第二中断标志，以及在校验错误时清除所述有效性标志、置位所述第二中断标志和重置所述比特接收状态机。

9.根据权利要求8所述的装置，其特征在于，所述比特接收状态机依次对写入的每个比特数据进行校验，并依次验证数据包的起始位、8个比特值和奇偶校验值，以及终止位。

10.根据权利要求6所述的装置，其特征在于，所述数据解码模块还包括半周期值寄存器、计数值接收寄存器、有效性标志寄存器及第二中断标志寄存器，分别用于存储所述半周期值、所述计数值、所述有效性标志及所述第二中断标志。

11.一种ASK数据接收方法，其特征在于，包括：

若接收到模拟数字转换器输出的完成标志，则采集所述模拟数字转换器输出的转换值，并输出记录的总采样次数和第一中断标志；所述第一中断标志用于表示所述模拟数字转换器中断，并触发数据解码模块进行数据解码；

若接收到所述第一中断标志，则根据所述总采样次数和预设半周期值确定捕获到的半周期个数，并基于预设计算规则，根据所述半周期个数计算对应的比特数据；所述预设半周期值表示预设半周期内的采样次数。

12.一种微控制器，其特征在于，其上集成有如权利要求1-9任一项所述的ASK数据接收装置。

13.一种电子设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，还包括数字逻辑电路，所述数字逻辑电路包括如权利要求1-10任一项所述的ASK数据接收装置。

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