TWI808562B

TWI808562B - 用於感應式電源供應器之解碼方法及其供電模組

Info

Publication number: TWI808562B
Application number: TW110146282A
Authority: TW
Inventors: 蔡明球; 詹其哲
Original assignee: 富達通科技股份有限公司
Priority date: 2021-12-10
Filing date: 2021-12-10
Publication date: 2023-07-11
Also published as: CN114421642A; US20220260618A1; TW202215749A

Abstract

一種解碼方法，用於一感應式電源供應器之一供電模組，該供電模組包含一供電線圈，該解碼方法包含有下列步驟：接收並儲存複數個觸發資料，其中每一觸發資料對應於該供電線圈上的一線圈訊號之一諧振週期；判斷該複數個觸發資料中的複數個上升或下降特徵，並於對應該複數個上升或下降特徵的位置標記複數個錨點；判斷該複數個錨點之間的距離是否符合一編碼間距，以從該複數個錨點中取得複數個有效錨點；以及根據該複數個有效錨點，取得複數個資料碼。

Description

用於感應式電源供應器之解碼方法及其供電模組

本發明係指一種解碼方法，尤指一種可用於感應式電源供應器之調制資料的解碼方法。

在感應式電源供應器中，供電端與受電端各包含一個線圈，用來進行感應式電力傳送(或稱無線充電)，其中，供電端的線圈可發送能量，由受電端的線圈接收能量並進行轉換後提供予負載進行使用。在電力傳送過程中，供電端必須知道受電端的運作狀態，以進行功率調節或其它相關操作，因此，受電端需將其運作狀態之相關資料傳送至供電端。然而，受電裝置與供電裝置之間無實體電路連接，因而資料的傳送需透過無線方式進行。

目前的感應式電源供應器產品中，受電裝置與供電裝置之間的通訊主要是透過線圈上的振幅調變(Amplitude Modulation，AM)進行。在系統中，供電端透過線圈提供能量，再由受電端的調制電路改變受電線圈上的阻抗特性，反射到供電線圈上改變線圈訊號之振幅，供電端即可檢測線圈上的振幅變化，並進行解調以取出資料內容。

供電端線圈上的訊號組成相當複雜，主訊號是供電驅動電路驅動電容與線圈而產生的諧振訊號，其頻率和相位會快速改變；此外，受電端的調制訊號反射到供電線圈上造成的訊號振幅變化十分微弱，另外輸出端之負載變化與負載上的雜訊也會反射到供電線圈上而干擾訊號的判讀。

目前的市售產品大多採用低通濾波器，在頻率較高的主載波上取出低頻的調制訊號，此技術有下列缺點：第一，調制訊號深度需足夠才能夠被濾波器解析出來；第二，主載波為電力傳送訊號，其訊號大小隨著功率變化而改變，但一般濾波器無法在高功率下的大振幅主載波與低功率下的小振幅主載波均維持良好的濾波能力；第三，受電裝置之負載變動而產生的雜訊易干擾濾波器的運作；最後，濾波器本身需要額外的硬體成本。

因此，在感應式電源供應器之相關技術領域中，採用無濾波器之訊號解析技術是目前最先進的資料解析方式。如何在不使用濾波器的情形下，於非常短暫的主載波週期內完成線圈振幅大小取樣並將其轉換成訊號值，並且對訊號值進行正確的解析，已成為本領域的重要課題。

因此，本發明之主要目的即在於提供一種可用於感應式電源供應器之訊號解碼方法及其供電模組，可將線圈上的諧振訊號轉換為觸發資料，並精確解析這些觸發資料，以完成解碼之動作。

本發明之一實施例揭露一種解碼方法，用於一感應式電源供應器之一供電模組，該供電模組包含一供電線圈，該解碼方法包含有下列步驟：接收並儲存複數個觸發資料，其中每一觸發資料對應於該供電線圈上的一線圈訊號之一諧振週期；判斷該複數個觸發資料中的複數個上升或下降特徵，並於對應該複數個上升或下降特徵的位置標記複數個錨點；判斷該複數個錨點之間的距離是否符合一編碼間距，以從該複數個錨點中取得複數個有效錨點；以及根據該複數個有效錨點，取得複數個資料碼。

本發明之另一實施例揭露一種供電模組，用於一感應式電源供應器，該供電模組包含有一供電線圈、一訊號解析電路及一處理器。該訊號解析電路耦接於該供電線圈，用來取得複數個觸發資料。該處理器耦接於該訊號解析電路，用來執行下列步驟：從該訊號解析電路接收並儲存複數個觸發資料，其中每一觸發資料對應於該供電線圈上的一線圈訊號之一諧振週期；判斷該複數個觸發資料中的複數個上升或下降特徵，並於對應該複數個上升或下降特徵的位置標記複數個錨點；判斷該複數個錨點之間的距離是否符合一編碼間距，以從該複數個錨點中取得複數個有效錨點；以及根據該複數個有效錨點，取得複數個資料碼。

100:供電模組

11:處理器

12:供電驅動電路

120:時脈產生器

121,122:供電驅動單元

CLK:時脈訊號

123,124:諧振電容

125:供電線圈

C1,C2:線圈訊號

126,127:訊號解析電路

D1,D2:觸發資料

200:受電模組

21:受電線圈

22:調制電路

315:訊號接收電路

311,312:分壓電阻

31:增益放大器

32:斜坡產生器

33:比較器

34:計時器

35:記憶體控制器

AS:放大訊號

RS:斜坡訊號

CR:比較結果

TD:時間資料

30:解碼流程

300~310:步驟

b₀~b₇:資料位元

第1圖為本發明實施例一感應式電源供應器之示意圖。

第2圖為訊號解析電路的一種示例性實施方式。

第3圖為本發明實施例一解碼流程之流程圖。

第4圖為本發明實施例將線圈訊號之諧振轉換為觸發資料之示意圖。

第5圖為本發明實施例線圈振盪的變化造成觸發資料數值改變之示意圖。

第6圖繪示通用非同步收發器之編碼格式範例。

第7圖為本發明實施例根據有效錨點來取得資料碼之示意圖。

第8圖為本發明實施例取得線圈訊號及其對應的觸發資料之示意圖。

第9A及9B圖為本發明實施例用於供電端處理器之細部流程圖。

請參考第1圖，第1圖為本發明實施例一感應式電源供應器10之示意圖。如第1圖所示，感應式電源供應器10包含有一供電模組100及一受電模組200。供電模組100可接收來自於一供電源(未繪示)之電力，並輸出無線電力至受電模組200，受電模組200接收到無線電力之後再提供予後端負載。為使供電模組100能夠進行功率調節或其它相關操作，受電模組200需透過訊號調制技術回傳資料至供電模組100。本發明主要係利用帶內通訊(in-band communications)的方式，在線圈訊號上實現調制資料的傳送。

詳細來說，受電模組200包含有一受電線圈21及一調制電路22。受電線圈21可用來接收來自於供電模組100的電能。調制電路22包含有可用來進行調制以將訊號反饋至供電模組100的電路，例如可利用預定的編碼協定來產生訊號串的處理器或控制器等軟體電路，及/或可用來驅動受電線圈21以改變線圈阻抗來進行調制運作的硬體電路。至於其它可能的組成元件或模組，如磁導體、穩壓電路、諧振電容、整流電路等，可視系統需求而增加或減少，故在不影響本實施例之說明下，略而未示。

供電模組100包含有一處理器11、一供電驅動電路12、諧振電容123及124、一供電線圈125、以及訊號解析電路126及127。在供電模組100中，供電線圈125可用來發送電磁能量至受電模組200以進行供電，諧振電容123及124分別耦接於供電線圈125兩端，於供電時可用來搭配供電線圈125進行諧振。供電線圈125及諧振電容123、124係以C-L-C諧振的結構設置，但本領域具通常知識者應了解，諧振電容與線圈亦可設置為單邊電容(如L-C諧振)或其它可行的結構，而不限於此。此外，在供電模組100中，可選擇性地採用磁性材料所構成之一磁導體(未繪示)，用來提升供電線圈125之電磁感應能力，同時避免電磁能量影響線圈非感應面方向之物體。

供電驅動電路12可用來控制供電線圈125及諧振電容123、124的運作。詳細來說，供電驅動電路12包含有一時脈產生器120以及供電驅動單元121及122。時脈產生器120可用來產生並輸出對應於輸出功率的一時脈訊號CLK，供電驅動單元121及122則接收時脈訊號CLK的控制，用以驅動供電線圈125產生並發送能量。供電驅動單元121及122兩者同時運作時，可進行全橋驅動。在部分實施例中，亦可僅開啟供電驅動單元121及122其中一者，抑或僅設置單一供電驅動單元121及122，以進行半橋驅動。處理器11可用來控制時脈產生器120輸出之時脈訊號CLK頻率，進而控制供電驅動單元121及122以適合的功率驅動供電線圈125以進行供電。

訊號解析電路126及127可分別取得供電線圈125上的線圈訊號C1及C2，並且將線圈訊號C1及C2轉換為對應的觸發資料D1及D2。詳細來說，訊號解析電路126耦接於供電線圈125連接諧振電容123之一端與處理器11之間，用來接收線圈訊號C1，並將線圈訊號C1轉換為複數個觸發資料D1之後，將觸發資料D1傳送至處理器11；訊號解析電路127耦接於供電線圈125連接諧振電容124之一端與處理器11之間，用來接收線圈訊號C2，並將線圈訊號C2轉換為複數個觸發資料D2之後，將觸發資料D2傳送至處理器11。

接著，處理器11再對觸發資料D1及D2進行判讀，以判斷供電模組100是否收到來自於受電模組200之調制資料。處理器11可以是一中央處理單元(Central Processing Unit，CPU)、一微處理器(Microprocessor)、一微控制器(Micro Controller Unit，MCU)、或任何類型的數位訊號處理裝置或運算裝置。在一實施例中，處理器11可包含多個處理單元，其可各自獨立運作來提高訊號處理的速度。不同處理單元可以是不同的處理器裝置，較佳地，處理器11可以是一雙核心處理器(Dual-core Processor)或多核心處理器(Multi-core Processor)，其包含有多個核心可以獨立運作來執行程式，而多核心之間可互相傳送資料並共享周邊資源。其中，一核心或處理單元可用來擷取並儲存觸發資料，在本發明中，由於每一高頻諧振週期內皆會接收到一觸發資料，其資料速率非常高，因此可利用一核心或處理單元專注於資料擷取，避免其它任務造成延遲而導致無法在每一諧振週期內及時取得觸發資料。另一核心或處理單元可用來進行後續的資料判斷、分析和解碼，其可計算並分析儲存於記憶體內的資料之變化特徵，並根據資料特徵來進行解碼，其中，資料計算需要較長時間，但此核心係在較長的解碼週期之下運作，即時性需求較低，被其它工作中斷也不影響資料分析之運作。

請參考第2圖，第2圖為訊號解析電路126及127的一種示例性實施方式。如第2圖所示，訊號解析電路126及127各自包含有一訊號接收電路315、一增益放大器31、一斜坡產生器32、一比較器33、一計時器34及一記憶體控制器35。詳細來說，訊號接收電路315可以是一分壓電路，其包含有分壓電阻311及312，用來對線圈訊號C1或C2進行衰減之後產生分壓訊號。增益放大器31可接收經分壓或未分壓後的線圈訊號C1，並且對線圈訊號C1之電壓大小進行放大和調整，以產生一放大訊號AS。增益放大器31可透過各種類型的放大器來實現，其具有固定增益或可變增益，本發明之實施方式不以此為限。斜坡產生器32可用來產生並輸出一斜坡訊號RS，斜坡訊號RS可以是具有上升或下降斜坡的週期訊號，其週期長度和斜率皆為可調，可由處理器11來進行控制。比較器33可用來比較放大訊號AS與斜坡訊號RS，以輸出一比較結果CR。詳細來說，比較器33可判斷放大訊號AS與斜坡訊號RS交叉之一觸發時間，可透過測量比較結果CR切換的時間點來取得。計時器34則進一步取得觸發時間相對應的一時間資料TD，並將時間資料TD輸出至處理器11。記憶體控制器35可控制每一時間資料TD依序存入記憶體的特定位址。舉例來說，記憶體可以是處理器11內建的記憶空間，記憶體控制器35可配置記憶體中的一特定區段，以將時間資料TD存入該特定區段。關於訊號解析電路126及127之詳細實施及運作方式可參考中華民國專利案TW I738554的說明，在此不贅述。

請參考第3圖，第3圖為本發明實施例一解碼流程30之流程圖。解碼流程30可用於感應式電源供應器之供電模組，如第1圖之供電模組100，用來感測線圈以判讀線圈訊號上攜帶的調制資料。如第3圖所示，解碼流程30包含有下列步驟：

步驟300：開始。

步驟302：接收並儲存複數個觸發資料D1、D2，其中每一觸發資料D1、D2對應於供電線圈125上的線圈訊號C1或C2之一諧振週期。

步驟304：判斷複數個觸發資料D1、D2中的複數個上升或下降特徵，並於對應複數個上升或下降特徵的位置標記複數個錨點。

步驟306：判斷複數個錨點之間的距離是否符合一編碼間距，以從複數個錨點中取得複數個有效錨點。

步驟308：根據複數個有效錨點，取得複數個資料碼。

步驟310：結束：

根據解碼流程30，首先，供電模組100中的訊號解析電路126及/或127可取得複數個觸發資料D1、D2，其中每一觸發資料對應於供電線圈125上的線圈訊號C1或C2之一諧振週期。在一實施例中，訊號解析電路126及127可具有如第2圖之結構，可用來取得對應於每一諧振週期之時間資料TD，即為步驟302中由處理器11進行接收並儲存的觸發資料D1、D2。時間資料TD可用來指示在相對應的諧振週期中線圈訊號發生觸發的時間點，即放大訊號AS與斜坡訊號RS交叉的時間點。需注意的是，本發明之觸發資料D1、D2係利用任意方式對線圈訊號C1或C2進行觸發而產生的資料，其可在供電線圈125的每一諧振週期皆取得一資料值，並隨著線圈振盪的變化而產生不同大小的資料值。因此，上述利用斜坡產生器32搭配比較器33進行觸發而產生的時間資料TD僅為本發明的觸發資料之其中一種實施方式；在另一實施例中，觸發資料也可以具有其它類型，如對應於線圈訊號振幅之電壓資料。只要觸發資料對應於各別諧振週期並且可用來反映線圈訊號受到受電端的調制操作影響而產生的振盪變化，該觸發資料皆可為處理器11所利用，用來進行調制資料的判讀和解碼。

請參考第4圖，第4圖為本發明實施例將線圈訊號C1或C2之諧振轉換為觸發資料之示意圖。如第4圖搭配第1、2圖所示，其包含時脈訊號CLK、放大訊號AS、斜坡訊號RS及比較結果CR之波形，以及觸發資料及其對應的位址。其中，放大訊號AS係根據線圈訊號C1或C2產生，因此可反映線圈訊號C1或C2上的振幅變化。比較結果CR可根據放大訊號AS與斜坡訊號RS的比較而產生(如透過比較器33)。計時器34可進一步根據比較結果CR之波形來產生觸發資料(即時間資料TD，其可以是第1圖中的觸發資料D1或D2)。在此例中，對應於時脈訊號CLK週期的每一諧振週期均產生一筆觸發資料。每輸出一筆觸發資料至處理器11，處理器11可控制記憶體控制器35使位址遞增，以控制觸發資料依序存入對應的記憶體位址。

當處理器11接收到觸發資料並將其存入記憶體之後，可判斷觸發資料中的複數個上升或下降特徵，並於對應該些上升或下降特徵的位置標記複數個錨點(步驟304)。詳細來說，每一觸發資料皆來自於線圈的一次振盪，其在高頻振盪之下會持續產生觸發資料。如上所述，調制操作會將訊號反饋至供電線圈125，以在線圈訊號C1和C2上產生振盪幅度的變化，此振盪變化會改變調制資料的數值大小，也就是說，在一連串的調制資料中，當出現明顯的數值上升或下降之特徵時，處理器11可將出現明顯上升或下降特徵的位置標記為錨點，同時記錄對應的位址，並將記錄到的錨點位址依序存入記憶體。

當線圈振盪未發生明顯變化時，持續產生的觸發資料可能具有相等或相近的數值。以第4圖為例，觸發資料僅在數值F0和F1(以16進制表示)之間變化，其變化量極小，代表無任何上升或下降特徵。另一方面，如第5圖所示，當線圈振盪發生明顯變化時，所產生的觸發資料數值也會改變。詳細來說，在第5圖中，線圈振盪之振幅下降，使得觸發資料的數值從F3降至E5和DE(以16進制表示)，代表出現下降特徵，處理器11可在出現下降特徵的位址6E或6F標記錨點。在此例中，觸發資料的數值愈大代表線圈訊號的振幅愈大，但本發明的實施方式不以此為限。在另一實施例中，若觸發資料的取得方式改變，亦可能變成振幅較大的線圈訊號對應至較小的觸發資料之相對關係。

值得注意的是，線圈訊號C1和C2同時攜帶來自於受電端的調制訊號以及欲傳送至受電端的電力訊號，電力訊號往往存在大量的雜訊，容易對訊號解析電路產生的觸發資料造成干擾。為避免雜訊干擾造成調制資料的錯誤判讀，處理器11可濾除幅度較小或時間較短的振盪。在一實施例中，處理器11可計算每兩相鄰觸發資料之間的差值，並且在出現連續二差值具有相同方向且均大於一臨界值時，判斷出現上升或下降特徵，進而在出現上升或下降特徵時將對應的記憶體位址標記為錨點。

舉例來說，處理器11可在出現連續二差值具有相同方向且均大於或等於5時，判斷出現上升或下降特徵。以表1為例，位址103~109之間的觸發資料呈現平穩狀態，隨後在位址109~111之間出現連續二差值皆大於5，且同樣為下降的方向(從243降至229以及從229降至222)，因此可將位址111標記為下降錨點。此外，雖然後續資料仍呈現小幅波動，而出現某些相鄰觸發資料之間差值大於或等於5的情況，但未出現連續二差值同方向且皆大於或等於5，因此視為雜訊而忽略。

同理，處理器11亦可利用相同方式來判斷上升特徵以取得上升錨點。如表2所示，位址135~141之間的觸發資料為平穩狀態，隨後在位址141~143之間出現連續二差值皆大於或等於5，且同樣為上升的方向(從227升至239以及從239升至244)，因此可將位址143標記為上升錨點。

透過上述方式，處理器11可取得上升錨點及下降錨點的位置(即儲存於記憶體的位址)，接著，處理器11可進一步判斷取得的錨點是否為有效錨點，詳述如下。

目前市面上的感應式電源供應系統大多採用無線充電聯盟(Wireless Power Consortium，WPC)所制定的Qi無線充電標準來進行無線電力傳送。在Qi無線充電標準中，一般採用通用非同步收發器(Universal Asynchronous Receiver Transmitter，UART)介面之編碼機制來進行資料編碼。通用非同步收發器介面之編碼機制具有固定的時間週期，其編碼格式為，每一資料串係由11個位元組成，其依序包含1個起始位元、8個資料位元b₀~b₇、1個校驗位元、以及1個終止位元，可攜帶1位元組的資料，而這些位元係由“高”與“低”的兩種狀態訊號組成，且每一位元包含有二個狀態訊號，如第6圖所示。其中，在每兩相鄰位元之間必定發生狀態訊號之轉態(高到低或低到高)，而位元值的定義方式為，在一位元的時段之內，若於中間點發生訊號轉態則該位元為“1”，若無發生訊號轉態則該位元為“0”。一般來說，在資料串傳送之前會先傳送一連串的位元“1”作為前置碼(Preamble)，當出現第一個位元“0”時(如連續二個“低”態訊號)，代表資料串的起始位元。在完成8個位元的傳送之後，接續的是校驗位元(可依據奇校驗或偶校驗而決定其數值)和終止位元(必為“1”)。

根據通用非同步收發器的編碼機制，每一位元的長度固定為0.5毫秒，因此每一次訊號轉態與前一次訊號轉態之間的編碼間距是以0.25毫秒為基礎單位(此處將編碼間距定義為0.25毫秒)。在每二位元之間必定存在轉態的情況下，每二個訊號轉態之間的時間差必定為0.25毫秒或0.5毫秒。在一實施例中，可設定一預定時段，以在預定時段內進行觸發資料的擷取，例如可將該預定時段設定為1毫秒，因此，該預定時段之內最多發生4次訊號轉態，最少發生2次訊號轉態(視資料內容而定)。此外，處理器11可同時記錄每1毫秒的時段之內包含的諧振週期，或者，因線圈訊號C1和C2的諧振週期是由時脈訊號CLK的週期來決定的，且時脈訊號CLK的週期可由處理器11自行決定，因此處理器11根據時脈訊號CLK週期而得知每1毫秒的時段之內包含的諧振週期。假設線圈的諧振頻率為100仟赫茲(kHz)，代表每1毫秒的時段之內包含有100個諧振週期，根據上述編碼方式，訊號轉態必然發生在相隔25個週期或50個諧振週期的位置。

需注意的是，本發明之感應式電源供應器屬於變頻供電系統，其線圈諧振訊號的頻率會隨著負載狀態或環境變化而改變。舉例來說，若線圈的諧振頻率上升至125仟赫茲時，代表每1毫秒的時段之內包含有125個諧振週期，由於通用非同步收發器的編碼間距固定不變(固定為0.25毫秒)，因此訊號轉態將發生在相隔31~32個週期或62~63個諧振週期的位置。

因此，處理器11可在取得上升錨點及下降錨點之後，進一步判斷該些錨點之間的距離是否符合通用非同步收發器的編碼間距，即判斷該些錨點是否位於編碼間距所對應的位置，進而從該些錨點中取得有效錨點(步驟306)。更明確來說，當處理器11根據觸發資料中的上升或下降特徵而取得一錨點時，可判斷該錨點與前一錨點之間的距離，若該錨點與前一錨點之間的距離等於或接近於上述編碼間距的整數倍(即1倍或2倍)時，代表該錨點可能是有效錨點。舉例來說，當線圈諧振頻率為100仟赫茲的情形下，訊號轉態發生在相隔25個週期或50個諧振週期的位置，因此，兩相鄰正確錨點之間的距離約為25或50個諧振週期。如上所述，對應於每一諧振週期的觸發資料係依序寫入一記憶體區段的連續位址，因此，處理器11可判斷當前取得的錨點與前一錨點之間的位址距離是否接近25或50，例如可判斷其位址距離是否位於23~27之間或48~52之間，進而判斷該錨點是否為有效錨點。

反之，若當前取得的錨點與前一錨點之間的位址距離非落在預期的位址距離的情況下，即兩錨點之間的距離不符合通用非同步收發器的編碼間距，代表當前的錨點可能不是來自於正確的調制訊號，應予以忽略或丟棄。

除此之外，處理器11亦應判斷取得的錨點與前一錨點之間是否具有相反的上升或下降特徵，以判斷該錨點的有效性。詳細來說，當處理器11根據觸發資料中的上升特徵而取得一上升錨點時，可判斷該上升錨點與前一錨點是否具有相反特徵，亦即，判斷前一錨點是否為根據觸發資料中的下降特徵而產生的下降錨點。由於調制訊號係在高態和低態之間切換，若出現上升特徵代表前一次的錨點應對應於下降特徵，若出現下降特徵代表前一次的錨點應對應於上升特徵。因此，若當前取得的上升錨點之前一錨點也是上升錨點，或當前取得的下降錨點之前一錨點也是下降錨點時，代表當前的錨點可能不是來自於正確的調制訊號，應予以忽略或丟棄。

另外，在線圈諧振過程中，第一次出現的錨點應為下降錨點，即對應於觸發資料的下降特徵，這是因為觸發資料的變化係來自於訊號調制。受電端的訊號調制係透過在線圈上施加負載以降低線圈電壓，也就是說，加入調制使線圈電壓下降，中斷調制使線圈電壓回復原始狀態，對應到編碼則是“低”狀態訊號代表加入調制，“高”狀態訊號代表中斷調制。因此，當調制資料開始傳送時，觀察到的第一個訊號應為高到低的轉態，呈現出來的是下降錨點。

由上述可知，錨點的有效性判斷需同時滿足兩項條件。第一，當前取得的錨點與前一錨點之間的距離(即位址距離)應符合通用非同步收發器的編碼間距，即兩錨點出現的時間差應等於或接近於0.25毫秒或0.5毫秒；第二，當前取得的錨點與前一錨點應具有相反的上升或下降特徵。若一錨點同時滿足以上兩項條件時，即可將該錨點判斷為有效錨點，用以進行後續的解碼運作。

在一實施例中，當處理器11取得有效錨點後，即可捨去該有效錨點之前的觸發資料。在本發明之實施例中，有效錨點的判斷皆是依據當前錨點與前一有效錨點之間的比對，因此當一第一錨點被確認為有效錨點之後，下一個錨點的判斷係根據該第一錨點，而該第一錨點之前的資訊已無利用價值，可逕行丟棄並將記憶體空間保留給後續的觸發資料。

如上所述，在本發明之供電模組中，可設定一預定時段以進行觸發資料的擷取，亦即，處理器11的運作時序可分割為多個連續的時段，每一時段具有預定的時間長。較佳地，由於通用非同步收發器的編碼間距為0.25毫秒，可將預定時段的長度設定為0.25毫秒的整數倍，使得處理器11可良好控制每一預定時段內的運作。根據預定時段的長度，處理器11可配置一記憶體區段，將該時段內的觸發資料依序寫入記憶體區段的連續位址，進而根據觸發資料的上升或下降特徵，利用位址來標記錨點，並依上述方式進行有效錨點的判斷。此外，處理器11亦可取得每一時段內包含的諧振週期數量，以根據當前的諧振頻率來計算有效錨點的預期位址距離。在一較佳實施例中，可將預定時段的長度設為1毫秒，使得每一預定時段的長度等於4個編碼間距。實際上，在本發明之實施例中，可採用任意長度的時段來進行觸發資料的擷取，惟需注意的是，若時段長度太長則需要配置較大的記憶體空間來儲存觸發資料，若時段長度太短則較難以計算錨點的正確位址距離。

另外，由於本發明之感應式電源供應器為變頻系統，因此當線圈諧振頻率改變的情況下，每一時段內包含的諧振週期數量也隨之而改變。在此情形下，處理器11可根據諧振頻率的變化，對應調整有效錨點的判斷依據。舉例來說，已知編碼間距為0.25毫秒，若每一時段的長度設定為1毫秒，處理器11可根據線圈的諧振頻率/週期來計算出每一時段包含有X個觸發資料，因此，滿足編碼間距的相鄰有效錨點之間的位址距離應等於或接近於X/4或X/2。當線圈的諧振頻率/週期改變時，X的數量也同時改變，此時相鄰有效錨點之間的位址距離也應隨之而調整。

當處理器11取得有效錨點之後，即可進一步根據有效錨點來取得資料碼(步驟308)。請參考第7圖，第7圖為本發明實施例根據有效錨點來取得資料碼之示意圖。第7圖繪示線圈訊號C1或C2上攜帶調制訊號的態樣，依據前述方式，處理器11可捕捉調制訊號中的狀態訊號並將其數位化，以“1”和“0”來表示。詳細來說，處理器11可根據線圈訊號C1或C2的上升或下降特徵而取得錨點並判斷出有效錨點，當出現有效上升錨點時可產生並輸出訊號值“0”，當出現有效下降錨點時可產生並輸出訊號值“1”，所產生的訊號值數量對應於當前的錨點與前一錨點之間的距離。

詳細來說，若處理器11取得一有效錨點且其為上升錨點，根據該上升錨點與前一下降錨點的位址距離，若該位址距離對應於一倍的編碼間距0.25毫秒，則寫入1個狀態訊號“0”，若該位址距離對應於二倍的編碼間距(即0.5毫秒)，則寫入2個狀態訊號“0”。同理，若處理器11取得一有效錨點且其為下降錨點，根據該下降錨點與前一上升錨點的位址距離，若該位址距離對應於一倍的編碼間距0.25毫秒，則寫入1個狀態訊號“1”，若該位址距離對應於二倍的編碼間距(即0.5毫秒)，則寫入2個狀態訊號“1”。其它非相等或接近於編碼間距之1或2倍距離的錨點都被視為雜訊而非有效錨點。

接著，根據通用非同步收發器之編碼規則，可先接收到由訊號“1010...”所構成的一連串前置碼，隨後是連續二個訊號“0”的起始位元，而位元資料接續在起始位元之後。如此一來，處理器11可取得第1個位元組的資料碼為“11000000”，如第7圖所示。接下來，第2個位元組可接續在第1個位元組之後傳送，而處理器11可根據相同的編碼規則來擷取後續的資料位元，其相關實施方式應為本領域具通常知識者所熟知，在此不詳述。

值得注意的是，本發明之目的在於提供一種可用於感應式電源供應器之解碼方法，使供電模組可透過線圈訊號有效判讀來自於受電端的調制資料。本領域具通常知識者當可據以進行修飾或變化，而不限於此。舉例來說，在上述實施例中均針對Qi無線充電標準所採用的通用非同步收發器介面之編碼方式來進行解碼；但在其它實施例中，當感應式電源供應系統採用不同編碼方式的情況下，其解碼方式亦可對應進行調整。無論採用何種編碼方式，只要調制訊號是透過改變供電線圈訊號的方式回傳，本發明之訊號解析電路皆能夠取得觸發資料，且處理器皆能夠依相同方式解析出狀態訊號“高”、“低”(或稱訊號值“1”、“0”)，並依據對應的解碼方式來產生正確的資料碼。除此之外，在本發明之實施例中，訊號解析電路可耦接至供電線圈的任一端以進行線圈訊號偵測。舉例來說，在第1圖中，可設置訊號解析電路126以偵測位於供電線圈125和諧振電容123之間的線圈訊號C1，或設置訊號解析電路127以偵測位於供電線圈125和諧振電容124之間的線圈訊號C2。由於線圈訊號C1和C2互為反向且皆攜帶有調制訊號，因此無論採用線圈訊號C1或C2皆能夠實現調制資料的判讀。在另一實施例中，亦可同時設置訊號解析電路126及127，以同時偵測線圈訊號C1及C2並各別取得觸發資料。在此情形下，處理器11可針對訊號解析電路126及127產生的觸發資料來取得錨點，並合併兩側之錨點以判斷有效錨點。

詳細來說，訊號解析電路126可取得線圈訊號C1上的複數個第一觸發資料，其對應於供電線圈125和諧振電容123之間的端點，根據第一觸發資料，處理器11可判斷其中的上升或下降特徵，以產生複數個第一錨點。同樣地，訊號解析電路127可取得線圈訊號C2上的複數個第二觸發資料，其對應於供電線圈 125和諧振電容124之間的端點，根據第二觸發資料，處理器11可判斷其中的上升或下降特徵，以產生複數個第二錨點。接著，處理器11合併第一錨點與第二錨點以產生複數個錨點，進而判斷該複數個錨點之有效性，並根據有效錨點來進行後續的資料判讀運作。

在上述實施例中，處理器11可針對第一觸發資料及第二觸發資料分別產生各自的第一錨點及第二錨點。較佳地，在可能產生有效錨點的預定位址上，只要第一觸發資料或第二觸發資料任一者出現上升或下降特徵，處理器11皆將該位址標記為有效錨點。舉例來說，根據前述關於上升或下降特徵的判斷標準(即連續二差值具有相同方向且均大於一臨界值)，處理器11可能判斷第一觸發資料出現上升或下降特徵但第二觸發資料未出現上升或下降特徵，並將對應位址標記為第一錨點但無第二錨點，經合併後，處理器11仍可將該位址視為有效錨點。換句話說，只要供電線圈125之其中一端的訊號被判讀出錨點特徵且該錨點滿足有效性的判斷，該錨點皆被視為正確的錨點以進行後續資料解碼，上述方式可降低正確錨點未被判讀的機率。一般來說，在充滿雜訊的無線供電系統中，發生判斷錯誤的情況可能是：無上升或下降調制的位置出現雜訊而被誤判為錨點，或者有上升或下降調制的錨點位置未被正確判讀出來。其中，前者大多在有效性判斷的過程中被濾除(因為未出現於特定時間的錨點皆判斷為無效)，而後者可藉由上述偵測線圈兩側訊號所對應的錨點再加以合併的方式來獲得改善。

另外一種常見的情況是，第一錨點和第二錨點出現在相鄰的位址，這是因為線圈訊號C1和C2互為反向訊號，且觸發資料的取得通常是採用正電壓區間來進行觸發，使得線圈訊號C1和C2上的上升或下降特徵存在半個諧振週期的差距。在此情形下，處理器11可將出現在相鄰位址的第一錨點和第二錨點合併為單一錨點。

請參考第8圖，第8圖為本發明實施例取得線圈訊號C1和C2及其對應的觸發資料D1和D2之示意圖。如第8圖所示，線圈訊號C1和C2互為反向，由於觸發資料D1和D2的取得係採用正電壓區間來進行觸發，因此存在半個週期的差距。

表3進一步說明根據觸發資料D1和D2取得錨點再加以合併之一種示例性實施方式，其觸發資料D1和D2顯示出明顯的上升特徵。然而，根據前述關於上升或下降特徵的判斷標準(即連續二差值具有相同方向且均大於或等於臨界值5)，觸發資料D1僅包含位址42~43之間的差值大於5但不存在連續二差值大於5，因此未產生對應的錨點。另一方面，在觸發資料D2中，於位址41~43之間出現連續二差值皆大於5且同樣為上升的方向，故判斷為上升錨點。經合併後，位址43仍應標記為錨點以進行後續判讀。

由此可知，同時針對觸發資料D1和D2進行上升或下降特徵的偵測並對應取得錨點再進行合併的方式，可提高錨點判斷的準確性，使得後續的解碼運作更加可靠。

請參考第9A及9B圖，第9A及9B圖為本發明實施例用於供電端處理器之細部流程圖，其可透過程式碼控制處理器11搭配訊號解析電路126及127進行運作，以實現調制資料的解碼。如第9A圖所示，當處理器11開始進行資料解碼時，可先設定儲存指標，以從訊號解析電路126及127分別取得觸發資料D1及D2，並將其存入資料庫(即記憶體)。儲存指標用來指示觸發資料D1及D2儲存於記憶體中的位置，相當於前述實施例中的記憶體位址。在此例中，儲存指標可將依序接收到的觸發資料D1及D2分別對應到連續的位址數值或時間標記，以便後續錨點距離的計算。系統可配置記憶體中具有適當大小的一區段來進行觸發資料D1及D2的儲存，若區段已寫滿，再將最新接收到的觸發資料D1及D2從頭覆蓋並持續循環。一般來說，較舊的觸發資料D1及D2在取得對應有效錨點之後即可捨棄。所採用的記憶體可以是一隨機存取記憶體(Random Access Memory，RAM)，但不限於此。

接著，可在系統中設定一預定時段，此預定時段的長度可根據編碼規則來決定。在一較佳實施例中，所採用的編碼機制為Qi無線充電標準規範的通用非同步收發器編碼方式，其編碼間距為0.25毫秒，因此可採用1毫秒作為預定時段的長度，並計算預定時段內包含的線圈諧振週期數量。接著，處理器11逐筆比對相鄰觸發資料D1及D2以搜尋上升/下降特徵，並對應標記上升錨點及下降錨點的對應位址或時間，再將觸發資料D1及D2中的上升錨點合併儲存，以及將觸發資料D1及D2中的下降錨點合併儲存。在合併過程中，相鄰位置的多個錨點可合併為一個，且只要觸發資料D1或D2其中一者出現錨點，即可認定為存在錨點並加以儲存。需注意，若一預定時段內未取得任何錨點時，處理器11可停止後續流程運作，待下一解碼週期再行啟動。換言之，若未取得錨點代表此時受電端未發送調制訊號，處理器11可停止後續流程以節省運算資源和耗電。

如第9B圖所示，當順利取得錨點的情況下，處理器11可初始化錨點資料轉換流程，並根據先前計算出的預定時段內包含的諧振週期數量，取得有效錨點的預期間距(亦即相鄰有效錨點之間應具有的位址距離)。接著，處理器11根據上升錨點及下降錨點搭配錨點預期間距來互相比對有效性，比對成功後即可將錨點轉換為狀態訊號串流。詳細來說，第一個搜尋的錨點方向為下降錨點，接著是上升和下降持續交替。若搜尋到的錨點與前一錨點之間為1倍編碼間距，則寫入1個狀態訊號；若搜尋到的錨點與前一錨點之間為2倍編碼間距，則寫入2個狀態訊號。上升錨點與下降錨點則分別對應輸出狀態訊號“0”和“1”。同樣地，在此步驟中，若預定時段內未取得任何有效錨點，處理器11可停止後續流程以節省運算資源和耗電。

值得注意的是，在開始接收錨點之前，處理器11需要初始化錨點資料轉換流程。因為調制資料係依照預定的編碼格式連續傳送一連串資料位元，其包含有前置碼(Preamble)、標頭(Header)、主資料碼等等。當處理器11判斷開始收到錨點時，需進行初始化並識別前置碼與標頭，進而得知哪一位置是資料位元以開始進行資料解碼。此外，當資料位元尚未接收完畢但一段時間未取得有效錨點時，處理器11可判斷資料中斷或遺失，並重新進行初始化。

接著，當處理器11取得狀態訊號串流之後，即可依據編碼方式來對應還原出原始資料碼，再進行資料檢驗以取得解碼後的最終資料，此資料應相同於受電模組之調制資料。如上所述，根據通用非同步收發器之編碼方式，每一組資料串包含有11個位元，其對應到22個狀態訊號，因此，處理器11可設定一狀態訊號計數器，其可從辨認到起始位元的位置開始計數，直到22個狀態訊號接收完畢為止，取得22個狀態訊號後進行解碼而產生11個位元資料，再利用校驗碼進行檢驗，確認正確之後即可輸出資料碼。同樣地，在此步驟中，若未能順利完成連續22個狀態訊號的擷取，處理器11可判斷部分資料遺失，可停止後續解碼和檢驗流程以節省運算資源和耗電。

綜上所述，本發明提出了一種可用於感應式電源供應器之調制資料的解碼方法，其中，供電模組中的訊號解析電路可將線圈訊號轉換為觸發資料，且一線圈訊號之每一諧振週期皆可取得一筆觸發資料。接著，處理器再根據觸發資料之上升或下降特徵來取得錨點，亦即，依序比對兩相鄰觸發資料之間的差異，以判斷是否明確具備上升或下降特徵，進而將符合上升或下降特徵之觸發資料位址標記為上升錨點或下降錨點。在一實施例中，處理器可各別取得供電線圈兩端對應產生的觸發資料和錨點，並將線圈兩端的錨點合併。藉由同時偵測線圈兩端的訊號來取得錨點再加以合併的方式，可提高訊號取得之可靠度。接著，處理器可利用錨點方向與間距的比對來取得有效錨點，由於雜訊干擾而產生的錯誤錨點大多數落在非預期的間距上，因此處理器可比對錨點間距以判斷其是否符合編碼間距，進而有效濾除錯誤的錨點，保留正確的有效錨點。接著，處理器再將有效錨點轉換為狀態訊號，並將狀態訊號依據編碼格式還原成資料碼，以完成調制資料的解碼。透過上述解碼方式，本發明可在不使用濾波器的情形下實現調制資料的解析和解碼，能有效改善感應式電源供應器之調制資料接收效能。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

30:解碼流程

300~310:步驟

Claims

一種解碼方法，用於一感應式電源供應器之一供電模組，該供電模組包含一供電線圈，該解碼方法包含有：接收並儲存複數個觸發資料，其中每一觸發資料對應於該供電線圈上的一線圈訊號之一諧振週期；判斷該複數個觸發資料中的複數個上升或下降特徵，並於對應該複數個上升或下降特徵的位置標記複數個錨點；判斷該複數個錨點之間的距離是否等於或接近於一編碼間距的整數倍，以從該複數個錨點中取得複數個有效錨點；以及根據該複數個有效錨點，取得複數個資料碼。
如請求項1所述之解碼方法，其中判斷該複數個錨點之間的距離是否等於或接近於該編碼間距的整數倍，以從該複數個錨點中取得該複數個有效錨點之步驟包含有：當該複數個上升或下降特徵中的一第二上升或下降特徵與該第二上升或下降特徵之前的一第一上升或下降特徵具有相反特徵，且該第二上升或下降特徵與該第一上升或下降特徵之距離等於或接近於該編碼間距的整數倍時，將該第二上升或下降特徵的位置所對應的該錨點判斷為一有效錨點。
如請求項1所述之解碼方法，其中判斷該複數個觸發資料上的該複數個上升或下降特徵之步驟包含有：計算該複數個觸發資料中每兩相鄰觸發資料之間的一差值；以及當出現連續二差值具有相同方向且均大於一臨界值時，判斷出現該複數個上升或下降特徵中的一上升或下降特徵。
如請求項3所述之解碼方法，其中該複數個觸發資料依序儲存於一記憶體之複數個位址，且於對應該複數個上升或下降特徵的位置標記該複數個錨點之步驟包含有：當出現該上升或下降特徵時，將該上升或下降特徵所對應的該觸發資料於該記憶體中的位址標記為該複數個錨點中的一錨點。
如請求項1所述之解碼方法，其中該複數個觸發資料中的每一觸發資料包含有一時間資料，該時間資料用來指示在相對應的該諧振週期中該線圈訊號發生觸發的時間點。
如請求項1所述之解碼方法，其中接收並儲存該複數個觸發資料之步驟係透過一第一處理單元執行，且判斷該複數個觸發資料中的該複數個上升或下降特徵、判斷該複數個錨點之間的距離是否等於或接近於該編碼間距的整數倍、以及根據該複數個有效錨點取得該複數個資料碼之步驟係透過一第二處理單元執行。
如請求項1所述之解碼方法，其中該編碼間距等於0.25毫秒。
如請求項1所述之解碼方法，其中該線圈訊號包含有位於該供電線圈的一第一端之一第一諧振訊號以及位於該供電線圈的一第二端之一第二諧振訊號，且該複數個觸發資料來自於該第一諧振訊號及該第二諧振訊號。
如請求項8所述之解碼方法，另包含有：接收並儲存複數個第一觸發資料，該複數個第一觸發資料對應於該供電線圈的該第一端；接收並儲存複數個第二觸發資料，該複數個第二觸發資料對應於該供電線圈的該第二端；判斷該複數個第一觸發資料中的該複數個上升或下降特徵，以產生複數個第一錨點；判斷該複數個第二觸發資料中的該複數個上升或下降特徵，以產生複數個第二錨點；以及合併該複數個第一錨點及該複數個第二錨點，以產生該複數個錨點。
如請求項1所述之解碼方法，其中根據該複數個有效錨點，取得該複數個資料碼之步驟包含有：當該複數個有效錨點中出現一第一上升錨點時，產生至少一第一訊號值，其中，該至少一第一訊號值的數量對應於該第一上升錨點與其前一下降錨點之間的距離；以及當該複數個有效錨點中出現一第一下降錨點時，產生至少一第二訊號值，其中，該至少一第二訊號值的數量對應於該第一下降錨點與其前一上升錨點之間的距離。
一種供電模組，用於一感應式電源供應器，該供電模組包含有：一供電線圈；一訊號解析電路，耦接於該供電線圈，用來取得複數個觸發資料；以及一處理器，耦接於該訊號解析電路，用來執行下列步驟：從該訊號解析電路接收並儲存複數個觸發資料，其中每一觸發資料對應於該供電線圈上的一線圈訊號之一諧振週期；判斷該複數個觸發資料中的複數個上升或下降特徵，並於對應該複數個上升或下降特徵的位置標記複數個錨點；判斷該複數個錨點之間的距離是否等於或接近於一編碼間距的整數倍，以從該複數個錨點中取得複數個有效錨點；以及根據該複數個有效錨點，取得複數個資料碼。
如請求項11所述之供電模組，其中該處理器另用來執行下列步驟來判斷該複數個錨點之間的距離是否等於或接近於該編碼間距的整數倍，以從該複數個錨點中取得該複數個有效錨點：當該複數個上升或下降特徵中的一第二上升或下降特徵與該第二上升或下降特徵之前的一第一上升或下降特徵具有相反特徵，且該第二上升或下降特徵與該第一上升或下降特徵之距離等於或接近於該編碼間距的整數倍時，將該第二上升或下降特徵的位置所對應的該錨點判斷為一有效錨點。
如請求項11所述之供電模組，其中該處理器另用來執行下列步驟，以判斷該複數個觸發資料上的該複數個上升或下降特徵：計算該複數個觸發資料中每兩相鄰觸發資料之間的一差值；以及當出現連續二差值具有相同方向且均大於一臨界值時，判斷出現該複數個上升或下降特徵中的一上升或下降特徵。
如請求項13所述之供電模組，其中該複數個觸發資料依序儲存於一記憶體之複數個位址，且該處理器另用來執行下列步驟，以於對應該複數個上升或下降特徵的位置標記該複數個錨點：當出現該上升或下降特徵時，將該上升或下降特徵所對應的該觸發資料於該記憶體中的位址標記為該複數個錨點中的一錨點。
如請求項11所述之供電模組，其中該複數個觸發資料中的每一觸發資料包含有一時間資料，該時間資料用來指示在相對應的該諧振週期中該線圈訊號發生觸發的時間點。
如請求項11所述之供電模組，其中從該訊號解析電路接收並儲存該複數個觸發資料之步驟係透過該處理器中的一第一處理單元執行，且判斷該複數個觸發資料中的該複數個上升或下降特徵、判斷該複數個錨點之間的距離是否等於或接近於該編碼間距的整數倍、以及根據該複數個有效錨點取得該複數個資料碼之步驟係透過該處理器中的一第二處理單元執行。
如請求項11所述之供電模組，其中該編碼間距等於0.25毫秒。
如請求項11所述之供電模組，其中該線圈訊號包含有位於該供電線圈的一第一端之一第一諧振訊號以及位於該供電線圈的一第二端之一第二諧振訊號，且該複數個觸發資料來自於該第一諧振訊號及該第二諧振訊號。
如請求項18所述之供電模組，其中該處理器另用來執行下列步驟：接收並儲存複數個第一觸發資料，該複數個第一觸發資料對應於該供電線圈的該第一端；接收並儲存複數個第二觸發資料，該複數個第二觸發資料對應於該供電線圈的該第二端；判斷該複數個第一觸發資料中的該複數個上升或下降特徵，以產生複數個第一錨點；判斷該複數個第二觸發資料中的該複數個上升或下降特徵，以產生複數個第二錨點；以及合併該複數個第一錨點及該複數個第二錨點，以產生該複數個錨點。
如請求項11所述之供電模組，其中該處理器另用來執行下列步驟，以根據該複數個有效錨點，取得該複數個資料碼：當該複數個有效錨點中出現一第一上升錨點時，產生至少一第一訊號值，其中，該至少一第一訊號值的數量對應於該第一上升錨點與其前一下降錨點之間的距離；以及當該複數個有效錨點中出現一第一下降錨點時，產生至少一第二訊號值，其中，該至少一第二訊號值的數量對應於該第一下降錨點與其前一上升錨點之間的距離。