KR20150123893A - 메모리 셀, 제조 방법, 반도체 디바이스 구조, 및 메모리 시스템 - Google Patents
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Abstract
자기 메모리 셀, 제조 방법, 반도체 디바이스 구조, 및 메모리 시스템이 개시된다. 자기 셀 코어는 터널, 수직 자기 배향을 나타내도록 구성되는 적어도 하나의 자성 영역(가령, 자유 영역 또는 고정 영역)과, 정션 영역 또는 옥사이드 캐핑 영역일 수 있는 적어도 하나의 옥사이드-계 영역과, 철(Fe)을 포함할 수 있는 적어도 하나의 자성 인터페이스 영역을 포함한다. 일부 실시예에서, 자성 인터페이스 영역은 자성 영역에 의해 적어도 하나의 옥사이드-계 영역으로부터 이격된다. 자성 인터페이스 영역의 존재는 자기 셀 코어의 수직 자기 이방성(PMA) 강도를 향상시킨다. 일부 실시예에서, PMA 강도는 자성 인터페이스 영역이 없는 동일 자기 셀 코어 구조에 비해 50% 넘게 향상될 수 있다.
Description
우선권 주장
본 출원은 2013년 3월 12일 출원된 미국특허출원 제13/797,185호(발명의 명칭: "Memory Cells, Methods of Fabrication, Semiconductor Device Structures, and Memory Systems")에 기초한 우선권을 주장한다.
기술분야
본 발명은, 다양한 실시예에서, 일반적으로 메모리 소자 설계 및 제조 분야에 관한 것이다. 특히, 본 발명은 스핀 토크 전달 자기 랜덤 액세스 메모리(STT_MRAM) 셀의 특성을 갖는 메모리 셀의 설계 및 제조에 관한 것이다.
자기 랜덤 액세스 메모리(MRAM)는 자기저항에 기초한 비휘발성 컴퓨터 메모리 기술이다. 한 타입의 MRAM 셀은 스핀 토크 전달 MRAM(STT-MRAM) 셀로서, 기판에 의해 지지되는 자기 셀 코어를 포함한다. 자기 셀 코어는 적어도 2개의 자성 영역 - 예를 들어, "고정 영역" 및 "자유 영역" - 을 그 사이의 비자성 영역과 함께 포함한다. 고정 영역은 고정된(가령, 스위칭가능하지 않은) 자기 배향을 갖는 자성 물질을 포함하며, 자유 영역은 셀의 작동 중, 고정 영역의 자기 배향 및 자유 영역의 자기 배향이 동일 방향(가령, 각각 북과 북, 동과 동, 남과 남, 또는 서와 서)을 향하는 "평행" 구조와, 고정 영역의 자기 배향 및 자유 영역의 자기 배향이 반대 방향(가령, 각각 북과 남, 동과 서, 남과 북, 또는 서와 동)을 향하는 "역평행" 구조 사이에서 스위칭될 수 있는 자기 배향을 가지는 자성 물질을 포함한다.
평행 구조에서, STT-MRAM 셀은 자기저항 요소들 - 즉, 고정 영역 및 자유 영역 - 간에 낮은 전기 저항을 나타낸다. 비교적 낮은 전기 저항의 이러한 상태는 MRAM 셀의 "0" 상태로 규정될 수 있다. 역평행 구조에서, STT-MRAM 셀은 자기저항 요소들 - 즉, 자기 물질의 영역, 가령, 고정 영역 및 자유 영역 - 간에 높은 전기 저항을 나타낸다. 비교적 높은 전기 저항의 이러한 상태는 MRAM 셀의 "1" 상태로 규정될 수 있다. 자유 영역의 자기 배향의 스위칭과, 이에 따른 자기 저항 요소들 간의 고/저 저항 상태에 의해, 기존 MRAM 셀의 기록 및 판독 작동이 이루어진다. 이상적인 경우에, 평행 구조로부터 역평행 구조로 자유 영역을 스위칭시키는데 요구되는 프로그래밍 전류의 양은, 역평행 구조로부터 평행 구조로 스위칭하는데 요구되는 프로그래밍 전류의 양과 본질적으로 동일하다. 스위칭을 위한 이러한 동일한 프로그래밍 전류는 여기서 "대칭 스위칭"으로 불린다.
STT-MRAM 셀의 자유 영역 및 고정 영역은 영역의 폭과 함께 수평 배향("평면-내") 또는 수직 배향("평면-외")되는 자기 배향을 나타낼 수 있다. 수직-배향 자성 영역을 가진 STT-MRAM 셀에서, 수직 자기 배향을 나타내는 자성 물질은 자성 물질의 수직 자기 이방성("PMA")의 강도에 의해 특성화될 수 있다. 강도(여기서 "자기 강도" 또는 "PMA 강도"로도 불림)는 자기 배향 변경에 대한 자성 물질의 저항의 표시다. 고 PMA 강도를 가진 수직 자기 배향을 나타내는 자성 물질은, 저 자기 강도를 가진 수직 자기 배향을 나타내는 자성 물질보다 수직 배향으로부터 자성 배향을 변경시키기가 쉽지 않을 수 있다. 그러나, 성공적인 STT-MRAM 셀 작동을 위한, 고 PMA 강도의 실현이 충분하지 않을 수 있다. 예를 들어, 저저항 영역(RA), 저 스위칭 전류, 저 스위칭 전압, 및 대칭 스위칭은 STT-MRAM 셀의 성공적 작동에 또한 기여할 수 있다. 그러나, STT-MRAM 셀의 작동의 다른 특성, 특히, 셀의 RA에 악영향없이 고 PMA 강도를 나타내는 물질 및 설계를 찾아내는 것이 하나의 난관일 수 있다.
메모리 셀이 개시된다. 메모리 셀은 기판 상에 자기 셀 코어를 포함한다. 자기 셀 코어는 일 옥사이드 영역과 다른 옥사이드 영역 사이에 자성 영역을 포함한다. 자성 영역은 수직 자기 배향을 나타낸다. 자기 셀 코어는 상기 일 옥사이드 영역과 상기 다른 옥사이드 영역 사이에 자성 인터페이스 영역을 또한 포함한다.
고정된 수직 자기 배향을 나타내도록 구성되는 고정 영역과, 스위칭가능한 수직 자기 배향을 나타내도록 구성되는 자유 영역을 포함하는 자기 셀 코어를 포함하는 메모리 셀이 또한 개시된다. 비자성 영역이 자유 영역과 고정 영역 사이에 배치된다. 자성 인터페이스 영역은 자유 영역 및 고정 영역 중 하나에 의해 비자성 영역으로부터 이격된다.
메모리 셀 형성 방법이 개시된다. 이 방법은 기판 위에 옥사이드 물질을 형성하는 단계를 포함한다. 상기 옥사이드 물질 위에 자성 물질이 형성된다. 상기 자성 물질 위에 다른 옥사이드 물질이 형성된다. 상기 옥사이드 물질 및 상기 다른 옥사이드 물질 중 하나와 자성 물질 사이에 철-계 물질이 형성된다. 상기 옥사이드 물질, 상기 자성 물질, 상기 다른 옥사이드 물질, 및 상기 철-계 물질이 패턴처리되어 자기 셀 코어를 형성한다. 자기 셀 코어는 옥사이드 영역으로부터 터널 정션 영역, 자성 물질로부터 자유 영역 및 고정 영역 중 하나, 철-계 물질로부터 자성 인터페이스 영역, 그리고, 다른 옥사이드 물질로부터 옥사이드 캐핑 영역을 포함한다. 자성 물질은 수직 자기 배향을 나타낸다.
스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 어레이를 포함하는 반도체 디바이스 구조가 또한 개시된다. STT-MRAM 어레이는 복수의 STT-MRAM 셀을 포함한다. 복수 중 각각의 STT-MRAM 셀은 자성 영역 및 다른 자성 영역 사이에 비자성 영역을 포함하는 셀 코어를 포함한다. 자성 영역 및 다른 자성 영역 각각은 수직 자기 배향을 나타내도록 구성된다. 셀 코어는 자성 영역 및 다른 자성 영역 중 하나에 의해 비자성 영역으로부터 이격되는 옥사이드 영역을 또한 포함한다. 셀 코어는 상기 일 옥사이드 영역과 비자성 영역 사이에 자성 인터페이스 영역을 또한 포함한다.
스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 시스템이 또한 개시된다. STT-MRAM 시스템은 자기 셀 코어와, 자기 셀 코어와 통신하는 복수의 전도 물질을 포함한다. 자기 셀 코어는 자성 영역 내에 또는 상에 자성 인터페이스 영역을 포함한다. 자성 영역은 수직 자기 배향을 나타내도록 구성된다. 자기 셀 코어는 자성 인터페이스 영역으로부터 이격되는 옥사이드 영역을 또한 포함한다.
도 1은 자유 영역과 자기 터널 정션 영역 사이에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 2는 자유 영역과 옥사이드 캡 영역 사이에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 3은 자유 영역의 자성 서브 영역과 옥사이드 캡 영역 사이에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 4는 자유 영역 내에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 5는 자유 영역과 옥사이드 캡 영역 사이에 배치되는 하나의 자성 인터페이스 영역과, 자유 영역과 옥사이드 자기 터널 정션 영역 사이에 배치되는 다른 하나의 자성 인터페이스 영역을 포함하는, STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 6은 4개의 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도로서, 한 쌍은 자유 영역의 상부 및 하부 상에 배치되고, 다른 한 쌍은 고정 영역의 상부 및 하부 상에 배치된다.
도 7은 자유 영역 내의 하나의 자성 인터페이스 영역과, 고정 영역 위의 다른 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀을 가진 STT-MRAM 셀의 개략도다.
도 9는 본 발명의 일 실시예의 메모리 셀을 포함하는 반도체 디바이스 구조의 단순화된 블록도다.
도 10은 본 발명의 하나 이상의 실시예에 따라 구현되는 시스템의 단순화된 블록도다.
도 11은 자성 인터페이스 영역이 빠진 자기 셀 코어와 비교하여, 자성 인터페이스 영역을 포함하는 자기 셀 코어의 PMA 강도의 측정치를 나타내는 그래프다.
도 2는 자유 영역과 옥사이드 캡 영역 사이에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 3은 자유 영역의 자성 서브 영역과 옥사이드 캡 영역 사이에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 4는 자유 영역 내에 배치되는 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 5는 자유 영역과 옥사이드 캡 영역 사이에 배치되는 하나의 자성 인터페이스 영역과, 자유 영역과 옥사이드 자기 터널 정션 영역 사이에 배치되는 다른 하나의 자성 인터페이스 영역을 포함하는, STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 6은 4개의 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도로서, 한 쌍은 자유 영역의 상부 및 하부 상에 배치되고, 다른 한 쌍은 고정 영역의 상부 및 하부 상에 배치된다.
도 7은 자유 영역 내의 하나의 자성 인터페이스 영역과, 고정 영역 위의 다른 자성 인터페이스 영역을 포함하는 STT-MRAM 셀의 자기 셀 코어의 단면 입면도다.
도 8은 본 발명의 일 실시예에 따른 메모리 셀을 가진 STT-MRAM 셀의 개략도다.
도 9는 본 발명의 일 실시예의 메모리 셀을 포함하는 반도체 디바이스 구조의 단순화된 블록도다.
도 10은 본 발명의 하나 이상의 실시예에 따라 구현되는 시스템의 단순화된 블록도다.
도 11은 자성 인터페이스 영역이 빠진 자기 셀 코어와 비교하여, 자성 인터페이스 영역을 포함하는 자기 셀 코어의 PMA 강도의 측정치를 나타내는 그래프다.
메모리 셀, 이러한 메모리 셀을 포함하는 반도체 디바이스 구조, 메모리 시스템, 및 이러한 메모리 셀 형성 방법이 개시된다. 메모리 셀은 수직 자기 배향을 나타내는 고정 영역 또는 자유 영역과 같은 자성 영역을 포함한다. 메모리 셀은 옥사이드-계 자기 터널 정션("MJT") 영역 및 옥사이드 캐핑 영역 중 하나 이상과 같이, 적어도 하나의 옥사이드 영역을 또한 포함한다. 메모리 셀의 저항-영역과 같은, 메모리 셀의 다른 특성에 별다른 악영향없이, 자성 인터페이스 영역이 없는 메모리 셀에 비해, 메모리 셀의 PMA 강도를 증가시키도록 구성되는 자성 인터페이스 영역이, 자성 영역과 옥사이드 영역 사이에 직접적으로 또는 간접적으로, 배치된다. 예를 들어, 저 RA(가령, 약 20 Ω·μm2 (오옴 x 제곱마이크로미터) 미만)이 향상된 PMA 강도를 가지면서도 유지될 수 있다(약 4,000 Oe(에르스텟)(약 318.3kA/m)을 넘는 단축 이방성 필드(Hk)). 따라서, 자성 인터페이스 영역은 높은 데이터 보유 시간 및 저전력 작동을 수용하는 자기 메모리 셀 구조 내의 자성 영역(가령, 자유 영역 또는 고정 영역)의 작동 성능을 향상시킬 수 있다.
여기서 사용되는 바와 같이, "기판"이라는 용어는 메모리 셀 내의 구성요소들과 같이 구성요소의 형성을 위한 토대 물질 또는 기타 구조물을 포함한다. 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 물질, 금속 전극, 또는 하나 이상의 물질, 구조, 또는 그 위에 형성되는 영역을 가진 반도체 기판일 수 있다. 기판은 기존의 실리콘 기판 또는 반도성 물질을 포함하는 다른 벌크 기판일 수 있다. 여기서 사용되는 바와 같이, 용어 "벌크 기판"은 실리콘 웨이퍼만이 아니라, 실리콘-온-인설레이터("SOI") 기판, 가령, 실리콘-온-샤파이어("SOS") 기판, 실리콘-온-글래스("SOG") 기판, 베이스 반도체 파운데이션 상의 실리콘 에피택셜층, 또는 다른 반도체 또는 광전 물질, 가령, 실리콘-게르마늄(Si1 - xGex, 이때, x 는, 가령, 0.2와 0.8 사이의 몰분율), 게르마늄(Ge), 갈륨 아시나이드(GaAs), 갈륨 나이트라이드(GaN), 또는 인듐 포스파이드(InP)를, 다른 것들 중에서도, 포함한다. 더욱이, 다음의 설명에서 "기판"을 참조할 때, 베이스 반도체 구조 또는 파운데이션에 물질, 영역, 또는 정션을 형성하는데 이전 프로세스 스테이지들이 사용되었을 수 있다.
여기서 사용되는 바와 같이, "STT-MRAM" 셀은 자유 영역과 고정 영역 사이에 배치되는 비자성 영역을 포함하는 자기 셀 구조를 의미 및 포함한다. 비자성 영역은 자기 터널 정션("MJT") 구조로 전기 절연(가령, 유전) 영역일 수 있다. 대안으로서, 비자성 영역은 스핀-밸브 구조의 전기 전도 영역일 수 있다.
여기서 사용되는 바와 같이, "셀 코어"는 자유 영역 및 고정 영역을 포함하는 메모리 셀 구조를 포함하고, 이를 통해, 메모리 셀의 이용 및 작동 중, 전류가 흘러 자유 영역 내의 평행 또는 역평행 자기 배향에 영향을 미칠 수 있다.
여기서 사용되는 바와 같이, 용어 "수직"은 각자의 영역의 폭 및 길이에 수직인 방향을 의미 및 포함한다. "수직"은 STT-MRAM 셀이 위치하는 기판의 주 표면에 직교하는 방향을 또한 의미 및 포함한다.
여기사 사용되는 바와 같이, 용어 "수평"은 각자의 영역의 폭 및 길이 중 적어도 하나에 대해 평행한 방향을 의미 및 포함한다. "수평"은 STT-MRAM 셀이 위치하는 기판의 주 표면에 평행한 방향을 또한 의미 및 포함한다.
여기서 사용되는 바와 같이, "자성 물질"은 강자성 물질, 페리마그네틱 물질, 및 반강자성 물질을 모두 의미 및 포함한다.
여기서 사용되는 바와 같이, "철-계 물질"은 철을 포함하는 물질을 의미 및 포함한다. 예를 들어, 제한없이, 철-계 물질은 순철, 철 합금, 그리고 코발트 및 철을 포함하는 물질을 포함한다. 철-계 물질의 조성은, 자기 메모리 셀의 제조 중 철-계 물질의 어닐링으로 인해 변경될 수 있으나, 그럼에도 불구하고, 이러한 물질은 여기서 철-계 물질로 언급될 수 있다.
여기서 사용되는 바와 같이, "자성 영역"은 자성을 나타내는 영역을 의미한다. 자성 영역은 자성 물질을 포함하고, 하나 이상의 비자성 물질을 또한 포함할 수 있다.
여기서 사용되는 바와 같이, "서브영역"은 다른 영역 내에 포함된 영역을 의미 및 포함한다. 따라서, 일 자성 영역은 하나 이상의 자성 서브영역, 즉, 자성 물질의 서브영역과, 비자성 서브영역, 즉, 비자성 물질의 서브영역을 포함할 수 있다.
여기서 사용되는 바와 같이, "고정 영역"은 셀 코어의 일 자성 영역, 가령, 자유 영역의 자화 방향 변화를 일으키는 전류 또는 인가 장이 고정 영역의 자화 방향을 변화시키지 않을 수 있다는 점에서, STT-MRAM 셀의 이용 및 작동 중 자성 물질을 포함하는 그리고 고정 자기 배향을 가진, STT-MRAM 셀 내 자성 영역을 의미 및 포함한다. 고정 영역은 하나 이상의 자성 물질을 포함할 수 있고, 선택적으로, 이상의 비자성 물질을 또한 포함할 수 있다. 예를 들어, 고정 영역은 자성 서브영역에 인접한 루테늄(Ru)의 서브영역을 포함하는 합성 반강자성체(SAF)로 구성될 수 있다. 각각의 자성 서브-영역은 하나 이상의 물질 및 내부의 하나 이상의 영역을 포함할 수 있다. 다른 예로서, 고정 영역은 단일한, 균질 자성 물질로 구성될 수 있다. 따라서, 고정 영역은 STT-MRAM 셀의 이용 및 작동 중 고정 자기 배향을 가진 고정 영역에 영향을 미치는 서로 다른 자화의 서브영역 또는 균일한 자화를 가질 수 있다.
여기서 사용되는 바와 같이, "자유 영역"은 STT-MRAM 셀의 이용 및 작동 중 스위칭가능 자기 배향을 가진, 자성 물질을 포함하는, STT-MRAM 셀 내 자성 영역을 의미 및 포함한다. 자기 배향은, 자유 영역에 의해 나타나는 자기 배향과 고정 영역에 의해 나타나는 자기 배향이 동일 방향으로 배향되는 "평행" 방향과, 자유 영역에 의해 나타나는 자기 배향과 고정 영역에 의해 나타나는 자기 배향이 서로 반대 방향으로 배향되는 "역평행" 방향 사이에서 스위칭될 수 있다.
여기서 사용되는 바와 같이, "옥사이드 영역"은 옥사이드 물질을 포함하는 STT-MRAM 셀 내의 일 영역을 의미 및 포함한다. 예를 들어, 제한없이, 옥사이드 영역은 옥사이드-계 MTJ 영역, 옥사이드 캐핑 영역, 또는 둘 모두를 포함할 수 있다.
여기서 사용되는 바와 같이, "사이"라는 용어는 적어도 2개의 다른 물질, 영역, 또는 서브영역에 대한 일 물질, 영역, 또는 서브영역의 상대적 배치를 설명하는데 사용되는 공간적 상대어다. "사이"라는 용어는 다른 물질, 영역, 또는 서브영역에 바로 인접한 일 물질, 영역, 또는 서브영역의 배치와, 다른 물질, 영역, 또는 서브영역에 바로 인접하지 않은 일 물질, 영역, 또는 서브 영역의 배치를 모두 포괄할 수 있다.
여기서 사용되는 바와 같이, 다른 요소 "상의" 또는 "위의" 요소에 대한 참조는, 다른 요소 바로 위에, 또는 인접한, 또는 아래에, 또는 직접 접촉하는 경우를 의미 및 포함한다. 이는 사이에 존재하는 다른 요소들과 함께, 다른 요소들의 간접적으로 위에, 인접하게, 아래에, 또는 근처에 있는 경우를 또한 포함한다. 이에 반해, 일 요소가 다른 요소 "바로 위에" 또는 "바로 인접하게" 위치한다고 언급될 때, 중간에 개인 요소들이 존재하지 않는다.
여기서 사용되는 바와 같이, "밑", "아래", "하측", "하부", "위", "상측", "상부", "전방", "후방", "좌측", "우측", 등과 같은 다른 공간적 상대적 용어들이 설명을 돕고자 사용되어, 도면에 도시되는 바와 같이 다른 요소 또는 특징부에 대한 일 요소 또는 특징부의 관계를 설명할 수 있다. 달리 명시하지 않을 경우, 공간적 상대 용어들은 도면에 도시되는 바의 배향에 추가하여 물질의 다른 배향을 포괄하도록 의도된다. 예를 들어, 도면의 물질이 뒤집힐 경우, 다른 요소 또는 특징부의 "밑" 또는 "아래" 또는 "하부" 또는 "저부"로 설명되는 요소들은, 그 후, 다른 요소 또는 특징부의 "위" 또는 "상부"로 배향될 것이다. 따라서, "밑"은 용어가 사용되는 범주에 따라 위 및 밑의 배향을 모두 포괄할 수 있고, 이는 당 업자에게 명백하다. 물질은 달리 배향될 수 있고(90도 회전, 역전, 등), 여기서 사용되는 공간적 상대적 기술어는 이에 따라 해석될 수 있다.
여기서 사용되는 바와 같이, "포함한다", "포함하는", "가진다", 및/또는 "가지는"은 명시되는 특징부, 영역, 정수, 스테이지, 작동, 요소, 물질, 구성요소, 및/또는 그룹의 존재를 명시하지만, 하나 이상의 다른 특징부, 영역, 정수, 스테이지, 작동, 요소, 물질, 구성요소, 및/또는 그룹의 존재 또는 추가를 배제하지 않는다.
여기서 사용되는 바와 같이, "및/또는"은 연관된 나열 아이템들 중 하나 이상의 모든 조합을 포함한다.
여기서 사용되는 바와 같이, 단수 형태 "일", "하나의", "이러한"은 달리 명확히 언급하지 않을 경우, 복수의 형태 역시 포함하는 것으로 간주된다.
여기서 제시되는 도해는 특정 구성요소, 구조, 디바이스, 또는 시스템의 실제 모습을 의미하는 것은 아니며, 본 발명의 실시예를 설명하기 위해 이용되는 단지 이상화된 표현에 지나지 않는다.
실시예는 개략적 도해인 단면도를 참조하여 여기서 설명된다. 따라서, 제조 기술 및/또는 허용 공차의 결과로 도면의 형상으로부터의 변화가 예상된다. 따라서, 여기서 설명되는 실시예는 도시되는 바의 특정 형상 또는 영역으로 제한되는 것으로 간주되어서는 안되며, 가령, 제조로부터 나타나는 형상의 편차를 포함한다. 예를 들어, 박스 형상으로 도시 또는 설명되는 영역이 러프한, 및/또는 비선형의 특징부를 가질 수 있다. 더욱이, 도시되는 날카로운 각도가 둥글 수 있다. 따라서, 도면에 도시되는 물질, 특징부, 및 영역은 도식적인 속성을 갖고, 그 형상은 물질, 특징부, 또는 영역의 정밀 형상을 나타내고자 하는 것이 아니며, 청구범위의 범위를 제한하지 않는다.
다음의 설명은 개시되는 디바이스 및 방법의 실시예를 완전히 설명하기 위해, 물질 종류 및 공정 조건과 같은 구체적 세부사항을 제공한다. 그러나, 당 업자는 디바이스 및 방법의 실시예들이 이러한 구체적 세부사항의 이용없이 실시될 수 있음을 이해할 것이다. 게다가, 디바이스 및 방법의 실시예는 당해 산업에서 이용되는 기존 반도체 제조 기술과 연계하여 실시될 수 있다.
여기서 설명되는 제조 프로세스는 반도체 디바이스 구조의 처리를 위한 완전한 프로세스 흐름을 형성하지 않는다. 프로세스 흐름의 나머지는 당 업자에게 알려져 있다. 따라서, 본 디바이스 및 방법의 실시예를 이해하는데 필요한 방법 및 반도체 디바이스 구조만이 여기서 설명된다.
달리 명시하지 않을 경우, 여기서 설명되는 물질은 스핀 코팅, 블랭킷 코팅, 화학적 기상 증착("CVD"), 원자층 증착("ALD"), 플라즈마 증강 ALD, 또는 물리적 기상 증착("PVD")과 같은, 그러나 이에 제한되지 않는, 임의의 적절한 기술에 의해 형성될 수 있다. 대안으로서, 물질이 동 위치에서 성장할 수 있다. 형성될 구체적 물질에 따라, 물질 증착 또는 성장을 위한 기술이 당 업자에 의해 선택될 수 있다.
달리 명시하지 않을 경우, 여기서 설명되는 물질의 제거는 에칭, 이온 밀링, 연마 평탄화, 또는 다른 공지 기술을 포함한, 그러나 이에 제한되지 않는, 임의의 적절한 기술에 의해 실현될 수 있다.
이제 도면을 참조하며, 도면에서는 유사 도면부호들이 전체에 걸쳐 유사 구성요소를 나타낸다. 도면은 반드시 축적에 맞게 그려진 것이 아니다.
메모리 셀이 개시된다. 메모리 셀은 수직 자기 배향을 나타내는 적어도 하나의 자성 영역(가령, 고정 영역 또는 자유 영역)과, 옥사이드 영역(가령, MTJ 영역 또는 옥사이드 캐핑 영역)을, 사이에 직접적으로 또는 간접적으로 배치되는 자성 인터페이스 영역과 함께 포함한다. 자성 인터페이스 영역은 자기 메모리 셀의 PMA 강도를 향상시킬 수 있다. 자성 인터페이스 영역은 각자의 자성 영역에 인접하게 또는 그 안에 배치될 수 있다. 일부 실시예에서, 메모리 셀은 단 하나의 자성 인터페이스 영역을 포함할 수 있고, 그러나, 다른 실시예에서, 2개 이상의 자성 인터페이스 영역이 메모리 셀에 포함될 수 있다.
도 1은 본 발명의 일 실시예에 따른 STT-MRAM 셀의 자기 셀 코어(100)를 도시한다. 자기 셀 코어(100)는 기판(102)에 의해 지지된다. 자기 셀 코어(100)는 적어도 2개의 자성 영역, 예를 들어, "고정 영역"(110) 및 "자유 영역"(120)을, 사이의 비자성 영역(130)과 함께 포함한다. 하나 이상의 하위 중간 영역(140) 및 하나 이상의 상위 중간 영역(150)이, 선택적으로, 각각 자기 셀 코어(100) 구조체의 자성 영역(가령, 고정 영역(110) 및 자유 영역(120)) 아래에 그리고 위에 배치될 수 있다.
일부 실시예에서, 도 1에 도시되는 바와 같이, 자기 셀 코어(100)는 기판(102) 상의 시드 영역(160)을 형성하는 선택적 전도 물질을 포함할 수 있다. 시드 영역(160)은, 존재할 경우, 또는, 시드 영역(160)이 존재하지 않을 경우 하위 중간 영역(140)은, 하부 전도 물질(도시되지 않음) 위에 형성될 수 있고, 하부 전도 물질은 예를 들어, 구리, 텅스텐, 티타늄, 또는 이들의 조합을 포함할 수 있으나, 이에 제한되지 않는다. 시드 영역(160)은, 존재할 경우, 예를 들어, 니켈-계 물질을 포함할 수 있으나 이에 제한되지 않고, 위에 놓인 물질 또는 영역의 결정 표면을 제어하도록 구성될 수 있다. 하위 중간 영역(140)은 존재할 경우, 자기 셀 코어(100) 내 위에 놓인 물질의 요망 결정 구조를 보장하도록 구성되는 물질을 포함할 수 있다.
STT-MRAM 셀은 자성 영역(가령, 고정 영역(110) 및 자유 영역(120)) 중 적어도 하나의 수직 자기 배향을 나타내도록 구성될 수 있다. 나타내는 수직 자기 배향은 수직 자기 이방성("PMA") 강도에 의한 특성을 가질 수 있다. 도 1에서 화살표(112, 122)로 도시되는 바와 같이, 일부 실시예에서, 고정 영역(110) 및 자유 영역(120) 각각은 수직 자기 배향을 나타낼 수 있다. 고정 영역(110)의 자기 배향은 예를 들어, 도 1의 화살표(112)에 의해 표시되는 방향으로, STT-MRAM 셀의 작동 전체에 걸쳐 본질적으로 동일한 방향으로 지향됨을 유지할 수 있다. 다른 한편, 자유 영역(120)의 자기 배향은, 셀 작동 중, 도 1의 양방향 화살표로 표시되는 바와 같이, "평행" 구조와 "역평행" 구조 사이에서, 스위칭될 수 있다. 평행 배향에서, 자유 영역(120)의 자기 배향(122)은 고정 영역(110)의 자기 배향(112)(가령, 북향)과 본질적으로 동일한 방향(가령, 북향)으로 지향되어, 자기저항 요소들(즉, 고정 영역(110) 및 자유 영역(120)) 간에 낮은 전기저항을 생성하고, 이는 STT-MRAM 셀의 "0" 상태로 규정될 수 있다. 역평행 배향에서, 자유 영역(120)의 자기 배향(122)은 고정 영역(110)의 자기 배향(112)(가령, 북향)과 본질적으로 반대 방향(가령, 북향)으로 지향되어, 자기저항 요소들(즉, 고정 영역(110) 및 자유 영역(120)) 간에 높은 전기저항을 생성하고, 이는 STT-MRAM 셀의 "1" 상태로 규정될 수 있다.
사용 및 작동시, 프로그래밍 전류는 액세스 트랜지스터(도시되지 않음) 및 자기 셀 코어(100)를 통해 흐를 수 있다. 자기 셀 코어(100) 내의 고정 영역(110)은 프로그래밍 전류의 전자 스핀을 분극시킨다. 스핀-분극된 전자 전류는 자유 영역(120) 상에 토크를 가함으로써 자유 영역(120)과 상호작용한다. 자유 영역(120)을 통과하는 스핀-분극된 전자 전류의 토크가 자유 영역(120)의 임계 스위칭 전류 밀도(J c )보다 클 때, 스핀-분극 전류에 의해 가해지는 토크는, 가령, 북향 자기 배향과 남향 자기 배향 사이에서, 자유 영역(120)의 자화 방향을 스위칭시키기에 충분하다. 따라서, 프로그래밍 전류를 이용하여 고정 영역(110)의 자기 배향(112)에 평행하게 또는 역평행하게 자유 영역(120)의 자기 배향(122)을 정렬시킬 수 있다.
자유 영역(120) 및 고정 영역(110)은 강자성 물질, 예를 들어, Co, Fe, Ni, 또는 그 합금, NiFe, CoFe, CoNiFe, 또는 도핑된 합금 CoX, CoFeX, CoNiFeX (X=B, Cu, Re, Ru, Rh, Hf, Pd, Pt, C), 또는 다른 반-금속 강자성 물질, 가령, NiMnSb 및 PtMnSb로부터 형성되거나 이를 포함할 수 있다. 일부 실시예에서, 예를 들어, 자유 영역(120), 고정 영역(110), 또는 둘 모두가 CoxFeyBz로부터 형성될 수 있고, x = 10 ~ 80, y = 10 ~ 80, z = 0 ~ 50 이다. 다른 실시예에서, 자유 영역(120), 고정 영역(110), 또는 둘 모두는 철(Fe) 및 붕소(B)로 형성될 수 있고, 코발트(Co)를 포함하지 않을 수 있다. 자유 영역(120) 및 고정 영역(110)의 구성요소 및 구조(가령, 두께 및 기타 물리적 치수)는 동일할 수도 있고, 서로 다를 수도 있다.
대안으로서 또는 추가적으로, 일부 실시예에서, 자유 영역(120), 고정 영역(110), 또는 둘 모두는 복수의 물질로부터 형성되거나 이를 포함할 수 있고, 그 중 일부는 자성 물질일 수 있고, 일부는 비자성 물질일 수 있다. 예를 들어, 일부 이러한 다물질 자유 영역, 고정 영역, 또는 둘 모두는 복수의 서브영역을 포함할 수 있다. 예를 들어, 그리고 제한없이, 자유 영역(120), 고정 영역(110), 또는 둘 모두는 코발트 및 플라티늄의 서브영역들의 반복으로부터 형성되거나 이를 포함할 수 있고, 플라티늄의 서브영역이 코발트의 서브영역들 사이에 배치될 수 있다. 다른 예로서, 제한없이, 자유 영역(120), 고정 영역(110), 또는 둘 모두는 코발트 및 니켈의 서브영역들의 반복을 포함할 수 있고, 니켈의 서브영역이 코발트의 서브영역들 사이에 배치될 수 있다.
고정 영역(110)과 자유 영역(120) 사이에 배치되는 비자성 영역(130)은, (가령, 마그네슘 옥사이드(MgO), 알루미늄 옥사이드(Al2O3), 티타늄 옥사이드(TiO2), 또는 기존 MTJ 영역의 다른 옥사이드 물질과 같은) 비자성 물질을 포함할 수 있다. 따라서, 이러한 옥사이드-포함 MTJ 영역은 여기서 "옥사이드-계 MTJ 영역" 또는 "옥사이드-계 비자성 영역"으로 불릴 수 있다. 비자성 영역(130)은 하나 이상의 이러한 비자성 물질을 포함할 수 있다. 대안으로서 또는 추가적으로, 비자성 영역(130)은 하나 이상의 비자성 물질의 서브영역을 포함할 수 있다.
도 1에 도시되는 바와 같이, 자기 셀 코어(100)는, 일부 실시예에서, MgO, TiO2, 탄탈륨 펜톡사이드(Ta2O5), 또는 이들의 조합과 같은 옥사이드를 포함할 수 있는, 옥사이드 캐핑 영역(170)을 포함할 수 있다. 따라서, 이러한 옥사이드-포함 캐핑 영역은 여기서 "옥사이드-계 비자성 영역"으로 불릴 수 있다. 일부 실시예에서, 옥사이드 캐핑 영역(170)은 비자성 영역(130)의 동일 물질, 구조, 또는 둘 모두를 포함할 수 있고, 예를 들어, 옥사이드 캐핑 영역(170) 및 비자성 영역(130)은 둘 모두 마그네슘 옥사이드(가령, MgO), 알루미늄 옥사이드, 티타늄 옥사이드, 징크 옥사이드, 하프늄 옥사이드, 루테늄 옥사이드, 또는 탄탈륨 옥사이드를 포함할 수 있다.
선택적인 상위 중간 영역(150)은 존재할 경우, 자기 셀 코어(100)의 이웃 물질에 요망 결정 구조를 보장하도록 구성되는 물질을 포함할 수 있다. 상위 중간 영역(150)은 자기 셀 코어(100), 장벽 물질, 또는, 기존 STT-MRAM 셀 코어 구조의 기타 물질의 제조 중 패턴처리 프로세스를 돕도록 구성되는 금속 물질을 대안으로서 또는 추가적으로 포함할 수 있다. 도 1에 도시되는 바와 같은 일부 실시예에서, 상위 중간 영역(150)은 구리, 탄탈륨, 텅스텐, 루테늄, 탄탈륨 나이트라이드, 또는 티타늄 나이트라이드와 같은 하나 이상의 물질을 포함할 수 있는, 전도 캐핑 영역을 포함할 수 있다.
본 발명에 따르면 자기 셀 코어(100)는, 자성 영역 또는 자성 서브영역들(가령, 고정 영역(110), 고정 영역(110)의 자성 서브영역, 자유 영역(120), 또는 자유 영역(120)의 자성 서브영역) 중 하나와, 옥사이드 영역(가령, 비자성 영역(130) 및 옥사이드 캐핑 영역(170)) 중 하나 사이에 배치되는 자성 인터페이스 영역(180)을 또한 포함한다. 도 1에 도시되는 바와 같이, 자성 인터페이스 영역(180)은 자성 영역 또는 자성 서브영역 중 하나와 옥사이드 영역 중 하나에 바로 인접하여 배치될 수 있다. 도 1에 도시되는 실시예에 따르면, 자성 인터페이스 영역(180)은 비자성 영역(130) 바로 위에 그리고 자유 영역(120) 바로 아래에 배치될 수 있다. 위치한 바와 같이, 자성 인터페이스 영역(180)은 2개의 옥사이드 영역 사이에, 즉, 옥사이드-계 MTJ(가령, 비자성 영역(130))와 옥사이드 캐핑 영역(170) 사이에, 배치될 수 있다.
자성 인터페이스 영역(180)은 도 1에 도시되는 실시예에 따라, 자성 셀 코어(100)의, 특히, 그 인접 자성 영역의(가령, 자유 영역(120)의) PMA 강도를 향상시키도록 구성될 수 있다. 증가된 PMA는 자성 셀 코어(100)의 저저항-영역(가령, 약 20 Ω·μm2 (오옴 x 제곱마이크로미터) 미만)을 유지하면서 실현될 수 있다. 자성 인터페이스 영역(180)은 철-계 물질, 가령, 철 단독(Fe), 철 합금, 또는 일부 실시예에서, 코발트-철(CoFe)-계 물질과 같은 자성 물질로 형성될 수 있다.
자성 인터페이스 영역(180)의 물질은 비자성 영역(130)과 옥사이드 캐핑 영역(170) 사이에 배치되는 철 또는 다른 철-포함 화합물의 단층 형태일 수 있다. 대안으로서 또는 추가적으로, 자성 인터페이스 영역(180)은 약 10 Å (약 1.0 nm) (가령, 약 5 Å (약 0.5 nm) 미만, 가령, 약 3 Å (약 0.3 nm)) 미만인 두께(기판(102)의 상측 표면에 수직인 축을 따른 높이)를 가질 수 있다. 이와 같이, 자성 인터페이스 영역(180)은 이웃 영역들보다 얇을 수 있다. 예를 들어, 도 1에서 위에 놓인 자유 영역(120)은 약 15Å(약 1.5nm) 내지 약 30Å(약 3.0nm)의 두께를 갖도록 형성될 수 있고, 도 1에서 아래에 놓인 비자성 영역(130)은 7Å(약 0.7nm) 내지 약 10Å(약 1.0nm)의 두께를 갖도록 형성될 수 있다.
자성 인터페이스 영역(180)은 형성될 때의 아래 물질의 배향과 동일한 결정 배향을 갖도록 구성되는, 또는 만들어지는, 물질로부터 형성될 수 있다. 예를 들어, 도 1에 도시되는 실시예에 따르면, 자성 인터페이스 영역(180)은 비자성 영역(130) 내에 MgO와 동일한 결정 배향을 갖도록 하는 방식으로(가령, 마그네트론 스퍼터링에 의해) 철(Fe)로부터 형성될 수 있다.
자성 인터페이스 영역(180)은 가령, 마그네트론 스퍼터링에 의해, 형성될 수 있다. 예를 들어, 자기 셀 코어(100)의 하위 영역의 물질은 층에서와 같이 차례로 형성될 수 있고, 이어서, 자성 인터페이스 영역(180)의 자성 물질이 앞서-형성된 물질 위에 형성될 수 있다. 자기 셀 코어(100)의 상위 영역의 물질은 그 후, 자성 인터페이스 영역(180)의 자성 물질 위에, 층에서와 같이 차례로 형성될 수 있다. 따라서, 자성 인터페이스 영역(180)의 물질은 2개의 옥사이드-계 물질 사이에, 즉, 비자성 영역(130) 및 옥사이드 캐핑 영역(170)을 형성할 옥사이드 물질 사이에, 배치되도록 형성될 수 있다.
자기 셀 코어(100)의 물질 형성에 이어, 물질을 패턴처리하여, 다양한 영역들을 포함하는 자기 셀 코어(100)를 형성할 수 있다. 자기 셀 코어(100)의 하측 및 상측 영역의 물질 형성 및 패턴처리 기술은, 당 분야에 잘 알려져 있어서 여기서 상세히 설명하지 않는다. 예를 들어, 자기 셀 코어(100)는, 기저부로부터 상부까지 순차적 순서로 영역들의 각각의 물질을 형성함으로써, 그리고 그 후, 자기 셀 코어(100)를 형성하도록 물질을 패턴처리함으로써, 형성될 수 있다. 자기 셀 코어(100) 구조체는 패턴처리 전 또는 후에 적어도 150°C (가령, 약 150°C 및 약 400°C 사이)의 온도로 어닐링될 수 있다. 대안으로서 또는 추가적으로, 자기 셀 코어(100) 구조체의 물질은 자기 셀 코어(100) 구조체의 제조 중에, 가령, 자기 셀 코어(100) 구조체의 하나 이상의 물질의 형성 후 그리고 다른 물질이 형성되기 전에, 어닐링될 수 있다.
도 1에 도시되는 경우와 같은 실시예에서, 자성 인터페이스 영역(180)이 비자성 영역(130)과 자유 영역(120) 바로 사이에 배치되고, 자성 인터페이스 영역(180)이 비자성 영역(130)과 옥사이드 캐핑 영역(170) 사이에 배치될 때, 어떤 특정 이론에 구속됨이 없이, 자성 인터페이스 영역(180)은 자성 인터페이스 영역(180) 내 철과, 이웃하는 옥사이드-계 영역(가령, 비자성 영역(130))의 옥사이드 물질 내 산호 사이에 철-산소 결합을 가능하게 한다. 철-산소 결합은 계면 PMA 강도에 기여할 수 있다. 철-산소 결합에 의한 계면 PMA 강도에 대한 기여는 코발트-산소 결합과 같이, 다른 산소 결합으로부터의 기여도보다 클 수 있다. 따라서, 자기 셀 코어(100) 내 자성 인터페이스 영역(180)을 포함시킴으로써, 자유 영역(120)과 같은 자성 영역과, 비자성 영역(130)과 같은 옥사이드 영역 사이에 자성 인터페이스 영역(180)이 빠진 자기 셀 코어 구조체 의해 실현되는 경우에 비해 더 강한 PMA가 실현될 수 있다.
따라서, 기판 상에 자기 셀 코어를 포함하는 메모리 셀이 개시된다. 자기 셀 코어는 옥사이드 영역과 다른 옥사이드 영역 사이에 자성 영역을 포함한다. 자성 영역은 수직 자기 배향을 나타낸다. 자성 인터페이스 영역은 옥사이드 영역과 다른 옥사이드 영역 사이에 배치된다.
도 2를 참조하면, 자성 인터페이스 영역(180)이 비자성 영역(130)과 옥사이드 캐핑 영역(170) 사이에, 그러나 자유 영역(120) 위에 배치되는, 자기 셀 코어(200)가 도시된다. 따라서, 비자성 영역(130)이 자유 영역의 일 측부, 가령, 아래에 배치되고, 자성 인터페이스 영역(180)이 자유 영역(120)의 다른 측부에, 가령, 위에, 배치된다. 자기 셀 코어(100)의 물질은, 앞서 설명한 자기 셀 코어(100)(도 1)의 물질과 동일할 수 있다. 자기 셀 코어(200)는 기저부로부터 상부까지, 순차적 순서로, 영역들의 물질 각각을 형성함으로써, 그리고, 그 후, 자기 셀 코어(200) 구조체를 형성하도록 물질을 패턴처리함으로써, 형성될 수 있다. 따라서, 자성 인터페이스 영역(180)은 자유 영역(120) 바로 위에 형성될 수 있고, 옥사이드 캐핑 영역(170)은 자성 인터페이스 영역(180) 바로 위에 형성될 수 있다. (도 2에 도시되지 않는) 다른 실시예에서, 자유 영역(120) 및 고정 영역(110)의 위치가 상호 교환되어, 자성 인터페이스 영역(180)이 옥사이드 캐핑 영역(170)과 고정 영역(110)(비자성 영역(130) 위에 위치) 사이에 배치될 수 있다.
따라서, 기판 위에 옥사이드 물질을 형성하는 단계를 포함하는, 메모리 셀 형성 방법이 개시된다. 옥사이드 물질 위에 자성 물질이 형성된다. 자성 물질 위에 다른 옥사이드 물질이 형성된다. 상기 옥사이드 물질 및 상기 다른 옥사이드 물질 중 하나와 자성 물질 사이에 철-계 물질이 형성된다. 상기 옥사이드 물질, 자성 물질, 다른 옥사이드 물질, 및 철-계 물질이 패턴처리되어, 옥사이드 물질로부터 터널 정션 영역, 자성 물질로부터 자유 영역 및 고정 영역 중 하나, 철-계 물질로부터 자성 인터페이스 영역, 그리고, 다른 옥사이드 물질로부터 옥사이드 캐핑 영역을 포함하는 자성 셀 코어가 형성된다. 자성 물질은 수직 자기 배향을 나타낸다.
도 3을 참조하면, 일부 실시예에서, 본 발명에 따른 자기 셀 코어(300)는 다물질 구조를 가진 자유 영역, 고정 영역, 또는 둘 모두와 같은 자성 영역을 포함할 수 있다. 예를 들어, 도 3의 실시예의, 또는 선행 또는 다음 설명의 실시예의, 고정 영역(110)은 자성 서브영역에 의해 상부 및 하부 상에 이웃하는 Ru 서브영역을 갖는 SAF로 구성될 수 있다. 다른 예로서, 도시되는 바와 같이, 자성 셀 코어(300)는 다물질 자유 영역(320)을 포함할 수 있다. 다물질 자유 영역(320)은 스페이서(328)에 의해 하측 자성 서브영역(326)으로부터 분리되는(즉, 물리적으로 직접 접촉하지 않는) 상측 자성 서브영역(324)을 포함할 수 있다. 다른 실시예에서, 다물질 자유 영역(320)은 스페이서(328)가 없을 수 있다. 또 다른 실시예에서, 다물질 자유 영역(320)은 3개 이상의 자성 서브영역, 2개 이상의 스페이서(328), 또는 두가지 모두를 가질 수 있다.
상측 자성 서브영역(324) 및 하측 자성 서브영역(326)을 형성할 물질은 앞서 설명한 바와 같이, 자유 영역(120)을 형성할 물질과 동일할 수 있다. 예를 들어, 그리고 제한없이, 상측 자성 서브영역(324) 및 하측 자성 서브영역(326) 각각은 CoxFeyBz로부터 형성될 수 있고, 이때, x = 1, y = 50 ~ 60, z = 1 ~ 30이다(가령, CoFe50B30). 다른 예로서, 상측 자성 서브영역(324)은 CoFeB60 로 형성될 수 있고, 하측 자성 서브영역(326)은 CoFe50B30로 형성될 수 있다.
상측 자성 서브영역(324) 및 하측 자성 서브영역(326) 각각은 각각 스페이서(328)보다 두껍게 형성될 수 있다. 일부 실시예에서, 하측 자성 서브영역(326)은 약 10Å (약 1.0 nm)의 두께를 가질 수 있고, 상측 자성 서브영역(324)의 두께는 약 6 Å (약 0.6 nm)의 두께를 가질 수 있다. 다른 실시예에서, 상측 자성 서브영역(324)은 대략 동일한 두께, 가령, 약 6Å (약 0.6 nm) 내지 약 10 Å (약 1.0 nm)의 두께를 갖도록 형성될 수 있다.
스페이서(328)는 예를 들어, 그리고 제한없이, 탄탈륨(Ta)과 같은 전도 물질로부터 형성될 수 있다. 스페이서(328)는 위에 놓인 그리고 아래에 놓인 서브영역들에 비해 비교적 얇을 수 있다. 예를 들어, 스페이서(328)는 약 3 Å (약 0.3 nm) 미만(가령, 약 1.5Å (약 0.15 nm))의 두께를 가질 수 있다.
다물질 자유 영역(320)은 자기 셀 코어(300) 형성을 위해 물질들이 패턴처리되기 전에 기저부로부터 상부까지, 순차적으로, 각각의 물질을 형성함으로써 형성될 수 있다.
도 3의 실시예에 따르면, 자성 인터페이스 영역(180)이, 비자성 영역(130)과 옥사이드 캐핑 영역(170) 사이에 배치되도록, 다물질 자유 영역(320) 위에 형성될 수 있다. 따라서, 자성 인터페이스 영역(180)은 상측 자성 서브영역(324)과 옥사이드 캐핑 영역(170) 바로 사이에 놓일 수 있다.
따라서, 고정된 수직 자기 배향을 나타내도록 구성되는 고정 영역과, 스위칭가능한 수직 자기 배향을 나타내도록 구성되는 자유 영역을 포함하는 자기 셀 코어를 포함하는 메모리 셀이 개시된다. 비자성 영역이 자유 영역과 고정 영역 사이에 배치된다. 자성 인터페이스 영역은 자유 영역 및 고정 영역 중 하나에 의해 비자성 영역으로부터 이격된다.
도 4를 참조하면, 상측 자성 서브영역(324), 하측 자성 서브영역(326), 및 스페이서(328)를 포함하는 다물질 자유 영역(420)을 가진, 본 발명에 따른 자기 셀 코어(400)는, 자성 인터페이스 영역(180)을 또한 포함하는 구조를 취할 수 있다. 즉, 자성 인터페이스 영역(180)은 상측 자성 서브영역(324) 및 하측 자성 서브영역(326) 중 하나와 스페이서(328)에 바로 인접하여(위 또는 아래에) 배치될 수 있다. 이러한 구조에서, 자성 인터페이스 영역(180)은 옥사이드-계 영역 모두(즉, 비자성 영역(130) 및 옥사이드 캐핑 영역(170))으로부터 이격된다. 그럼에도 불구하고, 자성 인터페이스 영역(180)의 존재는 도 4에 도시되는 바와 같이, 자유 영역일 수 있는, 자성 인터페이스 영역(180)을 포함하는 자성 영역의 PMA 강도를 향상시킬 수 있다. 예를 들어, 자성 영역의 PMA 강도(가령, 다물질 자유 영역(420))는 약 4000에르스텟(약 318.3kA/m) 이상(가령, 약 5,000 에르스텟(약t 397.9 kA/m) 이상)일 수 있다.
도 4의 자기 셀 코어(400)의 경우와 같은 구조에서, 상측 자성 서브영역(324) 및 하측 자성 서브영역(326)은 동일 두께를 가질 수 있다. 대안으로서, 자성 인터페이스 영역(180)과, 자성 인터페이스 영역(180)에 인접한 상측 자성 서브영역(324) 및 하측 자성 서브영역(326) 중 하나의 총 두께는 상측 자성 서브영역(324) 및 하측 자성 서브영역(326) 중 다른 하나의 두께와 대략 동일할 수 있다. 예를 들어, 하측 자성 서브영역(326)은 약 10Å (약 1.0 nm)의 두께를 가질 수 있고, 상측 자성 서브영역(324)은 약 6 Å (약 0.6 nm)의 두께를 가질 수 있으며, 자성 인터페이스 영역(180)은 약 4Å (약 0.4 nm)의 두께를 가질 수 있다.
다물질 자유 영역(420)의 물질은 기저부로부터 상부까지 순차적으로 형성될 수 있고, 자성 인터페이스 영역(180)은 스페이서(328) 바로 위에 형성될 수 있으며, 상측 자성 서브영역(324)은 자성 인터페이스 영역(180) 바로 위에 형성될 수 있다.
도 5를 참조하면, 본 발명에 따른 자기 셀 코어(500)는, 대안으로서, 2개 이상의 자성 인터페이스 영역(180)을 포함할 수 있다. 예를 들어, 도 5에 도시되는 바와 같이, 한 쌍의 자성 인터페이스 영역(180)은, 하나가 상기 자기 셀 코어(500)의 자성 영역들 중 하나 위에 놓이도록, 가령, 자유 영역(120) 위에 놓이도록, 그리고, 상기 한 쌍 중 다른 하나의 자성 인터페이스 영역(180)이 동일 자성 영역 아래에 놓이도록, 가령, 자유 영역(120) 아래에 놓이도록, 배치될 수 있다. 다시, 자성 셀 코어(500)의 물질은 기저부로부터 상부까지 순차적으로 형성될 수 있고, 자성 셀 코어(500)를 형성하도록 패턴처리될 수 있다.
도 6을 참조하면, 일부 실시예에서, 자기 셀 코어(600)는 3개 이상의 자성 인터페이스 영역(180)을 포함할 수 있다 - 가령, 자기 셀 코어(600)의 각각의 자성 영역(가령, 자유 영역(120) 및 고정 영역(110))의 상부 및 하부 각각 바로 상에 하나의 자성 인터페이스 영역(180)이 위치할 수 있다. 다시, 자기 셀 코어(600)의 물질은 기저부로부터 상부까지 순차적으로 형성될 수 있고, 그 후, 자성 셀 코어(600)를 형성하도록 패턴처리될 수 있다.
도 7을 참조하면, 자기 셀 코어(700)의 자성 영역 중 하나, 가령, 자유 영역, 또는 예를 들어, 다물질 자유 영역(720)이 자성 인터페이스 영역(180)을 포함할 수 있고, 자기 셀 코어(700)의 다른 자성 영역, 가령, 고정 영역(110)이 다른 자성 인터페이스 영역(180)에 인접하여 놓일 수 있다. 다시, 이러한 자기 셀 코어(700)의 물질이 기저부로부터 상부까지 순차적으로 형성될 수 있다.
따라서, 자성 인터페이스 영역(180)의 개수 및 이러한 자성 인터페이스 영역(180)의 증착은, 요망되는 STT-MRAM 구조 및 작동성에 따라 맞춤화될 수 있다. 마찬가지로, 자성 인터페이스 영역(180)의 정확한 조성 및 두께가 요망 PMA 강도를 실현하도록 맞춤화될 수 있고, 이는 STT-MRAM 셀의 작동에 악영향없이 실현가능한 최고 PMA 강도(가령, Hk (Oe))일 수 있다. 자성 인터페이스 영역(180)의 두께는, 검사를 통해, STT-MRAM 셀의 작동 특성에 부정적 영향을 미치는 두께보다 작으면서, PMA 강도를 개선시키기에 충분히 큰 두께로 최적화될 수 있다.
복수의 인터페이스 영역(180)이 자기 셀 코어에 포함되는 실시예(가령, 자기 셀 코어(500, 600, 700))에서, 자기 셀 코어(500, 600, 700) 내 자성 인터페이스 영역(180)은 동일 두께를 가질 수 있고, 또는 대안으로서, 자성 인터페이스 영역(180)의 두께가 서로로부터 변할 수 있다. 다시, 복수의 자성 인터페이스 영역(180)의 상대적 두께가, 검사를 통해, 최적화될 수 있다.
자기 셀 코어(자기 셀 코어(100-700) 중 하나)의 형성에 이어, 반도체 디바이스 구조는 당 분야에 알려진 바와 같이 추가적인 제조 단계를 거칠 수 있어서, 작동 반도체 디바이스, 가령, STT-MRAM 셀, STT-MRAM 셀 어레이, STT-MRAM 시스템, 프로세서-기반 시스템, 또는 이들의 조합을 형성할 수 있다.
도 8을 참조하면, STT-MRAM 셀(814)과 연결 동작 가능한 주변 디바이스(812)를 포함하는 STT-MRAM 시스템(800)이 도시되며, 복수로 제조되어, 시스템 요건 및 제조 기술에 따라, 복수의 로우 및 칼럼을 포함하는 그리드 패턴으로, 또는 다양한 다른 배열로, 메모리 셀의 어레이를 형성하게 된다. STT-MRAM 셀(814)은 셀 코어(802), 액세스 트랜지스터(803), 데이터/감지 라인(804)(가령, 비트 라인)으로 기능할 수 있는 전도 물질, 액세스 라인(805)(가령, 워드 라인)으로 기능할 수 있는 전도 물질, 및 소스 라인(806)으로 기능할 수 있는 전도 라인을 포함한다. STT-MRAM 시스템(800)의 주변 디바이스(812)는 판독/기록 회로(807), 비트 라인 레퍼런스(808), 및 감지 증폭기(809)를 포함할 수 있다. 셀 코어(802)는 앞서 설명한 자기 셀 코어(100-700) 중 임의의 셀 코어일 수 있다. 즉, 비자성 영역(130)으로부터, 또는, 옥사이드 캐핑 영역(170)으로부터, 이격된 자성 인터페이스 영역(180)(도 1-7)을 포함시키는, STT-MRAM 셀(814)의 PMA 강도의 결과적 향상으로 인해, STT-MRAM 셀(814)은 기존 STT-MRAM 셀보다 낮은 파워에서 효율적으로 작동할 수 있고, 높은 데이터 보유 시간을 나타낼 수 있다.
사용 및 작동시, STT-MRAM 셀(814)이 프로그래밍됨으로 선택될 때, 프로그래밍 전류가 STT-MRAM 셀(814)에 인가되고, 셀 코어(802)의 고정 영역에 의해 전류가 스핀-분극되고, 셀 코어(802)의 자유 영역에 토크를 가하여, STT-MRAM 셀(814)에 "기록" 또는 "프로그래밍"하도록 자유 영역의 자화를 스위칭시킨다. STT-MRAM 셀(814)의 판독 작동시, 전류를 이용하여 셀 코어(802)의 저항 상태를 검출한다.
STT-MRAM 셀(814)의 프로그래밍을 개시하기 위해, 판독/기록 회로(807)는 데이터/감지 라인(804) 및 소스 라인(806)에 기록 전류를 발생시킨다. 데이터/감지 라인(804) 및 소스 라인(806) 사이의 전압 극성은 셀 코어(802) 내 자유 영역의 자기 배향의 스위칭을 결정한다. 스핀 극성으로 자유 영역의 자기 배향으로 변경시킴으로써, 자유 영역은 프로그래밍 전류의 스핀 극성에 따라 자화되고, 프로그램된 상태가 STT-MRAM 셀(814)에 기록된다.
STT-MRAM 셀(814)을 판독하기 위해, 판독/기록 회로(807)는 셀 코어(802) 및 액세스 트랜지스터(803)를 통해 데이터/감지 라인(804) 및 소스 라인(806)에 판독 전압을 발생시킨다. STT-MRAM 셀(814)의 프로그래밍된 상태는, 셀 코어(802) 간의 저항에 관련되고, 이는 데이터/감지 라인(804)과 소스 라인(806) 간의 전압 차이에 의해 결정될 수 있다. 일부 실시예에서, 전압차는 비트 라인 레퍼런스(808)에 비교될 수 있고, 감지 증폭기(809)에 의해 증폭될 수 있다.
도 8은 작동가능한 STT-MRAM 시스템(800)의 한 예를 도시한다. 그러나, 자기 셀 코어(100-700)(도 1-7)는 수직 자기 배향을 나타내는 자성 영역을 가진 자기 셀 코어를 포함하도록 구성되는 임의의 STT-MRAM 시스템 내에 포함 및 이용될 수 있다. 주목할 사항으로서, 자성 인터페이스 영역(180)(도 1-7)의 두께가 자기 셀 코어(100-700)의 다른 영역에 비해 비교적 얇을 수 있기 때문에, 자기 셀 코어(100-700)의 총 높이는 STT-MRAM 셀의 기존 자기 셀 코어의 높이와 동일하거나 이보다 크지 않을 수 있다. 더욱이, 자성 인터페이스 영역(180)이 자기 셀 코어(100-700)의 다른 영역 형성에 사용되는 기술과 동일 또는 유사 기술을 이용하여 형성될 수 있기 때문에, 전체 제조 프로세스는 본 발명의 실시예에 따른 자기 셀 코어(100-700)의 형성을 실현하도록 크게 변경되지 않을 수 있다.
따라서, 자성 영역 내에 또는 상에 자성 인터페이스 영역을 포함하는 자기 셀 코어를 포함하는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 시스템이 개시된다. 자성 영역은 수직 자기 배향을 나타내도록 구성된다. 옥사이드 영역이 자성 인터페이스 영역으로부터 이격된다. STT-MRAM 시스템은 자기 셀 코어와 통신하는 복수의 전도 물질을 또한 포함한다.
도 9을 참조하면, 여기서 설명되는 하나 이상의 실시예에 따라 구현되는 반도체 디바이스 구조(900)의 단순화된 블록도가 도시된다. 반도체 디바이스 구조(900)는 메모리 어레이(902) 및 제어 로직 구성요소(904)를 포함한다. 메모리 어레이(902)는 앞서 논의한 자성 셀 코어(100-700)(도 1-7) 중 임의의 것을 포함하는 복수의 STT-MRAM 셀(814)(도 8)을 포함할 수 있고, 이러한 자기 셀 코어(100-700(도 1-7)는 앞서 설명한 방법에 따라 형성된 것일 수 있다. 제어 로직 구성요소(904)는 메모리 어레이(902) 내의 모든 메모리 셀(가령, STT-MRAM 셀(814))로부터 판독 또는 여기에 기록하도록 메모리 어레이(902)와 상호작용하도록 구성될 수 있다.
따라서, 복수의 STT-MRAM 셀을 포함하는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM) 어레이를 포함하는 반도체 디바이스 구조가 개시된다. 복수 중 각각의 STT-MRAM 셀은 자성 영역 및 다른 자성 영역 사이에 비자성 영역을 포함하는 셀 코어를 포함한다. 자성 영역 및 다른 자성 영역 각각은 수직 자기 배향을 나타내도록 구성된다. 옥사이드 영역이 자성 영역 및 다른 자성 영역 중 하나에 의해 비자성 영역으로부터 이격된다. 자성 인터페이스 영역은 옥사이드 영역과 비자성 영역 사이에 배치된다.
도 10을 참조하면, 프로세서-기반 시스템(1000)이 묘사된다. 프로세서-기반 시스템(1000)은 본 발명의 실시예에 따라 제조되는 다양한 전자 디바이스를 포함할 수 있다. 프로세서-기반 시스템(1000)은 컴퓨터, 페이저, 셀룰러 전화, 개인용 오거나이저, 제어 회로, 또는 다른 전자 디바이스와 같은 다양한 타입들 중 임의의 것일 수 있다. 프로세서-기반 시스템(1000)은 프로세서-기반 시스템(1000) 내 시스템 기능 및 요청의 처리를 제어하기 위해, 마이크로프로세서와 같은 하나 이상의 프로세서(1002)를 포함할 수 있다. 프로세서(1002) 및 프로세서-기반 시스템(1000)의 다른 서브구성요소는 본 발명의 실시예에 따라 제조되는 자기 메모리 디바이스를 포함할 수 있다.
프로세서-기반 시스템(1000)은 전력 공급원(1004)을 포함할 수 있다. 예를 들어, 프로세서-기반 시스템(1000)이 휴대형 시스템일 경우, 전력 공급원(1004)은 연료 전지, 전력 포집 디바이스, 영구 배터리, 교체형 배터리, 및 충전식 배터리 중 하나 이상을 포함할 수 있다. 전력 공급원(1004)은 AC 어댑터를 또한 포함할 수 있고, 따라서, 프로세서-기반 시스템(1000)은 예를 들어, 벽체 콘센트에 플러그연결될 수 있다. 전력 공급원(1004)은 DC 어댑터를 또한 포함할 수 있어서, 프로세서-기반 시스템(1000)이 차량 시가잭 또는 차량 전력 포트에 플러그연결될 수 있다.
다양한 다른 디바이스들이, 프로세서-기반 시스템(1000)이 수행하는 기능에 따라, 프로세서(1002)에 연결될 수 있다. 예를 들어, 사용자 인터페이스(1006)가 프로세서(1002)에 연결될 수 있다. 사용자 인터페이스(1006)는 버튼, 스위치, 키보드, 광 펜, 마우스, 디지타이저 및 스타일러스, 터치 스크린, 음성 인식 시스템, 마이크로폰, 또는 이들의 조합과 같은 입력 디바이스들을 포함할 수 있다. 디스플레이(1008)가 또한 프로세서(1002)에 연결될 수 있다. 디스플레이(1008)는 LCD 디스플레이, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED 디스플레이, 3차원 프로젝션, 오디오 디스플레이, 또는 이들의 조합을 포함할 수 있다. 더욱이, RF 서브시스템/기저대역 프로세서(1010)가 프로세서(1002)에 또한 연결될 수 있다. RF 서브시스템/기저대역 프로세서(1010)는, RF 수신기에 그리고 RF 송신기(도시되지 않음)에 연결되는 안테나를 포함할 수 있다. 통신 포트(1012), 또는 2개 이상의 통신 포트(1012)가 프로세서(1002)에 또한 연결될 수 있다. 통신 포트(1012)는 예를 들어, 모뎀, 프린터, 컴퓨터, 스캐너, 또는 카메라와 같은 하나 이상의 주변 디바이스(1014)에, 또는, 근거리 통신망, 원거리 통신망, 인트라넷, 또는 인터넷과 같은 네트워크에 연결되도록 구성될 수 있다.
프로세서(1002)는 메모리에 저장된 소프트웨어 프로그램을 구현함으로써 프로세서-기반 시스템(1000)을 제어할 수 있다. 소프트웨어 프로그램은 운영 체제, 데이터베이스 소프트웨어, 드래프팅 소프트웨어, 워드 프로세싱 소프트웨어, 미디어 편집 소프트웨어, 또는 미디어 재생 소프트웨어, 등을 포함할 수 있다. 메모리는 프로세서(1002)에 작동가능하게 연결되어, 다양한 프로그램의 실행을 저장 및 촉진시킬 수 있다. 예를 들어, 프로세서(1002)는 시스템 메모리(1016)에 연결될 수 있고, 이는 스핀 토크 전달 자기 랜덤 액세스 메모리(STT-MRAM), 자기 랜덤 액세스 메모리(MRAM), 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 레이스트랙 메모리, 및 다른 알려진 메모리 타입 중 하나 이상을 포함할 수 있다. 시스템 메모리(1016)는 휘발성 메모리, 비휘발성 메모리, 또는 이들의 조합을 포함할 수 있다. 시스템 메모리(1016)는 동적으로 로딩되는 애플리케이션 및 데이터를 저장할 수 있도록 통상적으로 크다. 일부 실시예에서, 시스템 메모리(1016)는 도 9의 반도체 디바이스 구조(900)와 같은, 반도체 디바이스 구조를 포함할 수 있고, 메모리 셀은 자기 셀 코어(100-700)(도 1-7) 중 임의의 것 또는 그 조합을 포함한다.
프로세서(1002)는 비휘발성 메모리(1018)에 또한 연결될 수 있고, 이는 시스템 메모리(1016)가 반드시 휘발성임을 암시하지 않는다. 비휘발성 메모리(1018)는 시스템 메모리(1016)와 연계하여 사용될 STT-MRAM, MRAM, 읽기 전용 메모리(ROM), 가령, EPROM, 저항성 판독 전용 메모리(RROM), 및 플래시 메모리 중 하나 이상을 포함할 수 있다. 비휘발성 메모리(1018)의 크기는 필요한 임의의 운영 체제, 애플리케이션 프로그램, 및 고정 데이터를 저장하기에 충분할만큼만 크도록 선택되는 것이 일반적이다. 추가적으로, 비휘발성 메모리(1018)는 예를 들어, 저항성 메모리 또는 다른 타입의 비휘발성 고상 메모리를 포함한, 고용량 메모리, 가령, 디스크 드라이브 메모리, 예를 들어, 하이브리드-드라이브를 포함할 수 있다. 비휘발성 메모리(1018)는 반도체 디바이스 구조, 가령, 도 9의 반도체 디바이스 구조(900), 메모리 셀 코어(100-700)(도 1-7) 중 임의의 것을 포함하는 메모리 셀, 또는 이들의 조합을 포함할 수 있다.
다음의 예는 본 발명의 실시예를 더 상세하게 설명하기 위해 제시된다. 본 예는 본 발명의 범위에 대해 소모적이거나 배타적인 것으로 간주되어서는 안된다.
예
본 발명의 일 실시예에 따라 제조된 자유 영역의 PMA 강도를 평가하기 위해, 고정 영역으로부터의 자기 기여없는, 부분 자기 셀 코어 구조를 제조하였다. 부분 자기 셀 코어 구조는 약 50 Å (약 5.0 nm)의 두께를 가진 전도성 시드 영역; 약 5 Å (약 0.5 nm)의 두께를 가진, CoFeB의 위에 놓인 더미 고정 영역; 약 12 Å (약 1.2 nm)의 두께를 가진 MgO의 위에 놓인 비자성 영역; 약 10 Å (약 1.0 nm)의 두께를 가진 CoFeB의 하측 자성 서브영역을 포함하는 위에 놓인 다물질 자유 영역, 약 1.5 Å (약 0.15 nm)의 두께를 가진 Ta의 위에 놓인 스페이서, 및 약 6 Å (약 0.6 nm)의 두께를 가진 하측 자성 서브영역과는 약간 다른 B 농도를 가진, CoFeB의 위에 놓인 상측 자성 서브영역; 약 4 Å (약 0.4 nm)의 두께를 가진 Fe의 위에 놓인 자성 인터페이스 영역; 약 7 Å (약 0.7 nm)의 두께를 가진 MgO의 위에 놓인 옥사이드 캐핑 영역; 및 약 500 Å (약 50 nm)의 두께를 가진 위에 놓인 상측 전도 캐핑 영역을 포함하였다. 이러한 부분 자기 셀 코어 구조는 도 11의 데이터 라인(1200)에 의해 표시되는 바와 같이, 5,007 Oe (398.4 kA/m)의 PMA 강도(Hk (Oe)으로 측정)을 나타냈다. 이는, Fe의 자성 인터페이스 영역이 빠진 동일 구조에 의해 나타나는 도 11의 데이터 라인(1100)에 의해 표시되는 바와 같이, 2,992 Oe (238.1 kA/m)의 PMA 강도에 비교된다. 따라서, 옥사이드 캐핑 영역에 인접한, 자유 영역 위에 배치되는 자성 인터페이스 영역을 가진 자기 셀 코어 구조는 자성 인터페이스 영역없는 동일 구조에 비해 PMA 강도에 50% 이상의 증가가 있음을 나타냈다.
본 발명이 구현시 다양한 변형예 및 대안의 형태를 취할 수 있으나, 구체적인 실시예가 도면에서 예를 들어 도시되었고 여기서 세부적으로 설명되었다. 그러나, 본 발명은 개시되는 특정 형태로 제한되지 않는다. 대신에, 본 발명은 다음에 첨부된 청구범위 및 그 법적 등가물에 의해 규정되는 본 발명의 범위 내에 있는 모든 변형, 조합, 등가물, 변화, 및 대안들을 포괄한다.
Claims (20)
- 반도체 디바이스에 있어서,
적어도 하나의 메모리 셀을 포함하고, 상기 적어도 하나의 메모리 셀은,
기판 상에 셀 코어를 포함하고, 상기 셀 코어는,
일 옥사이드 영역과 다른 옥사이드 영역 사이에서 수직 자기 배향을 나타내는 자성 영역과,
상기 일 옥사이드 영역과 상기 다른 옥사이드 영역 사이의 자성 인터페이스 영역을 포함하는, 반도체 디바이스. - 제 1 항에 있어서, 상기 자성 영역은 스위칭가능한 수직 자기 배향을 나타내도록 구성되는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 자성 인터페이스 영역은 상기 자성 영역과, 상기 일 옥사이드 영역 및 상기 다른 옥사이드 영역 중 하나 사이에 직접적으로 배치되는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 셀 코어는 상기 일 옥사이드 영역과 상기 다른 옥사이드 영역 중 하나에 의해 상기 자성 영역으로부터 이격되는 다른 자성 영역을 더 포함하는, 반도체 디바이스.
- 제 4 항에 있어서, 상기 자성 인터페이스 영역은 상기 자성 영역과 상기 다른 자성 영역 위에 배치되는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 자성 영역은 코발트 및 붕소 중 적어도 하나와, 철을 포함하는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 자성 인터페이스 영역은 철로 구성되는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 자성 인터페이스 영역은 상기 자성 영역 내에 배치되는, 반도체 디바이스.
- 제 8 항에 있어서, 상기 자성 인터페이스 영역은 상기 자성 영역의 자성 서브영역들 사이에 배치되는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 셀 코어는 다른 자성 인터페이스 영역을 더 포함하는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 자성 영역은 약 4,000 에르스텟(약 318.3 kA/m)보다 큰 수직 자기 이방성을 나타내는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 셀 코어는 고정 수직 자기 배향을 나타내는 다른 자성 영역을 더 포함하고, 상기 자성 인터페이스 영역은 상기 자성 영역 및 상기 다른 자성 영역 중 하나에 의해 상기 일 옥사이드 영역 및 상기 다른 옥사이드 영역 중 하나로부터 이격되는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 일 옥사이드 영역 및 상기 다른 옥사이드 영역 중 적어도 하나는 마그네슘, 알루미늄, 또는 티타늄의 옥사이드를 포함하는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 자성 인터페이스 영역은 약 3 옹스트롬(약 0.3nm) 내지 약 4 옹스트롬(약 0.4nm)의 두께를 갖는, 반도체 디바이스.
- 제 1 항에 있어서, 상기 셀 코어는,
다른 자성 영역과,
상기 자성 영역 및 상기 다른 자성 영역 중 적어도 하나와 접촉하는 다른 자성 인터페이스 영역을 더 포함하는, 반도체 디바이스. - 제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 적어도 하나의 메모리 셀은 메모리 셀을 어레이 형태로 포함하는, 반도체 디바이스.
- 제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 자기 셀 코어와 연결 동작가능한 전도 물질을 더 포함하는, 반도체 디바이스.
- 메모리 셀 형성 방법에 있어서, 상기 방법은,
기판 위에 일 옥사이드 물질을 형성하는 단계와,
상기 일 옥사이드 물질 위에 자성 물질을 형성하는 단계와,
상기 자성 물질 위에 다른 옥사이드 물질을 형성하는 단계와,
상기 일 옥사이드 물질 및 상기 다른 옥사이드 물질 중 하나와 상기 자성 물질 사이에 철-계 물질을 형성하는 단계와,
상기 일 옥사이드 물질로부터 터널 정션 영역, 상기 자성 물질로부터 자유 영역 및 고정 영역 중 하나, 상기 철-계 물질로부터 자성 인터페이스 영역, 그리고, 상기 다른 옥사이드 물질로부터 옥사이드 캐핑 영역을 포함하는 자기 셀 코어를 형성하도록, 상기 일 옥사이드 물질, 상기 자성 물질, 상기 다른 옥사이드 물질, 및 상기 철-계 물질을 패턴처리하는 단계 - 상기 자성 물질은 수직 자기 배향을 나타냄 - 를 포함하는, 메모리 셀 형성 방법. - 제 18 항에 있어서, 상기 일 옥사이드 물질, 상기 자성 물질, 상기 다른 옥사이드 물질, 및 상기 철-계 물질을 어닐링하는 단계를 더 포함하는, 메모리 셀 형성 방법.
- 제 18 항 또는 제 19 항에 있어서, 상기 철-계 물질 형성 단계는, 마그네트론 스퍼터링에 의해 상기 철-계 물질을 형성하는 단계를 포함하는, 메모리 셀 형성 방법.
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