JP5435026B2 - 磁気メモリ素子およびそれを用いる記憶装置 - Google Patents
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Description
図12のように構成された磁気メモリ素子1'においては、ピン層22に対する記憶層20の相対的な磁化方向によって抵抗値が変化する(TMR効果)。具体的には、図13(a)のように記憶層20の磁化方向がピン層22に対して逆方向であれば、絶縁層21は高抵抗状態となり、図13(b)のように記憶層20の磁化方向がピン層22と同じ方向であれば、絶縁層21は低抵抗状態となる。これを利用して高抵抗状態を“0”、低抵抗状態を“1”と対応させ、記憶層20の磁化状態(データ)を抵抗値として読み出す、これが読み出し原理である(非特許文献1参照)。
記憶装置10'は、以上のようにして、磁気メモリ素子1'をMOS−FETによって選択し、その磁気メモリ素子1'に記憶した情報を読み取るとともに、その磁気メモリ素子1'に情報を書き込む。
Jc ∝ αMsVHk ・・・(1)
によって計算される(ここで、Msは記憶層の磁化量、Hkは記憶層の異方性磁界、αはダンピング定数、Vは体積である)。この式から、スイッチング電流Jcを低下させるためにはMs、V、Hkのパラメータの内の何れかを小さくすればよいことが分かる。しかし、体積Vや異方性磁界Hkを減少させると、磁化(データ)を保持できる期問に直接関係する熱安定性
△therm = KuV/kBT = MsHkV/2kBT ・・・(2)
も一緒に減少してしまうことになる。MRAMにおいて、データの熱安定性は直接性能に影響する非常に重要な特性であるから、書き込み電流減少のための体積Vや異方性磁界Hkの減少によって熱安定性が犠牲になることは望ましくない。MRAMの実用化のためには、熱安定性△thermは40程度必要とされており、これを満足する条件下でのスイッチング電流密度Jcは、現状2〜4×106A/cm2程度であり、まだまだ大きい。
一方、大容量(Gbitクラス)を目指すためには、スイッチング電流Jcを5×105A/cm2以下に低減する必要がある。すなわち、現状から1/4以上の低減が必要である。
課題を解決するための手段
こ構成によれば、記録時に書き込み電流によるジュール熱で第2の磁性体内部に熱応力を効率よく発生させて第2の磁性体の磁気異方性エネルギーを減少させ、それによって、書き込みに必要な電流を低減させることが可能となる。
前記伸縮層は、前記第2の磁性体の側面にも接する形態で形成しても良く、その場合、前記伸縮層の熱膨張率とヤング率の積が前記第2の磁性体のそれよりも小さくなるように設定される。この構成によれば、前記伸縮層が前記第2の磁性体の歪変形を抑制することが防止される。
前記第2の磁性体の歪む方向は、該第2の磁性体と絶縁層との界面に平行な1つの断面において、その断面積を減少させる方向である。したがって、上記構成によれば、記録時に面内磁化膜において垂直方向の磁気異方性エネルギーを増加させて、面内方向の磁気異方性エネルギーを相対的に減少させること、つまり、結果的に書き込みに必要な電流を低減することができる。
こ構成によれば、記録時に書き込み電流によるジュール熱で第2の磁性体内部に熱応力を効率よく発生させて垂直方向の磁気異方性エネルギーを増大させ、それによって、書き込みに必要な電流を低減させることが可能となる。
前記伸縮層は、前記第2の磁性体の側面にも接する形態で形成しても良く、その場合、前記伸縮層のヤング率が前記第2の磁性体のそれよりも小さく設定されるとともに、前記伸縮層の熱膨張率が前記第2の磁性体のそれよりも大きく設定される。この構成によれば、前記伸縮層が前記第2の磁性体の歪変形を抑制することが防止される。
図1は、磁気メモリ素子1−1を含む部分を示す記憶装置10−1の拡大断面図である。なお、図1、図2においては、図12に示す要素と同一の要素に同一の符号を付して、その説明を省略する。本実施形態の磁気メモリ素子1−1は、記憶層20と上部電極12との間に熱膨張層28を挿入した点において、図12に示した従来の磁気メモリ素子1'と構成が異なる。なお、この磁気メモリ素子1−1における読み出しと書き込みの動作原理は、上記従来の磁気メモリ素子1'におけるそれと同様であるので、その説明を省略す
る。
(1)スピン偏極率の高い材料(例えば、ホイスラー合金などのハーフメタル)。
(2)Fe、FeCo、FeCoBなどのように△1バンドに関してスピンが完全に偏極している磁性体。
なお、(2)をスピン偏極材料に含めた理由は、これらの磁性体(Fe、FeCo、FeCoBなど)はMgOのような、積層方向に対して4回対称性を有する絶縁層と組み合わせてスピントンネル接合を構成すると、上記絶縁層が△1バンド伝導電子を選択的に透過することにより、実効的なスピン偏極率を高めることができるからである。このようなFeCoなどを用いた構成においては、条件を最適化することにより、1000%程度の磁気抵抗比が得られることが、理論的にも実験的にも明らかにされている。
しかしながら、素子温度を上昇させるのにも電流が必要であるから、書き込み電流を無制限に下げることはできない。図5は、磁気メモリ素子1−1の温度とスイッチング閾値電流Jc(計算値)との関係を破線210で示し、上記磁気メモリ素子1−1の温度上昇とその温度上昇に必要な電流(計算値)との関係を実線211で示している。この図5においては、ライン210、211の交点が最小書き込み電流となり、その値は〜3×105A/cm2である。これは、前述した書き込み電流の条件Jc<5×105A/cm2を満たしている。
図6は、本実施形態の磁気メモリ素子1−2を含む部分を示す記憶装置10−2の拡大断面図である。なお、図6においては、図1に示す要素と同一の要素に同一の符号を付して、その説明を省略する。
前述したように、図1に示した第1の実施形態に係る磁気メモリ素子1−1では、熱膨張層28によってその断面積(記憶層20と絶縁層21との界面に平行な断面)を増加させる方向に歪ませている(図2参照)。これに対して、本実施形態の磁気メモリ素子1−2においては、図示のように、熱収縮層29によってその断面積(記臆層20と絶縁層21との界面に平行な断面の面積)を減少させるように歪ませている。
図7は、本実施形態に係る磁気メモリ素子1−3を含む部分を示す記憶装置10−3の拡大断面図である。なお、図7においては、図1に示す要素と同一の要素に同一の符号を付して、その説明を省略する。
第1の実施形態に係る磁気メモリ素子1−1においては、熱膨張層28が書き込み電流によるジュール熱で熱膨張するが、その際、周囲に存在する層間絶縁膜23ためにその熱膨張作用がやや抑えられてしまうことになる。そこで、本実施形態では、低弾性率のポーラス系絶縁材料などによって構成される伸縮層30を熱膨張層28と層間絶縁膜23の間に挿入している。この構成によれば、熱膨張層28が熱膨張し易くなるので、記憶層20の磁気異方性エネルギーをより効率的に低下させることが可能となる。
次に、本発明の第4の実施形態に係る磁気メモリ素子について説明する。図示していないが、この第4の実施形態に係る磁気メモリ素子は、図1に示した第1の実施形態における熱膨張層28に代えて、形状記憶合金からなる熱膨張層を配した構成を有する。この形状記憶合金としては、例えば、100〜200℃に加熱した場合に最大1%程度形状が変化する形状記憶合金(NiTiCuやNiTi、CuZnAlなど)が用いられる。
次に、図10および図11を参照して、上記の各実施形態に係る磁気メモリ素子1(1−1、1−2、1−3等)を使用した本発明の第5の実施形態に係る不揮発性記憶装置について説明する。
図10は、クロスポイント型メモリセルアレイとしての構成を有する不揮発性記憶装置10のブロックダイアグラムである。この不揮発性記憶装置10では、磁気メモリ素子1とMOS-FETとを含む各メモリセルがワードラインWLi(i=1〜n)、ビットラインBLj(j=1〜m)、およびゲートラインGLj(j=1〜l)を介して駆動される。
磁気メモリ素子1には、それらを選択するためにスイッチとして上記MOS-FETがそれぞれ直列に接続されている。磁気メモリ素子1とMOS-FETとを含む各メモリセルは、磁気メモリ素子1の上部電極が行ラインであるワードラインWLiに接続されるとともに、下部電極がMOS-FETを介して列ラインであるビットラインBLjに接続され、これによって、クロスポイント型メモリセルアレイを構成している。本実施形態の不揮発性記憶装置10においては、例えば、あらかじめSi基板上に上記MOS-FETを形成し、その上部に上記磁気メモリ素子1を形成することが可能である。
すなわち、図7に示す第3の実施形態は、図1に示す第1の実施形態に伸縮層30を付加形成した構成を有するが、図6に示す第2の実施形態においても上記伸縮層30を付加形成することができる。
また、前記第4の実施形態は、第1の実施形態における熱膨張層28を形状記憶合金からなる熱膨張層で置換した構成を有するが、図6に示す第2の実施形態における熱収縮層29を形状記憶合金からなる熱収縮層で置換で形成することも当然可能である。もちろん、その場合には、書き込み電流による形状記憶合金の形状変化が図6に示す収縮応力101をもたらすように熱収縮層が形成される。
更に、第1の実施形態では、記憶層20と上部電極12との間に熱膨張層28を挿入しているが、これに限定されない。すなわち、熱膨張層28は、記憶層20に前記応力101を発生させ得るのであれば、図1に示す磁気トンネル接合部13の任意の位置に挿入することができる。図6に示す第2の実施形態の熱収縮層29についても同様である。
10,10−1〜10−3 不揮発性記憶装置
11 ビット線
12 上部電極
13 MTJ部
14 下部電極
15 Si基板
16 ゲート線
17 コンタクト部
18 ワード線
20 第2の磁性体(記憶層)
21 絶縁層
22 第1の磁性体(ピン層)
23 層間絶縁膜
24 ドレイン領域
25 ソース領域
28 熱膨張層
29 熱収縮層
30 伸縮層
101 応力の向きを示す矢印
102、102A、102B 磁化の向きを示す矢印
103 電流の方向を示す矢印
110 ワードラインデコーダ
120 ビットラインデコーダ
130 ゲートラインデコーダ
Claims (9)
- 垂直磁化膜を含む第1の磁性体、絶縁層および垂直磁化膜を含む記憶層としての第2の磁性体を順次積層してなる磁気トンネル接合部と、前記第1の磁性体側に位置する第1の電極と、前記第2の磁性体側に位置する第2の電極とを有し、前記第1の磁性体に対する前記第2の磁性体の相対的な磁化方向を前記磁気トンネル接合部への通電によって変化させて、前記絶縁層の抵抗値の高低を規定するように構成された磁気メモリ素子であって、
前記磁気トンネル接合部に挿入した熱膨張層を備え、
前記通電に伴う前記熱膨張層の熱膨張によって前記第2の磁性体をその横断面が増加する方向に変形させて、前記磁化方向の変化に必要なスイッチング電流閾値を減少させるようにし、
少なくとも前記熱膨張層の側面に接して該熱膨張層の膨張を促進する伸縮層を形成したことを特徴とする磁気メモリ素子。 - 前記伸縮層は、前記第2の磁性体の側面にも接する形態で形成され、その熱膨張率とヤング率の積が前記第2の磁性体のそれよりも小さくなるように設定されることを特徴とする請求項1に記載の磁気メモリ素子。
- 前記熱膨張層は、室温〜200℃の温度範囲において前記第2の磁性体より線熱膨張係数が大きい材料で形成され、前記第2の磁性体と前記第2の電極との間に挿入されることを特徴とする請求項1または2に記載の磁気メモリ素子。
- 前記熱膨張層は、形状記憶合金で形成されていることを特徴とする請求項1〜3のいずれかに記載の磁気メモリ素子。
- 面内磁化膜を含む第1の磁性体、絶縁層および面内磁化膜を含む記憶層としての第2の磁性体を順次積層してなる磁気トンネル接合部と、前記第1の磁性体側に位置する第1の電極と、前記第2の磁性体側に位置する第2の電極とを有し、前記第1の磁性体に対する前記第2の磁性体の相対的な磁化方向を前記磁気トンネル接合部への通電によって変化させて、前記絶縁層の抵抗値の高低を規定するように構成された磁気メモリ素子であって、
前記磁気トンネル接合部に挿入した熱収縮層を備え、
前記通電に伴う前記熱収縮層の熱収縮によって前記第2の磁性体をその横断面が減少する方向に変形させて、前記磁化方向の変化に必要なスイッチング電流閾値を減少させるようにし、
少なくとも前記熱収縮層の側面に接して該熱収縮層の収縮を促進する伸縮層を形成したことを特徴とする磁気メモリ素子。 - 前記伸縮層は、前記第2の磁性体の側面にも接する形態で形成され、そのヤング率が前記第2の磁性体のそれよりも小さく設定されるとともに、その熱膨張率が前記第2の磁性体のそれよりも大きく設定されることを特徴とする請求項5に記載の磁気メモリ素子。
- 前記熱収縮層は、室温〜200℃の温度範囲において前記第2の磁性体より線熱膨張係数が小さい材料で形成され、前記第2の磁性体と前記第2の電極との間に挿入されることを特徴とする請求項5または6に記載の磁気メモリ素子。
- 前記熱収縮層は、形状記憶合金で形成されていることを特徴とする請求項5〜7のいずれかに記載の磁気メモリ素子。
- 請求項1〜8のいずれかに記載の磁気メモリ素子と、それに直列に接続したスイッチ素子または整流素子と、前記磁気メモリ素子に書き込み電流を流すことで書き込み及び消去を行う情報書換え手段と、前記磁気メモリ素子を流れる電流量から記億された情報を読出す読み出し手段と、を備えてなることを特徴とする不揮発性記憶装置。
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