KR20150093250A - 스퍼터링용 타겟의 사용 방법 및 산화물막의 제작 방법 - Google Patents

스퍼터링용 타겟의 사용 방법 및 산화물막의 제작 방법 Download PDF

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Abstract

본 발명은 복수의 금속 원소를 포함하고, 결정화도가 높은 산화물막을 성막할 수 있는 스퍼터링용 타겟의 사용 방법을 제공하는 것을 과제로 한다. 복수의 결정립을 포함하는 다결정 산화물을 포함한 스퍼터링용 타겟의 사용 방법으로서, 복수의 결정립은 벽개면을 포함하고, 스퍼터링용 타겟에 이온을 충돌시킴으로써 각각의 벽개면으로부터 스퍼터 입자를 박리시키고, 스퍼터 입자가 양으로 대전됨으로써, 스퍼터 입자들이 서로 반발하며 피성막면에 균일하게 퇴적된다.

Description

스퍼터링용 타겟의 사용 방법 및 산화물막의 제작 방법{METHOD FOR USING SPUTTERING TARGET AND METHOD FOR MANUFACTURING OXIDE FILM}
본 발명은 물건, 방법, 또는, 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들면, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그들의 구동 방법, 또는, 그들의 제조 방법에 관한 것이다. 특히, 본 발명은 예를 들면, 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는, 발광 장치에 관한 것이다. 본 발명은 예를 들면, 스퍼터링용 타겟, 및 그 제작 방법에 관한 것 이다. 또는, 본 발명은 예를 들면, 상술한 스퍼터링용 타겟을 이용하여 스퍼터링 성막되는 산화물막, 및 그 산화물막을 포함한 반도체 장치에 관한 것이다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말하고; 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 이용하여 트랜지스터를 형성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 넓게 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘막이 널리 알려져 있지만; 그 외로서 산화물 반도체막이 주목받고 있다.
예를 들면, 전자 캐리어 농도가 1018/cm3 미만인, In, Ga, 및 Zn을 포함한 비정질 산화물 반도체막을 이용한 트랜지스터가 개시되어 있고, 상기 산화물 반도체막의 성막 방법으로서는 스퍼터링법이 최적으로 여겨지고 있다(특허문헌 1 참조).
복수의 금속 원소를 포함한 산화물 반도체는 캐리어 밀도의 제어성이 높기는 하지만, 비정질화하기 쉽고, 물성이 불안정하다는 문제가 있었다.
한편, 결정성 산화물 반도체막을 포함한 트랜지스터는 비정질 산화물 반도체막을 포함한 트랜지스터와 비교하여 뛰어난 전기 특성 및 신뢰성을 갖는 것이 보고되었다(비특허문헌 1 참조).
일본국 특개 2006-165528호 공보
Shunpei Yamazaki, Jun Koyama, Yoshitaka Yamamoto, and Kenji Okamoto, "Research, Development, and Application of Crystalline Oxide Semiconductor" SID 2012 DIGEST, pp. 183-186.
복수의 금속 원소를 포함한 산화물막의 형성 방법이고, 결정성의 산화물막을 제작하는 방법을 제공하는 것을 과제의 하나로 한다.
상기 산화물막을 성막할 수 있는 스퍼터링용 타겟을 제공하는 것을 과제의 하나로 한다.
상기 스퍼터링용 타겟의 사용 방법을 제공하는 것을 과제의 하나로 한다.
산화물막을 이용한 전기 특성이 안정된 트랜지스터를 제공하는 것을 과제의 하나로 한다.
상기 트랜지스터를 포함하는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제의 하나로 한다.
본 발명의 일 양태는 오프 전류가 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 소비 전력이 낮은 반도체 장치를 제공하는 것을 과제로 한다. 또는, 본 발명의 일 양태는 신규 반도체 장치를 제공하는 것을 과제로 한다.
단, 이러한 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 양태는 이러한 과제의 모두를 해결할 필요는 없는 것으로 한다. 단, 이것들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이다. 명세서, 도면, 청구항 등의 기재로부터 이것들 이외의 과제를 추출할 수 있다.
본 발명의 일 양태는 다결정 산화물을 포함한 스퍼터링용 타겟의 사용 방법으로서, 스퍼터링용 타겟으로부터 박리한 평판 형상의 양으로 대전한 복수의 스퍼터 입자가 서로 반발하면서 피성막면에 퇴적되는 스퍼터링용 타겟의 사용 방법이다.
본 발명의 다른 일 양태는 다결정 산화물을 포함한 스퍼터링용 타겟의 사용 방법으로서, 다음의 단계를 포함한다: 스퍼터링용 타겟에 이온을 충돌시킴으로써 평판 형상의 복수의 스퍼터 입자를 박리시키고; 복수의 스퍼터 입자가 양으로 대전됨으로써, 서로 반발하면서 피성막면에 퇴적되는 스퍼터링용 타겟의 사용 방법이다.
본 발명의 일 양태는 복수의 결정립을 포함하는 다결정 산화물을 포함한 스퍼터링용 타겟의 사용 방법으로서, 복수의 결정립은 벽개면을 포함하고, 다음의 단계를 포함한다: 스퍼터링용 타겟으로 이온을 충돌시킴으로써 각각의 벽개면으로부터 평판 형상의 복수의 스퍼터 입자를 박리시키고; 평판 형상의 복수의 스퍼터 입자가 양으로 대전됨으로써, 평판 형상의 복수의 스퍼터 입자들이 서로 반발하면서 피성막면에 퇴적되는 스퍼터링용 타겟의 사용 방법이다.
단, 스퍼터 입자는 육각 기둥 형상이면 균일하게 퇴적되기 쉽기 때문에 바람직하다.
본 발명의 다른 일 양태는 상술한 방법 중 어느 것으로 스퍼터 입자를 퇴적시키는 산화물막의 형성 방법이다.
단, 벽개면이란, 결정립에 포함되는 원자의 결합이 약한 면(벽개하는 면 또는 벽개하기 쉬운 면)을 말한다.
스퍼터링용 타겟에 포함되는 복수의 결정립이 벽개면을 가짐으로써, 상기 스퍼터링용 타겟으로 이온을 충돌 시켰을 때에, 결정립의 벽개면으로부터 스퍼터 입자를 박리시킬 수 있다.
이와 같이 하여 박리시킨 스퍼터 입자는 결정립의 일부에 의해 형성되기 때문에, 높은 결정성을 갖는다. 따라서 상기 스퍼터 입자를 퇴적시킴으로써 결정화도가 높은 산화물막을 성막할 수 있다.
단, 스퍼터 입자는 벽개면으로부터 박리하기 때문에, 평판 형상(펠릿 형상이라고도 함)을 가진다. 평판 형상의 스퍼터 입자는 안정성의 관점으로부터 자명한 바와 같이, 벽개면과 피성막면이 평행이 되도록 피성막면에 부착되는 비율이 높다. 따라서, 형성되는 산화물막의 결정부는 하나의 결정축에 대하여 배향하게 된다. 예를 들면, 결정립의 벽개면이 a-b면에 평행한 면인 경우, 산화물막은 c축 배향성을 갖는다. 즉, 피성막면의 법선 벡터와 산화물막에 포함되는 결정부의 c축이 평행이 된다. 단, a축은 c축을 기준으로 자유롭게 회전할 수 있기 때문에; 산화물막에 포함되는 복수의 결정부의 a축의 방향은 같지 않다.
또한, 본 명세서에서, 결정이 삼방정 또는 능면체정인 경우는 육방정계에 포함된다.
본 명세서에서, "평행"이란, 2개의 직선이 -10°이상 10°이하의 각도로 배치되어 있는 상태를 말하고, 따라서, -5°이상 5°이하의 경우도 포함된다. 또한, "수직"이란, 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말하고, 따라서, 85°이상 95°이하의 경우도 포함된다.
스퍼터 입자는 이상적으로는 단결정이지만, 이온의 충돌의 영향 등에 의해 일부의 영역에서 결정성이 저하되어 있어도 상관없다. 따라서, 형성되는 산화물막은 결정부와 결정부와의 사이에 결정성이 낮은 영역을 포함하는 경우가 있다. 예를 들면, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는, 결정부와 결정부와의 경계를 명확하게 판별할 수 없다. 그러므로, 본 발명의 일 양태에 따른 산화물막은 입계에 기인한 전자 이동도의 저하가 억제되기 때문에, 높은 전자 이동도를 갖는다.
여기서, In-Ga-Zn 산화물(In：Ga：Zn = 1：1：1[원자수비])의 결정의 벽개면에 대하여 설명한다.
도 3의 (A)에 a-b면과 평행한 방향으로부터 보았을 때의 In-Ga-Zn 산화물의 결정 구조를 나타낸다. 스퍼터링 시에 이온이 충돌한 후의 결정 구조를 도 3의 (B)에 나타낸다.
예를 들면, In-Ga-Zn 산화물에 포함되는 결정립은 도 3의 (B)에 도시하는 갈륨 원자 또는/및 아연 원자 및 산소 원자를 포함하는 층과, 갈륨 원자 또는/및 아연 원자 및 산소 원자를 포함하는 층과의 사이에서 벽개한다. 이것은, 상기 층에서 마이너스의 전하를 갖는 산소 원자들이 근거리에 있기 때문이다. 이와 같이, 벽개면은 a-b면에 평행한 면이 된다.
즉, In-Ga-Zn 산화물의 결정립을 포함한 스퍼터링용 타겟의 표면에 이온이 충돌하면, In-Ga-Zn 산화물에 포함되는 결정립은 결정의 a-b면에 평행한 면을 따라 벽개하고, a-b면에 평행한 상면 및 하면을 갖는 평판 형상의 스퍼터 입자가 박리한다.
또한, 도 3의 (A)에 나타낸 In-Ga-Zn 산화물의 결정은 a-b면에 수직인 방향으로부터 보아, 정삼각형 또는 정육각형으로 금속 원자가 배열하기 때문에; 상술한 평판 형상의 결정립은 내각이 120°인 정육각형의 면을 갖는 육각 기둥 형상이 되기 쉽다.
단, 스퍼터링용 타겟은 바람직하게는 상대 밀도를 90% 이상, 95% 이상, 또는 99% 이상으로 한다. 단, 스퍼터링용 타겟의 상대 밀도란, 스퍼터링용 타겟의 밀도와 그것과 동일 조성의 물질의 기공이 없는 상태에서의 밀도와의 비를 말한다.
스퍼터링용 타겟에 포함되는 다결정 산화물은 예를 들면 In, M(M은 Ga, Sn, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu), 및 Zn을 포함한 산화물이면 좋다.
또한, 상기 다결정 산화물에 포함되는 In, M, 및 Zn의 원자수비는 화학양론적 조성의 근방이 되는 것이 바람직하다. 다결정 산화물에 포함되는 In, M, 및 Zn의 원자수비가 화학양론적 조성의 근방이 됨으로써, 상기 다결정 산화물의 결정성을 높일 수 있다. 단, "근방"이라고 기재한 바와 같이, ±10%의 범위에서 원자수비와 화학양론적 조성이 차이가 있어도 상관없다.
In, M, 및 Zn을 포함한 다결정 산화물에 포함되는 결정립은 M과 Zn을 포함한 제 1 면과, M과 Zn을 포함한 제 2 면과의 사이에 벽개면을 갖는다.
이하에, 상술한 어느 하나의 방법으로 스퍼터 입자를 퇴적시키는 박막 형성 방법에 의해 얻어지는 산화물막의 결정화도를 더욱 높이는 방법을 나타낸다.
산화물막의 불순물 혼입을 저감시킴으로써, 불순물에 의해 결정 상태가 무너지는 것을 억제할 수 있고, 결정화도가 높은 산화물막을 형성할 수 있다. 예를 들면, 성막실 내에 존재하는 불순물 농도(수소, 물, 이산화탄소, 및 질소 등)를 저감하면 좋다. 또한, 성막 가스 중의 불순물 농도를 저감하면 좋다. 구체적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 더욱 바람직하게는 -120℃ 이하인 성막 가스를 이용한다.
산화물막의 피성막면이 미세한 요철을 가지면 결정화도를 저하시킨다. 따라서, 산화물막의 피성막면의 평탄성을 높임으로써 결정화도가 높은 산화물막을 형성할 수 있다.
또한, 성막 시의 가열 온도를 높임으로써, 피성막면 도달 후에 스퍼터 입자의 마이그레이션이 일어나기 때문에; 결정화도가 높은 산화물막을 형성할 수 있다. 구체적으로는, 성막 시의 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 한다. 성막 시의 가열 온도를 높임으로써, 평판 형상의 스퍼터 입자가 피성막면에 도달한 경우, 피성막면 위에서 마이그레이션이 일어나고, 스퍼터 입자의 벽개면과 평행한 면이 피성막면에 부착되기 쉬워진다.
또한, 성막 가스 중의 산소 비율을 높여 전력을 최적화함으로써 성막 시의 플라즈마 손상을 경감하여; 결정화도가 높은 산화물막을 형성할 수 있다. 성막 가스 중의 산소 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 보다 바람직하게는 80체적% 이상, 더욱 바람직하게는 100체적%로 한다.
또한, 성막 후에 가열 처리를 행하여, 산화물막 중의 불순물 농도를 저감하면 결정화도가 높은 산화물막으로 할 수 있다. 가열 처리는 불활성 분위기 또는 감압 하에서 행하면 불순물 농도를 저감하는 효과가 높다. 또한, 불활성 분위기 또는 감압 하에서 가열 처리를 행한 후에, 산화성 분위기에서 가열 처리를 행하면 바람직하다. 이것은, 불활성 분위기 또는 감압 하에서 행한 가열 처리에 의해 산화물막 중의 불순물 농도의 저감과 함께 산화물막 중에 산소 결손이 생기는 경우가 있기 때문이다. 산화성 분위기에서의 가열 처리를 행함으로써, 산화물막 중의 산소 결손을 저감할 수 있다.
이상과 같이 하여, 결정화도가 높은 산화물막을 형성할 수 있다.
결정화도가 높은 산화물막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이면 바람직하다.
CAAC-OS막은 복수의 결정부를 포함하는 산화물 반도체막의 하나이며, 대부분의 결정부는 한 변이 100nm 미만의 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 한 변이 10nm 미만, 5nm 미만 또는 3nm 미만의 입방체 내에 들어가는 크기의 경우도 포함된다. CAAC-OS막은 미결정 산화물 반도체막보다 결함 준위 밀도가 낮다는 특징이 있다. 이하, CAAC-OS막에 대하여 상세한 설명을 행한다.
CAAC-OS막을 TEM에 의해 관찰하면, 결정부들의 명확한 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 확인할 수 없다. 그러므로, CAAC-OS막은 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
CAAC-OS막을 시료면과 대략 평행한 방향으로부터 TEM에 의해 관찰(단면 TEM 관찰)하면, 결정부에서 금속 원자가 층상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열된다.
한편, CAAC-OS막을 시료면과 대략 수직인 방향으로부터 TEM에 의해 관찰(평면 TEM 관찰)하면, 결정부에서 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 다른 결정부간에서, 금속 원자의 배열에 규칙성은 볼 수 없다.
단면 TEM 관찰 및 평면 TEM 관찰에 의해, CAAC-OS막의 결정부는 배향성을 가지고 있는 것을 알 수 있다.
CAAC-OS막에 대하여, X선 회절(XRD：X-Ray Diffraction) 장치를 이용하여 구조 해석을 행한다. 예를 들면 InGaZnO4의 결정을 포함하는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31°근방에서 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되는 것으로부터, CAAC-OS막의 결정이 c축 배향성을 가지고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대하여, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는 2θ가 56°근방에서 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막의 경우, 2θ를 56°근방에 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이것에 비해, CAAC-OS막의 경우는 2θ를 56°근방에 고정하여 φ스캔한 경우에도 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는 다른 결정부간에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 가지며, c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 상술한 단면 TEM 관찰로 확인된 층상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
단, 결정부는 CAAC-OS막을 성막할 때, 또는 가열 처리 등의 결정화 처리를 행했을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들면, CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중의 결정화도가 균일하지 않아도 좋다. 예를 들면, CAAC-OS막의 결정부가 CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다 결정화도가 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가하는 경우, 불순물이 첨가된 영역의 결정화도가 변화되어, 부분적으로 결정화도가 다른 영역이 형성되는 경우도 있다.
단, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31°근방의 피크 외에, 2θ가 36°근방에서도 피크가 나타나는 경우가 있다. 2θ가 36°근방의 피크는 CAAC-OS막 중의 일부에 c축 배향성을 갖지 않는 결정이 포함되는 것을 나타낸다. CAAC-OS막은 2θ가 31°근방에 피크를 나타내고, 2θ가 36°근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막을 포함한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
CAAC-OS막에 포함되는 결정부의 결정 구조의 일례에 대하여 도 4의 (A) 내지 도 4의 (E), 도 5의 (A) 내지 도 5의 (C), 도 6의 (A) 내지 도 6의 (C), 도 7의 (A) 및 도 7의 (B)를 이용하여 상세하게 설명하고, 또한, 특별한 조건이 없는 한, 도 4 내지 도 7은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 a-b면으로 한다. 또한, 단순히 "상반분", "하반분"이라는 표현을 이용하는 경우, a-b면(a-b면에 대한 상반분 및 하반분)을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 4의 (A) 내지 도 4의 (E)에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중(二重) 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 4의 (A)에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 포함하는 구조를 나타낸다. 여기에서는, 금속 원자가 1개에 대하여, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 4의 (A)의 구조는 팔면체 구조를 취하지만, 이해를 쉽게 하기 위해 평면 구조로 나타낸다. 단, 도 4의 (A)의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 4의 (A)에 도시하는 소그룹은 전하가 0이다.
도 4의 (B)에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 포함하는 구조를 나타낸다. 3배위의 O는 모두 a-b면에 존재한다. 도 4의 (B)의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 4의 (B)에 도시하는 구조를 취할 수 있다. 도 4의 (B)에 도시하는 소그룹은 전하가 0이다.
도 4의 (C)에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 포함하는 구조를 나타낸다. 도 4의 (C)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 4의 (C)에 도시하는 소그룹은 전하가 0이다.
도 4의 (D)에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 포함하는 구조를 나타낸다. 도 4의 (D)의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 4의 (D)에 도시하는 소그룹은 전하가 +1이 된다.
도 4의 (E)에, 2개의 Zn을 포함한 소그룹을 나타낸다. 도 4의 (E)의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 4의 (E)에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 하고, 복수 중그룹의 집합체를 대그룹이라고 한다.
여기서, 이러한 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 4의 (A)에 도시하는 6배위의 In의 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 In을 갖는다. 도 4의 (B)에 도시하는 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 갖는다. 도 4의 (C)에 도시하는 4배위의 Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는 상방향에 각각 3개의 근접 Zn을 갖는다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하고; 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이므로, 하방향에 있는 근접 금속 원자의 수와 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와 다른 금속 원자의 하방향에 있는 4배위의 O의 수와의 합이 4개일 때, 금속 원자를 포함하는 2종의 소그룹들은 결합할 수 있다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 4배위, 5배위, 6배위를 갖는 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 이 외에도, 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 형성한다.
도 5의 (A)에, In-Sn-Zn 산화물의 층 구조에 포함되는 중그룹의 모델도를 나타낸다. 도 5의 (B)에, 3개의 중그룹을 포함하는 대그룹을 나타낸다. 도 5의 (C)는 도 5의 (B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
도 5의 (A)에서는, 이해를 쉽게 하기 위하여, 3배위의 O는 생략하고, 4배위의 O는 동그라미로 나타내고; 동그라미의 개수는 4배위의 O의 개수를 나타낸다. 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로 나타낸다. 마찬가지로 In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있는 것을 동그라미 1로 나타낸다. 또한, 마찬가지로 Zn의 하반분(또는 상반분)에는 1개의 4배위의 O가 있는 것을 동그라미 1로 나타내고, 상반분(또는 하반분)에는 3개의 4배위의 O가 있는 것을 동그라미 안의 3으로 나타낸다.
도 5의 (A)에서, In-Sn-Zn 산화물의 층 구조에 포함되는 중그룹은 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이 상반분에 1개의 4배위의 O가 있는 Zn 2개로 구성되는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 형성한다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 소그룹은 전하가 +1이 된다. 그러므로, Sn을 포함한 소그룹에서 층 구조를 형성하기 위해서는, 전하 +1을 지우는 전하 -1이 필요하다. 전하 -1을 취하는 구조로서, 도 4의 (E)에 도시하는 바와 같이, 2개의 Zn을 포함한 소그룹을 들 수 있다. 예를 들면, Sn을 포함한 소그룹 1개에 대하여, 2개의 Zn을 포함한 소그룹이 1개 있으면 전하가 지워지기 때문에, 층 구조의 합계의 전하를 0으로 할 수 있다.
구체적으로는, 도 5의 (B)에 나타낸 대그룹이 반복됨으로써, In-Sn-Zn 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 단, 얻어지는 In-Sn-Zn 산화물의 결정의 층 구조는 In2SnZnO6의 (ZnO)m(m은 0 또는 자연수)으로 하는 조성식으로 나타낼 수 있다.
상기 규칙은 다음의 산화물에 또한 적용된다: In-Sn-Ga-Zn 산화물이나; In-Ga-Zn 산화물, In-Al-Zn 산화물; Sn-Ga-Zn 산화물; Al-Ga-Zn 산화물; Sn-Al-Zn 산화물이나; In-Hf-Zn 산화물; In-La-Zn 산화물; In-Ce-Zn 산화물; In-Pr-Zn 산화물; In-Nd-Zn 산화물; In-Sm-Zn 산화물; In-Eu-Zn 산화물; In-Gd-Zn 산화물; In-Tb-Zn 산화물; In-Dy-Zn 산화물; In-Ho-Zn 산화물; In-Er-Zn 산화물; In-Tm-Zn 산화물; In-Yb-Zn 산화물; In-Lu-Zn 산화물이나; In-Zn 산화물; Sn-Zn 산화물; Al-Zn 산화물; Zn-Mg 산화물; Sn-Mg 산화물; In-Mg 산화물이나; In-Ga 산화물; 등에 적용된다.
예를 들면, 도 6의 (A)에, In-Ga-Zn 산화물의 층 구조에 포함되는 중그룹의 모델도를 나타낸다.
도 6의 (A)에서, In-Ga-Zn 산화물의 층 구조에 포함되는 중그룹은 위에서부터 순서대로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하는 구성이다. 이 중그룹이 복수 결합하여 대그룹이 형성된다.
도 6의 (B)에 3개의 중그룹을 포함하는 대그룹을 나타낸다. 단, 도 6의 (C)는 도 6의 (B)의 층 구조를 c축 방향으로부터 관찰한 경우의 원자 배열을 나타낸다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이기 때문에, In, Zn, 및 Ga 중 어느 하나를 포함한 소그룹은 전하가 0이 된다. 그러므로, 이러한 소그룹의 조합이면 중그룹의 합계의 전하는 항상 0이 된다.
In-Ga-Zn 산화물의 층 구조를 형성하기 위해, 도 6의 (A)에 나타낸 중그룹뿐만 아니라 In, Ga, Zn의 배열이 다른 중그룹을 이용하여 대그룹도 형성될 수 있다.
구체적으로는, 도 6의 (B)에 나타낸 대그룹이 반복됨으로써, In-Ga-Zn 산화물의 결정을 얻을 수 있다. 단, 얻어지는 In-Ga-Zn 산화물의 층 구조는 InGaO3의 (ZnO)n(n은 자연수)으로 하는 조성식으로 나타낼 수 있다.
n = 1의 (InGaZnO4)의 경우는, 예를 들면, 도 7의 (A)에 도시하는 결정 구조를 취할 수 있다. 단, 도 7의 (A)에 도시하는 결정 구조에서, 도 4의 (B)에 설명한 바와 같이, Ga 및 In는 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
또한, n = 2의 (InGaZn2O5)의 경우는, 예를 들면, 도 7의 (B)에 도시하는 결정 구조를 취할 수 있다. 단, 도 7의 (B)에 도시하는 결정 구조에서, 도 4의 (B)에서 설명한 바와 같이, Ga 및 In은 5배위를 취하기 때문에, Ga가 In으로 치환된 구조도 취할 수 있다.
이하에, In-Ga-Zn 산화물의 결정이 a-b면에 평행한 면의 표면 구조를 갖는 비율이 높은 이유를 설명한다.
결정의 평형형(平衡形)에서는, 표면 에너지가 작은 면의 면적이 커진다. 또한, 결정의 벽개도 마찬가지로 표면 에너지가 작은 면에서 일어나기 쉽다. 이하에, 각 면의 표면 에너지의 계산 결과를 나타낸다.
여기서, 표면 에너지란 표면 구조의 에너지로부터 결정 구조의 에너지를 뺀 값을 표면적으로 나눈 것을 말한다.
계산에는, 밀도 범함수 이론에 기초한 제일 원리 계산 소프트웨어 CASTEP을 이용하고, 유사 포텐셜(pseudopotential)을 울트라 소프트형, 컷오프 에너지를 400eV로 했다.
도 8 내지 도 11에, 계산에 이용한 결정 구조와 표면 구조를 나타낸다. 단, 도 8 내지 도 11에 도시하는 표면 구조에서, 공간으로 되어 있는 부분은 진공을 나타낸다. 즉, 공간과 접촉하는 면이 표면이다. 단, 표면은 상하에 존재하지만, 이해를 쉽게 하기 위하여, 하측의 공간은 생략하여 나타낸다.
도 8에 도시하는 표면 구조(1)의 표면 에너지는, In 및 O로 이루어지는 (001)면의 표면 에너지 및 Ga 및 O로 이러어지는 (001)면의 표면 에너지의 평균값이다. 또한, 표면 구조(2)의 표면 에너지는, Ga 및 O를 포함하는 (001)면의 표면 에너지 및 Zn 및 O를 포함하는 (001)면의 표면 에너지의 평균값이다. 표면 구조(3)의 표면 에너지는 Zn 및 O를 포함하는 (001)면의 표면 에너지 및 In 및 O를 포함하는 (001)면의 표면 에너지의 평균값이다. 얻어진 표면 구조(1), 표면 구조(2), 및 표면 구조(3)의 표면 에너지를 연립하여 계산함으로써, In 및 O를 포함하는 (001)면의 표면 에너지, Ga 및 O를 포함하는 (001)면의 표면 에너지, 및 Zn 및 O를 포함하는 (001)의 표면 에너지를 산출했다. 본 명세서에서는, 편의상 a-b면에 평행한 면을 (001)면이라고 기재하는 경우가 있다. 단, 그 외의 면((100)면이나 (10-1)면 등)에 대해서도 같은 기재를 하는 경우가 있다.
도 9에 나타내는 표면 구조(4)는 Ga 및 Zn이 혼합된 (001)면이고, 상면 및 하면 모두에 존재한다.
단, 도 10 및 도 11에 도시하는 구조는 각각 (100)면 및 (10-1)면이다. 단, (100)면, (10-1)면은 복수종의 표면 에너지를 포함한다. (100)면, (10-1)면의 최표면에는 모든 원소가 나오기 때문에, 여기에서는, 대표적인 2개의 측면의 표면 에너지의 평균값을 각 면의 표면 에너지로 했다. 또한, (10-1)면으로서 표면 구조(6) 및 표면 구조(7)의 2종류를 준비하고, 구별하기 위하여, 각각을 (10-1)면_a, (10-1)면_b라고 기재한다.
표면 구조(1)의 표면 에너지는 1.54J/m2였다.
표면 구조(2)의 표면 에너지는 1.24J/m2였다.
표면 구조(3)의 표면 에너지는 1.57J/m2였다.
표면 구조(1), 표면 구조(2), 및 표면 구조(3)의 표면 에너지를 연립하여 계산하면, In 및 O를 포함하는 (001)면의 표면 에너지는 1.88J/m2였다.
표면 구조(1), 표면 구조(2), 및 표면 구조(3)의 표면 에너지를 연립하여 계산하면, Ga 및 O를 포함하는 (001)면의 표면 에너지는 1.21J/m2였다.
표면 구조(1), 표면 구조(2), 및 표면 구조(3)의 표면 에너지를 연립하여 계산하면, Zn 및 O를 포함하는 (001)면의 표면 에너지는 1.26J/m2였다.
표면 구조(4)의 표면 에너지는 0.35J/m2였다.
표면 구조(5)의 표면 에너지는 1.64J/m2였다.
표면 구조(6)의 표면 에너지는 1.72J/m2였다.
표면 구조(7)의 표면 에너지는 1.79J/m2였다.
이상의 계산 결과에 의해, 표면 구조(4)의 표면 에너지가 가장 작은 것을 알 수 있었다. 즉, Ga 및 Zn이 혼합된 (001)면을 표면으로 했을 때의 표면 에너지가 가장 작은 것을 알 수 있었다.
따라서, In-Ga-Zn 산화물의 결정은 a-b면에 평행한 면의 표면 구조를 갖는 비율이 높은 것을 알 수 있다.
또는, 본 발명의 일 양태는 상술한 산화물막을 채널 영역으로서 포함하는 트랜지스터이다.
또는, 본 발명의 일 양태는 상기 트랜지스터를 포함하는 반도체 장치이다.
결정화도가 높은 산화물막을 이용함으로써, 전기 특성이 안정된 트랜지스터를 제공할 수 있다.
또한, 상기 트랜지스터를 이용함으로써, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
도 1의 (A) 및 도 1의 (B)는 스퍼터링용 타겟으로부터 박리하는 스퍼터 입자의 양태를 나타낸 모식도.
도 2의 (A) 및 도 2의 (B)는 스퍼터 입자가 피성막면에 도달하는 양태를 나타낸 모식도.
도 3의 (A) 및 도 3의 (B)는 본 발명의 일 양태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 4의 (A) 내지 도 4의 (E)는 본 발명의 일 양태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 5의 (A) 내지 도 5의 (C)는 본 발명의 일 양태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 6의 (A) 내지 도 6의 (C)는 본 발명의 일 양태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 7의 (A) 및 도 7의 (B)는 본 발명의 일 양태에 따른 산화물 반도체의 결정 구조를 설명하는 도면.
도 8은 결정 구조 및 표면 구조를 설명하는 도면.
도 9는 결정 구조 및 표면 구조를 설명하는 도면.
도 10은 결정 구조 및 표면 구조를 설명하는 도면.
도 11은 결정 구조 및 표면 구조를 설명하는 도면.
도 12는 성막 장치의 일례를 나타내는 상면도.
도 13의 (A) 내지 도 13의 (C)는 성막 장치의 구성의 일례를 나타내는 도면.
도 14의 (A) 내지 도 14의 (D)는 스퍼터링용 타겟, 마그넷 및 기판 홀더의 위치 관계를 나타내는 도면.
도 15의 (A) 및 도 15의 (B)는 스퍼터링용 타겟의 제작 방법의 일례를 나타내는 플로 차트.
도 16의 (A) 내지 도 16의 (C)는 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 17의 (A) 내지 도 17의 (C)는 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 18의 (A) 내지 도 18의 (C)는 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 19의 (A) 내지 도 19의 (C)는 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 20의 (A) 내지 도 20의 (C)는 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 21의 (A) 내지 도 21의 (C)는 트랜지스터의 일례를 나타내는 상면도 및 단면도.
도 22의 (A) 및 도 22의 (B)는 본 발명의 일 양태에 따른 반도체 장치의 회로도 및 단면도.
도 23의 (A) 및 도 23의 (B)는 본 발명의 일 양태에 따른 반도체 장치의 회로도.
도 24의 (A) 및 도 24의 (B)는 본 발명의 일 양태에 따른 반도체 장치의 회로도 및 단면도.
도 25는 본 발명의 일 양태에 따른 반도체 장치의 회로도.
도 26의 (A) 내지 도 26의 (D)는 본 발명의 일 양태에 따른 반도체 장치의 회로도, 단면도, 및 전기 특성을 나타내는 도면.
도 27의 (A) 내지 도 27의 (C)는 본 발명의 일 양태에 따른 반도체 장치의 회로도, 전기 특성을 나타내는 도면, 및 단면도.
도 28의 (A) 내지 도 28의 (C)는 본 발명의 일 양태에 따른 CPU의 구성을 나타내는 블록도.
도 29는 본 발명의 일 양태에 따른 EL 소자를 이용한 표시 장치의 화소의 일부의 회로도.
도 30의 (A) 내지 도 30의 (C)는 본 발명의 일 양태에 따른 EL 소자를 이용한 표시 장치의 상면도, 단면도 및 발광층의 단면도.
도 31의 (A) 및 도 31의 (B)는 본 발명의 일 양태에 따른 EL 소자를 이용한 표시 장치의 단면도.
도 32는 본 발명의 일 양태에 따른 액정 소자를 이용한 표시 장치의 화소의 회로도.
도 33의 (A) 내지 도 33의 (C)는 본 발명의 일 양태에 따른 액정 소자를 이용한 표시 장치의 단면도.
도 34의 (A) 내지 도 34의 (D)는 본 발명의 일 양태에 따른 전자 기기를 설명하는 도면.
도 35의 (A), 도 35의 (B-1), 도 35의 (B-2), 및 도 35의 (C)는 AC 전원을 이용한 스퍼터링 시의 방전 상태를 설명하는 도면.
이하에서는, 본 발명의 실시형태에 대하여 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 그 형태 및 상세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 도면을 이용하여 발명의 구성을 설명함에 있어서, 같은 것을 가리키는 부호는 다른 도면간이라도 공통으로 이용한다. 단, 같은 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
단, "제 1", "제 2"로서 붙여지는 서수사는 편의상 이용하는 것이고, 공정 순서 또는 적층 순서를 나타내는 것은 아니다. 또한, 본 명세서에서 발명을 특정하기 위한 사항으로서 고유의 명칭을 나타내는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 다결정 산화물을 포함한 스퍼터링용 타겟을 이용하는 방법에 대하여 설명한다.
도 1의 (A)는 스퍼터링용 타겟(1000)에 이온(1001)이 충돌하여, 스퍼터 입자(1002)가 박리하는 양태를 나타낸 모식도이다. 단, 스퍼터 입자(1002)는 육각형의 면이 a-b면과 평행한 면인 육각 기둥 형상이어도 좋다. 그 경우, 육각형의 면과 수직인 방향이 c축 방향이다(도 1의 (B) 참조). 스퍼터 입자(1002)는 산화물의 종류에 따라 다르지만, a-b면과 평행한 면의 직경이 1nm 이상 30nm 이하, 또는 1nm 이상 10nm 이하 정도가 된다. 단, 이온(1001)은 산소의 양이온을 이용한다. 산소의 양이온에 더하여, 아르곤의 양이온을 이용해도 좋다. 단, 아르곤의 양이온 대신에, 그 외 희가스의 양이온을 이용해도 좋다.
이온(1001)으로서 산소의 양이온을 이용함으로써, 성막 시의 플라즈마 손상을 경감할 수 있다. 따라서, 이온(1001)이 스퍼터링용 타겟(1000)의 표면에 충돌했을 때에 스퍼터링용 타겟(1000)의 결정성이 저하되는 것, 또는 비정질화하는 것을 억제할 수 있다.
박리된 스퍼터 입자(1002)는 양으로 대전시키는 것이 바람직하다. 단, 스퍼터 입자(1002)가 양으로 대전하는 타이밍은 특별히 상관하지 않는다. 구체적으로는, 스퍼터 입자(1002)가 플라즈마에 노출됨으로써 양으로 대전하는 경우가 있다. 또는, 이온(1001)의 충돌 시에 전하를 받음으로써 양으로 대전하는 경우가 있다. 또는, 산소의 양이온인 이온(1001)이 스퍼터 입자(1002)의 측면, 상면, 또는 하면에 결합함으로써 양으로 대전하는 경우가 있다.
스퍼터 입자(1002)는 육각 형상의 면에서의 모서리부에 양의 전하를 갖고, 육각 형상의 면의 모서리부에 양의 전하를 가짐으로써, 양의 전하들이 서로 반발한다. 따라서, 스퍼터 입자(1002)의 평판 형상을 유지할 수 있다.
스퍼터 입자(1002)의 육각 형상의 면에서의 모서리부가 양의 전하를 갖기 위해서는, 직류(DC) 전원을 이용하는 것이 바람직하다. 단, 고주파(RF) 전원, 교류(AC) 전원을 이용할 수도 있다. 단, RF 전원은 대면적의 기판에 성막할 수 있는 스퍼터링 장치에의 적용이 곤란하다. 또한, 이하에 나타내는 관점에서 AC 전원보다 DC 전원이 바람직하다고 생각된다.
AC 전원을 이용한 경우, 인접하는 타겟이 서로 캐소드 전위와 애노드 전위를 갖는다. 도 35의 (A)에 도시하는 기간 A에서는, 도 35의 (B1)에 나타내는 바와 같이 타겟 1이 캐소드로서 기능하고, 타겟 2가 애노드로서 기능한다. 도 35의 (A)에 도시하는 기간 B에서는, 도 35의 (B2)에 나타내는 바와 같이 타겟 1이 애노드로서 기능하고, 타겟 2가 캐소드로서 기능한다. 기간 A와 기간 B를 합하면 20∼50μ초이고, 기간 A와 기간 B를 일정 주기로 반복하고 있다.
스퍼터 입자(1002)는 양으로 대전하는 경우, 스퍼터 입자 중의 양의 전하가 서로 반발함으로써, 평판 형상의 형상을 유지할 수 있다. 그러나, AC 전원을 이용한 경우, 순간적으로 전계가 걸리지 않는 시간이 생기기 때문에; 스퍼터 입자(1002)에 대전하고 있던 전하가 소실되어, 스퍼터 입자의 구조가 무너지는 경우가 있다(도 35의 (C) 참조). 따라서, AC 전원을 이용하는 것보다 DC 전원을 이용하는 것이 바람직하다는 것을 알 수 있다.
이하에, 스퍼터 입자의 피성막면에 퇴적되는 양태를 도 2의 (A) 및 도 2의 (B)를 이용하여 설명한다. 단, 도 2의 (A)는 기판 가열로 성막한 경우를 나타내고, 도 2의 (B)는 기판 가열 없이 성막한 경우를 나타낸다.
도 2의 (A)에 의하면, 기판 가열하는 경우, 스퍼터 입자(1002)는 피성막면(1003)에서 다른 스퍼터 입자(1002)가 퇴적되지 않은 영역으로 이동하고, 마이그레이션함으로써 이미 퇴적된 입자의 옆에 결합함으로써 퇴적해 나간다. 이와 같이, 스퍼터 입자(1002)는 평판면이 위를 향하도록 피성막면(1003)에 고르게 깔린다. 퇴적된 스퍼터 입자(1002)는 피성막면(1003)에 수직인 방향으로 c축이 정렬되어, CAAC-OS막이 된다; 따라서, 퇴적되어 얻어지는 산화물막은 두께가 균일하고, 결정의 배향이 정렬된 산화물막이 된다.
상기 메커니즘에 의해 얻어지는 CAAC-OS막은 비정질 표면 위, 비정질 절연막 표면 위, 산화물막 표면 위 등에서도 높은 결정성을 갖는다.
도 2의 (B)에 의하면, 기판 가열이 없는 경우, 스퍼터 입자(1002)는 피성막면(1003)에 불규칙하게 쏟아진다. 따라서, 스퍼터 입자(1002)가 이미 다른 스퍼터 입자(1002)가 퇴적된 영역도 포함하여 무질서하게 퇴적되어 간다. 즉, 퇴적되어 얻어지는 산화물막은 두께가 균일하지 않고, 결정의 배향도 흩어지게 된다. 이와 같이 하여 얻어진 산화물막은 평판 형상의 스퍼터 입자(1002)가 갖는 결정성이 어느 정도 유지되기 때문에, 미결정 산화물막이 된다.
단, 피성막면(1003)은 절연 표면을 가지면 바람직하다. 피성막면(1003)이 절연 표면을 가짐으로써, 피성막면(1003)에 퇴적된 스퍼터 입자(1002)로부터 양의 전하가 소실하기 어려워진다. 단, 스퍼터 입자(1002)의 퇴적 속도가 양의 전하의 소실보다 늦은 경우는, 피성막면(1003)이 도전성을 가지고 있어도 상관없다.
이상과 같은 방법으로 스퍼터링용 타겟을 사용함으로써, 두께가 균일하고, 결정의 배향이 정렬된 산화물막을 형성할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에서 나타낸 결정화도가 높은 산화물막을 형성하기 위한 성막 장치에 대하여 설명한다.
우선, 성막 시에 막 중에 불순물의 혼입이 적은 성막 장치의 구성에 대하여 도 12 및 도 13의 (A) 내지 도 13의 (C)를 이용하여 설명한다.
도 12는, 매엽식 멀티 챔버(single wafer multi-chamber)의 성막 장치(4000)의 상면도를 모식적으로 나타낸다. 성막 장치(4000)는 기판을 수용하는 카세트 포트(4101)와, 기판의 얼라이먼트를 행하는 얼라이먼트 포트(4102)를 포함하는 대기측 기판 공급실(4001)과, 대기측 기판 공급실(4001)로부터 기판을 반송하는 대기측 기판 반송실(4002)과, 기판의 반입을 행하고, 또한, 실내의 압력을 대기압으로부터 감압, 또는 감압으로부터 대기압으로 전환하는 로드락실(4003a)과, 기판의 반출을 행하고, 또한, 실내의 압력을 감압으로부터 대기압, 또는 대기압으로부터 감압으로 전환하는 언로드락실(4003b)과, 진공 중의 기판의 반송을 행하는 반송실(4004)과, 기판의 가열을 행하는 기판 가열실(4005)과, 타겟이 배치되어 성막을 행하는 성막실(4006a), 성막실(4006b), 성막실(4006c)을 포함한다.
단, 카세트 포트(4101)는 도 12에 나타내는 바와 같이 복수(도 12에서는, 3개) 가지고 있어도 좋다.
대기측 기판 반송실(4002)은 로드락실(4003a) 및 언로드락실(4003b)과 접속되고, 로드락실(4003a) 및 언로드락실(4003b)은 반송실(4004)과 접속되고, 반송실(4004)은 기판 가열실(4005), 성막실(4006a), 성막실(4006b), 성막실(4006c)과 접속한다.
각 실의 접속부에는 게이트 밸브(4104)가 제공되어 있고, 대기측 기판 공급실(4001)과 대기측 기판 반송실(4002)을 제외하고, 각 실을 독립적으로 진공 상태로 유지할 수 있다. 또한, 대기측 기판 반송실(4002) 및 반송실(4004)은 반송 로봇(4103)을 포함하고, 유리 기판을 반송할 수 있다.
또한, 기판 가열실(4005)은 플라즈마 처리실을 겸하면 바람직하다. 성막 장치(4000)는 처리와, 처리 중에서 기판을 대기에 노출시키지 않고 반송할 수 있기 때문에; 기판에 불순물이 흡착되는 것을 억제할 수 있다. 또한, 성막이나 가열 처리 등의 순서를 자유롭게 구축할 수 있다. 단, 반송실, 성막실, 로드락실, 언로드락실 및 기판 가열실은 상술한 수에 한정되지 않고, 설치 스페이스나 프로세스 조건에 맞추어, 적절히 최적의 수를 형성할 수 있다.
다음에, 도 12에 나타내는 성막 장치(4000)의 일점 쇄선 X1-X2, 일점 쇄선 Y1-Y2, 및 일점 쇄선 Y2-Y3에 상당하는 단면을 도 13의 (A), 도 13의 (B) 및 도 13의 (C)에 나타낸다.
도 13의 (A)는 기판 가열실(4005)과, 반송실(4004)의 단면을 도시하고, 기판 가열실(4005)은 기판을 수용할 수 있는 복수의 가열 스테이지(4105)를 포함하고 있다. 도 13의 (A)에서, 7단의 가열 스테이지(4105)를 포함하는 기판 가열실(4005)를 나타내지만, 이것으로 한정되지 않는다. 가열 스테이지(4105)의 수는 1단 이상 7단 미만의 구성이나 8단 이상의 구성으로 해도 좋다. 가열 스테이지(4105)의 단수를 늘림으로써 복수의 기판을 동시에 가열 처리할 수 있어, 생산성이 향상되기 때문에 바람직하다. 또한, 기판 가열실(4005)은 밸브를 통하여 진공 펌프(4200)와 접속되어 있다. 진공 펌프(4200)로서는 예를 들면, 드라이 펌프, 및 메커니컬 부스터 펌프 등을 이용할 수 있다.
기판 가열실(4005)에 이용할 수 있는 가열 기구로서는 예를 들면, 저항 발열체 등을 이용하여 가열하는 가열 기구로 해도 좋다. 또는, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 가열하는 가열 기구로 해도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal), LRTA(Lamp Rapid Thermal Anneal) 등의 RTA(Rapid Thermal Anneal)를 이용할 수 있다. LRTA는 할로겐 램프, 메탈 핼라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열한다. GRTA는 고온의 가스를 이용하여 열처리를 행한다. 가스로서는, 불활성 가스가 이용된다.
또한, 기판 가열실(4005)은 질량 유량 제어기(4300)를 통하여, 정제기(4301)와 접속된다. 단, 질량 유량 제어기(4300) 및 정제기(4301)는 가스 종류의 수만큼 제공되지만, 이해를 쉽게 하기 위하여 하나만 제공된다. 기판 가열실(4005)에 도입되는 가스는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 이용할 수 있고; 예를 들면, 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 이용한다.
반송실(4004)은 반송 로봇(4103)을 포함하고 있다. 반송 로봇(4103)은 복수의 가동부와, 기판을 유지하는 암을 포함하고, 각 실로 기판을 반송할 수 있다. 또한, 반송실(4004)은 밸브를 통하여 진공 펌프(4200)와, 크라이오 펌프(4201)와 접속되어 있다. 이러한 구성으로 함으로써, 반송실(4004)은 대기압으로부터 저진공 또는 중진공(0.1∼수백Pa 정도)까지 진공 펌프(4200)를 이용하여 배기되고, 밸브를 전환하여 중진공으로부터 고진공 또는 초고진공(0.1Pa∼1×10-7Pa)까지는 크라이오 펌프(4201)를 이용하여 배기된다.
또한, 예를 들면, 크라이오 펌프(4201)는 반송실(4004)에 대하여 2대 이상 병렬로 접속해도 좋다. 이러한 구성으로 함으로써, 1대의 크라이오 펌프가 리제너레이션(regeneration) 중이어도, 나머지의 크라이오 펌프를 사용하여 배기할 수 있다. 단, 상술한 리제너레이션이란, 크라이오 펌프 내에 모인 분자(또는 원자)를 방출하는 처리를 말한다. 크라이오 펌프는 분자(또는 원자)를 너무 모아두면 배기 능력이 저하하기 때문에; 정기적으로 리제너레이션이 행해진다.
도 13의 (B)는 성막실(4006b)과, 반송실(4004)과, 로드락실(4003a)의 단면을 나타낸다.
여기서, 도 13의 (B)을 이용하여, 성막실(스퍼터링실)의 상세한 사항에 대하여 설명한다. 도 13의 (B)에 도시하는 성막실(4006b)은 타겟(4106)과, 방착판(4107)과, 기판 스테이지(4108)를 포함한다. 단, 여기에서 기판 스테이지(4108)에는 기판(4109)이 제공되어 있다. 기판 스테이지(4108)는 도시하지 않았지만, 기판(4109)을 유지하는 기판 유지 기구나, 기판(4109)을 이면으로부터 가열하는 이면 히터 등을 구비하고 포함하고 있어도 좋다.
단, 기판 스테이지(4108)는 성막 시에 바닥면에 대하여 대략 수직 상태로 유지되고, 기판 수수 시에는 바닥면에 대하여 대략 수평 상태로 유지된다. 도 13의 (B) 중에서, 파선으로 나타내는 개소가 기판 수수(授受) 시의 기판 스테이지(4108)가 유지되는 위치가 된다. 이러한 구성으로 함으로써 성막 시에 혼입될 수 있는 먼지 또는 파티클이 기판(4109)에 부착될 확률을 수평 상태로 유지하는 것보다 억제할 수 있다. 그러나, 기판 스테이지(4108)를 바닥면에 대하여 수직(90°) 상태로 유지하면, 기판(4109)이 낙하할 가능성이 있기 때문에, 기판 스테이지(4108)의 바닥면에 대한 각도는 80°이상 90°미만으로 하는 것이 바람직하다.
방착판(4107)은 타겟(4106)으로부터 스퍼터링되는 입자가 불필요한 영역에 퇴적되는 것을 억제할 수 있다. 또한, 방착판(4107)은 누적된 스퍼터링 입자가 박리하지 않도록 가공하는 것이 바람직하다. 예를 들면, 표면 조도를 증가시키는 블라스트 처리, 또는 방착판(4107)의 표면에 요철을 형성해도 좋다.
또한, 성막실(4006b)은 가스 가열 기구(4302)를 통하여 질량 유량 제어기(4300)와 접속되고, 가스 가열 기구(4302)는 질량 유량 제어기(4300)를 통하여 정제기(4301)와 접속된다. 가스 가열 기구(4302)에 의해, 성막실(4006b)에 도입되는 가스를 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하로 가열할 수 있다. 단, 가스 가열 기구(4302), 질량 유량 제어기(4300), 및 정제기(4301)는 가스 종류의 수만큼 제공되지만, 이해를 쉽게 하기 위하여 하나만을 제공한다. 성막실(4006b)에 도입되는 가스는 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 가스를 이용할 수 있고, 예를 들면 산소 가스, 질소 가스, 및 희가스(아르곤 가스 등)를 이용한다.
성막실(4006b)에 대향 타겟식 스퍼터링 장치를 제공해도 좋다. 구체적인 스퍼터링용 타겟, 마그넷 및 기판 홀더의 위치 관계를 도 14의 (A) 내지 도 14의 (D)를 이용하여 설명한다.
도 14의 (A) 내지 도 14의 (D)에 도시하는 구성은 모두 제 1 스퍼터링용 타겟(4032a), 제 2 스퍼터링용 타겟(4032b), 제 1 캐소드 마그넷(4033a), 제 2 캐소드 마그넷(4033b) 및 기판 홀더(4035)를 포함한다. 즉, 도 14의 (A) 내지 도 14의 (D)는 각각 위치 관계가 다를 뿐이다.
도 14의 (A)에 도시하는 구성은, 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 평행하게 서로 마주보도록 제공되어 있다. 제 1 캐소드 마그넷(4033a)과 제 2 캐소드 마그넷(4033b)이 같은 극성이 서로 마주 보도록 제공되어 있다. 단, 제 1 캐소드 마그넷(4033a) 및 제 2 캐소드 마그넷(4033b)의 S극이 서로 마주 보도록 제공되어 있지만, N극이 서로 마주 보도록 제공되어 있어도 상관없다. 기판 홀더(4035)는 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 서로 마주 보는 영역 외의 하측에 제공되지만; 상측에 제공되어도 상관없다. 또한, 하측 및 상측에 제공되어도 상관없다. 하측 및 상측에 기판 홀더(4035)를 제공함으로써, 생산성을 높일 수 있다. 단, 기판 홀더(4035)의 상면이 제 1 스퍼터링용 타겟(4032a) 및 제 2 스퍼터링용 타겟(4032b)의 상면에 수직이 되도록 제공되어 있지만, 기판 홀더(4035)를 기울여 제공해도 좋다. 도 14의 (A)에 도시하는 바와 같은 위치 관계로 함으로써, 퇴적 속도를 높일 수 있다.
도 14의 (B)에 도시하는 구성은 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 평행하게 서로 마주보도록 제공되어 있다. 제 1 캐소드 마그넷(4033a)과 제 2 캐소드 마그넷(4033b)이 다른 극성이 서로 마주 보도록 제공되어 있다. 기판 홀더(4035)는 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 서로 마주 보는 영역 외의 하측에 제공되지만; 상측에 제공되어도 상관없다. 또한, 하측 및 상측에 제공되어도 상관없다. 하측 및 상측에 기판 홀더(4035)를 제공함으로써, 생산성을 높일 수 있다. 단, 기판 홀더(4035)의 상면이 제 1 스퍼터링용 타겟(4032a) 및 제 2 스퍼터링용 타겟(4032b)의 상면에 수직이 되도록 제공되어 있지만, 기판 홀더(4035)를 기울여 제공해도 좋다. 도 14의 (B)에 도시하는 바와 같은 위치 관계로 함으로써, 퇴적 속도를 높일 수 있다.
도 14의 (C)에 도시하는 구성은 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 대칭으로 기울어진 상태로 서로 마주 보도록(역V자 형상으로) 제공되어 있다. 제 1 캐소드 마그넷(4033a)과 제 2 캐소드 마그넷(4033b)이 같은 극성이 서로 마주 보도록 제공되어 있다. 단, 제 1 캐소드 마그넷(4033a) 및 제 2 캐소드 마그넷(4033b)의 S극이 서로 마주 보도록 제공되어 있지만, N극이 서로 마주 보도록 제공되어 있어도 상관없다. 기판 홀더(4035)는 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 서로 마주 보는 영역 외의 하측(타겟간 거리가 넓은 쪽)에 제공된다. 도 14의 (C)에 도시하는 바와 같은 위치 관계로 함으로써, 효율적으로 스퍼터링 입자가 기판 홀더(4035)에 쏟아지기 때문에, 퇴적 속도를 높일 수 있다.
도 14의 (D)에 도시하는 구성은 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 대칭으로 기운 상태로 서로 마주 보도록(역V자 형상으로) 제공되어 있다. 제 1 캐소드 마그넷(4033a)과 제 2 캐소드 마그넷(4033b)이 다른 극성이 서로 마주 보도록 제공되어 있다. 기판 홀더(4035)는 제 1 스퍼터링용 타겟(4032a)과 제 2 스퍼터링용 타겟(4032b)이 서로 마주 보는 영역 외의 하측(타겟간 거리가 넓은 쪽)에 제공된다. 도 14의 (D)에 도시하는 바와 같은 위치 관계로 함으로써, 효율적으로 스퍼터링 입자가 기판 홀더(4035)에 쏟아지기 때문에, 퇴적 속도를 높일 수 있다.
이상에 설명한 대향 타겟식 스퍼터링 장치는 플라즈마가 타겟 사이에 갇히기 때문에; 기판에의 플라즈마 손상을 저감할 수 있다. 또한, 타겟의 기울기에 따라서는, 스퍼터링 입자의 기판에의 입사 각도를 얕게 할 수 있기 때문에, 단차 피복성을 높일 수 있다.
단, 성막실(4006b)에 평행 평판형 스퍼터링 장치, 이온 빔 스퍼터링 장치를 제공해도 상관없다.
가스를 도입하기 직전에 정제기를 제공하는 경우, 정제기로부터 성막실(4006b)까지의 배관의 길이를 10m 이하, 바람직하게는 5m 이하, 더욱 바람직하게는 1m 이하로 한다. 배관의 길이를 10m 이하, 5m 이하, 또는 1m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다. 가스의 배관에는 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 내부가 피복된 금속 배관을 이용하면 좋다. 상술한 배관은 예를 들면 SUS316L-EP 배관과 비교하여 불순물을 포함한 가스의 방출량이 적고, 가스에 불순물이 포함되는 것을 저감할 수 있다. 또한, 배관의 이음새에는 고성능 초소형 메탈 개스킷 이음새(UPG 이음새)를 이용하면 좋다. 배관을 모두 금속으로 구성함으로써, 수지 등을 이용한 경우와 비교하여 생기는 방출 가스 및 외부 누출의 영향을 저감할 수 있어 바람직하다.
성막실(4006b)은 밸브를 통하여 터보 분자 펌프(4202) 및 진공 펌프(4200)와 접속된다.
또한, 성막실(4006b)에는 크라이오 트랩(4110)이 제공된다.
크라이오 트랩(4110)은 물 등의 비교적 융점이 높은 분자(또는 원자)를 흡착할 수 있는 기구이다. 터보 분자 펌프(4202)는 큰 사이즈의 분자(또는 원자)를 안정적으로 배기하고, 또한, 메인터넌스 빈도가 낮기 때문에, 생산성이 뛰어난 한편, 수소나 물의 배기 능력이 낮다. 그러므로, 물 등에 대한 배기 능력을 높이기 위하여, 크라이오 트랩(4110)이 성막실(4006b)에 접속된 구성으로 하고 있다. 크라이오 트랩(4110)의 냉동기의 온도는 100K 이하, 바람직하게는 80K 이하로 한다. 크라이오 트랩(4110)이 복수의 냉동기를 포함하는 경우, 냉동기마다 온도를 바꾸면, 효율적으로 배기할 수 있기 때문에 바람직하다. 예를 들면, 첫번째 단의 냉동기의 온도를 100K 이하로 하고, 두번째 단의 냉동기의 온도를 20K 이하로 하면 좋다.
단, 성막실(4006b)의 배기 방법은 이것으로 한정되지 않고, 앞의 반송실(4004)에 나타내는 배기 방법(크라이오 펌프와 진공 펌프와의 배기 방법)과 같은 구성으로 해도 좋다. 물론, 반송실(4004)의 배기 방법을 성막실(4006b)과 같은 구성(터보 분자 펌프와 진공 펌프와의 배기 방법)으로 해도 좋다.
단, 상술한 반송실(4004), 기판 가열실(4005), 및 성막실(4006b)의 배압(전압), 및 각 기체 분자(원자)의 분압은 이하와 같이 하면 바람직하다. 특히, 성막실(4006b)의 배압, 및 각 기체 분자(원자)의 분압에는, 형성되는 막 중에 불순물이 혼입될 가능성이 있으므로, 주의할 필요가 있다.
상술한 각 실의 배압(전압)은 1×10-4Pa 이하, 바람직하게는 3×10-5Pa 이하, 더욱 바람직하게는 1×10-5Pa 이하이다. 상술한 각 실의 질량 전하비(m/z)가 18인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더욱 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 실의 m/z가 28인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더욱 바람직하게는 3×10-6Pa 이하이다. 또한, 상술한 각 실의 m/z가 44인 기체 분자(원자)의 분압은 3×10-5Pa 이하, 바람직하게는 1×10-5Pa 이하, 더욱 바람직하게는 3×10-6Pa 이하이다.
단, 진공 챔버 내의 전압 및 분압은 질량 분석계를 이용하여 측정할 수 있다. 예를 들면, 사중극형 질량 분석계(Q-mass라고도 함)인 Qulee CGM-051(ULVAC, Inc.제)을 이용하면 좋다.
또한, 상술한 반송실(4004), 기판 가열실(4005), 및 성막실(4006b)은 외부 누출 또는 내부 누출이 적은 구성으로 하는 것이 바람직하다.
예를 들면, 상술한 반송실(4004), 기판 가열실(4005), 및 성막실(4006b)의 누출률은, 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. m/z가 18인 기체 분자(원자)의 누출률이 1×10-7Pa·m3/s 이하, 바람직하게는 3×10-8 Pa·m3/s 이하이다. m/z가 28인 기체 분자(원자)의 누출률이 1×10-5Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다. m/z가 44인 기체 분자(원자)의 누출률이 3×10-6Pa·m3/s 이하, 바람직하게는 1×10-6Pa·m3/s 이하이다.
단, 누출률에 관해서는, 상술한 질량 분석계를 이용하여 측정한 전압 및 분압으로부터 도출하면 좋다.
리크율은, 외부 누출 및 내부 누출에 의존한다. 외부 누출은 미소한 구멍이나 시일 불량 등에 의해 진공계 외로부터 기체가 유입되는 것이다. 내부 누출은, 진공계 내의 밸브 등의 파티션으로부터의 누락이나 내부의 부재로부터의 방출 가스에 기인한다. 누출률을 상술한 수치 이하로 하기 위해, 외부 누출 및 내부 누출 양면으로부터 대책을 세울 필요가 있다.
예를 들면, 성막실(4006b)의 개폐 부분은 메탈 개스킷으로 밀봉하면 좋다. 메탈 개스킷은, 불화 철, 산화 알루미늄, 또는 산화 크로뮴에 의해 피복된 금속을 이용하면 바람직하다. 메탈 개스킷은 오링과 비교하여 밀착성이 높고, 외부 누출을 저감할 수 있다. 또한, 불화 철, 산화 알루미늄, 산화 크로뮴 등에 의해 피복된 금속의 부동태를 이용함으로써, 메탈 개스킷으로부터 방출되는 불순물을 포함한 방출 가스가 억제되어 내부 누출을 저감할 수 있다.
성막 장치(4000)를 구성하는 부재로서, 불순물을 포함한 방출 가스가 적은 알루미늄, 크롬, 티탄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한, 부재로서, 철, 크롬, 및 니켈 등을 포함한 합금을 상술한 재료로 피복하여 이용해도 좋다. 철, 크롬, 및 니켈 등을 포함한 합금은 강성이 있고, 열에 강하고, 또 가공에 적합하다. 여기서, 표면적을 작게 하기 위하여 부재의 표면 요철을 연마 등에 의해 저감시켜 두면, 방출 가스를 저감할 수 있다.
또는, 상술한 성막 장치(4000)의 부재를 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 피복해도 좋다.
성막 장치(4000)의 부재는, 가능한 금속만으로 구성하는 것이 바람직하다. 예를 들면 석영 등으로 형성되는 관찰창 등을 설치하는 경우도, 방출 가스를 억제하기 위하여 표면을 불화 철, 산화 알루미늄, 산화 크로뮴 등으로 얇게 피복하면 좋다.
성막실에 존재하는 흡착물은 내벽 등에 흡착되어 있기 때문에 성막실의 압력에 영향을 주지 않지만; 성막실을 배기했을 때의 가스 방출의 원인이 된다. 그러므로, 누출률과 배기 속도에 상관은 없지만, 배기 능력의 높은 펌프를 이용하여, 성막실에 존재하는 흡착물을 가능한 한 이탈하여 미리 배기해 두는 것은 중요하다. 단, 흡착물의 이탈을 재촉하기 위하여, 성막실을 베이킹해도 좋다. 베이킹함으로써 흡착물의 이탈 속도를 10배 정도 크게 할 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 좋다. 이 때, 불활성 가스를 성막실에 도입하면서 흡착물의 제거를 행하면, 배기하는 것만으로는 이탈하기 어려운 물 등의 이탈 속도를 더욱 크게 할 수 있다. 단, 도입하는 불활성 가스를 베이킹의 온도와 동일한 정도로 가열함으로써, 흡착물의 이탈 속도를 더욱 높일 수 있다. 여기서 불활성 가스로서 희가스를 이용하면 바람직하다. 성막하는 막 종류에 따라서는 불활성 가스 대신에 산소 등을 이용해도 상관없다. 예를 들면, 산화물을 성막하는 경우는 주성분인 산소를 이용하는 것이 바람직한 경우도 있다.
또는, 가열한 희가스 등의 불활성 가스 또는 산소 등을 도입함으로써 성막실 내의 압력을 높이고, 일정 시간 경과 후에 다시 성막실을 배기하는 처리를 행하면 바람직하다. 가열한 가스의 도입에 의해 성막실 내의 흡착물을 이탈시킬 수 있어, 성막실 내에 존재하는 불순물을 저감할 수 있다. 단, 이 처리는 2회 이상 30회 이하, 바람직하게는 5회 이상 15회 이하의 범위에서 반복하여 행하면 효과적이다. 구체적으로는, 온도가 40℃ 이상 400℃ 이하, 바람직하게는 50℃ 이상 200℃ 이하인 불활성 가스 또는 산소 등을 도입함으로써 성막실 내의 압력을 0.1 Pa 이상 10 kPa 이하, 바람직하게는 1 Pa 이상 1 kPa 이하, 더욱 바람직하게는 5Pa 이상 100 Pa 이하로 하고, 압력을 유지하는 기간을 1분 이상 300분 이하, 바람직하게는 5분 이상 120분 이하로 하면 좋다. 그 후, 성막실을 5분 이상 300분 이하, 바람직하게는 10분 이상 120분 이하의 기간 배기한다.
더미 성막을 행함으로써도 흡착물의 이탈 속도를 더욱 높일 수 있다. 더미 성막이란, 더미 기판에 대하여 스퍼터링법 등에 의한 성막을 행함으로써, 더미 기판 및 성막실 내벽에 막을 퇴적시키고, 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 중에 감금하는 것을 말한다. 더미 기판은 방출 가스가 적은 기판이 바람직하다. 더미 성막을 행함으로써, 후에 성막되는 막 중의 불순물 농도를 저감할 수 있다. 단, 더미 성막은 베이킹과 동시에 행하여도 좋다.
다음에, 도 13의 (B)에 도시하는 반송실(4004), 및 로드락실(4003a)과, 도 13의 (C)에 도시하는 대기측 기판 반송실(4002), 및 대기측 기판 공급실(4001)의 상세한 사항에 대하여 이하 설명을 행한다. 단, 도 13의 (C)는 대기측 기판 반송실(4002), 및 대기측 기판 공급실(4001)의 단면을 나타낸다.
도 13의 (B)에 도시하는 반송실(4004)에 대해서는 도 13의 (A)에 도시하는 반송실(4004)의 기재를 참조한다.
로드락실(4003a)은 기판 수수 스테이지(4111)를 포함한다. 로드락실(4003a)은 감압 상태로부터 대기까지 압력을 상승시켜, 로드락실(4003a)의 압력이 대기압이 되었을 때에, 기판 수수 스테이지(4111)가 대기측 기판 반송실(4002)에 제공되어 있는 반송 로봇(4103)으로부터 기판을 수취한다. 그 후, 로드락실(4003a)를 진공에서 빼내어 감압 상태로 한 후, 반송실(4004)에 제공되어 있는 반송 로봇(4103)이 기판 수수 스테이지(4111)로부터 기판을 수취한다.
또한, 로드락실(4003a)은 밸브를 통하여 진공 펌프(4200), 및 크라이오 펌프(4201)와 접속되어 있다. 진공 펌프(4200), 및 크라이오 펌프(4201)의 배기계의 접속 방법은 반송실(4004)의 접속 방법을 참고로 함으로써 접속할 수 있기 때문에, 여기서의 설명은 생략한다. 단, 도 12에 나타내는 언로드락실(4003b)은 로드락실(4003a)과 같은 구성으로 할 수 있다.
대기측 기판 반송실(4002)은 반송 로봇(4103)을 포함한다. 반송 로봇(4103)에 의해, 카세트 포트(4101)와 로드락실(4003a)과의 기판의 수수를 행할 수 있다. 또한, 대기측 기판 반송실(4002), 및 대기측 기판 공급실(4001)의 상방에 HEPA 필터(High Efficiency Particulate Air Filter) 등의 먼지 또는 파티클의 혼입을 억제하기 위한 기구를 제공해도 좋다.
대기측 기판 공급실(4001)은 복수의 카세트 포트(4101)를 공급한다. 카세트 포트(4101)는 복수의 기판을 수용할 수 있다.
이상의 성막 장치를 이용하여 산화물막을 형성함으로써, 산화물막에의 불순물의 혼입을 억제할 수 있다. 또한, 이상의 성막 장치를 이용하여, 산화물막에 접촉하는 막을 형성함으로써, 산화물막에 접촉하는 막으로부터 산화물막에 불순물이 혼입되는 것을 억제할 수 있다.
다음에, 상술한 성막 장치를 이용한 CAAC-OS막의 형성 방법에 대하여 설명한다.
산화물막의 성막에는 실시형태 1에서 나타낸 스퍼터링용 타겟을 이용한다.
스퍼터링용 타겟은 표면 온도가 100℃ 이하, 바람직하게는 50℃ 이하, 더욱 바람직하게는 실온 정도(대표적으로는 25℃)로 한다. 대면적의 기판에 대응하는 스퍼터링 장치에서는 대면적의 스퍼터링용 타겟을 이용하는 경우가 많다. 그러나, 대면적에 대응한 크기의 스퍼터링용 타겟을 이음매 없이 제작하는 것은 곤란하다. 현실에서는 복수의 스퍼터링용 타겟을 가능한 한 간극이 없이 나열하여 큰 형상으로 하고 있지만; 어떻게 해도 작은 간극이 생기게 된다. 이러한 작은 간극로부터, 스퍼터링용 타겟의 표면 온도가 높아짐으로써 Zn 등이 휘발하여, 서서히 간극이 넓어지는 경우가 있다. 간극이 넓어지면, 배킹 플레이트(backing plate)나 접착에 이용되는 금속이 스퍼터링되는 경우가 있고, 불순물 농도를 높이는 요인이 된다. 따라서, 스퍼터링용 타겟은 충분히 냉각되어 있는 것이 바람직하다.
구체적으로는, 배킹 플레이트로서, 높은 도전성 및 높은 방열성을 갖는 금속(구체적으로는 Cu)을 이용한다. 또한, 배킹 플레이트 내에 수로를 형성하여, 수로에 충분한 양의 냉각수를 흘림으로써, 효율적으로 스퍼터링용 타겟을 냉각할 수 있다.
산화물막은 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기에서 형성한다. 산화물막의 두께는 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 성막 시의 기판 가열 온도가 높을수록, 얻어지는 산화물막의 불순물 농도는 낮아진다. 또한, 피성막면에서 스퍼터 입자의 마이그레이션이 일어나기 쉬워지기 때문에; 산화물막 중의 원자 배열이 정돈되고, 고밀도화 되어 결정화도가 높은 CAAC-OS막이 성막되기 쉬워진다. 또한, 산소 가스 분위기에서 성막함으로써, 플라즈마 손상이 경감되고, 또한 희가스 등의 여분의 원자가 포함되지 않기 때문에, 결정화도가 높은 CAAC-OS막이 성막되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 좋고, 그 경우는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 보다 바람직하게는 80체적% 이상으로 한다.
단, 스퍼터링용 타겟이 Zn을 포함한 경우, 산소 가스 분위기에서 성막함으로써; 플라즈마 손상이 경감되어, Zn의 휘발이 일어나기 어려운 산화물막을 얻을 수 있다.
산화물막은 성막 압력을 0.8Pa 이하, 바람직하게는 0.4Pa 이하로 하고, 스퍼터링용 타겟과 기판과의 거리를 100mm 이하, 바람직하게는 40mm 이하, 바람직하게는 25mm 이하로 하여 성막한다. 이러한 조건으로 산화물막을 성막함으로써, 스퍼터 입자와 다른 스퍼터 입자, 가스 분자 또는 이온이 충돌하는 빈도를 낮출 수 있다. 즉, 성막 압력에 따라 스퍼터링용 타겟과 기판과의 거리를 스퍼터 입자, 가스 분자 또는 이온의 평균 자유 행정보다 작게 함으로써 막 중에 혼입되는 불순물 농도를 저감할 수 있다.
예를 들면, 압력을 0.4Pa, 온도를 25℃(절대 온도를 298K)로 한 경우에서의 평균 자유 행정은 수소 분자(H2)가 48.7mm, 헬륨 원자(He)가 57.9mm, 물 분자(H2O)가 31.3mm, 에탄 분자(CH4)가 13.2mm, 네온 원자(Ne)가 42.3mm, 질소 분자(N2)가 23.2mm, 일산화탄소 분자(CO)가 16.0mm, 산소 분자(O2)가 26.4mm, 아르곤 원자(Ar)가 28.3mm, 이산화탄소 분자(CO2)가 10.9mm, 크립톤 원자(Kr)가 13.4mm, 크세논 원자(Xe)가 9.6mm이다. 단, 압력이 2배가 되면 평균 자유 행정은 2분의 1이 되고, 절대 온도가 2배가 되면 평균 자유 행정은 2배가 된다.
평균 자유 행정은 압력, 온도, 및 분자(원자)의 직경으로부터 정해진다. 압력 및 온도를 일정하게 한 경우는, 분자(원자)의 직경이 클수록 평균 자유 행정은 짧아진다. 단, 각 분자(원자)의 직경은, H2가 0.218nm, He가 0.200nm, H2O가 0.272nm, CH4가 0.419nm, Ne가 0.234nm, N2가 0.316nm, CO가 0.380nm, O2가 0.296nm, Ar이 0.286nm, CO2가 0.460nm, Kr이 0.415nm, Xe가 0.491nm이다.
따라서, 분자(원자)의 직경이 클수록 평균 자유 행정이 짧아지고, 또한, 막 중에 혼입되었을 때는 분자(원자)의 직경이 크기 때문에, 결정화도를 저하시킨다. 그러므로, 예를 들면, Ar 이상의 직경을 갖는 분자(원자)는 불순물이 되기 쉽다고 할 수 있다.
다음에, 가열 처리를 행한다. 가열 처리는 감압 하, 불활성 분위기 또는 산화성 분위기에서 행한다. 가열 처리에 의해, CAAC-OS막 중의 불순물 농도를 저감할 수 있다.
가열 처리는 감압 하 또는 불활성 분위기에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하여 더욱 가열 처리를 행하면 바람직하다. 이것은, 감압 하 또는 불활성 분위기에서 가열 처리를 행하면 CAAC-OS막 중의 불순물 농도를 저감할 수 있지만; 동시에 산소 결손도 생기기 때문이다. 이 때 생긴 산소 결손을 산화성 분위기에서의 가열 처리에 의해 저감할 수 있다.
CAAC-OS막은 성막 시의 기판 가열에 더하여 가열 처리를 행함으로써, 막 중의 불순물 농도를 저감할 수 있다.
구체적으로는, CAAC-OS막 중의 수소 농도는 2차 이온 질량 분석(SIMS：Secondary Ion Mass Spectrometry)에서, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 할 수 있다.
또한, CAAC-OS막 중의 질소 농도는 SIMS에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 할 수 있다.
CAAC-OS막 중의 탄소 농도는 SIMS에서, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 할 수 있다.
CAAC-OS막은 승온 이탈 가스 분광법(TDS：Thermal Desorption Spectroscopy) 분석에 의한 m/z가 2(수소 분자 등)인 기체 분자(원자), m/z가 18인 기체 분자(원자), m/z가 28인 기체 분자(원자) 및 m/z가 44인 기체 분자(원자)의 방출량이 각각 1×1019개/cm3 이하, 바람직하게는 1×1018개/cm3 이하로 할 수 있다.
TDS 분석에서 방출량을 측정하는 방법에 대해서는, 후술하는 산소 원자의 방출량의 측정 방법을 참조한다.
이상과 같이 하여, 결정화도가 높은 CAAC-OS막을 형성할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 양태에 따른 스퍼터링용 타겟에 대하여 설명한다.
스퍼터링용 타겟은 불순물 농도가 저감된 스퍼터링용 타겟이다. 구체적으로는, 스퍼터링용 타겟 중의 실리콘 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 스퍼터링용 타겟 중의 탄소 농도는 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다. 스퍼터링용 타겟 중의 철 농도는 1×1016atoms/cm3 미만, 바람직하게는 5×1015atoms/cm3 미만, 더욱 바람직하게는 1×1015atoms/cm3 미만으로 한다. 스퍼터링용 타겟 중의 니켈 농도는 5×1016atoms/cm3 미만, 바람직하게는 1×1016atoms/cm3 미만, 더욱 바람직하게는 5×1015atoms/cm3 미만, 보다 바람직하게는 1×1015atoms/cm3 미만으로 한다. 스퍼터링용 타겟 중의 불순물 농도를 저감하기 위하여, 고순도화된 원료를 이용하면 바람직하다.
스퍼터링용 타겟은 바람직하게는 상대 밀도가 90% 이상, 95% 이상, 또는 99% 이상이다.
스퍼터링용 타겟은 복수의 결정립을 포함하는 다결정 산화물을 포함하고, 복수의 결정립의 평균 입경(粒徑)이 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하이다.
또는, 스퍼터링용 타겟은 복수의 결정립을 포함하는 다결정 산화물을 포함하고, 복수의 결정립 중 입경이 0.4μm 이상 1μm 이하인 결정립의 비율이 8% 이상, 바람직하게는 15% 이상, 더욱 바람직하게는 25% 이상이다.
단, 결정립의 입경은 예를 들면 전자 후방 산란 회절법(EBSD：Electron Backscatter Diffraction)에 의해 측정할 수 있다. 여기서 나타내는 결정립의 입경은, 결정립의 단면을 정원형으로 했을 때의 입경으로 환산한 것이다. 결정립의 단면은 EBSD에 의해 얻어지는 결정립 맵으로부터 관찰할 수 있다. 구체적으로는, 결정립의 단면적이 S일 때, 결정립의 단면의 반경을 r로 하고, S = πr2의 관계로부터 반경 r를 산출하고, 반경 r의 2배를 입경으로 하고 있다.
또한, 스퍼터링용 타겟에 포함되는 복수의 결정립은 벽개면을 포함한다. 벽개면은, 예를 들면 a-b면에 평행한 면이다.
복수의 결정립의 입경이 작은 것에 의해, 스퍼터링용 타겟에 이온을 충돌시키면 벽개면으로부터 스퍼터 입자가 박리한다. 박리한 스퍼터 입자는 벽개면과 평행한 상면 및 하면을 갖는 평판 형상이 된다. 또한, 복수의 결정립의 입경이 작은 것에 의해, 결정에 변형이 생겨 벽개면으로부터 박리하기 쉬워진다.
단, 스퍼터링용 타겟에 포함되는 복수의 결정립이 육방정인 경우, 평판 형상의 스퍼터 입자는 내각이 120°인 대략 정육각형의 상면 및 하면을 갖는 육각 기둥 형상이 된다.
스퍼터 입자는 이상적으로는 단결정이지만, 일부가 이온의 충돌의 영향 등에 의해 비정질화되어 있어도 상관없다.
이러한 스퍼터링용 타겟에 포함되는 다결정 산화물로서 In, M(M은 Ga, Sn, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu) 및 Zn을 포함한 산화물을 이용하면 좋다. In, M, 및 Zn을 포함한 산화물을 In-M-Zn 산화물이라고도 표기한다.
또한, In-M-Zn 산화물에 포함되는 In, M, 및 Zn의 원자수비는 화학양론적 조성의 근방이 되는 것이 바람직하다. In-M-Zn 산화물에 포함되는 In, M, 및 Zn의 원자수비가 화학양론적 조성의 근방이 됨으로써, 상기 In-M-Zn 산화물의 결정성을 높일 수 있다.
In-M-Zn 산화물에서, 벽개면은 M과 Zn이 혼합된 a-b면과 평행한 면인 것이 많다.
도 15의 (A) 및 도 15의 (B)를 이용하여, 상술한 스퍼터링용 타겟의 제작 방법을 나타낸다.
도 15의 (A)에서는, 스퍼터링용 타겟이 되는 복수의 금속 원소를 포함한 산화물 분말을 제작한다. 우선은, 공정 S101에서 산화물 분말을 칭량한다.
여기에서는, 복수의 금속 원소를 포함한 산화물 분말로서, In, M, 및 Zn을 포함한 산화물 분말(In-M-Zn 산화물 분말이라고도 함)을 얻는 경우에 대하여 설명한다. 구체적으로는, 원료로서 InOX 분말, MOY 분말 및 ZnOZ 분말을 준비한다. 단, X, Y, 및 Z는 임의의 양수이며; 예를 들면 X는 1.5, Y는 1.5, Z는 1로 하면 좋다. 물론, 상기의 산화물 분말은 일례이며, 소망한 조성으로 하기 위하여 적절히 산화물 분말을 선택하면 좋다. 단, M은, Ga, Sn, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu이다. 본 실시형태에서는 3종의 산화물 분말을 이용한 예를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 본 실시형태를 4종 이상의 산화물 분말을 이용한 경우에 적용해도 상관없고, 1종 또는 2종의 산화물 분말을 이용한 경우에 적용해도 상관없다.
다음에, InOX 분말, MOY 분말 및 ZnOZ 분말을 소정의 mol수비로 혼합한다.
소정의 mol수비로서는, 예를 들면, InOX 분말, MOY 분말, 및 ZnOZ 분말이 2：2：1, 8：4：3, 3：1：1, 1：1：1, 4：2：3, 1：1：2, 3：1：4, 1：3：2, 1：3：4, 1：3：6, 1：3：8, 1：3：10, 1：3：12, 1：6：4, 1：6：6, 1：6：8, 1：6：10, 1：6：12, 1：6：14, 1：6：16, 1：6：20, 또는 3：1：2로 한다. 이러한 mol수비로 함으로써, 후에 결정성이 높은 다결정 산화물을 포함한 스퍼터링용 타겟을 얻기 쉬워진다.
다음에, 공정 S102에서 소정의 mol수비로 혼합한 InOX 분말, MOY 분말 및 ZnOZ 분말에 대하여 제 1 소성을 행함으로써 In-M-Zn 산화물을 얻는다.
단, 제 1 소성은 불활성 분위기, 산화성 분위기, 또는 감압 하에서 행하고, 온도는 400℃ 이상 1700℃ 이하, 바람직하게는 900℃ 이상 1500℃ 이하로 한다. 제 1 소성의 시간은 예를 들면 3분 이상 24시간 이하, 바람직하게는 30분 이상 17시간 이하, 더욱 바람직하게는 30분 이상 5시간 이하에서 행하면 좋다. 제 1 소성을 상술한 조건에서 행함으로써, 주된 반응 이외의 여분의 반응을 억제할 수 있고, In-M-Zn 산화물 중에 포함되는 불순물 농도를 저감할 수 있다. 그러므로, In-M-Zn 산화물의 결정성을 높일 수 있다.
제 1 소성은 온도 또는/및 분위기를 바꾸어, 복수회 행하여도 좋다. 예를 들면, 제 1 분위기에서 제 1 온도로 In-M-Zn 산화물을 유지한 후, 제 2 분위기에서 제 2 온도로 유지해도 상관없다. 구체적으로는, 제 1 분위기를 불활성 분위기 또는 감압 하로 하고, 제 2 분위기를 산화성 분위기로 하면 바람직하다. 이것은, 제 1 분위기에서 In-M-Zn 산화물에 포함되는 불순물을 저감할 때에 In-M-Zn 산화물 중에 산소 결손이 생기는 경우가 있기 때문이다. 그러므로, 제 2 분위기에서 얻어지는 In-M-Zn 산화물 중의 산소 결손을 저감하는 것이 바람직하다. In-M-Zn 산화물 중의 불순물 농도를 저감하고, 또한, 산소 결손을 저감함으로써, In-M-Zn 산화물의 결정성을 높일 수 있다.
다음에, 공정 S103에서 In-M-Zn 산화물을 분쇄함으로써 In-M-Zn 산화물 분말을 얻는다.
In-M-Zn 산화물은, a-b면에 평행한 면의 표면 구조를 갖는 비율이 높다. 그러므로, 얻어지는 In-M-Zn 산화물 분말은 a-b면에 평행한 상면 및 하면을 갖는 평판 형상의 결정립을 많이 포함하게 된다. 또한, In-M-Zn 산화물의 결정은 육방정이 되는 경우가 많기 때문에; 상술한 평판 형상의 결정립은 내각이 120°인 대략 정육각형의 면을 갖는 육각 기둥 형상인 경우가 많다.
다음에, 얻어진 In-M-Zn 산화물 분말의 입경을 공정 S104에서 확인한다. 여기에서는, In-M-Zn 산화물 분말의 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하가 되어 있는 것이 확인된다. 단, 공정 S104을 생략하고, 입경 필터를 이용하여, 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하인 In-M-Zn 산화물 분말만을 골라내어도 좋다. In-M-Zn 산화물 분말을, 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하로 골라냄으로써, 확실히 In-M-Zn 산화물 분말의 평균 입경을 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하로 할 수 있다.
공정 S104에서, In-M-Zn 산화물 분말의 평균 입경이 소정의 값을 넘은 경우, 공정 S103으로 돌아와, 다시 In-M-Zn 산화물 분말을 분쇄한다.
이상과 같이 하여, 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하인 In-M-Zn 산화물 분말을 얻을 수 있다. 단, 평균 입경이 3μm 이하, 바람직하게는 2.5μm 이하, 더욱 바람직하게는 2μm 이하인 In-M-Zn 산화물 분말을 얻음으로써, 후에 제작하는 스퍼터링용 타겟에 포함되는 결정립의 입경을 작게 할 수 있다.
다음에, 도 15의 (B)에서는, 도 15의 (A)에 도시하는 플로 차트로 얻어진 In-M-Zn 산화물 분말을 이용하여 스퍼터링용 타겟을 형성한다.
공정 S111에서, In-M-Zn 산화물 분말을 몰드에 고르게 깔아 성형한다. 여기서, 성형이란, 몰드에 균일한 두께로 분말 등을 고르게 까는 것을 말한다. 구체적으로는, 몰드에 In-M-Zn 산화물 분말을 도입하고, 외부로부터 진동을 부여함으로써 성형하면 좋다. 또는, 몰드에 In-M-Zn 산화물 분말을 도입하고, 롤러 등을 이용하여 균일한 두께로 성형하면 좋다. 단, 공정 S111에서는, In-M-Zn 산화물 분말에 물과, 분산제와, 바인더를 혼합한 슬러리를 성형해도 좋다. 그 경우, 필터를 몰드에 깔고, 필터 위에 슬러리를 흘려 넣은 다음에, 몰드의 바닥면으로부터 상기 필터를 통하여 흡인함으로써 성형하면 좋다. 그 후, 흡인 후의 성형체에 대하여 건조 처리를 행한다. 건조 처리는 자연 건조로 행하면 성형체에 금이 가기 어렵기 때문에 바람직하다. 그 후, 300℃ 이상 700℃ 이하의 온도로 가열 처리함으로써, 자연 건조로 제거할 수 없었던 잔류 수분 등을 제거한다. 단, 필터는 예를 들면 직포 또는 펠트 위에 다공성의 수지막을 부착시킨 필터를 이용하면 좋다.
a-b면에 평행한 상면 및 하면을 갖는 평판 형상의 결정립을 많이 포함한 In-M-Zn 산화물 분말을 몰드에 고르게 깔아 성형함으로써, 결정립의 a-b면과 평행한 면이 위를 향하게 나열된다. 따라서, 얻어진 In-M-Zn 산화물 분말을 고르게 깔아 성형함으로써, ab면에 평행한 면의 표면 구조의 비율을 증가시킬 수 있다. 단, 몰드는 금속제 또는 산화물제로 하면 좋고, 직사각형 또는 환형의 상면 형상을 갖는다.
다음에, 공정 S112에서, In-M-Zn 산화물 분말에 대하여 제 1 가압 처리를 행한다. 그 후, 공정 S113에서, 제 2 소성을 행하고, 판 형상 In-M-Zn 산화물을 얻는다. 제 2 소성은 제 1 소성과 같은 조건 및 방법으로 행하면 좋다. 제 2 소성을 행함으로써, In-M-Zn 산화물의 결정성을 높일 수 있다.
단, 제 1 가압 처리는 In-M-Zn 산화물 분말을 누를 수 있으면 좋다. 예를 들면, 몰드와 같은 종류로 제공된 추 등을 이용하여 행하면 좋다. 또는, 압축 공기등을 이용하여 고압으로 눌러도 좋다. 그 외, 공지의 기술을 이용하여 제 1 가압 처리를 행할 수 있다. 단, 제 1 가압 처리는 제 2 소성과 동시에 행하여도 상관없다.
제 1 가압 처리 후에 평탄화 처리를 행하여도 좋다. 평탄화 처리는 화학 기계 연마(CMP：Chemical Mechanical Polishing) 처리 등을 이용하면 좋다.
이렇게 하여 얻어진 판 형상 In-M-Zn 산화물은 결정성이 높은 다결정 산화물이 된다.
다음에, 공정 S114에서, 얻어진 판 형상 In-M-Zn 산화물의 두께를 확인한다. 판 형상 In-M-Zn 산화물이 소망한 두께보다 얇은 경우는, 공정 S111으로 돌아와, 판 형상 In-MZn 산화물 위에 In-M-Zn 산화물 분말을 고르게 깔아 성형한다. 공정 S114에서, 판 형상 In-M-Zn 산화물이 소망한 두께인 경우는, 상기 판 형상 In-M-Zn 산화물을 스퍼터링용 타겟으로 한다. 이하는, 판 형상 In-M-Zn 산화물이 소망한 두께보다 얇은 경우의 공정 S111 이후의 공정에 대하여 설명한다.
공정 S111 후, 공정 S112에서, 판 형상 In-M-Zn 산화물, 및 판 형상 In-M-Zn 산화물 위의 In-M-Zn 산화물 분말에 대하여 제 2 가압 처리를 행한다. 그 후, 공정 S113에서, 제 3 소성을 행하고, In-M-Zn 산화물 분말의 분량만큼 두께가 늘어난 판 형상 In-M-Zn 산화물을 얻는다. 두께가 늘어난 판 형상 In-M-Zn 산화물은 판 형상 In-M-Zn 산화물을 종 결정으로서 결정 성장시켜 얻을 수 있기 때문에; 결정성이 높은 다결정 산화물이 된다.
단, 제 3 소성은 제 2 소성과 같은 조건 및 방법으로 행하면 좋다. 제 2 가압 처리는 제 1 가압 처리와 같은 조건 및 방법으로 행하면 좋다. 단, 제 2 가압 처리는 제 3 소성과 동시에 행하여도 상관없다.
공정 S114에서, 얻어진 판 형상 In-M-Zn 산화물의 두께를 다시 확인한다.
이상의 공정에 의해, 결정의 배향성을 높이면서 서서히 판 형상 In-M-Zn 산화물을 두껍게 할 수 있다.
이 판 형상 In-M-Zn 산화물을 두껍게 하는 공정을 n회(n은 자연수) 반복함으로써, 소망한 두께(t), 예를 들면 2mm 이상 20mm 이하, 바람직하게는 3mm 이상 20mm 이하의 판 형상 In-M-Zn 산화물을 얻을 수 있다. 상기 판 형상 In-M-Zn 산화물은 스퍼터링용 타겟으로서 이용된다.
그 후, 평탄화 처리를 행하여도 좋다.
단, 얻어진 스퍼터링용 타겟에 대하여, 제 4 소성을 행하여도 상관없다. 제 4 소성은 제 1 소성과 같은 조건 및 방법으로 행하면 좋다. 제 4 소성을 행함으로써, 더욱 결정성이 높은 다결정 산화물을 포함한 스퍼터링용 타겟을 얻을 수 있다.
이상과 같이 하여, a-b면에 평행한 벽개면을 갖는 복수의 결정립을 포함하고, 복수의 결정립의 평균 입경이 작은 다결정 산화물을 포함한 스퍼터링용 타겟을 형성할 수 있다.
단, 이와 같이 하여 제작한 스퍼터링용 타겟은 고밀도로 할 수 있다. 스퍼터링용 타겟의 밀도가 높음으로써, 형성되는 막 밀도도 높게 할 수 있다. 구체적으로는, 스퍼터링용 타겟의 상대 밀도가 90% 이상, 95% 이상, 또는 99% 이상으로 할 수 있다.
본 실시형태는 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 양태에 따른 트랜지스터에 대하여 설명한다.
도 16의 (A)는 본 발명의 일 양태에 따른 트랜지스터의 상면도이다. 도 16의 (A)에 도시하는 일점 쇄선 A1-A2에 대응하는 단면도를 도 16의 (B)에 나타낸다. 또한, 도 16의 (A)에 도시하는 일점 쇄선 A3-A4에 대응하는 단면도를 도 16의 (C)에 나타낸다. 이해를 쉽게 하기 위해, 도 16의 (A)에서는 게이트 절연막(112) 등을 생략하여 나타낸다.
도 16의 (B)는 기판(100) 위에 제공된 하지 절연막(102)과, 하지 절연막(102) 위에 제공된 게이트 전극(104)과, 게이트 전극(104) 위에 제공된 게이트 절연막(112)과, 게이트 절연막(112) 위에 있고, 게이트 전극(104)과 중첩하여 제공된 산화물 반도체막(106)과, 산화물 반도체막(106) 위에 제공된 소스 전극(116a) 및 드레인 전극(116b)과, 산화물 반도체막(106), 소스 전극(116a) 및 드레인 전극(116b) 위에 제공된 보호 절연막(118)을 포함하는 트랜지스터의 단면도이다. 또한, 도 16의 (B)에서는 하지 절연막(102)이 제공된 구조를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 하지 절연막(102)이 제공되지 않은 구조로 해도 상관없다.
여기서, 산화물 반도체막(106)은 앞의 실시형태에서 나타낸 결정화도가 높은 산화물막을 적용한다.
산화물 반도체막(106)은 수소 농도를 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 보다 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 이것은, 산화물 반도체막(106)에 포함되는 수소가 의도하지 않는 캐리어를 생성하는 경우가 있기 때문이다. 생성된 캐리어는 트랜지스터의 오프 전류를 증대시키고, 또한, 트랜지스터의 전기 특성을 변동시키는 요인이 된다. 따라서, 산화물 반도체막(106)의 수소 농도를 상술한 범위로 함으로써, 트랜지스터의 오프 전류의 증대를 억제하고, 또한, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
산화물 반도체막(106)의 도너(수소, 산소 결손 등) 농도를 매우 작게 함으로써, 산화물 반도체막(106)을 포함한 트랜지스터는 오프 전류가 매우 작은 트랜지스터로 할 수 있다. 구체적으로는, 채널 길이가 3μm, 채널폭이 1μm 일 때의 트랜지스터의 오프 전류를 1×10-21A 이하, 또는 1×10-25A 이하로 할 수 있다.
기판(100)에 큰 제한은 없다. 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(100)으로서 이용해도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 이용할 수 있다. 이러한 기판 위에 반도체 소자가 제공된 것을 기판(100)으로서 이용해도 좋다.
기판(100)으로서 제 5 세대(1000mm×1200mm 또는 1300mm×1500mm); 제 6 세대(1500mm×1800mm); 제 7 세대(1870mm×2200mm); 제 8 세대(2200mm×2500mm); 제 9 세대(2400mm×2800mm); 제 10 세대(2880mm×3130mm) 등의 대형 유리 기판을 이용하는 경우, 반도체 장치의 제작 공정에서의 가열 처리 등으로 생기는 기판(100)의 수축(shrinkage)에 의해, 미세한 가공이 곤란해지는 경우가 있다. 그러므로, 상술한 바와 같은 대형 유리 기판을 기판(100)으로서 이용하는 경우, 가열 처리에 의한 수축이 작은 것을 이용하는 것이 바람직하다. 예를 들면, 기판(100)으로서 400℃, 바람직하게는 450℃, 더욱 바람직하게는 500℃의 온도로 1시간 가열 처리를 행한 후의 수축량이 10ppm 이하, 바람직하게는 5ppm 이하, 더욱 바람직하게는 3ppm 이하인 대형 유리 기판을 이용하면 좋다.
또한, 기판(100)으로서 가요성 기판을 이용해도 좋다. 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는, 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(100)에 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터와의 사이에 박리층을 제공하면 좋다.
하지 절연막(102)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막으로부터 선택하여, 단층으로, 또는 적층해 이용하여 형성하면 좋다.
게이트 전극(104)은, Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W를 일종 이상 포함한 단체(單體), 질화물, 산화물 또는 합금을 단층으로, 또는 적층하여 이용하면 좋다.
소스 전극(116a) 및 드레인 전극(116b)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W를 일종 이상 포함한 단체, 질화물, 산화물 또는 합금을 단층으로, 또는 적층하여 이용하면 좋다. 단, 소스 전극(116a)과 드레인 전극(116b)은 동일 조성이어도 좋고, 다른 조성이어도 좋다.
게이트 절연막(112)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막으로부터 선택하여, 단층으로, 또는 적층하여 이용하여 형성하면 좋다.
보호 절연막(118)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막으로부터 선택하여, 단층으로, 또는 적층하여 이용하여 형성하면 좋다.
보호 절연막(118)은 예를 들면, 첫번째 층을 산화 실리콘막으로 하고, 두번째 층을 질화 실리콘막으로 한 적층막으로 하면 좋다. 이 경우, 산화 실리콘막은 산화 질화 실리콘막이어도 상관없다. 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 이용하면 바람직하다. 구체적으로는, 전자 스핀 공명(ESR：Electron Spin Resonance)에서 g값이 2.001의 신호에 유래하는 스핀의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막을 이용한다. 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 이용한다. 수소, 암모니아의 방출량은, TDS(Thermal Desorption Spectroscopy：승온 이탈 가스 분광법) 분석으로 측정하면 좋다. 또한, 질화 실리콘막은 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘막을 이용한다.
보호 절연막(118)은 예를 들면, 첫번째 층을 제 1 산화 실리콘막으로 하고, 두번째 층을 제 2 산화 실리콘막으로 하고, 세번째 층을 질화 실리콘막으로 한 적층막로 하면 좋다. 이 경우, 제 1 산화 실리콘막 또는/및 제 2 산화 실리콘막은 산화 질화 실리콘막이어도 상관없다. 제 1 산화 실리콘막은 결함 밀도가 작은 산화 실리콘막을 이용하면 바람직하다. 구체적으로는, ESR에서 g값이 2.001의 신호에 유래하는 스핀의 스핀 밀도가 3×1017spins/cm3 이하, 바람직하게는 5×1016spins/cm3 이하인 산화 실리콘막을 이용한다. 제 2 산화 실리콘막은 과잉 산소를 갖는 산화 실리콘막을 이용한다. 질화 실리콘막은 수소 및 암모니아의 방출량이 적은 질화 실리콘막을 이용한다. 또한, 질화 실리콘막은 산소를 투과하지 않거나, 또는 거의 투과하지 않는 질화 실리콘막을 이용한다.
과잉 산소를 포함한 산화 실리콘막이란, 가열 처리 등에 의해 산소를 방출할 수 있는 산화 실리콘막을 말한다. 산화 실리콘막을 절연막으로 확장하면, 과잉 산소를 갖는 절연막은 가열 처리에 의해 산소를 방출하는 기능을 갖는 절연막이다.
가열 처리에 의해 산소를 방출하는 막은 TDS 분석에 의해 1×1018atoms/cm3 이상, 1×1019atom/cm3 이상 또는 1×1020atoms/cm3 이상의 산소(산소 원자수로 환산)를 방출하는 경우도 있다.
여기서, TDS 분석을 이용한 산소의 방출량의 측정 방법에 대하여, 이하에 설명한다.
측정 시료를 TDS 분석했을 때의 기체의 전방출량은 방출 가스의 이온 강도의 적분값에 비례한다. 그리고 표준 시료와의 비교에 의해, 기체의 전 방출량을 계산할 수 있다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 포함한 실리콘 웨이퍼의 TDS 분석 결과, 및 측정 시료의 TDS 분석 결과로부터, 측정 시료의 산소 분자의 방출량(NO2)은 수학식 1로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 가스 전부가 산소 분자 유래라고 가정한다. 단, 질량수 32인 것으로서 그 밖에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함한 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
Figure pat00001
NH2는 표준 시료로부터 이탈한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 측정 시료를 TDS 분석했을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 주는 계수이다. 수학식 1의 상세한 사항에 관해서는, 일본국 특개평6-275697호 공보를 참조한다. 상기 산소의 방출량은 전자 과학 주식회사(ESCO Ltd.)제의 승온 이탈 분석 장치 EMD-WA1000S/W를 이용하고, 표준 시료로서 1×1016atoms/cm2의 수소 원자를 포함한 실리콘 웨이퍼를 이용하여 측정했다.
또한, TDS 분석에서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 상술한 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 방출량을 평가함으로써, 산소 원자의 방출량에 대해서도 추측할 수 있다.
여기서, NO2는 산소 분자의 방출량이다. 산소 원자로 환산했을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
또는, 가열 처리에 의해 산소를 방출하는 막은 과산화 라디칼을 포함하는 경우도 있다. 구체적으로는, 과산화 라디칼에 기인한 스핀 밀도가 5×1017spins/cm3 이상인 것을 말한다. 단, 과산화 라디칼을 포함한 막은 ESR에서 g값이 2.01 근방에 비대칭의 신호를 갖는 경우도 있다.
과잉 산소를 포함한 절연막은 산소가 과잉인 산화 실리콘(SiOX(X＞2))이어도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X＞2))은 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당에 포함하는 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)에 의해 측정한 값이다.
게이트 절연막(112) 및 보호 절연막(118) 중 적어도 한쪽은 과잉 산소를 포함한 절연막이면 바람직하다.
게이트 절연막(112) 및 보호 절연막(118) 중 적어도 한쪽이 과잉 산소를 포함한 절연막인 경우, 산화물 반도체막(106)의 산소 결손을 저감할 수 있다.
도 16의 (A) 내지 도 16의 (C)에 도시한 트랜지스터에 백 게이트 전극(114)을 제공한 것이 도 17의 (A) 내지 도 17의 (C)에 도시하는 트랜지스터이다.
도 17의 (A)는 본 발명의 일 양태에 따른 트랜지스터의 상면도이다. 도 17의 (A)에 도시하는 일점 쇄선 A1-A2에 대응하는 단면도를 도 17의 (B)에 나타낸다. 또한, 도 17의 (A)에 도시하는 일점 쇄선 A3-A4에 대응하는 단면도를 도 17의 (C)에 나타낸다. 이해를 쉽게 하기 위하여, 도 17의 (A)에서는 게이트 절연막(112) 등을 생략하여 나타낸다.
도 17의 (A) 내지 도 17의 (C)에 나타내는 트랜지스터는 백 게이트 전극(114)이 제공됨으로써, 문턱 전압의 제어가 용이해진다. 또한, 게이트 전극(104)과 백 게이트 전극(114)을 접속함으로써, 트랜지스터의 온 전류를 높일 수 있다. 또는, 백 게이트 전극(114)을 음 전위(트랜지스터의 소스 전위보다 낮은 전위) 또는 소스 전위로 함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
다음에, 도 16의 (A) 내지 도 16의 (C) 및 도 17의 (A) 내지 도 17의 (C)와는 다른 구조의 트랜지스터에 대하여, 도 18의 (A) 내지 도 18의 (C)를 이용하여 설명한다.
도 18의 (A)는 본 발명의 일 양태에 따른 트랜지스터의 상면도이다. 도 18의 (A)에 도시하는 일점 쇄선 B1-B2에 대응하는 단면도를 도 18의 (B)에 나타낸다. 또한, 도 18의 (A)에 도시하는 일점 쇄선 B3-B4에 대응하는 단면도를 도 18의 (C)에 나타낸다. 이해를 쉽게 하기 위하여, 도 18의 (A)에서는, 게이트 절연막(212) 등을 생략하여 나타낸다.
도 18의 (B)는 기판(200) 위에 제공된 하지 절연막(202)과, 하지 절연막(202) 위에 제공된 게이트 전극(204)과, 게이트 전극(204) 위에 제공된 게이트 절연막(212)과, 게이트 절연막(212) 위에 제공된 소스 전극(216a) 및 드레인 전극(216b)과, 게이트 절연막(212), 소스 전극(216a) 및 드레인 전극(216b) 위에 있고, 게이트 전극(204)과 중첩하여 제공된 산화물 반도체막(206)과, 산화물 반도체막(206), 소스 전극(216a) 및 드레인 전극(216b) 위에 제공된 보호 절연막(218)을 포함하는 트랜지스터의 단면도이다. 도 18의 (B)에서는 하지 절연막(202)이 제공된 구조를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 하지 절연막(202)이 제공되지 않은 구조로 해도 상관없다.
산화물 반도체막(206)은 산화물 반도체막(106)을 참조한다.
기판(200)은 기판(100)을 참조한다.
하지 절연막(202)은 하지 절연막(102)을 참조한다.
게이트 전극(204)은 게이트 전극(104)을 참조한다.
게이트 절연막(212)은 게이트 절연막(112)과 같은 절연막을 이용하면 좋다.
소스 전극(216a) 및 드레인 전극(216b)은 소스 전극(116a) 및 드레인 전극(116b)을 참조한다.
보호 절연막(218)은 보호 절연막(118)과 같은 절연막을 이용하면 좋다.
도시하지 않았지만 도 18의 (A) 내지 도 18의 (C)에 나타내는 트랜지스터의 보호 절연막(218) 위에 백 게이트 전극이 제공되어도 상관없다. 상기 백 게이트 전극은 백 게이트 전극(114)을 참조한다.
다음에, 도 16의 (A) 내지 도 16의 (C), 도 17의 (A) 내지 도 17의 (C), 및 도 18의 (A) 내지 도 18의 (A)와는 다른 구조의 트랜지스터에 대하여, 도 19의 (A) 내지 도 19의 (C)를 이용하여 설명한다.
도 19의 (A)는 본 발명의 일 양태에 따른 트랜지스터의 상면도이다. 도 19의 (A)에 도시하는 일점 쇄선 C1-C2에 대응하는 단면도를 도 19의 (B)에 나타낸다. 도 19의 (A)에 도시하는 일점 쇄선 C3-C4에 대응하는 단면도를 도 19의 (C)에 나타낸다. 이해를 쉽게 하기 위하여, 도 19의 (A)에서는, 게이트 절연막(312) 등을 생략하여 나타낸다.
도 19의 (B)는 기판(300) 위에 제공된 하지 절연막(302)과, 하지 절연막(302) 위에 제공된 산화물 반도체막(306)과, 산화물 반도체막(306) 위에 제공된 소스 전극(316a) 및 드레인 전극(316b)과, 산화물 반도체막(306), 소스 전극(316a) 및 드레인 전극(316b) 위에 제공된 게이트 절연막(312)과, 게이트 절연막(312) 위에 있고, 산화물 반도체막(306)과 중첩하여 제공된 게이트 전극(304)을 포함하는 트랜지스터의 단면도이다. 도 19의 (B)에서는 하지 절연막(302)이 제공된 구조를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 하지 절연막(302)이 제공되지 않은 구조로 해도 상관없다.
산화물 반도체막(306)은 산화물 반도체막(106)을 참조한다.
기판(300)은 기판(100)을 참조한다.
하지 절연막(302)은 보호 절연막(118)과 같은 절연막을 이용하면 좋다. 또한, 하지 절연막(302)을 보호 절연막(118)의 예로서 나타낸 적층 구조로 하는 경우, 적층하는 순번을 반대로 하면 좋다.
하지 절연막(302)은 평탄성을 가지면 바람직하다. 구체적으로는, 하지 절연막(302)은 평균면 조도(Ra)가 1nm 이하, 0.3nm 이하, 또는 0.1nm 이하로 할 수 있다.
단, Ra란, JIS B 0601：2001(ISO4287：1997)으로 정의되는 산술 평균 조도를 곡면에 대하여 적용할 수 있도록 삼차원으로 확장한 것이고, "기준면으로부터 지정면까지의 편차의 절대치를 평균한 값"으로 표현할 수 있어 수학식 2로 정의된다.
Figure pat00002
여기서, 지정면이란, 조도 계측의 대상이 되는 면이며, 좌표((x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내어지는 사각형의 영역으로 한다. 또한, 지정면을 xy 평면에 투영한 장방형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0로 한다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)으로 측정 가능하다.
하지 절연막(302)은 과잉 산소를 포함한 절연막이면 바람직하다.
소스 전극(316a) 및 드레인 전극(316b)은 소스 전극(116a) 및 드레인 전극(116b)을 참조한다.
게이트 절연막(312)은 게이트 절연막(112)과 같은 절연막을 이용하면 좋다.
게이트 전극(304)은 게이트 전극(104)을 참조한다.
또한, 도시하지 않았지만 도 19의 (A) 내지 도 19의 (C)에 나타내는 트랜지스터의 하지 절연막(302) 아래에 백 게이트 전극이 제공되어도 상관없다. 상기 백 게이트 전극은 백 게이트 전극(114)을 참조한다.
다음에, 도 16의 (A) 내지 도 16의 (C), 도 17의 (A) 내지 도 17의 (C), 도 18의 (A) 내지 도 18의 (C), 및 도 19의 (A) 내지 도 19의 (C)와는 다른 구조의 트랜지스터에 대하여, 도 20의 (A) 내지 도 20의 (C)를 이용하여 설명한다.
도 20의 (A)는 본 발명의 일 양태에 따른 트랜지스터의 상면도이다. 도 20의 (A)에 도시하는 일점 쇄선 D1-D2에 대응하는 단면도를 도 20의 (B)에 나타낸다. 도 20의 (A)에 도시하는 일점 쇄선 D3-D4에 대응하는 단면도를 도 20의 (C)에 나타낸다. 이해를 쉽게 하기 위하여, 도 20의 (A)에서는, 게이트 절연막(412) 등을 생략하여 나타낸다.
도 20의 (B)는 기판(400) 위에 제공된 하지 절연막(402)과, 하지 절연막(402) 위에 제공된 소스 전극(416a) 및 드레인 전극(416b)과, 하지 절연막(402), 소스 전극(416a) 및 드레인 전극(416b) 위에 제공된 산화물 반도체막(406)과, 산화물 반도체막(406) 위에 제공된 게이트 절연막(412)과, 게이트 절연막(412) 위에 있고, 산화물 반도체막(406)과 중첩하여 제공된 게이트 전극(404)을 포함하는 트랜지스터의 단면도이다. 단, 도 20의 (B)에서는 하지 절연막(402)이 제공된 구조를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 하지 절연막(402)이 제공되지 않은 구조로 해도 상관없다.
산화물 반도체막(406)은 산화물 반도체막(106)을 참조한다.
기판(400)은 기판(100)을 참조한다.
하지 절연막(402)은 하지 절연막(302)과 같은 절연막을 이용하면 좋다.
소스 전극(416a) 및 드레인 전극(416b)은 소스 전극(116a) 및 드레인 전극(116b)을 참조한다.
게이트 절연막(412)은 게이트 절연막(112)과 같은 절연막을 이용하면 좋다.
게이트 전극(404)은 게이트 전극(104)을 참조한다.
도시하지 않았지만 도 20의 (A) 내지 도 20의 (C)에 나타내는 트랜지스터의 하지 절연막(402) 아래에 백 게이트 전극이 제공되어도 상관없다. 상기 백 게이트 전극은 백 게이트 전극(114)을 참조한다.
다음에, 도 16의 (A) 내지 도 16의 (C), 도 17의 (A) 내지 도 17의 (C), 도 18의 (A) 내지 도 18의 (C), 도 19의 (A) 내지 도 19의 (C) 및 도 20의 (A) 내지 도 20의 (C)와는 다른 구조의 트랜지스터에 대하여, 도 21의 (A) 내지 도 21의 (C)를 이용하여 설명한다.
도 21의 (A)는 본 발명의 일 양태에 따른 트랜지스터의 상면도이다. 도 21의 (A)에 도시하는 일점 쇄선 E1-E2에 대응하는 단면도를 도 21의 (B)에 나타낸다. 도 21의 (A)에 도시하는 일점 쇄선 E3-E4에 대응하는 단면도를 도 21의 (C)에 나타낸다. 이해를 쉽게 하기 위하여, 도 21의 (A)에서는, 게이트 절연막(512) 등을 생략하여 나타낸다.
도 21의 (B)는 기판(500) 위에 제공된 하지 절연막(502)과, 하지 절연막(502) 위에 제공된 산화물 반도체막(506)과, 산화물 반도체막(506) 위에 제공된 게이트 절연막(512)과, 게이트 절연막(512) 위에 있고, 산화물 반도체막(506)과 중첩하여 제공된 게이트 전극(504)과, 산화물 반도체막(506) 및 게이트 전극(504) 위에 제공된 층간 절연막(518)을 포함하는 트랜지스터의 단면도이다. 도 21의 (B)에서는 하지 절연막(502)이 제공된 구조를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 하지 절연막(502)이 제공되지 않은 구조로 해도 상관없다.
도 21의 (B)에 도시하는 단면도에서는, 층간 절연막(518)은 산화물 반도체막(506)에 이르는 개구부를 가지고, 상기 개구부를 통하여, 층간 절연막(518) 위에 제공된 배선(524a) 및 배선(524b)은 산화물 반도체막(506)과 접촉한다.
도 21의 (B)에서는, 게이트 절연막(512)이 게이트 전극(504)과 중첩하는 영역에만 제공되어 있지만, 이것으로 한정되지 않는다. 예를 들면, 게이트 절연막(512)이 산화물 반도체막(506)을 덮도록 제공되고 있어도 좋다. 또한, 게이트 전극(504)의 측벽에 접촉하여 측벽 절연막이 제공되어도 상관없다.
또한, 게이트 전극(504)의 측벽에 접촉하여 측벽 절연막을 형성하는 경우, 산화물 반도체막(506)의 측벽 절연막과 중첩하는 영역은 게이트 전극(504)과 중첩하는 영역보다 저저항이면 바람직하다. 예를 들면, 산화물 반도체막(506)의 게이트 전극(504)과 중첩하지 않는 영역은, 산화물 반도체막(506)을 저저항화하는 불순물을 포함하는 영역이어도 좋고, 또는, 결함에 의해 저저항화된 영역이어도 좋다. 산화물 반도체막(506)의 측벽 절연막과 중첩하는 영역이 게이트 전극(504)과 중첩하는 영역보다 저저항인 것에 의해, 상기 영역을 LDD(Lightly Doped Drain) 영역으로서 기능한다. 트랜지스터가 LDD 영역을 가짐으로써, DIBL(DrainInduced Barrier Lowering) 및 핫 캐리어 열화를 억제할 수 있다. 단, 산화물 반도체막(506)의 측벽 절연막과 중첩하는 영역을 오프셋 영역으로서 이용해도 상관없다. 트랜지스터가 오프셋 영역을 갖는 것에 의해서도, DIBL 및 핫 캐리어 열화를 억제할 수 있다.
산화물 반도체막(506)은 산화물 반도체막(106)을 참조한다.
기판(500)은 기판(100)을 참조한다.
하지 절연막(502)은 하지 절연막(302)과 같은 절연막을 이용하면 좋다.
게이트 절연막(512)은 게이트 절연막(112)과 같은 절연막을 이용하면 좋다.
게이트 전극(504)은 게이트 전극(104)을 참조한다.
층간 절연막(518)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막으로부터 선택하여, 단층으로, 또는 적층하여 이용하여 형성하면 좋다.
배선(524a) 및 배선(524b)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W를 일종 이상 포함한 단체, 질화물, 산화물, 또는 합금을 단층으로, 또는 적층하여 이용하면 좋다. 단, 배선(524a)과 배선(524b)은 동일 조성이어도 좋고, 다른 조성이어도 좋다.
또한, 도시하지 않았지만 도 21의 (A) 내지 도 21의 (C)에 나타내는 트랜지스터의 하지 절연막(502) 아래에 백 게이트 전극이 제공되어도 상관없다. 상기 백 게이트 전극은 백 게이트 전극(114)을 참조한다.
도 21의 (A) 내지 도 21의 (C)에 나타내는 트랜지스터는 게이트 전극(504)과 다른 배선 및 전극과의 중첩하는 영역이 작기 때문에, 기생 용량이 발생하기 어렵고, 트랜지스터의 스위칭 특성을 높일 수 있다. 또한, 트랜지스터의 채널 길이가 게이트 전극(504)의 폭으로 결정되기 때문에, 채널 길이가 작은 미세한 트랜지스터를 제작하기 쉬운 구조이다.
도 16의 (A) 내지 도 16의 (C), 도 17의 (A) 내지 도 17의 (C), 도 18의 (A) 내지 도 18의 (C), 도 19의 (A) 내지 도 19의 (C), 도 20의 (A) 내지 도 20의 (C), 및 도 21의 (A) 내지 도 21의 (C)에 나타낸 트랜지스터는 앞의 실시형태에서 나타낸 결정화도가 높은 산화물막을 산화물 반도체막으로서 이용한 트랜지스터이다. 따라서, 안정된 전기 특성이 제공된다.
본 실시형태는, 다른 실시형태 및 실시예와 적절히 조합하여 이용할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 양태에 따른 반도체 장치인 논리 회로에 대하여 설명한다.
도 22의 (A)에, p채널형 트랜지스터 및 n채널형 트랜지스터를 이용한 NOT 회로(인버터)의 일례인 회로도를 나타낸다.
p채널형 트랜지스터인 트랜지스터(Tr1a)는 예를 들면 실리콘을 포함한 트랜지스터를 적용하면 좋다. 단, 트랜지스터(Tr1a)는 실리콘을 포함한 트랜지스터로 한정되지 않는다. 트랜지스터(Tr1a)의 문턱 전압을 Vth1a로 한다.
n채널형 트랜지스터인 트랜지스터(Tr2a)는 앞의 실시형태에서 나타낸 트랜지스터를 이용하면 좋다. 트랜지스터(Tr2a)의 문턱 전압을 Vth2a로 한다.
여기서, 트랜지스터(Tr1a)의 게이트는 입력 단자(Vin) 및 트랜지스터(Tr2a)의 게이트와 접속된다. 트랜지스터(Tr1a)의 소스는 전원 전위(VDD)와 전기적으로 접속된다. 트랜지스터(Tr1a)의 드레인은, 트랜지스터(Tr2a)의 드레인 및 출력 단자(Vout)와 접속된다. 트랜지스터(Tr2a)의 소스는 접지 전위(GND)와 접속된다. 또한, 트랜지스터(Tr2a)의 백 게이트는 백 게이트선(BGL)과 접속된다. 본 실시형태에서는, 트랜지스터(Tr2a)가 백 게이트를 갖는 구성에 대하여 나타내지만, 이것으로 한정되는 것은 아니다. 예를 들면, 트랜지스터(Tr2a)가 백 게이트를 갖지 않는 구성이어도 상관없고, 트랜지스터(Tr1a)가 백 게이트를 갖는 구성이어도 상관없다.
예를 들면, 트랜지스터(Tr1a)의 문턱 전압(Vth1a)은 부호를 반전시킨 VDD보다 높고, 0V 미만으로 한다(-VDD＜Vth1a＜0V). 또한, 트랜지스터(Tr2a)의 문턱 전압(Vth2a)은 0V보다 높고, VDD 미만으로 한다(0V＜Vth2a＜VDD). 각 트랜지스터의 문턱 전압의 제어를 위하여, 백 게이트를 이용해도 상관없다.
여기서, 입력 단자(Vin)의 전위를 VDD로 하면, 트랜지스터(Tr1a)의 게이트 전압은 0V가 되어, 트랜지스터(Tr1a)는 오프하고, 또한, 트랜지스터(Tr2a)의 게이트 전압은 VDD가 되어, 트랜지스터(Tr2a)는 온한다. 따라서, 출력 단자(Vout)는 GND와 전기적으로 접속되어 GND가 공급된다.
반면, 입력 단자(Vin)의 전위를 GND로 하면, 트랜지스터(Tr1a)의 게이트 전압은 VDD가 되어, 트랜지스터(Tr1a)는 온하고, 트랜지스터(Tr2a)의 게이트 전압은 0V가 되어, 트랜지스터(Tr2a)는 오프한다. 따라서, 출력 단자(Vout)는 VDD와 전기적으로 접속되어 VDD가 공급된다.
이상에 설명한 바와 같이, 도 22의 (A)에 도시하는 회로도에서, 입력 단자(Vin)의 전위가 VDD인 경우는 출력 단자(Vout)로부터 GND를 출력하고, 입력 단자(Vin)의 전위가 GND인 경우는 출력 단자(Vout)로부터 VDD를 출력한다.
도 22의 (B)는 도 22의 (A)에 대응한 반도체 장치의 단면도의 일례이다.
도 22의 (B)는 게이트 전극(654)을 포함하는 트랜지스터(Tr1a)와, 트랜지스터(Tr1a) 위에 제공된 절연막(902)과, 트랜지스터(Tr1a) 위에 있고, 게이트 전극(654) 및 절연막(902)을 포함하여 제공된 트랜지스터(Tr2a)를 포함하는 반도체 장치의 단면도이다.
절연막(902)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막으로부터 선택하여, 단층으로, 또는 적층하여 이용하면 좋다.
도 22의 (B)에서는, 트랜지스터(Tr2a)에 도 20에 도시한 트랜지스터와 유사한 트랜지스터를 적용하였다. 그러므로, 트랜지스터(Tr2a)의 각 구성 중, 이하에 특별히 설명하지 않는 것에 대해서는, 도 20의 (A) 내지 도 20의 (C)에 관한 설명을 참조한다.
여기서, 트랜지스터(Tr1a)는 반도체 기판(650)과 반도체 기판(650)에 제공된 채널 영역(656), 소스 영역(657a) 및 드레인 영역(657b)과, 반도체 기판(650)에 제공된 홈부를 묻는 소자 분리층(664)과, 반도체 기판(650) 위에 제공된 게이트 절연막(662)과, 게이트 절연막(662)를 사이에 끼우고 채널 영역(656) 위에 제공된 게이트 전극(654)을 포함한다.
반도체 기판(650)은 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판을 이용하면 좋다.
본 실시형태에서는 반도체 기판에 트랜지스터(Tr1a)가 제공된 구성을 나타내고 있지만, 이것으로 한정되는 것은 아니다. 예를 들면, 반도체 기판 대신에 절연 표면을 갖는 기판을 이용하여 절연 표면 상에 반도체막이 제공되는 구성으로 해도 상관없다. 여기서, 절연 표면을 갖는 기판으로서, 예를 들면, 유리 기판, 세라믹 기판, 석영 기판, 또는 사파이어 기판을 이용하면 좋다.
소스 영역(657a) 및 드레인 영역(657b)은 반도체 기판(650)에 p형의 도전형을 부여하는 불순물을 포함한 영역이다.
소자 분리층(664)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
게이트 절연막(662)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
게이트 전극(654)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W를 일종 이상 포함한, 단체, 질화물, 산화물 또는 합금을 단층으로, 또는 적층하여 이용해 형성하면 좋다.
게이트 전극(654)은 트랜지스터(Tr1a)의 게이트 전극으로서 뿐만 아니라, 트랜지스터(Tr2a)의 게이트 전극으로서도 기능한다. 그러므로, 절연막(902)은 트랜지스터(Tr2a)의 게이트 절연막으로서 기능한다.
트랜지스터(Tr2a)의 소스 전극(916a) 및 드레인 전극(916b)은 소스 전극(416a) 및 드레인 전극(416b)을 참조한다.
트랜지스터(Tr2a)의 산화물 반도체막(906)은 산화물 반도체막(406)을 참조한다.
트랜지스터(Tr2a)의 게이트 절연막(912)은 게이트 절연막(412)을 참조한다.
트랜지스터(Tr2a)의 게이트 전극(914)은 게이트 전극(404)을 참조한다. 단, 게이트 전극(914)은 트랜지스터(Tr2a)의 백 게이트 전극으로서 기능한다.
도 22의 (B)에 도시하는 반도체 장치는 게이트 전극(654)의 상면과 높이가 정렬된 상면을 갖는 절연막(690)을 포함한다. 단, 절연막(690)이 제공되지 않는 구조로 해도 상관없다.
절연막(690)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
절연막(690), 및 절연막(902), 게이트 절연막(662)에 트랜지스터(Tr1a)의 드레인 영역(657b)에 이르는 개구부가 제공된다. 트랜지스터(Tr2a)의 드레인 전극(916b)은 상기 개구부를 통하여 트랜지스터(Tr1a)의 드레인 영역(657b)과 접촉한다.
트랜지스터(Tr2a)에 앞의 실시형태에서 나타낸 트랜지스터를 적용하면, 트랜지스터(Tr2a)는 오프 전류가 매우 작은 트랜지스터이기 때문에, 트랜지스터(Tr2a)가 오프일 때의 관통 전류도 매우 작아진다. 따라서, 소비 전력이 낮은 인버터로 할 수 있다.
도 22의 (A)에 나타낸 인버터를 조합하는 것에 의해, 도 23의 (A)에 도시하는 NAND 회로를 구성해도 좋다. 도 23의 (A)에 도시하는 회로도에는, p채널형 트랜지스터인 트랜지스터(Tr1b) 및 트랜지스터(Tr4b)와, n채널형 트랜지스터인 트랜지스터(Tr2b) 및 트랜지스터(Tr3b)를 포함한다. 트랜지스터(Tr1b) 및 트랜지스터(Tr4b)로서 예를 들면 실리콘을 이용한 트랜지스터를 적용하면 좋다. 또한, 트랜지스터(Tr2b) 및 트랜지스터(Tr3b)로서 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 적용하면 좋다.
도 22의 (A)에 나타낸 인버터를 조합하는 것에 의해, 도 23의 (B)에 도시하는 NOR 회로를 구성해도 좋다. 도 23의 (B)에 도시하는 회로도에는, p채널형 트랜지스터인 트랜지스터(Tr1c) 및 트랜지스터(Tr2c)와, n채널형 트랜지스터인 트랜지스터(Tr3c) 및 트랜지스터(Tr4c)를 포함한다. 트랜지스터(Tr1c) 및 트랜지스터(Tr2c)에, 예를 들면 실리콘을 이용한 트랜지스터를 적용하면 좋다. 또한, 트랜지스터(Tr3c) 및 트랜지스터(Tr4c)에 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 적용하면 좋다.
이상은, p채널형 트랜지스터 및 n채널형 트랜지스터를 이용한 인버터로 구성한 논리 회로의 일례이지만, n채널형 트랜지스터만을 이용한 인버터로부터 논리 회로를 구성해도 상관없다. 일례를 도 24의 (A)에 나타낸다.
도 24의 (A)에 도시하는 회로도는 디프레션형 트랜지스터(depression transistor)인 트랜지스터(Tr1d)와 인핸스먼트형 트랜지스터(enhancement transistor)인 트랜지스터(Tr2d)를 포함한다.
디프레션형 트랜지스터인 트랜지스터(Tr1d)는 예를 들면, 산화물 반도체막을 포함한 트랜지스터를 적용하면 좋다. 단, 트랜지스터(Tr1d)는 산화물 반도체막을 포함한 트랜지스터로 한정되지 않는다. 예를 들면, 실리콘을 포함한 트랜지스터를 이용해도 상관없다. 트랜지스터(Tr1d)의 문턱 전압을 Vth1d로 한다. 디프레션형 트랜지스터 대신에, 충분히 저항의 낮은 저항 소자를 제공해도 상관없다.
인핸스먼트형 트랜지스터인 트랜지스터(Tr2d)는 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용하면 좋다. 트랜지스터(Tr2d)의 문턱 전압을 Vth2d로 한다.
트랜지스터(Tr1d)에 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용해도 상관없다. 그 경우, 트랜지스터(Tr2d)에 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터 이외의 트랜지스터를 이용해도 상관없다.
여기서, 트랜지스터(Tr1d)의 게이트는 입력 단자(Vin) 및 트랜지스터(Tr2d)의 게이트와 접속된다. 트랜지스터(Tr1d)의 드레인은 VDD와 전기적으로 접속된다. 또한, 트랜지스터(Tr1d)의 소스는 트랜지스터(Tr2d)의 드레인 및 출력 단자(Vout)와 접속된다. 트랜지스터(Tr2d)의 소스는 GND와 접속된다. 또한, 트랜지스터(Tr2d)의 백 게이트는 백 게이트선(BGL)와 접속된다. 본 실시형태에서는, 트랜지스터(Tr2d)가 백 게이트를 갖는 구성에 대하여 나타내지만, 이것으로 한정되는 것은 아니다. 예를 들면, 트랜지스터(Tr2d)가 백 게이트를 갖지 않는 구성이어도 상관없고, 트랜지스터(Tr1d)가 백 게이트를 갖는 구성이어도 상관없다.
예를 들면, 트랜지스터(Tr1d)의 문턱 전압(Vth1d)은 0V 미만으로 하고(Vth1d＜0V), 따라서, 트랜지스터(Tr1d)는 게이트 전압에 상관없이 온이다; 즉, 트랜지스터(Tr1d)는 저항이 충분히 낮은 저항 소자로서 기능한다. 또한, 트랜지스터(Tr2d)의 문턱 전압(Vth2d)은 0V보다 높고, VDD 미만으로 한다(0V＜Vth2d＜VDD). 각 트랜지스터의 문턱 전압의 제어를 위하여, 백 게이트를 이용해도 상관없다. 또한, 트랜지스터(Tr1d) 대신에 저항이 충분히 낮은 저항 소자를 제공해도 상관없다.
여기서, 입력 단자(Vin)의 전위를 VDD로 하면, 트랜지스터(Tr2d)의 게이트 전압은 VDD가 되어, 트랜지스터(Tr2d)는 온한다. 따라서, 출력 단자(Vout)는 GND와 전기적으로 접속되어 GND가 공급된다.
반면, 입력 단자(Vin)의 전위를 GND로 하면, 트랜지스터(Tr2d)의 게이트 전압은 0V가 되어, 트랜지스터(Tr2d)는 오프한다. 따라서, 출력 단자(Vout)는 VDD와 전기적으로 접속되어 VDD가 공급된다. 엄밀하게는, 출력 단자(Vout)로부터 출력되는 전위는, VDD로부터 트랜지스터(Tr1d)의 저항의 분만큼 전압 강하한 전위가 된다; 하지만, 트랜지스터(Tr1d)의 저항이 충분히 낮기 때문에, 상술한 전압 강하의 영향은 무시할 수 있다.
이상에 설명한 바와 같이, 도 24의 (A)에 도시하는 회로도에서, 입력 단자(Vin)의 전위가 VDD인 경우는 출력 단자(Vout)로부터 GND를 출력하고, 입력 단자(Vin)의 전위가 GND인 경우는 출력 단자(Vout)로부터 VDD를 출력한다.
트랜지스터(Tr1d)와 트랜지스터(Tr2d)를 동일 평면에 형성해도 상관없다. 이렇게 함으로써, 인버터의 제작이 용이해진다. 이 때, 트랜지스터(Tr1d) 및 트랜지스터(Tr2d)의 적어도 한쪽에 백 게이트를 제공하면 바람직하다. 디프레션형 트랜지스터가 형성된 경우, 트랜지스터(Tr2d)의 백 게이트에 의해 문턱 전압(Vth2d)을 상술한 범위로 하면 좋고, 인핸스먼트형 트랜지스터가 형성된 경우, 트랜지스터(Tr1d)의 백 게이트에 의해 문턱 전압(Vth1d)을 상술한 범위로 하면 좋다. 트랜지스터(Tr1d) 및 트랜지스터(Tr2d)의 문턱 전압을, 각각 다른 백 게이트에 의해 제어해도 상관없다.
또는, 트랜지스터(Tr1d)와 트랜지스터(Tr2d)가 중첩되어도 좋고, 이렇게 함으로써, 인버터의 면적을 축소할 수 있다.
도 24의 (B)는 트랜지스터(Tr1d)와 트랜지스터(Tr2d)를 중첩하여 제작한 반도체 장치의 단면도의 일례이다.
도 24의 (B)에서, 트랜지스터(Tr1d)는 도 20의 (A) 내지 도 20의 (C)에 나타낸 트랜지스터를 참조하고, 트랜지스터(Tr2d)는 도 20의 (A) 내지 도 20의 (C)에 나타낸 트랜지스터와 유사한 트랜지스터를 적용하고 있다. 그러므로, 트랜지스터(Tr2d)의 각 구성 중, 이하에서 특별히 설명하지 않는 것에 대해서는, 도 20의 (A) 내지 도 20의 (C)에 관한 설명을 참조한다.
트랜지스터(Tr1d)는 기판(400) 위에 제공된 하지 절연막(402)과, 하지 절연막(402) 위에 제공된 소스 전극(416a) 및 드레인 전극(416b)과, 하지 절연막(402), 소스 전극(416a) 및 드레인 전극(416b) 위에 제공된 산화물 반도체막(406)과, 산화물 반도체막(406) 위에 제공된 게이트 절연막(412)과 게이트 절연막(412) 위에 있고, 산화물 반도체막(406)과 중첩하여 제공된 게이트 전극(404)을 포함한다.
게이트 전극(404)은 트랜지스터(Tr1d)의 게이트 전극으로서 뿐만 아니라, 트랜지스터(Tr2d)의 게이트 전극으로서도 기능한다. 그러므로, 절연막(802)은 트랜지스터(Tr2d)의 게이트 절연막으로서 기능한다.
트랜지스터(Tr2d)의 소스 전극(816a) 및 드레인 전극(816b)은 소스 전극(416a) 및 드레인 전극(416b)을 참조한다.
트랜지스터(Tr2d)의 산화물 반도체막(806)은 산화물 반도체막(406)을 참조한다.
트랜지스터(Tr2d)의 게이트 절연막(812)은 게이트 절연막(412)을 참조한다.
트랜지스터(Tr2d)의 게이트 전극(814)은 게이트 전극(404)을 참조한다. 게이트 전극(814)은 트랜지스터(Tr2d)의 백 게이트 전극으로서 기능한다.
도 24의 (B)에 도시하는 반도체 장치는 게이트 전극(404)의 상면과 높이가 정렬된 상면을 갖는 절연막(420)을 포함한다. 단, 절연막(420)이 제공되지 않는 구조로 해도 상관없다.
절연막(420)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
절연막(420), 절연막(802), 게이트 절연막(412), 및 산화물 반도체막(406)에는 트랜지스터(Tr1d)의 드레인 전극(416b)에 이르는 개구부가 제공된다. 트랜지스터(Tr2d)의 소스 전극(816a)은 상기 개구부를 통하여 트랜지스터(Tr1d)의 드레인 전극(416b)과 접촉한다.
트랜지스터(Tr2d)에 앞의 실시형태에서 나타낸 트랜지스터를 적용하면, 트랜지스터(Tr2d)는 오프 전류가 매우 작은 트랜지스터이기 때문에, 트랜지스터(Tr2d)가 오프일 때의 관통 전류도 매우 작아진다. 따라서, 소비 전력이 낮은 인버터로 할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는, 실시형태 5에 나타낸 인버터의 회로를 응용한 플립 플롭을 포함하는 반도체 장치인 SRAM(Static Random Access Memory)에 대하여 설명한다.
SRAM은 플립 플롭을 이용하여 데이터를 유지하기 때문에, DRAM(Dynamic Random Access Memory)과는 달리, 리프레시 동작이 불필요하다. 그러므로, 데이터의 유지 시의 소비 전력을 억제할 수 있다. 또한, 용량 소자를 이용하지 않기 때문에, 고속 동작이 요구되는 용도에 적합하다.
도 25는 본 발명의 일 양태에 따른 SRAM의 메모리 셀에 대응하는 회로도이다. 도 25에는 하나의 메모리 셀만을 나타내지만, 상기 메모리 셀을 복수 배치한 메모리 셀 어레이에 적용해도 상관없다.
도 25에 도시하는 메모리 셀은 트랜지스터(Tr1e), 트랜지스터(Tr2e), 트랜지스터(Tr3e), 트랜지스터(Tr4e), 트랜지스터(Tr5e), 및 트랜지스터(Tr6e)를 포함한다. 트랜지스터(Tr1e) 및 트랜지스터(Tr2e)는 p채널형 트랜지스터이며, 트랜지스터(Tr3e) 및 트랜지스터(Tr4e)는 n채널형 트랜지스터이다. 트랜지스터(Tr1e)의 게이트는 트랜지스터(Tr2e)의 드레인, 트랜지스터(Tr3e)의 게이트, 트랜지스터(Tr4e)의 드레인, 및 트랜지스터(Tr6e)의 소스 및 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(Tr1e)의 소스는 VDD와 전기적으로 접속된다. 트랜지스터(Tr1e)의 드레인은 트랜지스터(Tr2e)의 게이트, 트랜지스터(Tr3e)의 드레인 및 트랜지스터(Tr5e)의 소스 및 드레인의 한쪽과 전기적으로 접속된다. 트랜지스터(Tr2e)의 소스는 VDD와 전기적으로 접속된다. 트랜지스터(Tr3e)의 소스는 GND와 전기적으로 접속된다. 트랜지스터(Tr3e)의 백 게이트는 백 게이트선(BGL)에 전기적으로 접속된다. 트랜지스터(Tr4e)의 소스는 GND와 전기적으로 접속된다. 트랜지스터(Tr4e)의 백 게이트는 백 게이트선(BGL)에 전기적으로 접속된다. 트랜지스터(Tr5e)의 게이트는 워드선(WL)에 전기적으로 접속된다. 트랜지스터(Tr5e)의 소스 및 드레인의 다른 한쪽은 비트선(BLB)에 전기적으로 접속된다. 트랜지스터(Tr6e)의 게이트는 워드선(WL)에 전기적으로 접속된다. 트랜지스터(Tr6e)의 소스 및 드레인의 다른 한쪽은 비트선(BL)에 전기적으로 접속된다.
또한, 본 실시형태에서는, 트랜지스터(Tr5e) 및 트랜지스터(Tr6e)로서 n채널형 트랜지스터를 적용한 예를 나타낸다. 하지만, 트랜지스터(Tr5e) 및 트랜지스터(Tr6e)는 n채널형 트랜지스터에 한정되지 않고, p채널형 트랜지스터를 적용할 수도 있고, 따라서 아래에 나타내는 기입, 유지, 및 판독의 방법도 적절히 변경하면 좋다.
이와 같이, 트랜지스터(Tr1e) 및 트랜지스터(Tr3e)를 포함하는 인버터와 트랜지스터(Tr2e) 및 트랜지스터(Tr4e)를 갖는 인버터를 링 접속함으로써, 플립 플롭이 구성된다.
p채널형 트랜지스터로서는, 예를 들면 실리콘을 포함한 트랜지스터를 적용하면 좋다. 단, p채널형 트랜지스터는 실리콘을 포함한 트랜지스터로 한정되지 않는다. 또한, n채널형 트랜지스터로서는, 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용하면 좋다.
본 실시형태에서는, 트랜지스터(Tr3e) 및 트랜지스터(Tr4e)로서 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 적용한다. 상기 트랜지스터는 오프 전류가 매우 작기 때문에, 관통 전류도 매우 작아진다.
트랜지스터(Tr1e) 및 트랜지스터(Tr2e)로서 p채널형 트랜지스터 대신에, n채널형 트랜지스터를 적용할 수도 있다. 트랜지스터(Tr1e) 및 트랜지스터(Tr2e)로서 n채널형 트랜지스터를 이용하는 경우, 도 24의 (A) 및 도 24의 (B)에 관한 설명을 참작하여 디프레션형 트랜지스터를 적용하면 좋다.
도 25에 나타낸 메모리 셀의 기입, 유지, 및 판독에 대하여 이하에 설명한다.
기입 시는 우선 비트선(BL) 및 비트선(BLB)에 데이터 0 또는 데이터 1에 대응하는 전위를 인가한다.
예를 들면, 데이터 1을 기입하고자 하는 경우, 비트선(BL)을 VDD, 비트선(BLB)을 GND로 한다. 다음에, 워드선(WL)에 트랜지스터(Tr5e), 트랜지스터(Tr6e)의 문턱 전압에 VDD를 더한 전위 이상의 전위(VH)를 인가한다.
다음에, 워드선(WL)의 전위를 트랜지스터(Tr5e), 트랜지스터(Tr6e)의 문턱 전압 미만으로 함으로써, 플립 플롭에 기입한 데이터 1이 유지된다. SRAM의 경우, 데이터의 유지 기간 동안 흐르는 전류는 트랜지스터의 단지 누출 전류만이다. 여기서, SRAM을 구성하는 트랜지스터의 일부에 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 적용함으로써, 상기 트랜지스터의 오프 전류는 매우 작기 때문에, 즉 상기 트랜지스터에 기인한 누출 전류는 매우 작기 때문에, 데이터 유지를 위한 대기 전력을 작게 할 수 있다.
판독 시는 미리 비트선(BL) 및 비트선(BLB)을 VDD로 한다. 다음에, 워드선(WL)에 VH를 인가함으로써, 비트선(BL)은 VDD인 채 변화하지 않지만, 비트선(BLB)는 트랜지스터(Tr5e) 및 트랜지스터(Tr3e)를 통하여 방전하여, GND가 된다. 이 비트선(BL)와 비트선(BLB)와의 전위차를 센스 증폭기(도시하지 않음)에서 증폭함으로써 유지된 데이터 1을 읽어낼 수 있다.
데이터 0을 기입하고자 하는 경우는, 비트선(BL)을 GND, 비트선(BLB)을 VDD로 하고, 그 후 워드선(WL)에 VH를 인가하면 좋다. 다음에, 워드선(WL)의 전위를 트랜지스터(Tr5e), 트랜지스터(Tr6e)의 문턱 전압 미만으로 함으로써, 플립 플롭에 기입한 데이터 0이 유지된다. 판독 시는 미리 비트선(BL) 및 비트선(BLB)을 VDD로 하고, 워드선(WL)에 VH를 인가함으로써, 비트선(BLB)는 VDD인 채 변화하지 않지만, 비트선(BL)은 트랜지스터(Tr6e) 및 트랜지스터(Tr4e)를 통하여 방전하여, GND가 된다. 이 비트선(BL)과 비트선(BLB)과의 전위차를 센스 증폭기에서 증폭함으로써 유지된 데이터 0을 읽어낼 수 있다.
본 실시형태에 의해, 대기 전력이 작은 SRAM을 제공할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 7)
앞의 실시형태에 나타낸 산화물 반도체막을 포함한 트랜지스터는 오프 전류를 매우 작게 할 수 있다. 즉, 상기 트랜지스터를 통한 전하의 누출이 일어나기 어려운 전기 특성을 갖는다.
이하에서는, 이러한 전기 특성을 갖는 트랜지스터를 포함한, 기존의 기억 소자를 포함하는 반도체 장치와 비교하여 기능적으로 뛰어난 기억 소자를 갖는 반도체 장치에 대하여 설명한다.
우선, 반도체 장치에 대하여, 도 26의 (A) 내지 도 26의 (D)를 이용하여 구체적으로 나타낸다. 또한, 도 26의 (A)는 반도체 장치의 메모리 셀 어레이를 나타내는 회로도이다. 도 26의 (B)는 메모리 셀의 회로도이다. 도 26의 (C)는 도 26의 (B)에 도시하는 메모리 셀에 상당하는 단면 구조의 일례이다. 또한, 도 26의 (D)는 도 26의 (B)에 도시하는 메모리 셀의 전기 특성을 나타내는 도면이다.
도 26의 (A)에 도시하는 메모리 셀 어레이는 메모리 셀(556), 비트선(553), 워드선(554), 용량선(555), 및 센스 증폭기(558)를 각각 복수 포함한다.
비트선(553) 및 워드선(554)이 격자 형상으로 제공되고, 각 메모리 셀(556)은 비트선(553) 및 워드선(554)의 교점을 따라 한 개씩 제공된다. 비트선(553)은 센스 증폭기(558)와 접속된다. 센스 증폭기(558)는 비트선(553)의 전위를 데이터로서 읽어내는 기능을 갖는다.
도 26의 (B)에 의하면, 메모리 셀(556)은 트랜지스터(551)와 커패시터(552)를 포함한다. 트랜지스터(551)의 게이트는 워드선(554)와 전기적으로 접속된다. 트랜지스터(551)의 소스는 비트선(553)과 전기적으로 접속된다. 트랜지스터(551)의 드레인은 커패시터(552)의 일단과 전기적으로 접속된다. 커패시터(552)의 다른 단은 용량선(555)에 전기적으로 접속된다.
도 26의 (C)는 메모리 셀의 단면 구조의 일례이다. 도 26의 (C)는 트랜지스터(551)와, 트랜지스터(551)에 접속되는 배선(524a) 및 배선(524b)과, 트랜지스터(551), 배선(524a) 및 배선(524b) 위에 제공된 절연막(520)과, 절연막(520) 위에 제공된 커패시터(552)를 포함하는 반도체 장치의 단면도이다.
도 26의 (C)에서는, 트랜지스터(551)에 도 21의 (A) 내지 도 21의 (C)에 도시한 트랜지스터를 적용하고 있다. 그러므로, 트랜지스터(551)의 각 구성 중, 이하에 특별히 설명하지 않는 것에 대해서는, 앞의 실시형태에서의 설명을 참조한다.
절연막(520)은 층간 절연막(518)을 참조한다. 또는, 절연막(520)으로서 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 이용해도 상관없다.
커패시터(552)는 배선(524b)과 접촉하는 전극(526)과, 전극(526)과 중첩하는 전극(528)과, 전극(526) 및 전극(528)에 끼워진 절연막(522)을 포함한다.
전극(526)은 알루미늄, 티탄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 및 텅스텐을 일종 이상 포함한 단체, 질화물, 산화물 또는 합금을 단층으로, 또는 적층하여 이용하여 형성하면 좋다.
전극(528)은 알루미늄, 티탄, 크롬, 코발트, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈, 및 텅스텐을 일종 이상 포함한 단체, 질화물, 산화물 또는 합금을 단층으로, 또는 적층하여 이용하여 형성하면 좋다.
절연막(522)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
도 26의 (C)에서는, 트랜지스터(551)와 커패시터(552)가 다른 층에 제공된 예를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 트랜지스터(551) 및 커패시터(552)를 동일 평면에 제공해도 상관없다. 이러한 구조로 함으로써, 메모리 셀의 위에 같은 구성의 메모리 셀을 중첩시킬 수 있다. 메모리 셀을 몇 층이나 중첩시킴으로써, 메모리 셀 1개분의 면적에 다수의 메모리 셀을 집적화할 수 있다. 따라서, 반도체 장치의 집적도를 높일 수 있다. 단, 본 명세서에서, "A가 B에 중첩된다"는 것은, A의 적어도 일부가 B의 적어도 일부와 겹쳐 제공되는 것을 말한다.
여기서, 도 26의 (C)에서의 배선(524a)은 도 26의 (B)에서의 비트선(553)과 전기적으로 접속된다. 도 26의 (C)에서의 게이트 전극(504)은 도 26의 (B)에서의 워드선(554)와 전기적으로 접속된다. 도 26의 (C)에서의 전극(528)은 도 26의 (B)에서의 용량선(555)과 전기적으로 접속된다.
도 26의 (D)에 도시하는 바와 같이, 커패시터(552)에 유지된 전압은 트랜지스터(551)의 누출에 의해 시간이 지나면 서서히 저감해 나간다. 당초 V0로부터 V1까지 충전된 전압은 시간이 경과하면 data1를 읽어내는 한계점인 VA까지 저감한다. 이 기간을 유지 기간 T_1로 한다. 즉, 2치 메모리 셀의 경우, 유지 기간 T_1의 사이에 리프레시를 할 필요가 있다.
예를 들면, 트랜지스터(551)의 오프 전류가 충분히 작지 않은 경우, 커패시터(552)에 유지된 전압의 시간 변화가 크기 때문에, 유지 기간 T_1이 짧아진다. 따라서, 빈번하게 리프레시를 할 필요가 있다. 리프레시의 빈도가 높아지면, 반도체 장치의 소비 전력이 높아지게 된다.
본 실시형태에서는, 트랜지스터(551)의 오프 전류가 매우 작기 때문에, 유지 기간 T_1을 매우 길게 할 수 있다. 또한, 리프레시의 빈도를 줄이는 것이 가능해지기 때문에, 소비 전력을 저감할 수 있다. 예를 들면, 오프 전류가 1×10-21 A에서 1×10-25A인 트랜지스터(551)로 메모리 셀을 구성하면, 전력을 공급하지 않고 며칠간부터 수십 년간에 걸쳐 데이터를 유지하는 것이 가능하게 된다.
이상과 같이, 본 발명의 일 양태에 의해, 집적도가 높고, 소비 전력이 작은 반도체 장치를 얻을 수 있다.
다음에, 도 26의 (A) 내지 도 26의 (D)와는 다른 반도체 장치에 대하여, 도 27의 (A) 내지 도 27의 (C)를 이용하여 설명한다. 도 27의 (A)는 반도체 장치를 구성하는 메모리 셀 및 배선을 포함한 회로도이다. 도 27의 (B)는 도 27의 (A)에 도시하는 메모리 셀의 전기 특성을 나타내는 도면이다. 도 27의 (C)는 도 27의 (A)에 도시하는 메모리 셀에 상당하는 단면도의 일례이다.
도 27의 (A)에 의하면, 메모리 셀은 트랜지스터(671), 트랜지스터(672), 및 커패시터(673)를 포함한다. 여기서, 트랜지스터(671)의 게이트는 워드선(676)과 전기적으로 접속된다. 트랜지스터(671)의 소스는 소스선(674)과 전기적으로 접속된다. 트랜지스터(671)의 드레인은 트랜지스터(672)의 게이트 및 커패시터(673)의 일단과 전기적으로 접속되고; 이 부분을 노드(679)로 한다. 트랜지스터(672)의 소스는 소스선(675)과 전기적으로 접속된다. 트랜지스터(672)의 드레인은 드레인선(677)과 전기적으로 접속된다. 커패시터(673)의 다른 단은 용량선(678)과 전기적으로 접속된다.
도 27의 (A) 내지 도 27의 (C)에 도시하는 반도체 장치는 노드(679)의 전위에 따라, 트랜지스터(672)의 외관상의 문턱 전압이 변동하는 것을 이용한 것이다. 예를 들면, 도 27의 (B)는 용량선(678)의 전압(VCL)과 트랜지스터(672)를 흐르는 드레인 전류 Id_2와의 관계를 설명하는 도면이다.
트랜지스터(671)를 통하여 노드(679)의 전위를 조정할 수 있다. 예를 들면, 소스선(674)의 전위를 전원 전위(VDD)로 한다. 이 때, 워드선(676)의 전위를 트랜지스터(671)의 문턱 전압(Vth)에 전원 전위(VDD)를 더한 전위 이상으로 함으로써, 노드(679)의 전위를 HIGH로 할 수 있다. 반면, 워드선(676)의 전위를 트랜지스터(671)의 문턱 전압(Vth) 이하로 함으로써, 노드(679)의 전위를 LOW로 할 수 있다.
그러므로, 트랜지스터(672)는 LOW로 나타낸 VCL-Id_2 커브와, HIGH로 나타낸 VCL-Id_2 커브 중 어느 하나의 전기 특성이 된다. 즉, 노드(679)의 전위가 LOW에서는 VCL = 0V에서 Id_2가 작기 때문에, 데이터 0이 된다. 또한, 노드(679)의 전위가 HIGH에서는 VCL = 0V에서 Id_2가 크기 때문에, 데이터 1이 된다. 이와 같이 하여, 데이터를 기억할 수 있다.
도 27의 (C)는 메모리 셀의 단면 구조의 일례이다. 도 27의 (C)는 트랜지스터(672)와, 트랜지스터(672) 위에 제공된 절연막(668)과, 절연막(668) 위에 제공된 트랜지스터(671)와, 트랜지스터(671) 위에 제공된 절연막(620)과, 절연막(620) 위에 제공된 커패시터(673)를 포함하는 반도체 장치의 단면도이다.
절연막(620)은 보호 절연막(118)을 참조한다. 절연막(620)으로서 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 이용해도 상관없다.
도 27의 (C)에서는, 트랜지스터(671)에 도 20의 (A) 내지 도 20의 (C)에 도시한 트랜지스터를 적용하고 있다. 그러므로, 트랜지스터(671)의 각 구성 중, 이하에 특별히 설명하지 않는 것에 대해서는, 앞의 실시형태의 설명을 참조한다.
결정성 실리콘을 포함한 트랜지스터는 산화물 반도체막을 포함한 트랜지스터와 비교하여, 온 특성을 높이기 쉽다는 이점을 갖는다. 따라서, 높은 온 특성이 요구되는 트랜지스터(672)에 적합하다고 할 수 있다.
여기서, 트랜지스터(672)는 반도체 기판(650)에 제공된 채널 영역(656) 및 불순물 영역(657)과, 반도체 기판(650)에 제공된 홈부를 묻는 소자 분리층(664)과, 반도체 기판(650) 위에 제공된 게이트 절연막(662)과, 게이트 절연막(662)을 통하여 채널 영역(656) 위에 제공된 게이트 전극(654)을 포함한다.
반도체 기판(650)은 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판을 이용하면 좋다.
본 실시형태에서는 반도체 기판에 트랜지스터(672)가 제공된 구성을 나타내고 있지만, 이것으로 한정되는 것은 아니다. 예를 들면, 반도체 기판 대신에 절연 표면을 갖는 기판을 이용하여, 절연 표면 위에 반도체막을 제공하는 구성으로 해도 상관없다. 여기서, 절연 표면을 갖는 기판으로서, 예를 들면, 유리 기판, 세라믹 기판, 석영 기판 또는 사파이어 기판을 이용하면 좋다. 또한, 트랜지스터(672)에, 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 적용해도 상관없다.
불순물 영역(657)은 반도체 기판(650)에 일 도전형을 부여하는 불순물을 포함한 영역이다.
소자 분리층(664)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
게이트 절연막(662)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란탄, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈을 일종 이상 포함한 절연막을 선택하여, 단층으로, 또는 적층하여 이용해 형성하면 좋다.
게이트 전극(654)은 게이트 전극(104)을 참조한다.
절연막(668)은 보호 절연막(118)을 참조한다. 절연막(668)으로서 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 이용해도 상관없다.
절연막(668) 및 하지 절연막(602)은 트랜지스터(672)의 게이트 전극(654)에 이르는 개구부를 갖는다. 트랜지스터(671)의 드레인 전극(416b)은 상기 개구부를 통하여 트랜지스터(672)의 게이트 전극(654)과 접촉한다.
커패시터(673)는 드레인 전극(416b)과 접촉하는 전극(626)과, 전극(626)과 중첩하는 전극(628)과, 전극(626) 및 전극(628)에 끼워진 절연막(622)을 포함한다.
전극(626)은 전극(526)을 참조한다.
전극(628)은 전극(528)을 참조한다.
여기서, 도 27의 (C)에서의 소스 전극(416a)은 도 27의 (A)에서의 소스선(674)과 전기적으로 접속된다. 도 27의 (C)에서의 게이트 전극(404)은 도 27의 (A)에서의 워드선(676)과 전기적으로 접속된다. 도 27의 (C)에서의 전극(628)은 도 27의 (A)에서의 용량선(678)과 전기적으로 접속된다.
도 27의 (C)에서는, 트랜지스터(671)와 커패시터(673)가 다른 층에 제공된 예를 나타내지만, 이것으로 한정되지 않는다. 예를 들면, 트랜지스터(671) 및 커패시터(673)를 동일 평면에 제공해도 상관없다. 이러한 구조로 함으로써, 메모리 셀의 위에 같은 구성의 메모리 셀을 중첩시킬 수 있다. 메모리 셀을 몇 층이나 중첩시킴으로써, 메모리 셀 1개분의 면적에 다수의 메모리 셀을 집적화할 수 있다. 따라서, 반도체 장치의 집적도를 높일 수 있다.
여기서, 트랜지스터(671)로서 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 적용하면, 상기 트랜지스터는 오프 전류가 매우 작기 때문에, 노드(679)에 축적된 전하가 트랜지스터(671)를 통하여 누출하는 것을 억제할 수 있다. 그러므로, 장기간에 걸쳐 데이터를 유지할 수 있다. 또한, 플래시 메모리와 비교하여, 기입 시에 높은 전압이 불필요하기 때문에, 소비 전력을 작게 하고, 동작 속도를 빠르게 할 수 있다.
이상과 같이, 본 발명의 일 양태에 의해, 집적도가 높고, 소비 전력이 작은 반도체 장치가 제공될 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 8)
앞의 실시형태에 나타낸 산화물 반도체막을 포함한 트랜지스터 또는 기억 소자를 포함하는 반도체 장치를 적어도 일부에 이용하여 CPU(Central Processing Unit)를 형성할 수 있다.
도 28의 (A)는 CPU의 구체적인 구성을 나타내는 블록도이다. 도 28의 (A)에 도시하는 CPU는 기판(1190) 위에, 연산 회로(ALU：Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입 가능한 ROM(1199), 및 ROM 인터페이스(ROM I/F)(1189)를 포함하고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 제공해도 좋다. 물론, 도 28의 (A)에 도시하는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고; 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)을 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하여, CPU 상태에 따라 레지스터(1196)의 판독이나 기입을 행한다.
타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들면 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 기초로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 28의 (A)에 도시하는 CPU에서는, 레지스터(1196)에 기억 소자가 제공되어 있다. 레지스터(1196)에는 앞의 실시형태에 나타낸 기억 소자를 포함하는 반도체 장치를 이용할 수 있다.
도 28의 (A)에 도시하는 CPU에서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작을 행한다. 즉, 레지스터(1196)에 포함되는 기억 소자에서, 플립 플롭에 의한 데이터의 유지를 행하거나, 커패시터에 의한 데이터의 유지를 행한다. 플립 플롭에 의해 데이터가 유지되고 있는 경우, 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급이 행해진다. 커패시터에 의해 데이터가 유지되고 있는 경우, 커패시터에 데이터가 재기입되어 레지스터(1196) 내의 기억 소자에의 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는, 도 28의 (B) 또는 도 28의 (C)에 도시하는 바와 같이, 기억 소자군과 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되고 있는 노드 사이에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 28의 (B) 및 도 28의 (C)의 회로의 설명을 행한다.
도 28의 (B) 및 도 28의 (C)에서는, 기억 소자에의 전원 전위의 공급을 제어하는 스위칭 소자에 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용한 구성의 일례를 나타낸다.
도 28의 (B)에 도시하는 기억 장치는 스위칭 소자(1141)와 기억 소자(1142)를 복수 포함하는 기억 소자군(1143)을 포함하고 있다. 구체적으로, 각각의 기억 소자(1142)에는, 앞의 실시형태에서 나타낸 기억 소자를 포함하는 반도체 장치를 이용할 수 있다. 기억 소자군(1143)에 포함되는 각각의 기억 소자(1142)에는 스위칭 소자(1141)를 통하여, 하이레벨의 전원 전위(VDD)가 공급되고 있다. 또한, 기억 소자군(1143)에 포함되는 각각의 기억 소자(1142)에는 신호(IN)의 전위와 로 레벨의 전원 전위(VSS)의 전위가 공급되고 있다.
도 28의 (B)에서는, 스위칭 소자(1141)로서 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용하고 있다. 상기 트랜지스터는 오프 전류를 매우 작게 할 수 있다. 상기 트랜지스터는 그 게이트에 공급되는 신호(SigA)에 의해 스위칭이 제어된다.
도 28의 (B)에서는, 스위칭 소자(1141)가 트랜지스터를 1개만 포함하는 구성을 나타내고 있지만, 이것으로 한정되지 않고; 트랜지스터를 복수 포함하고 있어도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 포함하고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
도 28의 (C)에는, 기억 소자군(1143)에 포함되는 각각의 기억 소자(1142)에, 스위칭 소자(1141)를 통하여, 로 레벨의 전원 전위(VSS)가 공급되고 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 기억 소자군(1143)에 포함되는 각각의 기억 소자(1142)로의 로 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 공급되고 있는 노드간에, 스위칭 소자를 제공하여, 일시적으로 CPU의 동작을 정지하고, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능하여; 소비 전력의 저감을 행할 수 있다. 예를 들면, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치에 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있고, 그것에 의해 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 9)
본 실시형태에서는, 앞의 실시형태에서 나타낸 트랜지스터를 적용한 표시 장치에 대하여 설명한다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함) 등을 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(electroluminescent), 유기 EL 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화하는 표시 매체도 표시 소자로서 적용할 수 있다. 본 실시형태에서는, 표시 장치의 일례로서 EL 소자를 이용한 표시 장치 및 액정 소자를 이용한 표시 장치에 대하여 설명한다.
본 실시형태에서의 표시 장치는 표시 소자가 밀봉된 상태에 있는 패널과, 이 패널에 컨트롤러를 포함한 IC 등을 실장한 상태에 있는 모듈을 포함한다.
본 실시형태에서의 표시 장치는 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치 포함함)을 가리킨다. 커넥터, 예를 들면, FPC, TCP가 장착된 모듈; TCP의 끝에 프린트 배선판이 제공된 모듈; 또는 표시 소자에 COG 방식에 의해 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함하는 것으로 한다.
도 29는 EL 소자를 이용한 표시 장치의 화소의 회로도의 일례이다.
도 29에 도시하는 표시 장치는 스위치 소자(743), 트랜지스터(741), 커패시터(742), 및 발광 소자(719)를 포함한다.
트랜지스터(741)의 게이트는 스위치 소자(743)의 일단 및 커패시터(742)의 일단과 전기적으로 접속된다. 트랜지스터(741)의 소스는 발광 소자(719)의 일단과 전기적으로 접속된다. 트랜지스터(741)의 드레인은 커패시터(742)의 다른 단과 전기적으로 접속되고, 전원 전위(VDD)가 공급된다. 스위치 소자(743)의 다른 단은 신호선(744)과 전기적으로 접속된다. 발광 소자(719)의 다른 단은 정전위가 공급된다. 정전위는 접지 전위 GND 또는 그것보다 작은 전위로 한다.
트랜지스터(741)는 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용한다. 상기 트랜지스터는 안정된 전기 특성을 갖는다. 그러므로, 표시 품질이 높은 표시 장치로 할 수 있다.
스위치 소자(743)로서는, 트랜지스터를 이용하면 바람직하다. 트랜지스터를 이용함으로써, 화소의 면적을 작게 할 수 있어 해상도가 높은 표시 장치로 할 수 있다. 스위치 소자(743)로서 앞의 실시형태에서 나타낸 산화물 반도체막을 포함한 트랜지스터를 이용해도 좋다; 따라서, 스위치 소자(743)로서 상기 트랜지스터를 이용함으로써, 트랜지스터(741)와 동일 공정에 의해 스위치 소자(743)를 제작할 수 있고, 표시 장치의 생산성을 높일 수 있다.
도 30의 (A)는 EL 소자를 이용한 표시 장치의 상면도이다. EL 소자를 포함하는 표시 장치는 기판(100), 기판(700), 시일재(734), 구동 회로(735), 구동 회로(736), 화소(737), 및 FPC(732)를 포함한다. 시일재(73f4)는 화소(737), 구동 회로(735), 및 구동 회로(736)를 둘러싸도록 기판(100)과 기판(700) 사이에 제공된다. 또한, 구동 회로(735) 또는/및 구동 회로(736)를 시일재(734)의 외측에 제공해도 상관없다.
도 30의 (B)는 도 30의 (A)의 일점 쇄선 M-N에 대응하는 EL 소자를 이용한 표시 장치의 단면도이다. FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 배선(733a)은 게이트 전극(104)과 동일층이다.
도 30의 (B)는 트랜지스터(741)와 커패시터(742)가 동일 평면에 제공된 예를 나타낸다. 이러한 구조로 함으로써, 커패시터(742)를 트랜지스터(741)의 게이트 전극, 게이트 절연막, 및 소스 전극(드레인 전극)과 동일 평면에 제작할 수 있다. 이와 같이, 트랜지스터(741)와 커패시터(742)를 동일 평면에 형성함으로써, 표시 장치의 제작 공정을 단축화하여, 생산성을 높일 수 있다.
도 30의 (B)에서는, 트랜지스터(741)로서 도 16의 (A) 내지 도 16의 (C)에 나타낸 트랜지스터를 적용한 예를 나타낸다. 그러므로, 트랜지스터(741)의 각 구성 중, 이하에 특별히 설명하지 않는 것에 대해서는, 앞의 실시형태의 설명을 참조한다.
트랜지스터(741) 및 커패시터(742) 위에는 절연막(720)이 제공된다.
여기서, 절연막(720) 및 보호 절연막(118)에는 트랜지스터(741)의 소스 전극(116a)에 이르는 개구부가 제공된다.
절연막(720) 위에는 전극(781)이 제공된다. 전극(781)은 절연막(720) 및 보호 절연막(118)에 제공된 개구부를 통하여 트랜지스터(741)의 소스 전극(116a)과 접촉한다.
전극(781) 위에는 전극(781)에 이르는 개구부를 갖는 격벽(784)이 제공된다.
격벽(784) 위에는 격벽(784)에 제공된 개구부를 통하여 전극(781)과 접촉하는 발광층(782)이 제공된다.
발광층(782) 위에는 전극(783)이 제공된다.
전극(781), 발광층(782), 및 전극(783)의 중첩하는 영역이 발광 소자(719)가 된다.
절연막(720)은 보호 절연막(118)을 참조한다. 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 이용해도 상관없다.
발광층(782)은 한층으로 한정되지 않고, 복수종의 발광층 등을 적층하여 제공해도 좋다. 예를 들면, 도 30의 (C)에 도시하는 바와 같은 구조로 하면 좋다. 도 30의 (C)는 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 중간층(785c), 발광층(786c), 및 중간층(785d)의 순차로 적층한 구조이다. 이 때, 발광층(786a), 발광층(786b), 및 발광층(786c)에 적절한 발광색의 발광층을 이용하면 연색성이 높거나, 또는 발광 효율이 높은 발광 소자(719)를 제공할 수 있다.
발광층을 복수종 적층하여 형성함으로써, 백색광을 제공해도 좋다. 도 30의 (B)에는 도시하지 않았지만, 백색광을 착색층을 통하여 꺼내는 구조로 해도 상관없다.
여기에서는 발광층을 3층 및 중간층을 4층 구비한 구조를 나타내고 있지만, 이것으로 한정되는 것은 아니고, 적절히 발광층의 수 및 중간층의 수를 변경할 수 있다. 예를 들면, 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 및 중간층(785c)만으로 형성할 수도 있다. 또한, 중간층(785a), 발광층(786a), 중간층(785b), 발광층(786b), 발광층(786c), 및 중간층(785d)으로 구성하고, 중간층(785c)을 생략한 구조로 해도 상관없다.
중간층은 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층 등을 적층 구조로 이용할 수 있다. 중간층은 이들 층을 모두 구비하지 않아도 좋고; 이들 층은 적절히 선택하여 제공하면 좋다. 또한, 같은 기능을 갖는 층을 중복하여 제공해도 좋다. 또한, 중간층으로서 캐리어 발생층 외에, 전자 릴레이층 등을 적절히 추가해도 좋다.
전극(781)은 가시광 투과성을 갖는 도전막을 이용하면 좋다. 가시광 투과성을 갖는다는 것은 가시광 영역(예를 들면 400nm∼800nm의 파장 범위)에서의 평균의 투과율이 70% 이상, 특히 80% 이상인 것을 말한다.
전극(781)으로서는, 예를 들면, In-Zn-W 산화물막, In-Sn 산화물막, In-Zn 산화물막, In 산화물막, Zn 산화물막, 및 Sn 산화물막 등의 산화물막을 이용하면 좋다. 또한, 상술한 산화물막은 Al, Ga, Sb, F 등이 미량 첨가되어도 좋다. 광을 투과할 정도의 금속 박막(바람직하게는, 5nm∼30nm 정도)을 이용할 수도 있다. 예를 들면, 5nm의 막 두께를 갖는 Ag막, Mg막, 또는 Ag-Mg 합금막을 이용해도 좋다.
또는, 전극(781)은 가시광을 효율적으로 반사하는 막이 바람직하다. 전극(781)은 예를 들면, 리튬, 알루미늄, 티탄, 마그네슘, 란탄, 은, 실리콘, 또는 니켈을 포함한 막을 이용하면 좋다.
전극(783)은 전극(781)으로서 나타낸 막으로부터 선택하여 이용할 수 있다. 단, 전극(781)이 가시광 투과성을 갖는 경우는, 전극(783)이 가시광을 효율적으로 반사하면 바람직하고, 전극(781)이 가시광을 효율적으로 반사하는 경우는 전극(783)이 가시광 투과성을 가지면 바람직하다.
또한, 전극(781) 및 전극(783)을 도 30의 (B)에 도시하는 구조로 제공하고 있지만, 전극(781)과 전극(783)을 서로 바꾸어도 상관없다. 애노드로서 기능하는 전극에는 일 함수가 큰 도전막을 이용하는 것이 바람직하고, 캐소드로서 기능하는 전극에는 일 함수가 작은 도전막을 이용하는 것이 바람직하다. 단, 애노드와 접촉하여 캐리어 발생층을 제공하는 경우에는, 일 함수를 고려하지 않고 다양한 도전막을 양극으로 이용할 수 있다.
격벽(784)은 보호 절연막(118)을 참조한다. 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 이용해도 상관없다.
발광 소자(719)와 접속하는 트랜지스터(741)는 안정된 전기 특성을 갖는다. 그러므로, 표시 품질이 높은 표시 장치를 제공할 수 있다.
도 31의 (A) 및 도 31의 (B)는 도 30의 (B)와 일부가 다른 EL 소자를 이용한 표시 장치의 단면도의 일례이다. 구체적으로는, FPC(732)와 접속하는 배선이 다르다. 도 31의 (A)에서는, 단자(731)를 통하여 FPC(732)와 배선(733b)이 접속하고 있다. 배선(733b)은 소스 전극(116a) 및 드레인 전극(116b)과 동일층이다. 도 31의 (B)에서는, 단자(731)를 통하여 FPC(732)와 배선(733c)이 접속하고 있다. 배선(733c)은 전극(791)과 동일층이다.
다음에, 액정 소자를 포함한 표시 장치에 대하여 설명한다.
도 32는 액정 소자를 포함한 표시 장치의 화소의 구성예를 나타내는 회로도이다. 도 32에 나타내는 화소(750)는 트랜지스터(751)와, 커패시터(752)와, 한 쌍의 전극 간에 액정의 충전된 소자(이하 액정 소자라고도 함)(753)를 포함한다.
트랜지스터(751)에서는 소스 및 드레인의 한쪽이 신호선(755)에 전기적으로 접속되고, 게이트가 주사선(754)에 전기적으로 접속되어 있다.
커패시터(752)에서는 한쪽의 전극이 트랜지스터(751)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다.
액정 소자(753)에서는 한쪽의 전극이 트랜지스터(751)의 소스 및 드레인의 다른 한쪽에 전기적으로 접속되고, 다른 한쪽의 전극이 공통 전위를 공급하는 배선에 전기적으로 접속되어 있다. 상술한 커패시터(752)의 다른 한쪽의 전극이 전기적으로 접속하는 배선에 공급되는 공통 전위와, 액정 소자(753)의 다른 한쪽의 전극이 전기적으로 접속하는 배선에 공급되는 공통 전위가 다른 전위여도 좋다.
액정 소자를 포함한 표시 장치도, 상면도는 EL 소자를 포함한 표시 장치와 대략 동일하다. 도 30의 (A)의 일점 쇄선 M-N에 대응하는 액정 소자를 포함한 표시 장치의 단면도를 도 33의 (A)에 나타낸다. 도 33의 (A)에서, FPC(732)는 단자(731)를 통하여 배선(733a)과 접속된다. 배선(733a)은 게이트 전극(104)과 동일층이다.
도 33의 (A)에는, 트랜지스터(751)와 커패시터(752)가 동일 평면에 제공된 예를 나타낸다. 이러한 구조로 함으로써, 커패시터(752)를 트랜지스터(751)의 게이트 전극, 게이트 절연막, 및 소스 전극(드레인 전극)과 동일 평면에 제작할 수 있다. 이와 같이, 트랜지스터(751)와 커패시터(752)를 동일 평면에 형성함으로써, 표시 장치의 제작 공정을 단축화하고, 생산성을 높일 수 있다.
트랜지스터(751)로서는 앞의 실시형태에서 나타낸 트랜지스터를 적용할 수 있다. 도 33의 (A)에서는, 도 16의 (A) 내지 도 16의 (C)에 나타낸 트랜지스터를 적용한 예를 나타낸다. 그러므로, 트랜지스터(751)의 각 구성 중, 이하에 특별히 설명하지 않는 것에 대해서는, 앞의 실시형태의 설명을 참조한다.
트랜지스터(751)는 오프 전류가 매우 작은 트랜지스터로 할 수 있다. 따라서, 커패시터(752)에 유지된 전하가 누출되기 어렵고, 장기간에 걸쳐 액정 소자(753)에 인가되는 전압을 유지할 수 있다. 그러므로, 움직임이 적은 동영상이나 정지 화상의 표시 시에, 트랜지스터(751)를 오프 상태로 함으로써, 트랜지스터(751)의 동작을 위한 전력이 불필요하게 되어; 소비 전력이 작은 표시 장치를 제공할 수 있다.
트랜지스터(751) 및 커패시터(752) 위에는 절연막(721)이 제공된다.
여기서, 절연막(721) 및 보호 절연막(118)에는 트랜지스터(751)의 드레인 전극(116b)에 이르는 개구부가 제공된다.
절연막(721) 위에는 전극(791)이 제공된다. 전극(791)은 절연막(721) 및 보호 절연막(118)에 제공된 개구부를 통하여 트랜지스터(751)의 드레인 전극(116b)과 접촉한다.
전극(791) 위에는 배향막으로서 기능하는 절연막(792)이 제공된다.
절연막(792) 위에는 액정층(793)이 제공된다.
액정층(793) 위에는 배향막으로서 기능하는 절연막(794)이 제공된다.
절연막(794) 위에는 스페이서(795)가 제공된다.
스페이서(795) 및 절연막(794) 위에는 전극(796)이 제공된다.
전극(796) 위에는 기판(797)이 제공된다.
또한, 절연막(721)은 보호 절연막(118)을 참조한다. 폴리이미드 수지, 아크릴 수지, 에폭시 수지, 실리콘 수지 등의 수지막을 이용해도 상관없다.
액정층(793)은 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 이용하면 좋다. 이러한 액정은 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 카이럴 네마틱상, 등방상 등을 나타낸다.
액정층(793)으로서 블루상을 나타내는 액정을 이용해도 좋다. 그 경우, 배향막으로서 기능하는 절연막(792) 및 절연막(794)을 제공하지 않는 구성로 하면 좋다.
전극(791)은 가시광 투과성을 갖는 도전막을 이용하면 좋다.
전극(791)으로서는, 예를 들면, In-Zn-W 산화물막, In-Sn 산화물막, In-Zn 산화물막, In 산화물막, Zn 산화물막, 및 Sn 산화물막 등의 산화물막을 이용하면 좋다. 또한, 상술한 산화물막은 Al, Ga, Sb, F 등이 미량 첨가되어도 좋다. 광을 투과할 정도의 금속 박막(바람직하게는, 5nm∼30nm 정도)을 이용할 수도 있다.
또는, 전극(791)은 가시광을 효율적으로 반사하는 막이 바람직하다. 전극(791)은, 예를 들면, 알루미늄, 티탄, 크롬, 구리, 몰리브덴, 은, 탄탈, 또는 텅스텐을 포함한 막을 이용하면 좋다.
전극(796)은 전극(791)으로서 나타낸 막으로부터 선택하여 이용할 수 있다. 단, 전극(791)이 가시광 투과성을 갖는 경우는, 전극(796)이 가시광을 효율적으로 반사하면 바람직하다. 또한, 전극(791)이 가시광을 효율적으로 반사하는 경우는, 전극(796)이 가시광 투과성을 가지면 바람직하다.
전극(791) 및 전극(796)을 도 33의 (A)에 도시하는 구조로 제공하고 있지만, 전극(791)과 전극(796)을 서로 바꾸어도 상관없다.
절연막(792) 및 절연막(794)은 유기 화합물 또는 무기 화합물로부터 선택하여 이용해 형성하면 좋다.
스페이서(795)는 유기 화합물 또는 무기 화합물로부터 선택하여 이용해 형성하면 좋다. 또한, 스페이서(795)의 형상은 기둥 형상, 구 형상 등 다양하게 취할 수 있다.
전극(791), 절연막(792), 액정층(793), 절연막(794), 및 전극(796)의 중첩하는 영역이 액정 소자(753)가 된다.
기판(797)은 유리, 수지 또는 금속 등을 이용하면 좋다. 기판(797)은 가요성을 가져도 좋다.
도 33의 (B) 및 도 33의 (C)는 도 33의 (A)와 일부가 다른 액정 소자를 포함한 표시 장치의 단면도의 일례이다. 구체적으로는, FPC(732)와 접속하는 배선이 다르다. 도 33의 (B)에서는 단자(731)를 통하여 FPC(732)와 배선(733b)이 접속하고 있다. 배선(733b)은 소스 전극(116a) 및 드레인 전극(116b)과 동일층이다. 도 33의 (C)에서는 단자(731)를 통하여 FPC(732)와 배선(733c)이 접속하고 있다. 배선(733c)은 전극(791)과 동일층이다.
액정 소자(753)와 접속하는 트랜지스터(751)는 안정된 전기 특성을 갖는다. 그러므로, 표시 품질이 높은 표시 장치를 제공할 수 있다. 또한, 트랜지스터(751)는 오프 전류를 매우 작게 할 수 있기 때문에, 소비 전력이 작은 표시 장치를 제공할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
(실시형태 10)
본 실시형태에서는, 앞의 실시형태에서 나타낸 반도체 장치를 적용한 전자 기기의 예에 대하여 설명한다.
도 34의 (A)는 휴대형 정보 단말기이다. 도 34의 (A)에 도시하는 휴대형 정보 단말기는 하우징(9300), 버튼(9301), 마이크로폰(9302), 표시부(9303), 스피커(9304), 및 카메라(9305)를 구비하고, 휴대형 전화기로서의 기능을 갖는다. 본 발명의 일 형태는, 본체 내부에 있는 연산 장치, 무선 회로, 또는 기억 회로에 적용할 수 있다. 본 발명의 일 양태는 표시부(9303)에 적용할 수 있다.
도 34의 (B)는 디스플레이이다. 도 34의 (B)에 도시하는 디스플레이는 하우징(9310)과 표시부(9311)를 포함한다. 본 발명의 일 형태는 본체 내부에 있는 연산 장치, 무선 회로 또는 기억 회로에 적용할 수 있다. 본 발명의 일 양태는 표시부(9311)에 적용할 수 있다.
도 34의 (C)는 디지털 스틸 카메라이다. 도 34의 (C)에 도시하는 디지털 스틸 카메라는 하우징(9320), 버튼(9321), 마이크로폰(9322), 및 표시부(9323)를 포함한다. 본 발명의 일 형태는 본체 내부에 있는 연산 장치, 무선 회로, 또는 기억 회로에 적용할 수 있다. 또는, 본 발명의 일 양태는 표시부(9323)에 적용할 수 있다.
도 34의 (D)는 반으로 접을 수 있는 휴대 정보 단말이다. 도 34의 (D)에 도시하는 반으로 접을 수 있는 휴대 정보 단말은 하우징(9630), 표시부(9631a), 표시부(9631b), 잠금쇠(9633), 조작 스위치(9638)를 포함한다. 본 발명의 일 형태는, 본체 내부에 있는 연산 장치, 무선 회로, 또는 기억 회로에 적용할 수 있다. 본 발명의 일 양태는 표시부(9631a) 및 표시부(9631b)에 적용할 수 있다.
표시부(9631a) 또는/및 표시부(9631b)는 일부 또는 전부를 터치 패널로 할 수 있고, 표시된 조작 키를 터치함으로써 데이터 입력 등을 행할 수 있다.
본 발명의 일 양태에 따른 반도체 장치를 이용함으로써, 성능이 좋고, 소비 전력이 작은 전자 기기를 제공할 수 있다.
본 실시형태는, 적절히 다른 실시형태와 조합하여 이용할 수 있다.
100：기판
102：하지 절연막
104：게이트 전극
106：산화물 반도체막
112：게이트 절연막
114：백 게이트 전극
116a：소스 전극
116b：드레인 전극
118：보호 절연막
200：기판
202：하지 절연막
204：게이트 전극
206：산화물 반도체막
212：게이트 절연막
216a：소스 전극
216b：드레인 전극
218：보호 절연막
300：기판
302：하지 절연막
304：게이트 전극
306：산화물 반도체막
312：게이트 절연막
316a：소스 전극
316b：드레인 전극
400：기판
402：하지 절연막
404：게이트 전극
406：산화물 반도체막
412：게이트 절연막
416a：소스 전극
416b：드레인 전극
420：절연막
500：기판
502：하지 절연막
504：게이트 전극
506：산화물 반도체막
512：게이트 절연막
518：층간 절연막
520：절연막
522：절연막
524a：배선
524b：배선
526：전극
528：전극
551：트랜지스터
552：커패시터
553：비트선
554：워드선
555：용량선
556：메모리 셀
558：센스 증폭기
602：하지 절연막
620：절연막
622：절연막
626：전극
628：전극
650：반도체 기판
654：게이트 전극
656：채널 영역
657：불순물 영역
657a：소스 영역
657b：드레인 영역
662：게이트 절연막
664：소자 분리층
668：절연막
671：트랜지스터
672：트랜지스터
673：커패시터
674：소스선
675：소스선
676：워드선
677：드레인선
678：용량선
679：노드
690：절연막
700：기판
719：발광 소자
720：절연막
721：절연막
731：단자
732：FPC
733a：배선
733b：배선
733c：배선
734：시일재
735：구동 회로
736：구동 회로
737：화소
741：트랜지스터
742：커패시터
743：스위치 소자
744：신호선
750：화소
751：트랜지스터
752：커패시터
753：액정 소자
754：주사선
755：신호선
781：전극
782：발광층
783：전극
784：격벽
785a：중간층
785b：중간층
785c：중간층
785d：중간층
786a：발광층
786b：발광층
786c：발광층
791：전극
792：절연막
793：액정층
794：절연막
795：스페이서
796：전극
797：기판
802：절연막
806：산화물 반도체막
812：게이트 절연막
814：게이트 전극
816a：소스 전극
816b：드레인 전극
902：절연막
906：산화물 반도체막
912：게이트 절연막
914：게이트 전극
916a：소스 전극
916b：드레인 전극
1000：스퍼터링용 타겟
1001：이온
1002：스퍼터 입자
1003：피성막면
1141：스위칭 소자
1142：기억 소자
1143：기억 소자군
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 컨트롤러
1193：인스트럭션 디코더
1194：인터럽트 컨트롤러
1195：타이밍 컨트롤러
1196：레지스터
1197：레지스터 컨트롤러
1198：버스 인터페이스
1199：ROM
4000：성막 장치
4001：대기측 기판 공급실
4002：대기측 기판 반송실
4003a：로드락실
4003b：언로드락실
4004：반송실
4005：기판 가열실
4006a：성막실
4006b：성막실
4006c：성막실
4032a：스퍼터링용 타겟
4032b：스퍼터링용 타겟
4033a：캐소드 마그넷
4033b：캐소드 마그넷
4035：기판 홀더
4101：카세트 포트
4102：얼라이먼트 포트
4103：반송 로봇
4104：게이트 밸브
4105：가열 스테이지
4106：타겟
4107：방착판
4108：기판 스테이지
4109：기판
4110：크라이오 트랩
4111：스테이지
4200：진공 펌프
4201：크라이오 펌프
4202：터보 분자 펌프
4300：질량 유량 제어기
4301：정제기
4302：가스 가열 기구
9304：스피커
9300：하우징
9301：버튼
9302：마이크로폰
9303：표시부
9305：카메라
9310：하우징
9311：표시부
9320：하우징
9321：버튼
9322：마이크로폰
9323：표시부
9630：하우징
9631a：표시부
9631b：표시부
9633：잠금쇠
9638：조작 스위치
S101：공정
S102：공정
S103：공정
S104：공정
S111：공정
S112：공정
S113：공정
S114：공정
본 출원은 2012년 6월 29일에 일본 특허청에 출원된 일련 번호가 2012-147928인 일본 특허 출원에 기초하고, 2012년 12월 5일에 일본 특허청에 출원된 일련 번호가 2012-266243인 일본 특허 출원에 기초하고, 2012년 12월 14일에 일본 특허청에 출원된 일련 번호가 2012-273482인 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (11)

  1. 결정성을 가지는 산화물 막의 제작 방법에 있어서,
    스퍼터링 장치내에서 어느 영역을 사이에 두고 서로 마주 보는 제 1 스퍼터링용 타겟 및 제 2 스퍼터링용 타겟을 제공하는 단계;
    기판 홀더의 표면이 상기 영역을 향하고 상기 제 1 스퍼터링용 타겟 및 상기 제 2 스퍼터링용 타겟의 표면에 수직이 되도록, 상기 영역의 외측에 상기 기판 홀더를 제공하는 단계; 및
    스퍼터링에 의해 결정성을 가지는 상기 산화물 막의 형성을 수행하는 단계를 포함하는, 결정성을 가지는 산화물 막의 제작 방법.
  2. 결정성을 가지는 산화물 막의 제작 방법에 있어서,
    스퍼터링 장치내에서 어느 영역을 사이에 두고 서로 마주 보는 제 1 스퍼터링용 타겟 및 제 2 스퍼터링용 타겟을 제공하는 단계;
    기판 홀더의 표면이 상기 영역을 향하고 상기 제 1 스퍼터링용 타겟 및 상기 제 2 스퍼터링용 타겟의 표면에 수직이 되도록, 상기 영역의 외측에 상기 기판 홀더를 제공하는 단계; 및
    스퍼터링에 의해 결정성을 가지는 상기 산화물 막의 형성을 수행하는 단계를 포함하고,
    상기 산화물 막은 c축이 상기 산화물 막에 수직인 방향으로 배향되는 결정을 포함하는, 결정성을 가지는 산화물 막의 제작 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판 홀더는 상기 영역의 상측에 있는, 결정성을 가지는 산화물 막의 제작 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 기판 홀더는 상기 영역의 하측에 있는, 결정성을 가지는 산화물 막의 제작 방법.
  5. 결정성을 가지는 산화물 막의 제작 방법에 있어서,
    스퍼터링 장치내에서 어느 영역을 사이에 두고 서로 마주 보는 제 1 스퍼터링용 타겟 및 제 2 스퍼터링용 타겟을 제공하는 단계;
    제 1 기판 홀더의 표면이 상기 영역을 향하도록 상기 영역의 외측에 상기 제 1 기판 홀더를 제공하는 단계;
    제 2 기판 홀더의 표면이 상기 영역을 향하도록 상기 영역의 외측에 상기 제 2 기판 홀더를 제공하는 단계;
    스퍼터링에 의해 결정성을 가지는 상기 산화물 막의 형성을 수행하는 단계;
    상기 제 1 기판 홀더는 상기 영역의 상측에 있고, 상기 제 2 기판 홀더는 상기 영역의 하측에 있고,
    상기 제 1 기판 홀더의 표면 및 상기 제 2 기판 홀더의 표면 각각은 상기 제 1 스퍼터링용 타겟의 표면 및 상기 제 2 스퍼터링용 타겟의 표면에 수직인, 결정성을 가지는 산화물 막의 제작 방법.
  6. 제 5 항에 있어서,
    상기 제 1 기판 홀더 및 상기 제 2 기판 홀더는, 상기 산화물 막이 형성되는 동안 100℃ 이상 600℃ 이하의 온도에서 가열되는, 결정성을 가지는 산화물 막의 제작 방법.
  7. 결정성을 가지는 산화물 막의 제작 방법에 있어서,
    스퍼터링 장치내에서 어느 영역을 사이에 두고 서로 마주 보는 제 1 스퍼터링용 타겟 및 제 2 스퍼터링용 타겟을 제공하는 단계;
    기판 홀더의 표면이 상기 영역을 향하도록 상기 영역의 외측에 상기 기판 홀더를 제공하는 단계; 및
    스퍼터링에 의해 결정성을 가지는 상기 산화물 막의 형성을 수행하는 단계를 포함하고,
    상기 제 1 스퍼터링용 타겟 및 상기 제 2 스퍼터링용 타겟은 비스듬하게 서로 마주 보는, 결정성을 가지는 산화물 막의 제작 방법.
  8. 제 7 항에 있어서,
    상기 영역 중, 상기 제 1 스퍼터링용 타겟 및 상기 제 2 스퍼터링용 타겟 사이의 거리가 반대측보다 넓은 쪽에 제공되는, 결정성을 가지는 산화물 막의 제작 방법.
  9. 제 5 항 또는 제 7 항에 있어서,
    결정성을 가지는 상기 산화물 막은 c축이 상기 산화물 막에 수직인 방향으로 배향되는 결정을 포함하는, 결정성을 가지는 산화물 막의 제작 방법.
  10. 제 1 항, 제 2 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 기판 홀더는 상기 산화물 막이 형성되는 동안 100℃ 이상 600℃ 이하의 온도에서 가열되는, 결정성을 가지는 산화물 막의 제작 방법.
  11. 제 1 항, 제 2 항, 제 5 항, 및 제 7 항 중 어느 한 항에 있어서,
    상기 산화물 막은 복수의 결정부를 포함하고,
    상기 복수의 결정부 각각은 한 변이 100nm 미만의 입방체 내에 들어가는 크기인, 결정성을 가지는 산화물 막의 제작 방법.
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