KR20150020432A

KR20150020432A - 이미지 센서, 아날로그-디지털 컨버터 및 아날로그-디지털 변환 방법

Info

Publication number: KR20150020432A
Application number: KR20130096568A
Authority: KR
Inventors: 김진우; 김경민; 이정호; 채희성; 정승훈
Original assignee: 삼성전자주식회사
Priority date: 2013-08-14
Filing date: 2013-08-14
Publication date: 2015-02-26
Also published as: CN104378559A; US20150049232A1; CN104378559B; US9712772B2; KR102075093B1

Abstract

본 발명의 실시 예에 따른 이미지 센서는, 행과 열로 배열되는 복수의 액티브 픽셀 센서들을 포함하는 픽셀 어레이, 상기 복수의 액티브 픽셀 센서들 중에서 선택된 복수의 픽셀 센서들로부터 전달되는 센싱 신호를 상관 이중 샘플링 신호로 변환하여 복수의 칼럼 단위로 출력하는 상관 이중 샘플러, 그리고 상기 복수의 칼럼들 각각에 대응하는 아날로그 신호 형태의 상관 이중 샘플링 신호들을 글로벌 카운터로부터 제공되는 글로벌 코드를 사용하여 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함하되, 상기 아날로그-디지털 컨버터는 상기 복수의 칼럼들 중 적어도 2개의 칼럼에 대응하는 이중 샘플링 신호들에 대한 디지털 변환 연산을 수행하는 칼럼 공유 연산기를 포함한다.

Description

이미지 센서, 아날로그-디지털 컨버터 및 아날로그-디지털 변환 방법{IMAGE SENSOR AND ANALOG TO DIGITAL CONVERTER AND ANALOG TO DIGITAL CONVERTING METHOD TEREROF}

본 발명은 이미지 센서에 관한 것으로, 좀 더 구체적으로는 글로벌 카운터를 적용하는 이미지 센서, 아날로그-디지털 컨버터 및 그것의 아날로그-디지털 변환 방법에 관한 것이다.

최근, 스마트폰, 테이블릿 PC, 디지털 카메라, MP3 플레이어, 전자책 등과 같은 모바일 기기의 이용이 폭발적으로 증가하고 있다. 그리고 대부분의 모바일 기기들에는 이미지를 촬영하기 위하여 적어도 하나의 이미지 센서(Image sensor)가 탑재되고 있다. 이미지 센서에는 전하 결합 소자(Charge Coupled Device; 이하 CCD)와 CMOS 이미지 센서(Complementary Metal-Oxide Semiconductor Image Sensor)가 대표적이다.

CCD 이미지 센서는 CMOS 이미지 센서에 비해 잡음(Noise)이 적고, 화질이 우수하다. 하지만, CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(Scanning) 방식으로 구현 가능하다. 또한, CMOS 이미지 센서는 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 용이하고, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가가 낮다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 모바일 기기에 용이하게 적용할 수 있다.

CMOS 이미지 센서에는 아날로그 신호로 감지되는 영상 신호를 디지털 신호로 변환하기 위한 아날로그-디지털 컨버터가 구비된다. 이미지 센서의 픽셀 어레이는 2차원 매트릭스 형태로 배치된 복수의 픽셀들을 구비하고, 각각의 픽셀은 빛 에너지로부터 영상 신호를 출력한다. 픽셀들 각각은 포토 다이오드를 통하여 입사된 빛의 양에 상응하는 광 전하를 축적(Integration)하고 축적된 광전하에 따라 아날로그 전류 형태의 픽셀 신호를 출력한다. 픽셀 신호는 아날로그-디지털 컨버터(이하, ADC)에 의해서 디지털 신호로 변환된다.

이미지 센서의 픽셀 어레이로부터 출력되는 아날로그 신호를 디지털 신호로 변환하기 위하여 통상적으로 픽셀 어레이의 각 칼럼 라인마다 하나의 ADC 회로가 구비된다. 이에 따라 픽셀 어레이의 칼럼 라인의 수만큼의 ADC회로가 필요하며, 이는 전력 소모 및 면적 측면에서 상당한 부담으로 작용한다. 더불어, 각 칼럼에서 동시에 수행되는 ADC 동작에 따라 큰 전류 피크가 발생하게 되고, 이러한 전류 피크는 이미지 센서에 노이즈로 작용하게 될 것이다.

본 발명의 목적은 이미지 센서에 구비되는 아날로그-디지털 컨버터를 효과적으로 배치하여 칩 면적의 감소, 전력 감축, 그리고 노이즈를 줄이기 위한 기술을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 이미지 센서는, 행과 열로 배열되는 복수의 액티브 픽셀 센서들을 포함하는 픽셀 어레이, 상기 복수의 액티브 픽셀 센서들 중에서 선택된 복수의 픽셀 센서들로부터 전달되는 센싱 신호를 상관 이중 샘플링 신호로 변환하여 복수의 칼럼 단위로 출력하는 상관 이중 샘플러, 그리고 상기 복수의 칼럼들 각각에 대응하는 아날로그 신호 형태의 상관 이중 샘플링 신호들을 글로벌 카운터로부터 제공되는 글로벌 코드를 사용하여 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함하되, 상기 아날로그-디지털 컨버터는 상기 복수의 칼럼들 중 적어도 2개의 칼럼에 대응하는 이중 샘플링 신호들에 대한 디지털 변환 연산을 수행하는 칼럼 공유 연산기를 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 복수의 액티브 픽셀 센서들로부터 각각 상관 이중 샘플링 방식으로 센싱된 복수의 상관 이중 샘플링 신호들을 영상 데이터로 변환하는 이미지 센서의 아날로그-디지털 변환 방법은, 상기 복수의 상관 이중 샘플링 신호들을 램프 신호와 비교하는 단계, 상기 복수의 칼럼들 각각에 대해 공통으로 제공되는 카운트-업 또는 카운트-다운되는 글로벌 코드를 생성하는 단계, 상기 복수의 상관 이중 샘플링 신호들과 상기 램프 신호의 비교 결과에 따라 상기 복수의 칼럼들 각각에 대응하는 글로벌 코드를 래치하여, 상기 복수의 칼럼들 각각에 대응하는 기준 코드 및 영상 코드를 획득하는 단계, 그리고 상기 복수의 칼럼들 각각에 대응하는 기준 코드 및 영상 코드에 대한 산술 연산을 적어도 2개의 칼럼에 의해서 공유되는 가감산기를 통해서 시간차를 두고 수행하여 상기 복수의 칼럼들 각각에 대응하는 영상 데이터를 생성하는 단계를 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 상관 이중 샘플링 방식으로 이미지를 센싱하는 이미지 센서의 아날로그-디지털 컨버터는, 복수의 칼럼들 각각에 대응하는 상관 이중 샘플링 신호와 특정 기울기로 하강하는 램프 신호를 비교하는 복수의 비교기들, 상기 램프 신호에 동기되어 출력되며, 카운트-업 또는 카운트-다운되는 글로벌 코드를 생성하는 글로벌 카운터, 상기 복수의 비교기들 각각의 출력을 참조하여 상기 복수의 칼럼들 각각에 대응하는 글로벌 코드값을 래치하며, 래치된 상기 글로벌 코드값을 상기 복수의 칼럼들 각각에 대응하는 기준 코드와 영상 코드로 저장하는 래치부, 그리고 상기 복수의 칼럼들 중 제 1 그룹의 칼럼들 각각의 기준 코드 및 영상 코드를 순차적으로 처리하여 이미지 데이터로 출력하는 제 1 공유 연산기와, 상기 복수의 칼럼들 중 제 2 그룹의 칼럼들 각각의 기준 코드 및 영상 코드를 순차적으로 처리하여 이미지 데이터로 출력하는 제 2 공유 연산기를 포함하는 칼럼 공유 연산기를 포함하되, 상기 제 1 공유 연산기와 상기 제 2 공유 연산기는 동시에 선택된 칼럼의 이미지 데이터를 처리한다.

이상과 같은 본 발명의 실시 예에 따르면, 이미지 센서의 각 칼럼마다 사용되는 아날로그-디지털 컨버터의 기능을 복수의 칼럼들이 공유함에 따라 칩 면적을 줄이고, 소모 전력과 노이즈를 줄일 수 있다.

도 1은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도이다.
도 2는 본 발명의 액티브 픽셀 센서 어레이를 예시적으로 보여주는 블록도이다.
도 3은 도 2에 도시된 하나의 액티브 픽셀 센서(APS)를 보여주는 회로도이다.
도 4는 도 1의 아날로그-디지털 컨버터를 구체적으로 보여주는 블록도이다.
도 5는 도 4의 래치 동작을 간략히 보여주는 타이밍도이다.
도 6은 도 4의 칼럼 공유 연산기의 일 예를 보여주는 블록도이다.
도 7은 도 6에 도시된 전감산기를 예시적으로 보여주는 블록도이다.
도 8은 도 6의 칼럼 공유 연산기, 칼럼 메모리의 동작을 보여주는 타이밍도이다.
도 9는 도 7에 도시된 전감산기를 구성하는 전가산기(FA0)의 회로 구조를 예시적으로 보여주는 회로도이다.
도 10은 도 1의 아날로그-디지털 컨버터의 다른 실시 예를 간략히 보여주는 블록도이다.
도 11은 도 10의 칼럼 공유 연산기를 예시적으로 보여주는 블록도이다.
도 12는 도 11의 칼럼 공유 연산기 및 칼럼 메모리의 동작을 간략히 보여주는 타이밍도이다.
도 13은 본 발명의 면적 감소 효과를 보여주기 위한 블록도들이다.
도 14는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 시스템을 보여주는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, CMOS 이미지 센서가 본 발명의 특징 및 기능을 설명하기 위한 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 1은 본 발명의 실시 예에 따른 이미지 센서를 보여주는 블록도이다. 도 1을 참조하면, 이미지 센서(100)는 액티브 픽셀 센서(APS: Active Pixel Sensor) 어레이(110), 행 디코더(120), 상관 이중 샘플러(130), 아날로그-디지털 컨버터(ADC, 140), 출력 버퍼(150), 열 디코더(160) 그리고 타이밍 컨트롤러(170)를 포함한다.

액티브 픽셀 센서 어레이(110)는 2차원적으로 배열된 복수의 픽셀들을 포함한다. 각각의 픽셀들은 광신호를 전기적 신호로 변환한다. 액티브 픽셀 센서 어레이(110)는 행 디코더(120)로부터 선택 신호(SEL), 리셋 신호(RS) 및 전송 신호(TG)와 같은 구동 신호들에 의해 구동될 수 있다. 또한, 구동 신호들에 응답하여 각각의 픽셀들에 의해서 센싱된 전기적 신호는 복수의 칼럼 라인(CL0, CL1, …, CLm-1)을 통해서 상관 이중 샘플러(130)에 제공된다.

행 디코더(120)는 타이밍 컨트롤러(170)의 제어에 따라 액티브 픽셀 센서 어레이(110)의 어느 하나의 행을 선택할 수 있다. 행 디코더(120)는 복수의 행들 중 어느 하나의 행을 선택하기 위해서 선택 신호(SEL)를 생성한다. 그리고 행 디코더(120)는 선택된 행에 대응하는 픽셀들에 대해 리셋 신호(RS) 및 전송 신호(TG)를 순차적으로 활성화시킨다. 그러면, 선택된 행의 액티브 픽셀 센서들 각각으로부터 생성되는 아날로그 형태의 기준 신호(REF)와 영상 신호(IMG)가 순차적으로 상관 이중 샘플러(130)에 전달될 것이다.

상관 이중 샘플러(130)는 액티브 픽셀 센서 어레이(110)로부터 복수의 칼럼 라인들(CL0, CL1, …, CLm-1) 각각으로 제공되는 기준 신호(REF)와 영상 신호(IMG) 셋을 순차적으로 샘플링 및 홀딩(Sampling and Holding)한다. 즉, 상관 이중 샘플러(130)는 칼럼들 각각에 대응하는 기준 신호(REF)와 영상 신호(IMG)의 레벨을 샘플링하고 유지한다. 그리고 상관 이중 샘플러(130)는 타이밍 컨트롤러(170)의 제어에 따라 샘플링된 칼럼들 각각의 기준 신호(REF)/영상 신호(IMG) 셋을 복수의 칼럼 단위로 아날로그-디지털 컨버터(140)에 전달할 것이다.

아날로그-디지털 컨버터(140)는 상관 이중 샘플러(130)로부터 출력되는 각각의 칼럼들에 대한 상관 이중 샘플링 신호(REF/IMG)를 디지털 신호로 변환하여 출력한다. 이때, 각각의 칼럼들에 대한 상관 이중 샘플링 신호(REF/IMG)를 사용하여 이미지 데이터를 생성하는 경우, 각각의 칼럼들에 해당하는 노이즈가 제거된다. 특히, 본 발명의 아날로그-디지털 컨버터(140)는 칼럼 공유 연산기(145)를 포함한다. 칼럼 공유 연산기(145)는 상관 이중 샘플링 신호(REF/IMG)의 차이값을 계산하는 산술 논리 연산 블록이다. 특히, 칼럼 공유 연산기(145)는 적어도 2개의 칼럼에 대해서 시분할 방식으로 이중 샘플링 신호 셋을 처리할 수 있다. 이러한 칼럼 공유 연산기(145)의 기능에 의해서 칼럼들 각각에 대한 디지털 변환 연산이 분산될 수 있다. 예를 들면, 적어도 2개의 칼럼들 각각에 대해서 분산 처리되는 디지털 변환 연산에 의해서 칩 면적 및 소모 전력을 감축을 기대할 수 있다.

출력 버퍼(150)는 아날로그-디지털 컨버터(140)에 의해서 제공되는 각각의 칼럼 단위의 영상 데이터를 래치하여 출력한다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어에 따라 아날로그-디지털 컨버터(140)에서 출력되는 영상 데이터를 일시 저장하고, 이후 칼럼 디코더(160)에 의해서 순차적으로 래치된 영상 데이터를 출력하게 될 것이다.

칼럼 디코더(160)는 타이밍 컨트롤러(170)의 제어에 따라 출력 버퍼(150)의 칼럼을 선택한다. 칼럼 디코더(160)에 의해서 출력 버퍼(150)는 칼럼 단위로 저장된 영상 데이터를 순차적으로 출력할 수 있다.

이상에서는 본 발명의 실시 예에 따른 이미지 센서(100)의 구성이 간략히 설명되었다. 특히, 아날로그-디지털 컨버터(140)는 칼럼들 각각에 대응하는 기준 신호(REF)와 영상 신호(IMG)의 차이값을 계산하는 칼럼 공유 연산기(145)를 포함한다. 칼럼 공유 연산기(145)는 적어도 2개의 칼럼에 대응하는 기준 신호(REF)와 영상 신호(IMG)의 차이값 연산을 수행하는 복수의 산술 연산기(미도시됨)를 포함할 수 있다. 따라서, 칼럼 공유 연산기(145)를 통해서 칼럼들 각각에 대한 디지털 변환 연산이 시분할 방식으로 수행될 수 있어, 전류 피크가 분산될 수 있다. 더불어, 적어도 2개의 칼럼에 하나의 산술 연산기가 공유되므로, 칩 면적을 획기적으로 줄일 수 있을 것으로 기대된다.

도 2는 본 발명의 액티브 픽셀 센서 어레이를 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 액티브 픽셀 센서 어레이(110)는 복수의 행과 열의 매트릭스 형태로 배열되는 픽셀 센서들(Pixel Sensors)을 포함한다.

액티브 픽셀 센서 어레이(110)의 각 픽셀 센서들은 레드 필터(Red filter), 그린 필터(Green filter) 그리고 블루 필터(Blue filter) 중 적어도 하나를 포함할 수 있다. 레드 필터(Red filter)는 적색 파장 대역의 빛을 통과시키고, 그린 필터(Green filter)는 녹색 파장 대역의 빛을, 그리고 블루 필터(Blue filter)는 청색 파장 대역의 빛을 통과시킨다. 더불어, 픽셀 센서(111)는 복수의 트랜지스터들과 광전 변환 소자를 포함할 수 있다. 복수의 픽셀 센서(111)들 각각은 광전 변환 소자를 이용하여 빛을 감지하고, 이를 전기적 신호로 변환하여 칼럼 라인들(CL)을 통해서 출력한다.

액티브 픽셀 센서 어레이(110)에 선택된 행(i)에 대해서 리셋 신호(RS_i)와 전송 신호(TG_i)가 제공되면, 선택된 행의 각 칼럼 라인(CLj)으로는 리셋 신호(RS_i) 및 전송 신호(TG_i) 각각에 대응하는 전압 신호들(Vout_j, Vout_j+1, Vout_j+2, Vout_j+3)이 출력될 것이다. 전압 신호들(Vout_j, Vout_j+1, Vout_j+2, Vout_j+3)은 상관 이중 샘플러(130)에 제공되어 각각 기준 신호(REF) 및 영상 신호(IMG)로 샘플링될 것이다.

도 3은 도 2에 도시된 하나의 액티브 픽셀 센서(APS)를 보여주는 회로도이다. 도 3을 참조하면, 액티브 픽셀 센서(111)는 하나의 광전 변환 소자(PSD)와 4개의 NMOS 트랜지스터들(TX, RX, DX, SX)을 포함하는 구조로 구현될 수 있다.

광전 변환 소자(PSD)는 입사광의 광량이나 광의 세기에 따라 전하를 생성 및 축적하는 광감지 소자이다. 광전 변환 소자(PSD)로는 포토 다이오드(Photo Diode), 포토 트랜지스터(Photo Transistor), 포토 게이트(Photo Gate), 핀드 포토 다이오드(Pinned Photo Diode: PPD) 등으로 구현될 수 있다.

전송 트랜지스터(TX)는 광전 변환 소자(PSD)에서 축적된 전하를 플로팅 확산 영역(FD)으로 전송한다. 전송 트랜지스터(TX)는 일반적으로 1개의 트랜지스터로 구성될 수 있으며, 행 디코더(120)로부터 제공되는 전송 신호(TG_i)에 응답하여 스위칭된다.

플로팅 확산 영역(FD: Floating Diffusion)은 입사된 광량에 대응하는 전하를 검출하는 기능을 갖는다. 플로팅 확산 영역(FD)은 광전 변환 소자(PSD)에서 제공되는 전하를 전송 신호(TG_i)가 활성화되는 시간 동안 축적한다. 플로팅 확산 영역(FD)은 소스 팔로워(Source follower) 증폭기로 구동되는 드라이브 트랜지스터(DX)의 게이트 단과 연결된다. 플로팅 확산 영역(FD)은 리셋 트랜지스터(RX)에 의해서 전원 전압(VDD)을 제공받을 수 있다.

리셋 트랜지스터(RX)는 플로팅 확산 영역(FD)을 리셋 신호(RS_i)에 응답하여 리셋시킨다. 리셋 트랜지스터(RX)의 소스(Source)는 플로팅 확산 영역(FD)과 연결되며, 드레인(Drain)은 전원 전압(VDD) 단에 연결된다. 리셋 신호(RS_i)에 의해 제공되는 바이어스에 의해, 리셋 트랜지스터(RX)가 턴온(Turn-on)되면, 리셋 트랜지스터(RX)의 드레인과 연결된 전원 전압(VDD)이 플로팅 확산 영역(FD)으로 전달된다. 그러면 플로팅 확산 영역(FD)에 축적된 전하는 전원 전압(VDD) 단으로 이동하고, 플로팅 확산 영역(FD)의 전압은 리셋된다.

드라이브 트랜지스터(DX)는 소스 팔로워 증폭기(Source Follower Amplifier) 역할을 하며, 플로팅 확산 영역(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인을 통해서 감지 전압(Vout_j+3)으로 출력한다.

선택 트랜지스터(SX)는 행 단위로 읽어낼 픽셀 센서를 선택한다. 선택 트랜지스터(SX)는 행 단위로 제공되는 선택 신호(SEL)에 의해 구동된다. 선택 트랜지스터(SX)가 턴온되면, 드라이브 트랜지스터(DX)를 통해서 플로팅 확산 영역(FD)의 포텐셜이 선택 트랜지스터(SX)의 드레인(Drain)으로 증폭되어 전달될 것이다. 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 선택 트랜지스터(SX)의 구동 신호 라인들(TG_i, RS_i, SEL)은 동일한 행에 포함된 단위 픽셀들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.

도 4는 도 1의 아날로그-디지털 컨버터를 좀더 구체적으로 보여주는 블록도이다. 도 4를 참조하면, 아날로그-디지털 컨버터(140a)는 램프 신호 발생기(141), 비교기(142), 글로벌 카운터(143), 래치부(144), 칼럼 공유 연산부(145)를 포함한다. 더불어, 메모리 컨트롤러(151), 칼럼 메모리(152) 및 감지 증폭기(153)를 포함하는 출력 버퍼(150)가 아날로그-디지털 컨버터(140a)에 연결될 수 있다.

램프 신호 발생기(141)는 타이밍 컨트롤러(170, 도 1 참조)로부터 제공된 제어 신호(TC1)에 응답하여 일정한 하강 또는 상승 기울기를 갖는 램프 신호(RAMP)를 출력한다. 즉, 램프 신호 발생기(141)는 타이밍 컨트롤러(170)의 제어에 따라 특정 기울기를 갖는 램프 신호(RAMP)를 연속적으로 발생한다. 램프 신호(RAMP)와의 비교 동작을 통해서 상관 이중 샘플러(CDS, 130)에 의해서 홀딩된 기준 신호(REF)는 시간 축 길이 정보로 변환된다. 더불어, 램프 신호(RAMP)와의 비교 동작을 통해서 상관 이중 샘플러(130)에 의해서 홀딩된 영상 신호(IMG)도 시간 축 길이 정보로 변환될 수 있다. 램프 신호(RAMP)의 파형은 후술하는 도 5에서 상세히 설명될 것이다.

비교기(142)는 액티브 픽셀 센서 어레이의 칼럼들 각각에 대해서 구비되는 복수의 비교기들(Comp0, Comp1, Comp2, Comp3)을 포함한다. 비교기(142)는 칼럼들에 대응하는 상관 이중 샘플링 신호들(CDS0, CDS1, CDS2, CDS3) 각각을 램프 신호(RAMP)와 비교한다. 여기서 상관 이중 샘플링 신호들(CDS0, CDS1, CDS2, CDS3) 각각은 상관 이중 샘플링 동작에 의해서 샘플링되고 홀딩된 기준 신호(REF) 및 영상 신호(IMG)를 포함한다.

제 1 비교기(Comp0)를 살펴보면, 램프 신호(RAMP)는 제 1 비교기(Comp0)의 반전 입력단(-)으로, 상관 이중 샘플링 신호(CDS0)는 제 1 비교기(Comp0)의 비반전 입력단(+)으로 입력된다. 제 1 비교기(Comp0)는 제 1 구간에서 램프 신호(RAMP)와 상관 이중 샘플링 신호(CDS0)의 기준 신호(REF)를 비교하여 그 결과를 래치(LTCH0)에 제공할 것이다. 이어서 제 1 비교기(Comp0)는 제 2 구간에서 램프 신호(RAMP)와 상관 이중 샘플링 신호(CDS0)의 영상 신호(IMG)를 비교하여 래치(LTCH0)로 제공한다. 제 1 비교기(Comp0)와 마찬가지로 나머지 비교기들(Comp1, Comp2, Comp3, …)도 모든 칼럼들에 대해서 램프 신호(RAMP)와 상관 이중 샘플링 신호들(CDS1, CDS2, CDS3)을 비교할 것이다. 이러한 램프 신호(RAMP)와의 비교 동작을 통해서, 비교기(142)는 각각의 칼럼들에 대한 상관 이중 샘플링 신호들(CDS0, CDS1, CDS2, CDS3)을 시간 축의 길이 정보로 변환시킨다.

글로벌 카운터(143)는 타이밍 컨트롤러(170)로부터 제공되는 제어 신호(TC2)에 응답하여 글로벌 코드(Global code)를 생성한다. 글로벌 코드(Global code)는, 예를 들면, 특정 비트 폭(10비트)이나 BCD 코드 형태로 카운트-업 또는 카운트-다운되는 이진 코드로 제공될 수 있다. 글로벌 카운터(143)는 램프 신호(RAMP)의 레벨 다운이 시작되는 시점을 기점으로 하여 카운트-업되는 글로벌 코드(Global code)를 생성할 것이다. 그러면 글로벌 코드(Global code)는 래치부(144)의 각 칼럼에 구비되는 래치 회로들(LTCH0, LTCH1, LTCH2, LTCH3)에 제공된다. 글로벌 카운터(143)를 통해서 아날로그-디지털 컨버터(140)에 구비되는 카운터 수가 최소화될 수 있다.

래치부(144)는 비교기(142)의 비교 결과를 참조하여 기준 신호(REF)와 영상 신호(IMG)를 대응하는 크기의 글로벌 코드값으로 저장한다. 비교기(142)에 의해서 시간 축의 길이 정보로 각각 변환된 칼럼들 각각의 기준 신호(REF)와 영상 신호(IMG)는 래치부(144)에 의해서 비로소 산술 연산이 가능한 코드값으로 얻어진다. 즉, 래치부(144)는 상관 이중 샘플링 신호(CDS0, CDS1, CDS2, CDS3)가 비교기(142)에 의해서 변환된 시간 축 길이 정보에 대응하는 카운트 수를 래치한다. 즉, 래치부(144)는 상관 이중 샘플링 신호들(CDS0, CDS1, CDS2, CDS3) 각각의 기준 신호(REF) 및 영상 신호(IMG)에 대응하는 글로벌 코드값을 래치한다. 여기서, 제 1 래치(LTCH0)에 의해서 상관 이중 샘플링 신호(CDS0)로부터 획득되는 기준 코드(X) 및 영상 코드(Y)가 설명될 것이다. 그리고 기준 코드(X)가 저장되는 제 1 기준 메모리(RM0) 및 영상 코드(Y)가 저장되는 제 1 영상 메모리(SM0)의 설명을 통해서 래치부(144)의 동작이 기술될 것이다.

먼저, 타이밍 컨트롤러(170)의 제어에 따라 제 1 비교기(Comp0)에서 시간 축 신호로 변환된 상관 이중 샘플링 신호(CDS0)가 출력될 것이다. 그러면, 시간 축 신호로 변환된 기준 신호(REF)의 폭에 대응하는 글로벌 코드값(이하, 기준 코드)이 제 1 래치(LTCH0)에 의해서 캡쳐된다. 캡쳐된 기준 코드(X)는 제어 신호(REF_EN)에 응답하여 제 1 기준 메모리(RM0)에 저장된다. 이어서, 시간축 신호로 변환된 영상 신호(IMG)의 폭에 대응하는 글로벌 코드값(이하, 영상 코드)이 제 1 래치(LTCH0)에 의해서 캡쳐될 것이다. 캡쳐된 영상 코드(Y)는 제어 신호(SIG_EN)에 응답하여 제 1 영상 메모리(SM0)에 저장된다. 이러한 방식으로 모든 칼럼들 각각에 대응하는 상관 이중 샘플링 신호들은 칼럼들 각각에 대응하는 기준 코드(X) 및 영상 코드(Y)로 변환되어 기준 메모리들(RM0, RM1, RM2, RM3) 및 영상 메모리들(SM0, SM1, SM2, SM3)에 저장된다.

칼럼 공유 연산기(145)는 기준 메모리들(RM0, RM1, RM2, RM3) 및 영상 메모리들(SM0, SM1, SM2, SM3)에 저장된 칼럼들 각각에 대응하는 기준 코드(X) 및 영상 코드(Y)들을 처리하여 영상 데이터(Image Data)로 출력한다. 칼럼 공유 연산기(145)는 칼럼들 각각의 영상 신호(IMG)로부터 기준 신호(REF)를 차감하여 노이즈가 제거된 영상 데이터(Image Data)로 출력할 수 있다. 따라서, 바람직하게는 칼럼 공유 연산기(145)는 칼럼들 각각에 대응하는 영상 코드(Y)로부터 기준 코드(X)를 차감하는 감산기로 구성될 수 있다.

특히, 본 발명의 칼럼 공유 연산기(145)는 하나의 연산 블록이 적어도 2개 칼럼의 영상 신호(IMG)를 처리할 수 있다. 도 4에 도시된 실시 예에서는 4개의 칼럼당 하나의 칼럼 공유 연산기(145)가 구비되는 것으로 설명되고 있다. 따라서, 칼럼 공유 연산기(145)는 각각의 칼럼에 대해서 감산 연산(Subtract operation)을 수행하기 위하여 순차적으로 칼럼을 선택할 수 있다. 칼럼 공유 연산기(145)에 의해서 각각의 칼럼에 대한 감산 연산을 4회의 연산으로 분산시킬 수 있다.

좀더 구체적으로 설명하면, 칼럼 공유 연산기(145)는 멀티플렉서 유닛(MUX Unit)과 전감산기(Full Subtractor: FS)를 포함할 수 있다. 멀티플렉서 유닛(MUX Unit)은 타이밍 컨트롤러(170)로부터 제공되는 제어 신호(EN)에 따라서 칼럼들을 순차적으로 선택할 것이다. 그러면, 전감산기(FS)는 선택된 칼럼에 대응하는 기준 메모리(RMi)와 영상 메모리(SMi)로부터 각각 제공되는 n-비트의 기준 코드(X) 및 영상 코드(Y)에 대한 감산 연산을 수행할 것이다. 이렇게 4개의 칼럼에 대한 연산을 전감산기(FS)가 순차적으로 수행하게 될 것이다. 전감산기(FS)에 의해서 계산된 칼럼들 각각에 대응하는 영상 데이터(Image Data)는 출력 버퍼(150)의 칼럼 메모리(152)에 저장될 것이다.

출력 버퍼(150)는 타이밍 컨트롤러(170)로부터의 제어 신호(TC3)에 응답하여 메모리의 입출력을 제어하는 메모리 컨트롤러(151), 그리고 각각의 칼럼들에 대응하는 영상 데이터(Image Data)를 저장하는 칼럼 메모리들(MEM0, MEM1, MEM2, MEM3) 그리고 감지 증폭기(153)를 포함할 수 있다. 칼럼 메모리들(MEM0, MEM1, MEM2, MEM3) 각각에 저장된 영상 데이터(Image Data)는 이후 열 디코더(160, 도 1 참조)의 제어에 따라 순차적으로 감지 증폭기(153)에 전달되고, 외부로 출력될 수 있다.

이상에서는 본 발명의 실시 에에 따른 칼럼 공유 연산기(145)를 포함하는 이미지 센서(100)의 아날로그-디지털 컨버터(140a)의 실시 예가 설명되었다. 여기서, 하나의 칼럼 공유 연산기(145)는 4개의 칼럼에 의해서 공유되는 구조로 설명되었다. 그리고 각 칼럼들을 순차적으로 선택하는 멀티플렉서 유닛(MUX Unit)과 전감산기(FS)가 칼럼 공유 연산기(145)를 구성하는 것으로 설명되었다. 하지만, 이러한 구성은 예시적일 뿐 다양한 변경이 가능함은 잘 이해될 것이다.

도 5는 도 4의 비교기 및 래치부의 동작을 간략히 보여주는 타이밍도이다. 도 5를 참조하여, 기준 신호(REF)와 영상 신호(IMG)에 각각 대응하는 전압 신호들(Vout0, Vout1)이 시간 축의 정보로 변환되고, 다시 시간 축 길이에 대응하는 코드값으로 변환되는 절차가 설명될 것이다.

아날로그-디지털 컨버터(140)는 상관 이중 샘플러(130)로부터 칼럼들 각각에 대한 상관 이중 샘플링 신호들(CDS0, CDS1, CDS2, CDS3)을 수신한다. 여기서, 하나의 칼럼에 대응하는 상관 이중 샘플링 신호(CDS0)를 예시적으로 설명하기로 한다. 하지만, 나머지 상관 이중 샘플링 신호들(CDS1, CDS2, CDS3)에 대해서도 아날로그-디지털 컨버터(140)는 동일한 방식으로 처리할 것이다. 수신된 상관 이중 샘플링 신호(CDS0)는 비교기(Comp0)의 비반전 입력단(+)에 전달된다. 그리고 비교기(Comp0)의 반전 입력단(-)에는 램프 신호(RAMP)가 입력될 것이다.

아날로그 형태인 상관 이중 샘플링 신호(CDS0)를 디지털 신호로 변환하기 위한 동작 구간은 크게 2개의 구간으로 구분될 수 있다. 하나는 상관 이중 샘플링 신호(CDS0) 중에서 기준 신호(REF)를 디지털 신호로 변환하는 구간이다. 도시된 타이밍도에서 T0~T2 시점이 여기에 해당된다. 다른 하나는 상관 이중 샘플링 신호(CDS0)의 영상 신호(IMG)를 디지털 신호로 변환하는 구간이다. 도시된 타이밍도에서 T3~T5 시점이 여기에 해당된다.

T0 시점부터, 램프 신호(RAMP)의 기울기가 하강하게 된다. 그리고 동시에 비교기(Comp0)의 비교 동작이 활성화되고, 글로벌 카운터(143)의 카운트-업 동작이 시작된다. 램프 신호(RAMP)의 레벨이 상관 이중 샘플링 신호(CDS0)의 레벨(Vout0)보다 더 높은 T0 시점부터 T1 시점까지는 비교기 출력(Comp_out)은 로우 레벨(L)을 유지할 것이다. 하지만, T1 시점에서부터 상관 이중 샘플링 신호의 레벨(Vout0)이 하강하는 램프 신호(RAMP)의 레벨보다 높아진다. 그러면, 비교기 출력(Comp_out)은 T1 시점에서 하이 레벨(H)로 천이할 것이다.

T1 시점에서, 래치부(144)는 카운트-업되는 글로벌 코드값(X)을 제 1 래치(LTCH0)에 저장한다. 제 1 래치(LTCH0)에 저장된 글로벌 코드값은 기준 신호(REF)에 대응하는 디지털 신호값, 즉 기준 코드(X)에 해당한다. 기준 코드(X)는 제 1 기준 메모리(RM0)에 저장될 것이다. 기준 신호(REF)를 디지털 신호로 변환하는 동작 구간은 T2 시점에서 종료된다.

T2 시점에서, 램프 신호(RAMP)와 글로벌 코드(Global code)의 값은 초기화된다. 즉, 램프 신호(RAMP)는 초기 램프 신호의 레벨로 상승하게 되고, 글로벌 카운터(143)는 리셋될 것이다. 그러면, 상관 이중 샘플링 신호(CDS0) 중에서 영상 신호(IMG)가 비교기(Comp0)에 입력된다. 이때, 영상 신호(IMG)에 대응하는 상관 이중 샘플링 신호(CDS0)의 레벨(Vout1)은 입사광이 존재하는 픽셀 신호이기 때문에 상대적으로 낮아질 것이다.

T3 시점부터 램프 신호(RAMP)의 레벨이 시간 축에 따라 감소하기 시작한다. 동시에 T3 시점부터 리셋된 글로벌 카운터(143)의 카운팅이 시작된다. 이러한 램프 신호(RAMP)의 감소와 글로벌 카운터(143)의 카운팅 동작은 T5 시점까지 이어진다. T3 시점부터 T5 시점까지 비교기(Comp0)의 비교 동작이 활성화된다. 램프 신호(RAMP)의 레벨이 상관 이중 샘플링 신호의 레벨(Vout1)보다 더 높은 T3 시점부터 T4 시점까지는 비교기 출력(Comp_out)은 로우 레벨(L)을 유지할 것이다. 하지만, T4 시점에서부터 상관 이중 샘플링 신호의 레벨(Vout1)이 하강하는 램프 신호(RAMP)의 레벨보다 높아진다. 그러면, 비교기 출력(Comp_out)은 T4 시점에서 하이 레벨(H)로 천이할 것이다.

T4 시점에서, 래치부(144)는 비교기 출력(Comp_out)의 천이에 응답하여 글로벌 코드값(Y)을 제 1 래치(LTCH0)에 저장한다. 제 1 래치(LTCH0)에 저장된 영상 코드(Y)는 바로 아날로그 영상 신호(IMG)에 대응하는 디지털 값이다. 영상 코드(Y)는 제 1 영상 메모리(SM0)에 저장될 것이다. 영상 신호(IMG)를 디지털 신호로 변환하는 구간은 T5 시점에서 종료된다.

T0 시점부터 T5 시점까지의 상관 이중 샘플링된 기준 신호(REF) 및 영상 신호(IMG) 각각에 대응하는 글로벌 코드 값들(X, Y)이 획득되었다. 이러한 글로벌 코드값들(X, Y)에 대한 획득은 모든 칼럼들에 대해서 동시에 수행될 수 있다. 그리고 칼럼들 각각에 대한 글로벌 코드값들(X, Y)은 래치부(144)에서 제어 신호들(REF_EN, SIG_EN)에 응답하여 기준 메모리(RMi, i는 칼럼 어드레스) 및 영상 메모리(SMi)에 저장된다.

결과적으로, 램프 신호(RAMP)의 하강 시점(T0, T3) 각각에서 글로벌 카운터(143)의 카운트-업 동작이 개시된다. 더불어, 비교기(142)의 비교 동작이 활성화되어 램프 신호(RAMP)와 상관 이중 샘플링 신호(CDSi)와의 비교 결과(Comp_out)가 출력된다. 비교 결과값(Comp_out)이 로우 레벨(L)에서 하이 레벨(H)로 천이하는 시점들(T1, T4)에서 래치부(144)의 래치들(LTCH0, LTCH1, LTCH2, LTCH3)이 글로벌 코드값(X, Y)을 래치하게 될 것이다. 그리고 글로벌 코드값(X, Y)은 기준 메모리(RMi) 및 영상 메모리(SMi)에 각각 저장된다. 이상의 램프 신호(RAMP) 및 글로벌 코드(Global code)의 생성은 타이밍 컨트롤러(170)에 의해서 제어될 것이다.

도 6은 칼럼 공유 연산기의 일 예를 보여주는 블록도이다. 도 6을 참조하면, 칼럼 공유 연산기(145)는 4개의 칼럼들에 의해서 공유되기 위하여 멀티플렉서 유닛(145a) 및 전감산기(145b)를 포함한다. 여기서, 전감산기(145b)가 논리 연산 블록으로 예시적으로 개시되고 있으나, 전감산기(145b)는 가산기나 감산기, 또는 가감산기로 구성될 수 있을 것이다.

래치부(144)의 기준 메모리들(RMi) 각각에는 상관 이중 샘플링 신호들(CDSi)의 기준 신호(REFi)에 대응하는 기준 코드들(X)이 저장되어 있다. 그리고 래치부(144)의 영상 메모리들(SMi) 각각에는 상관 이중 샘플링 신호들(CDSi)의 영상 신호(IMGi)에 대응하는 영상 코드들(Y)이 저장되어 있다.

멀티플렉서 유닛(145a)은 공유되는 복수의 칼럼들 중에서 어느 하나의 칼럼을 선택한다. 예를 들면, 멀티플렉서 유닛(145a)은 전감산기(145b)에 의해서 영상 코드(Y)로부터 기준 코드(X)를 차감하기 위한 어느 하나의 칼럼을 선택한다. 칼럼들 각각에 대응하는 기준 코드들(X)과 영상 코드들(Y)은 각각 n-비트(n은 1 이상의 정수)로 구성되는 것으로 가정한다.

멀티플렉서 유닛(145a)은 타이밍 컨트롤러(170, 도 1 참조)로부터 칼럼 공유 연산기(145)에 의해서 공유되는 4개의 칼럼 중 어느 하나의 칼럼을 선택하기 위한 선택 신호(EN<1:0>, ENB<1:0>)를 제공받는다. 선택 신호(ENB<1:0>)는 선택 신호(EN<1:0>)를 반전(Invert)시킨 신호이다. 선택 신호(EN<1:0>, ENB<1:0>)에 의해서 멀티플렉서 유닛(145a)을 구성하는 스위치단(SW0, SW1, SW2, SW3)의 스위칭 동작이 제어된다. 제 1 칼럼(Col0)에 대응하는 기준 코드(X0) 및 영상 코드(Y0)를 전감산기(145b)로 전달하기 위해서는 제 1 스위치(SW0)가 턴온(Turn-On)되어야 한다. 제 2 칼럼(Col1)에 대응하는 기준 코드(X1) 및 영상 코드(Y1)를 전감산기(145b)로 전달하기 위해서는 제 2 스위치(SW1)가 턴온(Turn-On)되어야 할 것이다. 제 3 칼럼(Col2)에 대응하는 기준 코드(X2) 및 영상 코드(Y2)를 전감산기(145b)로 전달하기 위해서는 제 3 스위치(SW2)가 턴온(Turn-On)되어야 할 것이다. 제 4 칼럼(Col3)에 대응하는 기준 코드(X3) 및 영상 코드(Y3)를 전감산기(145b)로 전달하기 위해서는 제 4 스위치(SW3)가 턴온(Turn-On)되어야 할 것이다.

여기서, 스위치단(SW0, SW1, SW2, SW3) 각각은 n-비트의 기준 코드(X)와 영상 코드(Y)를 동시에 감산기(145b)로 전달하기 위하여 n-개의 병렬 경로들을 포함하는 것으로 이해되어야 한다. 예를 들면, 제 1 스위치(SW0)는 기준 메모리(RM0)로부터 n-비트의 기준 코드(X₀)를 전감산기(145b)로 전달한다. 그리고 제 1 스위치(SW0)는 영상 메모리(SM0)로부터 동시에 n-비트의 영상 코드(Y₀)를 전감산기(145b)로 전달한다. 도 6에 도시된 실시 예에서는 스위치단(SW0, SW1, SW2, SW3) 각각은 두 개의 트랜지스터들을 포함한다. 스위치단(SW0, SW1, SW2, SW3)의 트랜지스터들 중에서 래치부(144)와 인접한 상위의 트랜지스터들은 2-비트의 선택 신호(ENB<1:0>, EN<1:0>) 중에서 하위 비트(LSB)에 의해서 제어될 수 있다. 스위치단(SW0, SW1, SW2, SW3)의 트랜지스터들 중에서 전감산기(145b)와 인접한 하위의 트랜지스터들은 2-비트의 선택 신호(ENB<1:0>, EN<1:0>) 중에서 상위 비트(MSB)에 의해서 제어될 수 있다.

제 1 스위치(SW0)에 포함되는 모든 트랜지스터들은 2-비트의 선택 신호들(ENB<0>, ENB<1>) 각각이 논리 '11'로 제공되면 턴-온된다. 즉, 2-비트의 선택 신호(EN<1:0>)가 논리 '00'인 경우에 제 1 스위치(SW0)는 턴-온된다. 제 2 스위치(SW1)에 포함되는 모든 트랜지스터들은 2-비트의 선택 신호들(EN<0>, ENB<1>) 각각이 논리 '11'로 제공되면 턴-온된다. 즉, 2-비트의 선택 신호(EN<1:0>)가 논리 '01'인 경우에 제 2 스위치(SW1)는 턴-온된다. 제 3 스위치(SW2)에 포함되는 모든 트랜지스터들은 2-비트의 선택 신호들(ENB<0>, EN<1>) 각각이 논리 '11'로 제공되면 턴-온된다. 제 4 스위치(SW3)에 포함되는 모든 트랜지스터들은 2-비트의 선택 신호들(EN<0>, EN<1>) 각각이 논리 '11'로 제공되면 턴-온된다. 하지만, 이상에서 설명한 스위치단(SW0, SW1, SW2, SW3)의 제어 방식은 예시적일 뿐이며, 다양한 변경이 가능함은 잘 이해될 것이다.

전감산기(145b)는 멀티플렉스 유닛(145a)에 의해서 선택된 칼럼의 기준 코드(X) 및 영상 코드(Y)에 대한 감산 연산을 수행한다. 예를 들면, 전감산기(145b)는 영상 코드(Y)로부터 기준 코드(X)를 감산하는 연산을 수행할 수 있다. 전감산기(145b)의 감산 연산은 영상 코드(Y)와 기준 코드(X)의 2의 보수(2's complement)를 가산하는 기법으로 수행될 수 있다. 이때, 전감산기(145b)의 입력 캐리(C0)는 논리 '1'로 설정되어야 한다.

전감산기(145b)의 출력은 출력 버퍼(150)의 칼럼 메모리(152)에 전달된다. 감산 연산이 제 1 칼럼(Col0)에 대응하는 경우, 메모리 컨트롤러(151)에서 제공되는 제어 신호(Mem_EN<0>)가 활성화된다. 그리고 전감산기(145b)의 출력인 감산 결과(Y₀-X₀)는 제 1 칼럼 메모리(MEM0)에 저장될 것이다. 감산 연산이 제 2 칼럼(Col1)에 대응하는 경우, 메모리 컨트롤러(151)에서 제공되는 제어 신호(Mem_EN<1>)가 활성화된다. 그리고 전감산기(145b)의 출력인 감산 결과(Y₁-X₁)는 제 2 칼럼 메모리(MEM1)에 저장될 것이다. 감산 연산이 제 3 칼럼(Col2)에 대응하는 경우, 메모리 컨트롤러(151)에서 제공되는 제어 신호(Mem_EN<2>)가 활성화된다. 그리고 전감산기(145b)의 출력인 감산 결과(Y₂-X₂)는 제 3 칼럼 메모리(MEM2)에 저장될 것이다. 감산 연산이 제 4 칼럼에 대응하는 경우, 메모리 컨트롤러(151)에서 제공되는 제어 신호(Mem_EN<3>)가 활성화된다. 그리고 전감산기(145b)의 출력인 감산 결과(Y₃-X₃)는 제 4 칼럼 메모리(MEM3)에 저장될 것이다.

이상에서는 4개의 칼럼들(Col0~Col3)에 의해서 공유되는 전감산기(145b)의 구성 및 제어 방법이 설명되었다. 여기서, 칼럼들을 순차적으로 선택하기 위한 멀티플렉스 유닛(145a)의 구성 방법은 도시된 구조에만 한정되지 않으며, 다양한 변경이 가능할 것이다. 그리고 전감산기(145b)는 복수의 칼럼에 의해서 공유될 수 있는 다양한 산술 논리 연산 블록으로 구성될 수 있음은 잘 이해될 것이다.

도 7은 도 6에 도시된 전감산기를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, 전감산기(145b)는 복수의 전가산기(FA0, FA1, FA2, …, FA9)를 포함할 수 있다. 여기서, 기준 코드(X)와 영상 코드(Y)가 각각 10-비트 데이터인 것으로 표시되었으나 본 발명은 개시된 예에만 국한되지 않음은 잘 이해될 것이다.

영상 코드(Y)로부터 기준 코드(X)를 감산하는 연산을 위해서 복수의 전가산기(FA0, FA1, FA2, …, FA9) 각각에 영상 코드(Y0~Y9)의 비트들과 반전된 기준 코드(X0~X9)의 비트값이 입력된다. 여기서, 기준 코드(X0~X9)와 영상 코드(Y0~Y9)는 어느 하나의 칼럼에 대응하는 데이터이다. 감산 연산을 위해서 기준 코드(X0~X9)에 대한 2의 보수(2's complement)가 각각의 전가산기들(FA0~FA9)에 제공되어야 한다. 따라서, 기준 코드(X0~X9)의 비트들 각각을 반전시키기 위한 인버터들(Inverters)이 사용될 수 있다. 더불어, 2의 보수를 사용하는 감산 연산을 위해서 가장 차수가 낮은 LSB들(X0, Y0)의 가산 연산이 수행되는 전가산기(FA0)의 입력 캐리(C0)는 논리 '1'로 설정되어야 한다. 그리고 복수의 가산기들(FA0~FA9)의 출력(S0, S1, …, S9)이 영상 코드(Y)와 기준 코드(X)의 감산 결과로 획득될 수 있다. 여기서, MSB(X9, Y9)의 연산이 이루어지는 전가산기(FA9)에서 출력되는 캐리(C10)는 버려져도 무방하다.

복수의 전가산기들(FA0~FA9)과 인버터로 구성되는 전감산기(145b)의 칼럼들 각각에 대한 연산 결과는 선택된 칼럼 메모리(152)에 순차적으로 저장될 것이다.

도 8은 도 6의 칼럼 공유 연산기 및 칼럼 메모리의 동작을 간략히 보여주는 타이밍도이다. 도 8을 참조하여, 칼럼 공유 연산기(145)를 구성하는 멀티플렉서 유닛(145a) 및 전감산기(145b)의 동작 방법이 간략히 설명될 것이다.

먼저, 제 1 칼럼에 대응하는 영상 코드(Y) 및 기준 코드(X)를 선택하기 위하여 타이밍 컨트롤러(170, 도 1 참조)에 의해서 선택 신호(EN<1:0>)는 논리 '00'으로 제공될 것이다. 하지만, 그 이전에 전감산기(145b)의 초기화를 위한 리셋 신호(RST)가 제공될 수도 있다. 물론, 전감산기(145b)의 리셋 시점은 선택 신호(EN<1:0>)의 입력 이후라도 상관없을 것이다. 전감산기(145b)의 리셋이 완료되면, 전감산기(145b)는 영상 코드(Y) 및 기준 코드(X)에 대한 감산 연산을 수행할 것이다. 그리고 전감산기(145b)의 출력단에 로드되는 감산 결과값은 메모리 컨트롤러(151)로부터 제공되는 제어 신호(Mem_EN<1:0>)에 의해서 칼럼 메모리들(152)에 순차적으로 저장될 것이다.

선택 신호(EN<1:0>)의 논리값이 '00'으로 제공되는 구간에서 전감산기(145b)는 선택된 칼럼에 대응하는 영상 코드(Y) 및 기준 코드(X)에 대한 감산 연산을 수행한다. 그리고 감산 연산의 결과는 제 1 칼럼 메모리(MEM0)에 저장될 것이다. 선택 신호(EN<1:0>)의 논리값이 '01'으로 제공되는 구간에서, 전감산기(145b)는 선택된 칼럼에 대한 감산 연산을 수행한다. 그리고 감산 연산의 결과는 제 2 칼럼 메모리(MEM1)에 저장될 것이다. 선택 신호(EN<1:0>)의 논리값이 '10'으로 제공되는 구간에서, 전감산기(145b)는 선택된 칼럼에 대한 감산 연산을 수행한다. 그리고 감산 연산의 결과는 제 3 칼럼 메모리(MEM2)에 저장될 것이다. 선택 신호(EN<1:0>)의 논리값이 '11'으로 제공되는 구간에서, 전감산기(145b)는 선택된 칼럼에 대한 감산 연산을 수행한다. 그리고 감산 연산의 결과는 제 4 칼럼 메모리(MEM3)에 저장될 것이다.

여기서, 타이밍도는 4개의 칼럼이 하나의 전감산기(145b)를 공유하기 위한 구조에서의 제어 신호를 예시적으로 보여준다. 하지만, 하나의 전감산기(145b)가 5개 칼럼, 또는 이상의 칼럼에 의해서 공유될 수도 있음은 잘 이해될 것이다.

도 9는 도 7에 도시된 전감산기를 구성하는 전가산기(FA0)의 회로 구조를 예시적으로 보여주는 회로도이다. 도 9를 참조하면, 도 7의 전가산기(FA0)의 트랜지스터 레벨의 회로도가 개시되어 있다.

전가산기(FA0)는 입력(X0, Y0)과 입력 캐리(C0)를 제공받아 합(S0)과 출력 캐리(C1)를 생성한다. 전가산기(FA0)의 합(S0)과 출력 캐리(C1)의 부울 수식은 아래 수학식 1과 같다.

좌측의 트랜지스터 블록(COB)은 출력 캐리(C1)를 계산하기 위한 논리 연산 블록이며, 우측의 트랜지스터 블록(SOB)은 합(S0)을 계산하기 위한 논리 연산 블록들이다. 1-비트에 대응하는 전가산 연산을 위해서 상술한 전가산기(FA0)에는 28개의 MOS 트랜지스터들이 소요된다. 따라서, 10-비트의 산술 연산을 수행하기 위해서는 약 280개의 MOS 트랜지스터들이 소요될 것이다.

본 발명의 전감산기(145b)는 복수의 칼럼에 의해서 공유될 수 있다. 따라서, 전감산기(145b)를 구성하는 전가산기의 수를 최소화할 수 있고, 이미지 센서를 형성하기 위해 소요되는 칩 면적은 최소화할 수 있다.

도 10은 도 1의 아날로그-디지털 컨버터의 다른 실시 예를 간략히 보여주는 블록도이다. 도 10을 참조하면, 아날로그-디지털 컨버터(140b)는 램프 신호 발생기(141), 비교기(142), 글로벌 카운터(143), 래치부(144), 칼럼 공유 연산기(145')를 포함한다. 더불어, 메모리 컨트롤러(151), 칼럼 메모리(152) 및 감지 증폭기(153)를 포함하는 출력 버퍼(150)가 아날로그-디지털 컨버터(140b)에 연결될 수 있다. 칼럼 공유 연산기(145')는 2개의 칼럼들에 의해서 공유될 수 있다.

여기서, 램프 신호 발생기(141), 비교기(142), 글로벌 카운터(143), 래치부(144), 그리고 출력 버퍼(150)는 앞서 설명된 도 4의 그것들과 동일하게 동작할 것이다. 따라서, 램프 신호 발생기(141), 비교기(142), 글로벌 카운터(143), 래치부(144), 그리고 출력 버퍼(150)에 대한 설명은 생략하기로 한다.

칼럼 공유 연산기(145')는 기준 메모리들(RM0, RM1, RM2, RM3) 및 영상 메모리들(SM0, SM1, SM2, SM3)에 저장된 칼럼들 각각에 대응하는 기준 코드(X) 및 영상 코드(Y)를 처리하여 영상 데이터(Image Data)로 출력한다. 칼럼 공유 연산기(145')는 칼럼들 각각의 영상 코드(Y)로부터 기준 코드(X)를 차감하여 노이즈가 제거된 영상 데이터(Image Data)로 출력할 수 있다.

칼럼 공유 연산기(145')는 2개의 칼럼당 하나가 공유되는 논리 연산 블록으로 제공될 수 있다. 따라서, 칼럼 공유 연산기(145')는 공유되는 2개의 칼럼들을 순차적으로 선택할 수 있어야 하고, 선택된 칼럼의 영상 코드(Y)와 기준 코드(X)에 대한 감산 연산을 순차적으로 수행해야 한다.

좀더 구체적으로 설명하면, 칼럼 공유 연산기(145')는 멀티플렉서 유닛들(MUX1, MUX2)과 전감산기들(FS1, FS2)을 포함할 수 있다. 멀티플렉서 유닛들(MUX1, MUX2)은 타이밍 컨트롤러(170)로부터 제공되는 제어 신호(EN)에 따라서 칼럼들을 순차적으로 선택할 것이다. 그러면, 전감산기들(FS1, FS2)은 선택된 칼럼에 대응하는 기준 메모리(RMi)와 영상 메모리(SMi)로부터 각각 제공되는 n-비트의 기준 코드(X)와 영상 코드(Y)에 대한 감산 연산을 수행할 것이다. 이렇게 2개의 칼럼에 대한 연산을 전감산기들(FS1, FS2)이 순차적으로 수행하게 될 것이다. 전감산기들(FS1, FS2)에 의해서 계산된 칼럼들 각각에 대응하는 영상 데이터는 출력 버퍼(150)의 칼럼 메모리에 저장될 것이다.

출력 버퍼(150)는 타이밍 컨트롤러(170)로부터의 제어 신호(TC3)에 응답하여 메모리의 입출력을 제어하는 메모리 컨트롤러(151), 그리고 각각의 칼럼들에 대응하는 영상 데이터를 저장하는 칼럼 메모리들(MEM0, MEM1, MEM2, MEM3) 그리고 감지 증폭기(153)를 포함할 수 있다. 2개의 칼럼에 의해서 전감산기들(FS1, FS2)이 각각 공유되는 경우, 칼럼 메모리들(MEM0, MEM2)이 전감산기들(FS1, FS2)로부터 출력되는 영상 데이터를 동시에 저장하게 될 것이다. 그리고 칼럼 메모리들(MEM1, MEM3)이 전감산기들(FS1, FS2)로부터 출력되는 영상 데이터를 동시에 저장하게 될 것이다.

이상에서는 본 발명의 실시 에에 따른 칼럼 공유 연산기(145')를 포함하는 이미지 센서의 아날로그-디지털 컨버터(140b)의 또 다른 실시 예가 설명되었다. 여기서는 하나의 칼럼 공유 연산기(145')가 2개의 칼럼에 의해서 공유되는 구조로 설명되었다. 그리고 각 칼럼들을 순차적으로 선택하는 멀티플렉서 유닛(MUX1, MUX2)과 전감산기들(FS1, FS2)이 칼럼 공유 연산기(145')의 예로 설명되었다. 하지만, 이러한 구성은 예시적일 뿐 다양한 변경이 가능함은 잘 이해될 것이다.

도 11은 도 10의 칼럼 공유 연산기를 예시적으로 보여주는 블록도이다. 도 11을 참조하면, 칼럼 공유 연산기(145')는 2개의 칼럼에 의해서 공유되는 멀티플렉서 유닛(145'a) 및 전감산기(145'b)를 포함한다.

래치부(144)의 기준 메모리들(RMi) 각각에는 칼럼들 각각에 대응하는 기준 코드(X)가 저장되어 있다. 그리고 래치부(144)의 영상 메모리들(SMi) 각각에는 칼럼들 각각에 대응하는 영상 코드(Y)가 저장되어 있다. 멀티플렉서 유닛(145'a)은 2개의 칼럼들 중 어느 하나의 칼럼을 선택한다. 예를 들면, 멀티플렉서 유닛(145'a)은 제어 신호(EN)에 응답하여 스위치들(SW0, SW2)과 스위치들(SW1, SW3) 중에서 어느 한쪽을 활성화한다.

제 1 칼럼(Col_0)에 대응하는 기준 코드(X0) 및 영상 코드(Y0)를 전감산기(FS1)에 전달하고, 제 3 칼럼(Col_2)에 대응하는 기준 코드(X2) 및 영상 코드(Y2)를 전감산기(FS2)에 동시에 전달하기 위해서는 스위치들(SW0, SW2)이 턴온(Turn-On)되어야 한다. 그리고 제 2 칼럼(Col_1)에 대응하는 기준 코드(X1) 및 영상 코드(Y1)를 전감산기(FS1)에, 제 4 칼럼(Col_3)에 대응하는 기준 코드(X3) 및 영상 코드(Y3)를 감산기(FS2)에 전달하기 위해서는 스위치들(SW1, SW3)이 턴온(Turn-On)되어야 할 것이다.

여기서, 스위치들(SW0, SW1, SW2, SW3) 각각은 n-비트의 기준 코드(X)와 영상 코드(Y)를 동시에 전감산기(145'b)로 전달하기 위하여 n-개의 경로들을 포함하는 것으로 이해되어야 한다. 예를 들면, 제 1 스위치(SW0)는 기준 메모리(RM0)로부터 n-비트의 기준 코드(X)를 전감산기(FS1)로 전달한다. 그리고 제 1 스위치(SW0)는 영상 메모리(SM0)로부터 동시에 n-비트의 영상 코드(Y)를 전감산기(FS1)로 전달한다. 즉, 제 1 스위치(SW0)에 포함되는 모든 트랜지스터들은 선택 신호(EN)에 따라 턴-온 또는 턴-오프된다.

전감산기들(FS1, FS2)은 멀티플렉스 유닛(145'a)에 의해서 선택된 칼럼의 기준 코드(X) 및 영상 코드(Y)에 대한 감산 연산을 수행한다. 예를 들면, 전감산기(FS1)는 제 1 칼럼(Col_0)과 제 2 칼럼(Col_1) 중에서 선택된 칼럼의 영상 코드(Y)와 기준 코드(X)의 감산 연산을 수행한다. 전감산기(FS2)는 제 3 칼럼(Col_2)과 제 4 칼럼(Col_3) 중에서 선택된 칼럼의 영상 코드(Y)와 기준 코드(X)의 감산 연산을 수행한다. 전감산기들(FS1, FS2)의 감산 연산은 영상 코드(Y)에 기준 코드(X)의 2의 보수(2's complement)를 가산하는 기법으로 수행될 수 있다.

2개의 칼럼들에 의해서 공유되는 전감산기들(FS1, FS2)의 연산 결과는 출력 버퍼(150)의 칼럼 메모리(152)에 전달된다. 감산 연산이 제 1 및 제 3 칼럼(Col_0, Col_2)에 대응하는 경우, 메모리 컨트롤러(151)에서 제공되는 제어 신호(Mem_EN<0>, Mem_EN<2>)가 활성화된다. 그러면, 전감산기들(FS1, FS2) 각각의 출력 데이터가 제 1 칼럼 메모리(MEM0)와 제 3 칼럼 메모리(MEM2)에 저장될 것이다. 감산 연산이 제 2 및 제 4 칼럼(Col_1, Col_3)에 대응하는 경우, 메모리 컨트롤러(151)에서 제공되는 제어 신호(Mem_EN<1>, Mem_EN<3>)가 활성화된다. 그러면, 전감산기들(FS1, FS2) 각각의 출력 데이터가 제 2 칼럼 메모리(MEM1)와 제 4 칼럼 메모리(MEM3)에 저장될 것이다.

도 12는 도 11의 칼럼 공유 연산기 및 칼럼 메모리의 동작을 간략히 보여주는 타이밍도이다. 도 12를 참조하여, 칼럼 공유 연산기(145')를 구성하는 멀티플렉서 유닛(145'a) 및 전감산기(145'b)의 동작 방법이 간략히 설명될 것이다.

먼저, 제 1 칼럼 및 제 3 칼럼(Col_0, Col_2)에 대응하는 영상 코드(Y) 및 기준 코드(X)를 선택하기 위하여 타이밍 컨트롤러(170, 도 1 참조)에 의해서 선택 신호(EN)는 논리 '1'으로 제공될 것이다. 하지만, 그 이전에 전감산기(FS1, FS2)의 초기화를 위한 리셋 신호(RST)가 제공될 수도 있다. 물론, 전감산기(FS1, FS2)의 리셋 시점은 선택 신호(EN)의 입력 이후라도 상관없을 것이다. 전감산기(FS1, FS2)의 리셋이 완료되면, 전감산기(FS1, FS2)는 제 1 칼럼 및 제 3 칼럼(Col_0, Col_2)에 대응하는 영상 코드(Y) 및 기준 코드(X)에 대한 감산 연산을 수행할 것이다. 그리고 전감산기들(FS1, FS2)의 출력단에 로드되는 감산 결과는 메모리 컨트롤러(151)로부터 제공되는 제어 신호(Mem_EN<0>, Mem_EN<2>)에 의해서 칼럼 메모리들(152)에 저장될 것이다.

제 2 칼럼 및 제 4 칼럼(Col_1, Col_3)에 대응하는 영상 코드(Y) 및 기준 코드(X)를 선택하기 위하여 타이밍 컨트롤러(170)에 의해서 선택 신호(EN)는 논리 '0'으로 제공될 것이다. 하지만, 그 이전에 전감산기(FS1, FS2)의 초기화를 위한 리셋 신호(RST)가 제공될 수도 있다. 물론, 전감산기(FS1, FS2)의 리셋 시점은 선택 신호(EN)의 입력 이후라도 상관없을 것이다. 전감산기(FS1, FS2)의 리셋이 완료되면, 전감산기(FS1, FS2)는 제 2 칼럼 및 제 4 칼럼(Col_1, Col_3)에 대응하는 영상 코드(Y) 및 기준 코드(X)에 대한 감산 연산을 수행할 것이다. 그리고 전감산기(FS1, FS2)의 출력단에 로드되는 감산 결과는 메모리 컨트롤러(151)로부터 제공되는 제어 신호(Mem_EN<1>, Mem_EN<3>)에 의해서 칼럼 메모리들(152)에 저장될 것이다.

도 13은 본 발명의 면적 감소 효과를 보여주기 위한 블록도들이다. 도 13을 참조하면, 칼럼당 하나의 전감산기(FS)를 사용하는 경우 (I), 2개의 칼럼이 하나의 전감산기(FS)를 공유하는 경우 (Ⅱ), 4개의 칼럼이 하나의 전감산기(FS)를 공유하는 경우 (Ⅲ)의 감산기 배치가 도시되어 있다.

여기서, (I), (Ⅱ), (Ⅲ) 경우들 각각에 있어서 전감산기가 차지하는 면적은 동일하다. 하지만, 하나의 칼럼에 대해서 차지하는 전감산기(FS)의 면적은 (Ⅲ)의 경우가 가장 적게 사용되고 있음을 확인할 수 있다.

도 14는 본 발명의 실시 예에 따른 이미지 센서를 포함하는 전자 시스템을 보여주는 블록도이다. 도 14를 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, 또는 스마트 폰으로 구현될 수 있다. 전자 시스템(1000)은 애플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다.

애플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(Camera Serial Interface: CSI)를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, CSI 호스트(1012)에는 광 디시리얼라이저(Optical Deserializer)가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저(Optical Serializer)가 구현될 수 있다.

애플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(Display Serial Interface: DSI)를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.

전자 시스템(1000)은 애플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF 인터페이스에 따라 데이터를 주고받을 수 있다.

전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 상기 전자 시스템(1000)은 Wimax(1030), WLAN(1100) 및 UWB(1110) 등을 이용하여 통신할 수 있다.

상술한 이미지 센서(1040)는 본 발명의 실시 예들 중 어느 하나의 아날로그-디지털 컨버터를 사용할 수 있을 것이다. 적어도 2개의 칼럼들에 의해서 공유되는 감산기를 사용하여 노이즈 및 전력 소모 특성을 향상시킬 수 있다. 더불어, 이미지 센서(1040)에 소요되는 감산기의 수를 줄일 수 있어, 상대적인 칩 면적의 감소가 가능하다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

110 : 액티브 픽셀 센서 어레이 111 : 액티브 픽셀 센서
120 : 행 디코더 130 : 상관 이중 샘플러
140 : 아날로그-디지털 컨버터 141 : 램프 신호 발생기
142 : 비교기 143 : 글로벌 카운터
144 : 래치부 145, 145' : 칼럼 공유 연산기
145a, 145'a : 멀티플렉스 유닛 145b, 145'b : 전감산기
150 : 출력 버퍼 151 : 메모리 컨트롤러
152 : 칼럼 메모리 153 : 감지 증폭기
160 : 칼럼 디코더 170 : 타이밍 컨트롤러

Claims

행과 열로 배열되는 복수의 액티브 픽셀 센서들을 포함하는 픽셀 어레이;
상기 복수의 액티브 픽셀 센서들 중에서 선택된 복수의 픽셀 센서들로부터 전달되는 센싱 신호를 상관 이중 샘플링 신호로 변환하여 복수의 칼럼 단위로 출력하는 상관 이중 샘플러; 그리고
상기 복수의 칼럼들 각각에 대응하는 아날로그 신호 형태의 상관 이중 샘플링 신호들을 글로벌 카운터로부터 제공되는 글로벌 코드를 사용하여 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함하되,
상기 아날로그-디지털 컨버터는 상기 복수의 칼럼들 중 적어도 2개의 칼럼에 대응하는 이중 샘플링 신호들에 대한 디지털 변환 연산을 수행하는 칼럼 공유 연산기를 포함하는 이미지 센서.
제 1 항에 있어서,
상기 상관 이중 샘플링 신호들 각각은 무광 조건에서 센싱된 기준 신호와 입사광 조건에서 센싱된 영상 신호의 샘플링 값을 포함하는 이미지 센서.
제 2 항에 있어서,
상기 칼럼 공유 연산기는 상기 적어도 2개의 칼럼들 각각의 기준 신호와 영상 신호에 대응하는 글로벌 코드값을 논리 연산을 통해서 차감하는 감산기로 제공되는 이미지 센서.
제 1 항에 있어서,
상기 컬럼 공유 연산기는 상기 적어도 2개의 칼럼들 중에서 어느 하나의 칼럼을 선택하는 멀티플렉서 유닛; 그리고
상기 멀티플렉서 유닛에 의해서 선택된 칼럼의 기준 코드와 영상 코드에 대한 가산 또는 감산 연산을 수행하는 가감산기를 포함하는 이미지 센서.
제 4 항에 있어서,
상기 칼럼들 각각에 대응하는 상관 이중 샘플링 신호로부터 글로벌 코드를 사용하여 상기 기준 코드와 상기 영상 코드를 래치하는 래치부를 더 포함하는 이미지 센서.
제 4 항에 있어서,
상기 가감산기는 기준 코드와 영상 코드에 대한 가산 또는 감산 연산을 상기 적어도 2개의 칼럼에 대해서 순차적으로 실행하는 이미지 센서.
제 4 항에 있어서,
상기 가감산기는 상기 기준 코드에 대한 2의 보수와 상기 영상 코드를 가산하는 이미지 센서.
제 4 항에 있어서,
상기 가감산기는 상기 영상 코드로부터 상기 기준 코드를 차감하는 논리 연산을 수행하는 이미지 센서.
제 1 항에 있어서,
상기 아날로그-디지털 컨버터는:
상기 상관 이중 샘플링 신호의 레벨을 시간축 길이 정보로 변환하기 위한 램프 신호를 생성하는 램프 신호 생성기;
상기 램프 신호와 상기 복수의 칼럼들 각각에 대응하는 상기 상관 이중 샘플링 신호를 비교하는 복수의 비교기들;
상기 램프 신호의 하강과 동시에 카운트-업되는 글로벌 코드를 생성하는 글로벌 카운터; 그리고
상기 복수의 비교기들 각각의 출력 전압의 천이에 응답하여 상기 복수의 칼럼들 각각에 대응하는 글로벌 코드값을 래치하는 래치부를 포함하는 이미지 센서.
제 9 항에 있어서,
상기 램프 신호 생성기의 램프 신호 생성 시점과 상기 글로벌 카운터의 글로벌 코드 발생 시점을 제어하는 타이밍 컨트롤러를 더 포함하는 이미지 센서.
복수의 액티브 픽셀 센서들로부터 각각 상관 이중 샘플링 방식으로 센싱된 복수의 상관 이중 샘플링 신호들을 영상 데이터로 변환하는 이미지 센서의 아날로그-디지털 변환 방법에 있어서:
상기 복수의 상관 이중 샘플링 신호들을 램프 신호와 비교하는 단계;
상기 복수의 칼럼들 각각에 대해 공통으로 제공되는 카운트-업 또는 카운트-다운되는 글로벌 코드를 생성하는 단계;
상기 복수의 상관 이중 샘플링 신호들과 상기 램프 신호의 비교 결과에 따라 상기 복수의 칼럼들 각각에 대응하는 글로벌 코드를 래치하여, 상기 복수의 칼럼들 각각에 대응하는 기준 코드 및 영상 코드를 획득하는 단계; 그리고
상기 복수의 칼럼들 각각에 대응하는 기준 코드 및 영상 코드에 대한 산술 연산을 적어도 2개의 칼럼에 의해서 공유되는 가감산기를 통해서 시간차를 두고 수행하여 상기 복수의 칼럼들 각각에 대응하는 영상 데이터를 생성하는 단계를 포함하는 아날로그-디지털 변환 방법.
제 11 항에 있어서,
상기 영상 데이터를 생성하는 단계는,
상기 복수의 칼럼들 중 제 1 칼럼에 대응하는 기준 코드 및 영상 코드를 선택하여 상기 가감산기에 제공하는 단계; 그리고
상기 복수의 칼럼들 중 제 2 칼럼에 대응하는 기준 코드 및 영상 코드를 선택하여 상기 가감산기에 제공하는 단계를 포함하는 아날로그-디지털 변환 방법.
제 11 항에 있어서,
상기 복수의 칼럼들 각각에 대한 영상 데이터를 상기 복수의 칼럼들 각각에 대응하는 칼럼 메모리에 순차적으로 저장하는 단계를 더 포함하는 아날로그-디지털 변환 방법.
상관 이중 샘플링 방식으로 이미지를 센싱하는 이미지 센서의 아날로그-디지털 컨버터에 있어서:
복수의 칼럼들 각각에 대응하는 상관 이중 샘플링 신호와 특정 기울기로 하강하는 램프 신호를 비교하는 복수의 비교기들;
상기 램프 신호에 동기되어 출력되며, 카운트-업 또는 카운트-다운되는 글로벌 코드를 생성하는 글로벌 카운터;
상기 복수의 비교기들 각각의 출력을 참조하여 상기 복수의 칼럼들 각각에 대응하는 글로벌 코드값을 래치하며, 래치된 상기 글로벌 코드값을 상기 복수의 칼럼들 각각에 대응하는 기준 코드와 영상 코드로 저장하는 래치부; 그리고
상기 복수의 칼럼들 중 제 1 그룹의 칼럼들 각각의 기준 코드 및 영상 코드를 순차적으로 처리하여 이미지 데이터로 출력하는 제 1 공유 연산기와, 상기 복수의 칼럼들 중 제 2 그룹의 칼럼들 각각의 기준 코드 및 영상 코드를 순차적으로 처리하여 이미지 데이터로 출력하는 제 2 공유 연산기를 포함하는 칼럼 공유 연산기를 포함하되,
상기 제 1 공유 연산기와 상기 제 2 공유 연산기는 각각 선택된 칼럼의 이미지 데이터를 동시에 처리하는 아날로그-디지털 컨버터.
제 14 항에 있어서,
상기 상관 이중 샘플링 신호와 동기되어 출력되는 상기 램프 신호를 생성하는 램프 신호 발생기를 더 포함하는 아날로그-디지털 컨버터.
제 14 항에 있어서,
상기 래치부는,
상기 복수의 비교기들 각각의 출력 레벨에 응답하여 상기 글로벌 코드를 래치하는 복수의 래치들;
상기 복수의 래치들에 의해서 캡쳐되는 상기 복수의 칼럼들 각각에 대응하는 상기 기준 코드들을 저장하는 복수의 기준 메모리들; 그리고
상기 복수의 래치들에 의해서 캡쳐되는 상기 복수의 칼럼들 각각에 대응하는 상기 영상 코드들을 저장하는 복수의 영상 메모리들을 포함하는 아날로그-디지털 컨버터.
제 14 항에 있어서,
상기 제 1 공유 연산기는, 상기 제 1 그룹의 칼럼들 중 어느 하나를 선택하는 제 1 멀티플렉스 유닛과, 상기 제 1 멀티플렉스 유닛에 의해서 선택된 칼럼의 기준 코드와 영상 코드를 순차적으로 처리하는 제 1 산술 논리 연산기를 포함하고,
상기 제 2 공유 연산기는, 상기 제 2 그룹의 칼럼들 중 어느 하나를 선택하는 제 2 멀티플렉스 유닛과, 상기 제 2 멀티플렉스 유닛에 의해서 선택된 칼럼의 기준 코드와 영상 코드를 순차적으로 처리하는 제 2 산술 논리 연산기를 포함하는 아날로그-디지털 컨버터.
제 17 항에 있어서,
상기 제 1 산술 논리 연산기 또는 상기 제 2 산술 논리 연산기는 각각 선택된 칼럼의 영상 코드로부터 기준 코드를 감산하는 전감산기로 구성되는 아날로그-디지털 컨버터.
제 17 항에 있어서,
상기 제 1 산술 논리 연산기 또는 상기 제 2 산술 논리 연산기는 상기 선택된 칼럼에 대응하는 상기 기준 코드의 2의 보수와 상기 영상 코드를 가산하는 전가산기로 구성되는 아날로그-디지털 컨버터.