KR20190105909A - 이미지 센서 및 이를 포함하는 전자 시스템 - Google Patents

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KR20190105909A KR1020180026645A KR20180026645A KR20190105909A KR 20190105909 A KR20190105909 A KR 20190105909A KR 1020180026645 A KR1020180026645 A KR 1020180026645A KR 20180026645 A KR20180026645 A KR 20180026645A KR 20190105909 A KR20190105909 A KR 20190105909A
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Abstract

이미지 센서는 픽셀 어레이, 아날로그-디지털 변환 블록 및 출력 블록을 포함한다. 픽셀 어레이는 복수의 단위 픽셀들을 포함하고, 입사광을 감지하여 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생한다. 아날로그-디지털 변환 블록은 픽셀 어레이의 복수의 컬럼들과 연결되고 복수의 아날로그 픽셀 신호들을 복수의 디지털 신호들로 변환하는 복수의 아날로그-디지털 변환기들을 포함한다. 출력 블록은 복수의 아날로그-디지털 변환기들과 연결되고 복수의 디지털 신호들의 출력 타이밍을 제어하는 복수의 출력 회로들을 포함한다. 복수의 출력 회로들 각각은 두 개 이상의 출력 라인들과 연결되어 복수의 디지털 신호들 중 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에 출력한다.

Description

이미지 센서 및 이를 포함하는 전자 시스템{IMAGE SENSOR AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 이미지 센서에 관한 것으로서, 더욱 상세하게는 이미지 센서 및 상기 이미지 센서를 포함하는 전자 시스템에 관한 것이다.
CMOS(complementary metal-oxide semiconductor) 이미지 센서는 CMOS 공정을 이용하여 제조되는 이미지 촬상 소자이다. 상기 CMOS 이미지 센서는 고전압 아날로그 회로를 포함하는 CCD(charge-coupled device) 이미지 센서와 비교하여 제조 단가가 낮고 픽셀(pixel)의 크기가 작아 전력 소모가 적다는 장점이 있다. 또한, CMOS 이미지 센서의 성능이 향상되면서, CMOS 이미지 센서는 스마트폰, 태블릿 PC, 또는 디지털 카메라 등과 같은 모바일 전자 장치에서 널리 사용되고 있다.
고속 및 고해상도(high resolution)의 CMOS 이미지 센서를 구현하기 위해 빠른 속도의 아날로그-디지털 변환 회로(analog-to-digital converter; ADC)와 높은 픽셀 수가 요구되고 있으며, 그에 따른 노이즈 스펙이 강화되고 있다. 특히 다크 셰이딩(dark shading 또는 black shading) 특성의 열화를 방지하기 위한 다양한 기술들이 연구되고 있다.
본 발명의 일 목적은 다크 셰이딩의 열화를 방지할 수 있는 이미지 센서의 픽셀 어레이를 제공하는 것이다.
본 발명의 다른 목적은 상기 이미지 센서를 포함하는 전자 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 이미지 센서는 픽셀 어레이, 아날로그-디지털 변환 블록 및 출력 블록을 포함한다. 상기 픽셀 어레이는 복수의 단위 픽셀들을 포함하고, 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생한다. 상기 아날로그-디지털 변환 블록은 상기 픽셀 어레이의 복수의 컬럼들과 연결되고 상기 복수의 아날로그 픽셀 신호들을 복수의 디지털 신호들로 변환하는 복수의 아날로그-디지털 변환기들을 포함한다. 상기 출력 블록은 상기 복수의 아날로그-디지털 변환기들과 연결되고 상기 복수의 디지털 신호들의 출력 타이밍을 제어하는 복수의 출력 회로들을 포함한다. 상기 복수의 출력 회로들 각각은 두 개 이상의 출력 라인들과 연결되어 상기 복수의 디지털 신호들 중 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에 출력한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전자 시스템은 이미지 센서 및 컨트롤러를 포함한다. 상기 이미지 센서는 입사광을 감지하여 상기 입사광에 상응하는 복수의 디지털 신호들을 발생한다. 상기 컨트롤러는 상기 이미지 센서의 동작을 제어한다. 상기 이미지 센서는 픽셀 어레이, 아날로그-디지털 변환 블록 및 출력 블록을 포함한다. 상기 픽셀 어레이는 복수의 단위 픽셀들을 포함하고, 상기 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생한다. 상기 아날로그-디지털 변환 블록은 상기 픽셀 어레이의 복수의 컬럼들과 연결되고 상기 복수의 아날로그 픽셀 신호들을 상기 복수의 디지털 신호들로 변환하는 복수의 아날로그-디지털 변환기들을 포함한다. 상기 출력 블록은 상기 복수의 아날로그-디지털 변환기들과 연결되고 상기 복수의 디지털 신호들의 출력 타이밍을 제어하는 복수의 출력 회로들을 포함한다. 상기 복수의 출력 회로들 각각은 두 개 이상의 출력 라인들과 연결되어 상기 복수의 디지털 신호들 중 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에 출력한다.
상기와 같은 본 발명의 실시예들에 따른 이미지 센서에서, 출력 블록에 포함되는 복수의 출력 회로들 각각은 두 개 이상의 출력 라인들과 연결되어 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에(즉, 한 번에) 출력하며, 이에 따라 디지털 신호의 모든 비트들을 출력하기 위해 요구되는 데이터 전송 시간이 감소될 수 있다.
또한, 상술한 것처럼 데이터 전송 시간이 감소됨에 따라, 데이터 전송 동작과 아날로그 동작이 서로 중첩하지 않도록 구현될 수 있으며, 따라서 다크 셰이딩 특성의 열화를 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 일 예를 나타내는 블록도이다.
도 3은 도 2의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 4, 5 및 6은 본 발명의 실시예들에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도들이다.
도 7은 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 다른 예를 나타내는 블록도이다.
도 8은 도 7의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 9는 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 또 다른 예를 나타내는 블록도이다.
도 10은 도 9의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 또 다른 예를 나타내는 블록도이다.
도 12는 도 11의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서에 포함되는 단위 픽셀의 일 예를 나타내는 회로도이다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 구동 방법을 나타내는 순서도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서를 나타내는 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 아날로그-디지털 변환(analog-to-digital conversion; ADC) 블록(140) 및 출력 블록(150)을 포함한다. 이미지 센서(100)는 로우 드라이버(120), 상관 이중 샘플링(correlated double sampling; CDS) 블록(130), 램프 신호 발생기(160), 인에이블 신호 발생기(170) 및 타이밍 컨트롤러(180)를 더 포함할 수 있다.
일 실시예에서, 이미지 센서(100)는 수광 표면(light receiving surface)이 기판(substrate)의 전면(front side)인지 후면(back side)인지에 따라 FSI(front side illumination) 이미지 센서 또는 BSI(back side illumination) 이미지 센서로 구현될 수 있다.
픽셀 어레이(110)는 매트릭스 형태로 배열된 복수의 단위 픽셀들(PX)을 포함한다. 복수의 단위 픽셀들(PX) 각각은 복수의 로우(row)들(RW1, RW2, ..., RWX; X는 2 이상의 자연수) 중 하나 및 복수의 컬럼(column)들(CL1, CL2, ..., CLY; Y는 2 이상의 자연수) 중 하나와 연결될 수 있다. 픽셀 어레이(110)는 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들(VP1, VP2, ..., VPY)을 발생한다. 복수의 단위 픽셀들(PX) 각각의 구조 및 동작은 도 13을 참조하여 후술하도록 한다.
로우 드라이버(120)는 픽셀 어레이(110)의 복수의 로우들(RW1~RWX)과 연결되고, 복수의 로우들(RW1~RWX)을 구동하는 구동 신호를 발생할 수 있다. 예를 들어, 로우 드라이버(120)는 픽셀 어레이(110)에 포함되는 복수의 단위 픽셀들(PX)을 로우 단위로 구동할 수 있다.
상관 이중 샘플링 블록(130)은 복수의 상관 이중 샘플링 회로들(130a, 130b, ..., 130c)을 포함할 수 있다. 복수의 상관 이중 샘플링 회로들(130a~130c)은 픽셀 어레이(110)의 복수의 컬럼들(CL1~CLY)과 연결되고, 픽셀 어레이(110)로부터 출력되는 복수의 아날로그 픽셀 신호들(VP1~VPY)에 대해 CDS 동작을 수행할 수 있다. 예를 들어, 제1 상관 이중 샘플링 회로(130a)는 제1 컬럼(CL1)과 연결되고, 제1 컬럼(CL1)으로부터 출력되는 제1 아날로그 픽셀 신호(VP1)에 대해 CDS 동작을 수행할 수 있다.
아날로그-디지털 변환 블록(140)은 복수의 아날로그-디지털 변환기들(140a, 140b, ..., 140c)을 포함한다. 복수의 아날로그-디지털 변환기들(140a~140c)은 복수의 상관 이중 샘플링 회로들(130a~130c)을 통해 픽셀 어레이(110)의 복수의 컬럼들(CL1~CLY)과 연결되고, 픽셀 어레이(110)로부터 출력되는 복수의 아날로그 픽셀 신호들(VP1~VPY)(즉, 복수의 상관 이중 샘플링 회로들(130a~130c)로부터 출력되는 CDS된 아날로그 픽셀 신호들)을 병렬로(즉, 동시에) 복수의 디지털 신호들(CNT1, CNT2, ..., CNTY)로 변환하는 컬럼 ADC를 수행한다. 예를 들어, 제1 아날로그-디지털 변환기(140a)는 제1 상관 이중 샘플링 회로(130a)를 통해 제1 컬럼(CL1)과 연결되고, 제1 아날로그 픽셀 신호(VP1)(즉, 제1 상관 이중 샘플링 회로(130a)로부터 출력되는 CDS된 제1 아날로그 픽셀 신호)를 제1 디지털 신호(CNT1)로 변환한다.
복수의 아날로그-디지털 변환기들(140a~140c) 각각은 복수의 비교기들(142a, 142b, ..., 142c) 중 하나 및 복수의 카운터(counter, CNT)들(144a, 144b, ..., 144c) 중 하나를 포함할 수 있다. 예를 들어, 제1 아날로그-디지털 변환기(140a)는 제1 비교기(142a) 및 제1 카운터(144a)를 포함할 수 있다. 제1 비교기(142a)는 제1 아날로그 픽셀 신호(VP1)와 램프 신호(VRAMP)를 비교하여 제1 비교 신호(CS1)를 발생할 수 있다. 제1 카운터(144a)는 제1 비교 신호(CS1)의 레벨 천이 시간을 카운트하여 제1 디지털 신호(CNT1)를 발생할 수 있다. 이와 유사하게, 제2 아날로그-디지털 변환기(140b)는 제2 아날로그 픽셀 신호(VP2)와 램프 신호(VRAMP)를 비교하여 제2 비교 신호(CS2)를 발생하는 제2 비교기(142b), 및 제2 비교 신호(CS2)의 레벨 천이 시간을 카운트하여 제2 디지털 신호(CNT2)를 발생하는 제2 카운터(144b)를 포함하고, 제Y 아날로그-디지털 변환기(140c)는 제Y 아날로그 픽셀 신호(VPY)와 램프 신호(VRAMP)를 비교하여 제Y 비교 신호(CSY)를 발생하는 제Y 비교기(142c), 및 제Y 비교 신호(CSY)의 레벨 천이 시간을 카운트하여 제Y 디지털 신호(CNTY)를 발생하는 제Y 카운터(144c)를 포함할 수 있다.
출력 블록(150)은 복수의 출력 회로(output circuit, OC)들(150a, 150b, ..., 150c)을 포함한다. 복수의 출력 회로들(150a~150c)은 복수의 아날로그-디지털 변환기들(140a~140c)과 연결되고, 복수의 디지털 신호들(CNT1~CNTY)의 출력 타이밍을 제어하여 복수의 출력 신호들(OS1, OS2, ..., OSY)로서 출력한다.
또한, 복수의 디지털 신호들(CNT1~CNTY) 각각은 N(N은 2 이상의 자연수)비트의 디지털 신호이며, 복수의 출력 회로들(150a~150c) 각각은 두 개 이상의 출력 라인들과 연결되어 출력하고자 하는 디지털 신호의 N비트 중 두 개 이상의 비트들을 동시에(즉, 한 번에) 출력한다.
예를 들어, 제1 출력 회로(150a)는 제1 아날로그-디지털 변환기(140a)와 연결되고, 제1 디지털 신호(CNT1)의 출력 타이밍을 제어하여 제1 출력 신호(OS1)로서 출력하며, 두 개 이상의 출력 라인들(OL1)과 연결되어 제1 디지털 신호(CNT1)의 두 개 이상의 비트들을 동시에(즉, 한 번에) 출력한다. 이와 유사하게, 제2 출력 회로(150b)는 제2 아날로그-디지털 변환기(140b)와 연결되고, 제2 디지털 신호(CNT2)의 출력 타이밍을 제어하여 제2 출력 신호(OS2)로서 출력하며, 두 개 이상의 출력 라인들(OL2)과 연결되어 제2 디지털 신호(CNT2)의 두 개 이상의 비트들을 동시에 출력한다. 제Y 출력 회로(150c)는 제Y 아날로그-디지털 변환기(140c)와 연결되고, 제Y 디지털 신호(CNTY)의 출력 타이밍을 제어하여 제Y 출력 신호(OSY)로서 출력하며, 두 개 이상의 출력 라인들(OLY)과 연결되어 제Y 디지털 신호(CNTY)의 두 개 이상의 비트들을 동시에 출력한다. 다시 말하면, 각 컬럼마다 복수의 출력 라인들 또는 복수의 채널들을 포함하도록 구현되며, 상기 복수의 채널들은 서로 다른 컬럼들에 의해 공유되지 않고 각 컬럼마다 독립적으로 구현될 수 있다.
상술한 상관 이중 샘플링 블록(130), 아날로그-디지털 변환 블록(140) 및 출력 블록(150)의 동작은 픽셀 어레이(110)의 로우 단위로 수행될 수 있다. 예를 들어, 제1 로우(RW1)와 연결된 픽셀들(PX)로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)에 대해 상술한 상관 이중 샘플링 동작, 아날로그-디지털 변환 동작 및 출력 타이밍 제어 동작이 수행되어 출력 신호들(OS1~OSY)이 출력되며, 이후에 제2 내지 제X 로우들(RW2~RWX)과 연결된 픽셀들(PX)로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)에 대해 상술한 동작들을 순차적으로 반복하여 출력 신호들(OS1~OSY)이 출력될 수 있다. 다시 말하면, 이미지 센서(100)가 한 번에 출력하는 출력 신호들(OS)은 픽셀 어레이(110)의 하나의 로우에서 발생된 신호들에 대응할 수 있다.
램프 신호 발생기(160)는 램프 신호(VRAMP)를 발생할 수 있다. 인에이블 신호 발생기(170)는 복수의 독출 인에이블 신호들(RD_EN)을 발생할 수 있다.
타이밍 컨트롤러(180)는 이미지 센서(100)의 전반적인 동작 타이밍을 제어할 수 있다. 예를 들어, 타이밍 컨트롤러(180)는 로우 드라이버(120), 램프 신호 발생기(160), 인에이블 신호 발생기(170) 등의 동작을 제어하고, 카운트 인에이블 신호(CNT_EN), 클럭 신호(미도시) 등의 제어 신호들을 발생할 수 있다.
일 실시예에서, 아날로그-디지털 변환 블록(140)에 의해 수행되는 아날로그 동작과 출력 블록(150)에 의해 수행되는 데이터 전송 동작은 서로 중첩하지 않도록 동작할 수 있으며, 이에 대해서는 도 3 내지 6을 참조하여 상세하게 후술하도록 한다.
도 2는 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 일 예를 나타내는 블록도이다.
도 2에서는 편의상 출력 블록에 포함되는 제1 및 제2 출력 회로만을 도시하였다. 또한, 제1 및 제2 아날로그-디지털 변환기들(도 1의 140a, 140b)로부터 출력되는 제1 및 제2 디지털 신호들(CNT1, CNT2)이 각각 12비트의 디지털 신호인 경우(즉, N=12인 경우)에 기초하여 제1 및 제2 출력 회로들을 도시하였다.
도 1 및 2를 참조하면, 제1 출력 회로(151a)는 제1 내지 제12 메모리들(M10, M11, M12, M13, ..., M1A, M1B), 제1 및 제2 출력 라인들(OL11, OL12) 및 제1 내지 제12 스위치들(SW10, SW11, SW12, SW13, ..., SW1A, SW1B)을 포함할 수 있다. 제1 출력 회로(151a)는 제1 및 제2 출력 버퍼들(OB11, OB12)을 더 포함할 수 있다. 도 2의 제1 출력 회로(151a)는 도 1의 제1 출력 회로(150a)의 일 실시예일 수 있다.
제1 내지 제12 메모리들(M10~M1B)은 제1 컬럼(CL1)과 연결되는 제1 아날로그-디지털 변환기(140a)로부터 출력되는 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10, CNT11, CNT12, CNT13, ..., CNT1A, CNT1B)을 저장할 수 있다. 예를 들어, 제1 메모리(M10)는 제1 디지털 신호(CNT1)의 제1 비트(CNT10)를 저장하고, 제2 메모리(M11)는 제1 디지털 신호(CNT1)의 제2 비트(CNT11)를 저장할 수 있다.
제1 및 제2 출력 라인들(OL11, OL12)은 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10~CNT1B) 중 두 개의 비트들을 동시에 출력할 수 있다. 예를 들어, 제1 및 제2 출력 라인들(OL11, OL12)은 제1 디지털 신호(CNT1)의 제1 및 제2 비트들(CNT10, CNT11)을 동시에 출력할 수 있다. 제1 및 제2 출력 라인들(OL11, OL12)은 도 1의 출력 라인들(OL1)에 포함될 수 있다.
제1 내지 제12 스위치들(SW10~SW1B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN0, RD_EN1, RD_EN2, RD_EN3, ..., RD_ENA, RD_ENB)에 응답하여 제1 내지 제12 메모리들(M10~M1B)과 제1 및 제2 출력 라인들(OL11, OL12)의 연결을 제어할 수 있다. 예를 들어, 제1 스위치(SW10)는 제1 독출 인에이블 신호(RD_EN0)에 응답하여 제1 메모리(M10)와 제1 출력 라인(OL11)을 선택적으로 연결하고, 제2 스위치(SW11)는 제2 독출 인에이블 신호(RD_EN1)에 응답하여 제2 메모리(M11)와 제2 출력 라인(OL12)을 선택적으로 연결할 수 있다. 제1 내지 제12 독출 인에이블 신호들(RD_EN0~RD_ENB)은 도 1의 복수의 독출 인에이블 신호들(RD_EN)에 포함될 수 있다.
제1 및 제2 출력 버퍼들(OB11, OB12)은 제1 및 제2 출력 라인들(OL11, OL12)과 연결되어 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10~CNT1B)(즉, 제1 출력 신호(OS1))을 두 비트씩 출력할 수 있다.
제2 출력 회로(151b)는 제1 출력 회로(151a)와 실질적으로 동일한 구성을 가질 수 있다. 구체적으로, 제2 출력 회로(151b)는 제13 내지 제24 메모리들(M20, M21, M22, M23, ..., M2A, M2B), 제3 및 제4 출력 라인들(OL21, OL22) 및 제13 내지 제24 스위치들(SW20, SW21, SW22, SW23, ..., SW2A, SW2B)을 포함하며, 제3 및 제4 출력 버퍼들(OB21, OB22)을 더 포함할 수 있다. 도 2의 제2 출력 회로(151b)는 도 1의 제2 출력 회로(150b)의 일 실시예일 수 있다.
제13 내지 제24 메모리들(M20~M2B)은 제2 컬럼(CL2)과 연결되는 제2 아날로그-디지털 변환기(140b)로부터 출력되는 제2 디지털 신호(CNT2)의 제1 내지 제12 비트들(CNT20, CNT21, CNT22, CNT23, ..., CNT2A, CNT2B)을 저장할 수 있다. 제3 및 제4 출력 라인들(OL21, OL22)은 제2 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT20~CNT2B) 중 두 개의 비트들을 동시에 출력할 수 있다. 제13 내지 제24 스위치들(SW20~SW2B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN0~RD_ENB)에 응답하여 제13 내지 제24 메모리들(M20~M2B)과 제3 및 제4 출력 라인들(OL21, OL22)의 연결을 제어할 수 있다. 제3 및 제4 출력 버퍼들(OB21, OB22)은 제3 및 제4 출력 라인들(OL21, OL22)과 연결되어 제2 디지털 신호(CNT2)의 제1 내지 제12 비트들(CNT20~CNT2B)(즉, 제2 출력 신호(OS2))을 두 비트씩 출력할 수 있다.
한편, 도시하지는 않았지만, 도 1의 출력 블록(150)에 포함되는 나머지 출력 회로들도 제1 및 제2 출력 회로들(151a, 151b)과 실질적으로 동일한 구성을 가질 수 있다.
일 실시예에서, 제1 내지 제12 메모리들(M10~M1B) 및 제13 내지 제24 메모리들(M20~M2B)은 각각 한 비트의 정보(또는 데이터)를 저장하는 메모리 소자일 수 있으며, 예를 들어 SRAM(static random access memory) 또는 래치(latch)일 수 있다.
도 3은 도 2의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 2 및 3을 참조하면, 제1 출력 회로(151a)에서 제1 내지 제12 스위치들(SW10~SW1B)의 제어에 기초하여, 제1 내지 제12 메모리들(M10~M1B) 중 홀수번째 메모리들(M10, M12, ..., M1A)은 제1 출력 라인(OL11)과 선택적으로 연결되고, 짝수번째 메모리들(M11, M13, ..., M1B)은 제2 출력 라인(OL12)과 선택적으로 연결될 수 있다. 이와 유사하게, 제2 출력 회로(151b)에서 제13 내지 제24 스위치들(SW20~SW2B)의 제어에 기초하여, 제13 내지 제24 메모리들(M20~M2B) 중 홀수번째 메모리들(M20, M22, ..., M2A)은 제3 출력 라인(OL21)과 선택적으로 연결되고, 짝수번째 메모리들(M21, M23, ..., M2B)은 제4 출력 라인(OL22)과 선택적으로 연결될 수 있다. 또한, 제1 및 제2 출력 회로들(151a, 151b)은 동일한 독출 인에이블 신호들(RD_EN0~RD_ENB)을 공통적으로 수신할 수 있다.
구체적으로, 시간 T1 동안에 제11 및 제12 독출 인에이블 신호들(RD_ENA, RD_ENB)이 활성화되어, 제11 및 제12 스위치들(SW1A, SW1B)이 제11 및 제12 메모리들(M1A, M1B)과 제1 및 제2 출력 라인들(OL11, OL12)을 전기적으로 연결하고, 제23 및 제24 스위치들(SW2A, SW2B)이 제23 및 제24 메모리들(M2A, M2B)과 제3 및 제4 출력 라인들(OL21, OL22)을 전기적으로 연결한다. 이에 따라, 제11 및 제12 메모리들(M1A, M1B)에 저장된 제1 디지털 신호(CNT1)의 제11 및 제12 비트들(CNT1A, CNT1B)이 제1 및 제2 출력 라인들(OL11, OL12)과 제1 및 제2 출력 버퍼들(OB11, OB12)을 통해 동시에(즉, 한 번에) 출력되고, 제23 및 제24 메모리들(M2A, M2B)에 저장된 제2 디지털 신호(CNT2)의 제11 및 제12 비트들(CNT2A, CNT2B)이 제3 및 제4 출력 라인들(OL21, OL22)과 제3 및 제4 출력 버퍼들(OB21, OB22)을 통해 동시에(즉, 한 번에) 출력된다.
이와 유사하게, 시간 T2 동안에 제9 및 제10 독출 인에이블 신호들(RD_EN8, RD_EN9)이 활성화되어, 제9 및 제10 메모리들에 저장된 제1 디지털 신호(CNT1)의 제9 및 제10 비트들이 동시에 출력되고, 제21 및 제22 메모리들에 저장된 제2 디지털 신호(CNT2)의 제9 및 제10 비트들이 동시에 출력된다. 시간 T3 동안에 제7 및 제8 독출 인에이블 신호들(RD_EN6, RD_EN7)이 활성화되어, 제7 및 제8 메모리들에 저장된 제1 디지털 신호(CNT1)의 제7 및 제8 비트들이 동시에 출력되고, 제19 및 제20 메모리들에 저장된 제2 디지털 신호(CNT2)의 제7 및 제8 비트들이 동시에 출력된다. 시간 T4 동안에 제5 및 제6 독출 인에이블 신호들(RD_EN4, RD_EN5)이 활성화되어, 제5 및 제6 메모리들에 저장된 제1 디지털 신호(CNT1)의 제5 및 제6 비트들이 동시에 출력되고, 제17 및 제18 메모리들에 저장된 제2 디지털 신호(CNT2)의 제5 및 제6 비트들이 동시에 출력된다.
시간 T5 동안에 제3 및 제4 독출 인에이블 신호들(RD_EN2, RD_EN3)이 활성화되어, 제3 및 제4 스위치들(SW12, SW13)이 제3 및 제4 메모리들(M12, M13)과 제1 및 제2 출력 라인들(OL11, OL12)을 전기적으로 연결하고, 제15 및 제16 스위치들(SW22, SW23)이 제15 및 제16 메모리들(M22, M23)과 제3 및 제4 출력 라인들(OL21, OL22)을 전기적으로 연결한다. 이에 따라, 제3 및 제4 메모리들(M12, M13)에 저장된 제1 디지털 신호(CNT1)의 제3 및 제4 비트들(CNT12, CNT13)이 동시에 출력되고, 제15 및 제16 메모리들(M22, M23)에 저장된 제2 디지털 신호(CNT2)의 제3 및 제4 비트들(CNT22, CNT23)이 동시에 출력된다.
시간 T6 동안에 제1 및 제2 독출 인에이블 신호들(RD_EN0, RD_EN1)이 활성화되어, 제1 및 제2 스위치들(SW10, SW11)이 제1 및 제2 메모리들(M10, M11)과 제1 및 제2 출력 라인들(OL11, OL12)을 전기적으로 연결하고, 제13 및 제14 스위치들(SW20, SW21)이 제13 및 제14 메모리들(M20, M21)과 제3 및 제4 출력 라인들(OL21, OL22)을 전기적으로 연결한다. 이에 따라, 제1 및 제2 메모리들(M10, M11)에 저장된 제1 디지털 신호(CNT1)의 제1 및 제2 비트들(CNT10, CNT11)이 동시에 출력되고, 제13 및 제14 메모리들(M20, M21)에 저장된 제2 디지털 신호(CNT2)의 제1 및 제2 비트들(CNT20, CNT21)이 동시에 출력된다.
종래에는 각 컬럼마다 하나의 출력 라인 또는 하나의 채널을 포함하도록 구현되었으며, 한 번에 하나의 비트만을 출력하도록 복수의 독출 인에이블 신호들의 활성화 타이밍이 중첩되지 않았다. 이 경우, 모든 비트들을 출력하기 위해 요구되는 시간, 즉 데이터 전송 시간 또는 데이터 출력 시간이 증가하는 문제가 있었다.
본 발명의 실시예들에 따른 이미지 센서(100)에서, 출력 블록(150)에 포함되는 복수의 출력 회로들(150a~150c) 각각은 두 개 이상의 출력 라인들과 연결되어 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에(즉, 한 번에) 출력한다. 도 2 및 3의 실시예에서, 한 번에 두 개의 독출 인에이블 신호들(예를 들어, RD_EN0, RD_EN1)이 동시에 활성화되어, 디지털 신호의 두 개의 비트들(예를 들어, 제1 디지털 신호(CNT1)의 제1 및 제2 비트들(CNT10, CNT11))이 동시에 출력되며, 따라서 한 번에 하나의 비트만을 출력하는 종래 기술과 비교하였을 때 데이터 전송 시간(TRD_EN)이 약 1/2로 감소할 수 있다.
도 4, 5 및 6은 본 발명의 실시예들에 따른 이미지 센서의 동작을 설명하기 위한 타이밍도들이다.
도 1 및 4를 참조하면, 이미지 센서(100)의 픽셀 어레이(110)로부터 출력되는 복수의 아날로그 픽셀 신호들(VP1~VPY)은 리셋 성분(R) 및 이미지 성분(또는 신호 성분)(S1)을 포함할 수 있다. 예를 들어, 픽셀 어레이(110)에 포함되는 각 픽셀(PX)은 도 13에 도시된 구조를 가질 수 있으며, 리셋 성분(R) 및 이미지 성분(S1)에 대해서는 도 13을 참조하여 후술하도록 한다.
본 발명의 실시예들에 따른 이미지 센서(100)에서, 아날로그-디지털 변환 블록(140)에 의해 수행되는 아날로그 동작과 출력 블록(150)에 의해 수행되는 데이터 전송 동작은 서로 중첩하지 않도록 동작할 수 있다.
구체적으로, 상기 아날로그 동작은 리셋 성분(R)을 추출하는 제1 아날로그 동작(AR1) 및 이미지 성분(S1)을 추출하는 제2 아날로그 동작(AS1)을 포함할 수 있다. 예를 들어, 제1 아날로그 동작(AR1)에 의해 현재 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 리셋 성분(R)을 추출하고, 제2 아날로그 동작(AS1)에 의해 상기 현재 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 이미지 성분(S1)을 추출할 수 있다. 예를 들어, 카운트 인에이블 신호(CNT_EN)를 기초로 복수의 카운터들(144a~144c)이 카운트 동작을 수행하여, 리셋 성분(R) 및 이미지 성분(S1)이 추출될 수 있다.
데이터 전송 동작(DT)은 제1 아날로그 동작(AR1) 이후 및 제2 아날로그 동작(AS1) 이전에 수행될 수 있다. 다시 말하면, 데이터 전송 동작(DT)은 제1 및 제2 아날로그 동작들(AR1, AS1) 사이에 수행되며, 제1 및 제2 아날로그 동작들(AR1, AS1)과 중첩하지 않도록 제1 아날로그 동작(AR1)이 끝난 이후 및 제2 아날로그 동작(AS1)이 시작되기 이전에 수행될 수 있다. 데이터 전송 동작(DT)은 복수의 독출 인에이블 신호들(RD_EN)이 활성화되는 동작을 나타내며, 예를 들어 도 3을 참조하여 상술한 데이터 전송 시간(TRD_EN) 동안의 동작을 나타낼 수 있다.
일 실시예에서, 데이터 전송 동작(DT)에 의해 한 번에 복수의 비트씩 출력되는 출력 신호들(OS)은 이미지 성분(S1)과 리셋 성분(R)의 차이를 나타내는 유효 이미지 성분을 포함할 수 있다. 이 때, 이미지 성분(S1)을 추출하는 제2 아날로그 동작(AS1) 이전에 데이터 전송 동작(DT)이 수행되므로, 데이터 전송 동작(DT)에 의해 출력되는 상기 유효 이미지 성분은 상기 현재 로우가 아닌 이전 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 유효 이미지 성분을 나타낼 수 있다. 예를 들어, 첫 번째 로우에 대한 제1 및 제2 아날로그 동작들(AR1, AS1) 사이에서는 데이터 전송 동작(DT)이 수행되지 않으며, 두 번째 로우에 대한 제1 및 제2 아날로그 동작들(AR1, AS1) 사이에서 데이터 전송 동작(DT)이 수행되어 첫 번째 로우에 대한 유효 이미지 성분이 출력될 수 있다.
도 1 및 5를 참조하면, 이미지 센서(100)의 픽셀 어레이(110)로부터 출력되는 복수의 아날로그 픽셀 신호들(VP1~VPY)은 리셋 성분(R), 제1 이미지 성분(S1) 및 제2 이미지 성분(S1)을 포함할 수 있다. 예를 들어, 픽셀 어레이(110)에 포함되는 각 픽셀(PX)은 두 개 이상의 광전 변환부가 하나의 신호 생성부를 공유하는 구조를 가질 수 있다.
도 4를 참조하여 상술한 것과 유사하게, 본 발명의 실시예들에 따른 이미지 센서(100)에서, 아날로그-디지털 변환 블록(140)에 의해 수행되는 아날로그 동작과 출력 블록(150)에 의해 수행되는 데이터 전송 동작은 서로 중첩하지 않도록 동작할 수 있다.
구체적으로, 상기 아날로그 동작은 리셋 성분(R)을 추출하는 제1 아날로그 동작(AR1), 제1 이미지 성분(S1)을 추출하는 제2 아날로그 동작(AS11) 및 제2 이미지 성분(S2)을 추출하는 제3 아날로그 동작(AS12)을 포함할 수 있다. 예를 들어, 제1 아날로그 동작(AR1)에 의해 현재 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 리셋 성분(R)을 추출하고, 제2 아날로그 동작(AS11)에 의해 상기 현재 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 제1 이미지 성분(S1)을 추출하며, 제3 아날로그 동작(AS12)에 의해 상기 현재 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 제2 이미지 성분(S2)을 추출할 수 있다. 예를 들어, 카운트 인에이블 신호(CNT_EN)를 기초로 복수의 카운터들(144a~144c)이 카운트 동작을 수행하여, 리셋 성분(R), 제1 이미지 성분(S1) 및 제2 이미지 성분(S2)이 추출될 수 있다.
제1 데이터 전송 동작(DT1)은 제2 아날로그 동작(AS11) 이후 및 제3 아날로그 동작(AS12) 이전에 수행되고, 제2 데이터 전송 동작(DT2)은 제1 아날로그 동작(AR1) 이후 및 제2 아날로그 동작(AS11) 이전에 수행될 수 있다. 제1 및 제2 데이터 전송 동작들(DT1, DT2)은 복수의 독출 인에이블 신호들(RD_EN)이 활성화되는 동작을 나타내며, 예를 들어 도 3을 참조하여 상술한 데이터 전송 시간(TRD_EN) 동안의 동작을 나타낼 수 있다.
일 실시예에서, 제1 데이터 전송 동작(DT1)에 의해 한 번에 복수의 비트씩 출력되는 출력 신호들(OS)은 제1 이미지 성분(S1)과 리셋 성분(R)의 차이를 나타내는 제1 유효 이미지 성분을 포함하고, 제2 데이터 전송 동작(DT2)에 의해 한 번에 복수의 비트씩 출력되는 출력 신호들(OS)은 제2 이미지 성분(S2)과 리셋 성분(R)의 차이를 나타내는 제2 유효 이미지 성분을 포함할 수 있다. 이 때, 제1 이미지 성분(S1)을 추출하는 제2 아날로그 동작(AS11) 이후에 제1 데이터 전송 동작(DT1)이 수행되므로, 제1 데이터 전송 동작(DT1)에 의해 출력되는 상기 제1 유효 이미지 성분은 상기 현재 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 제1 유효 이미지 성분을 나타낼 수 있다. 또한, 제2 이미지 성분(S2)을 추출하는 제3 아날로그 동작(AS12) 이전에 제2 데이터 전송 동작(DT2)이 수행되므로, 제2 데이터 전송 동작(DT2)에 의해 출력되는 상기 제2 유효 이미지 성분은 상기 현재 로우가 아닌 이전 로우와 연결된 픽셀들로부터 발생된 아날로그 픽셀 신호들(VP1~VPY)의 제2 유효 이미지 성분을 나타낼 수 있다.
도 2 및 3을 참조하여 상술한 것처럼, 종래에는 데이터 전송 시간이 상대적으로 길었으며, 따라서 데이터 전송 동작(도 4의 DT 및 도 5의 DT1, DT2)의 적어도 일부가 아날로그 동작(도 4의 AR1, AS1 및 도 5의 AR1, AS11, AS12)과 중첩하였다. 이 경우 다크 셰이딩(dark shading 또는 black shading) 특성이 열화되는 문제가 있었다.
본 발명의 실시예들에 따른 이미지 센서(100)에서, 출력 블록(150)에 포함되는 복수의 출력 회로들(150a~150c) 각각은 두 개 이상의 출력 라인들과 연결되어 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에(즉, 한 번에) 출력하며, 이에 따라 종래 기술과 비교하여 데이터 전송 시간(예를 들어, 도 3의 TRD_EN)이 감소될 수 있다. 따라서 데이터 전송 동작(도 4의 DT 및 도 5의 DT1, DT2)과 아날로그 동작(도 4의 AR1, AS1 및 도 5의 AR1, AS11, AS12)이 서로 중첩하지 않도록 구현됨으로써, 특히 데이터 전송 동작이 복수의 카운터들(144a~144c)의 카운트 동작과 중첩하지 않도록 구현됨으로써, 다크 셰이딩 특성의 열화를 방지할 수 있다.
도 6을 참조하면, CASE1은 본 발명의 실시예들에 따라 데이터 전송 동작과 아날로그 동작이 중첩하지 않는 경우를 나타내며, CASE2, CASE3 및 CASE4는 데이터 전송 동작과 아날로그 동작의 적어도 일부가 중첩하는 종래 기술을 나타낸다. 도 6에서, 아날로그 동작 및 카운트 인에이블 신호(CNT_EN)의 동작은 도 5와 실질적으로 동일할 수 있다.
CASE1, CASE2, CASE3 및 CASE4에서, 다크 셰이딩 특성은 각각 0.211, 0.48, 0.378 및 0.563으로 측정되었다. 일반적으로 측정 값이 작을수록 블랙 영상의 불균일성이 감소하고 다크 셰이딩 특성이 우수하며, 따라서 본 발명의 실시예들에 따라 데이터 전송 동작과 아날로그 동작이 중첩하지 않도록 구현된 경우에 다크 셰이딩 특성의 열화가 방지됨을 확인할 수 있다.
도 7은 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 다른 예를 나타내는 블록도이다. 도 8은 도 7의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 2 및 3의 실시예와 비교하였을 때, 도 7 및 8의 실시예는 출력 회로에 포함되는 메모리들과 출력 라인들의 연결 구성이 변경될 수 있다. 이하 도 2 및 3의 실시예와 중복되는 설명은 생략하도록 한다.
도 1, 7 및 8을 참조하면, 제1 출력 회로(153a)는 제1 내지 제12 메모리들(M10, M11, ..., M15, M16, ..., M1A, M1B), 제1 및 제2 출력 라인들(OL11, OL12) 및 제1 내지 제12 스위치들(SW10, SW11, ..., SW15, SW16, ..., SW1A, SW1B)을 포함하고, 제1 및 제2 출력 버퍼들(OB11, OB12)을 더 포함할 수 있다. 도 7의 제1 출력 회로(153a)는 도 1의 제1 출력 회로(150a)의 다른 실시예일 수 있다.
제1 내지 제12 메모리들(M10~M1B)은 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10, CNT11, ..., CNT15, CNT16, ..., CNT1A, CNT1B)을 저장할 수 있다. 제1 내지 제12 스위치들(SW10~SW1B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN0, RD_EN1, ..., RD_EN5, RD_EN6, ..., RD_ENA, RD_ENB)에 응답하여 제1 내지 제12 메모리들(M10~M1B)과 제1 및 제2 출력 라인들(OL11, OL12)의 연결을 제어할 수 있다. 예를 들어, 제1 스위치(SW10)는 제1 독출 인에이블 신호(RD_EN0)에 응답하여 제1 메모리(M10)와 제1 출력 라인(OL11)을 선택적으로 연결하고, 제7 스위치(SW16)는 제7 독출 인에이블 신호(RD_EN6)에 응답하여 제7 메모리(M16)와 제2 출력 라인(OL12)을 선택적으로 연결할 수 있다.
제2 출력 회로(153b)는 제13 내지 제24 메모리들(M20, M21, ..., M25, M26, ..., M2A, M2B), 제3 및 제4 출력 라인들(OL21, OL22) 및 제13 내지 제24 스위치들(SW20, SW21, ..., SW25, SW26, ..., SW2A, SW2B)을 포함하며, 제3 및 제4 출력 버퍼들(OB21, OB22)을 더 포함할 수 있다. 도 7의 제2 출력 회로(153b)는 도 1의 제2 출력 회로(150b)의 다른 실시예일 수 있다.
제13 내지 제24 메모리들(M20~M2B)은 제2 디지털 신호(CNT2)의 제1 내지 제12 비트들(CNT20, CNT21, ..., CNT25, CNT26, ..., CNT2A, CNT2B)을 저장할 수 있다. 제13 내지 제24 스위치들(SW20~SW2B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN0~RD_ENB)에 응답하여 제13 내지 제24 메모리들(M20~M2B)과 제3 및 제4 출력 라인들(OL21, OL22)의 연결을 제어할 수 있다.
제1 출력 회로(153a)에서 제1 내지 제12 스위치들(SW10~SW1B)의 제어에 기초하여, 제1 내지 제12 메모리들(M10~M1B) 중 제1 내지 제6 메모리들(M10~M15)은 제1 출력 라인(OL11)과 선택적으로 연결되고, 제1 내지 제12 메모리들(M10~M1B) 중 제7 내지 제12 메모리들(M16~M1B)은 제2 출력 라인(OL12)과 선택적으로 연결될 수 있다. 이와 유사하게, 제2 출력 회로(153b)에서 제13 내지 제24 스위치들(SW20~SW2B)의 제어에 기초하여, 제13 내지 제24 메모리들(M20~M2B) 중 제13 내지 제18 메모리들(M20~M25)은 제3 출력 라인(OL21)과 선택적으로 연결되고, 제13 내지 제24 메모리들(M20~M2B) 중 제19 내지 제24 메모리들(M26~M2B)은 제4 출력 라인(OL22)과 선택적으로 연결될 수 있다.
구체적으로, 시간 T1 동안에 제6 및 제12 독출 인에이블 신호들(RD_EN5, RD_ENB)이 활성화되어, 제6 및 제12 메모리들(M15, M1B)에 저장된 제1 디지털 신호(CNT1)의 제6 및 제12 비트들(CNT15, CNT1B)이 동시에 출력되고, 제18 및 제24 메모리들(M25, M2B)에 저장된 제2 디지털 신호(CNT2)의 제6 및 제12 비트들(CNT25, CNT2B)이 동시에 출력된다. 이와 유사하게, 시간 T2 동안에 제5 및 제11 독출 인에이블 신호들(RD_EN4, RD_ENA)이 활성화되고, 시간 T3 동안에 제4 및 제10 독출 인에이블 신호들(RD_EN3, RD_EN9)이 활성화되고, 시간 T4 동안에 제3 및 제9 독출 인에이블 신호들(RD_EN2, RD_EN8)이 활성화되고, 시간 T5 동안에 제2 및 제8 독출 인에이블 신호들(RD_EN1, RD_EN7)이 활성화되고, 시간 T6 동안에 제1 및 제7 독출 인에이블 신호들(RD_EN0, RD_EN6)이 활성화되며, 각 시간 동안에 제1 디지털 신호(CNT1)의 두 개의 비트들 및 제2 디지털 신호(CNT2)의 두 개의 비트들이 동시에 출력된다.
한편, 메모리들과 출력 라인들의 연결 구성 및 제1 내지 제12 독출 인에이블 신호들(RD_EN0~RD_ENB)의 활성화 타이밍은 도 2, 3, 7 및 8에 도시된 예에 한정되지 않으며, 예를 들어 제1 출력 회로(151a)에서 하나의 메모리가 제1 출력 라인(OL11)과 연결되고 다른 하나의 메모리가 제2 출력 라인(OL12)과 연결되어 제1 디지털 신호(CNT1)의 두 개의 비트들이 동시에 출력되도록 다양하게 변경될 수 있다.
도 9는 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 또 다른 예를 나타내는 블록도이다. 도 10은 도 9의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 2 및 3의 실시예와 비교하였을 때, 도 9 및 10의 실시예는 출력 회로에 인가되는 독출 인에이블 신호들의 구성이 변경될 수 있다. 이하 도 2 및 3의 실시예와 중복되는 설명은 생략하도록 한다.
도 1, 9 및 10을 참조하면, 제1 출력 회로(155a)는 제1 내지 제12 메모리들(M10~M1B), 제1 및 제2 출력 라인들(OL11, OL12) 및 제1 내지 제12 스위치들(SW10~SW1B)을 포함하고, 제1 및 제2 출력 버퍼들(OB11, OB12)을 더 포함할 수 있다. 제2 출력 회로(155b)는 제13 내지 제24 메모리들(M20~M2B), 제3 및 제4 출력 라인들(OL21, OL22) 및 제13 내지 제24 스위치들(SW20~SW2B)을 포함하며, 제3 및 제4 출력 버퍼들(OB21, OB22)을 더 포함할 수 있다. 도 9의 제1 및 제2 출력 회로들(155a, 155b)은 도 1의 제1 및 제2 출력 회로들(150a, 150b)의 또 다른 실시예일 수 있다.
제1 내지 제12 스위치들(SW10~SW1B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN10, RD_EN11, RD_EN12, RD_EN13, ..., RD_EN1A, RD_EN1B)에 응답하여 제1 내지 제12 메모리들(M10~M1B)과 제1 및 제2 출력 라인들(OL11, OL12)의 연결을 제어할 수 있다. 예를 들어, 제1 스위치(SW10)는 제1 독출 인에이블 신호(RD_EN10)에 응답하여 제1 메모리(M10)와 제1 출력 라인(OL11)을 선택적으로 연결하고, 제2 스위치(SW11)는 제2 독출 인에이블 신호(RD_EN11)에 응답하여 제2 메모리(M11)와 제2 출력 라인(OL12)을 선택적으로 연결할 수 있다. 제1 내지 제12 독출 인에이블 신호들(RD_EN10~RD_EN1B)은 도 1의 복수의 독출 인에이블 신호들(RD_EN)에 포함될 수 있다.
제13 내지 제24 스위치들(SW20~SW2B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN10~RD_EN1B)과 다른 제13 내지 제24 독출 인에이블 신호들(RD_EN20, RD_EN21, RD_EN22, RD_EN23, ..., RD_EN2A, RD_EN2B)에 응답하여 제13 내지 제24 메모리들(M20~M2B)과 제3 및 제4 출력 라인들(OL21, OL22)의 연결을 제어할 수 있다. 예를 들어, 제13 스위치(SW20)는 제13 독출 인에이블 신호(RD_EN20)에 응답하여 제13 메모리(M20)와 제3 출력 라인(OL21)을 선택적으로 연결하고, 제14 스위치(SW21)는 제14 독출 인에이블 신호(RD_EN21)에 응답하여 제2 메모리(M21)와 제4 출력 라인(OL22)을 선택적으로 연결할 수 있다. 제13 내지 제24 독출 인에이블 신호들(RD_EN20~RD_EN2B)은 도 1의 복수의 독출 인에이블 신호들(RD_EN)에 포함될 수 있다.
제1 및 제2 출력 회로들(155a, 155b)은 서로 다른 독출 인에이블 신호들(RD_EN10~RD_EN1B, RD_EN20~RD_EN2B)을 독립적으로 수신할 수 있다. 독출 인에이블 신호들(RD_EN10~RD_EN1B, RD_EN20~RD_EN2B)의 활성화 타이밍을 다르게 설정하여, 동일 시간에서 제1 및 제2 출력 신호들(OS1, OS2)의 출력 타이밍을 다르게 구현함으로써, 이미지 센서(110)의 출력단에서의 출력 피크 전류를 분산할 수 있다.
구체적으로, 시간 T1' 동안에 제11 및 제12 독출 인에이블 신호들(RD_EN1A, RD_EN1B)이 활성화되어 제11 및 제12 메모리들(M1A, M1B)에 저장된 제1 디지털 신호(CNT1)의 제11 및 제12 비트들(CNT1A, CNT1B)이 동시에 출력되고, 제23 및 제24 독출 인에이블 신호들(RD_EN2A, RD_EN2B)이 활성화되어 제23 및 제24 메모리들(M2A, M2B)에 저장된 제2 디지털 신호(CNT2)의 제11 및 제12 비트들(CNT2A, CNT2B)이 동시에 출력된다. 이 때, 제11 및 제12 독출 인에이블 신호들(RD_EN1A, RD_EN1B)의 활성화 시점 및 종료점과 제23 및 제24 독출 인에이블 신호들(RD_EN2A, RD_EN2B)의 활성화 시점 및 종료점이 서로 다르도록 설정될 수 있다. 다시 말하면, 시간 T1' 동안에 제11 및 제12 독출 인에이블 신호들(RD_EN1A, RD_EN1B)이 활성화되는 구간과 제23 및 제24 독출 인에이블 신호들(RD_EN2A, RD_EN2B)이 활성화되는 구간은 전체적으로 중첩하지 않고 부분적으로 중첩하며, 따라서 시간 T1' 동안에 제1 디지털 신호(CNT1)의 제11 및 제12 비트들(CNT1A, CNT1B)의 출력 타이밍과 제2 디지털 신호(CNT2)의 제11 및 제12 비트들(CNT2A, CNT2B)의 출력 타이밍이 다를 수 있다.
이와 유사하게, 시간 T2' 동안에 제9, 제10, 제21 및 제22 독출 인에이블 신호들(RD_EN18, RD_EN19, RD_EN28, RD_EN29)이 활성화되고, 시간 T3' 동안에 제7, 제8, 제19 및 제20 독출 인에이블 신호들(RD_EN16, RD_EN17, RD_EN26, RD_EN27)이 활성화되고, 시간 T4' 동안에 제5, 제6, 제17 및 제18 독출 인에이블 신호들(RD_EN14, RD_EN15, RD_EN24, RD_EN25)이 활성화되고, 시간 T5' 동안에 제3, 제4, 제15 및 제16 독출 인에이블 신호들(RD_EN12, RD_EN13, RD_EN22, RD_EN23)이 활성화되고, 시간 T6' 동안에 제1, 제2, 제13 및 제14 독출 인에이블 신호들(RD_EN10, RD_EN11, RD_EN20, RD_EN21)이 활성화되며, 각 시간 동안에 제1 출력 회로(155a)에 인가되는 독출 인에이블 신호들의 활성화 시점 및 종료점과 제2 출력 회로(155b)에 인가되는 독출 인에이블 신호들의 활성화 시점 및 종료점이 서로 다르도록 설정될 수 있다.
도 10의 시간 T1' 내지 T6' 및 데이터 전송 시간(TRD_EN')은 도 3 및 8의 시간 T1 내지 T6 및 데이터 전송 시간(TRD_EN)과 각각 실질적으로 동일할 수 있다.
도 11은 본 발명의 실시예들에 따른 이미지 센서에 포함되는 출력 블록의 또 다른 예를 나타내는 블록도이다. 도 12는 도 11의 출력 블록의 동작을 설명하기 위한 타이밍도이다.
도 2 및 3의 실시예와 비교하였을 때, 도 11 및 12의 실시예는 출력 회로에 포함되는 출력 라인들의 개수가 변경될 수 있다. 이하 도 2 및 3의 실시예와 중복되는 설명은 생략하도록 한다.
도 1, 11 및 12를 참조하면, 제1 출력 회로(157a)는 제1 내지 제12 메모리들(M10, M11, M12, ..., M19, M1A, M1B), 제1 내지 제3 출력 라인들(OL11, OL12, OL13) 및 제1 내지 제12 스위치들(SW10, SW11, SW12, ..., SW19, SW1A, SW1B)을 포함하며, 제1 내지 제3 출력 버퍼들(OB11, OB12, OB13)을 더 포함할 수 있다. 도 11의 제1 출력 회로(157a)는 도 1의 제1 출력 회로(150a)의 또 다른 실시예일 수 있다.
제1 내지 제12 메모리들(M10~M1B)은 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10, CNT11, CNT12, ..., CNT19, CNT1A, CNT1B)을 저장할 수 있다. 제1 내지 제3 출력 라인들(OL11~OL13)은 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10~CNT1B) 중 세 개의 비트들을 동시에 출력할 수 있다. 제1 내지 제12 스위치들(SW10~SW1B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN0, RD_EN1, RD_EN2, ..., RD_EN9, RD_ENA, RD_ENB)에 응답하여 제1 내지 제12 메모리들(M10~M1B)과 제1 내지 제3 출력 라인들(OL11~OL13)의 연결을 제어할 수 있다. 예를 들어, 제1 스위치(SW10)는 제1 독출 인에이블 신호(RD_EN0)에 응답하여 제1 메모리(M10)와 제1 출력 라인(OL11)을 선택적으로 연결하고, 제2 스위치(SW11)는 제2 독출 인에이블 신호(RD_EN1)에 응답하여 제2 메모리(M11)와 제2 출력 라인(OL12)을 선택적으로 연결하며, 제3 스위치(SW12)는 제3 독출 인에이블 신호(RD_EN2)에 응답하여 제3 메모리(M12)와 제3 출력 라인(OL13)을 선택적으로 연결할 수 있다. 제1 내지 제3 출력 버퍼들(OB11~OB13)은 제1 내지 제3 출력 라인들(OL11~OL13)과 연결되어 제1 디지털 신호(CNT1)의 제1 내지 제12 비트들(CNT10~CNT1B)(즉, 제1 출력 신호(OS1))을 세 비트씩 출력할 수 있다.
제2 출력 회로(157b)는 제13 내지 제24 메모리들(M20, M21, M22, ..., M29, M2A, M2B), 제4 내지 제6 출력 라인들(OL21, OL22, OL23) 및 제13 내지 제24 스위치들(SW20, SW21, SW22, ..., SW29, SW2A, SW2B)을 포함하며, 제4 내지 제6 출력 버퍼들(OB21, OB22, OB23)을 더 포함할 수 있다. 도 11의 제2 출력 회로(157b)는 도 1의 제2 출력 회로(150b)의 또 다른 실시예일 수 있다.
제13 내지 제24 메모리들(M20~M2B)은 제2 디지털 신호(CNT2)의 제1 내지 제12 비트들(CNT20, CNT21, CNT22, ..., CNT29, CNT2A, CNT2B)을 저장할 수 있다. 제4 내지 제6 출력 라인들(OL21~OL23)은 제2 디지털 신호(CNT2)의 제1 내지 제12 비트들(CNT20~CNT2B) 중 세 개의 비트들을 동시에 출력할 수 있다. 제13 내지 제24 스위치들(SW20~SW2B)은 제1 내지 제12 독출 인에이블 신호들(RD_EN0~RD_ENB)에 응답하여 제13 내지 제24 메모리들(M20~M2B)과 제4 내지 제6 출력 라인들(OL21~OL23)의 연결을 제어할 수 있다. 제4 내지 제6 출력 버퍼들(OB21~OB23)은 제4 내지 제6 출력 라인들(OL21~OL23)과 연결되어 제2 디지털 신호(CNT2)의 제1 내지 제12 비트들(CNT20~CNT2B)(즉, 제2 출력 신호(OS2))을 세 비트씩 출력할 수 있다.
제1 출력 회로(157a)에서 제1 내지 제12 스위치들(SW10~SW1B)의 제어에 기초하여, 제1 내지 제12 메모리들(M10~M1B) 중 (3K-2)(K는 자연수)번째 메모리들(M10, ..., M19)은 제1 출력 라인(OL11)과 선택적으로 연결되고, (3K-1)번째 메모리들(M11, ..., M1A)은 제2 출력 라인(OL12)과 선택적으로 연결되며, 3K번째 메모리들(M12, ..., M1B)은 제3 출력 라인(OL13)과 선택적으로 연결될 수 있다. 이와 유사하게, 제2 출력 회로(157b)에서 제13 내지 제24 스위치들(SW20~SW2B)의 제어에 기초하여, 제13 내지 제24 메모리들(M20~M2B) 중 (3K-2)번째 메모리들(M20, ..., M29)은 제4 출력 라인(OL21)과 선택적으로 연결되고, (3K-1)번째 메모리들(M21, ..., M2A)은 제5 출력 라인(OL22)과 선택적으로 연결되며, 3K번째 메모리들(M22, ..., M2B)은 제6 출력 라인(OL23)과 선택적으로 연결될 수 있다.
구체적으로, 시간 T1" 동안에 제10 내지 제12 독출 인에이블 신호들(RD_EN9~RD_ENB)이 활성화되어 제10 내지 제12 메모리들(M19~M1B)에 저장된 제1 디지털 신호(CNT1)의 제10 내지 제12 비트들(CNT19~CNT1B)이 동시에 출력되고, 제22 내지 제24 메모리들(M29~M2B)에 저장된 제2 디지털 신호(CNT2)의 제10 내지 제12 비트들(CNT29~CNT2B)이 동시에 출력된다. 이와 유사하게, 시간 T2" 동안에 제7 내지 제9 독출 인에이블 신호들(RD_EN6~RD_EN8)이 활성화되고, 시간 T3" 동안에 제4 내지 제6 독출 인에이블 신호들(RD_EN3~RD_EN5)이 활성화되고, 시간 T4" 동안에 제1 내지 제3 독출 인에이블 신호들(RD_EN0~RD_EN2)이 활성화되며, 각 시간 동안에 제1 디지털 신호(CNT1)의 세 개의 비트들 및 제2 디지털 신호(CNT2)의 세 개의 비트들이 동시에 출력된다.
도 12의 시간 T1" 내지 T4"는 도 3 및 8의 시간 T1 내지 T4와 각각 실질적으로 동일하며, 도 12의 데이터 전송 시간(TRD_EN")은 도 3 및 8의 데이터 전송 시간(TRD_EN)보다 짧을 수 있다. 도 11 및 12의 실시예에서, 한 번에 세 개의 독출 인에이블 신호들(예를 들어, RD_EN0~RD_EN2)이 동시에 활성화되어, 디지털 신호의 세 개의 비트들(예를 들어, 제1 디지털 신호(CNT1)의 제1 내지 제3 비트들(CNT10~CNT12))이 동시에 출력되며, 따라서 한 번에 하나의 비트만을 출력하는 종래 기술과 비교하였을 때 데이터 전송 시간(TRD_EN")이 약 1/3로 감소할 수 있다.
실시예에 따라서, 도 11 및 12의 실시예는 도 7 및 8의 실시예 또는 도 9 및 10의 실시예로 변형될 수 있다. 예를 들어, 도 7 및 8의 실시예와 유사하게 상기 제1 내지 제4 메모리들이 제1 출력 라인(OL11)과 선택적으로 연결되고 상기 제5 내지 제8 메모리들이 제2 출력 라인(OL12)과 선택적으로 연결되며 상기 제9 내지 제12 메모리들이 제3 출력 라인(OL13)과 선택적으로 연결되도록 구현될 수도 있고, 도 9 및 10의 실시예와 유사하게 상기 제1 및 제2 출력 회로들이 서로 다른 독출 인에이블 신호들을 독립적으로 수신하도록 구현될 수도 있다.
한편, 출력 회로가 특정 개수의 출력 라인들(예를 들어, 2개 또는 3개) 및 특정 개수의 메모리들(예를 들어, 12개)을 포함하는 경우에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명은 이에 한정되지 않으며, 하나의 출력 회로가 임의의 복수의 출력 라인들과 연결되어 디지털 신호의 임의의 복수의 비트들을 동시에(즉, 한 번에) 출력하는 경우로 확대 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 이미지 센서에 포함되는 단위 픽셀의 일 예를 나타내는 회로도이다.
도 13을 참조하면, 단위 픽셀(600)은 광전 변환부(610) 및 신호 생성부(612)를 포함한다.
광전 변환부(610)는 광전 변환을 수행한다. 즉, 광전 변환부(610)는 광 집적 모드(integration mode)에서 입사광을 변환하여 광전하들을 발생한다. 단위 픽셀(600)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드에서 CMOS 이미지 센서의 셔터가 개방되어 입사광에 의해 전자-정공 쌍과 같은 전하 캐리어가 광전 변환부(610)에 생성되어 피사체의 이미지에 관한 정보가 수집된다.
신호 생성부(612)는 독출 모드(readout mode)에서 상기 광전 변환에 의해 생성된 광전하들에 기초하여 아날로그 픽셀 신호(VPIX)를 발생한다. 단위 픽셀(600)을 포함하는 이미지 센서가 CMOS 이미지 센서인 경우에, 상기 광 집적 모드 후의 상기 독출 모드에서 상기 셔터가 폐쇄되고, 전하 캐리어의 형태로 수집된 상기 피사체의 이미지에 관한 정보에 기초하여 아날로그 픽셀 신호(VP)가 발생된다. 도 13에서는 4-트랜지스터 구조의 신호 생성부(612)를 예시하였다.
구체적으로, 신호 생성부(612)는 전송 트랜지스터(620), 리셋 트랜지스터(640), 드라이브 트랜지스터(650) 및 선택 트랜지스터(660)를 포함할 수 있으며, 플로팅 확산 노드(630)를 포함할 수 있다. 전송 트랜지스터(620)는 광전 변환부(610)와 플로팅 확산 노드(630) 사이에 연결되고, 및 전송 신호(TX)가 인가되는 게이트를 포함할 수 있다. 리셋 트랜지스터(640)는 전원 전압(VDD)과 플로팅 확산 노드(630) 사이에 연결되고, 리셋 신호(RX)가 인가되는 게이트를 포함할 수 있다. 드라이브 트랜지스터(650)는 전원 전압(VDD)과 선택 트랜지스터(660) 사이에 연결되고, 플로팅 확산 노드(630)와 연결된 게이트를 포함할 수 있다. 선택 트랜지스터(660)는 드라이브 트랜지스터(650)와 아날로그 픽셀 신호(VP)를 출력하는 출력 단자 사이에 연결되고, 선택 신호(SEL)가 인가되는 게이트를 포함할 수 있다.
아날로그 픽셀 신호(VP)를 발생하는 동작을 구체적으로 설명하면, 먼저 상기 광 집적 모드에서 외부에서 수광된 빛이 광전 변환부(610)에 입사되고 이에 비례하여 상기 광전하들이 발생된다. 상기 광 집적 모드 후의 상기 독출 모드에서, 선택 신호(SEL)가 활성화되어 신호 생성부(612)가 선택된다. 이후에 리셋 신호(RX)가 활성화되어 리셋 트랜지스터(640)가 턴온(turn-on)되면 센싱 노드인 플로팅 확산 노드(630)의 전위가 전원 전압(VDD)으로 리셋되며, 리셋 신호(RX)가 비활성화되고 상기 리셋 동작이 완료되면 아날로그 픽셀 신호(VP)는 플로팅 확산 노드(630)의 리셋 상태에 대응하는 리셋 레벨을 가진다. 이후에 전송 신호(TX)가 활성화되어 전송 트랜지스터(620)가 턴온되면 광전 변환부(610)에 축적된 상기 광전하들은 플로팅 확산 노드(630)로 전달되며, 전송 신호(TX)가 비활성화되고 상기 전하 전송 동작이 완료되면 아날로그 픽셀 신호(VP)는 상기 입사광에 대응하는 이미지 레벨을 가진다. 상기 리셋 레벨이 도 4를 참조하여 상술한 리셋 성분(R)에 대응하고, 상기 이미지 레벨이 도 4를 참조하여 상술한 이미지 성분(S1)에 대응할 수 있다.
한편, 도시하지는 않았으나, 복수의 광전 변환부들이 하나의 신호 생성부를 공유하는 구조로 구현될 수도 있다. 예를 들어, 두 개의 광전 변환부들이 하나의 신호 생성부를 공유하는 경우에, 상술한 것처럼 리셋 동작이 수행되면 아날로그 픽셀 신호(VP)는 상기 리셋 레벨을 가지고, 제1 광전 변환부에 축적된 제1 광전하들이 플로팅 확산 노드(630)에 전송되면 아날로그 픽셀 신호(VP)는 제1 이미지 레벨을 가지며, 제2 광전 변환부에 축적된 제2 광전하들이 플로팅 확산 노드(630)에 전송되면 아날로그 픽셀 신호(VP)는 제2 이미지 레벨을 가진다. 상기 리셋 레벨이 도 5를 참조하여 상술한 리셋 성분(R)에 대응하고, 상기 제1 이미지 레벨이 도 5를 참조하여 상술한 제1 이미지 성분(S1)에 대응하며, 상기 제2 이미지 레벨이 도 5를 참조하여 상술한 제2 이미지 성분(S2)에 대응할 수 있다.
도 14는 본 발명의 실시예들에 따른 이미지 센서의 구동 방법을 나타내는 순서도이다.
도 1 및 14를 참조하면, 본 발명의 실시예들에 따른 이미지 센서(100)의 구동 방법에서, 픽셀 어레이(110)는 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들(VP1~VPY)을 발생한다(단계 S100). 아날로그-디지털 변환 블록(140)은 복수의 아날로그 픽셀 신호들(VP1~VPY)을 복수의 디지털 신호들(CNT1~CNTY)로 변환한다(단계 S200). 출력 블록(150)은 복수의 독출 인에이블 신호들(RD_EN)에 응답하여, 복수의 디지털 신호들(CNT1~CNTY) 중 출력하고자 하는 디지털 신호(예를 들어, CNT1)의 두 개 이상의 비트들을 하나의 컬럼(예를 들어, CL1)과 연결되는 두 개 이상의 출력 라인들(예를 들어, OL1)을 통하여 동시에 출력하도록, 복수의 디지털 신호들(CNT1~CNTY)의 출력 타이밍을 제어한다(단계 S300).
일 실시예에서, 도 2 내지 10을 참조하여 상술한 것처럼 각 컬럼이 두 개의 출력 라인들과 연결되는 경우에, 제1 출력 회로(150a)는 제1 시간(예를 들어, T1) 동안에 두 개의 독출 인에이블 신호들(예를 들어, RD_ENA, RD_ENB)을 활성화하여 제1 디지털 신호(CNT1)의 두 개의 비트들(예를 들어, CNT1A, CNT1B)을 동시에 출력할 수 있고, 상기 제1 시간 이후의 제2 시간(예를 들어, T2) 동안에 다른 두 개의 독출 인에이블 신호들(예를 들어, RD_EN8, RD_EN9)을 활성화하여 제1 디지털 신호(CNT1)의 다른 두 개의 비트들을 동시에 출력할 수 있다.
다른 실시예에서, 도 11 및 12를 참조하여 상술한 것처럼 각 컬럼이 세 개의 출력 라인들과 연결되는 경우에, 제1 출력 회로(150a)는 제1 시간(예를 들어, T1") 동안에 세 개의 독출 인에이블 신호들(예를 들어, RD_EN9~RD_ENB)을 활성화하여 제1 디지털 신호(CNT1)의 세 개의 비트들(예를 들어, CNT19~CNT1B)을 동시에 출력할 수 있고, 상기 제1 시간 이후의 제2 시간(예를 들어, T2") 동안에 다른 세 개의 독출 인에이블 신호들(예를 들어, RD_EN6~RD_EN8)을 활성화하여 제1 디지털 신호(CNT1)의 다른 세 개의 비트들을 동시에 출력할 수 있다.
일 실시예에서, 도 4 및 5를 참조하여 상술한 것처럼, 본 발명의 실시예들에 따른 이미지 센서(100)에서, 아날로그-디지털 변환 블록(140)에 의해 수행되는 아날로그 동작과 출력 블록(150)에 의해 수행되는 데이터 전송 동작은 서로 중첩하지 않도록 동작할 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자 시스템을 나타내는 블록도이다.
도 15를 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 전자 시스템(1000)은 RF 칩(1160), GPS(1120), 스토리지(1170), 마이크(1180), DRAM(1185) 및 스피커(1190)를 더 포함할 수 있고, UWB(1210), WLAN(1220), WIMAX(1230) 등을 이용하여 통신을 수행할 수 있다.
어플리케이션 프로세서(1110)는 이미지 센서(1140)의 동작을 제어하는 컨트롤러 또는 프로세서를 나타낼 수 있다. 이미지 센서(1140)는 본 발명의 실시예들에 따른 이미지 센서일 수 있다.
어플리케이션 프로세서(1110)는 디스플레이(1150)의 DSI 장치(1151)와 통신하는 DSI 호스트(1111), 이미지 센서(1140)의 CSI 장치(1141)와 통신하는 CSI 호스트(1112), RF 칩(1160)의 PHY(1161)와 DigRF에 따라 데이터를 송수신하는 PHY(1113), RF 칩(1160)의 DigRF SLAVE(1162)를 제어하는 DigRF MASTER(1114)를 포함할 수 있다.
일 실시예에서, DSI 호스트(1111)는 광 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 광 디시리얼라이저(DES)를 포함할 수 있다. 일 실시예에서, CSI 호스트(1112)는 광 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 광 시리얼라이저(SER)를 포함할 수 있다.
본 발명의 실시예들은 이미지 센서를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 단위 픽셀들을 포함하고, 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생하는 픽셀 어레이;
    상기 픽셀 어레이의 복수의 컬럼들과 연결되고 상기 복수의 아날로그 픽셀 신호들을 복수의 디지털 신호들로 변환하는 복수의 아날로그-디지털 변환기들을 포함하는 아날로그-디지털 변환 블록; 및
    상기 복수의 아날로그-디지털 변환기들과 연결되고 상기 복수의 디지털 신호들의 출력 타이밍을 제어하는 복수의 출력 회로들을 포함하는 출력 블록을 포함하고,
    상기 복수의 출력 회로들 각각은 두 개 이상의 출력 라인들과 연결되어 상기 복수의 디지털 신호들 중 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에 출력하는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 아날로그-디지털 변환 블록에 의해 수행되는 아날로그 동작과 상기 출력 블록에 의해 수행되는 데이터 전송 동작은 서로 중첩하지 않도록 동작하는 것을 특징으로 하는 이미지 센서.
  3. 제 1 항에 있어서, 상기 복수의 출력 회로들 중 제1 출력 회로는,
    상기 복수의 디지털 신호들 중 제1 디지털 신호의 제1 내지 제N(N은 2 이상의 자연수) 비트들을 저장하는 제1 내지 제N 메모리들;
    상기 제1 디지털 신호의 상기 제1 내지 제N 비트들 중 두 개의 비트들을 동시에 출력하는 제1 및 제2 출력 라인들; 및
    제1 내지 제N 독출 인에이블 신호들에 응답하여 상기 제1 내지 제N 메모리들과 상기 제1 및 제2 출력 라인들의 연결을 제어하는 제1 내지 제N 스위치들을 포함하는 것을 특징으로 하는 이미지 센서.
  4. 제 3 항에 있어서,
    상기 제1 내지 제N 스위치들의 제어에 기초하여, 상기 제1 내지 제N 메모리들 중 홀수번째 메모리들은 상기 제1 출력 라인과 선택적으로 연결되고, 상기 제1 내지 제N 메모리들 중 짝수번째 메모리들은 상기 제2 출력 라인과 선택적으로 연결되는 것을 특징으로 하는 이미지 센서.
  5. 제 3 항에 있어서,
    제1 시간 동안에 상기 제1 및 제2 독출 인에이블 신호들이 활성화되어 상기 제1 및 제2 메모리들에 저장된 상기 제1 디지털 신호의 상기 제1 및 제2 비트들이 동시에 출력되고,
    상기 제1 시간 이후의 제2 시간 동안에 제3 및 제4 독출 인에이블 신호들이 활성화되어 제3 및 제4 메모리들에 저장된 상기 제1 디지털 신호의 제3 및 제4 비트들이 동시에 출력되는 것을 특징으로 하는 이미지 센서.
  6. 제 3 항에 있어서,
    상기 제1 내지 제N 스위치들의 제어에 기초하여, 상기 제1 내지 제N 메모리들 중 상기 제1 내지 제(N/2) 메모리들은 상기 제1 출력 라인과 선택적으로 연결되고, 상기 제1 내지 제N 메모리들 중 제(N/2+1) 내지 제N 메모리들은 상기 제2 출력 라인과 선택적으로 연결되는 것을 특징으로 하는 이미지 센서.
  7. 제 3 항에 있어서, 상기 복수의 출력 회로들 중 제2 출력 회로는,
    상기 복수의 디지털 신호들 중 제2 디지털 신호의 제1 내지 제N 비트들을 저장하는 제(N+1) 내지 제2N 메모리들;
    상기 제2 디지털 신호의 상기 제1 내지 제N 비트들 중 두 개의 비트들을 동시에 출력하는 제3 및 제4 출력 라인들; 및
    상기 제1 내지 제N 독출 인에이블 신호들과 다른 제(N+1) 내지 제2N 독출 인에이블 신호들에 응답하여 상기 제(N+1) 내지 제2N 메모리들과 상기 제3 및 제4 출력 라인들의 연결을 제어하는 제(N+1) 내지 제2N 스위치들을 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제 7 항에 있어서,
    제1 시간 동안에 상기 제1 및 제2 독출 인에이블 신호들이 활성화되어 상기 제1 및 제2 메모리들에 저장된 상기 제1 디지털 신호의 상기 제1 및 제2 비트들이 동시에 출력되고,
    상기 제1 시간 동안에 상기 제(N+1) 및 제(N+2) 독출 인에이블 신호들이 활성화되어 상기 제(N+1) 및 제(N+2) 메모리들에 저장된 상기 제2 디지털 신호의 상기 제1 및 제2 비트들이 동시에 출력되며,
    상기 제1 및 제2 독출 인에이블 신호들의 활성화 시점과 상기 제(N+1) 및 제(N+2) 독출 인에이블 신호들의 활성화 시점은 서로 다른 것을 특징으로 하는 이미지 센서.
  9. 제 1 항에 있어서, 상기 복수의 출력 회로들 중 제1 출력 회로는,
    상기 복수의 디지털 신호들 중 제1 디지털 신호의 제1 내지 제N(N은 3 이상의 자연수) 비트들을 저장하는 제1 내지 제N 메모리들;
    상기 제1 디지털 신호의 상기 제1 내지 제N 비트들 중 세 개의 비트들을 동시에 출력하는 제1 내지 제3 출력 라인들; 및
    제1 내지 제N 독출 인에이블 신호들에 응답하여 상기 제1 내지 제N 메모리들과 상기 제1 내지 제3 출력 라인들의 연결을 제어하는 제1 내지 제N 스위치들을 포함하는 것을 특징으로 하는 이미지 센서.
  10. 입사광을 감지하여 상기 입사광에 상응하는 복수의 디지털 신호들을 발생하는 이미지 센서; 및
    상기 이미지 센서의 동작을 제어하는 컨트롤러를 포함하고,
    상기 이미지 센서는,
    복수의 단위 픽셀들을 포함하고, 상기 입사광을 감지하여 상기 입사광에 상응하는 복수의 아날로그 픽셀 신호들을 발생하는 픽셀 어레이;
    상기 픽셀 어레이의 복수의 컬럼들과 연결되고 상기 복수의 아날로그 픽셀 신호들을 상기 복수의 디지털 신호들로 변환하는 복수의 아날로그-디지털 변환기들을 포함하는 아날로그-디지털 변환 블록;
    상기 복수의 아날로그-디지털 변환기들과 연결되고 상기 복수의 디지털 신호들의 출력 타이밍을 제어하는 복수의 출력 회로들을 포함하는 출력 블록을 포함하고,
    상기 복수의 출력 회로들 각각은 두 개 이상의 출력 라인들과 연결되어 상기 복수의 디지털 신호들 중 출력하고자 하는 디지털 신호의 두 개 이상의 비트들을 동시에 출력하는 전자 시스템.
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