KR20140124853A - 반도체 장치 - Google Patents

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Abstract

본 명세서가 개시하는 반도체 장치는, 반도체 기판과, 반도체 기판의 비셀 영역의 표면에 형성된 필드 플레이트부를 구비하고 있다. 비셀 영역은, 복수의 FLR층을 구비하고 있다. 필드 플레이트부는, 반도체 기판의 표면에 형성된 절연막과, 절연막의 내부에 FLR층마다 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 배치되어 있는 복수의 제1 도전막과, 인접하는 적어도 2개의 FLR층 각각에 대응하여 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 그 일부에 단속적으로 배치되어 있고, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 제1 도전막에 전기적으로 접속하는 제1 콘택트부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제2 콘택트부를 포함하는 복수의 제2 도전막을 구비하고 있다. 하나의 제2 도전막의 제1 콘택트부, 제2 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제1 콘택트부, 제2 콘택트부가 설치되어 있지 않다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 명세서에 기재된 기술은, 반도체 장치에 관한 것이다.
반도체 장치의 내압을 확보하기 위해, 반도체 기판의 주변측의 비셀 영역에 필드 리미팅 링(FLR)층 등의 내압 유지 구조가 형성된다. 또한, 반도체 장치의 신뢰성을 확보하기 위해, FLR층의 표면측에 필드 플레이트가 형성된다. 일본 특허 공개 공보2009-38356호(특허문헌 1)에 기재된 반도체 장치에서는, 복수의 FLR층의 표면측에, 복수의 금속층과, 복수의 폴리실리콘층을 갖는 필드 플레이트가 형성되어 있다. 복수의 FLR층은, 셀 영역의 주위를 주회하고, 그 길이 방향과 직교하는 방향으로 간격을 두고 배치되어 있다. 금속층과 폴리실리콘층은, 복수의 FLR층 각각에 대응하여 형성되고, 각각 대응하는 FLR층을 따르도록 배치되어 있다. 폴리실리콘층은, 반도체 기판의 표면에 형성된 절연막 내에 형성되어 있다. 금속층은, 절연막의 표면에 형성됨과 함께, 그 일부가 절연막을 관통하여 반도체 기판의 FLR층에 도달해 있다. 또한, 금속층과 폴리실리콘층은, 서로 접하고 있고, 전기적으로 접속되어 있다.
일본 특허 공개 제2009-38356호 공보
반도체 장치를 고내압화하기 위해, 인접하는 FLR층의 간격을 작게 하는 것이 요구되고 있다. 그러나, 일반적으로, 필드 플레이트는 FLR층에 대응하여 설치되므로, FLR층의 간격은, 필드 플레이트를 설치 가능한 간격으로 설정할 필요가 있다. 예를 들어, 일본 특허 공개 공보2009-38356호에 기재되어 있는 두꺼운 금속층을 사용하는 경우에는, 금속층의 미세화가 곤란하므로, 내주측(셀 영역에 가까운 측)의 FLR층의 간격을 충분히 넓게 할 필요가 있다.
본 명세서가 개시하는 반도체 장치는, 반도체 소자가 형성된 셀 영역과, 셀 영역의 주위에 설치된 비셀 영역을 갖는 반도체 기판과, 비셀 영역의 표면에 형성된 필드 플레이트부를 구비하고 있다. 비셀 영역은, 제1 도전형의 기판층과, 기판층의 표면에 형성되어 있고, 셀 영역의 주위를 따른 제1 방향으로 신장되어 셀 영역을 둘러쌈과 함께, 제1 방향에 직교하는 제2 방향에 간격을 두고 배치되어 있는 복수의 제2 도전형의 FLR층을 구비하고 있다. 필드 플레이트부는, 반도체 기판의 표면에 형성된 절연막과, 절연막의 내부에 FLR층마다 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 배치되어 있는 복수의 제1 도전막과, 인접하는 적어도 2개의 FLR층 각각에 대응하여 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 그 일부에 단속적으로 배치되어 있고, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 제1 도전막에 전기적으로 접속하는 제1 콘택트부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제2 콘택트부를 포함하는 복수의 제2 도전막을 구비하고 있다. 하나의 제2 도전막의 제1 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제1 콘택트부가 설치되어 있지 않다. 하나의 제2 도전막의 제2 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제2 콘택트부가 설치되어 있지 않다.
상기한 반도체 장치에서는, 제2 도전막이 FLR층을 따라 단속적으로 배치되어 있고, 하나의 제2 도전막의 제1 콘택트부의 제2 방향에 인접하는 위치와 제2 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제1 콘택트부와 제2 콘택트부 모두 설치되어 있지 않다. 제1 콘택트부와 제2 콘택트부가 제2 방향으로 겹치지 않으므로, FLR층의 간격을 좁게 해도, 제2 도전막의 제2 방향의 폭을 확보할 수 있다. 제2 도전막으로서 미세화가 곤란한 두꺼운 금속막 등을 사용한 경우에도, 내주측의 FLR층의 간격을 좁게 하여 반도체 장치를 고내압화할 수 있다.
필드 플레이트부는, 반도체 기판을 평면에서 보았을 때, 대응하는 제2 도전막이 형성되어 있지 않은 FLR층을 따라 배치되어 있고, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제3 콘택트부를 포함하는 제3 도전막을 더 구비하고 있고, 제3 도전막은, 복수의 제2 도전막보다도 반도체 기판의 주변측에 설치되어 있어도 된다.
제2 도전막의 제1 방향의 단부는, 반도체 기판을 평면에서 보았을 때의 코너부를 제외한 부분에 설치되어 있는 것이 바람직하다.
도 1은 실시예 1에 관한 반도체 장치를 개념적으로 도시하는 평면도이다.
도 2는 도 1의 II-II선 단면도이다.
도 3은 실시예 1의 제2 도전막의 주변을 확대하여 개념적으로 도시하는 평면도이다.
도 4는 도 3의 IV-IV선 단면도이다.
도 5는 도 3의 V-V선 단면도이다.
도 6은 도 3의 VI-VI선 단면도이다.
도 7은 변형예에 관한 반도체 장치의 제2 도전막의 주변 단면도이다.
도 8은 변형예에 관한 반도체 장치의 제2 도전막의 주변 평면도이다.
도 9는 도 8의 IX-IX선 단면도이다.
도 10은 변형예에 관한 반도체 장치의 제2 도전막의 주변 단면도이다.
도 11은 변형예에 관한 반도체 장치의 제2 도전막의 주변 단면도이다.
도 12는 변형예에 관한 반도체 장치의 제2 도전막의 주변 평면도이다.
도 13은 변형예에 관한 반도체 장치의 제2 도전막의 주변 평면도이다.
도 14는 변형예에 관한 반도체 장치의 평면도이다.
도 15는 변형예에 관한 반도체 장치의 평면도이다.
도 16은 변형예에 관한 반도체 장치의 평면도이다.
도 17은 변형예에 관한 반도체 장치의 평면도이다.
도 18은 변형예에 관한 반도체 장치의 평면도이다.
도 19는 변형예에 관한 반도체 장치의 평면도이다.
본 명세서가 개시하는 반도체 장치는, 반도체 소자가 형성된 셀 영역과, 셀 영역의 주위에 설치된 비셀 영역을 갖는 반도체 기판과, 비셀 영역의 표면에 형성된 필드 플레이트부를 구비하고 있다. 반도체 장치는, 셀 영역의 표면에 형성된 표면 전극 및 셀 영역의 이면에 형성된 이면 전극을 더 구비하고 있어도 된다. 표면 전극의 재료로서는, 한정되지 않지만, 예를 들어 알루미늄(Al) 또는 알루미늄과 실리콘의 합금(AlSi) 등을 주성분으로 하는 금속막을 적합하게 사용할 수 있다. 이면 전극의 재료로서는, 한정되지 않지만, 예를 들어 반도체 기판측으로부터 차례로, Al 또는 AlSi와, 티타늄(Ti)과, 니켈(Ni)과, 금(Au) 등의 니켈 보호막이 적층된 적층 전극을 적합하게 사용할 수 있다.
비셀 영역은, 제1 도전형의 기판층과, 기판층의 표면에 형성되어 있는 복수의 제2 도전형의 FLR층을 구비하고 있다. 복수의 FLR층은, 셀 영역의 주위를 따른 제1 방향으로 신장되어 셀 영역을 둘러쌈과 함께, 제1 방향에 직교하는 제2 방향으로 간격을 두고 배치되어 있다. 비셀 영역 중, FLR층이 형성되어 있는 영역은, 이른바 내압 유지 영역이다. FLR층의 제2 도전형의 불순물 농도는, 1×1012㎝-2 이상인 것이 바람직하고, 1×1014㎝-2 이상인 것이 특히 바람직하다.
필드 플레이트부는, 절연막과, 복수의 제1 도전막과, 복수의 제2 도전막을 구비하고 있다. 필드 플레이트부는, 비셀 영역 내에 설치된 내압 유지 영역의 표면에 형성되어 있는 것이 바람직하다. 절연막은, 반도체 기판의 표면에 형성되어 있다.
제1 도전막은, 절연막의 내부에 FLR층마다 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 배치되어 있다. 제1 도전막의 재료는, 한정되지 않지만, 폴리실리콘, 비정질 실리콘, 실리콘 질화물 등의 실리콘계의 막 외에, 알루미늄, 은(Ag) 등의 금속막을 적합하게 사용할 수 있다. 제1 도전막으로서 실리콘계의 막을 사용하는 경우, 일반적으로, 두꺼운 금속막을 사용하는 것보다도 미세화가 가능한 점에 있어서, 바람직하다. 또한, 셀 영역에 IGBT 등의 절연 게이트를 갖는 반도체 소자가 형성되어 있는 경우에는, 게이트 전극의 재료(예를 들어, 폴리실리콘)를 제1 도전막의 재료로서 사용하면, 게이트를 형성하는 공정에 있어서 제1 도전막을 동시에 형성할 수 있는 점에 있어서, 바람직하다. 제1 도전막의 막 두께는, 1㎛ 이하인 것이 바람직하다. 제1 도전막의 막 두께가 얇을수록, 인접하는 제1 도전막의 간격을 좁게 할 수 있고, 가동 이온에 대한 실드성이 향상된다.
제2 도전막은, 인접하는 적어도 2개의 FLR층 각각에 대응하여 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 그 일부에 단속적으로 배치되어 있다. 각각의 제2 도전막은, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 제1 도전막에 전기적으로 접속하는 제1 콘택트부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제2 콘택트부를 포함하고 있다. 제2 도전막에 의해, FLR층과 제1 도전막은 전기적으로 접속되어 있다. 제2 도전막의 재료는, 한정되지 않지만, 폴리실리콘, 비정질 실리콘, 실리콘 질화물 등의 실리콘계의 막 외에, 알루미늄, 은(Ag) 등의 금속막을 적합하게 사용할 수 있다. 제2 도전막으로서 표면 전극에 포함되는 재료와 동일한 막(예를 들어, Al 또는 AlSi)을 사용하는 경우, 표면 전극을 형성하는 공정에 있어서 제2 도전막을 동시에 형성할 수 있는 점에 있어서, 바람직하다.
또한, 하나의 제2 도전막의 제1 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제1 콘택트부가 설치되어 있지 않다. 하나의 제2 도전막의 제2 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제2 콘택트부가 설치되어 있지 않다. 또한, 여기서, 「하나의 제2 도전막」의 「인접하는 위치」라 함은, 하나의 FLR층을 따라, 그 표면측에 하나의 제2 도전막이 설치되어 있는 경우에, 그 FLR층의 제2 방향의 편측에 위치하는 하나의 FLR층 또는 양측에 위치하는 2개의 FLR층의 표면측의 위치를 의미한다. 제2 방향에 인접하는 FLR층의 표면측에 형성되어 있는 제2 도전막은, 각각의 제1 콘택트부 및 제2 콘택트부가 서로 제2 방향으로 겹치지 않도록 배치되어 있다. 이로 인해, 하나의 제2 도전막의 제1 콘택트부 및 제2 콘택트부를 제2 방향으로 넓게 해도, 다른 제2 도전막의 제1 콘택트부 및 제2 콘택트부와 서로 간섭하는 일이 없다. 제1 콘택트부 및 제2 콘택트부의 제2 방향의 폭을 넓게 할 수 있고, 나아가서는 제2 도전막의 제2 방향의 폭을 넓게 할 수 있다. 특히, 제2 도전막으로서 미세화가 비교적 곤란한 두꺼운 금속막 등을 사용한 경우에도, 제2 도전막의 제2 방향의 폭을 좁게 하지 않고 FLR층의 간격을 좁게 하여 반도체 장치를 고내압화할 수 있다. 제2 도전막으로서 금속막을 사용하고, 제1 도전막으로서 미세 가공이 비교적 용이한 실리콘계의 재료(예를 들어, 폴리실리콘)를 사용하면, 반도체 장치의 제조 공정을 간략화하는 것과, 가동 이온에 대한 실드성을 향상시키는 것을 양립할 수 있다.
하나의 제2 도전막의 제2 방향에 인접하는 위치에는, 다른 제2 도전막이 설치되어 있지 않도록 해도 된다. 또한, 제2 도전막의 제1 방향의 단부가, 제2 방향으로 일부 중복되도록 해도 된다. 이 경우, 제2 도전막은, 제1 방향의 단부를 향할수록, 제2 방향의 폭이 좁게 되어 있는 것이 바람직하다.
복수의 FLR층의 모든 표면에 제2 도전막이 형성되어 있지 않아도 된다. 필드 플레이트부는, FLR층의 표면에, 반도체 기판을 평면에서 보았을 때, 대응하는 제2 도전막이 형성되어 있지 않은 FLR층을 따라 배치되어 있는 제3 도전막을 포함하고 있어도 된다. 제3 도전막은, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제3 콘택트부를 포함하고 있다. 제3 도전막은, 표면부로부터 신장됨과 함께 절연막을 관통하여 제1 도전막에 전기적으로 접속하고 있는 제4 콘택트부를 더 포함하고 있어도 된다. 또한, 제3 콘택트부가 제4 콘택트부의 기능을 겸하여, 제1 도전막에도 전기적으로 접속하고 있어도 된다. 제3 도전막은, 복수의 제2 도전막보다도 반도체 기판의 주변측에 설치되어 있는 것이 바람직하다. 반도체 장치의 고내압화를 도모하기 위해서는, 반도체 기판의 중앙에 가까운 FLR층일수록, 간격을 좁게 할 필요가 있고, 반도체 기판의 주변측의 FLR층의 간격은, 비교적 넓게 할 수 있다. FLR층의 간격을 넓게 해도 반도체 장치의 내압에 영향이 작은, 반도체 기판의 주변측의 영역에, 제3 도전막을 배치함으로써, 보다 확실하게 반도체 장치를 고내압화할 수 있다. 제3 도전막의 재료로서는, 제2 도전막의 재료로서 상기에 설명한 재료를 적합하게 사용할 수 있다.
제2 도전막의 제1 방향의 단부는, 반도체 기판을 평면에서 보았을 때의 코너부를 제외한 부분에 설치되어 있는 것이 바람직하다. 바꾸어 말하면, 반도체 기판의 코너부에서는 FLR층을 따라 제2 도전막이 형성되어 있고, 반도체 기판의 직선부에 제2 도전막의 단부가 위치하여, 인접하는 제2 도전막과 교대로 배치되어 있는 것이 바람직하다. 반도체 장치는, 그 코너부에 전계가 보다 집중되기 쉽기 때문에, 제2 도전막이 존재하고 있는 것이 바람직하다. 또한, 반도체 기판을 평면에서 본 경우의 코너부에 있어서는, FLR층은 대략 원호 형상으로 만곡되어 있고, 직선부에 있어서는, FLR층은 직선 형상으로 되어 있다. 마찬가지로, FLR층을 따라 형성되는 제1 도전막, 제2 도전막 및 제3 도전막도, 반도체 기판을 평면에서 본 경우의 코너부에 있어서는 대략 원호 형상으로 만곡되어 있고, 직선부에 있어서는, 직선 형상으로 되어 있다.
본원에 관한 반도체 장치의 셀 영역에 형성되는 반도체 소자는, 특별히 한정되지 않지만, 예를 들어 IGBT, MOSFET, 다이오드 등을 들 수 있다. 이 반도체 소자는, 종형이어도 되고, 횡형이어도 된다. 또한, 반도체 기판 및 필드 플레이트의 표면에, 보호막(예를 들어, 폴리이미드막, 실리콘 질화물막 등)을 구비하고 있어도 된다.
실시예 1
도 1, 도 2에 도시하는 바와 같이, 반도체 장치(10)는 반도체 기판(100)과, 필드 플레이트부(11)와, 표면 전극(110)과, 이면 전극(112)을 구비하고 있다. 반도체 기판(100)은 셀 영역(101)과, 비셀 영역(102)을 구비하고 있다. 셀 영역(101)은 반도체 기판(100)의 중앙에 위치하고, 2개의 영역으로 분할되어 있다. 표면 전극(110)은 반도체 기판(100)의 셀 영역(101)의 표면에 형성되어 있다. 이면 전극(112)은 반도체 기판(100)의 셀 영역(101) 및 비셀 영역(102)의 이면에 형성되어 있다. 표면 전극(110)은 AlSi 전극이고, 이면 전극(112)은 반도체 기판(100)측으로부터 차례로 AlSi, Ti, Ni, Au가 적층된 적층 전극이다.
셀 영역(101)에는, 상세는 도시하고 있지 않지만, IGBT가 형성되어 있다. 셀 영역(101)은 p형의 콜렉터층(131)과, n형의 드리프트층인 기판층(132)과, p형의 바디층(133)과, 이미터층(도시 생략)을 구비하고 있다. 기판층(132)은, 불순물로서 인(P)을 포함하는 n형의 반도체 기판이다. 콜렉터층(131) 및 기판층(132)은 비셀 영역(102)까지 신장되어 있다. 반도체 기판(100)의 비셀 영역(102)의 표면측에는, 셀 영역(101)을 둘러싸도록, 게이트 배선(103)이 형성되어 있다. 필드 플레이트부(11)는, 게이트 배선(103)보다 더욱 반도체 기판(100)의 주변측에 형성되어 있다.
비셀 영역(102)은 기판층(132)과, 기판층(132)의 표면에 형성되어 있는 p형의 p층(134)과, p형의 FLR층(135a∼135d)과, n형의 n층(136)과, 기판층(132)의 이면에 형성되어 있는 콜렉터층(131)을 구비하고 있다. FLR층(135a∼135d)은, 기판층(132)의 표면에 붕소(B)를 이온 주입함으로써 형성된 p형의 반도체층이고, 불순물인 붕소의 농도는, 1×1014㎝-2 이상이다. p층(134), FLR층(135a∼135d) 및 n층(136)은 셀 영역(101)에 가까운 측으로부터 이 순서로 배치되어 있고, 각각 셀 영역(101)의 주위를 따른 방향으로 신장되어 셀 영역을 둘러싸는 일련의 대략 사각형의 층으로서 형성되어 있다. p층(134)은, 셀 영역(101)의 바디층(133)과 접하고 있다. 도 1에 도시하는 바와 같이, FLR층(135a∼135d)은 반도체 기판(100)을 평면에서 보았을 때, 셀 영역(101)의 주위를 둘러싸고 있고, 반도체 기판(100)의 직선부에 있어서 직선 형상이며, 코너부에 있어서 원호 형상인, 일련의 대략 사각 형상을 갖고 있다. 도 1에서는 도시를 생략하고 있지만, p층(134)과 n층(136)도 FLR층(135a∼135d)과 마찬가지로, 셀 영역(101)의 주위를 둘러싸고 있고, 반도체 기판(100)의 직선부에 있어서 직선 형상이며, 코너부에 있어서 원호 형상인, 대략 사각 형상을 갖고 있다. FLR층(135a∼135d)의 길이 방향[도 1에 도시하는 대략 사각 형상의 FLR층(135a∼135d)의 주위 방향이며, 도 2에 도시하는 x축 방향]을 제1 방향으로 하고, 제1 방향에 직교하는 방향[도 1에 도시하는 일련의 대략 사각 형상의 FLR층(135a∼135d)의 법선 벡터의 방향이며, 도 2에 도시하는 y축의 정방향 또는 부방향]을 제2 방향으로 할 때, p층(134), FLR층(135a∼135d) 및 n층(136)은 제2 방향으로 간격을 두고 배치되어 있다.
필드 플레이트부(11)는, 실리콘 산화물을 재료로 하는 절연막(142)과, 폴리실리콘을 재료로 하는 복수의 제1 도전막(140a∼140d)과, 알루미늄을 재료로 하는, 제2 도전막(120a, 120b) 및 제3 도전막(120c, 120d)을 구비하고 있다. 절연막(142)은 비셀 영역(102)의 표면에 형성되어 있다.
제1 도전막(140a∼140d)은, 절연막(142)의 내부에 형성되어 있다. 제1 도전막(140a∼140d)은, 제2 방향으로 간격을 두고 배치되어 있고, 그 사이에 존재하는 절연막(142)에 의해 서로 절연되어 있다. 제1 도전막(140a∼140d)은, 각각 대응하는 FLR층(135a∼135d)을 따라 배치되어 있고, FLR층(135a∼135d)과 마찬가지로, 일련의 대략 사각 형상으로 형성되어 있다. 제1 도전막(140a∼140d)의 두께는, 1㎛ 이하이다. 또한, 절연막(142)은 p층(134)의 표면에도 형성되어 있고, 그 내부에는, 폴리실리콘을 재료로 하는 도전막(141a 및 141b)이 형성되어 있다. 도전막(141a 및 141b)은, p층(134)을 따라, 그 표면측에 배치되어 있고, 일련의 대략 사각 형상으로 형성되어 있다. 도전막(141a)과, 도전막(141b)과, 제1 도전막(140a)은 제2 방향으로 간격을 두고 배치되어 있고, 그 사이에 존재하는 제1 절연막(142)에 의해 서로 절연되어 있다. 게이트 배선(103)은 p층(134)의 표면측에 위치하고 있고, 절연막(142)의 표면으로부터 도전막(141a)에 도달하는 위치까지 절연막(142)을 관통하여 신장되어 있다. 도전막(104)은, p층(134)의 표면측에 위치하고 있고, p층(134)의 주위 방향을 따라 단속적으로 배치되어 있다. 도전막(104)의 이면측에 있어서, 도전막(141b)에는 구멍부(도시 생략)가 형성되어 있다. 도전막(104)은 절연막(142)의 표면으로부터 절연막(142)을 관통함과 함께 도전막(141b)의 구멍부를 통과하여 p층(134)에 도달하는 위치까지 신장되어 있는 콘택트부(도시 생략)를 갖고 있고, 이것에 의해 p층(134)과 전기적으로 접속하고 있다. 또한, 도전막(104)은 절연막(142)의 표면으로부터 절연막(142)을 관통하여 도전막(141b)에 도달하는 콘택트부(도시 생략)를 갖고 있고, 이것에 의해, 도전막(141b)과 전기적으로 접속하고 있다. 또한, 도전막(104)은 도 1에 도시하는 바와 같이 단속적으로 형성해도 되고, 일련의 대략 사각 형상으로 형성해도 된다. 또한, 필드 플레이트부(11)보다도 반도체 기판(100)의 주변측(도 2에 도시하는 y축의 정방향)에는, n층(136)에 전기적으로 접속하는 전극(114)이 형성되어 있다. 또한, 절연막(142), 제1 도전막(140a∼140d), n층(136) 및 전극(114)은 도 1에 있어서는, 도시를 생략하고 있다.
도 3∼도 6에 도시하는 바와 같이, FLR층(135a)을 따라 형성된 제1 도전막(140a)에는, 구멍부(143a)가 형성되어 있고, 구멍부(143a)의 표면측에 제2 도전막(120a)이 형성되어 있다. 평면에서 보면, 제2 도전막(120a)의 면적은 구멍부(143a)보다도 크다. 제2 도전막(120a)의 제2 방향(도 3에 도시하는 y축 방향)의 폭은, 제1 도전막(140a)의 제2 방향의 폭보다도 작은 쪽이 바람직하지만, 커도 된다.
제2 도전막(120a)은, 표면부(121a)와, 제1 콘택트부(123a)와, 제2 콘택트부(122a)를 포함하고 있다. 표면부(121a)는 절연막(142)의 표면에 형성되어 있다. 제1 콘택트부(123a)는 표면부(121a)으로부터 신장됨과 함께 도전막(140a)에 도달하는 위치까지 절연막(142)을 관통하여, 도전막(140a)에 전기적으로 접속하고 있다. 제2 콘택트부(122a)는, 표면부(121a)로부터 신장됨과 함께 절연막(142)을 관통하여 FLR층(135a)에 전기적으로 접속하고 있다. 도 4, 도 5에 도시하는 바와 같이, 제2 콘택트부(122a)와 제1 도전막(140a)은 절연막(142)에 의해 격리되어 있고, 제1 콘택트부(123a)와 제2 콘택트부(122a)는 절연막(142)에 의해 격리되어 있다. 표면부(121a)와, 제1 콘택트부(123a)와, 제2 콘택트부(122a)는 동일 재료에 의해 일체로 형성되어 있고, 제1 콘택트부(123a)와 제2 콘택트부(122a)는 표면부(121a)를 통해 전기적으로 접속되어 있다. 또한, 도시하고 있지 않지만, 제1 도전막(140b)과, 제2 도전막(120b)과, FLR층(135b)도, 제1 도전막(140a)과, 제2 도전막(120a)과, FLR층(135a)과 마찬가지로 서로 접속하고 있다.
제2 도전막(120a)의 제2 방향(이 경우, 도 2 등에 나타내는 y축의 정방향)에 인접하는 위치에는, 제2 도전막(120b)이 형성되어 있지 않다. 바꾸어 말하면, 제2 도전막(120b)의 제2 방향(이 경우, 도 2 등에 나타내는 y축의 부방향)에 인접하는 위치에는, 제2 도전막(120a)이 형성되어 있지 않다. 따라서, 제2 도전막(120a)의 제1 콘택트부(123a), 제2 콘택트부(122a)의 제2 방향에 인접하는 위치에는, 제2 도전막(120b)의 제1 콘택트부(123b), 제2 콘택트부(122b)가 설치되어 있지 않다. 또한, 제2 도전막(120b)의 제1 콘택트부(123b), 제2 콘택트부(122b)의 제2 방향에 인접하는 위치에는, 제2 도전막(120a)의 제1 콘택트부(123a), 제2 콘택트부(122a)가 설치되어 있지 않다. 또한, 도전막(104) 및 그 콘택트부와, 제2 도전막(120a) 및 그 콘택트부[제1 콘택트부(123a) 및 제2 콘택트부(122a)]도, 제2 도전막(120a, 120b) 및 그 콘택트부와 마찬가지의 위치 관계를 갖고 있다. 즉, 도전막(104)의 제2 방향에 인접하는 위치에는, 제2 도전막(120a)이 형성되어 있지 않다. 또한, 도전막(104)의 콘택트부의 제2 방향에 인접하는 위치에는, 제1 콘택트부(123a), 제2 콘택트부(122a)가 설치되어 있지 않다.
도 1, 도 2에 도시하는 바와 같이, 제3 도전막(120c, 120d)은, 반도체 기판(100)을 평면에서 보았을 때, 각각 FLR층(135c, 135d)을 따라 배치되어 있고, FLR층(135a∼135d)과 마찬가지로, 일련의 대략 사각 형상으로 형성되어 있다. 제2 도전막(120a, 120b) 및 제3 도전막(120c, 120d)은, 각각 y방향으로 간격을 두고 배치되어 있다. 제1 도전막(140c, 140d)에는, 제1 도전막(140a, 140b)과 마찬가지의 구멍부가 형성되어 있다. 제3 도전막(120c, 120d)은, 표면부(121c, 121d)와, 각각 FLR층(135c, 135d)에 도달하는 위치까지 절연막(142)을 관통함과 함께 제1 도전막(140c)의 구멍부, 제1 도전막(140d)의 구멍부를 통과하여 신장되는 제3 콘택트부(122c, 122d)를 갖고 있다. 제3 도전막(120c, 120d)은, 제3 콘택트부(122c, 122d)를 통해, 각각 FLR층(135c, 135d)과 전기적으로 접속하고 있다. 또한, 제3 도전막(120c, 120d)은, 각각 표면부(121c, 121d)로부터 신장됨과 함께 제1 도전막(140c, 140d)에 도달하는 위치까지 절연막(142)을 관통하는 제4 콘택트부(도시 생략)를 갖고 있고, 제4 콘택트부에 있어서, 각각 제1 도전막(140c, 140d)과 전기적으로 접속하고 있다.
제1 도전막(140a∼140d) 및 도전막(141a, 141b)은, 셀 영역(101)에 형성되어 있는 IGBT의 절연 게이트의 게이트 전극(도시 생략)과 같은 폴리실리콘을 재료로 하고 있고, 1×1013㎝-2 이상의 불순물 이온을 포함하고 있다. 제1 도전막(140a∼140d)은, 반도체 장치(10)의 제조 공정에 있어서, IGBT의 게이트 전극을 형성하는 공정에서 동시에 형성된다. 제2 도전막(120a, 120b), 제3 도전막(120c, 120d) 및 전극(114)은 표면 전극(110)과 동일한 알루미늄을 재료로 하고 있고, 반도체 장치(10)의 제조 공정에 있어서, 표면 전극(110)을 형성하는 공정에서 동시에 형성된다.
상기한 바와 같이, 반도체 장치(10)에서는, 제2 도전막(120a, 120b)은, 각각 대응하는 FLR층(135a, 135b)을 따라 그 표면의 일부에 단속적으로 배치되어 있다. 또한, 제2 도전막(120a)의 제1 콘택트부(123a), 제2 콘택트부(122a)의 제2 방향에 인접하는 위치에는, 제2 도전막(120b)의 제1 콘택트부(123b), 제2 콘택트부(122b)가 설치되어 있지 않다. 또한, 제2 도전막(120b)의 제1 콘택트부(123b), 제2 콘택트부(122b)의 제2 방향에 인접하는 위치에는, 제2 도전막(120a)의 제1 콘택트부(123a), 제2 콘택트부(122a)가 설치되어 있지 않다. 제2 방향에 인접하는 제2 도전막(120a, 120b)의 제1 콘택트부(123a, 123b)와 제2 콘택트부(122a, 122b)가 제2 방향으로 겹치지 않으므로, FLR층(135a, 135b)의 간격을 좁게 해도, 제2 도전막(120a, 120b)의 제2 방향의 폭을 확보할 수 있다. 제2 도전막(120a, 120b)으로서, 미세화가 비교적 곤란한 두꺼운 금속막 등을 사용한 경우에도, FLR층(135a, 135b)의 간격을 좁게 하여 반도체 장치(10)를 고내압화할 수 있다. 즉, 표면 전극(110)에 포함되는 재료를 사용하여 제2 도전막(120a, 120b)을 형성하는 것과, FLR층(135a, 135b)의 간격을 좁게 하는 것을 양립할 수 있으므로, 간편한 제조 공정에서, 고내압의 반도체 장치를 제조할 수 있다. 또한, 실시예 1에서는, 도전막(104) 및 그 콘택트부와, 제2 도전막(120a) 및 그 콘택트부도, 제2 도전막(120a, 120b)과 마찬가지의 위치 관계를 갖고 있다. 이로 인해, 마찬가지로, p층(134)과 FLR층(135a)의 간격을 좁게 해도, 도전막(104), 제2 도전막(120a)의 제2 방향의 폭을 확보할 수 있고, 상기한 바와 마찬가지의 작용 효과를 얻을 수 있다.
(변형예)
제1 도전막, 제2 도전막 등의 형태는, 실시예 1에서 설명한 형태에 한정되지 않는다. 예를 들어, 도 7에 도시하는 바와 같은, 표면부(221a), 제1 콘택트부(223a) 및 제2 콘택트부(222a)를 갖는 제2 도전막(220a)이어도 된다. 제2 도전막(220a)에서는, 제1 콘택트부(223a)와 제2 콘택트부(222a) 사이에는, 절연막(242)이 존재하고 있지 않고, 제1 콘택트부(223a)와 제2 콘택트부(222a)가 서로 접하고 있다. 또한, 도 8, 도 9에 도시하는 바와 같이, 제1 도전막(340a)은 제2 도전막(120a)의 하방에 있어서, 직사각 형상의 절결 부분(343a)을 갖고 있고, 절결 부분(343a)에 제2 도전막(120a)의 제2 콘택트부(122a)가 위치하고 있어도 된다.
또한, 도 10에 도시하는 바와 같은, 표면부(421), 제1 콘택트부(423) 및 제2 콘택트부(422)를 갖는 제2 도전막(420)이어도 된다. 제2 도전막(420)에서는, 제1 콘택트부(423)와 제2 콘택트부(422)가 제2 방향으로 배치되어 있고, 제1 콘택트부(423)와 제2 콘택트부(422)는 절연막(142)에 의해 격리되어 있다. 또한, 도 11에 도시하는 바와 같은, 표면부(521), 제1 콘택트부(523) 및 제2 콘택트부(522)를 갖는 제2 도전막(520)이어도 된다. 제2 도전막(520)에서는, 제1 콘택트부(523)와 제2 콘택트부(522)가 제2 방향으로 배치됨과 함께, 제2 방향으로 서로 접하고 있다. 또한, 복수의 제2 도전막에 있어서, 표면부, 제1 콘택트부 및 제2 콘택트부의 형태가 각각 달라도 된다.
또한, 제2 방향에 인접하는 복수의 제2 도전막의 제1 콘택트부와 제2 콘택트부가 제2 방향으로 겹치지 않도록 하면, 도 12, 도 13에 도시하는 바와 같이, 하나의 제2 도전막의 제2 방향에 인접하는 위치에, 다른 제2 도전막이 형성되어 있어도 된다. 예를 들어, 도 12에 도시하는 바와 같은 제2 도전막(420a, 420b)이어도 된다. 제2 도전막(420a)의 표면부(421a)의 x방향의 단부와, 제2 도전막(420b)의 표면부(421b)의 x방향의 단부는, 제2 방향으로 겹쳐 있다. 즉, 제2 도전막(420a)의 제2 방향에 인접하는 위치에 제2 도전막(420b)의 일부가 위치하고 있다. 표면부(421a, 421b)의 제1 방향의 단부는, 반원 형상으로 되어 있고, 단부측일수록 제2 방향의 폭이 좁게 되어 있다. 제1 콘택트부(423a)와 제2 콘택트부(422a), 제1 콘택트부(423b)와 제2 콘택트부(422b)는 도 10과 마찬가지로, 각각 서로 제2 방향으로 배치되어 있고, 제2 도전막(420a)과 제2 도전막(420b)이 겹쳐 있지 않은 영역에 각각 형성되어 있다. 따라서, 제1 콘택트부(423a)의 제2 방향에 인접하는 위치에는 제1 콘택트부(423b)는 형성되어 있지 않고, 제2 콘택트부(422a)의 제2 방향에 인접하는 위치에는 제2 콘택트부(422b)는 형성되어 있지 않다.
마찬가지로, 도 13에 도시하는 바와 같은 제2 도전막(420f, 420g)이어도 된다. 제2 도전막(420f)의 표면부(421f)의 x방향의 단부와 제2 도전막(420g)의 표면부(421g)의 x방향의 단부가 제2 방향으로 겹쳐 있고, 제2 도전막(420f)의 제2 방향에 인접하는 위치에 제2 도전막(420g)의 일부가 위치하고 있다. 표면부(421f, 421g)의 제1 방향의 단부는, 중앙부보다도 제2 방향의 폭이 좁게 되어 있다. 제1 콘택트부(423f)와 제2 콘택트부(422f), 제1 콘택트부(423g)와 제2 콘택트부(422g)는 도 10과 마찬가지로, 각각 서로 제2 방향으로 배치되어 있고, 제2 도전막(420f)과 제2 도전막(420g)이 겹쳐 있지 않은 영역에 각각 형성되어 있다. 따라서, 제1 콘택트부(423f)의 제2 방향에 인접하는 위치에는 제1 콘택트부(423g)는 형성되어 있지 않고, 제2 콘택트부(422f)의 제2 방향에 인접하는 위치에는 제2 콘택트부(422g)는 형성되어 있지 않다.
또한, 제2 도전막의 배치는, 도 1 등에 도시하는 것에 한정되지 않는다. 예를 들어, 도 14, 도 15에 도시하는 바와 같이, 제3 도전막을 갖고 있지 않고, 제2 도전막(620a∼620d)을 갖는 플로팅부(11a)를 구비하고 있는 반도체 장치(10a)여도 되고, 또는 제2 도전막(621a∼621d)을 갖는 플로팅부(11b)를 구비하고 있는 반도체 장치(10b)여도 된다. 또한, 제2 도전막(620b, 620d, 621b, 621d)과 같이, 적어도 그 일부가 반도체 기판(100)을 평면에서 보았을 때의 코너부에 배치되어 있어도 된다. 마찬가지로, 도 1에 도시하는 도전막(104)에 대해서도, 이 대신에, 적어도 그 일부가 반도체 기판(100)을 평면에서 보았을 때의 코너부에 배치되어 있는 도전막(104a, 104b)을 사용해도 된다. 또한, 제2 도전막의 제2 방향의 길이는 특별히 한정되지 않고, 예를 들어 도 15에 도시하는 바와 같이, FLR층의 주위의 1/4 정도 이상의 길이의 제2 도전막(621a∼621d)이어도 된다. 또한, 도 1에 도시하는 도전막(104)에 대해서도, 이 대신에, p층(134)의 주위의 1/4 정도 이상의 길이의 도전막(104b)을 사용해도 된다. 이러한 구성으로 하면, 제2 도전막의 제1 방향의 단부의 수가 감소하므로, 가동 이온이 제2 도전막을 피하여 직선적으로 제2 방향으로 이동할 확률을 저감시킬 수 있다. 또한, 제2 도전막의 제1 방향의 길이는, 표면 전극의 주변측의 단부[도 2에 도시하는 단부(110a)]와 플로팅층보다도 반도체 기판의 주변측에 설치된 n층의 표면의 전극[도 2에 도시하는 단부(114a)]의 거리 D1 이상인 것이 바람직하고, 표면 전극의 주변측의 단부로부터 플로팅층이 형성되어 있는 측에 위치하는 가장 가까운 반도체 기판의 단부까지의 거리 D2 이상인 것이 보다 바람직하다. 제2 도전막의 제1 방향의 길이가 길수록, 가동 이온이 인접하는 제2 도전막에 도달하기 위해 많은 거리를 이동하게 된다. 제2 도전막의 제1 방향의 길이가 거리 D1 이상이면, 가동 이온이 하나의 제2 도전막으로부터 이동하여, 그 인접하는 제2 도전막에 도달할 확률을 50％ 이하로 할 수 있다. 반도체 장치(10a, 10b)에 도시하는 바와 같이, 제2 도전막의 제1 방향의 단부가 반도체 기판(10)의 코너부에 위치하지 않도록, 제2 도전막을 배치하는 것이 바람직하다.
또한, 도 16에 도시하는 바와 같이, FLR층의 주위의 1/4 정도 이상의 길이의 제2 도전막(622a, 622b)과, 제3 도전막(622c, 622d)을 갖는 플로팅부(11c)를 구비한 반도체 장치(10c)여도 된다. 제3 도전막(622c, 622d)은, 각각, 도 1에 도시하는 제3 도전막(120c, 120d)과 마찬가지이고, 제2 도전막(622a, 622b) 및 도전막(104c)은 각각, 도 15에 도시하는 제2 도전막(621a, 621b) 및 도전막(104b)과 마찬가지이므로, 설명을 생략한다. 또한, 도 17에 도시하는 바와 같이, 반도체 기판(100)의 가장 주변측의 FLR층의 상부에만 제3 도전막(623d)이 형성되어 있고, 중앙측에는 제2 도전막(623a∼623c)이 형성되어 있는 플로팅부(11d)를 구비하고 있는 반도체 장치(10d)여도 된다. 또한, 제2 도전막(623a∼623c)과 같이, 제2 도전막의 간격이 일정하지 않아도 되고, 제2 방향에 인접하는 복수의 FLR층(135a∼135d)의 표면측에, 제2 도전막(623a∼623c) 모두 형성되어 있지 않은 영역이 있어도 된다. 마찬가지로, 도 1에 도시하는 도전막(104)에 대해서도, 이 대신에, 일정하지 않은 간격으로 배치된 도전막(104d)을 사용해도 된다. 또한, 반도체 장치(10, 10c, 10d)와 같이, 제3 도전막을 설치하는 경우에는, 제2 도전막보다도 반도체 기판(10)의 주변측에 설치하는 것이 바람직하다.
또한, 표면 전극 및 게이트 배선의 형태는, 실시예 1에서 설명한 형태에 한정되지 않는다. 예를 들어, 도 18에 도시하는 바와 같이, 반도체 기판(100)의 표면에 있어서 일부 접속된 하나의 표면 전극(610)과, 이 주위를 둘러싸는 게이트 배선(603)을 구비한 반도체 장치(10e)여도 된다. 또한, 도 19에 도시하는 반도체 장치(10f)와 같이, 도 1에 도시하는 도전막(104) 대신에, 도전막(104f)을 구비하고 있고, 표면 전극(710)이 도전막(104f)에 접할 때까지 신장되어 있고, 표면 전극(710)과 도전막(104f)이 전기적으로 접속되어 있어도 된다. 또한, 도전막(104f)은 배선에 의해 표면 전극(710)과 접속하기 쉽도록, 표면 전극(710)과의 접속부의 근방에 있어서 도전막(104)의 배치를 일부 변경한 것이다. 또한, 제2 도전막(720a, 720b)은, 도전막(104f)의 배치에 따라서, 표면 전극(710)과 도전막(104f)의 접속부의 근방에 있어서, 제2 도전막(120a, 120b)의 배치를 일부 변경한 것이다. 게이트 배선(703)은 표면 전극(710)의 주위를 둘러싸도록 형성되어 있다. 또한, 도 7∼도 19의 설명에 있어서는, 실시예 1에 나타내는 반도체 장치(10)와 마찬가지의 형태에 대해서는 설명을 생략하고 있다. 또한, 도시하고 있지 않지만, 도전막(104a) 등 및 제2 도전막(620a) 등의 위치의 변경에 맞추어, 이들 콘택트부의 위치, 및 그 이면측의 제1 도전막 등의 구멍부의 위치도 변경되어 있다.
이상, 본 발명의 실시예에 대해 상세하게 설명하였지만, 이들은 예시에 불과하며, 특허청구범위를 한정하는 것은 아니다. 특허청구범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다.
본 명세서, 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서, 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (3)

  1. 반도체 소자가 형성된 셀 영역과, 셀 영역의 주위에 설치된 비셀 영역을 갖는 반도체 기판과,
    비셀 영역의 표면에 형성된 필드 플레이트부를 구비한 반도체 장치이며,
    비셀 영역은,
    제1 도전형의 기판층과,
    기판층의 표면에 형성되어 있고, 셀 영역의 주위를 따른 제1 방향으로 신장되어 셀 영역을 둘러쌈과 함께, 제1 방향에 직교하는 제2 방향으로 간격을 두고 배치되어 있는 복수의 제2 도전형의 FLR층을 구비하고 있고,
    필드 플레이트부는,
    반도체 기판의 표면에 형성된 절연막과,
    절연막의 내부에 FLR층마다 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 배치되어 있는 복수의 제1 도전막과,
    인접하는 적어도 2개의 FLR층 각각에 대응하여 형성되어 있고, 반도체 기판을 평면에서 보았을 때, 대응하는 FLR층을 따라 그 일부에 단속적으로 배치되어 있고, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 제1 도전막에 전기적으로 접속하는 제1 콘택트부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제2 콘택트부를 포함하는 복수의 제2 도전막을 구비하고 있고,
    하나의 제2 도전막의 제1 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제1 콘택트부가 설치되어 있지 않고,
    하나의 제2 도전막의 제2 콘택트부의 제2 방향에 인접하는 위치에는, 다른 제2 도전막의 제2 콘택트부가 설치되어 있지 않은, 반도체 장치.
  2. 제1항에 있어서, 필드 플레이트부는, 반도체 기판을 평면에서 보았을 때, 대응하는 제2 도전막이 형성되어 있지 않은 FLR층을 따라 배치되어 있고, 절연막의 표면에 형성되어 있는 표면부와, 표면부로부터 신장됨과 함께 절연막을 관통하여 FLR층에 전기적으로 접속하고 있는 제3 콘택트부를 포함하는 제3 도전막을 더 구비하고 있고,
    제3 도전막은, 복수의 제2 도전막보다도 반도체 기판의 주변측에 설치되어 있는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 제2 도전막의 제1 방향의 단부는, 반도체 기판을 평면에서 보았을 때의 코너부를 제외한 부분에 설치되어 있는, 반도체 장치.
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