KR20140099159A - 반도체 패키징 공정 및 그 구조 - Google Patents

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Abstract

반도체 패키징 공정으로서, 제1 기판을 제공하는 단계, 제2 기판을 제공하는 단계, 가열하는 단계, 및 상기 제1 기판과 상기 제2 기판을 압접하는 단계를 포함하고, 제1 기판을 제공하는 단계에서, 상기 제1 기판은 제1 표면 및 적어도 하나의 제1 금속 범프를 구비하고, 상기 제1 금속 범프는 맞댐부를 구비하고, 상기 맞댐부는 제1 연화점을 가지며, 제2 기판을 제공하는 단계에서, 상기 제2 기판은 적어도 하나의 제2 금속 범프를 구비하고, 상기 제2 금속 범프는 제2 연화점을 갖고, 상기 제1 금속 범프의 상기 제1 연화점은 상기 제2 금속 범프의 상기 제2 연화점보다 낮으며, 상기 제2 금속 범프는 상면 및 측벽을 구비하며, 가열하는 단계에서, 상기 제1 금속 범프의 상기 맞댐부를 연화 상태로 되게 가열하고, 상기 제1 기판과 상기 제2 기판을 압접하는 단계에서, 상기 제2 금속 범프를 연화 상태로 된 상기 제1 금속 범프의 연화 상태의 상기 맞댐부에 삽입함으로써, 연화 상태의 상기 맞댐부가 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복하게 한다.

Description

반도체 패키징 공정 및 그 구조{SEMICONDUCTOR PACKAGING PROCESS AND STRUCTURE THEREOF}
본 발명은 반도체 패키징 공정에 관한 것으로, 특히 고품질, 저원가 반도체 패키징 공정에 관한 것이다.
현재, 반도체 전(前) 단계 패키징 기술의 마이크로 전자 기계 시스템(Micro Electro Mechanical Systems, MEMS) 패키징 기술은 와이어 본딩 기술과 글래스 시멘트의 결합으로부터 금속과 금속 패키징으로 점차적으로 변화 발전되었으나, MEMS패키징 기술을 거친 패키징 구조는 후(後) 단계 공정에서 솔더링 플럭스(soldering flux) 또는 고온 공정이 있어서는 안 된다는 제한을 받으므로, 원가가 낮은 표면실장기술(Surface Mount Technology, SMT)을 이용하여 후단계 패키징을 진행할 수 없어, 전체 패키징 원가를 낮출 수 없는 문제가 있다.
본 발명의 주요 목적은, 제1 기판의 제1 금속 범프의 맞댐부를 가열하여, 맞댐부를 연화 상태로 되게 한 다음, 제1 기판과 제2 기판을 압접함으로써, 제2 기판의 제2 금속 범프를 연화 상태의 맞댐부에 삽입시켜, 맞댐부가 연신되어 제2 금속 범프의 상면 및 측벽을 피복하게 하는 반도체 패키징 공정을 제공하는 것이다.
본 발명의 반도체 패키징 공정은 제1 기판을 제공하는 단계, 제2 기판을 제공하는 단계, 가열하는 단계, 및 상기 제1 기판과 상기 제2 기판을 압접하는 단계를 포함하고, 제1 기판을 제공하는 단계에서, 상기 제1 기판은 제1 표면 및 적어도 하나의 제1 금속 범프를 구비하고, 상기 제1 금속 범프는 상기 제1 표면 상에 형성되고, 상기 제1 금속 범프는 바닥부 및 맞댐부를 구비하고, 상기 바닥부는 상기 맞댐부와 상기 제1 기판 사이에 위치하고, 상기 맞댐부는 제1 연화점(first softening point)을 가진다.
제2 기판을 제공하는 단계에서, 상기 제2 기판은 제2 표면 및 적어도 하나의 제2 금속 범프를 구비하고, 상기 제2 금속 범프는 상기 제2 표면 상에 형성되고, 상기 제2 금속 범프는 제2 연화점(second softening point)을 가지고, 상기 제1 금속 범프의 상기 제1 연화점은 상기 제2 금속 범프의 상기 제2 연화점보다 낮으며, 상기 제2 금속 범프는 상면(上面) 및 측벽(側壁)을 구비한다.
가열하는 단계에서, 제1 금속 범프의 상기 맞댐부를 연화 상태로 되게 가열하고; 상기 제1 기판과 상기 제2 기판을 압접하는 단계에서, 상기 제1 표면이 상기 제2 표면을 향하게 하여, 상기 제2 금속 범프를 연화 상태로 된 상기 제1 금속 범프의 연화 상태의 상기 맞댐부에 삽입함으로써 연화 상태의 상기 맞댐부가 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복하게 하고, 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부는 상기 제2 금속 범프와 상기 제1 기판 사이에 위치하게 된다.
본 발명의 반도체 패키징 공정은 가열 단계를 통해 상기 제1 기판의 상기 제1 금속 범프의 상기 맞댐부를 연화 상태로 되게 한 다음, 상기 제1 기판 및 상기 제2 기판을 압접함으로써, 상기 제2 기판의 상기 제2 금속 범프를 연화 상태의 상기 맞댐부에 삽입시켜, 연화 상태의 상기 맞댐부가 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복함으로써 금속간 화합물(Intermetallic Compound, IMC)을 형성하게 하여, 상기 제1 기판으로 하여금 솔더링 플럭스가 필요 없이 상기 제2 기판과 전기적으로 연결될 수 있게 하므로, 후 단계 공정에서 솔더링 플럭스 세척 단계가 필요 없으며, 접합 온도보다 높은 가열 공정 또는 환경 테스트에 견딜 수 있어, 고품질, 저원가의 패키징 요구를 만족시킬 수 있다.
도 1a ~ 도 1d는 본 발명의 제1 바람직한 실시예에 따른, 반도체 패키징 공정의 단면 개략도이다.
도 2는 본 발명의 제2 바람직한 실시예에 따른, 반도체 패키지 구조의 단면 개략도이다.
도 3은 본 발명의 제3 바람직한 실시예에 따른, 반도체 패키지 구조의 단면 개략도이다.
도 4는 본 발명의 제4 바람직한 실시예에 따른, 반도체 패키지 구조의 단면 개략도이다.
도 1a ~ 도 1d는 본 발명의 제1 실시예를 나타낸 것이며, 반도체 패키징 공정은, 제1 기판(110)을 제공하는 단계, 제2 기판(120)을 제공하는 단계, 가열하는 단계, 및 상기 제1 기판(110)과 상기 제2 기판(120)을 압접하는 단계를 포함한다. 먼저, 도 1a를 참고하면, 제1 기판(110)을 제공하는 단계에서, 상기 제1 기판(110)은 제1 표면(111) 및 적어도 하나의 제1 금속 범프(112)를 구비하고, 상기 제1 금속 범프(112)는 상기 제1 표면(111) 상에 형성되고, 본 실시예에서, 상기 제1 기판(110)은 적어도 하나의 제1 범프 하지 금속층(113) 및 접합층(114)을 별도로 구비하고, 상기 제1 범프 하지 금속층(113)은 상기 제1 표면(111)에 형성되고 상기 제1 금속 범프(112)는 상기 제1 범프 하지 금속층(113)을 커버하고, 상기 제1 금속 범프(112)는 바닥부(112a) 및 맞댐부(112b)를 구비한다. 상기 맞댐부(112b)는 제1 연화점(first softening point)을 가지며, 상기 바닥부(112a)는 상기 맞댐부(112b)와 상기 제1 기판(110) 사이에 위치한다. 상기 접합층(114)는 상기 제1 금속 범프(112)의 상기 바닥부(112a)와 상기 제1 기판(110) 사이에 위치하여, 상기 제1 금속 범프(112)의 사용량을 줄이며, 상기 제1 금속 범프(112)의 재질로서 금(Au)을 선택하고, 상기 접합층(114)의 재질로서 구리(Cu)를 선택한다.
그리고, 도 1b를 참고하면, 제2 기판(120)을 제공하는 단계에서, 상기 제2 기판(120)은 제2 표면(121) 및 적어도 하나의 제2 금속 범프(122)를 구비하고, 상기 제2 금속 범프(122)는 상기 제2 표면(121) 상에 형성되고, 본 실시예에서, 상기 제2 기판(120)은 적어도 하나의 제2 범프 하지 금속층(123)을 별도로 구비하고, 상기 제2 범프 하지 금속층(123)은 상기 제2 표면(121)에 형성되고 상기 제2 금속 범프(122)는 상기 제2 범프 하지 금속층(123)을 커버하고, 상기 제2 금속 범프(122)는 베이스층(122a) 및 외부 커버층(122b)을 포함한다. 상기 외부 커버층(122b)은 상기 베이스층(122a)을 커버하고, 상기 베이스층(122a)의 재질로서 구리를 선택하고, 상기 외부 커버층(122b)의 재질은 주석(Sn) 또는 주석-금 합금으로부터 선택되고, 상기 제2 금속 범프(122)는 제2 연화점(second softening point)을 가지며, 상기 제1 금속 범프(112)의 상기 제1 연화점은 상기 제2 금속 범프(122)의 상기 제2 연화점보다 낮고, 상기 제2 금속 범프(122)는 상면(122c) 및 측벽(122d)을 구비한다.
그 다음, 도 1c를 참고하면, 가열하는 단계에서, 연화 상태의 상기 제1 금속 범프(112')의 맞댐부(112b')를 연화 상태로 되게 가열한다. 마지막으로, 도 1d를 참고하면, 상기 제1 기판(110)과 상기 제2 기판(120)을 압접하는 단계에서, 상기 제1 표면(111)이 상기 제2 표면(121)을 향하게 하여, 상기 제2 금속 범프(122)를 연화 상태로 된 상기 제1 금속 범프(112')의 연화 상태의 상기 맞댐부(112b')에 삽입함으로써, 연화 상태의 상기 맞댐부(112b')가 압력을 받아 연신되어 상기 제2 금속 범프(122)의 상기 상면(122c) 및 상기 측벽(122d)을 피복하게 하여, 반도체 패키징 구조(100)를 형성하고, 연화 상태의 상기 제1 금속 범프(112')의 연화 상태의 상기 바닥부(112a')는 상기 제2 금속 범프(122)와 상기 제1 기판(110) 사이에 위치하게 된다. 상기 접합층(114)은 연화 상태의 상기 제1 금속 범프(112')의 연화 상태의 상기 바닥부(112a')와 상기 제1 기판(110) 사이에 위치한다.
본 발명은 가열 및 압접 단계를 이용하여 상기 제2 연화점을 가지는 상기 제2 금속 범프(122)를 상기 제1 연화점을 가지는 상기 제1 금속 범프(112)에 삽입시키는데, 상기 제1 금속 범프(112)의 상기 맞댐부(112b)의 상기 제1 연화점이 상기 제2 금속 범프(122)의 상기 제2 연화점보다 낮으므로, 가열 및 압접 단계를 거친 후, 상기 제2 금속 범프(122)는 연화 상태로 된 상기 제1 금속 범프(112')의 연화 상태의 상기 맞댐부(112b')에 삽입됨으로써, 연화 상태의 상기 맞댐부(112b')가 압력을 받아 연신되어 상기 제2 금속 범프(122)의 상기 상면(122c) 및 상기 측벽(122d)을 피복하게 하여, 상기 제1 기판(110)과 상기 제2 기판(120)을 전기적으로 연결시키고, 연화 상태의 상기 제1 금속 범프(112')의 연화 상태의 상기 바닥부(112a')는 상기 제2 금속 범프(122)와 상기 제1 기판(110) 사이에 위치하게 되어, 솔더링 플럭스가 필요 없고 후단계 공정에서 압접 온도보다 높은 가열 공정 또는 환경 테스트에 견딜 수 있으며 솔더링 플럭스 세척 단계가 필요 없는 반도체 패키징 구조(100)를 형성하므로, 고품질, 저원가의 패키징 요구를 만족시킬 수 있다.
다시 도 1d를 참고하면, 본 발명의 반도체 패키징 구조(100)로서, 적어도 제1 기판(110) 및 제2 기판(120)을 포함하고 있으며, 상기 제1 기판(110)은 제1 표면(111), 적어도 하나의 연화 상태의 제1 금속 범프(112'), 적어도 하나의 제1 범프 하지 금속층(113) 및 접합층(114)을 구비한다. 연화 상태의 상기 제1 금속 범프(112')는 상기 제1 표면(111) 상에 형성되고, 상기 제1 범프 하지 금속층(113)은 상기 제1 표면(111)에 형성되고 연화 상태의 상기 제1 금속 범프(112')는 상기 제1 범프 하지 금속층(113)을 커버하고, 연화 상태의 상기 제1 금속 범프(112')는 연화 상태의 바닥부(112a') 및 연화 상태의 맞댐부(112b')를 구비한다. 연화 상태의 상기 맞댐부(112b')는 제1 연화점을 가지며, 연화 상태의 상기 바닥부(112a')는 연화 상태의 상기 맞댐부(112b')와 상기 제1 기판(110) 사이에 위치하고, 상기 접합층(114)은 연화 상태의 상기 제1 금속 범프(112')의 연화 상태의 상기 바닥부(112a')와 상기 제1 기판(110) 사이에 위치한다. 본 실시예에서, 연화 상태의 상기 제1 금속 범프(112')의 재질로서 금을 선택하고, 상기 접합층(114)의 재질로서 구리를 선택하며, 상기 접합층(114)은 연화 상태의 상기 제1 금속 범프(112')의 사용량을 줄이기 위한 것이고, 상기 제2 기판(120)은 제2 표면(121), 적어도 하나의 제2 금속 범프(122) 및 적어도 하나의 제2 범프 하지 금속층(123)을 구비하고, 상기 제2 표면(121)이 상기 제1 표면(111)을 향하고, 상기 제2 금속 범프(122)는 상기 제2 표면(121) 상에 형성되고, 상기 제2 범프 하지 금속층(123)은 상기 제2 표면(121)에 형성되고 상기 제2 금속 범프(122)는 상기 제2 범프 하지 금속층(123)을 커버하고, 상기 제2 금속 범프(122)는 상면(122c), 측벽(122d) 및 제2 연화점을 가지고, 상기 제1 금속 범프(112')의 연화 상태의 상기 맞댐부(112b')의 상기 제1 연화점은 상기 제2 금속 범프(122)의 상기 제2 연화점보다 낮다. 본 실시예에서, 상기 제2 금속 범프(122)는 베이스층(122a) 및 외부 커버층(122b)을 포함하고 있으며, 상기 외부 커버층(122b)은 상기 베이스층(122a)을 커버하고, 상기 베이스층(122a)의 재질로서 구리를 선택하며, 상기 외부 커버층(122b)의 재질은 주석 또는 주석-은 합금으로부터 선택되고, 그 중 상기 제2 금속 범프(122)를 연화 상태로 된 상기 제1 금속 범프(112')의 연화 상태의 상기 맞댐부(112b')에 삽입함으로써, 연화 상태인 상기 맞댐부(112b')가 압력을 받아 연신되어 상기 제2 금속 범프(122)의 상기 상면(122c) 및 상기 측벽(122d)을 피복하게 하고, 연화 상태의 상기 제1 금속 범프(112')의 연화 상태의 상기 바닥부(112a')는 상기 제2 금속 범프(122)와 상기 제1 기판(110) 사이에 위치하게 된다. 연화 상태의 상기 맞댐부(112b')는 압력을 받아 연신되어 상기 제2 금속 범프(122)의 상기 상면(122c) 및 상기 측벽(122d)을 피복하므로, 상기 반도체 패키징 구조(100)는 솔더링 플러스가 필요없이 상기 제1 기판(110)과 상기 제2 기판(120)의 전기적 연결을 완성할 수 있어, 후속 솔더링 플럭스 세척 단계를 생략하고, 또한 연화 상태의 상기 제1 금속 범프(112')의 재질이 금(Au)일 경우, 산화 방지 효과를 더 가진다.
그밖에, 도 2를 참고하면, 도 2는 본 발명의 제2 실시예를 나타낸 것으로서, 본 발명의 제1 실시예와 다른 점은 상기 제1 기판(110)이 간격층(115)을 별도로 구비한다는 점이다. 상기 간격층(115)은 연화 상태의 상기 제1 금속 범프(112')의 연화 상태의 상기 바닥부(112a')와 상기 접합층(114) 사이에 위치하고, 상기 간격층(115)의 재질로서 니켈(Ni)을 선택하여 상기 접합층(114)과 연화 상태의 상기 제1 금속 범프(112')의 과도한 결합을 방지한다. 또는 도 3을 참고하면, 도 3은 본 발명의 제3 실시예를 나타낸 것으로서, 본 발명의 제1 실시예와 다른 점은 상기 제1 기판(110)은 단지 연화 상태의 상기 제1 금속 범프(112') 및 상기 제1 범프 하지 금속층(113)만을 구비한다는 것이다. 또는, 다른 실시예에서, 상기 제2 기판(120)의 상기 제2 금속 범프(122)는 상기 베이스층(122a, 미도시)만을 구비한다.
도 4를 참고하면, 도 4는 본 발명의 제4 실시예를 나타낸 것으로서, 본 발명의 제3 실시예와 다른 점은 상기 제2 금속 범프(122)의 상기 상면(122c)이 호형(弧形)인 것이다.
본 발명의 보호범위는 후술하는 특허청구범위를 기준으로 하고, 해당 기술 분야의 당업자가 본 발명의 정신 및 범위 내에서 한 수정 및 변경은 모두 본 발명의 보호범위에 속한다.
110: 제1 기판
111: 제1 표면
112: 제1 금속 범프
113: 제1 범프 하지 금속층
114: 접합층
120: 제2 기판
121: 제2 표면
122: 제2 금속 범프
123: 제2 범프 하지 금속층

Claims (10)

  1. 제1 기판을 제공하는 단계, 제2 기판을 제공하는 단계, 가열하는 단계, 및 상기 제1 기판과 상기 제2 기판을 압접하는 단계를 포함하는 반도체 패키징 공정으로서,
    상기 제1 기판을 제공하는 단계에서, 상기 제1 기판은 제1 표면 및 적어도 하나의 제1 금속 범프를 구비하고, 상기 제1 금속 범프는 상기 제1 표면 상에 형성되고, 상기 제1 금속 범프는 바닥부 및 맞댐부를 구비하고, 상기 바닥부는 상기 맞댐부와 상기 제1 기판 사이에 위치하고, 상기 맞댐부는 제1 연화점(first softening point)을 가지며;
    상기 제2 기판을 제공하는 단계에서, 상기 제2 기판은 제2 표면 및 적어도 하나의 제2 금속 범프를 구비하고, 상기 제2 금속 범프는 상기 제2 표면 상에 형성되고, 상기 제2 금속 범프는 제2 연화점(second softening point)을 가지고, 상기 제1 금속 범프의 상기 제1 연화점은 상기 제2 금속 범프의 상기 제2 연화점보다 낮으며, 상기 제2 금속 범프는 상면(上面) 및 측벽(側壁)을 구비하며;
    상기 가열하는 단계에서, 상기 제1 금속 범프의 상기 맞댐부를 연화 상태로 되게 가열하고;
    상기 제1 기판과 상기 제2 기판을 압접(壓接)하는 단계에서, 상기 제1 표면이 상기 제2 표면을 향하게 하여 상기 제2 금속 범프를 연화 상태로 된 상기 제1 금속 범프의 연화 상태로 상기 맞댐부에 삽입함으로써, 연화 상태의 상기 맞댐부가 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복하게 하고, 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부는 상기 제2 금속 범프와 상기 제1 기판 사이에 위치하게 되는,
    반도체 패키징 공정.
  2. 제1항에 있어서,
    상기 제1 기판은 다른 접합층을 구비하고, 상기 접합층은 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부와 상기 제1 기판 사이에 위치하는, 반도체 패키징 공정.
  3. 제2항에 있어서,
    상기 제1 기판은 다른 간격층을 구비하고, 상기 간격층은 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부와 상기 접합층 사이에 위치하는, 반도체 패키징 공정.
  4. 제1항에 있어서,
    상기 제2 금속 범프는 베이스층, 및 상기 베이스층을 커버하는 외부 커버층을 포함하고 있는, 반도체 패키징 공정.
  5. 제1 기판 및 제2 기판을 포함하고;
    상기 제1 기판은 제1 표면 및 적어도 하나의 연화 상태의 제1 금속 범프를 구비하고, 연화 상태의 상기 제1 금속 범프는 상기 제1 표면 상에 형성되고, 연화 상태의 상기 제1 금속 범프는 연화 상태의 바닥부 및 연화 상태의 맞댐부를 구비하고, 연화 상태의 상기 바닥부는 연화 상태의 상기 맞댐부와 상기 제1 기판 사이에 위치하고, 연화 상태의 상기 맞댐부는 제1 연화점(first softening point)을 가지며;
    상기 제2 기판은 제2 표면 및 적어도 하나의 제2 금속 범프를 구비하고, 상기 제2 표면은 상기 제1 표면을 향하고, 상기 제2 금속 범프는 상기 제2 표면 상에 형성되고, 상기 제2 금속 범프는 상면 및 측벽을 구비하고, 상기 제2 금속 범프는 제2 연화점(second softening point)을 가지고, 연화 상태의 상기 맞댐부의 연화 상태의 상기 제1 연화점은 상기 제2 금속 범프의 상기 제2 연화점보다 낮으며, 상기 제2 금속 범프는 연화 상태로 된 상기 제1 금속 범프의 연화 상태의 상기 맞댐부에 삽입되고, 연화 상태의 상기 맞댐부는 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복하고, 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부는 상기 제2 금속 범프와 상기 제2 기판 사이에 위치하는,
    반도체 패키지 구조.
  6. 제5항에 있어서,
    상기 제2 금속 범프는 베이스층, 및 상기 베이스층을 커버하는 외부 커버층을 포함하고 있는, 반도체 패키지 구조.
  7. 제5항에 있어서,
    상기 제1 기판은 다른 접합층을 구비하고, 상기 접합층은 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부와 상기 제1 기판 사이에 위치하는, 반도체 패키지 구조.
  8. 제7항에 있어서,
    상기 제1 기판은 다른 간격층을 구비하고, 상기 간격층은 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부와 상기 접합층 사이에 위치하는, 반도체 패키지 구조.
  9. 제1 기판을 제공하는 단계, 제2 기판을 제공하는 단계, 가열하는 단계, 및 상기 제1 기판과 상기 제2 기판을 압접하는 단계를 포함하는 반도체 패키징 공정으로서,
    상기 제1 기판을 제공하는 단계에서, 상기 제1 기판은 제1 표면 및 적어도 하나의 제1 금속 범프를 구비하고, 상기 제1 금속 범프는 상기 제1 표면 상에 형성되고, 상기 제1 금속 범프는 바닥부 및 맞댐부를 구비하고, 상기 바닥부는 상기 맞댐부와 상기 제1 기판 사이에 위치하고;
    상기 제2 기판을 제공하는 단계에서, 상기 제2 기판은 제2 표면 및 적어도 하나의 제2 금속 범프를 구비하고, 상기 제2 금속 범프는 상기 제2 표면 상에 형성되고, 상기 제2 금속 범프는 상면 및 측벽을 구비하고;
    상기 가열하는 단계에서, 상기 제1 금속 범프의 상기 맞댐부를 연화 상태로 되게 가열하고;
    상기 제1 기판과 상기 제2 기판을 압접(壓接)하는 단계에서, 상기 제1 표면이 상기 제2 표면을 향하게 하여, 상기 제2 금속 범프를 연화 상태로 된 상기 제1 금속 범프의 연화 상태의 상기 맞댐부에 삽입함으로써, 연화 상태의 상기 맞댐부가 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복하게 하고, 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부는 상기 제2 금속 범프와 상기 제1 기판 사이에 위치하게 되는,
    반도체 패키징 공정.
  10. 제1 기판 및 제2 기판을 포함하고,
    상기 제1 기판은 제1 표면 및 적어도 하나의 연화 상태의 제1 금속 범프를 구비하고, 연화 상태의 상기 제1 금속 범프는 상기 제1 표면 상에 형성되고, 연화 상태의 상기 제1 금속 범프는 연화 상태의 바닥부 및 연화 상태의 맞댐부를 구비하고, 연화 상태의 상기 바닥부는 연화 상태의 상기 맞댐부와 상기 제1 기판 사이에 위치하고;
    상기 제2 기판은 제2 표면 및 적어도 하나의 제2 금속 범프를 구비하고, 상기 제2 표면은 상기 제1 표면을 향하고, 상기 제2 금속 범프는 상기 제2 표면 상에 형성되고, 상기 제2 금속 범프는 상면 및 측벽을 구비하고, 상기 제2 금속 범프는 연화 상태로 된 상기 제1 금속 범프의 연화 상태의 상기 맞댐부에 삽입되고, 연화 상태의 상기 맞댐부는 압력을 받아 연신되어 상기 제2 금속 범프의 상기 상면 및 상기 측벽을 피복하고, 연화 상태의 상기 제1 금속 범프의 연화 상태의 상기 바닥부는 상기 제2 금속 범프와 상기 제1 기판 사이에 위치하는,
    반도체 패키지 구조.
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