WO2022209978A1 - 多層基板の製造方法及び配線基板 - Google Patents

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有紀子 北畠
未希子 小宮
宜範 松浦
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三井金属鉱業株式会社
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    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties

Definitions

  • the present invention relates to a multilayer substrate manufacturing method and a wiring substrate.
  • multilayering of printed wiring boards has become widely used in order to increase the mounting density of printed wiring boards (wiring boards) and reduce their size.
  • Such multilayer printed wiring boards are used in many portable electronic devices for the purpose of reducing weight and size. Further reduction in the thickness of the interlayer insulating layer and further reduction in the weight of the wiring board are required for this multilayer printed wiring board.
  • the coreless build-up method is a method of alternately stacking (build-up) insulating layers and wiring layers to form a multi-layered structure without using a so-called core substrate.
  • the coreless build-up method it has been proposed to use a carrier-attached metal foil so that the support can be easily separated from the multilayer printed wiring board.
  • Patent Document 1 Japanese Patent Application Laid-Open No.
  • an insulating resin layer is attached to the carrier surface of a copper foil with a carrier to form a support, and a photoresist is applied to the ultra-thin copper layer side of the copper foil with a carrier.
  • a photoresist is applied to the ultra-thin copper layer side of the copper foil with a carrier.
  • Patent Document 1 International Publication No. 2017/150283 describes a carrier in which a release layer, an antireflection layer, and an ultra-thin copper layer (for example, a thickness of 300 nm) are formed by sputtering on a carrier such as a glass sheet. An attached copper foil is disclosed.
  • Patent Document 3 International Publication No.
  • an intermediate layer for example, an adhesion metal layer and a release assisting layer
  • a release layer and an ultra-thin copper layer for example, a film thickness of 300 nm
  • Patent Documents 2 and 3 disclose that an intermediate layer composed of a predetermined metal provides excellent stability of the mechanical peel strength of the carrier, and that the antireflection layer exhibits a desired dark color, thereby improving the image quality. It is also taught to improve visibility during inspection (eg automated imaging inspection (AOI)).
  • AOI automated imaging inspection
  • Patent Document 4 Japanese Patent Application Laid-Open No. 2015-35551 describes the formation of a metal release layer on the main surface of a support made of glass or a silicon wafer, the formation of an insulating resin layer thereon, and the formation of an insulating resin layer thereon. Formation of a redistribution layer including a buildup layer, mounting and encapsulation of a semiconductor integrated circuit thereon, exposure of a peeling layer by removing a support, exposure of a secondary mounting pad by removing a peeling layer, Also disclosed is a method of manufacturing a semiconductor device, including the formation of solder bumps on the surfaces of secondary mounting pads and the secondary mounting.
  • flip chip technology is widely used as a method for mounting semiconductor chips and the like on wiring boards.
  • a chip is mounted by connecting mounting pads (bumps) on the semiconductor chip side and protruding electrodes (bumps) formed on a rewiring layer or the like of a wiring board.
  • solder for example, SnAg solder
  • the semiconductor chip is generally mounted.
  • Patent Literature 5 Japanese Patent No. 5159273 describes a method of manufacturing an electronic device, in which a wiring body and two stacked bodies each composed of a first semiconductor chip and a second semiconductor chip are sandwiched at a predetermined temperature by a press heater. It is disclosed to fix the wiring body and the laminate by applying pressure. Further, in Patent Document 6 (Japanese Patent No. 5699891), a first electrode provided on the main surface of a first electronic component and a second electrode provided on the main surface of a second electronic component are heated. A method of manufacturing an electronic device is disclosed that includes the step of crimping.
  • the wiring substrate may warp due to the heat treatment. That is, when the thermocompression bonding is performed at a temperature at which the metal forming the bumps is sufficiently diffused, the substrate may be warped or deformed due to shrinkage of the wiring and the resin between the wirings. Thus, it is difficult to suppress the short circuit between the bumps in the surface direction and the warp of the substrate while bonding the upper and lower bumps.
  • the inventors of the present invention have recently discovered that, in bonding a rigid substrate to another substrate or a semiconductor device, after cleaning the bonding surfaces of predetermined bumps provided on these substrates, the bumps are bonded together at a predetermined temperature or less.
  • the present inventors have found that pressure contact can produce a multilayer substrate in which short circuits between bumps and warpage of the substrate are suppressed.
  • an object of the present invention is to provide a method of manufacturing a multilayer substrate that can suppress short circuits between bumps and warpage of the substrate.
  • a method for manufacturing a multilayer substrate comprising: A first substrate which is a rigid substrate having a plurality of first bumps arranged in a predetermined arrangement on its surface, and a second substrate or a semiconductor device having a plurality of second bumps arranged on its surface in an arrangement corresponding to the predetermined arrangement. a step of preparing, wherein each of the first bump and the second bump is made of a metal or alloy having a melting point of 600° C.
  • a method for manufacturing a multilayer substrate comprising:
  • a first substrate that is a rigid substrate; a second substrate; a plurality of bumps interposed between the first substrate and the second substrate and coupling the first substrate and the second substrate; wherein the bumps are made of a metal or alloy having a melting point of 600° C. or higher and have a height of 0.6 ⁇ m or higher.
  • FIG. 1B is a process flow diagram showing an example of a method for manufacturing a multilayer substrate according to the present invention in a schematic cross-sectional view, showing steps following FIG. 1A (steps (iii) and (iv)).
  • FIG. 1A steps following FIG. 1A (steps (iii) and (iv)).
  • FIG. 1B shows an example of the manufacturing method of the multilayer board
  • FIG. 1 is a schematic cross-sectional view showing one mode of a wiring board according to the present invention
  • FIG. 2 is an optical microscope image (magnification: 100 times) of a first bump provided on a first substrate in Example A1.
  • 2 is a scanning electron microscope (SEM) observation image (magnification: 2000 times) of the first bump provided on the first substrate in Example A1.
  • FIG. 10 is a schematic cross-sectional view of a first substrate including pillars produced in Example A2.
  • 6B is a schematic top view of the first substrate shown in FIG. 6A as viewed from the rewiring layer side;
  • 10 is a schematic cross-sectional view of a multilayer substrate including pillars produced in Example A2.
  • 10 is an SEM observation image (magnification: 10000 times) of bumps after etching treatment in Examples B1, B3 or B5 to B8.
  • FIG. 10 is an SEM observation image (magnification: 10000 ⁇ ) of a bump after etching treatment in Example B2.
  • FIG. 10 is an SEM observation image (magnification: 10000 ⁇ ) of a bump after etching treatment in Example B2.
  • the present invention relates to a method for manufacturing a multilayer substrate.
  • the method of the present invention includes (1) preparation of a first substrate and a second substrate or a semiconductor device, (2) cleaning treatment of the bump bonding surface, (3) pressure contact treatment, and (4) underfill filling performed as desired. , (5) resin sealing optionally performed, and (6) peeling and removal of the carrier optionally performed.
  • FIGS. 1A to 1C An example of a method for manufacturing a multilayer substrate according to the present invention is shown in FIGS. 1A to 1C.
  • a first substrate 22 having a plurality of first bumps 24 arranged in a predetermined arrangement on its surface is prepared.
  • a second substrate or semiconductor device 26 having a plurality of second bumps 28 on its surface is prepared.
  • a second bump 28 is provided on the second substrate or semiconductor device 26 surface in a corresponding arrangement with the first bump 24 provided on the first substrate 22 surface.
  • the first substrate 22 is a rigid substrate and preferably has an elastic modulus of 30 GPa or more and 600 GPa or less, more preferably 40 GPa or more and 400 GPa or less, still more preferably 50 GPa or more and 250 GPa or less, and particularly preferably 60 GPa or more and 150 GPa or less. have. Since the first substrate 22 has rigidity, it is possible to preferably press-contact bumps, which will be described later.
  • the first substrate 22 is preferably a rigid substrate comprising a rigid carrier 12 , a rewiring layer 20 on the rigid carrier 12 , and a plurality of first bumps 24 on the rewiring layer 20 .
  • the rigid carrier 12 has the elastic modulus described above.
  • the rewiring layer 20 may be formed on the metal foil 18 with carrier. The formation of the rewiring layer 20 may be performed by a known technique, and is not particularly limited.
  • the rewiring layer 20 can be preferably formed by alternately laminating insulating layers and wiring layers by the above-described coreless build-up method.
  • Rigid carrier 12, intermediate layer 14 (if present), release layer 15, and metal layer 16 are sometimes collectively referred to herein as "metal foil with carrier 18." A preferred embodiment of the carrier-attached metal foil 18 will be described later.
  • the material of the rigid carrier 12, which optionally constitutes the first substrate 22, is not particularly limited as long as it has the desired rigidity. However, it is preferably a substrate containing silicon or a glass substrate.
  • the substrate containing silicon may be any substrate containing Si as an element, such as a SiO 2 substrate, a SiN substrate, a Si single crystal substrate, a Si polycrystal substrate, and the like.
  • a glass carrier, a single crystal silicon substrate, or a polycrystalline silicon substrate is more preferable.
  • the rigid carrier 12 has a rectangular shape with a short side of 100 mm or more, more preferably a rectangular shape with a short side of 150 mm or more and 600 mm or less and a long side of 200 mm or more and 650 mm or less. be.
  • the rigid carrier 12 is disc-shaped with a diameter of 100 mm or more, more preferably disc-shaped with a diameter of 200 mm or more and 450 mm or less.
  • the configuration of the second substrate may conform to that of the first substrate 22, except that it does not necessarily have to be a rigid substrate. Therefore, the preferred embodiments for the first substrate 22 are equally applicable to the second substrate.
  • the second substrate may be a rigid substrate.
  • at least one of the first substrate 22 and the second substrate preferably has the elastic modulus described above.
  • the second substrate can be a rigid substrate comprising a rigid carrier, a redistribution layer on the rigid carrier, and a plurality of second bumps 28 on the redistribution layer. Therefore, at least one of the first substrate 22 and the second substrate preferably comprises glass, silicon or alumina, more preferably glass.
  • the semiconductor device 26 is not particularly limited as long as it has a desired device function.
  • Preferred examples of the semiconductor device 26 include GaN, SiC, Si, alumina substrates, zirconia substrates, and ceramics substrates. Two or more semiconductor devices 26 may be prepared for one first substrate 22, and the number is not particularly limited.
  • Each of the first bumps 24 provided on the surface of the first substrate 22 and the second bumps 28 provided on the surface of the second substrate or the semiconductor device 26 has a melting point of 600° C. or higher so as to effectively suppress short circuits between the bumps.
  • the first bumps 24 and the second bumps 28 preferably consist of the above metals or alloys, respectively, but may contain unavoidable impurities.
  • the first bump 24 and the second bump 28 are each preferably made of a transition metal, more preferably at least one selected from the group consisting of Au, Ag and Cu, and more preferably made of Cu.
  • both the first bump 24 and the second bump 28 are preferably made of Cu metal.
  • a bump in the present invention is a bonding member for mounting a semiconductor device or a separate substrate on a substrate, and includes what is generally called a pad, pillar, or post.
  • the first bump 24 and the second bump 28 each have a height H of 0.3 ⁇ m or more, preferably 0.5 ⁇ m or more and 200 ⁇ m or less, more preferably 0.7 ⁇ m or more and 150 ⁇ m or less. , particularly preferably ⁇ 0.9 ⁇ m and ⁇ 100 ⁇ m, most preferably ⁇ 1 ⁇ m and ⁇ 50 ⁇ m.
  • diffusion bonding between the bumps is preferably performed in pressure bonding of the first bumps 24 and the second bumps 28, which will be described later, and the first substrate 22 and the second substrate or the semiconductor device 26 can be strongly bonded.
  • the rigidity of the multilayer substrate 34 as a whole can be further improved by performing resin sealing or the like, which will be described later, as necessary.
  • the first bumps 24 and the second bumps 28 are preferably circular or columnar.
  • each of the first bump 24 and the second bump 28 preferably has a diameter D of 1 ⁇ m or more and 50 ⁇ m or less, more preferably 2 ⁇ m or more and 35 ⁇ m or less, still more preferably 3 ⁇ m or more and 30 ⁇ m or less, and particularly preferably 4 ⁇ m or more and 25 ⁇ m or less.
  • it most preferably has a diameter D of 5 ⁇ m or more and 20 ⁇ m or less.
  • the pitches of the first bumps 24 and the second bumps 28 are regularly arranged with a pitch P (center-to-center distance) of 1 ⁇ m or more and 40 ⁇ m or less, within the range where the bumps do not touch each other within each substrate surface. More preferably 2 ⁇ m or more and 35 ⁇ m or less, still more preferably 5 ⁇ m or more and 30 ⁇ m or less, particularly preferably 7 ⁇ m or more and 25 ⁇ m or less, and most preferably 8 ⁇ m or more and 20 ⁇ m or less. By doing so, diffusion bonding between bumps can be performed more preferably.
  • the bonding surface of the first bump 24 (that is, the surface that comes into contact with the second bump 28 during pressure contact processing, which will be described later) and the bonding surface of the second bump 28 (that is, the surface that comes into contact with the first bump 24 during pressure contact processing, which will be described later) are
  • the arithmetic mean height Sa is preferably 0.1 nm or more and 70 nm or less, more preferably 0.2 nm or more and 60 nm or less, still more preferably 0.3 nm or more and 50 nm or less, and particularly preferably 0.5 nm or more and 40 nm or less. By doing so, diffusion bonding between bumps can be performed more preferably.
  • the arithmetic mean height Sa can be measured using a commercially available 3D surface roughness profile measuring machine in accordance with standards such as ISO25178, and according to the conditions described in the examples of the present specification.
  • the first bumps 24 and the second bumps 28 can be bonded at a temperature of 90° C. or less as described later, even though bumps having a high melting point of 600° C. or higher are used. As a result, it is possible to preferably suppress warping of the substrate due to heat treatment.
  • the cleaning treatment (and pressure welding treatment, which will be described later) is performed in an atmosphere at a pressure of 1 ⁇ 10 ⁇ 3 Pa or less, preferably 1 ⁇ 10 ⁇ 4 Pa or less, more preferably 1 ⁇ 10 ⁇ 5 Pa or less.
  • the lower limit of the pressure is not particularly limited and may be 0 Pa, but 1 ⁇ 10 ⁇ 8 Pa or more is realistic.
  • the atmosphere may be either a vacuum atmosphere or an inert gas (for example, nitrogen gas) atmosphere, but the vacuum atmosphere is preferable.
  • the vacuum chamber 30 is By discharging the gas from the inside, the inside of the vacuum chamber 30 can be made into a vacuum atmosphere.
  • the cleaning treatment is preferably at least one selected from the group consisting of ion beam irradiation, neutral atomic beam irradiation and inert gas plasma treatment, more preferably neutral atomic beam irradiation.
  • ion beam irradiation from the beam source 32 toward the surface of the first substrate 22 facing the first bumps 24 and the surface of the second substrate or semiconductor device 26 facing the second bumps 26 .
  • the bonding surface of the first bump 24 and the bonding surface of the second bump 28 can be preferably activated by irradiation with an ion beam (such as an argon ion beam) or a neutral atomic beam (such as an argon atomic beam).
  • This cleaning treatment can be preferably performed using a commercially available room-temperature wafer bonder (for example, "BOND MEISTER" manufactured by Mitsubishi Heavy Industries Machine Tool Co., Ltd.).
  • Patent Documents 5 and 6 perform chip mounting and the like by thermocompression bonding at a temperature (e.g., 260° C. or higher) at which the metal or alloy forming the bumps is sufficiently diffused. there were.
  • a temperature e.g., 260° C. or higher
  • the heat treatment may cause shrinkage of the wirings and the resin between the wirings (for example, photosensitive polyimide), resulting in deformation of the substrate.
  • the different coefficients of thermal expansion of the materials that make up the substrate cause different shrinkage rates during cooling.
  • substrates applied to FO-WLP and PLP which are the next-generation packaging technologies described above, are susceptible to warping during the formation of the rewiring layer because the packages are lower than conventional packages, which causes the above-mentioned problems. becomes conspicuous.
  • the bonding surfaces of activated bumps can be pressed against each other in an environment without intentional heating and/or cooling. That is, since direct bonding can be performed at a low temperature of 90° C. or less, it is possible to effectively suppress warpage of the substrate. Moreover, according to the present invention, since solder does not intervene between the bumps, there is no possibility that the solder will spread. By arranging the bumps on the first substrate 22 and the second substrate (or the semiconductor device 26) at opposite positions, it is possible to effectively suppress short circuits between wirings or between bumps.
  • the pressure contact between the first bump 24 and the second bump 28 is preferably performed so that a surface pressure of 10 MPa or more and 350 MPa or less is applied to the bonding surface of the first bump 24 and the bonding surface of the second bump 28, more preferably 30 MPa.
  • a surface pressure of 300 MPa or more, more preferably 50 MPa or more and 200 MPa or less is applied to the bonding surface of the first bump 24 and the bonding surface of the second bump 28 .
  • the pressure contact of the first bump 24 and the second bump 28 is continuously performed in the vacuum chamber 30 that has been cleaned.
  • Such continuous treatment can be preferably performed using a commercially available room-temperature wafer bonder (for example, "BOND MEISTER” manufactured by Mitsubishi Heavy Industries Machine Tool Co., Ltd.).
  • the first bumps 24 and the second bumps 28 are pressed under an environment that does not involve intentional heating and/or cooling.
  • pressure bonding accompanied by heating at a predetermined temperature or less is permitted.
  • the temperature during pressure welding is preferably 90°C or lower, more preferably -30°C or higher and 80°C or lower, and still more preferably -20°C or higher and 45°C or lower.
  • filling resins include epoxy resins, phenolic resins, and combinations thereof, with epoxy resins being more preferred.
  • the semiconductor device 26 is preferably resin-sealed with a sealing material 38, as shown in FIG. 1C(v).
  • the sealing material 38 may be made of a known material (eg, epoxy resin, etc.) used for resin sealing of semiconductor devices (eg, Si chips), and is not particularly limited.
  • the first substrate 22 comprises a carrier-attached metal foil 18, optionally the rigid carrier 12 and intermediate layer 14 (if present) are separated from the multilayer substrate 34 at the release layer 15, as shown in FIG. 1C(vi). It may be peeled off. This peeling removal is preferably performed by physical peeling.
  • the physical peeling method is a method of separating the rigid carrier 12 by peeling it off from the multilayer substrate 34 using hands, tools, machines, or the like.
  • the metal layer 16 exposed after stripping the rigid carrier 12 may be removed by an etching or chemical-mechanical polishing (CMP) process.
  • CMP chemical-mechanical polishing
  • a single crystal silicon carrier typically has a notch or orientation flat on its periphery to indicate a reference point for crystal orientation.
  • an orientation flat is formed, and if it is 200 mm or more, a notch is formed.
  • this notch and orientation flat may be collectively referred to as "notches and the like".
  • the silicon carrier When delamination is performed in the direction in which the direction in which the external stress propagates coincides with the cleavage orientation, the silicon carrier is destroyed, such as cracks occurring along the cleavage orientation, starting from the point where the external stress due to the initial delamination is applied.
  • the rigid carrier 12 In order to suppress such breakage due to cleavage of the silicon carrier, when the rigid carrier 12 is a single-crystal silicon carrier, an external stress is applied so that the cleavage orientation of the silicon carrier does not match any direction, and the rigid carrier 12 is peeled off. It is preferable to
  • the rigid carrier 12 is a single crystal silicon carrier having a notch or the like in the outer peripheral portion, and in the carrier peeling process, a half straight line from the center of the single crystal silicon carrier to the notch or the like is drawn. Detachment is performed so that the extension direction of the external stress is within the range of 1° ⁇ 89° when the angle ⁇ is defined in the clockwise direction as the starting point.
  • FIG. 3 conceptually shows a wiring board according to the present invention.
  • the wiring substrate 56 of the present invention comprises a first substrate 22, a second substrate 52 and a plurality of bumps 54.
  • the first substrate 22 is a rigid substrate.
  • a plurality of bumps 54 are interposed between the first substrate 22 and the second substrate 52 to couple the first substrate 22 and the second substrate 52 .
  • the bumps 54 are made of a metal or alloy having a melting point of 600° C. or higher and have a height of 0.6 ⁇ m or higher.
  • the wiring board 56 may be manufactured by any method.
  • the wiring substrate 56 is the multilayer substrate 34 after bonding the first substrate 22 having the first bumps 24 and the second substrate having the second bumps 28 in the method of manufacturing the multilayer substrate described above. corresponds to Therefore, regarding the first substrate 22, the second substrate 52 and the bumps 54 included in the wiring substrate 56, the first substrate 22 including the first bumps 24 and the second substrate including the second bumps 28 included in the multilayer substrate 34 As described above for two substrates. Therefore, the bump 54 does not contain a bonding material such as solder in its intermediate portion. Also, for ease of manufacture, bumps 54 are preferably of a single composition.
  • first substrate 22 is a rigid substrate with rigid carrier 12 and redistribution layer 20 on rigid carrier 12, and redistribution layer 20 and second substrate 52 are multiple layers. Preferably, they are joined at bumps 54 .
  • the second substrate 52 may be a rigid substrate comprising the rigid carrier 42 and the redistribution layer 50 on the rigid carrier 42 .
  • Rigid carriers 12, 42 are preferably constructed of glass, silicon or alumina.
  • the bump 54 has a height of 0.6 ⁇ m or more, preferably 1.0 ⁇ m or more and 400 ⁇ m or less, more preferably 1.4 ⁇ m or more and 300 ⁇ m or less, still more preferably 1.8 ⁇ m or more and 200 ⁇ m or less, and most preferably 2 ⁇ m or more and 100 ⁇ m or less. has a height of Also, like the first bumps 24 and the second bumps 28 described above, the bumps 54 are preferably arranged regularly at a pitch (center-to-center distance) of 1 ⁇ m or more and 40 ⁇ m or less, more preferably 2 ⁇ m or more and 35 ⁇ m. More preferably, they are arranged regularly at a pitch of 5 ⁇ m to 30 ⁇ m, particularly preferably 7 ⁇ m to 25 ⁇ m, and most preferably 8 ⁇ m to 20 ⁇ m.
  • metal foil with carrier 18 As described above with reference to FIG. 1A, the metal foil with carrier 18 optionally used in the method of the present invention consists of rigid carrier 12, optionally intermediate layer 14, release layer 15, and metal layer 16 in sequence. Prepare.
  • the material of the rigid carrier 12 may be glass, ceramics, a substrate containing silicon, resin, or metal. That is, it is preferable that the rigid carrier 12 can function as a rigid support such as a glass plate, a ceramic plate, a silicon wafer, a metal plate, or the like.
  • rigid carrier 12 is constructed of glass, a substrate containing silicon, or alumina. A glass carrier, a single crystal silicon substrate, or a polycrystalline silicon substrate is more preferable.
  • Preferred examples of metals that make up the rigid carrier 12 include copper, titanium, nickel, stainless steel, aluminum, and the like.
  • Preferred examples of ceramics include alumina, zirconia, silicon nitride, aluminum nitride, and various fine ceramics.
  • resins include polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyamide, polyimide, nylon, liquid crystal polymer, polyetheretherketone (PEEK (registered trademark)), polyamideimide, polyethersulfone, Examples include polyphenylene sulfide, polytetrafluoroethylene (PTFE), ethylenetetrafluoroethylene (ETFE), and the like.
  • a material having a coefficient of thermal expansion (CTE) of less than 25 ppm/K typically 1.0 ppm/K or more and 23 ppm/K or less
  • CTE coefficient of thermal expansion
  • examples of such materials include various resins as described above (especially low thermal expansion resins such as polyimide and liquid crystal polymer), glass, substrates containing silicon, and ceramics.
  • the rigid carrier 12 preferably has an elastic modulus of 30 GPa or more and 600 GPa or less, more preferably 40 GPa or more and 400 GPa or less, still more preferably 50 GPa or more and 250 GPa or less, and particularly It preferably has an elastic modulus of 60 GPa or more and 150 GPa or less.
  • the rigid carrier 12 is preferably composed of glass, a substrate containing silicon, or ceramics (for example, alumina), more preferably glass, a substrate containing silicon, or ceramics, and particularly preferably. consists of a substrate comprising glass or silicon.
  • the rigid carrier 12 made of glass is, for example, a glass plate.
  • glass is used as the rigid carrier 12, it is lightweight, has a low coefficient of thermal expansion, has a high insulating property, is rigid, and has a flat surface. Further, when the rigid carrier 12 is glass, it has surface flatness (coplanarity) that is advantageous for fine circuit formation, and has chemical resistance in desmear and various plating processes in the wiring manufacturing process. There is an advantage that a chemical separation method can be employed when peeling the rigid carrier 12 from the carrier-attached metal foil 18 .
  • the glass constituting the rigid carrier 12 include quartz glass, borosilicate glass, alkali-free glass, soda lime glass, aluminosilicate glass, and combinations thereof, more preferably alkali-free glass and soda lime glass. , and combinations thereof, with alkali-free glass being particularly preferred.
  • Alkali-free glass is a glass containing substantially no alkali metals, which contains silicon dioxide, aluminum oxide, boron oxide, and alkaline earth metal oxides such as calcium oxide and barium oxide as main components, and further contains boric acid. That is.
  • This alkali-free glass has a low and stable thermal expansion coefficient in the range of 3 ppm/K or more and 5 ppm/K or less in a wide temperature range from 0 ° C to 350 ° C, so warping of the glass in processes involving heating can be minimized. It has the advantage of being able to When a substrate containing silicon is used as the rigid carrier 12, it is as light as glass, has a low coefficient of thermal expansion, has high insulating properties, is rigid, and has a flat surface. has the advantage of In addition, when the rigid carrier 12 is a substrate containing silicon, it has surface flatness (coplanarity) that is advantageous for fine circuit formation, and it has chemical resistance in desmearing in the wiring manufacturing process and in various plating processes.
  • the rigid carrier 12 can be peeled off from the carrier-attached metal foil 18 and that a chemical separation method can be employed.
  • the substrate containing silicon constituting the rigid carrier 12 any substrate containing Si as an element may be used, such as a SiO2 substrate, a SiN substrate, a Si single crystal substrate, a Si polycrystal substrate, and the like.
  • the thickness of the rigid carrier 12 is preferably 100 ⁇ m or more and 2000 ⁇ m or less, more preferably 300 ⁇ m or more and 1800 ⁇ m or less, and still more preferably 400 ⁇ m or more and 1100 ⁇ m or less. If the thickness of the rigid carrier 12 is within such a range, it is possible to reduce the thickness of the wiring and reduce the warpage that occurs when mounting electronic components, while ensuring an appropriate strength that does not hinder handling. .
  • the intermediate layer 14 provided as desired may have a single-layer structure, or may have a structure of two or more layers.
  • the intermediate layer 14 consists of a first intermediate layer provided immediately above the rigid carrier 12 and a second intermediate layer provided adjacent to the release layer 15. including.
  • the first intermediate layer is preferably a layer composed of at least one kind of metal selected from the group consisting of Ti, Cr, Al and Ni in order to ensure adhesion with the rigid carrier 12 .
  • the first intermediate layer may be a pure metal or an alloy.
  • the thickness of the first intermediate layer is preferably 5 nm or more and 500 nm or less, more preferably 10 nm or more and 300 nm or less, still more preferably 18 nm or more and 200 nm or less, and particularly preferably 20 nm or more and 100 nm or less.
  • the second intermediate layer is preferably a layer made of Cu in order to control the peel strength with the peel layer 15 to a desired value.
  • the thickness of the second intermediate layer is preferably 5 nm or more and 500 nm or less, more preferably 10 nm or more and 400 nm or less, still more preferably 15 nm or more and 300 nm or less, and particularly preferably 20 nm or more and 200 nm or less.
  • Another intermediate layer may exist between the first intermediate layer and the second intermediate layer, and examples of constituent materials of the intermediate layer include Ti, Cr, Mo, Mn, W and Ni.
  • An alloy of at least one metal selected from the group and Cu may be mentioned.
  • the intermediate layer 14 has a single-layer structure, the above-described first intermediate layer may be employed as it is as the intermediate layer, or the first intermediate layer and the second intermediate layer may be formed of a single intermediate alloy layer. may be replaced.
  • the intermediate alloy layer has a content of at least one metal selected from the group consisting of Ti, Cr, Mo, Mn, W, Al and Ni of 1.0 at% or more, and a Cu content of 30 at. % or more of a copper alloy.
  • the thickness of the intermediate alloy layer is preferably 5 nm or more and 500 nm or less, more preferably 10 nm or more and 400 nm or less, still more preferably 15 nm or more and 300 nm or less, and particularly preferably 20 nm or more and 200 nm or less.
  • the thickness of each layer described above is a value measured by analyzing a layer cross section with an energy dispersive X-ray spectrometer (TEM-EDX) of a transmission electron microscope.
  • the metal forming the intermediate layer 14 may contain unavoidable impurities resulting from raw material components, film formation processes, and the like. Also, although not particularly limited, when the intermediate layer 14 is exposed to the atmosphere after being formed, the existence of oxygen mixed in due to this is allowed.
  • the intermediate layer 14 may be produced by any method, but a layer formed by a magnetron sputtering method using a metal target is particularly preferable in terms of uniformity of film thickness distribution.
  • the release layer 15 is a layer that allows or facilitates release of the rigid carrier 12 and, if present, the intermediate layer 14 .
  • the peeling layer 15 may be peelable by a method of applying a physical force, or may be peelable by a method of peeling with a laser (laser lift-off, LLO).
  • LLO laser lift-off
  • the release layer 15 may be composed of a resin whose interfacial adhesive strength is reduced by laser beam irradiation after curing, or may be modified by laser beam irradiation. It may also be a layer of silicon, silicon carbide, or the like on which the coating is applied.
  • the peeling layer 15 may be either an organic peeling layer or an inorganic peeling layer.
  • organic components used in the organic release layer include nitrogen-containing organic compounds, sulfur-containing organic compounds, carboxylic acids, and the like.
  • nitrogen-containing organic compounds include triazole compounds and imidazole compounds.
  • examples of inorganic components used for the inorganic release layer include at least one of Cu, Ti, Al, Nb, Zr, Cr, W, Ta, Co, Ag, Ni, In, Sn, Zn, Ga, and Mo. Examples thereof include metal oxides or metal oxynitrides containing the above, carbon, and the like.
  • the release layer 15 is preferably a layer mainly containing carbon from the viewpoint of ease of peeling and layer formation, more preferably a layer mainly containing carbon or hydrocarbon, and still more preferably a hard layer. It is a layer made of amorphous carbon, which is a carbon film.
  • the release layer 15 (that is, the carbon-containing layer) preferably has a carbon concentration of 60 atomic % or more, more preferably 70 atomic % or more, still more preferably 80 atomic % or more, particularly preferably 85 atomic % or more.
  • the upper limit of the carbon concentration is not particularly limited and may be 100 atomic %, but 98 atomic % or less is realistic.
  • the release layer 15 may contain unavoidable impurities (for example, oxygen, carbon, hydrogen, etc. derived from the ambient environment such as the atmosphere).
  • metal atoms other than the metal contained in the peeling layer 15 may be mixed into the peeling layer 15 due to the method of forming the metal layer 16 or the like that will be laminated later.
  • a carbon-containing layer is used as the release layer 15, interdiffusion and reactivity with the rigid carrier are small, and even if subjected to press working at a temperature exceeding 300° C., there is no separation between the metal layer and the bonding interface. It is possible to prevent the formation of metallic bonds due to high temperature heating of the rigid carrier and maintain a state in which the rigid carrier can be easily peeled off and removed.
  • the release layer 15 is preferably a layer formed by a gas phase method such as sputtering from the viewpoint of suppressing excessive impurities in the release layer 15 and the continuous productivity of other layers.
  • the thickness is preferably 1 nm or more and 20 nm or less, more preferably 1 nm or more and 10 nm or less. This thickness is a value measured by analyzing a layer section with an energy dispersive X-ray spectrometer (TEM-EDX) of a transmission electron microscope.
  • TEM-EDX energy dispersive X-ray spectrometer
  • the release layer 15 may include each layer of a metal oxide layer and a carbon-containing layer, or may be a layer including both metal oxide and carbon.
  • the carbon-containing layer contributes to stable peeling of the rigid carrier 12, and the metal oxide layer contains metal elements derived from the intermediate layer 14 and the metal layer 16. Diffusion accompanying heating can be suppressed, and as a result, stable releasability can be maintained even after being heated at a high temperature of 350° C. or higher.
  • the metal oxide layer includes metal oxides composed of Cu, Ti, Al, Nb, Zr, Cr, W, Ta, Co, Ag, Ni, In, Sn, Zn, Ga, Mo, or combinations thereof. Layers are preferred.
  • the metal oxide layer is a layer formed by a reactive sputtering method in which a metal target is used and sputtering is performed in an oxidizing atmosphere, which is particularly preferable because the film thickness can be easily controlled by adjusting the film formation time. .
  • the thickness of the metal oxide layer is preferably 0.1 nm or more and 100 nm or less.
  • the upper limit of the thickness of the metal oxide layer is more preferably 60 nm or less, still more preferably 30 nm or less, and particularly preferably 10 nm or less. This thickness is a value measured by analyzing a layer section with an energy dispersive X-ray spectrometer (TEM-EDX) of a transmission electron microscope.
  • TEM-EDX energy dispersive X-ray spectrometer
  • the order in which the metal oxide layer and the carbon layer are laminated as the release layer 15 is not particularly limited.
  • the exfoliation layer 15 may exist in the state of a mixed phase (that is, a layer containing both metal oxide and carbon) in which the boundary between the metal oxide layer and the carbon-containing layer is not clearly specified.
  • the peeling layer 15 is a metal-containing layer whose surface adjacent to the metal layer 16 is a fluorinated surface and/or a nitriding surface.
  • the metal-containing layer has a region in which the sum of the fluorine content and the nitrogen content is 1.0 atomic % or more (hereinafter referred to as "(F+N) region") over a thickness of 10 nm or more.
  • (F+N) regions are preferably present on the metal layer 16 side of the metal-containing layer.
  • the thickness (in terms of SiO 2 ) of the (F+N) region is a value specified by performing depth direction elemental analysis of the metal foil 18 with a carrier using XPS.
  • the fluorinated surface or the nitrided surface can be preferably formed by reactive ion etching (RIE: Reactive ion etching) or reactive sputtering.
  • the metal element contained in the metal-containing layer preferably has a negative standard electrode potential.
  • Preferred examples of metal elements contained in the metal-containing layer include Cu, Ag, Sn, Zn, Ti, Al, Nb, Zr, W, Ta, Mo and combinations thereof (eg alloys and intermetallic compounds). .
  • the content of the metal element in the metal-containing layer is preferably 50 atomic % or more and 100 atomic % or less.
  • the metal-containing layer may be a single layer composed of one layer, or may be a multilayer composed of two or more layers.
  • the thickness of the entire metal-containing layer is preferably 10 nm or more and 1000 nm or less, more preferably 30 nm or more and 500 nm or less, still more preferably 50 nm or more and 400 nm or less, and particularly preferably 100 nm or more and 300 nm or less.
  • the thickness of the metal-containing layer itself is a value measured by analyzing a cross section of the layer with an energy dispersive X-ray spectrometer (TEM-EDX) of a transmission electron microscope.
  • TEM-EDX energy dispersive X-ray spectrometer
  • the release layer 15 may be a metal oxynitride-containing layer instead of the carbon layer or the like.
  • the surface of the metal oxynitride-containing layer opposite to the rigid carrier 12 comprises at least one metal oxynitride selected from the group consisting of TaON, NiON, TiON, NiWON and MoON. is preferred.
  • the surface of the metal oxynitride-containing layer on the rigid carrier 12 side should contain Cu, Ti, Ta, Cr, Ni, Al, Mo, Zn, It preferably contains at least one selected from the group consisting of W, TiN and TaN.
  • the thickness of the metal oxynitride-containing layer is preferably 5 nm or more and 500 nm or less, more preferably 10 nm or more and 400 nm or less, still more preferably 20 nm or more and 200 nm or less, and particularly preferably 30 nm or more and 100 nm or less. This thickness is a value measured by analyzing a layer section with an energy dispersive X-ray spectrometer (TEM-EDX) of a transmission electron microscope.
  • TEM-EDX energy dispersive X-ray spectrometer
  • the metal layer 16 is a layer made of metal.
  • the metal layer 16 may have a single-layer structure, or may have a structure of two or more layers.
  • the metal layer 16 is formed on the side of the release layer 15 opposite to the rigid carrier 12 from the first metal layer to the m-th metal layer (where m is 2 or more). (integer of ) can be laminated in order.
  • the thickness of the entire metal layer 16 is preferably 1 nm or more and 2000 nm or less, preferably 100 nm or more and 1500 nm or less, more preferably 200 nm or more and 1000 nm or less, still more preferably 300 nm or more and 800 nm or less, and particularly preferably 350 nm or more and 500 nm or less.
  • the thickness of the metal layer 16 is a value measured by analyzing the cross section of the layer with an energy dispersive X-ray spectrometer (TEM-EDX) of a transmission electron microscope.
  • TEM-EDX energy dispersive X-ray spectrometer
  • the first metal layer preferably imparts desired functions such as an etching stopper function and an antireflection function to the metal foil 18 with carrier.
  • metals constituting the first metal layer include Ti, Al, Nb, Zr, Cr, W, Ta, Co, Ag, Ni, Mo and combinations thereof, more preferably Ti, Zr, Al, Cr, W, Ni, Mo and combinations thereof, more preferably Ti, Al, Cr, Ni, Mo and combinations thereof, particularly preferably Ti, Mo and combinations thereof.
  • a flash etchant eg, a copper flash etchant
  • the first metal layer becomes a layer that is less likely to be etched by the flash etchant than the second metal layer, which will be described later, and therefore can function as an etching stopper layer.
  • the first metal layer since the above-mentioned metal that constitutes the first metal layer also has a function of preventing reflection of light, the first metal layer has a reflective property for improving visibility in image inspection (for example, automatic image inspection (AOI)). It can also function as a barrier layer.
  • the first metal layer may be a pure metal or an alloy.
  • the metal forming the first metal layer may contain unavoidable impurities resulting from raw material components, film formation processes, and the like.
  • the upper limit of the metal content is not particularly limited, and may be 100 atomic %.
  • the first metal layer is preferably a layer formed by physical vapor deposition (PVD), more preferably a layer formed by sputtering.
  • the thickness of the first metal layer is preferably 1 nm or more and 500 nm or less, more preferably 10 nm or more and 400 nm or less, still more preferably 30 nm or more and 300 nm or less, and particularly preferably 50 nm or more and 200 nm or less.
  • metals constituting the second metal layer include transition elements of Groups 4, 5, 6, 9, 10 and 11, Al, and combinations thereof (for example, alloys and intermetallic compounds), more preferably Group 4 and Group 11 transition elements, Al, Nb, Co, Ni, Mo, and combinations thereof, still more preferably Group 11 transition elements, Ti, Al, Mo and combinations thereof, particularly preferably Cu, Ti, Mo and combinations thereof, most preferably Cu.
  • the second metal layer may be manufactured by any method, for example, a wet film formation method such as electroless metal plating method and electrolytic metal plating method, a physical vapor deposition (PVD) method such as sputtering and vacuum deposition, It may be a metal foil formed by chemical vapor deposition or a combination thereof.
  • a particularly preferable second metal layer is a metal layer formed by a physical vapor deposition (PVD) method such as a sputtering method or a vacuum deposition method, and most preferably a sputtering method, from the viewpoint of easily adapting to fine pitch by ultra-thinness. It is a metal layer manufactured by the method.
  • the second metal layer is preferably a non-roughened metal layer, but secondary roughening may be performed by preliminary roughening, soft etching treatment, cleaning treatment, or oxidation-reduction treatment as long as it does not hinder the formation of the wiring pattern. roughening may occur.
  • the thickness of the second metal layer is preferably 10 nm or more and 1000 nm or less, more preferably 20 nm or more and 900 nm or less, still more preferably 30 nm or more and 700 nm or less, still more preferably 50 nm or more and 600 nm or less.
  • the thickness is particularly preferably 70 nm or more and 500 nm or less, and most preferably 100 nm or more and 400 nm or less.
  • a metal layer having a thickness within such a range is preferably produced by a sputtering method from the viewpoint of in-plane uniformity of film thickness and productivity in the form of sheets and rolls.
  • the metal layer 16 has a single-layer structure, it is preferable to employ the above-described second metal layer as it is as the metal layer 16 .
  • the metal layer 16 has an n-layer structure (n is an integer of 3 or more)
  • the first metal layer to the (n-1)th metal layer of the metal layer 16 have the structure of the first metal layer described above. It is preferable that the outermost layer of the metal layer 16, that is, the n-th metal layer is configured as the above-described second metal layer.
  • Metal layer 16, optionally intermediate layer 14, and optionally release layer 15 extend to an end surface of rigid carrier 12 such that the end surface is It is preferably coated. That is, it is preferable that at least not only the surface of the rigid carrier 12 but also the end faces are covered with the metal layer 16 . By covering the end faces as well, it is possible to prevent penetration of the chemical solution into the rigid carrier 12 in the manufacturing process of the wiring board. Chipping of the film on 15 (that is, metal layer 16) can be strongly prevented.
  • the covering area on the end surface of the rigid carrier 12 is preferably 0.1 mm or more, more preferably 0.2 mm, from the surface of the rigid carrier 12 in the thickness direction (that is, the direction perpendicular to the surface of the rigid carrier).
  • the above area, more preferably the entire end surface of the rigid carrier 12 is assumed.
  • Example A1 A multilayer substrate was manufactured by bonding a rigid substrate having a rewiring layer and a semiconductor device at room temperature.
  • metal foil with carrier On a glass substrate (material: soda-lime glass) having a diameter of 200 mm and a thickness of 0.7 mm as rigid carrier 12, a titanium layer (thickness of 50 nm) as intermediate layer 14 and A copper layer (thickness of 200 nm), an amorphous carbon layer (thickness of 6 nm) as the release layer 15, and a titanium layer (thickness of 100 nm) and a copper layer (thickness of 300 nm) as the metal layer 16 were formed in this order by sputtering.
  • a coated metal foil 18 with a carrier was prepared.
  • a first substrate 22 was obtained by forming a rewiring layer 20 including an insulating layer and a wiring layer on the metal foil 18 with a carrier by a coreless buildup method. Then, a plurality of first bumps 24 were formed on the rewiring layer 20 of the first substrate 22 (see FIG. 1A(i)). Specifically, a photosensitive resist was applied to the surface of the first substrate 22 on the rewiring layer 20 side, exposed and developed to form a photoresist layer with a predetermined pattern.
  • first bumps 24 An optical microscope observation image (magnification: 100 times) and a scanning electron microscope (SEM) observation image (magnification: 2000 times) of the first bump 24 provided on the first substrate 22 are shown in FIGS. 4 and 5, respectively.
  • the formed first bumps 24 were cylindrical with a height of 5 ⁇ m and a diameter of 5 ⁇ m, and were regularly arranged at a pitch (center-to-center distance) of 10 ⁇ m.
  • a liquid curable resin made of epoxy resin (CEL-C, manufactured by Showa Denko Materials Co., Ltd.) is filled in the gap between the first substrate 22 and the semiconductor device 26. -3900) was filled and cured to form a resin layer 36 covering the first bumps 24 and the second bumps 28 (see FIG. 1B(iv)).
  • the surface of the multilayer substrate 34 on the side of the semiconductor device 26 was resin-sealed with a sealing material 38 made of an epoxy resin so as to cover the semiconductor device 26 (see FIG. 1C(v)).
  • Example A2 When forming the rewiring layer 20 including the insulating layer and the wiring layer on the metal foil 18 with the carrier in (2) of Example A1 by the coreless build-up method, as shown in FIGS. 6A and 6B, the rewiring layer 20
  • Ninety-six pin-shaped pillars 25 (material: copper) were installed on the peripheral portion (the portion outside the first bump 24).
  • a multilayer substrate 34 having the first substrate 22 and the semiconductor device 26 shown in FIG. 7 bonded together was obtained in the same manner as in Example A1.
  • Examples B1-B8 The first substrate and the second substrate were bonded at room temperature, and bonding strength between bumps was evaluated.
  • the first substrate 22 A titanium layer (thickness: 50 nm) as the metal layer 16 was placed on a disk-shaped glass sheet (material: soda lime glass) having a diameter of 200 mm and a thickness of 0.7 mm as the rigid carrier 12. ) and a copper layer (thickness: 200 nm) formed by sputtering were prepared and used as the first substrate 22 .
  • a first bump 24 was formed in a rectangular area of 100 mm ⁇ 100 mm, which is the central portion of the first substrate 22, by a semi-additive method. Specifically, a photosensitive resist was applied to the surface of the first substrate 22 on the copper layer side, exposed and developed to form a photoresist layer with a predetermined pattern. Next, patterned electrolytic copper plating is applied to the exposed surface of the copper layer (that is, the portion not masked by the photoresist layer), and then the photoresist layer is peeled off to form a plurality of first bumps 24 in the rectangular regions. did.
  • the formed first bumps 24 were columnar with a height shown in Table 1 and a diameter of 6 ⁇ m, and were regularly arranged at a pitch (center-to-center distance) of 10 ⁇ m.
  • a circuit for alignment marks was formed on the copper layer side surface of the first substrate 22 by the same technique as described above. The circuits were formed at positions (four places) separated from the center of the first substrate 22 by 65 mm in each of the vertical and horizontal directions.
  • Second bumps 28 were formed on the surface in the same manner as in (1) and (2) above, except that the height of the second bumps 28 was set as shown in Table 1. A second substrate was produced.
  • Etching process For forming alignment marks, copper etching is performed on the surface of the first substrate 22 on which the first bumps 24 are formed and on the surface of the second substrate on which the second bumps 28 are formed. An etching treatment was performed using an etchant. At this time, for Examples B1, B3, and B5 to B8, a rectangle of 100 mm ⁇ 100 mm, which is the central portion of the first substrate 22 and the second substrate, was removed so that the first bumps 24 and the second bumps 28 would not come into contact with the etchant. After each area was covered with a sheet, an etching process was carried out. On the other hand, for Examples B2 and B4, etching was performed without covering the above regions with a sheet.
  • an SEM image (magnification: 10,000 times) of the bumps after etching treatment in Examples B1, B3, or B5 to B8 is shown in FIG. 8
  • an SEM image (magnification: 10,000 times) of the bumps after etching treatment in Example B2. is shown in FIG.
  • the surface shape of the joint surface of the first bump 24 and the second bump 28 after the etching treatment was measured using a 3D surface roughness shape measuring machine (NexView, manufactured by Zygo) in accordance with ISO 25178 with a 50x objective lens. , a zoom lens of 20 times, and a measurement range of 89 ⁇ m ⁇ 87 ⁇ m.
  • the first bumps 24 and the second bumps 28 are press-bonded by the same method as (4) and (5) in Example A1, and the first substrate 22 and the second substrate are bonded to form a multilayer structure.
  • a substrate 34 was obtained.
  • Examples C1 and C2 A wiring board was manufactured by joining the first substrate and the second substrate.
  • the first bumps were formed in the same manner as (1) and (2) of Examples B1 to B8 except that the height of the first bumps 24 was 5 ⁇ m. A first substrate 22 on which 24 was formed was produced.
  • Etching Treatment An etching treatment using a copper etchant was performed on the surface of the first substrate 22 on which the first bumps 24 were formed. At this time, in the example C1, the etching process was performed after covering the central rectangular regions of 100 mm ⁇ 100 mm of the first substrate 22 with sheets so that the first bumps 24 would not come into contact with the etchant. On the other hand, for example C2, etching was performed without covering the above region with a sheet. The second substrate 52 was not etched.

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Abstract

バンプ間の短絡及び基板の反りを抑制可能な、多層基板の製造方法が提供される。この多層基板の製造方法は、表面に複数の第一バンプを所定の配置で備えた剛性基板である第一基板と、対応する配置で表面に複数の第二バンプを備えた第二基板又は半導体デバイスとを用意する工程であって、第一バンプ及び第二バンプが６００℃以上の融点を有する金属又は合金からなり、かつ、０．３μｍ以上の高さを有する工程と、圧力１×１０－３Ｐａ以下の雰囲気中で、第一バンプの接合面及び第二バンプの接合面に清浄化処理を行い、引き続き第一バンプの接合面と第二バンプの接合面が当接するように、第一基板と第二基板又は半導体デバイスとを積み重ね、９０℃以下の温度で第一バンプ及び第二バンプを圧接して、多層基板を形成する工程とを含む。

Description

多層基板の製造方法及び配線基板
　本発明は、多層基板の製造方法及び配線基板に関する。
　近年、プリント配線板（配線基板）の実装密度を上げて小型化するために、プリント配線板の多層化が広く行われるようになってきている。このような多層プリント配線板（多層基板）は、携帯用電子機器の多くで、軽量化や小型化を目的として利用されている。そして、この多層プリント配線板には、層間絶縁層の更なる厚さの低減、及び配線基板としてのより一層の軽量化が要求されている。
　このような要求を満たす技術として、コアレスビルドアップ法を用いた多層プリント配線板の製造方法が採用されている。コアレスビルドアップ法とは、いわゆるコア基板を用いることなく、絶縁層と配線層とを交互に積層（ビルドアップ）して多層化する方法である。コアレスビルドアップ法においては、支持体と多層プリント配線板との剥離を容易に行えるように、キャリア付金属箔を使用することが提案されている。例えば、特許文献１（特開２００５－１０１１３７号公報）には、キャリア付銅箔のキャリア面に絶縁樹脂層を貼り付けて支持体とし、キャリア付銅箔の極薄銅層側にフォトレジスト加工、パターン電解銅めっき、レジスト除去等の工程により第一の配線導体を形成した後、ビルドアップ配線層を形成し、キャリア付支持基板を剥離し、極薄銅層を除去することを含む、半導体素子搭載用パッケージ基板の製造方法が開示されている。
　また、特許文献１に示されるような埋め込み回路の微細化のため、金属層の厚さを１μｍ以下としたキャリア付金属箔が望まれる。そこで、金属層の厚さ低減を実現するため、スパッタリング等の気相法により金属層を形成することが提案されている。例えば、特許文献２（国際公開第２０１７／１５０２８３号）には、ガラスシート等のキャリア上に、剥離層、反射防止層、及び極薄銅層（例えば膜厚３００ｎｍ）がスパッタリングにより形成されたキャリア付銅箔が開示されている。また、特許文献３（国際公開第２０１７／１５０２８４号）には、ガラスシート等のキャリア上に、中間層（例えば密着金属層及び剥離補助層）、剥離層及び極薄銅層（例えば膜厚３００ｎｍ）がスパッタリングにより形成されたキャリア付銅箔が開示されている。特許文献２及び３には、所定の金属で構成される中間層を介在させることでキャリアの機械的剥離強度の優れた安定性をもたらすことや、反射防止層が望ましい暗色を呈することで、画像検査（例えば自動画像検査（ＡＯＩ））における視認性を向上させることも教示されている。
　とりわけ、電子デバイスのより一層の小型化及び省電力化に伴い、半導体チップ及びプリント配線板の高集積化及び薄型化へのニーズが高まっている。かかるニーズを満たす次世代パッケージング技術として、ＦＯ－ＷＬＰ（Ｆａｎ－Ｏｕｔ　Ｗａｆｅｒ　Ｌｅｖｅｌ　Ｐａｃｋａｇｉｎｇ）やＰＬＰ（Ｐａｎｅｌ　Ｌｅｖｅｌ　Ｐａｃｋａｇｉｎｇ）の採用が近年検討されている。そして、ＦＯ－ＷＬＰやＰＬＰにおいても、コアレスビルドアップ法の採用が検討されている。そのような工法の一つとして、コアレス支持体表面に配線層及び必要に応じてビルドアップ配線層を形成した後にチップの実装及び封止を行い、その後に支持体を剥離する、ＲＤＬ－Ｆｉｒｓｔ（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ　Ｌａｙｅｒ－Ｆｉｒｓｔ）法と呼ばれる工法がある。例えば、特許文献４（特開２０１５－３５５５１号公報）には、ガラス又はシリコンウェハからなる支持体の主面への金属剥離層の形成、その上への絶縁樹脂層の形成、その上へのビルドアップ層を含む再配線層（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ　Ｌａｙｅｒ）の形成、その上への半導体集積回路の実装及び封止、支持体の除去による剥離層の露出、剥離層の除去による２次実装パッドの露出、並びに２次実装パッドの表面への半田バンプの形成、並びに２次実装を含む、半導体装置の製造方法が開示されている。
　ところで、半導体チップ等を配線基板に実装する手法として、フリップチップ技術が広く用いられている。フリップチップ技術では、例えば半導体チップ側の実装パッド（バンプ）と、配線基板の再配線層等に形成された突起状の電極（バンプ）とを接続することで、チップ実装を行っている。この際、バンプ間の電気的な接続のために、予め配線基板側のバンプに半田（例えばＳｎＡｇ半田）を付着した上で、半導体チップを搭載することが一般的に行われる。かかる手法においては、半導体チップ積層後に配線基板を加熱することにより、半田が溶融してバンプ間が接合される。
　しかしながら、配線の微細化による端子数の増加に伴い、隣接するバンプ間の間隔が狭くなると（例えば配線間距離１０μｍ）、上記手法によりバンプ間接続を行った場合、短絡が発生する可能性が高い。すなわち、配線基板を加熱して溶融した半田によりバンプを接合すると、溶融時にバンプからはみ出した半田が隣接するバンプに到達し、短絡を引きおこすおそれがある。
　このため、配線基板のチップ実装を半田無しで行う手法が提案されている。例えば、特許文献５（特許第５１５９２７３号公報）には、電子装置の製造方法に関して、配線体と、第一半導体チップ及び第二半導体チップからなる２つの積層体とをプレスヒータにより所定温度で挟圧することにより、配線体及び積層体を固定することが開示されている。また、特許文献６（特許第５６９９８９１号公報）には、第一の電子部品の主面に設けられた第一電極と、第二の電子部品の主面に設けられた第二電極とを熱圧着する工程を含む、電子装置の製造方法が開示されている。
特開２００５－１０１１３７号公報 国際公開第２０１７／１５０２８３号 国際公開第２０１７／１５０２８４号 特開２０１５－３５５５１号公報 特許第５１５９２７３号公報 特許第５６９９８９１号公報
　しかしながら、特許文献５及び６に開示されるようなチップ実装方法では、熱処理によって配線基板に反りが発生するおそれがある。すなわち、バンプを構成する金属が十分に拡散する温度で熱圧着を行った場合、配線及び配線間の樹脂の収縮により基板に反りや変形等が生じるおそれがある。このように、上下のバンプを接合しつつ、面方向のバンプ間の短絡及び基板の反りを抑制することは困難である。
　本発明者らは、今般、剛性基板と、他の基板ないし半導体デバイスとの接合において、これらに設けられた所定のバンプの接合面の清浄化処理を行った後に、所定温度以下でバンプ同士を圧接することにより、バンプ間の短絡及び基板の反りが抑制された、多層基板を製造できるとの知見を得た。
　したがって、本発明の目的は、バンプ間の短絡及び基板の反りを抑制可能な、多層基板の製造方法を提供することにある。
　本発明の一態様によれば、多層基板の製造方法であって、
　表面に複数の第一バンプを所定の配置で備えた剛性基板である第一基板と、前記所定の配置と対応する配置で表面に複数の第二バンプを備えた第二基板又は半導体デバイスとを用意する工程であって、前記第一バンプ及び前記第二バンプの各々が、６００℃以上の融点を有する金属又は合金からなり、かつ、０．３μｍ以上の高さを有する工程と、
　圧力１×１０－３Ｐａ以下の雰囲気中で、前記第一バンプの接合面及び前記第二バンプの接合面に清浄化処理を行い、
　引き続き圧力１×１０－３Ｐａ以下の雰囲気中で、前記第一バンプの接合面と前記第二バンプの接合面が当接するように、前記第一基板と前記第二基板又は半導体デバイスとを積み重ね、９０℃以下の温度で前記第一バンプ及び前記第二バンプを圧接して、多層基板を形成する工程と、
を含む、多層基板の製造方法が提供される。
　本発明の他の一態様によれば、
　剛性基板である第一基板と、
　第二基板と、
　前記第一基板及び前記第二基板の間に介在して、前記第一基板及び前記第二基板を結合する複数のバンプと、
を備え、前記バンプは、６００℃以上の融点を有する金属又は合金からなり、かつ、０．６μｍ以上の高さを有する、配線基板が提供される。
本発明による多層基板の製造方法の一例を模式断面図で示す工程流れ図であり、初期の工程（工程（ｉ）及び（ｉｉ））を示す図である。 本発明による多層基板の製造方法の一例を模式断面図で示す工程流れ図であり、図１Ａに続く工程（工程（ｉｉｉ）及び（ｉｖ））を示す図である。 本発明による多層基板の製造方法の一例を模式断面図で示す工程流れ図であり、図１Ｂに続く工程（工程（ｖ）及び（ｖｉ））を示す図である。 バンプの高さＨ、直径Ｄ、及びピッチＰ（中心間距離）を示す模式図である。 本発明による配線基板の一態様を示す模式断面図である。 例Ａ１における、第一基板に設けられた第一バンプの光学顕微鏡観察像（倍率：１００倍）である。 例Ａ１における、第一基板に設けられた第一バンプの走査型電子顕微鏡（ＳＥＭ）観察像（倍率：２０００倍）である。 例Ａ２で作製したピラーを含む第一基板の模式断面図である。 図６Ａに示される第一基板を再配線層側から見た模式上面図である。 例Ａ２で作製したピラーを含む多層基板の模式断面図である。 例Ｂ１、Ｂ３又はＢ５～Ｂ８における、エッチング処理後のバンプのＳＥＭ観察像（倍率：１００００倍）である。 例Ｂ２における、エッチング処理後のバンプのＳＥＭ観察像（倍率：１００００倍）である。
　多層基板の製造方法
　本発明は多層基板の製造方法に関する。本発明の方法は、（１）第一基板、及び第二基板又は半導体デバイスの用意、（２）バンプ接合面の清浄化処理、（３）圧接処理、（４）所望により行われるアンダーフィル充填、（５）所望により行われる樹脂封止、及び（６）所望により行われるキャリアの剥離除去の各工程を含む。
　以下、図面を参照しながら、工程（１）～（６）の各々について説明する。
（１）第一基板、及び第二基板又は半導体デバイスの用意
　本発明による多層基板の製造方法の一例を図１Ａ～１Ｃに示す。まず、図１Ａ（ｉ）に示されるように、表面に複数の第一バンプ２４を所定の配置で備えた第一基板２２を用意する。また、表面に複数の第二バンプ２８を備えた第二基板又は半導体デバイス２６を用意する。第二バンプ２８は、第一基板２２表面に設けられた第一バンプ２４と対応する配置で第二基板又は半導体デバイス２６表面に設けられる。
　第一基板２２は剛性基板であり、好ましくは３０ＧＰａ以上６００ＧＰａ以下の弾性率を有し、より好ましくは４０ＧＰａ以上４００ＧＰａ以下、さらに好ましくは５０ＧＰａ以上２５０ＧＰａ以下、特に好ましくは６０ＧＰａ以上１５０ＧＰａ以下の弾性率を有する。第一基板２２が剛性を有することで、後述するバンプの圧接を好ましく行うことが可能となる。
　第一基板２２は、剛性キャリア１２、剛性キャリア１２上の再配線層２０、及び再配線層２０上の複数の第一バンプ２４を備えた剛性基板であるのが好ましい。この場合、剛性キャリア１２が上述した弾性率を有することが好ましい。また、再配線層２０は、キャリア付金属箔１８上に形成されるものであってもよい。再配線層２０の形成は、公知の手法によって行えばよく、特に限定されない。例えば、上述したコアレスビルドアップ法により絶縁層と配線層とを交互に積層して多層化することで再配線層２０を好ましく形成することができる。本明細書において、剛性キャリア１２、中間層１４（存在する場合）、剥離層１５、及び金属層１６を「キャリア付金属箔１８」と総称することがある。なお、キャリア付金属箔１８の好ましい態様については後述するものとする。
　所望により第一基板２２を構成する剛性キャリア１２は、所望の剛性を有するものであればその材質は特に限定されず、ガラス、セラミックス、シリコンを含む基板、樹脂、及び金属のいずれで構成されるものであってもよいが、好ましくはシリコンを含む基板又はガラス基板である。このうちシリコンを含む基板としては、元素としてＳｉを含むものであればどのような基板でもよく、ＳｉＯ２基板、ＳｉＮ基板、Ｓｉ単結晶基板、Ｓｉ多結晶基板等が適用できる。より好ましくは、ガラスキャリア、単結晶シリコン基板又は多結晶シリコン基板である。本発明の好ましい態様によれば、剛性キャリア１２は、短辺が１００ｍｍ以上の矩形状であり、より好ましくは短辺が１５０ｍｍ以上６００ｍｍ以下で、かつ、長辺が２００ｍｍ以上６５０ｍｍ以下の矩形状である。本発明の別の好ましい態様によれば、剛性キャリア１２は、直径１００ｍｍ以上の円板状であり、より好ましくは直径２００ｍｍ以上４５０ｍｍ以下の円板状である。
　第二基板の構成は、必ずしも剛性基板である必要が無いこと以外は、第一基板２２に準じたものとすればよい。したがって、第一基板２２に関する好ましい態様は第二基板にもそのまま当てはまる。もっとも、第二基板は剛性基板であってもよい。この場合、第一基板２２及び第二基板の少なくとも一方が、上述した弾性率を有するのが好ましい。また、第二基板は、剛性キャリア、剛性キャリア上の再配線層、及び再配線層上の複数の第二バンプ２８を備えた剛性基板でありうる。したがって、第一基板２２及び第二基板の少なくとも一方が、ガラス、シリコン又はアルミナを含むのが好ましく、より好ましくはガラスを含む。
　半導体デバイス２６は、所望のデバイス機能を有するものであればよく、その種類は特に限定されない。半導体デバイス２６の好ましい例としては、ＧａＮ、ＳｉＣ、Ｓｉ、アルミナ基板、ジルコニア基板、セラミックス基板が挙げられる。半導体デバイス２６は、１つの第一基板２２に対して２以上用意されるものであってもよく、その数は特に限定されない。
　第一基板２２表面に設けられる第一バンプ２４、及び第二基板又は半導体デバイス２６表面に設けられる第二バンプ２８の各々は、バンプ間の短絡を効果的に抑制できるよう６００℃以上の融点を有する金属又は合金からなる。第一バンプ２４及び第二バンプ２８は、それぞれ上記金属又は合金のみからなるのが好ましいが、不可避的不純物を含んでいてもよい。また、第一バンプ２４及び第二バンプ２８は、それぞれ遷移金属からなるのが好ましく、より好ましくはＡｕ、Ａｇ及びＣｕからなる群から選択される少なくとも１種からなり、さらに好ましくはＣｕからなる。とりわけ第一バンプ２４及び第二バンプ２８が、いずれもＣｕ金属からなるのが好ましい。なお、本発明におけるバンプは、基板に半導体デバイスないし別途の基板を搭載するための接合部材であり、パッド、ピラー又はポストと一般的に称されるものを含む。
　第一バンプ２４及び第二バンプ２８の一態様を図２に示す。図２に示されるように、第一バンプ２４及び第二バンプ２８は、それぞれ０．３μｍ以上の高さＨを有し、好ましくは０．５μｍ以上２００μｍ以下、さらに好ましくは０．７μｍ以上１５０μｍ以下、特に好ましくは０．９μｍ以上１００μｍ以下、最も好ましくは１μｍ以上５０μｍ以下の高さＨを有する。こうすることで、後述する第一バンプ２４及び第二バンプ２８の圧接において、バンプ間の拡散接合が好ましく行われ、第一基板２２と第二基板又は半導体デバイス２６とを強固に接合することができる。また、必要に応じて後述する樹脂封止などを行うことにより、多層基板３４全体の剛性をさらに向上することができる。
　また、図２に示されるように、第一バンプ２４及び第二バンプ２８は、それぞれ円形状ないし円柱状であるのが好ましい。かかる場合、第一バンプ２４及び第二バンプ２８は、それぞれ１μｍ以上５０μｍ以下の直径Ｄを有するのが好ましく、より好ましくは２μｍ以上３５μｍ以下、さらに好ましくは３μｍ以上３０μｍ以下、特に好ましくは４μｍ以上２５μｍ以下、最も好ましくは５μｍ以上２０μｍ以下の直径Ｄを有する。さらに、第一バンプ２４及び第二バンプ２８のピッチは、各基板面内においてバンプ間で互いに接しない範囲で、それぞれ１μｍ以上４０μｍ以下のピッチＰ（中心間距離）で規則的に配列されているのが好ましく、より好ましくは２μｍ以上３５μｍ以下、さらに好ましくは５μｍ以上３０μｍ以下、特に好ましくは７μｍ以上２５μｍ以下、最も好ましくは８μｍ以上２０μｍ以下のピッチＰで規則的に配列されている。こうすることで、バンプ間の拡散接合をより好ましく行うことができる。
　第一バンプ２４の接合面（すなわち後述する圧接処理時に第二バンプ２８と当接する面）及び第二バンプ２８の接合面（すなわち後述する圧接処理時に第一バンプ２４と当接する面）は、それぞれ算術平均高さＳａが０．１ｎｍ以上７０ｎｍ以下であるのが好ましく、より好ましくは０．２ｎｍ以上６０ｎｍ以下、さらに好ましくは０．３ｎｍ以上５０ｎｍ以下、特に好ましくは０．５ｎｍ以上４０ｎｍ以下である。こうすることで、バンプ間の拡散接合をより好ましく行うことができる。なお、算術平均高さＳａの測定は、ＩＳＯ２５１７８などの規格に準拠して市販の３Ｄ表面粗さ形状測定機を用いて、本明細書の実施例に記載される諸条件に従って行うことができる。
（２）バンプ接合面の清浄化処理
　図１Ａ（ｉｉ）に示されるように、圧力１×１０－３Ｐａ以下の雰囲気中で、第一バンプ２４の接合面及び第二バンプ２８の接合面に清浄化処理を行う。これにより、第一バンプ２４の接合面及び第二バンプ２８の接合面を活性化する。すなわち、通常、金属ないし合金からなるバンプ表面には酸化物層や吸着層（不純物層）が存在している。この点、上記雰囲気中にて清浄化処理を行うことで、バンプ表面の酸化物層ないし吸着層が除去され、バンプの接合面を構成する金属原子の結合手が現れる（つまり表面が活性化される）。そして、活性化されたバンプの接合面同士を接触させることで、結合力が働き、バンプ間が強固に接合される。このように、本発明によれば、６００℃以上という高い融点を有するバンプを用いながらも、後述するとおり９０℃以下の温度にて第一バンプ２４及び第二バンプ２８を接合することができる。その結果、熱処理に伴う基板の反り等を好ましく抑制することができる。
　清浄化処理（及び後述する圧接処理）は圧力１×１０－３Ｐａ以下の雰囲気中で行われ、好ましくは１×１０－４Ｐａ以下、より好ましくは１×１０－５Ｐａ以下の雰囲気中で行われる。圧力の下限値は特に限定されるものではなく０Ｐａであってもよいが、１×１０－８Ｐａ以上が現実的である。また、上記雰囲気は、真空雰囲気及び不活性ガス（例えば窒素ガス）雰囲気のいずれであってもよいが、真空雰囲気であるのが好ましい。例えば、図１Ａ（ｉｉ）に示されるように、第一基板２２、及び第二基板又は半導体デバイス２６を真空チャンバ３０内に搬送した後、真空排気装置（例えば真空ポンプ）を用いて真空チャンバ３０内部から気体を排出することにより、真空チャンバ３０内部を真空雰囲気とすることができる。
　清浄化処理は、イオンビーム照射、中性原子ビーム照射及び不活性ガスプラズマ処理からなる群から選択される少なくとも１種であるのが好ましく、より好ましくは中性原子ビーム照射である。例えば、図１Ａ（ｉｉ）に示されるように、第一基板２２の第一バンプ２４側の表面、及び第二基板又は半導体デバイス２６の第二バンプ２８側の表面に向かって、ビーム源３２からイオンビーム（例えばアルゴンイオンビーム）ないし中性原子ビーム（例えばアルゴン原子ビーム）を照射することで、第一バンプ２４の接合面及び第二バンプ２８の接合面を好ましく活性化することができる。この清浄化処理は、市販の常温ウェーハ接合装置（例えば三菱重工工作機械株式会社製「ＢＯＮＤ　ＭＥＩＳＴＥＲ」等）を用いて好ましく行うことができる。
（３）圧接処理
　図１Ｂ（ｉｉｉ）に示されるように、引き続き圧力１×１０－３Ｐａ以下の雰囲気中で、（活性化された）第一バンプ２４の接合面と（活性化された）第二バンプ２８の接合面とが当接するように、第一基板２２と第二基板又は半導体デバイス２６とを積み重ね、９０℃以下の温度で第一バンプ２４及び第二バンプ２８を圧接する。これにより、第一基板２２と第二基板又は半導体デバイス２６とが接合された多層基板３４を形成する。こうすることで、基板の面方向において隣接するバンプ間の短絡及び基板の反りが抑制された、多層基板３４を製造することができる。
　前述したとおり、バンプ間の短絡を抑制しながら、基板の反りをも抑制することは概して困難である。すなわち、特許文献５及び６に開示されるような従来の方法は、バンプを構成する金属又は合金が十分に拡散する温度（例えば２６０℃以上）で熱圧着することによりチップ実装等を行うものであった。かかる場合、配線間ないしバンプ間の短絡は防止されうるものの、熱処理によって配線及び配線間の樹脂（例えば感光性ポリイミド等）が収縮し、基板の変形が生じるおそれがある。つまり、基板を構成する材料の熱膨張係数が相違することで、冷却時の収縮率の差が生じる結果、モールド品に反りが生じることや、チップの位置が設計からずれるといった不具合が生じうる。特に、前述した次世代パッケージング技術であるＦＯ－ＷＬＰやＰＬＰに適用される基板は、従来と比べてパッケージが低背化していることから、再配線層形成時の反りを受けやすく、上記不具合が顕著となる。
　これに対して、本発明によれば、活性化されたバンプの接合面同士の圧接を意図的な加熱及び／又は冷却を伴わない環境下で行うことができる。すなわち、９０℃以下という低温にて直接接合することができるため、基板の反りを効果的に抑制することが可能となる。その上、本発明によれば、バンプ間に半田が介在しないため半田が広がるおそれがなく、第一基板２２ないし第二基板がファインピッチ（例えば数μｍオーダー）の配線を有する場合であっても、第一基板２２及び第二基板（又は半導体デバイス２６）におけるバンプをそれぞれ対向する位置に配置することで配線間ないしバンプ間の短絡を効果的に抑制することができる。
　第一バンプ２４及び第二バンプ２８の圧接は、１０ＭＰａ以上３５０ＭＰａ以下の面圧を第一バンプ２４の接合面及び第二バンプ２８の接合面に加えるように行われるのが好ましく、より好ましくは３０ＭＰａ以上３００ＭＰａ以下、さらに好ましくは５０ＭＰａ以上２００ＭＰａ以下の面圧を第一バンプ２４の接合面及び第二バンプ２８の接合面に加えるように行われる。第一バンプ２４及び第二バンプ２８の圧接は、清浄化処理を行った真空チャンバ３０内で連続的に行うことが好ましい。かかる連続的な処理は、市販の常温ウェーハ接合装置（例えば三菱重工工作機械株式会社製「ＢＯＮＤ　ＭＥＩＳＴＥＲ」等）を用いて好ましく行うことができる。
　多層基板３４の反りをより効果的に抑制する観点から、第一バンプ２４及び第二バンプ２８の圧接は、意図的な加熱及び／又は冷却を伴わない環境下で行われるのが好ましい。ただし、第一バンプ２４及び第二バンプ２８の接合をより強固にする観点から、所定温度以下の加熱を伴う圧接は許容される。この場合、圧接時の温度は９０℃以下であるのが好ましく、より好ましくは－３０℃以上８０℃以下、さらに好ましくは－２０℃以上４５℃以下である。
（４）アンダーフィル充填（任意工程）
　図１Ｂ（ｉｖ）に示されるように、第一バンプ２４及び第二バンプ２８の圧接後、第一基板２２と第二基板又は半導体デバイス２６との隙間に樹脂（例えば液状硬化性樹脂）を充填して、第一バンプ２４及び第二バンプ２８を覆う樹脂層３６を形成してもよい。こうすることで、第一基板２２と第二基板又は半導体デバイス２６とをより強固に接合して、多層基板３４の耐振動性及び耐熱性を向上することができる。
　充填する樹脂の好ましい例としては、エポキシ樹脂、フェノール樹脂及びそれらの組合せが挙げられ、より好ましくはエポキシ樹脂である。
（５）樹脂封止（任意工程）
　半導体デバイス２６を第一基板２２に接合する場合、図１Ｃ（ｖ）に示されるように、封止材３８で半導体デバイス２６を樹脂封止するのが好ましい。こうすることで、多層基板３４全体の剛性をさらに向上することができる。封止材３８は、半導体デバイス（例えばＳｉチップ）の樹脂封止に用いられる公知の材料（例えばエポキシ樹脂等）で構成すればよく、特に限定されない。
（６）キャリアの剥離除去（任意工程）
　第一基板２２がキャリア付金属箔１８を含む場合、図１Ｃ（ｖｉ）に示されるように、所望により剛性キャリア１２及び中間層１４（存在する場合）を多層基板３４から剥離層１５の位置で剥離除去してもよい。この剥離除去は、物理的な剥離により行われるのが好ましい。物理的剥離法は、手や治工具、機械等で剛性キャリア１２を多層基板３４から引き剥がすことにより分離する手法である。また、所望により剛性キャリア１２の剥離後に露出した金属層１６をエッチング又は化学的機械研磨（ＣＭＰ）処理により除去してもよい。
　また、剛性キャリア１２が単結晶シリコンキャリアである場合、剥離の進展方向に留意することが好ましい。単結晶シリコンキャリアは、結晶方位の基準点を示すために、ノッチ、又はオリフラ（Ｏｒｉｅｎｔａｔｉｏｎ　Ｆｌａｔ）を外周部に有するのが典型的である。一般に単結晶シリコンの直径が、２００ｍｍ以下ではオリフラが形成され、２００ｍｍ以上ではノッチが形成される。以下、このノッチ及びオリフラを併せて「ノッチ等」と称することがある。
　外部応力の進展する方向とへき開方位とが一致する方向で剥離をした場合、最初の剥離による外部応力が加わった点を起点として、へき開方位に沿ってクラックが発生する等、シリコンキャリアが破壊されてしまう可能性がある。こうしたシリコンキャリアのへき開による破壊を抑制するため、剛性キャリア１２が単結晶シリコンキャリアのときは、シリコンキャリアにおけるへき開方位のいずれの方向とも不一致となるように、外部応力を加えて剛性キャリア１２の剥離を行うことが好ましい。
　したがって、本発明の好ましい態様によれば、剛性キャリア１２が、外周部にノッチ等を有する単結晶シリコンキャリアであり、キャリアの剥離工程において、単結晶シリコンキャリアの中心からノッチ等までの半直線を起点として右回り（時計回り）に角度θを規定した場合に、外部応力の進展方向が１°＜θ＜８９°の範囲内となるように剥離を行う。
　配線基板
　本発明の好ましい態様によれば、配線基板が提供される。図３に本発明による配線基板を概念的に示す。図３に示されるように、本発明の配線基板５６は、第一基板２２と、第二基板５２と、複数のバンプ５４とを備える。第一基板２２は剛性基板である。複数のバンプ５４は、第一基板２２及び第二基板５２の間に介在して、第一基板２２及び第二基板５２を結合する。また、バンプ５４は、６００℃以上の融点を有する金属又は合金からなり、かつ、０．６μｍ以上の高さを有する。
　配線基板５６は、あらゆる方法によって製造されたものであってよい。典型的には、配線基板５６は、上述した多層基板の製造方法において、第一バンプ２４を備えた第一基板２２と第二バンプ２８を備えた第二基板とを接合した後の多層基板３４に相当する。したがって、配線基板５６に含まれる第一基板２２、第二基板５２及びバンプ５４については、多層基板３４に含まれる第一バンプ２４を備えた第一基板２２、及び第二バンプ２８を備えた第二基板に関して上述したとおりである。したがって、バンプ５４はその中間部分に半田などの接合材を含まない。また製造の容易さから、バンプ５４は単一の組成であることが好ましい。
　例えば、図３に示されるように、第一基板２２が、剛性キャリア１２、及び剛性キャリア１２上の再配線層２０を備えた剛性基板であり、再配線層２０及び第二基板５２が複数のバンプ５４で結合されるのが好ましい。また、第二基板５２が、剛性キャリア４２、及び剛性キャリア４２上の再配線層５０を備えた剛性基板であってもよい。剛性キャリア１２，４２は、ガラス、シリコン又はアルミナで構成されるのが好ましい。
　バンプ５４は０．６μｍ以上の高さを有し、好ましくは１．０μｍ以上４００μｍ以下、より好ましくは１．４μｍ以上３００μｍ以下、さらに好ましくは１．８μｍ以上２００μｍ以下、最も好ましくは２μｍ以上１００μｍ以下の高さを有する。また、バンプ５４は、前述した第一バンプ２４及び第二バンプ２８と同様に、１μｍ以上４０μｍ以下のピッチ（中心間距離）で規則的に配列されているのが好ましく、より好ましくは２μｍ以上３５μｍ以下、さらに好ましくは５μｍ以上３０μｍ以下、特に好ましくは７μｍ以上２５μｍ以下、最も好ましくは８μｍ以上２０μｍ以下のピッチで規則的に配列されている。
　キャリア付金属箔
　図１Ａを参照しつつ上述したとおり、本発明の方法において所望により用いられるキャリア付金属箔１８は、剛性キャリア１２、所望により中間層１４、剥離層１５、及び金属層１６を順に備える。
　上述のとおり、剛性キャリア１２の材質はガラス、セラミックス、シリコンを含む基板、樹脂、及び金属のいずれであってもよい。すなわち、剛性キャリア１２はガラス板、セラミックス板、シリコンウェハ、金属板等といった剛性を有する支持体として機能しうるものであるのが好ましい。好ましくは、剛性キャリア１２は、ガラス、シリコンを含む基板又はアルミナで構成される。より好ましくは、ガラスキャリア、単結晶シリコン基板又は多結晶シリコン基板である。剛性キャリア１２を構成する金属の好ましい例としては、銅、チタン、ニッケル、ステンレススチール、アルミニウム等が挙げられる。セラミックスの好ましい例としては、アルミナ、ジルコニア、窒化ケイ素、窒化アルミニウム、その他各種ファインセラミックス等が挙げられる。樹脂の好ましい例としては、ポリエチレンテレフタラート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリイミド、ナイロン、液晶ポリマー、ポリエーテルエーテルケトン（ＰＥＥＫ（登録商標））、ポリアミドイミド、ポリエーテルサルフォン、ポリフェニレンサルファイド、ポリテトラフルオロエチレン（ＰＴＦＥ）、エチレンテトラフルオロエチレン（ＥＴＦＥ）等が挙げられる。より好ましくは、加熱に伴うコアレス支持体の反り防止の観点から、熱膨張係数（ＣＴＥ）が２５ｐｐｍ／Ｋ未満（典型的には１．０ｐｐｍ／Ｋ以上２３ｐｐｍ／Ｋ以下）の材料であり、そのような材料の例としては、上述したような各種樹脂（特にポリイミド、液晶ポリマー等の低熱膨張樹脂）、ガラス、シリコンを含む基板及びセラミックス等が挙げられる。また、ハンドリング性やチップ実装時の平坦性確保の観点から、剛性キャリア１２は好ましくは３０ＧＰａ以上６００ＧＰａ以下の弾性率を有し、より好ましくは４０ＧＰａ以上４００ＧＰａ以下、さらに好ましくは５０ＧＰａ以上２５０ＧＰａ以下、特に好ましくは６０ＧＰａ以上１５０ＧＰａ以下の弾性率を有する。これらの特性を満たす材料として、剛性キャリア１２はガラス、シリコンを含む基板又はセラミックス（例えばアルミナ）で構成されるのが好ましく、より好ましくはガラス、シリコンを含む基板、又はセラミックスで構成され、特に好ましくはガラス又はシリコンを含む基板で構成される。ガラスから構成される剛性キャリア１２としては、例えばガラス板が挙げられる。ガラスを剛性キャリア１２として用いた場合、軽量で、熱膨脹係数が低く、絶縁性が高く、剛直で表面が平坦なため、金属層１６の表面を極度に平滑にできる等の利点がある。また、剛性キャリア１２がガラスである場合、微細回路形成に有利な表面平坦性（コプラナリティ）を有している点、配線製造工程におけるデスミアや各種めっき工程において耐薬品性を有している点、キャリア付金属箔１８から剛性キャリア１２を剥離する際に化学的分離法が採用できる点等の利点がある。剛性キャリア１２を構成するガラスの好ましい例としては、石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダライムガラス、アルミノシリケートガラス、及びそれらの組合せが挙げられ、より好ましくは無アルカリガラス、ソーダライムガラス、及びそれらの組合せであり、特に好ましくは無アルカリガラスである。無アルカリガラスは、二酸化ケイ素、酸化アルミニウム、酸化ホウ素、及び酸化カルシウムや酸化バリウム等のアルカリ土類金属酸化物を主成分とし、更にホウ酸を含有する、アルカリ金属を実質的に含有しないガラスのことである。この無アルカリガラスは、０℃から３５０℃までの広い温度帯域において熱膨脹係数が３ｐｐｍ／Ｋ以上５ｐｐｍ／Ｋ以下の範囲で低く安定しているため、加熱を伴うプロセスにおけるガラスの反りを最小限にできるとの利点がある。シリコンを含む基板を剛性キャリア１２として用いた場合、ガラスと同様に軽量で、熱膨脹係数が低く、絶縁性が高く、剛直で表面が平坦なため、金属層１６の表面を極度に平滑にできる等の利点がある。また、剛性キャリア１２がシリコンを含む基板である場合、微細回路形成に有利な表面平坦性（コプラナリティ）を有している点、配線製造工程におけるデスミアや各種めっき工程において耐薬品性を有している点、キャリア付金属箔１８から剛性キャリア１２を剥離する際に化学的分離法が採用できる点等の利点がある。剛性キャリア１２を構成するシリコンを含む基板としては元素としてＳｉを含むものであればどのような基板でもよく、ＳｉＯ２基板、ＳｉＮ基板、Ｓｉ単結晶基板、Ｓｉ多結晶基板等が適用できる。剛性キャリア１２の厚さは１００μｍ以上２０００μｍ以下が好ましく、より好ましくは３００μｍ以上１８００μｍ以下、さらに好ましくは４００μｍ以上１１００μｍ以下である。剛性キャリア１２がこのような範囲内の厚さであると、ハンドリングに支障を来さない適切な強度を確保しながら配線の薄型化、及び電子部品搭載時に生じる反りの低減を実現することができる。
　所望により設けられる中間層１４は、１層構成であってもよいし、２層以上の構成であってもよい。中間層１４が２層以上の層で構成される場合には、中間層１４は、剛性キャリア１２直上に設けられた第１中間層と、剥離層１５に隣接して設けられた第２中間層とを含む。第１中間層は、剛性キャリア１２との密着性を確保する点から、Ｔｉ、Ｃｒ、Ａｌ及びＮｉからなる群から選択される少なくとも１種の金属で構成される層であるのが好ましい。第１中間層は、純金属であってもよいし、合金であってもよい。第１中間層の厚さは５ｎｍ以上５００ｎｍ以下であるのが好ましく、より好ましくは１０ｎｍ以上３００ｎｍ以下、さらに好ましくは１８ｎｍ以上２００ｎｍ以下、特に好ましくは２０ｎｍ以上１００ｎｍ以下である。第２中間層は、剥離層１５との剥離強度を所望の値に制御する点から、Ｃｕで構成される層であるのが好ましい。第２中間層の厚さは５ｎｍ以上５００ｎｍ以下であるのが好ましく、より好ましくは１０ｎｍ以上４００ｎｍ以下、さらに好ましくは１５ｎｍ以上３００ｎｍ以下、特に好ましくは２０ｎｍ以上２００ｎｍ以下である。第１中間層と第２中間層との間には、別の介在層が存在していてもよく、介在層の構成材料の例としては、Ｔｉ、Ｃｒ、Ｍｏ、Ｍｎ、Ｗ及びＮｉからなる群から選択される少なくとも１種の金属とＣｕとの合金等が挙げられる。一方、中間層１４が１層構成の場合には、上述した第１中間層を中間層としてそのまま採用してもよいし、第１中間層及び第２中間層を、１層の中間合金層で置き換えてもよい。この中間合金層は、Ｔｉ、Ｃｒ、Ｍｏ、Ｍｎ、Ｗ、Ａｌ及びＮｉからなる群から選択される少なくとも１種の金属の含有量が１．０ａｔ％以上であり、かつ、Ｃｕ含有量が３０ａｔ％以上である銅合金で構成されるのが好ましい。中間合金層の厚さは５ｎｍ以上５００ｎｍ以下であるのが好ましく、より好ましくは１０ｎｍ以上４００ｎｍ以下、さらに好ましくは１５ｎｍ以上３００ｎｍ以下、特に好ましくは２０ｎｍ以上２００ｎｍ以下である。なお、上述した各層の厚さは、層断面を透過型電子顕微鏡のエネルギー分散型Ｘ線分光分析器（ＴＥＭ－ＥＤＸ）で分析することにより測定される値とする。中間層１４を構成する金属は原料成分や成膜工程等に起因する不可避的不純物を含んでいてもよい。また、特に制限されるものではないが、中間層１４の成膜後に大気に暴露される場合、それに起因して混入する酸素の存在は許容される。中間層１４は、いかなる方法で製造されたものであってもよいが、金属ターゲットを用いたマグネトロンスパッタリング法により形成された層であるのが膜厚分布の均一性を具備できる点で特に好ましい。
　剥離層１５は、剛性キャリア１２、及び存在する場合には中間層１４の剥離を可能ないし容易とする層である。剥離層１５は、物理的に力を加える方法により剥離が可能なもののほか、レーザーにより剥離する方法(レーザーリフトオフ、ＬＬＯ)により剥離が可能となるものでも良い。剥離層１５がレーザーリフトオフにより剥離が可能となる材質で構成される場合、剥離層１５は硬化後のレーザー光線照射により界面の接着強度が低下する樹脂で構成されてもよく、あるいはレーザー光線照射により改質がされるケイ素や炭化ケイ素などの層であってもよい。また、剥離層１５は、有機剥離層及び無機剥離層のいずれであってもよい。有機剥離層に用いられる有機成分の例としては、窒素含有有機化合物、硫黄含有有機化合物、カルボン酸等が挙げられる。窒素含有有機化合物の例としては、トリアゾール化合物、イミダゾール化合物等が挙げられる。一方、無機剥離層に用いられる無機成分の例としては、Ｃｕ、Ｔｉ、Ａｌ、Ｎｂ、Ｚｒ、Ｃｒ、Ｗ、Ｔａ、Ｃｏ、Ａｇ、Ｎｉ、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ、Ｍｏの少なくとも一種類以上を含む金属酸化物若しくは金属酸窒化物、又は炭素等が挙げられる。これらの中でも、剥離層１５は主として炭素を含んでなる層であるのが剥離容易性や層形成性の点等から好ましく、より好ましくは主として炭素又は炭化水素からなる層であり、さらに好ましくは硬質炭素膜であるアモルファスカーボンからなる層である。この場合、剥離層１５（すなわち炭素含有層）はＸＰＳにより測定される炭素濃度が６０原子％以上であるのが好ましく、より好ましくは７０原子％以上、さらに好ましくは８０原子％以上、特に好ましくは８５原子％以上である。炭素濃度の上限値は特に限定されず１００原子％であってもよいが、９８原子％以下が現実的である。剥離層１５は不可避的不純物（例えば雰囲気等の周囲環境に由来する酸素、炭素、水素等）を含みうる。また、剥離層１５には後に積層される金属層１６等の成膜手法に起因して、剥離層１５として含有された金属以外の種類の金属原子が混入しうる。剥離層１５として炭素含有層を用いた場合には剛性キャリアとの相互拡散性及び反応性が小さく、３００℃を超える温度でのプレス加工等を受けても、金属層と接合界面との間での高温加熱による金属結合の形成を防止して、剛性キャリアの引き剥がし除去が容易な状態を維持することができる。剥離層１５はスパッタリング等の気相法により形成された層であるのが剥離層１５中の過度な不純物を抑制する点、他の層の連続生産性の点などから好ましい。剥離層１５として炭素含有層を用いた場合の厚さは１ｎｍ以上２０ｎｍ以下が好ましく、より好ましくは１ｎｍ以上１０ｎｍ以下である。この厚さは、層断面を透過型電子顕微鏡のエネルギー分散型Ｘ線分光分析器（ＴＥＭ－ＥＤＸ）で分析することにより測定される値とする。
　剥離層１５は、金属酸化物層及び炭素含有層のそれぞれの層を含むか、又は金属酸化物及び炭素の双方を含む層であってもよい。特に、キャリア付金属箔１８が中間層１４を含む場合、炭素含有層が剛性キャリア１２の安定的な剥離に寄与するとともに、金属酸化物層が中間層１４及び金属層１６に由来する金属元素の加熱に伴う拡散を抑制することができ、結果として例えば３５０℃以上もの高温で加熱された後においても、安定した剥離性を保持することが可能となる。金属酸化物層はＣｕ、Ｔｉ、Ａｌ、Ｎｂ、Ｚｒ、Ｃｒ、Ｗ、Ｔａ、Ｃｏ、Ａｇ、Ｎｉ、Ｉｎ、Ｓｎ、Ｚｎ、Ｇａ、Ｍｏ又はそれらの組合せで構成される金属の酸化物を含む層であるのが好ましい。金属酸化物層は金属ターゲットを用い、酸化性雰囲気下でスパッタリングを行う反応性スパッタリング法により形成された層であるのが、成膜時間の調整によって膜厚を容易に制御可能な点から特に好ましい。金属酸化物層の厚さは０．１ｎｍ以上１００ｎｍ以下であるのが好ましい。金属酸化物層の厚さの上限値としては、より好ましくは６０ｎｍ以下、さらに好ましくは３０ｎｍ以下、特に好ましくは１０ｎｍ以下である。この厚さは、層断面を透過型電子顕微鏡のエネルギー分散型Ｘ線分光分析器（ＴＥＭ－ＥＤＸ）で分析することにより測定される値とする。このとき、剥離層１５として金属酸化物層及び炭素層が積層される順は特に限定されない。また、剥離層１５は、金属酸化物層及び炭素含有層の境界が明瞭には特定されない混相（すなわち金属酸化物及び炭素の双方を含む層）の状態で存在していてもよい。
　同様に、高温での熱処理後においても安定した剥離性を保持する観点から、剥離層１５は、金属層１６に隣接する側の面がフッ化処理面及び／又は窒化処理面である金属含有層であってもよい。金属含有層にはフッ素の含有量及び窒素の含有量の和が１．０原子％以上である領域（以下、「（Ｆ＋Ｎ）領域」と称する）が１０ｎｍ以上の厚さにわたって存在するのが好ましく、（Ｆ＋Ｎ）領域は金属含有層の金属層１６側に存在するのが好ましい。（Ｆ＋Ｎ）領域の厚さ（ＳｉＯ２換算）は、ＸＰＳを用いてキャリア付金属箔１８の深さ方向元素分析を行うことにより特定される値とする。フッ化処理面ないし窒化処理面は、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）、又は反応性スパッタリング法により好ましく形成することができる。一方、金属含有層に含まれる金属元素は、負の標準電極電位を有するのが好ましい。金属含有層に含まれる金属元素の好ましい例としては、Ｃｕ、Ａｇ、Ｓｎ、Ｚｎ、Ｔｉ、Ａｌ、Ｎｂ、Ｚｒ、Ｗ、Ｔａ、Ｍｏ及びそれらの組合せ（例えば合金や金属間化合物）が挙げられる。金属含有層における金属元素の含有率は５０原子％以上１００原子％以下であることが好ましい。金属含有層は１層から構成される単層であってもよく、２層以上から構成される多層であってもよい。金属含有層全体の厚さは、１０ｎｍ以上１０００ｎｍ以下であることが好ましく、より好ましくは３０ｎｍ以上５００ｎｍ以下、さらに好ましくは５０ｎｍ以上４００ｎｍ以下、特に好ましくは１００ｎｍ以上３００ｎｍ以下である。金属含有層自体の厚さは、層断面を透過型電子顕微鏡のエネルギー分散型Ｘ線分光分析器（ＴＥＭ－ＥＤＸ）で分析することにより測定される値とする。
　あるいは、剥離層１５は、炭素層等に代えて、金属酸窒化物含有層であってもよい。金属酸窒化物含有層の剛性キャリア１２と反対側（すなわち金属層１６側）の表面は、ＴａＯＮ 、ＮｉＯＮ、ＴｉＯＮ、ＮｉＷＯＮ及びＭｏＯＮからなる群から選択される少なくとも１種の金属酸窒化物を含むのが好ましい。また、剛性キャリア１２と金属層１６との密着性を確保する点から、金属酸窒化物含有層の剛性キャリア１２側の表面は、Ｃｕ、Ｔｉ、Ｔａ、Ｃｒ、Ｎｉ、Ａｌ、Ｍｏ、Ｚｎ、Ｗ、ＴｉＮ及びＴａＮからなる群から選択される少なくとも１種を含むのが好ましい。こうすることで、金属層１６表面の異物粒子数を抑制して回路形成性を向上し、かつ、高温で長時間加熱された後においても、安定した剥離強度を保持することが可能となる。金属酸窒化物含有層の厚さは５ｎｍ以上５００ｎｍ以下であるのが好ましく、より好ましくは１０ｎｍ以上４００ｎｍ以下、さらに好ましくは２０ｎｍ以上２００ｎｍ以下、特に好ましくは３０ｎｍ以上１００ｎｍ以下である。この厚さは、層断面を透過型電子顕微鏡のエネルギー分散型Ｘ線分光分析器（ＴＥＭ－ＥＤＸ）で分析することにより測定される値とする。
　金属層１６は金属で構成される層である。金属層１６は、１層構成であってもよいし、２層以上の構成であってもよい。金属層１６が２層以上の層で構成される場合には、金属層１６は、剥離層１５の剛性キャリア１２と反対の面側に、第１金属層から第ｍ金属層（ｍは２以上の整数）までの各金属層が順に積層した構成とすることができる。金属層１６全体の厚さは１ｎｍ以上２０００ｎｍ以下であることが好ましく、好ましくは１００ｎｍ以上１５００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下、さらに好ましくは３００ｎｍ以上８００ｎｍ以下、特に好ましくは３５０ｎｍ以上５００ｎｍ以下である。金属層１６の厚さは、層断面を透過型電子顕微鏡のエネルギー分散型Ｘ線分光分析器（ＴＥＭ－ＥＤＸ）で分析することにより測定される値とする。以下、金属層１６が第１金属層及び第２金属層の２層で構成される例について説明する。
　第１金属層は、キャリア付金属箔１８に対してエッチングストッパー機能や反射防止機能等の所望の機能を付与するものであることが好ましい。第１金属層を構成する金属の好ましい例としては、Ｔｉ、Ａｌ、Ｎｂ、Ｚｒ、Ｃｒ、Ｗ、Ｔａ、Ｃｏ、Ａｇ、Ｎｉ、Ｍｏ及びそれらの組合せが挙げられ、より好ましくはＴｉ、Ｚｒ、Ａｌ、Ｃｒ、Ｗ、Ｎｉ、Ｍｏ及びそれらの組合せ、さらに好ましくはＴｉ、Ａｌ、Ｃｒ、Ｎｉ、Ｍｏ及びそれらの組合せ、特に好ましくはＴｉ、Ｍｏ及びそれらの組合せである。これらの元素は、フラッシュエッチング液（例えば銅フラッシュエッチング液）に対して溶解しないという性質を有し、その結果、フラッシュエッチング液に対して優れた耐薬品性を呈することができる。したがって、第１金属層は、後述する第２金属層よりもフラッシュエッチング液によってエッチングされにくい層となり、それ故エッチングストッパー層として機能しうる。また、第１金属層を構成する上述の金属は光の反射を防止する機能も有するため、第１金属層は、画像検査（例えば自動画像検査（ＡＯＩ））において視認性を向上させるための反射防止層としても機能しうる。第１金属層は、純金属であってもよいし、合金であってもよい。第１金属層を構成する金属は原料成分や成膜工程等に起因する不可避的不純物を含んでいてもよい。また、上記金属の含有率の上限は特に限定されず、１００原子％であってもよい。第１金属層は物理気相堆積（ＰＶＤ）法により形成された層であるのが好ましく、より好ましくはスパッタリングにより形成された層である。第１金属層の厚さは、１ｎｍ以上５００ｎｍ以下であることが好ましく、より好ましくは１０ｎｍ以上４００ｎｍ以下、さらに好ましくは３０ｎｍ以上３００ｎｍ以下、特に好ましくは５０ｎｍ以上２００ｎｍ以下である。
　第２金属層を構成する金属の好ましい例としては、第４族、第５族、第６族、第９族、第１０族及び第１１族の遷移元素、Ａｌ、並びにそれらの組合せ（例えば合金や金属間化合物）が挙げられ、より好ましくは第４族及び第１１族の遷移元素、Ａｌ、Ｎｂ、Ｃｏ、Ｎｉ、Ｍｏ、並びにそれらの組合せ、さらに好ましくは第１１族の遷移元素、Ｔｉ、Ａｌ、Ｍｏ、及びそれらの組合せ、特に好ましくはＣｕ、Ｔｉ、Ｍｏ、及びそれらの組合せ、最も好ましくはＣｕである。第２金属層は、いかなる方法で製造されたものでよく、例えば、無電解金属めっき法及び電解金属めっき法等の湿式成膜法、スパッタリング及び真空蒸着等の物理気相堆積（ＰＶＤ）法、化学気相成膜、又はそれらの組合せにより形成した金属箔であってよい。特に好ましい第２金属層は、極薄化によるファインピッチ化に対応しやすい観点から、スパッタリング法や真空蒸着等の物理気相堆積（ＰＶＤ）法により形成された金属層であり、最も好ましくはスパッタリング法により製造された金属層である。また、第２金属層は、無粗化の金属層であるのが好ましいが、配線パターン形成に支障を来さないかぎり予備的粗化やソフトエッチング処理や洗浄処理、酸化還元処理により二次的な粗化が生じたものであってもよい。ファインピッチ化に対応する観点から、第２金属層の厚さは１０ｎｍ以上１０００ｎｍ以下であることが好ましく、より好ましくは２０ｎｍ以上９００ｎｍ以下、さらに好ましくは３０ｎｍ以上７００ｎｍ以下、さらにより好ましくは５０ｎｍ以上６００ｎｍ以下、特に好ましくは７０ｎｍ以上５００ｎｍ以下、最も好ましくは１００ｎｍ以上４００ｎｍ以下である。このような範囲内の厚さの金属層はスパッタリング法により製造されるのが成膜厚さの面内均一性や、シート状やロール状での生産性の観点で好ましい。
　金属層１６が１層構成の場合には、上述した第２金属層を金属層１６としてそのまま採用することが好ましい。一方、金属層１６がｎ層（ｎは３以上の整数）構成である場合には、金属層１６の第１金属層から第（ｎ－１）金属層までを上述した第１金属層の構成とすることが好ましく、金属層１６の最外層、すなわち第ｎ金属層を上述した第２金属層の構成とすることが好ましい。
　金属層１６、所望により中間層１４、及び所望により剥離層１５（すなわち少なくとも金属層１６、例えば金属層１６及び中間層１４）が、剛性キャリア１２の端面にまで延出することにより、当該端面が被覆されるのが好ましい。すなわち、剛性キャリア１２の表面のみならず端面も少なくとも金属層１６で被覆されていることが好ましい。端面も被覆することで、配線基板の製造工程における剛性キャリア１２への薬液の浸入を防止することができる他、キャリア付金属箔１８をハンドリングする際の側端部における剥離によるチッピング、すなわち剥離層１５上の皮膜（すなわち金属層１６）の欠けを強固に防止させることができる。剛性キャリア１２の端面における被覆領域は、剛性キャリア１２の表面から厚さ方向（すなわち剛性キャリア表面に対して垂直な方向）に向かって、好ましくは０．１ｍｍ以上の領域、より好ましくは０．２ｍｍ以上の領域、さらに好ましくは剛性キャリア１２の端面全域にわたるものとする。
　本発明を以下の例によってさらに具体的に説明する。
　例Ａ１
　再配線層を有する剛性基板と、半導体デバイスとを常温接合することにより、多層基板を製造した。
（１）キャリア付金属箔の用意
　剛性キャリア１２としての直径２００ｍｍのサイズで厚さ０．７ｍｍのガラス基板（材質：ソーダライムガラス）上に、中間層１４としてのチタン層（厚さ５０ｎｍ）及び銅層（厚さ２００ｎｍ）、剥離層１５としてのアモルファスカーボン層（厚さ６ｎｍ）、並びに金属層１６としてのチタン層（厚さ１００ｎｍ）及び銅層（厚さ３００ｎｍ）がこの順でスパッタリングにより成膜されたキャリア付金属箔１８を用意した。
（２）第一基板及び第一バンプの形成
　キャリア付金属箔１８上に絶縁層及び配線層を含む再配線層２０をコアレスビルドアップ法により形成して、第一基板２２を得た。そして、第一基板２２の再配線層２０上に複数の第一バンプ２４を形成した（図１Ａ（ｉ）参照）。具体的には、第一基板２２の再配線層２０側の表面に感光性レジストを塗布し、露光及び現像を行い、所定パターンのフォトレジスト層を形成した。次いで、再配線層２０の露出表面（すなわちフォトレジスト層でマスキングされていない部分）にパターン電解銅めっきを行った後、フォトレジスト層を剥離することで、複数の第一バンプ２４を形成した。第一基板２２に設けられた第一バンプ２４の光学顕微鏡観察像（倍率：１００倍）及び走査型電子顕微鏡（ＳＥＭ）観察像（倍率：２０００倍）を図４及び５にそれぞれ示す。形成された第一バンプ２４は、高さ５μｍ及び直径５μｍの円柱状であり、１０μｍのピッチ（中心間距離）で規則的に配列されたものであった。
（３）半導体デバイスの用意
　半導体デバイス２６としてＳｉチップを用意した。上記（２）の第一バンプ２４の形成方法と同様にして、半導体デバイス２６の表面に、高さ５μｍ及び直径５μｍの円柱状の第二バンプ２８を、１０μｍのピッチで規則的に形成した（図１Ａ（ｉ）参照）。
（４）清浄化処理
　圧力１×１０－５Ｐａ以下の真空中において、常温ウェーハ接合装置（三菱重工工作機械株式会社製、ＢＯＮＤ　ＭＥＩＳＴＥＲ、ＭＷＢ－０６／０８ＡＸ）を用いて第一バンプ２４の接合面及び第二バンプ２８の接合面に対して清浄化処理を行った（図１Ａ（ｉｉ）参照）。具体的には、上記（２）及び（３）で得られた第一基板２２及び半導体デバイス２６をそれぞれ真空チャンバ３０内に設置した後、真空チャンバ３０内の気体を排出することで、上記圧力以下の真空状態とした。その後、第一基板２２の第一バンプ２４が設けられた側の表面、及び半導体デバイス２６の第二バンプ２８が設けられた側の表面に向かって、それぞれビーム源３２としての高速原子ビーム源からアルゴン原子ビームを３６０秒間照射した。こうすることで、第一バンプ２４の接合面及び第二バンプ２８の接合面をそれぞれ活性化した。
（５）圧接処理
　上記常温ウェーハ接合装置を用いて、第一基板２２及び半導体デバイス２６の常温接合を行った（図１Ｂ（ｉｉｉ）参照）。具体的には、圧力１×１０－３Ｐａ以下の真空中において、活性化された第一バンプ２４の接合面と活性化された第二バンプ２８の接合面が当接するように、第一基板２２と半導体デバイス２６とを積み重ねてプレスした。このとき、プレス荷重は１００ｋＮ（第一バンプ２４及び第二バンプ２８の接合面に加わる面圧としては１４０ＭＰａ）とし、加熱を行うことなく常温（２５℃）にてプレスを行った。こうすることで、第一バンプ２４及び第二バンプ２８を圧接し、第一基板２２及び半導体デバイス２６が接合された多層基板３４を得た。
（６）アンダーフィル充填及び樹脂封止
　得られた多層基板３４において、第一基板２２と半導体デバイス２６との隙間にエポキシ樹脂からなる液状硬化性樹脂（昭和電工マテリアルズ株式会社製、ＣＥＬ－Ｃ－３９００）を充填後、硬化させることにより、第一バンプ２４及び第二バンプ２８を覆う樹脂層３６を形成した（図１Ｂ（ｉｖ）参照）。その後、多層基板３４の半導体デバイス２６側の表面に対して、半導体デバイス２６を覆うようにエポキシ樹脂からなる封止材３８で樹脂封止を行った（図１Ｃ（ｖ）参照）。
　例Ａ２
　例Ａ１の（２）でキャリア付金属箔１８上に絶縁層及び配線層を含む再配線層２０をコアレスビルドアップ法により形成する際に、図６Ａ及び６Ｂに示すように、再配線層２０の周縁部（第一バンプ２４より外側の部分）に、ピン状のピラー２５（材質：銅）を９６本、設置した。それ以外は例Ａ１と同様にして、図７に示す第一基板２２及び半導体デバイス２６が接合された多層基板３４を得た。
　例Ｂ１～Ｂ８
　第一基板及び第二基板を常温接合し、バンプ間の接合強度を評価した。
（１）第一基板の用意
　剛性キャリア１２としての直径２００ｍｍのサイズで厚さ０．７ｍｍの円板状ガラスシート（材質：ソーダライムガラス）上に、金属層１６としてのチタン層（厚さ５０ｎｍ）及び銅層（厚さ２００ｎｍ）がスパッタリングにより成膜された基板を用意し、第一基板２２とした。
（２）第一バンプの形成
　第一基板２２の中央部である１００ｍｍ×１００ｍｍの矩形領域に、セミアディティブ法により第一バンプ２４を形成した。具体的には、第一基板２２の銅層側の表面に感光性レジストを塗布し、露光及び現像を行い、所定パターンのフォトレジスト層を形成した。次いで、銅層の露出表面（すなわちフォトレジスト層でマスキングされていない部分）にパターン電解銅めっきを行った後、フォトレジスト層を剥離することで、上記矩形領域に複数の第一バンプ２４を形成した。形成された第一バンプ２４は、表１に示される高さ、及び直径６μｍの円柱状であり、１０μｍのピッチ（中心間距離）で規則的に配列されたものであった。また、第一バンプ２４の形成と併せて、上記同様の手法により、第一基板２２の銅層側の表面にアライメントマーク用の回路を形成した。この回路は、第一基板２２の中央から上下左右に６５ｍｍずつ離れた位置（４箇所）に形成された。
（３）第二基板の作製
　第二バンプ２８の高さを表１に示されるとおりとしたこと以外は、上記（１）及び（２）と同様にして、第二バンプ２８が表面に形成された第二基板を作製した。
（４）エッチング処理
　アライメントマーク形成のため、第一基板２２の第一バンプ２４が形成された側の表面、及び第二基板の第二バンプ２８が形成された側の表面に対して、それぞれ銅エッチング液を用いたエッチング処理を行った。このとき、例Ｂ１、Ｂ３及びＢ５～Ｂ８については、第一バンプ２４及び第二バンプ２８がエッチング液に接触しないように、第一基板２２及び第二基板の中央部である１００ｍｍ×１００ｍｍの矩形領域をそれぞれシートで覆った後、エッチング処理を行った。一方、例Ｂ２及びＢ４については上記領域をシートで覆うことなくエッチング処理を行った。ここで、例Ｂ１、Ｂ３又はＢ５～Ｂ８におけるエッチング処理後のバンプのＳＥＭ像（倍率：１００００倍）を図８に示すとともに、例Ｂ２におけるエッチング処理後のバンプのＳＥＭ像（倍率：１００００倍）を図９に示す。また、エッチング処理後の第一バンプ２４及び第二バンプ２８の接合面における表面形状を、３Ｄ表面粗さ形状測定機（Ｚｙｇｏ社製、ＮｅｘＶｉｅｗ）を用い、ＩＳＯ２５１７８に準拠して、対物レンズ５０倍、ズームレンズ２０倍、測定範囲８９μｍ×８７μｍの条件にて測定した。得られた三次元表面形状から、範囲３μｍ×３μｍの粗さ曲線を抽出し、装置付属の解析プログラム「Ｍｘ」により下記の補正条件にて粗さ曲線の補正を行い、算術平均高さＳａを算出した。結果は表１に示されるとおりであった。
＜補正条件＞　　　
‐Ｒｅｍｏｖｅ：Ｆｏｒｍ　Ｒｅｍｏｖｅ
‐Ｆｉｌｔｅｒ　Ｔｙｐｅ：Ｓｐｌｉｎｅ
‐Ｆｉｌｔｅｒ：Ｌｏｗ　Ｐａｓｓ
‐Ｔｙｐｅ：Ｇａｕｓｓｉａｎ　Ｓｐｌｉｎｅ　Ａｕｔｏ
（５）清浄化処理及び常温接合
　例Ａ１の（４）及び（５）と同様の方法により第一バンプ２４及び第二バンプ２８を圧接し、第一基板２２及び第二基板が接合された多層基板３４を得た。
（６）接合強度の評価
　第一バンプ２４及び第二バンプ２８間の接合強度を評価すべく、剥離試験を以下のようにして行った。すなわち、多層基板３４の第二基板側を固定した後、第一基板２２の端部を手で把持して剥離した。剥離後の多層基板３４を観察し、第一バンプ２４及び第二バンプ２８の接合面で剥離しているものを不合格と判定し、それ以外のもの（例えば第一基板２２の銅層と第一バンプ２４との間から剥離しているもの）を合格と判定した。結果は表１に示されるとおりであった。なお、例Ｂ１～Ｂ７のいずれにもバンプ間の短絡及び基板の反りは全く認められなかった。
Figure JPOXMLDOC01-appb-T000001
　例Ｃ１及びＣ２
　第一基板及び第二基板を接合することで、配線基板を製造した。
（１）第一基板の用意及び第一バンプの形成
　第一バンプ２４の高さを５μｍとしたこと以外は、例Ｂ１～Ｂ８の（１）及び（２）と同様の方法により、第一バンプ２４が形成された第一基板２２を作製した。
（２）第二基板の用意
　例Ｂ１～Ｂ８の（１）で用意した基板を第二基板５２とした。なお、この第二基板５２に対しては、バンプの形成を行わなかった。
（３）エッチング処理
　第一基板２２の第一バンプ２４が形成された側の表面に対して銅エッチング液を用いたエッチング処理を行った。このとき、例Ｃ１については、第一バンプ２４がエッチング液に接触しないように、第一基板２２の中央部である１００ｍｍ×１００ｍｍの矩形領域をそれぞれシートで覆った後、エッチング処理を行った。一方、例Ｃ２については上記領域をシートで覆うことなくエッチング処理を行った。なお、第二基板５２に対してはエッチング処理を行わなかった。
（４）清浄化処理及び圧接処理
　例Ａ１の（４）と同様の方法により、第一バンプ２４の接合面、及び第二基板５２の銅層側の表面に対して清浄化処理を行った。その後、例Ａ１の（５）と同様の方法により、活性化された第一バンプ２４の接合面と活性化された第二基板５２の銅層表面が当接するように、第一基板２２と第二基板５２とを積み重ねてプレスした。こうして、第一基板２２及び第二基板５２が第一バンプ２４（バンプ５４）を介して接合された配線基板５６を得た。

 

Claims (21)

  1. 　多層基板の製造方法であって、
    　表面に複数の第一バンプを所定の配置で備えた剛性基板である第一基板と、前記所定の配置と対応する配置で表面に複数の第二バンプを備えた第二基板又は半導体デバイスとを用意する工程であって、前記第一バンプ及び前記第二バンプの各々が、６００℃以上の融点を有する金属又は合金からなり、かつ、０．３μｍ以上の高さを有する工程と、
    　圧力１×１０－３Ｐａ以下の雰囲気中で、前記第一バンプの接合面及び前記第二バンプの接合面に清浄化処理を行い、
    　引き続き圧力１×１０－３Ｐａ以下の雰囲気中で、前記第一バンプの接合面と前記第二バンプの接合面が当接するように、前記第一基板と前記第二基板又は半導体デバイスとを積み重ね、９０℃以下の温度で前記第一バンプ及び前記第二バンプを圧接して、多層基板を形成する工程と、
    を含む、多層基板の製造方法。
  2. 　前記第一基板が、剛性キャリア、前記剛性キャリア上の再配線層、及び前記再配線層上の前記複数の第一バンプを備えた剛性基板である、請求項１に記載の方法。
  3. 　前記第二基板が、剛性キャリア、前記剛性キャリア上の再配線層、及び前記再配線層上の前記複数の第二バンプを備えた剛性基板である、請求項１又は２に記載の方法。
  4. 　前記清浄化処理が、イオンビーム照射、中性原子ビーム照射及び不活性ガスプラズマ処理からなる群から選択される少なくとも１種である、請求項１～３のいずれか一項に記載の方法。
  5. 　前記第一基板及び前記第二基板の少なくとも一方の弾性率が３０ＧＰａ以上６００ＧＰａ以下である、請求項１～４のいずれか一項に記載の方法。
  6. 　前記第一基板及び前記第二基板の少なくとも一方がシリコン又はアルミナを含む、請求項１～５のいずれか一項に記載の方法。
  7. 　前記第一基板及び前記第二基板の少なくとも一方がガラスを含む、請求項１～６のいずれか一項に記載の方法。
  8. 　前記第一バンプ及び前記第二バンプが、それぞれ０．３μｍ以上の高さを有する、請求項１～７のいずれか一項に記載の方法。
  9. 　前記第一バンプ及び前記第二バンプが、それぞれ直径１μｍ以上５０μｍ以下の円形状である、請求項１～８のいずれか一項に記載の方法。
  10. 　前記第一バンプ及び前記第二バンプが、それぞれ１μｍ以上４０μｍ以下のピッチ（中心間距離）で規則的に配列されている、請求項１～９のいずれか一項に記載の方法。
  11. 　前記第一バンプの接合面及び前記第二バンプの接合面は、それぞれ算術平均高さＳａが０．１ｎｍ以上７０ｎｍ以下である、請求項１～１０のいずれか一項に記載の方法。
  12. 　前記第一バンプ及び前記第二バンプが遷移金属からなる、請求項１～１１のいずれか一項に記載の方法。
  13. 　前記第一バンプ及び前記第二バンプが、Ａｕ、Ａｇ及びＣｕからなる群から選択される少なくとも１種からなる、請求項１～１２のいずれか一項に記載の方法。
  14. 　前記第一バンプ及び前記第二バンプがＣｕからなる、請求項１～１１のいずれか一項に記載の方法。
  15. 　前記圧接が、１０ＭＰａ以上３５０ＭＰａ以下の面圧を前記第一バンプの接合面及び前記第二バンプの接合面に加えるように行われる、請求項１～１４のいずれか一項に記載の方法。
  16. 　前記第一バンプ及び前記第二バンプの圧接後、前記第一基板と前記第二基板又は半導体デバイスとの隙間に樹脂を充填して、前記第一バンプ及び前記第二バンプを覆う樹脂層を形成する工程をさらに含む、請求項１～１５のいずれか一項に記載の方法。
  17. 　前記圧接が意図的な加熱及び／又は冷却を伴わない環境下で行われる、請求項１～１６のいずれか一項に記載の方法。
  18. 　剛性基板である第一基板と、
    　第二基板と、
    　前記第一基板及び前記第二基板の間に介在して、前記第一基板及び前記第二基板を結合する複数のバンプと、
    を備え、前記バンプは、６００℃以上の融点を有する金属又は合金からなり、かつ、０．６μｍ以上の高さを有する、配線基板。
  19. 　前記第一基板が、剛性キャリア、及び前記剛性キャリア上の再配線層を備えた剛性基板であり、前記再配線層及び前記第二基板が前記複数のバンプで結合される、請求項１８に記載の配線基板。
  20. 　前記剛性キャリアがガラス、シリコンを含む基板又はアルミナで構成される、請求項１９に記載の配線基板。
  21. 　前記バンプが、１μｍ以上４０μｍ以下のピッチ（中心間距離）で規則的に配列されている、請求項１８～２０のいずれか一項に記載の配線基板。

     
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