JP2015111618A - 実装方法 - Google Patents
実装方法 Download PDFInfo
- Publication number
- JP2015111618A JP2015111618A JP2013253002A JP2013253002A JP2015111618A JP 2015111618 A JP2015111618 A JP 2015111618A JP 2013253002 A JP2013253002 A JP 2013253002A JP 2013253002 A JP2013253002 A JP 2013253002A JP 2015111618 A JP2015111618 A JP 2015111618A
- Authority
- JP
- Japan
- Prior art keywords
- stud bump
- substrate
- mounting
- bonding
- tip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000010438 heat treatment Methods 0.000 claims description 13
- 238000005304 joining Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 230000008569 process Effects 0.000 abstract description 3
- 239000010931 gold Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 10
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 238000001994 activation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/1183—Reworking, e.g. shaping
- H01L2224/1184—Reworking, e.g. shaping involving a mechanical process, e.g. planarising the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
【解決手段】第1スタッドバンプ103の第1先端部104を圧潰して第1接合面106を形成し、第2スタッドバンプ113の第2先端部114を圧潰して第2接合面116を形成し、各々対応する第1スタッドバンプ103の第1接合面と第2スタッドバンプ113の第2接合面116とを当接させる。この状態で、加熱し、また両者に荷重を加え、第1スタッドバンプ103および第2スタッドバンプ113を互いに圧潰して接合することで、第1基板101を第2基板111に実装する。
【選択図】 図1H
Description
Claims (3)
- 形成面より離れる側の先端に先細りとなる第1先端部を備えるAuから構成された第1スタッドバンプを、第1基板の実装面に形成された第1電極に形成する第1バンプ形成工程と、
形成面より離れる側の先端に先細りとなる第2先端部を備えるAuから構成された第2スタッドバンプを、第2基板の実装面に形成された第2電極に形成する第2バンプ形成工程と、
平板を前記第1スタッドバンプの前記第1先端部の先端に当接させて荷重を加えることで、前記第1スタッドバンプを前記第1基板側に圧下して圧潰し、前記第1先端部の表面より内側に存在していた清浄領域を露呈させ、前記第1スタッドバンプの上面に、前記第1基板の実装面に平行な第1接合面を形成する第1接合面形成工程と、
平板を前記第2スタッドバンプの前記第2先端部の先端に当接させて荷重を加えることで、前記第2スタッドバンプを前記第2基板側に圧下して圧潰し、前記第2先端部の表面より内側に存在していた清浄領域を露呈させ、前記第2スタッドバンプの上面に、前記第2基板の実装面に平行な第2接合面を形成する第2接合面形成工程と、
各々対応する前記第1スタッドバンプの第1接合面と前記第2スタッドバンプの第2接合面とを当接させ、加熱して荷重を加えることで、前記第1スタッドバンプおよび前記第2スタッドバンプを互いに圧潰して接合することで、前記第1基板を前記第2基板に実装する実装工程と
を備え、
前記第1先端部および前記第2先端部は、荷重の印加による圧下で圧潰する範囲の径とし、
前記第1接合面形成工程,前記第2接合面形成工程では、前記実装工程よりも小さな荷重を加え、
前記実装工程では、接合前の第1接合面および前記第2接合面より内側に存在していた清浄領域を、荷重の印加による圧潰により露呈させて接合させる
ことを特徴とする実装方法。 - 請求項1記載の接合方法において、
前記第1基板および前記第2基板は、シリコンから構成されていることを特徴とする実装方法。 - 請求項1または2記載の実装方法において、
前記実装工程では、150℃に加熱し、かつ、1つの前記第1スタッドバンプおよび前記第2スタッドバンプに加わる荷重が1N以上として前記接合を行うことを特徴とする実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013253002A JP6174473B2 (ja) | 2013-12-06 | 2013-12-06 | 実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013253002A JP6174473B2 (ja) | 2013-12-06 | 2013-12-06 | 実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015111618A true JP2015111618A (ja) | 2015-06-18 |
JP6174473B2 JP6174473B2 (ja) | 2017-08-02 |
Family
ID=53526263
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013253002A Expired - Fee Related JP6174473B2 (ja) | 2013-12-06 | 2013-12-06 | 実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6174473B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022209978A1 (ja) * | 2021-03-30 | 2022-10-06 | 三井金属鉱業株式会社 | 多層基板の製造方法及び配線基板 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368039A (ja) * | 2001-06-07 | 2002-12-20 | Fuji Electric Co Ltd | フリップチップ実装構造及びその製造方法 |
JP2006060194A (ja) * | 2004-07-20 | 2006-03-02 | Matsushita Electric Works Ltd | フリップチップ実装方法 |
JP2006156544A (ja) * | 2004-11-26 | 2006-06-15 | Denso Corp | 基板の実装構造およびその実装方法 |
-
2013
- 2013-12-06 JP JP2013253002A patent/JP6174473B2/ja not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002368039A (ja) * | 2001-06-07 | 2002-12-20 | Fuji Electric Co Ltd | フリップチップ実装構造及びその製造方法 |
JP2006060194A (ja) * | 2004-07-20 | 2006-03-02 | Matsushita Electric Works Ltd | フリップチップ実装方法 |
JP2006156544A (ja) * | 2004-11-26 | 2006-06-15 | Denso Corp | 基板の実装構造およびその実装方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022209978A1 (ja) * | 2021-03-30 | 2022-10-06 | 三井金属鉱業株式会社 | 多層基板の製造方法及び配線基板 |
Also Published As
Publication number | Publication date |
---|---|
JP6174473B2 (ja) | 2017-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10312216B2 (en) | Systems and methods for bonding semiconductor elements | |
JP4885956B2 (ja) | 微小電気機械システムのパッケージング及び配線 | |
TWI548319B (zh) | 提供可撓性結構的方法及可撓性裝置 | |
JP2007305799A (ja) | 半導体装置の製造方法 | |
JP2018521514A (ja) | 超音波を用いた自己整列を伴う直接結合のための方法 | |
JP6174473B2 (ja) | 実装方法 | |
JP2010092931A (ja) | 半導体装置の製造方法及び半導体装置の製造装置 | |
JPWO2014077044A1 (ja) | フリップチップ接合方法、および当該フリップチップ接合方法を含むことを特徴とする固体撮像装置の製造方法 | |
JP2013197263A (ja) | 半導体装置の製造方法 | |
JP2015111617A (ja) | 実装方法 | |
JP2016001752A (ja) | フリップチップ実装構造、フリップチップ実装方法及びフリップチップ実装構造の使用方法 | |
JP4385878B2 (ja) | 実装方法 | |
CN102723319B (zh) | 半导体打线接合结构及方法 | |
JP2010245289A (ja) | 半導体装置の製造方法 | |
Suppiah et al. | A short review on thermosonic flip chip bonding | |
JP2011151322A (ja) | フリップチップ実装構造及びフリップチップ実装方法 | |
JP2008219052A (ja) | 半導体装置の製造方法 | |
JP4902867B2 (ja) | 電子部品の接続方法及び突起電極の形成方法、並びに電子部品実装体及び突起電極の製造装置 | |
JP2012221975A (ja) | インターポーザおよびその製造方法 | |
JP2020068252A (ja) | 半導体装置製造方法 | |
JP2020178000A (ja) | 光モジュールおよびその製造方法 | |
JP2005093600A (ja) | 突起電極を有する回路基板の製造方法および該回路基板と半導体素子との接続方法 | |
TW201801248A (zh) | 可變形的導電接觸件 | |
JP2008016668A (ja) | 半導体装置の製造方法 | |
JP2006066569A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161213 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170209 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170706 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6174473 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |