JP2008016668A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2008016668A JP2008016668A JP2006186840A JP2006186840A JP2008016668A JP 2008016668 A JP2008016668 A JP 2008016668A JP 2006186840 A JP2006186840 A JP 2006186840A JP 2006186840 A JP2006186840 A JP 2006186840A JP 2008016668 A JP2008016668 A JP 2008016668A
- Authority
- JP
- Japan
- Prior art keywords
- bump
- semiconductor substrate
- electrode pad
- semiconductor device
- temperature
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】電極パッドとバンプの接続の信頼性が良好である半導体装置を製造する。
【解決手段】半導体基板を第1の温度に昇温し、当該半導体基板に形成された複数の電極パッドに複数のバンプを順次仮接合する第1の工程と、前記半導体基板を前記第1の温度より高い第2の温度に昇温して、前記第1の工程で仮接合された複数の前記電極パッドと複数の前記バンプを実質的に接合する第2の工程と、前記半導体基板を個片化する第3の工程と、を有することを特徴とする半導体装置の製造方法。
【選択図】図3
【解決手段】半導体基板を第1の温度に昇温し、当該半導体基板に形成された複数の電極パッドに複数のバンプを順次仮接合する第1の工程と、前記半導体基板を前記第1の温度より高い第2の温度に昇温して、前記第1の工程で仮接合された複数の前記電極パッドと複数の前記バンプを実質的に接合する第2の工程と、前記半導体基板を個片化する第3の工程と、を有することを特徴とする半導体装置の製造方法。
【選択図】図3
Description
本発明は、電極パッドにバンプが設置されてなる構造を有する半導体装置の製造方法に関する。
半導体装置を製造する場合、半導体基板に形成された電極パッド上に、いわゆるバンプと呼ばれる接続端子を形成し、バンプを用いて実装基板などの接続対象と電気的に接続される方法がとられる場合がある。
上記のバンプの形成方法の一つとして、例えばワイヤーボンダーを用いて電極パッド上にバンプを形成する方法がある。ワイヤーボンダーを用いてバンプを形成する場合には、例えば以下のようにして行う。
まず、半導体基板を加熱し、次に、バンプを形成するための金属線の先端に放電を生じさせ、さらにキャピラリーと呼ばれるツールで金属線の表面を電極パッドにおしつけ、金属線を引きちぎることでバンプを形成することができる。
特開平6−232131号公報
しかし、半導体装置を形成する場合には、1つの半導体基板を用いて数十個〜数千個の複数の半導体チップが形成されることが一般的であり、また1個の半導体チップについても多数の電極パッド(バンプ)が形成されることが通常である。
このため、半導体基板上のすべての電極パッドにバンプを形成するためには、非常に多くの時間を費やすことになる。例えば、1秒間に20個のバンプを形成するとして、1つの半導体チップに電極パッドが108個あり、また1つの半導体基板(ウェハ)あたり3300個の半導体チップが形成されるとすると、半導体基板はバンプ形成のボンディングのために、およそ5時間加熱され続ける必要がある。すなわち、最初に形成されたバンプは、およそ5時間加熱され続けることになる。
ボンディング後のバンプが加熱され続けると、電極パッドとバンプの間に形成される金属間化合物が成長し、大きくなりすぎてしまう懸念がある。金属間化合物は脆弱であるために、金属間化合物が成長しすぎると電極パッドとバンプの接合力(密着力)が弱くなり、接合の信頼性が低下してしまう問題があった。
また、上記の特許文献1(特開平6−232131号広報)には、電極パッドとバンプの接合部が長時間加熱されることを防止するために、半導体基板を局所的に加熱する装置(方法)が開示されている。
しかし、上記の局所的な加熱のためには、加熱機構の構造が複雑になってしまう問題があった。さらに、当該加熱機構をボンディングに合わせて走査する必要があるため、ワイヤーボンダーの構造が複雑になって製造コストが増大してしまい、半導体装置の量産を鑑みると上記の方法は現実的ではない。
そこで、本発明では、上記の問題を解決した、新規で有用な半導体装置の製造方法を提供することを統括的課題としている。
本発明の具体的な課題は、電極パッドとバンプの接続の信頼性が良好である半導体装置を製造することである。
本発明は、上記の課題を、半導体基板を第1の温度に昇温し、当該半導体基板に形成された複数の電極パッドに複数のバンプを順次仮接合する第1の工程と、前記半導体基板を前記第1の温度より高い第2の温度に昇温して、前記第1の工程で仮接合された複数の前記電極パッドと複数の前記バンプを実質的に接合する第2の工程と、前記半導体基板を個片化する第3の工程と、を有することを特徴とする半導体装置の製造方法により、解決する。
本発明によれば、電極パッドとバンプの接続の信頼性が良好である半導体装置を製造することが可能となる。
また、前記電極パッドと前記バンプは異なる金属よりなり、前記第2の工程では当該電極パッドと当該バンプの間に形成される金属間化合物を成長させると、良好な信頼性で前記電極パッドと前記バンプを接合することが可能となる。
また、前記バンプはAuよりなり、前記電極パッドはAlよりなるように構成してもよい。
また、前記第1の温度は40℃乃至120℃であり、前記第2の温度は、150℃乃至250℃であると、電極パッドとバンプの接続の信頼性がさらに良好となる。
本発明によれば、電極パッドとバンプの接続の信頼性が良好である半導体装置を製造することが可能となる。
次に、本発明の実施の形態について、図面に基づき説明する。
本実施例による半導体装置の製造方法は、半導体基板を第1の温度に昇温し、当該半導体基板に形成された複数の電極パッドに複数のバンプを順次仮接合する第1の工程と、前記半導体基板を前記第1の温度より高い第2の温度に昇温して、前記第1の工程で仮接合された複数の前記電極パッドと複数の前記バンプを実質的に接合する第2の工程と、前記半導体基板を個片化する第3の工程と、を有することを特徴としている。
すなわち、本実施例においては、電極パッドとバンプを仮接合することが可能な程度の低温で半導体基板を加熱し、複数の電極パッドと複数のバンプの仮接合を一旦完了させている。この後、仮接合した複数の電極パッドと複数のバンプを同時に加熱することにより、電極パッドとバンプの間に形成される金属間化合物を成長させ、電極パッドとバンプの実質的な接合を行っていることが特徴である。
従来の半導体装置の製造方法では、半導体基板を接合可能な温度に加熱したまたま、多数の電極パッドとバンプを順次接合するため、接合部が加熱されている時間が長くなってしまう問題があった。
図1A〜図1Cは、電極パッドにバンプを形成する方法を模式的に示した図である。ただし、以下の図では先に説明した部分には同一の符号を付し、説明を省略する場合がある。まず、図1Aに示す工程では、半導体基板(Si基板)11を200℃程度に加熱し、半導体基板上に形成された、Alよりなる電極パッド12上に、ワイヤボンディングにより、Auよりなるバンプ13を形成する。なお、電極パッド12の周囲には、絶縁層(保護膜)15が形成されている。
この場合、バンプを形成するための金属線(Au線)の先端に放電を生じさせ、さらにキャピラリーと呼ばれるツールで金属線の表面を電極パッドにおしつけ、金属線を引きちぎることでバンプを形成する。また、金属線を電極パッドにおしつける場合には、所定の加重を加えるとともに、キャピラリーを介して金属線に超音波を加えると良好に接合を行うことが可能となる。
この場合、異なる金属材料よりなる電極パッド12とバンプ13の間には金属間化合物14が形成され、金属間化合物14によって電極パッド12とバンプ13が実質的に接合される。
しかし、図1Aの状態で、半導体基板を通常のボンディングに必要な程度の温度(例えば200℃程度)とする加熱が続けられると、例えば図1B、図1Cに示すように、金属間化合物14が占める領域が時間経過とともに大きくなってしまう。
図2Aは、先に説明した電極パッド11上にバンプ13を形成した後、バンプ13の上部を除去して接合状態を調べた写真である。この場合、半導体基板の温度(半導体基板を保持する保持台の温度)は230℃としてボンディングを行っている。
図2Aを参照するに、電極パッド12とバンプ13の間には、金属間化合物14が形成されていることがわかる。
また、図2Bは、図2Aに示したバンプ形成の後で、さらに半導体基板を230℃で5時間加熱し、その後でバンプ13の上部を除去して接合状態を調べた写真である。
図2Bを参照するに、電極パッド12とバンプ13の間の金属間化合物14は、図2Aの場合に比べて著しく成長していることがわかる。金属間化合物は脆弱であるために、金属間化合物が成長しすぎると電極パッド12とバンプ13の接合力(密着力)が弱くなり、接合の信頼性が低下してしまう問題があった。
本実施例においては、図2Bに示したような金属間化合物の過剰な成長を抑制し、電極パッドとバンプの接続の信頼性を良好とすることが可能となっている。
図3は本発明の実施例1による半導体装置の製造方法を示すフローチャートであり、図4A〜図4Gは、本発明の実施例1による半導体装置の製造方法を手順を追って模式的に示した図である。ただし、以下の図中では先に説明した部分には同一の符号を付し、説明を省略する場合がある。
まず、図3のステップ1(図中S1と表記、以下同じ)は、図4Aに対応している。また、図4Aでは、図の右側に、図の左側の領域Aの拡大を図を示している。
本工程においては、例えば、半導体デバイスが形成された半導体基板(Si基板)101を第1の温度に昇温し、半導体基板101に形成された複数の電極パッド102に、それぞれ複数のバンプ103を順次仮接合する。
この場合、半導体基板101には、後の工程において個片化されて複数の半導体チップになる複数の領域が格子状に形成されており、さらに各々の格子状の領域には複数のAlよりなる電極パッド102が形成されている。上記の仮接合は、例えば、図4Aに矢印で示したように、半導体基板の面内において順次行われる。
本工程においては、先に説明した図1Aの工程と同様にして、ワイヤーボンダーを用いてバンプを形成するためのAu線の先端に放電を生じさせ、さらにキャピラリーでAu線の表面を電極パッド102におしつけ、Au線を引きちぎることでAuよりなるバンプ103を形成する。また、Au線を電極パッド102におしつける場合には、所定の加重を加えるとともに、キャピラリーを介してAu線に超音波を加えると良好に接合を行うことが可能となる。
本工程では、半導体基板101を、実質的な接合が行われる温度より低い第1の温度に加熱し、Alよりなる電極パッド102上にワイヤボンディングにより、Auよりなるバンプ103を形成していることが特徴である。
例えば、電極パッド102がAlよりなり、バンプ103がAuよりなる場合、上記の第1の温度は、40℃乃至120℃とされることが好ましい。上記の温度領域においては、電極パッド102とバンプ103との間に、仮接合することが可能な程度の僅かな金属間化合物が形成される。
この場合の仮接合とは、通常の電極パッドとバンプの密着力としては十分ではないが、例えば、半導体基板の走査や移動などではずれが生じない程度に接着されていることを意味している。
また、本工程において電極パッド102とバンプ103が仮接合されたまま長時間(数時間程度)維持される温度は、通常のボンディング時より低い温度(第1の温度)であるため、金属間化合物の成長が実質的に進行せず、最小限に抑制される。
次に、図3のステップ2の工程を実施する。図4Bは、当該ステップ2に対応しており、図4Aの断面図である。また、半導体基板101は、図4Aでは図示を省略した、加熱手段を含む保持台Sに保持されている。
本工程においては、半導体基板101を、前記第1の温度より高い第2の温度に昇温して、先のステップ1で仮接合された複数の電極パッド102と複数のバンプ103を実質的に接合する。すなわち、本工程では電極パッド102とバンプ103の間に形成される金属間化合物を成長させ、電極パッド102とバンプ103とが十分な密着力を有するようにされる。
例えば、上記の第2の温度は、電極パッド102がAlよりなり、バンプ103がAuよりなる場合、150℃乃至250℃とされることが好ましい。上記の温度領域においては、電極パッド102とバンプ103との間に、十分な密着力が形成される程度に金属間化合物が形成される。
従来の半導体装置の製造方法では、本ステップに対応する程度の加熱を行いながら、多数の電極パッドとバンプの接合を順次行っていたため、初期に接合された電極パッドとバンプは接合後に余剰に加熱されることになり、金属間化合物が成長しすぎて密着力が小さくなる場合があった。また、半導体基板の面内で、接合後の熱履歴が異なるために、電極パッドとバンプの密着力にばらつきが生じてしまう懸念があった。
一方で本実施例の場合には、実質的な接合が行われるための加熱時間は、すべての電極パッドとバンプにおいて実質的に同じであることが特徴である。このため、金属間化合物の余剰な成長が抑制され、電極パッドとバンプの密着力が良好となるとともに、電極パッドとバンプの密着力のばらつきが抑制される。
次に、図3のステップ3の工程を実施する。図4Cは、当該ステップ3に対応している。本工程においては、半導体基板101が、例えばダイシングによって個片化される。この結果、半導体基板101の電極パッドにバンプが接合されてなる、半導体装置100が形成される。
また、必要に応じて、ステップ4(図4D〜図4G)の工程を実施して、半導体装置のパッケージングなどを施すようにしてもよい。
例えば、図4D〜図4Eに示すように、半導体装置100を、電極パッド(図示せず)が形成された配線基板201にフリップチップ実装し、さらに半導体装置100と配線基板201の間にアンダーフィル202を浸透させてもよい。このようにして、配線基板201に半導体装置100が実装されてなる構造(半導体装置)を構成することができる。
さらに、図4F〜図4Gに示すように、図4Eの構造をマザーボード301に実装してもよい。この場合、図4Fに示すように、配線基板201に半田ボール203を形成した後、図4Gに示すように、半田ボール203がマザーボード301の電極パッド(図示せず)に接続されるように実装すればよい。
また、上記のパッケージング工程においては、電極パッド102とバンプ103が加熱される工程が多数存在する。例えば、電極パッド102とバンプ103は、図4Dのフリップチップボンディング工程では250℃程度、図4Eのアンダーフィルのキュア処理では150乃至170℃程度、図4Fの半田ボール203の形成では250℃程度、図4Gの実装(リフロー)では250℃程度とされる。
本実施例による製造方法で製造される半導体装置100においては、電極パッド102とバンプ103の接合部分の金属間化合物の余剰な成長が抑制されており、かつ、複数の接合部分の金属間化合物の成長の差が抑制されているため、上記の加熱を伴うパッケージング工程においても、安定に密着力を保持することが可能となっている。また、電極パッド102とバンプ103の密着力のばらつきが小さいため、上記のパッケージング工程を経た後においても、実装の信頼性が良好に維持される。
また、上記の実施例においては、電極パッドがAl、バンプ(ボンディングワイヤ)がAuよりなる場合を例にとって説明したが、本発明はこれに限定されるものではない。例えば、電極パッドは、Ni、Pdなどの他の金属材料により覆われていてもよい。すなわち、電極パッドは積層構造であってもよい。
また、バンプはAuに限定されず、Agなど他の低抵抗の金属材料により構成されてもよい。また、半導体基板はSi以外の材料(SiGe、GaAsなど)よりなるものを用いてもよい。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
本発明によれば、電極パッドとバンプの接続の信頼性が良好である半導体装置を製造することが可能となる。
11,101 半導体基板
12,102 電極パッド
13,103 バンプ
14 金属間化合物
15 絶縁層
201,301 基板
202 アンダーフィル
203 バンプ
12,102 電極パッド
13,103 バンプ
14 金属間化合物
15 絶縁層
201,301 基板
202 アンダーフィル
203 バンプ
Claims (4)
- 半導体基板を第1の温度に昇温し、当該半導体基板に形成された複数の電極パッドに複数のバンプを順次仮接合する第1の工程と、
前記半導体基板を前記第1の温度より高い第2の温度に昇温して、前記第1の工程で仮接合された複数の前記電極パッドと複数の前記バンプを実質的に接合する第2の工程と、
前記半導体基板を個片化する第3の工程と、を有することを特徴とする半導体装置の製造方法。 - 前記電極パッドと前記バンプは異なる金属よりなり、前記第2の工程では当該電極パッドと当該バンプの間に形成される金属間化合物を成長させることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記バンプはAuよりなり、前記電極パッドはAlよりなることを特徴とする請求項2記載の半導体装置の製造方法。
- 前記第1の温度は40℃乃至120℃であり、前記第2の温度は、150℃乃至250℃であることを特徴とする請求項3記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006186840A JP2008016668A (ja) | 2006-07-06 | 2006-07-06 | 半導体装置の製造方法 |
KR1020070064314A KR20080005077A (ko) | 2006-07-06 | 2007-06-28 | 반도체 장치의 제조 방법 |
CNA2007101229639A CN101231962A (zh) | 2006-07-06 | 2007-07-04 | 半导体装置的制造方法 |
TW096124652A TW200805536A (en) | 2006-07-06 | 2007-07-06 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006186840A JP2008016668A (ja) | 2006-07-06 | 2006-07-06 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008016668A true JP2008016668A (ja) | 2008-01-24 |
Family
ID=39073400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006186840A Pending JP2008016668A (ja) | 2006-07-06 | 2006-07-06 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP2008016668A (ja) |
KR (1) | KR20080005077A (ja) |
CN (1) | CN101231962A (ja) |
TW (1) | TW200805536A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1140598A (ja) * | 1997-07-09 | 1999-02-12 | Natl Semiconductor Corp <Ns> | 密封型ボールボンディング装置及び方法 |
JP2002026051A (ja) * | 2000-07-04 | 2002-01-25 | Matsushita Electric Ind Co Ltd | バンプ形成装置、バンプ形成方法、バンプ形成方法を実行するプログラムを記録したコンピュータ読み取り可能な記録媒体、及び半導体基板 |
-
2006
- 2006-07-06 JP JP2006186840A patent/JP2008016668A/ja active Pending
-
2007
- 2007-06-28 KR KR1020070064314A patent/KR20080005077A/ko not_active Application Discontinuation
- 2007-07-04 CN CNA2007101229639A patent/CN101231962A/zh active Pending
- 2007-07-06 TW TW096124652A patent/TW200805536A/zh unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1140598A (ja) * | 1997-07-09 | 1999-02-12 | Natl Semiconductor Corp <Ns> | 密封型ボールボンディング装置及び方法 |
JP2002026051A (ja) * | 2000-07-04 | 2002-01-25 | Matsushita Electric Ind Co Ltd | バンプ形成装置、バンプ形成方法、バンプ形成方法を実行するプログラムを記録したコンピュータ読み取り可能な記録媒体、及び半導体基板 |
Also Published As
Publication number | Publication date |
---|---|
TW200805536A (en) | 2008-01-16 |
KR20080005077A (ko) | 2008-01-10 |
CN101231962A (zh) | 2008-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH04326534A (ja) | 半導体装置のチップボンディング方法 | |
US9905530B2 (en) | Systems and methods for bonding semiconductor elements | |
JP2001308220A (ja) | 半導体パッケージ及びその製造方法 | |
JP2007188967A (ja) | 基板支持体、基板処理方法及び半導体装置の製造方法 | |
JP2009283484A (ja) | 半導体装置、半導体装置の実装方法、および半導体装置の実装構造 | |
WO2000019514A1 (fr) | Boitier de semiconducteur et procede correspondant de soudage de puce | |
JP2009289959A (ja) | ボンディング装置およびボンディング方法 | |
JPH06151701A (ja) | 半導体装置の製造方法 | |
TWI236109B (en) | Chip package | |
US10297568B2 (en) | Systems and methods for bonding semiconductor elements | |
TW445597B (en) | Manufacturing of semiconductor devices | |
JP2007242684A (ja) | 積層型半導体装置及びデバイスの積層方法 | |
JP4057875B2 (ja) | 半導体装置の製造方法 | |
TWI791013B (zh) | 用於對半導體元件進行超音波接合的方法 | |
US9779965B2 (en) | Systems and methods for bonding semiconductor elements | |
JPH0555635A (ja) | 電子部品のフリツプチツプ接続構造 | |
JP2010123817A (ja) | ワイヤボンディング方法および電子装置とその製造方法 | |
JP2003243344A (ja) | 半導体装置の製造方法 | |
JP2007208243A (ja) | Ltccモジュールおよびその製造方法 | |
JP2008016668A (ja) | 半導体装置の製造方法 | |
US20140041918A1 (en) | Looped Interconnect Structure | |
JP2006332151A (ja) | 半導体装置の実装方法 | |
JP3826811B2 (ja) | 半導体装置の製造方法 | |
JPH07142490A (ja) | 半導体集積回路装置およびその製造方法 | |
JP3826737B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090527 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091225 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120508 |