JP3826737B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の電極形成面の裏面に接着材により補強部材を接合して成る半導体装置の製造方法に関するものである。
【0002】
【従来の技術】
半導体装置を使用する電子機器の小型化・薄型化に伴って、半導体素子を組み込んだ半導体装置の縮小が要求されている。この要求を満足する半導体装置としてCSP(Chip Size Package)と呼ばれる新しい構造の半導体装置が開発されている。このCSPは、外部回路と接続するための再配線層やバンプなどをウェハの状態で一括形成することにより、縮小化と同時に製造コストを下げる効果が期待されている。
【0003】
【発明が解決しようとする課題】
本出願人は、新しいCSP型の半導体装置として、先に特願2000−355492記載のものを提案した。この半導体装置は、半導体素子の裏面に低応力樹脂を介して補強部材を接合する極めて簡単な構造である。近年は、半導体素子(半導体ウェハ)の薄型化が進んでおり、本出願人が提案した半導体装置にもこの薄型の半導体ウェハに対応した製造方法が求められている。特に、外部回路と接続する端子としての金属バンプが予め形成された半導体ウェハに補強部材を装着する際は、金属バンプや半導体ウェハを破損しない工夫が必要である。
【0004】
そこで本発明は、製造工程における加工歩留まりを向上させることができる半導体装置の製造方法を提供することを目的とする。
【0005】
【課題を解決するための手段】
請求項1記載の半導体装置の製造方法は、半導体素子の外部接続用の電極が形成された電極形成面の裏面に伸縮する材質の樹脂接着材を介して補強部材を接合して成る半導体装置を製造する半導体装置の製造方法であって、複数の半導体素子が形成された半導体ウェハの電極形成面に金属バンプを形成するバンプ形成工程と、バンプ形成後の前記半導体ウェハの電極形成面の裏面に伸縮する材質の樹脂接着材を介して補強部材を熱圧着により接合する補強部材接合工程とを含み、この補強部材接合工程において、前記電極形成面側を耐熱シートを介して押圧面に押圧した状態で、かつ金属バンプの融点または固相線温度よりも低い温度で熱圧着する。
【0006】
請求項2記載の半導体装置の製造方法は、請求項1記載の半導体装置の製造方法であって、前記耐熱シートの厚みは、前記金属バンプの高さよりも厚い。
【0009】
本発明によれば、電極形成面に金属バンプを形成した後の半導体ウェハの裏面に伸縮する材質の樹脂接着材を介して補強部材を熱圧着により接合する補強部材接合工程において、電極形成面側を耐熱シートを介して押圧面に押圧した状態でかつ金属バンプの融点または固相線温度よりも低い温度で熱圧着することにより、補強部材接合時の荷重で金属バンプに過大な変形や集中荷重が作用することがなく、加工歩留まりを向上させることができる。
【0010】
【発明の実施の形態】
次の本発明の実施の形態を図面を参照して説明する。図1は本発明の一実施の形態の半導体装置の製造方法を示すフロー図、図2、図3、図4は本発明の一実施の形態の半導体装置の製造方法の工程説明図、図5は本発明の一実施の形態の半導体装置の実装方法の説明図である。
【0011】
まず、半導体装置の製造方法について、図1のフロー図に沿って図2〜図4を参照しながら説明する。図2(a)において、1は複数の半導体素子が形成された半導体ウェハである。半導体ウェハ1の上面は、外部接続用の電極が形成された電極形成面となっている。
【0012】
図1のフロー図において、まず半導体ウェハ1を機械研磨により薄化する(ST1)。図2(b)に示すように、半導体ウェハ1の電極形成面には保護シート2が貼着され、保護シート2によって補強された状態で電極形成面の裏面の薄化加工が機械研磨によって行われる。これにより、半導体ウェハ1は約200μm〜50μmの厚さまで薄化される。
【0013】
次いで、プラズマエッチング処理によるストレス層除去が行われる(ST2)。ここでは図2(c)に示すように、保護シート2で補強され機械研磨された半導体ウェハ1’は、プラズマ処理装置3の処理室4内に設けられた載置部5上に載置される。そして処理室4内でプラズマを発生させることにより、前工程の機械研磨において研磨加工面に生じたマイクロクラックを含むストレス層をプラズマエッチングにより除去する。これにより、薄化された半導体ウェハ1の強度が向上する。この後図2(d)に示すように、半導体ウェハ1から保護シート2が剥離される(ST3)。
【0014】
次いで、半導体ウェハ1の電極形成面に金属バンプが形成される(ST4)。半導体ウェハ1はボール搭載装置に送られ、図3(a)に示すように搭載ヘッド8によって半田ボール9を半導体ウェハ1の電極形成面に搭載する。そしてこの後半導体ウェハ1はリフロー工程に送られ、ここで加熱されることにより半田ボール9が溶融し、図3(b)に示すように半導体ウェハ1の電極形成面に半田バンプ9’が形成される。なお金属バンプの形成方法としては、ボール搭載工法以外に、ワイヤバンプ工法やメッキバンプ工法でもよく、金属バンプの素材も半田以外の金、銅等の導電性金属を使うこともできる。
【0015】
この後、半導体ウェハ1への補強部材の接合が行われる。まず図3(c)に示す補強部材11を半導体ウェハ1に位置あわせする。補強部材11は樹脂やセラミックあるいは金属などの材質を板状に形成したものであり、半導体ウェハ1との接合面には予め接着材12が塗布される。接着材12は低弾性係数の樹脂接着材であり、エラストマーなど接合状態における弾性係数が小さく、小さな外力で容易に伸縮する材質が用いられる。
【0016】
ここで補強部材11は、各半導体素子毎に切り分けられて半導体装置を形成した状態で、半導体装置のハンドリング用の保持部として機能すると共に、半導体素子を外力や衝撃から保護する補強部材としての役割をも有するものである。このため補強部材11は、半導体素子の曲げ剛性よりも大きな曲げ剛性を有する充分な厚さとなっている。
【0017】
次に熱圧着が行われる(ST6)。図4(a)に示すように、半導体ウェハ1に位置合わせされた補強部材11を圧着ヘッド14に保持させ、半導体ウェハ1のバンプ形成面を耐熱シート16が装着された熱圧着ステージ15の押圧面に対して所定の荷重で押圧する。耐熱シート16は、耐熱性のエラストマーなど低弾性で耐熱性を有する材料より成り、その厚さ寸法tは、半田バンプ9’の高さよりも厚く設定されている。したがって、バンプ形成面を耐熱シート16を介して押圧面に押圧した状態において、半田バンプ9’が熱圧着ステージ15の上面に直接押しつけられることがない。この押圧に際しては、半田バンプ9’や半導体ウェハ1の半田バンプ9’直下の局所部分に荷重が集中するが、耐熱シート16を使用することにより、集中荷重を分散して低減し、半導体ウェハ1の破損を防止する。なお耐熱シートとしては、半田バンプ9’や半導体ウェハ1へのダメージを防止することができるものであれば、その厚さは半田バンプ9’の高さよりも薄くてもよい。
【0018】
また圧着ヘッド14及び熱圧着ステージ15は温度制御が可能な加熱手段を備えており、熱圧着過程においては半田バンプ9’の温度は半田バンプ9’を構成する半田の融点または固相線温度よりも低い温度に保たれる。したがって、熱圧着過程においては、半田バンプ9’が直接熱圧着ステージ15の押圧面に押しつけられることによる変形や、融点または固相線温度以上に加熱されることによる溶融変形を生じることなく、半田バンプ9’へのダメージのない良好な熱圧着を行うことができる。
【0019】
次いで、熱圧着後の半導体ウェハ1はダイシング工程に送られ個片の半導体装置に分割される(ST7)。ここでは、図4(c)に示すように補強部材11と半導体ウェハ1とを異なるダイシング幅で切り分ける2段ダイシングが行われる。すなわち半導体ウェハ1はダイシング幅b1で切り分けられて個片の半導体素子1aに分割され、補強部材11はb1よりも狭いダイシング幅b2で切り分けられて個片の補強部材11aとなる。
【0020】
これにより、個片の半導体装置17が完成する。この半導体装置17は、外部接続用の電極である半田バンプ9’が形成された半導体素子1aと、この半導体素子1aの電極形成面の裏面に接着材12により接合された補強部材11aとを備えた構成となっている。そして補強部材11aのサイズB2は半導体素子1aのサイズB1よりも大きく、その外周端は半導体素子1aの外周端よりも外側に突出して、半導体装置17を側方からハンドリングする際にも半導体素子1aが保護されるような形状となっている。
【0021】
この半導体装置17の製造過程において、半導体ウェハ1に半田バンプ9’を形成した状態で補強部材11を接合することにより、半導体ウェハ1が樹脂層で拘束された状態でバンプ形成を行う場合に発生する破損を防止することができ、加工歩留まりを向上させることができる。
【0022】
この半導体装置17の実装について図4を参照して説明する。図5(a)に示すように、半導体装置17は補強部材11aの上面を実装ヘッド18によって吸着して保持され、実装ヘッド18を移動させることにより、基板19の上方に位置する。そして半導体装置17の半田バンプ9’を基板19の電極19aに位置合わせした状態で実装ヘッド18を下降させ、図5(b)に示すように半導体素子1aの半田バンプ9’を電極19aに上に着地させる。
【0023】
その後基板19を加熱することにより、半田バンプ9’を電極19aに半田接合する。すなわち、半導体装置17を基板19へ搭載する際のハンドリングにおいて、実装ヘッド18によって、補強部材11aを保持する。なお半田バンプ9’の電極19aとの接合に、導電性樹脂接着材による接合方法を用いてもよい。
【0024】
この半導体装置17を基板19に実装して成る実装構造は、半導体装置17の電極である半田バンプ9’を基板19の電極19aに接合することにより半導体装置17が基板19に固定される形態となっている。図5(c)に示すように、実装後に基板19に何らかの外力により、撓み変形が発生した場合には、半導体素子1aは薄くて撓みやすいくしかも接着材12は低弾性係数の変形しやすい材質を用いていることから、基板19の撓み変形に対して半導体素子1aと接着材12の接着層のみが追従して変形する。
【0025】
これにより、実装後にアンダーフィル樹脂を充填するなどの補強処理を必要とすることなく接合部の応力が緩和され、単に半導体素子1aと補強部材11aとを接着材12により接合するという簡易な形態のパッケージ構造で、実装後の信頼性の確保が実現される。
【0026】
【発明の効果】
本発明によれば、電極形成面に金属バンプを形成した後の半導体ウェハの裏面に伸縮する材質の樹脂接着材を介して補強部材を熱圧着により接合する補強部材接合工程において、電極形成面側を耐熱シートを介して押圧面に押圧した状態でかつ金属バンプの融点または固相線温度よりも低い温度で熱圧着することにより、補強部材接合時の加工歩留まりを向上させることができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体装置の製造方法を示すフロー図
【図2】本発明の一実施の形態の半導体装置の製造方法の工程説明図
【図3】本発明の一実施の形態の半導体装置の製造方法の工程説明図
【図4】本発明の一実施の形態の半導体装置の製造方法の工程説明図
【図5】本発明の一実施の形態の半導体装置の実装方法の説明図
【符号の説明】
1 半導体ウェハ
2 保護シート
9 半田ボール
9’ 半田バンプ
11 補強部材
12 接着材
16 耐熱シート
17 半導体装置
Claims (2)
- 半導体素子の外部接続用の電極が形成された電極形成面の裏面に伸縮する材質の樹脂接着材を介して補強部材を接合して成る半導体装置を製造する半導体装置の製造方法であって、複数の半導体素子が形成された半導体ウェハの電極形成面に金属バンプを形成するバンプ形成工程と、バンプ形成後の前記半導体ウェハの電極形成面の裏面に伸縮する材質の樹脂接着材を介して補強部材を熱圧着により接合する補強部材接合工程とを含み、この補強部材接合工程において、前記電極形成面側を耐熱シートを介して押圧面に押圧した状態で、かつ金属バンプの融点または固相線温度よりも低い温度で熱圧着することを特徴とする半導体装置の製造方法。
- 前記耐熱シートの厚みは、前記金属バンプの高さよりも厚いことを特徴とする請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (2)
Publication Number | Publication Date |
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JP2003007907A JP2003007907A (ja) | 2003-01-10 |
JP3826737B2 true JP3826737B2 (ja) | 2006-09-27 |
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Application Number | Title | Priority Date | Filing Date |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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