KR20140054372A - 반도체 응용을 위한 양전성 금속 포함 층 - Google Patents

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Abstract

본 발명의 실시형태는 ALD(atomic layer deposition) 및/또는 CVD(chemical vapor deposition) 공정을 통해 양전성 금속을 포함하는 층을 형성하는 방법, 하나 이상의 양전성 금속을 포함하는 층, 및 하나 이상의 양전성 금속을 포함하는 층을 포함하는 반도체 장치를 제공한다. 본 발명의 실시형태에서, 층들은 박막 또는 초박막(두께가 100 Å 미만인 막) 및/또는 등각 막이다. 하나 이상의 양전성 금속을 포함하는 금속 층들을 포함하는, 트랜지스터 장치, 금속 인터커넥트, 및 컴퓨팅 장치가 추가로 제공된다.

Description

반도체 응용을 위한 양전성 금속 포함 층{ELECTROPOSITIVE METAL CONTAINING LAYERS FOR SEMICONDUCTOR APPLICATIONS}
본 발명의 실시형태는 일반적으로 집적 회로 장치, 반도체 장치, 금속 인터커넥트(interconnects), 트랜지스터, 등각 막(conformal films), 원자 층 증착 공정, 화학 기상 증착 공정 및 화학 증착 공정에 관한 것이다.
더 작고 더 고집적의 집적 회로(IC) 및 다른 반도체 장치에 대한 추진은, 장치를 구축하기 위해 사용되는 기술 및 재료에 대해 많은 것을 요구한다. 일반적으로, 집적 회로 칩은 또한 마이크로칩, 실리콘 칩 또는 칩으로도 공지되어 있다. IC 칩은 컴퓨터, 자동차, 텔레비젼, CD 플레이어 및 휴대폰의 마이크로프로세서와 같은 다양한 통상의 장치에서 발견된다. 복수의 IC 칩은 통상적으로 실리콘 웨이퍼(직경이 예를 들어 300 mm인 얇은 실리콘 디스크)상에 구축되며, 가공 후에 웨이퍼를 별개로 다이싱하여(diced) 개별 칩을 제조한다. 피처 크기(feature size)가 약 90 nm 근방인 1 cm2 IC 칩은 수억 개의 구성요소들을 포함할 수 있다. 현재의 기술은 심지어 45 nm 보다 더 작은 피처 크기를 추진하고 있다. IC 칩의 구성요소는, 예를 들어 CMOS(complementary metal-oxide-semiconductor) 장치와 같은 트랜지스터, 용량성 구조체, 저항성 구조체, 및 구성요소들과 외부 장치들 간에 전기적 접속을 제공하는 금속 라인을 포함한다. 다른 반도체 장치는, 예를 들어 각종 다이오드, 레이저, 광검출기 및 자기장 센서를 포함한다.
도 1a-b는 기판 표면상에 양전성 금속을 포함하는 박막 등각 막을 형성하기 위해 유용한 방법을 도식화한다.
도 2a-f는 본 발명의 실시형태에 유용한 일부 전구체 분자를 예시한다.
도 3a-i는 본 발명의 실시형태에 유용한 추가의 예시적 전구체 분자를 예시한다.
도 4는 트리게이트(trigate) 트랜지스터 장치를 예시하는 개략도이다.
도 5a-c는 적층 나노와이어 트랜지스터 장치를 예시하는 개략도이다.
도 6은 금속 인터커넥트 구조를 예시한다.
도 7은 본 발명의 실시형태에 따라 구축된 컴퓨팅 장치이다.
양전성 금속 및 고도의 양전성 금속의 퇴적은 불리한 인자들의 조합으로 인해 이 금속성 원소들을 포함하는 반도체 장치의 제조에 어려움을 야기할 수 있다. 불리한 인자들은 양전성 금속을 환원시키기 위해 필요한 매우 높은 에너지, 및 대부분의 양전성 금속의 탄소, 질소 및 산소에 대한 높은 친화도를 포함한다. CVD(chemical vapor deposition) 또는 ALD(atomic layer deposition) 공정을 이용한 양전성 금속의 퇴적은, 금속-산화물, 금속-질화물, 금속-탄화물 또는 이들 종류들의 조합과 같은 바람직하지 않은 비-화학양론적 이원 및 삼원 상의 퇴적을 초래할 수 있다. 탄소, 질소 및/또는 산소는 종종, 하나 이상의 양전성 금속으로 구성된 소망하는 막의 성능을 저하시킬 수 있는 바람직하지 않은 구성요소이다.
본 발명의 실시형태는 ALD 및/또는 CVD 공정을 이용하여 양전성 금속을 포함하는 층들을 형성하는 방법, 하나 이상의 양전성 금속을 포함하는 층들, 및 하나 이상의 양전성 금속을 포함하는 층들을 포함하는 반도체 장치를 제공한다. 본 발명의 실시형태에서, 막은 박막 또는 초박막(두께가 100 Å 미만인 막) 및/또는 등각 막이다. 유리하게는, 본 발명의 실시형태에 따른 막은 상당량의 탄소, 질소 및 산소를 포함하지 않는다. 본 발명의 실시형태에서, 양전성 금속을 포함하는 막은 총량이 15 원자% 미만인 탄소, 질소 및 산소 불순물을 포함한다.
일반적으로, 원자 층 증착(ALD)은 통상적으로 초박막 등각 막을 퇴적하기 위해 반도체 가공 산업에 사용되는 기술이다. 통상적인 ALD 공정에서, 막으로 코팅될 기판 표면은 순차적으로 기상 반응물(전구체)에 노출된다. 표면을 반응물에 순차적으로 노출시키는 것을 반복함으로써 표면상에 얇은 등각 생성물 층이 생성된다. 표면을 각 기상 반응물에 노출시킨 후 반응물 기체 및 반응 부산물을 반응 챔버에서 퍼지시킨다.
일반적으로, 화학 기상 증착(CVD)은 기판 표면상에 막 층을 생성하기 위해 사용되는 공정이다. CVD 공정에서, 기판 표면은 기판 표면상에서 반응을 겪고 원하는 막 재료를 형성하는 휘발성 반응물 전구체에 노출된다. 예를 들어 단결정, 다결정, 비정질 및 에피택셜 막을 포함하는 다양한 형태의 재료를 퇴적하기 위해 ALD 및 CVD를 사용할 수 있다. CVD 및 ALD 공정은 특수 장치의 일부인 진공 챔버에서 통상적으로 수행된다.
도 1a는 기판상에 하나 이상의 양전성 금속을 포함하는 층을 형성하는 ALD법을 설명한다. 본 발명의 실시형태에 따른 막 퇴적 공정은, 마이크로미터 및 나노미터 크기의 피처 및 고 종횡비를 갖는 마이크로미터 및 나노미터 크기의 피처를 갖는 기판상에 박막 등각 막을 퇴적할 수 있다. 도 1a에서, 박막 등각 막이 위에 퇴적될 기판 표면은 막 퇴적 공정 중에 선택적으로 가열된다. 본 발명의 실시형태에서, 기판은 퇴적 동안 적어도 실온 초과의 온도까지 가열된다. 비록 퇴적에 최소 열 에너지가 요구되기는 하지만, 가열로 인해 일정한 퇴적 조건을 유지하는 것이 가능할 수 있다. 막 퇴적 공정은 비교적 저온에서 일어날 수 있으며, 예를 들어, 퇴적은 30 ℃와 500 ℃ 사이의 온도에서 일어날 수 있다.
기판 표면은 양전성 금속을 포함하는 제1 전구체 분자에 노출된다. 본 발명의 실시형태에서, 양전성 금속은 원소 주기율표의 2-7족 및/또는 Al로부터 선택된 금속이다. 본 발명의 실시형태에서, 양전성 금속은 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn과 같은 금속이다. 제1 전구체 분자는 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함한다. 본 발명의 실시형태에서, 제1 전구체 분자는 1 또는 2개의 금속 원자를 포함하며, 금속 원자는 모두 동일한 금속 원자이거나 2개의 상이한 금속 원자이다. 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함하는 제1 전구체 분자의 금속 중심(들)은 선택적으로, N, P, O 또는 S 원자를 통해 결찰된(ligated) 배위 루이스 염기를 가질 수 있다. 표면상에 존재하지 않는 임의의 전구체 분자(및 아마도 존재할 수 있는 임의의 다른 기상 종류)는, 예를 들어, 질소, 헬륨, 네온, 아르곤, 크립톤 또는 크세논과 같은 불활성 기체를 이용하여 퇴적이 일어나는 진공 챔버를 퍼지시킴으로써 제거된다. 이어서, 기판 표면을 제2 전구체 분자(공-반응물)에 노출시킨다. 제2 전구체 분자는 휘발성 MXn 화합물이다(상기에서, X는 할로겐 또는 산소-포함 리간드이며, n은 2 이상 6 이하의 수이다). 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함하는 양전성 금속을 이용하여 막을 퇴적하는 반응 모델을 식 (1)로 도시한다.
Figure pct00001
(1)
식 (1)에서, m 및 n은 2 이상 6 이하의 수이며, R1, R2 및 R3는 동일하거나 상이하며, 탄화수소 기, 또는 할로겐, O, N, S, P, Si 및/또는 Ge와 같은 하나 이상의 헤테로원자를 포함하는 탄화수소 기이고, X는 할로겐 또는 알콕시드(-OR, 여기서 R은 탄화수소, 또는 헤테로원자 포함 탄화수소이고, 예를 들어, 알킬, 또는 헤테로원자 포함 알킬기임)이고, E는 실리콘 및/또는 게르마늄이고, M1 및 M2는 원소 주기율표의 2-7족 및/또는 Al으로부터 선택된 양전성 금속이고, p는 1 또는 2이며, p가 2일 경우, 분자 (M1)p-(ER1R2R3)m을 포함하는 양전성 금속은 동일하거나 상이할 수 있다. 탄화수소는, 예를 들어, 분지형 및 비-분지형 알킬, 아릴, 시클로알킬, 알켄, 알킨, 시클릭 및 폴리시클릭 기를 포함한다. 금속 M1 및 M2는 동일한 금속 또는 상이한 금속일 수 있다. 본 발명의 실시형태에서, M1 및 M2는 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn과 같은 금속이다. 유용한 할로겐은 불소, 염소, 브롬 및 요오드를 포함한다. 성장하는 막에서 금속-금속 결합의 형성 및 휘발성 생성물(R1-3)3EX의 형성은 정반응을 유도하는 인자이다. 반응물 및/또는 공-반응물을, 예를 들어 질소, 헬륨, 네온, 아르곤, 크립톤 또는 크세논과 같은 불활성 기체와의 기상 반응물의 혼합물로서 챔버에 공급하는 것도 가능하다.
이어서, 예를 들어 아르곤 또는 질소와 같은 불활성 기체로 챔버를 퍼지함으로써, 임의의 잔류 기상 공-반응물 및 기상 반응 생성물을 챔버에서 제거한다. 기판 표면을 제1 반응물에 노출시키고, 기판 표면에 부착되지 않은 임의의 잔류 기상 반응물을 제거하고, 기판을 공-반응물에 노출시키고, 챔버에서 임의의 기상 공-반응물(및 기상 반응 생성물)을 제거하는 단계들을 복수 회 반복한다. 이 단계들은 기판 표면상에 생성된 양전성 금속(들) 층의 원하는 두께에 의해 결정되는 횟수로 반복된다. 이 단계들은 단지 1회 또는 복수 회 수행될 수 있다.
도 1b는 기판상에 양전성 금속(들)을 포함하는 층을 형성하는 추가 방법을 설명한다. 본 발명의 실시형태에 따른 막 퇴적 공정은, 마이크로미터 및 나노미터 크기 피처, 및 고 종횡비를 갖는 마이크로미터 및 나노미터 크기 피처를 갖는 기판상에 박막 등각 막을 퇴적할 수 있다. 도 1b에서, 박막 등각 막이 위에 퇴적될 기판 표면은 막 퇴적 공정 동안 선택적으로 가열된다. 본 발명의 실시형태에서, 기판은 퇴적 동안 적어도 실온 초과의 온도까지 가열된다. 비록 퇴적에는 최소 열 에너지가 요구되기는 하지만, 가열로 인해 일정한 퇴적 조건을 유지하는 것이 가능할 수 있다. 막 퇴적 공정은 비교적 저온에서 일어날 수 있으며, 예를 들어, 퇴적은 30 ℃와 500 ℃ 사이의 온도에서 일어날 수 있다.
기판 표면은 양전성 금속을 포함하는 제1 전구체 분자에 노출된다. 본 발명의 실시형태에서, 양전성 금속은 원소 주기율표의 2-7족 및/또는 Al로부터 선택된 금속이다. 본 발명의 실시형태에서, 양전성 금속은 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn과 같은 금속이다. 제1 전구체 분자는 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함한다. 본 발명의 실시형태에서, 제1 전구체 분자는 1 내지 2개의 금속 원자를 포함하며, 금속 원자는 모두 동일한 금속 원자이거나 상이한 금속 원자의 혼합물이다. 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함하는 제1 전구체 분자의 금속 중심(들)은 선택적으로, N, P, O 또는 S 원자를 통해 결찰된 배위 루이스 염기를 가질 수 있다. 예를 들어, 불활성 기체를 이용하여 퇴적이 일어나는 진공 챔버를 퍼지시킴으로써, 임의의 잔류 기상 전구체 분자(및 존재할 수 있는 임의의 다른 기상 종류)를 제거한다. 이어서, 기판 표면을 제2 전구체 분자(공-반응물)에 노출시킨다. 제2 반응물은 수소이다. 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함하는 양전성 금속을 이용하여 막을 퇴적하는 반응 모델을 식 (2)로 도시한다.
Figure pct00002
(2)
식 (2)에서, m은 2 이상 6 이하의 수이며, E는 실리콘 및/또는 게르마늄이며, R1,R2 및 R3는 동일하거나 상이하며, 탄화수소 기, 또는 할로겐, O, N, S, P, Si 및/또는 Ge와 같은 하나 이상의 헤테로원자를 포함하는 탄화수소 기이고, M은 원소 주기율표의 2-7족 및/또는 Al로부터 선택된 양전성 금속이고, p는 1 또는 2이며, p가 2 또는 3일 경우, 분자 (M)p-(ER1R2R3)m을 포함하는 양전성 금속은 동일하거나 상이할 수 있다. 탄화수소는, 예를 들어, 분지형 및 비-분지형 알킬, 아릴, 시클로알킬, 알켄, 알킨, 시클릭 및 폴리시클릭 기를 포함한다. 본 발명의 실시형태에서, Mp은 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn과 같은 하나 이상의 금속이다. 막 퇴적에는 임의의 통상적인 형태의 수소가 사용될 수 있으며, 예를 들어, 플라즈마 활성화하거나 플라즈마 활성화하지 않고, 및 예를 들어 질소, 헬륨, 네온, 아르곤, 크립톤 또는 크세논과 같은 추가 불활성 기체의 존재와 함께 또는 그의 존재 없이, 분자 수소가 사용될 수 있다. 반응성 금속 수소화물 결합이 기판 표면상에 형성된다. ALD 공정의 열 조건하에서, 금속 수소화물은 분자 수소 및 금속으로 분해된다. 반응 생성물을 표면에서 퍼지하여 초박막 금속 층을 남긴다.
이어서, 예를 들어 아르곤 또는 질소와 같은 불활성 기체로 챔버를 퍼지함으로써, 챔버에서 임의의 잔류 기상 공-반응물 및 기상 반응 생성물을 제거한다. 기판 표면을 제1 반응물에 노출시키고, 기판 표면에 부착되지 않은 임의의 잔류 기상 반응물을 제거하고, 공-반응물에 기판을 노출시키고, 챔버에서 임의의 기상 공-반응물(및 기상 반응 생성물)을 제거하는 단계들을 복수 회 반복한다. 이 단계들은 기판의 표면상에 생성된 양전성 금속(들) 층의 원하는 두께에 의해 결정되는 횟수만큼 반복된다. 이 단계들은 또한 단 1회만 수행될 수 있다.
도 1a 및 1b의 다른 실시형태에서, CVD에 좀더 유사한 기술을 수행하여, 존재할 경우 기상 반응물(들) 및 공-반응물(들)이 함께 동시에 기판 표면에 제공되어 양전성 금속 층을 형성한다. 추가의 다른 실시형태에서, 잔류 기상 반응물(들) 및 공-반응물(들) 및 기상 생성물이 챔버에서 제거되고, 기판 표면에 기상 반응물(들) 및 공-반응물(들)을 공급하는 공정은 원하는 두께를 갖는 층을 생성하는 횟수만큼 반복된다.
본 발명의 실시형태에서, 양전성 금속(들)을 포함하는 막은, 예를 들어 공기에의 노출과 같은 임의의 잠재적 산화제에 노출되기 전에 금속성(0의 산화 상태)인 양전성 금속(들)을 갖는다. 막이 산화제로부터 보호될 경우, 양전성 금속(들)은 0의 산화 상태로 남는다.
도 2a-f는 본 발명의 실시형태에 유용한 전구체 분자를 도시한다. 양전성 금속, 1-2개의 금속 원자, 금속-실리콘 및/또는 금속-게르마늄 직접 결합, 및 Si 및/또는 Ge에 결합된 상이한 작용기를 포함하는 다른 전구체 분자도 또한 가능하다. 도 2a-f에서, 작용기 -ER1R2R3 내에서, R1, R2 및 R3는 동일하거나 상이하며, 알킬, 아릴, Si, Ge, N, P, O 또는 S와 같은 주요 그룹 원소와 E 사이의 직접 결합을 포함하는 기, 또는 헤테로시클릭 기이며, E는 Si 또는 Ge가다. 도 2a에서, M1은, 예를 들어 Be, Mg 또는 Ca와 같은 양전성 금속이다. 도 2b-e에서, M2는, 예를 들어 Ti, Sc 또는 Y와 같은 양전성 금속이며, E는 실리콘 또는 게르마늄이다. 도 2f에서, M3는, 예를 들어 Ti, Zr 또는 Hf와 같은 양전성 금속이고, E는 실리콘 또는 게르마늄이다. 본 발명의 실시형태에서, R은 메틸기이다. 본 발명의 추가 실시형태에서, -ER1R2R3는 R 작용기로서 2개의 메틸기 및 벤질기를 포함한다. 본 발명의 추가 실시형태에서, 전구체 분자는 ((CH3)3Si)3Al:N(CH3)2(CH2CH3), ((CH3)2ArSi)3Al:N(CH3)2(CH2CH3), ((CH3)3Si)3Al(퀴누클리딘), ((CH3)3Ge)3Al(퀴누클리딘), ((C4H9)3Si)2Mn, ((C4H9)3Si)2MnㆍN(CH3)3, ((CH3)3Ge)2Mn(tmeda) 및 ((C4H9)3Si)2TiN(CH3)3이고, 여기서 Ar은 선택적으로 하나 이상의 헤테로원자를 포함하는 방향족 또는 탄화수소 기이며, tmeda는 테트라메틸에틸렌디아민이다.
본 발명의 실시형태에 따른 공정은, 예를 들어, 배리어, 시드 층, 라이너, 캡(caps)으로서 및/또는 주요 도전성 인터커넥트 금속의 등각 층으로서 평면, 트리게이트 및 적층 나노와이어 트랜지스터 장치 및 인터커넥트(비아 및 도선(wire))의 게이트 전극 및 소스/드레인 콘택 응용에 사용된 초박막 금속 층을 생성하기 위해 사용될 수 있다. 본 발명의 실시형태에 따른 방법은, 예를 들어, NMOS 일 함수 금속, NMOS 금속 확산 배리어, PMOS 일 함수 금속, 및/또는 접합/라이너 층을 퇴적하기 위해 유용하다. 본 발명의 실시형태에 따른 금속 층에는, 막을 형성하기 위해 사용된, 금속-실리콘 및/또는 금속-게르마늄 직접 결합을 포함하는 전구체를 사용한 결과로서 낮은 수준의 Si 및/또는 Ge가 존재한다. 본 발명의 실시형태에 따른 막에 존재하는 Si 및/또는 Ge의 수준은 0.5와 10.0 원자% 사이의 범위이다. 추가 실시형태에서, 막에 존재하는 Si 및/또는 Ge의 수준은 2와 15 원자% 사이, 또는 2와 8 원자% 사이의 범위이다.
본 발명의 추가 실시형태에서, 양전성 금속을 포함하는 금속 층은 층에 Si 및/또는 Ge 수준이 더 높도록 생성된다. 통상적으로, Si 및/또는 Ge 함량이 더 높은 금속 실리사이드 및/또는 금속 게르마나이드 막을 생성하기 위해 CVD 공정이 사용된다. 예를 들어, 본 발명의 실시형태에 따라 생성된 반도체 제조에 사용된 도전성 재료는 TiSi이다. 본 발명의 추가 실시형태에 따른 양전성 금속 막에 존재하는 Si 및/또는 Ge의 수준은 10.0 내지 67 원자% 범위이다.
도 3a-i는 본 발명의 실시형태에 유용한 추가 전구체 분자를 도시한다. 2-7족 금속 및/또는 Al의 상이한 조합, 1 내지 2개의 금속 원자, 및 Si 및/또는 Ge에 부착된 상이한 작용기를 포함하는 다른 전구체 분자가 가능하다.
도 4는 단순화한 트리게이트 트랜지스터 구조를 제공한다. 도 4에서, 절연 기판(405)은 게이트 전극(410) 및 소스(415) 및 드레인(420) 영역을 포함한다. 절연 기판(405)은, 예를 들어, SiO2와 같은 절연 재료 층이 그 위에 형성된 반도체 기판으로 구성된다. 채널 영역(430)은 3개의 측부 상에 게이트 유전체 영역(425) 및 게이트 전극 영역(410)을 갖는다. 게이트 전극 영역(410)은 본 발명의 실시형태에 따른 금속 층으로 구성된다. 전극 영역(410)은, 예를 들어, 박막 등각 층의 퇴적을 가능하게 하는 본 출원에 설명된 방법을 이용하여 적어도 부분적으로 형성된다. 이들 금속 층에는 낮은 수준의 Si 또는 Ge가 존재하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이) 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 또는 Al이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-72 원자% 사이)의 범위이다. 등각 층을 퇴적한 후에, 예를 들어, 상이한 전구체를 사용하는 ALD 또는 CVD 공정과 같은 상이한 퇴적 공정을 이용하여, 전극 영역이 선택적으로 도전성 재료로 충진될 수 있다. 선택적으로, 접합 층 및/또는 배리어 층(미도시)이 게이트 유전체 영역(425)과 게이트 전극 영역(410) 사이에 존재한다. 소스(415) 및 드레인(420) 영역은, 예를 들어, 도전성 P- 또는 N-형 반도체 재료로 형성된다. 게이트 유전체 층(425)은, 예를 들어, 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy), 질화 실리콘(Si3N4)과 같은 절연 재료이다. 게이트 유전체 층(425)은 또한, 예를 들어 산화 금속 유전체와 같은 고-유전율 게이트 유전체 재료일 수 있다. 채널 영역(430)은, 예를 들어, 도핑 또는 비도핑 실리콘, 단결정 실리콘, 실리콘 및 게르마늄의 혼합물, 또는 예를 들어 비화 인듐 갈륨(InGaAs), 인화 인듐(InP), 및 비화 인듐 알루미늄(InAlAs)과 같은 III-V 화합물 반도체(주기율표의 III 및 V족(또는 13 및 15족)의 원소를 포함하는 화합물)로 구성될 수 있다. 일반적으로, 트리게이트 트랜지스터 구조는 게이트 유전체 및 게이트 전극에 의해 3개의 측부 상이 둘러싸인 채널 영역을 갖는다. 묘사된 피처의 다른 구성 및 형태는 또한, 예를 들어 상이한 형태의 소스 및 드레인 영역을 갖는 트리게이트 트랜지스터에도 가능하다. 또한, 트랜지스터는 간결성을 위해 묘사되지 않은 다른 관련된 피처를 갖는다. 예를 들어, 게이트 전극 영역은 통상적으로 절연 스페이서에 의해 부분적으로 정의되며, 트랜지스터 구조는 절연 재료로 피복될 수 있으며, 도전성 비아는 트랜지스터를 수용하는 반도체 칩의 다른 장치 및 영역에 소스 및 드레인 영역을 접속시킨다. 본 발명의 추가 실시형태에서, 도전성 비아(미도시)는 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위의 수준인 낮은 수준의 Si 또는 Ge가 존재하는, 콘택의 내부를 라이닝(lining)하는 금속 층을 갖는다. 본 발명의 추가 실시형태에서, 막은 낮은 수준의 Si 또는 Ge를 포함하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 또는 Al이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-72 원자% 사이)의 범위이다. 본 발명의 추가 실시형태에서, 막은 낮은 수준의 Si 또는 Ge를 포함하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 및/또는 Al이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-72 원자% 사이)의 범위이고, 탄소, 질소 및 산소 불순물의 총량은 15 원자% 미만이다. 본 발명의 추가 실시형태에서, 본 출원에 설명된 방법에 따라 콘택의 내부를 라이닝하는 층이 형성된다. 이 층은 소스/드레인 영역과 콘택 금속 사이의 얇은 확산 배리어 층의 상부 상에 퇴적될 수 있다.
도 5a-c는 적층 나노와이어 트랜지스터 장치를 예시한다. 도 5a의 도면은 설명을 용이하게 하기 위해 절반의 적층 나노와이어 트랜지스터 장치를 도시한다. 도 5b는 도 5a의 도면에 대해 45˚회전시킨 투시도로 도 5a의 장치를 나타내며, 이제 게이트 유전체 층 및 게이트 금속이 도 5b에는 포함되었다. 도 5c는 도 5a의 슬라이스 면에 대해 90˚회전시킨 면을 따라 슬라이스된 적층 나노와이어 트랜지스터 장치를 도시하며, 장치 자체가 -45˚회전되었다. 도 5a에서, 기판(505)은 절연 스페이서(510) 및 소스/드레인 영역(515)을 수용한다. 트랜지스터당 2개로 예시된 나노와이어 채널 영역(520)은 소스/드레인 영역(515)과 접한다. 나노와이어 채널 영역(520)은, 예를 들어 실리콘, 실리콘 및 게르마늄, 또는 예를 들어 비화 인듐 갈륨(InGaAs), 인화 인듐(InP), 및 비화 인듐 알루미늄(InAlAs)과 같은 III-V 화합물 반도체를 포함한다. 도 5b-c에서, 게이트 유전체(525)는 채널 영역(520) 상에 배치되며, 게이트 전극 영역(530)은 게이트 유전체(525) 상에 배치된다. 게이트 유전체(525)는, 예를 들어, 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy), 질화 실리콘(Si3N4), 또는 고-유전율 유전체 재료와 같은 절연 재료이다. 본 출원에 설명된 공정은 게이트 유전체(525) 근방에 금속(535)의 얇은 등각 층을 퇴적하기 위해 사용될 수 있다. 얇은 등각 금속 층(535)에는 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위인 낮은 수준의 Si 또는 Ge가 존재한다. 본 발명의 추가 실시형태에서, 막은 낮은 수준의 Si 또는 Ge를 포함하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 및/또는 Al이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-77 원자% 사이)의 범위이다. 본 발명의 추가 실시형태에서, 막은 낮은 수준의 Si 또는 Ge를 포함하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 및/또는 Al이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-72 원자% 사이)의 범위이고, 탄소, 질소 및 산소 불순물의 총량은 15 원자% 미만이다. 잔류 게이트 전극 영역(530)은 얇은 등각 금속 층(535)으로서 동일한 금속 또는 상이한 도전성 물질을 포함할 수 있으며, 동일하거나 상이한 방법에 의해 퇴적될 수 있다. 추가 실시형태에서, 게이트 전극 영역(530)은, 예를 들어 Ti, W, Ta, Al 및 그의 합금, 및 Er, Dy, 또는 Pt와 같은 귀금속과 같은 희토류 원소와의 합금, 및 TaN 및 TiN과 같은 질화물과 같은 재료를 포함할 수 있다. 선택적으로, 게이트 유전체 영역(525)과 게이트 전극 영역(530) 사이에 접합 층 및/또는 배리어 층(미도시)이 존재한다. 예를 들어 상이한 수의 나노와이어 트랜지스터(예를 들어, 1개, 2개 또는 3개 이상의 나노와이어) 및 상이한 형태의 소스 및 드레인 영역을 갖는 것들과 같은 적층 나노와이어 트랜지스터에 있어서, 묘사된 특징에 대해 다른 구성 및 형태도 또한 가능하다.
일반적으로, 고-유전율 유전체는 SiO2의 유전상수보다 유전상수가 더 큰 유전체 재료이다. SiO2의 유전 상수는 3.9이다. 예시적 고-유전율 유전체 재료는 이산화 하프늄(HfO2), 산화 하프늄 실리콘, 산화 란타늄, 산화 란타늄 알루미늄, 이산화 지르코늄(ZrO2), 산화 지르코늄 실리콘, 이산화 티타늄(TiO2), 오산화 탄탈륨(Ta2O5), 산화 바륨 스트론튬 티타늄, 산화 바륨 티타늄, 산화 스트론튬 티타늄, 산화 이트륨, 산화 알루미늄, 산화 납 스칸듐 탄탈륨, 니오브산 납 아연, 및 반도체 분야에 공지된 다른 재료를 포함한다.
본 발명의 추가 실시형태에서, 본 발명의 실시형태에 따른 공정은 BEOL(back end of the line) 인터커넥트 응용에서 금속을 퇴적하기 위해 사용된다. 상기 응용은 접착층, 라이너, 배리어, 일렉트로마이그레이션(electromigration) 감소를 위한 캡 및 인터커넥트 금속 자체를 포함한다. 도 6은 트렌치 또는 비아와 같은 금속 인터커넥트 구조를 예시한다. 도 6에서, 기판(605)은 금속 트렌치 또는 비아(610)를 수용한다. 금속 트렌치 또는 비아(610)는, 예를 들어 층간 유전체(ILD)인 절연층(615) 내에 존재한다. 유전체 재료는 저-유전율 유전체 및 이산화 실리콘을 포함한다. 선택적 층(620)은, 예를 들어 질화 실리콘, 산질화 실리콘 및 이산화 실리콘과 같은 유전체 재료로 구성된 식각 저지 층이다. 배리어 층(625)은 금속 트렌치 또는 비아(610)를 유전체 층(615 및 620)으로부터 분리한다. 구조는 또한 선택적으로, 금속 트렌치 또는 비아(610)를 금속 트렌치 또는 비아(610)의 상부 상에 퇴적된 추가 유전체 층(640)(예를 들어, ILD)으로부터 분리시키는 캡핑 층(635)을 포함한다. 금속 트렌치 또는 비아(610)는 선택적으로, 하부의 제2 금속 트렌치 또는 비아(645)에 전기적으로 접속된다. 금속 트렌치 또는 비아(610 및 645)는, 예를 들어 구리, 알루미늄, 은, 또는 그의 합금으로 구성된다. 또한 선택적으로, 도 6의 구조는 캡핑 층(635)을 포함하지만, 상이한 배리어 층(625)을 포함하거나 배리어 층(625)을 포함하지 않는다. 본 발명의 실시형태에서, 금속 트렌치 또는 비아(610 및 645)는 구리로 구성된다. 본 발명의 실시형태에서, 배리어 층(625)은 W, Hf 및/또는 Ta를 포함할 수 있으며, 일렉트로마이그레이션 감소를 위한 금속 캡(635)은 W를 포함할 수 있다. W, Hf 및/또는 Ta의 얇은 등각 층은, 본 발명의 실시형태에 따라 층간 유전체(ILD)(예를 들어, 저-유전율 재료 또는 SiO2와 같은 유전체 재료로 구성됨)의 상부 상에 퇴적된 다음, 전기 도금 전에 ALD Cu 막으로 코팅된다. 캡핑 층은 유전체 표면에 대해 노출된 금속 표면상에 선택적으로 퇴적될 수 있다. 이에 제한되지는 않지만 자기-조립 단분자막 및 아미노(유기)실란을 포함하는 유기 박막을 이용한 표면 기능화(surface functionalization)를 통해 유전체 표면상에서의 원자 층 증착이 억제될 수 있다. 전술한 바와 같이, 퇴적 후에 변형되지 않은 본 발명의 실시형태에 따른 양전성 금속 막에는 낮은 수준의 Si 또는 Ge가 존재하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위이다. 본 발명의 추가 실시형태에서, 막은 낮은 수준의 Si 또는 Ge를 포함하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 및/또는 Al(예를 들어, W, Hf 및/또는 Ta)이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-72 원자% 사이) 범위이다. 본 발명의 추가 실시형태에서, 막은 낮은 수준의 Si 또는 Ge를 포함하며, 그 수준은 Si 또는 Ge가 0.5와 10.0 원자% 사이(또는 2와 15 원자% 사이, 또는 2와 8 원자% 사이)의 범위 및 전구체 분자에 존재했던 하나 이상의 2-7족 금속 및/또는 Al이 99.5-75.0 원자% 사이(또는 98-70 원자% 사이, 또는 98-72 원자% 사이)의 범위이고, 탄소, 질소 및 산소 불순물의 총량은 15 원자% 미만이다.
유전체 층, 피처 및/또는 층간 유전체(ILD)에 사용된 통상적인 유전체 재료는 이산화 실리콘 및 저-유전율 유전체 재료를 포함한다. 사용될 수 있는 추가 유전체 재료는 탄소 도핑 산화물(CDO), 질화 실리콘, 퍼플루오로시클로부탄 또는 폴리테트라플루오로에틸렌과 같은 유기 고분자, 플루오로실리케이트 유리(FSG), 및 실세스퀴옥산, 실록산 또는 유기 실리케이트 유리와 같은 유기 실리케이트를 포함한다. 유전체 층은 유전 상수를 더욱 감소시키기 위해 포어(pore)를 포함할 수 있다.
본 출원에 도시된 장치의 구성요소들은, 상이한 재료를 포함하는 층들을 분리하는, 예를 들어 절연 층으로부터 금속 층을 분리하는, 라이너 및 접합 층과 같은 추가 층들을 포함할 수 있으며, 간결성을 위해 한 층으로 예시된 구성요소들은, 예를 들어 장치 구축에 사용된 제조 공정 및 장치의 원하는 특성에 따라 동일하거나 상이한 재료의 복수의 층들을 포함할 수 있다.
본 발명의 구현은 반도체 기판과 같은 기판상에 수용된다. 본 발명의 실시형태에 따른 양전성 금속 층이 위에 형성될 수 있는 기판 표면은, 예를 들어, H-말단 실리콘, 이산화 실리콘, 실리콘, 실리콘 게르마늄, III-V족(또는 추가 주기율표 열 번호화 모델에서는 13-14족) 화합물 반도체, 주 족(main group) 산화물, 금속 및/또는 2원 또는 혼합 금속 산화물을 포함한다. 층들, 및 장치를 포함하는 층들은 또한 본 발명의 실시형태가 위에 제조된 기판 또는 기판의 일부로서 설명될 수 있다. 반도체 장치가 위에 구축된 기판 베이스는 통상적으로, 별개로 다이싱되어 개별 IC 칩을 산출하는 반도체 웨이퍼이다. 칩이 위에 구축되는 베이스 기판은, 비록 본 발명의 실시형태가 사용된 기판의 종류에 의존하지는 않지만 통상적으로 실리콘 웨이퍼이다. 기판은 또한, 게르마늄, 안티몬화 인듐, 텔루르화 납, 비화 인듐, 인화 인듐, 비화 갈륨, 안티몬화 갈륨 및/또는 다른 III-V족 재료로, 단독으로 또는 실리콘 또는 이산화 실리콘 또는 다른 절연 재료와의 조합으로 구성될 수 있다.
도 7은 본 발명의 한 구현에 따른 컴퓨팅 장치(1000)를 예시한다. 컴퓨팅 장치(1000)는 마더보드(1002)를 수용한다. 마더보드(1002)는, 이에 제한되지는 않지만 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는 다수의 구성요소들을 포함할 수 있다. 프로세서(1004)는 마더보드(1002)에 물리적으로 및 전기적으로 연결된다. 일부 구현에서, 적어도 하나의 통신 칩(1006)도 또한 마더보드(1002)에 물리적으로 및 전기적으로 연결된다.
응용에 따라, 컴퓨팅 장치(1000)는 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 콤파스, 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 장치(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(1006)은 컴퓨팅 장치(1000)로 및 컴퓨팅 장치(1000)로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비-고형 매체를 통해 변조 전자기 방사를 이용함으로써 데이터를 통신할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널 등을 설명하기 위해 사용될 수 있다. 이 용어는, 비록 일부 실시형태에서는 그렇지 않을 수 있지라도, 관련된 장치가 어떠한 전선도 포함하지 않음을 시사하지는 않는다. 통신 칩(1006)은, 이에 제한되지는 않지만 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물을 포함하는 임의의 다수의 무선 표준 또는 프로토콜뿐만 아니라 3G, 4G, 5G 및 그 이상으로 나타내는 임의의 다른 무선 프로토콜을 구현할 수 있다. 컴퓨팅 장치(1000)는 복수의 통신 칩(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 원거리 무선 통신 전용일 수 있다.
컴퓨팅 장치(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현에서, 프로세서의 집적 회로 다이는, 본 발명의 구현에 따라 형성된, 트랜지스터 및/또는 금속 인터커넥트와 같은 하나 이상의 장치를 포함한다. 용어 "프로세서"는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여, 상기 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변형하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한, 통신 칩(1006) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는, 본 발명의 구현에 따라 형성된, 트랜지스터 및/또는 금속 인터커넥트와 같은 하나 이상의 장치를 포함한다.
추가 구현에서, 컴퓨팅 장치(1000) 내에 수용된 다른 구성요소들은, 본 발명의 구현에 따라 형성된, 트랜지스터 또는 금속 인터커넥트와 같은 하나 이상의 장치를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현에서, 컴퓨팅 장치(1000)는 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 장치, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현에서, 컴퓨팅 장치(1000)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
전술한 설명에서, 본 발명의 실시형태의 철저한 이해를 제공하기 위해, 트랜지스터 레이아웃, 인터커넥트, 및 재료 체제와 같은 다수의 구체적인 상세 내용이 서술된다. 본 발명의 실시형태는 상기 구체적인 상세 내용 없이도 실시할 수 있음이 당업자에게 명백할 것이다. 다른 경우에, 집적 회로 설계 레이아웃과 같은 공지된 특징들은 본 발명의 실시형태를 불필요하게 모호하게 하지 않기 위해 상세히 설명하지 않는다. 또한, 도면에 도시된 각종 실시형태들은 예시적인 표현이며 반드시 일정한 비율로 그려질 필요는 없음이 이해될 것이다.
관련 분야의 당업자는 본 개시 내용의 전반에 걸쳐 변형 및 변경이 가능하며, 도시 및 설명된 각종 구성요소들에 대한 조합 및 대체가 가능함을 이해한다. 본 명세서 전반에 걸쳐 "한 실시형태" 또는 "실시형태"라고 지칭하는 것은 실시형태와 관련하여 설명된 특정한 특징, 구조, 재료 또는 특성이 본 발명의 적어도 하나의 실시형태에 포함됨을 의미하지만, 이들이 반드시 모든 실시형태에 존재함을 나타내지는 않는다. 또한, 실시형태에 개시된 특정한 특징, 구조, 재료 또는 특성은 하나 이상의 실시형태에서 임의의 적절한 방식으로 조합될 수 있다. 각종 추가 층들 및/또는 구조들이 포함될 수 있고/있거나, 설명된 특징들은 다른 실시형태에서 생략될 수 있다.

Claims (38)

  1. 나노와이어 트랜지스터 장치로서, 상기 트랜지스터 장치의 채널 영역을 형성하는 부유형(suspended) 나노와이어, 상기 부유형 나노와이어 상에 배치된 유전체 재료 층, 상기 유전체 재료 층상에 배치된 금속 층을 포함하고, 상기 금속 층은 99.5-75.0 원자%의 2-7족 금속 또는 Al, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함하며, 상기 나노와이어는 게이트 전극에서 부유하고, 상기 금속 층은 상기 게이트 전극의 일부를 형성하는 나노와이어 트랜지스터 장치.
  2. 제1항에 있어서, 상기 금속 층은 총량이 15 원자% 미만인 탄소, 질소 및 산소를 포함하는 나노와이어 트랜지스터 장치.
  3. 제1항에 있어서, 상기 유전체 재료 층은 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy), 질화 실리콘(Si3N4) 또는 하이-k 유전체 재료를 포함하는 나노와이어 트랜지스터 장치.
  4. 제1항에 있어서, 상기 나노와이어는 실리콘, 실리콘과 게르마늄의 혼합물, 또는 III-V 화합물 반도체를 포함하는 나노와이어 트랜지스터 장치.
  5. 제1항에 있어서, 상기 장치는 2개의 부유형 나노와이어를 포함하는 나노와이어 트랜지스터 장치.
  6. 트랜지스터 장치로서, 상부 표면 및 한 쌍의 횡 방향으로 대향하는 측벽을 갖는 채널 구조, 상기 상부 표면 및 상기 한 쌍의 횡 방향으로 대향하는 측벽 상에 배치된 유전체 층, 및 상기 상부 표면 및 상기 한 쌍의 횡 방향으로 대향하는 측벽 상의 상기 유전체 층 상에 배치된 금속 층을 포함하고, 상기 금속 층은 99.5-75.0 원자%의 2-7족 금속 또는 Al, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함하는 트랜지스터 장치.
  7. 제6항에 있어서, 상기 금속 층은 총량이 15 원자% 미만인 탄소, 질소 및 산소를 포함하는 트랜지스터 장치.
  8. 제6항에 있어서, 상기 유전체 재료 층은 이산화 실리콘(SiO2), 산질화 실리콘(SiOxNy), 질화 실리콘(Si3N4) 또는 하이-k 유전체 재료를 포함하는 트랜지스터 장치.
  9. 제6항에 있어서, 상기 채널 구조는 단결정 실리콘, 실리콘, 실리콘과 게르마늄의 혼합물, 또는 III-V 화합물 반도체를 포함하는 트랜지스터 장치.
  10. 표면을 갖는 기판,
    상기 기판 표면상에 배치된 유전체 재료 층,
    상기 유전체 재료 층에 형성된 트렌치 또는 비아 - 상기 트렌치 또는 비아는 측벽 및 하부 표면을 가짐 -,
    상기 측벽 및 하부 표면상에 배치된 배리어 층 - 상기 배리어 층은 99.5-75.0 원자%의 2-7족 금속, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함함 -, 및
    웰(well) 내의 금속 영역 - 상기 배리어 층은 상기 금속 영역과 상기 유전체 재료 층 사이에 존재함 -
    을 포함하는 장치.
  11. 제10항에 있어서, 상기 2-7족 금속은 W, Hf, Ta 또는 그의 조합들인 장치.
  12. 제10항에 있어서, 상기 금속 층은 총량이 15 원자% 미만인 탄소, 질소 및 산소를 포함하는 장치.
  13. 제10항에 있어서, 상기 금속 영역은 은, 구리 또는 알루미늄을 포함하는 장치.
  14. 표면을 갖는 기판,
    상기 기판 표면상에 배치된 유전체 재료 층,
    상기 유전체 재료 층에 형성된 트렌치 또는 비아,
    상기 트렌치 또는 비아 내의 금속 영역 - 상기 금속 영역은 표면을 가짐 -, 및
    상기 금속 영역의 표면상에 배치된 캡핑 층 - 상기 캡핑 층은 99.5-75.0 원자%의 2-7족 금속, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함함 -
    을 포함하는 장치.
  15. 제14항에 있어서, 상기 2-7족 금속은 W인 장치.
  16. 제14항에 있어서, 상기 금속 층은 총량이 15 원자% 미만인 탄소, 질소 및 산소를 포함하는 장치.
  17. 제14항에 있어서, 상기 금속 영역은 은, 구리 또는 알루미늄을 포함하는 장치.
  18. 표면을 갖는 기판을 제공하는 단계,
    상기 기판 표면을 기상 제1 전구체 분자에 노출시키는 단계 - 상기 제1 전구체 분자는 금속 M1을 포함하고, 상기 금속 M1은 2-7족 금속 또는 Al이고, 상기 금속 M1은 적어도 2개의 실리콘, 게르마늄, 또는 실리콘 및 게르마늄 원자에 직접 결합됨 -,
    임의의 잔류 기상 제1 전구체 분자를 제거하는 단계,
    상기 기판 표면을 기상 제2 전구체 분자 M2Xn에 노출시키는 단계 - X는 할로겐이고, n은 2 이상 6 이하의 수이고, M2는 2-7족 금속 또는 Al이고, M1 및 M2는 동일한 금속 또는 상이한 금속임 -,
    임의의 잔류 기상 제2 전구체 분자를 제거하는 단계, 및
    상기 기판을 상기 제1 전구체 분자에 노출시키고, 임의의 기상 제1 전구체 분자를 제거하고, 상기 기판을 상기 제2 전구체 분자에 노출시키고, 임의의 잔류 기상 제2 전구체 분자를 제거하는 단계들을 적어도 1회 반복하여, 상기 기판 표면상에 M1 및 M2를 포함하는 층을 생성하는 단계
    를 포함하는 방법.
  19. 제18항에 있어서, M1 및 M2는 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn으로 구성된 그룹으로부터 선택되는 방법.
  20. 제18항에 있어서, 상기 제1 전구체 분자는 2개의 2-7족 금속 원자 또는 Al을 포함하는 방법.
  21. 제18항에 있어서, 상기 제1 전구체 분자는 ((CH3)3Si)3AlㆍN(CH3)2(CH2CH3), ((CH3)2ArSi)3AlㆍN(CH3)2(CH2CH3), ((CH3)3Si)3Al(퀴누클리딘), ((CH3)3Ge)3Al(퀴누클리딘), ((C4H9)3Si)2Mn, ((C4H9)3Si)2MnㆍN(CH3)3, ((CH3)3Ge)2Mn(테트라메틸에틸렌디아민) 및 ((C4H9)3Si)2TiㆍN(CH3)3로 구성된 그룹으로부터 선택되는 방법.
  22. 제18항에 있어서, M1은 -SiR1R2R3, -GeR1R2R3 또는 그의 조합인 적어도 2개의 작용기에 결합되고, R1, R2 및 R3는, 동일하거나 상이한 알킬기이며, 헤테로원자-포함 및 헤테로원자 비-포함 알킬, 아릴, 시클로알킬, 알켄, 알킨, 시클릭 및 폴리시클릭 기로 구성된 그룹으로부터 선택되고, 헤테로원자는 할로겐, O, N, S, P, Si 및 Ge로 구성된 그룹으로부터 선택되는 방법.
  23. 제18항에 있어서, 상기 M1은 Al, Ti, Sc, Y, Zr 또는 Hf이고, M1은 -SiR1R2R3, -GeR1R2R3 또는 그의 조합인 적어도 3개의 작용기에 결합되고, R1, R2 및 R3는, 동일하거나 상이한 알킬기이며, 알킬, 아릴, 시클로알킬, 알켄, 알킨, 시클릭 및 폴리시클릭 기로 구성된 그룹으로부터 선택되고, 헤테로원자는 할로겐, O, N, S, P, Si 및 Ge로 구성된 그룹으로부터 선택되는 방법.
  24. 표면을 갖는 기판을 제공하는 단계,
    상기 기판 표면을 기상 제1 전구체 분자에 노출시키는 단계 - 상기 제1 전구체 분자는 금속 M1을 포함하고, 상기 금속 M1은 2-7족 금속 또는 Al이며, 상기 금속 M1은 적어도 2개의 실리콘, 게르마늄, 또는 실리콘 및 게르마늄 원자에 직접 결합됨 -
    임의의 잔류 기상 제1 전구체 분자를 제거하는 단계,
    상기 기판 표면을 기상 제2 전구체 분자 M2Xn에 노출시키는 단계 - X는 알콕시드 기이고, n은 2 이상 6 이하의 수이고, M2는 2-7족 금속 또는 Al이고, M1 및 M2는 동일한 금속 또는 상이한 금속임 -
    임의의 잔류 기상 제2 전구체 분자를 제거하는 단계, 및
    상기 기판을 상기 제1 전구체 분자에 노출시키고, 임의의 기상 제1 전구체 분자를 제거하고, 상기 기판을 상기 제2 전구체 분자에 노출시키고, 임의의 잔류 기상 제2 전구체 분자를 제거하는 단계들을 적어도 1회 반복하여, 상기 기판 표면상에 M1 및 M2를 포함하는 층을 생성하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서, M1 및 M2는 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn으로 구성된 그룹으로부터 선택되는 방법.
  26. 제24항에 있어서, 상기 제1 전구체 분자는 2개의 2-7족 금속 원자 또는 Al을 포함하는 방법.
  27. 제24항에 있어서, 상기 제1 전구체 분자는 ((CH3)3Si)3AlㆍN(CH3)2(CH2CH3), ((CH3)2ArSi)3AlㆍN(CH3)2(CH2CH3), ((CH3)3Si)3Al(퀴누클리딘), ((CH3)3Ge)3Al(퀴누클리딘), ((C4H9)3Si)2Mn, ((C4H9)3Si)2MnㆍN(CH3)3, ((CH3)3Ge)2Mn(테트라메틸에틸렌디아민) 및 ((C4H9)3Si)2TiㆍN(CH3)3로 구성된 그룹으로부터 선택되는 방법.
  28. 제24항에 있어서, M1은 -SiR1R2R3, -GeR1R2R3 또는 그의 조합인 적어도 2개의 작용기에 결합되고, R1, R2 및 R3는, 동일하거나 상이한 알킬기이며, 알킬, 아릴, 시클로알킬, 알켄, 알킨 및 폴리시클릭 기로 구성된 그룹으로부터 선택되는 방법.
  29. 제24항에 있어서, 상기 M1은 Al, Ti, Sc, Y, Zr 또는 Hf이고, M1은 -SiR1R2R3, -GeR1R2R3 또는 그의 조합인 적어도 3개의 작용기에 결합되고, R1, R2 및 R3는, 동일하거나 상이한 알킬기이며, 알킬, 아릴, 시클로알킬, 알켄, 알킨 및 폴리시클릭 기로 구성된 그룹으로부터 선택되는 방법.
  30. 표면을 갖는 기판을 제공하는 단계,
    상기 기판 표면을 전구체 분자에 노출시키는 단계 - 상기 전구체 분자는 금속을 포함하고, 상기 금속은 2-7족 금속 또는 Al이며, 상기 금속은 적어도 2개의 실리콘, 게르마늄, 또는 실리콘 및 게르마늄 원자에 직접 결합됨 -,
    임의의 잔류 기상 전구체 분자를 제거하는 단계,
    상기 기판 표면을 수소에 노출시키는 단계,
    임의의 잔류 수소 및 기상 반응 생성물을 제거하는 단계, 및
    상기 기판을 상기 전구체 분자에 노출시키고, 임의의 기상 전구체 분자를 제거하고, 상기 기판을 수소에 노출시키고, 임의의 수소 및 기상 반응 생성물을 제거하는 단계들을 복수 회 반복하여, 상기 기판 표면상에 M을 포함하는 층을 생성하는 단계
    를 포함하는 방법.
  31. 제30항에 있어서, 상기 금속은 Zr, Be, Mg, Ca, Sr, Al, Sc, Y, Ti, Hf, V, Nb, Ta, Cr, Mo, W 및 Mn으로 구성된 그룹으로부터 선택되는 방법.
  32. 제30항에 있어서, 상기 전구체 분자는 2개의 2-7족 또는 Al 금속 원자를 포함하는 방법.
  33. 제30항에 있어서, 수소는 분자 수소 또는 플라즈마-활성화 수소의 형태로 공급되는 방법.
  34. 제30항에 있어서, 상기 전구체 분자는 ((CH3)3Si)3AlㆍN(CH3)2(CH2CH3), ((CH3)2ArSi)3AlㆍN(CH3)2(CH2CH3), ((CH3)3Si)3Al(퀴누클리딘), ((CH3)3Ge)3Al(퀴누클리딘), ((C4H9)3Si)2Mn, ((C4H9)3Si)2MnㆍN(CH3)3, ((CH3)3Ge)2Mn(테트라메틸에틸렌디아민) 및 ((C4H9)3Si)2TiㆍN(CH3)3로 구성된 그룹으로부터 선택되는 방법.
  35. 제30항에 있어서, 상기 금속은 Al, Ti, Sc, Y, Zr 또는 Hf이고, 상기 금속은 -SiR1R2R3, -GeR1R2R3 또는 그의 조합인 적어도 3개의 작용기에 결합되고, R1, R2 및 R3는, 동일하거나 상이한 알킬기이며, 헤테로원자-포함 및 헤테로원자 비-포함 알킬, 아릴, 시클로알킬, 알켄, 알킨, 시클릭 및 폴리시클릭 기로 구성된 그룹으로부터 선택되고, 헤테로원자는 할로겐, O, N, S, P, Si 및 Ge로 구성된 그룹으로부터 선택되는 방법.
  36. 마더보드;
    상기 마더보드 상에 탑재된 통신 칩; 및
    상기 마더보드 상에 탑재된 프로세서
    를 포함하는 컴퓨팅 장치로서,
    상기 프로세서는 나노와이어 트랜지스터 장치를 포함하고,
    상기 나노와이어 트랜지스터 장치는 상기 트랜지스터 장치의 채널 영역을 형성하는 부유형 나노와이어, 상기 부유형 나노와이어 상에 배치된 유전체 재료 층, 상기 유전체 재료 층 상에 배치된 금속 층을 포함하며, 상기 금속 층은 99.5-75.0 원자%의 2-7족 금속 또는 Al, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함하며, 상기 나노와이어는 게이트 전극에서 부유하고 상기 금속 층은 상기 게이트 전극의 일부를 형성하는 컴퓨팅 장치.
  37. 마더보드;
    상기 마더보드 상에 탑재된 통신 칩; 및
    상기 마더보드 상에 탑재된 프로세서
    를 포함하는 컴퓨팅 장치로서,
    상기 프로세서는 트랜지스터 장치를 포함하고,
    상기 트랜지스터 장치는 상부 표면 및 한 쌍의 횡 방향으로 대향하는 측벽을 갖는 채널 구조, 상기 상부 표면 및 한 쌍의 횡 방향으로 대향하는 측벽 상에 배치된 유전체 층, 및 상기 상부 표면 및 한 쌍의 횡 방향으로 대향하는 측벽 상의 상기 유전체 층 상에 배치된 금속 층을 포함하며, 상기 금속 층은 99.5-75.0 원자%의 2-7족 금속 또는 Al, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함하는 컴퓨팅 장치.
  38. 마더보드;
    상기 마더보드 상에 탑재된 통신 칩; 및
    상기 마더보드 상에 탑재된 프로세서
    를 포함하는 컴퓨팅 장치로서,
    상기 프로세서는,
    표면을 갖는 기판,
    상기 기판 표면상에 배치된 유전체 재료 층,
    상기 유전체 재료 층에 형성된 트렌치 또는 비아 - 상기 트렌치 또는 비아는 측벽 및 하부 표면을 가짐 -,
    상기 측벽 및 하부 표면상에 배치된 배리어 층 - 상기 배리어 층은 99.5-75.0 원자%의 2-7족 금속, 및 0.5와 10.0 원자% 사이의 범위의 양으로 존재하는 Si 또는 Ge를 포함함 -, 및
    웰 내의 금속 영역 - 상기 배리어 층은 상기 금속 영역과 상기 유전체 재료 층 사이에 존재함 -
    을 포함하는 컴퓨팅 장치.
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