KR102328381B1 - 트랜지스터 게이트 전극들을 위한 일 함수 층들 - Google Patents

트랜지스터 게이트 전극들을 위한 일 함수 층들 Download PDF

Info

Publication number
KR102328381B1
KR102328381B1 KR1020200030218A KR20200030218A KR102328381B1 KR 102328381 B1 KR102328381 B1 KR 102328381B1 KR 1020200030218 A KR1020200030218 A KR 1020200030218A KR 20200030218 A KR20200030218 A KR 20200030218A KR 102328381 B1 KR102328381 B1 KR 102328381B1
Authority
KR
South Korea
Prior art keywords
work function
layers
nano
type work
layer
Prior art date
Application number
KR1020200030218A
Other languages
English (en)
Other versions
KR20200135720A (ko
Inventor
충-리앙 쳉
지웨이 팡
춘-이 우
후앙-린 차오
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200135720A publication Critical patent/KR20200135720A/ko
Application granted granted Critical
Publication of KR102328381B1 publication Critical patent/KR102328381B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본원에서 설명된 실시예들은 알루미늄-기반 n-형 일 함수 층들과 대조적으로, 알루미늄-프리 n-형 일 함수 층들을 갖는 트랜지스터들의 제조를 위한 방법에 관한 것이다. 이 방법은, 이격된 소스/드레인 에피택셜 층들 사이에 배치된 채널 부분을 형성하는 단계 및 채널 부분 상에 게이트 스택을 형성하는 단계를 포함하고, 게이트 스택을 형성하는 단계는, 채널 부분 상에 하이-k 유전체 층을 퇴적하는 단계 및 유전체 층 상에 p-형 일 함수 층을 퇴적하는 단계를 포함한다. p-형 일 함수 층을 퇴적한 후, 이 방법은 진공 브레이크(vacuum break) 없이, p-형 일 함수 층 상에 알루미늄-프리 n-형 일 함수 층을 형성하는 단계 및 알루미늄-프리 n-형 일 함수 층 상에 금속을 퇴적하는 단계를 포함한다. 이 방법은 이격된 소스/드레인 에피택셜 층들 및 게이트 스택을 둘러싸도록 절연 층을 퇴적하는 단계를 더 포함한다.

Description

트랜지스터 게이트 전극들을 위한 일 함수 층들{WORK FUNCTION LAYERS FOR TRANSISTOR GATE ELECTRODES}
관련 출원에 대한 상호-참조
본 출원은 2019년 5월 24일에 출원되고 발명의 명칭이 "Work Function Layers for Transistor Gate Electrodes"인 미국 가출원 번호 제62/852,626호를 우선권으로 주장하며, 이 문헌은 그 전체가 참조에 의해 본원에 포함된다.
트랜지스터(예를 들어, n-형 또는 p-형 트랜지스터)의 임계 전압은 트랜지스터의 게이트 구조체 내에서 일 함수 층들의 두께를 조정함으로써 튜닝될 수 있다. 그러나, 더 작은 디바이스들을 제조하기 위해 트랜지스터 게이트 구조체를 스케일링하는 것은 트랜지스터의 치수들의 감소로 인해 일 함수 층 두께에 대한 조정들이 제한되기 때문에 임계 전압 튜닝에 있어 어려움을 도입한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 공통 관행에 따라, 다양한 피처(feature)들이 실 척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1 및 도 2는 일부 실시예들에 따라, 부분적으로 제조된 게이트-올-어라운드 나노-시트 FET 구조체의 등각도들이다.
도 3은 일부 실시예들에 따라, 게이트-올-어라운드 나노-시트 FET를 위한 알루미늄-프리 n-형 일 함수 층들을 갖는 게이트 스택을 제조하기 위한 방법의 흐름도이다.
도 4 내지 도 7은 일부 실시예들에 따라, 게이트-올-어라운드 나노-시트 FET를 위한 알루미늄-프리 n-형 일 함수 층들을 갖는 게이트 스택의 제조 동안의 단면도들이다.
도 8은 일부 실시예들에 따라, 알루미늄-프리 n-형 일 함수 층들을 갖는 게이트-올-어라운드 나노-시트 FET 구조체의 등각도이다.
도 9a 및 도 9b는 일부 실시예들에 따라, 알루미늄-프리 n-형 일 함수 층들을 갖는 각각의 n-형 및 p-형 게이트-올-어라운드 나노-시트 FET 구조체들의 등각도이다.
도 10은 일부 실시예들에 따라, 부분적으로 제조된 게이트-올-어라운드 나노-시트 FET 구조체의 단면도이다.
다음의 개시내용은 제공된 청구 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 어레인지먼트들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않도록 제 1 및 제 2 피처들 사이에 있는 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다.
또한, "아래 있는", "아래의", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 예시의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
본원에서 사용되는 바와 같은 "명목상(nominal)"이라는 용어는 원하는 값 초과 그리고/또는 미만의 값들의 범위와 함께, 프로세스 또는 제품의 설계 단계 동안 설정된 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 원하는 또는 타겟 값들을 지칭한다. 값들의 범위는 통상적으로 제조 프로세스들 또는 공차들에 있어 약간의 변동으로 인한 것이다.
일부 실시예들에서, "약" 및 "실질적으로"라는 용어들은 타겟 값의 5 % 내에서 변동되는 주어진 양의 값(예를 들어, 타겟 값의 ± 1 %, ± 2 %, ± 3 %, ± 4 %, 및 ± 5 %)을 표시할 수 있다.
본원에서 사용되는 바와 같은 "수직"이라는 용어는 명목상 기판의 표면에 수직인 것을 의미한다.
본원에 사용된 바와 같은 "절연 층"이라는 용어는 전기 절연체(예를 들어, 유전체 층)로서 기능하는 층을 지칭한다.
전계 효과 트랜지스터(FET)의 게이트 구조체 또는 게이트 스택 내의 층들은 부분적으로 트랜지스터의 임계 전압을 제어한다. 보다 구체적으로, 트랜지스터의 임계 전압 값은 그의 게이트 스택에 포함된 층의 집합적인 두께 및 유형에 의존한다. 그러므로, 각각의 FET에서 이들 층들(또는 층들의 수)의 두께를 제어함으로써, FET가 상이한 임계 전압들을 갖도록 제조될 수 있다. 예를 들어, 칩 내의 "저" 또는 "초저" 전력 애플리케이션에 대해서는 낮은 임계 전압(예를 들어, 약 80 mV 내지 약 160 mV)을 갖는 FET들이 사용될 수 있고 칩 내에서 고전력의 애플리케이션들에 대해서는 높은 임계 전압(예를 들어, 약 200mV보다 큰)을 갖는 FET들이 사용될 수 있다.
지속적인 디바이스 스케일링 및 저전력 휴대용 디바이스들(예를 들어, 모바일 폰들, 스마트 워치들 및 다른 웨어러블 전자 디바이스들, 태블릿 등)에 대한 독촉으로 인해, 더 낮은 임계 전압들을 갖는 트랜지스터들을 갖는 집적 회로(IC)들에 대한 요구가 존재한다. p-형 FET들 및 n-형 FET들은, 이들이 자신의 게이트 스택들에 상이한 유형들 및/또는 수의 금속 층들을 포함하기 때문에, 상이한 "절대" 임계 전압 값(예를 들어, 그의 부호에 무관한 임계 전압의 크기)을 가질 수 있다. 예를 들어, p-형 FET들은 n-형 FET들보다 더 높은 임계 전압을 갖고, 이에 따라 턴-온하기 위해(예를 들어, 트랜지스터의 소스 단자와 드레인 단자 사이에 전류가 흐를 수 있도록 하기 위해) 더 높은 전압을 요구한다. 이러한 이유로, n-형 FET들은 p-형 FET들에 비해 "강한(strong)"으로 지칭될 수 있고, p-형 FET들은 n-형 FET들에 비해 "약한"으로 지칭될 수 있다.
n-형 FET들에서, 임계 전압을 추가로 감소시키는(예를 들어, 낮추는) 방법은 FET의 게이트 스택에 형성 알루미늄-함유 n-형 일 함수 층들 이를테면, 티타늄-알루미늄(TiAl) 또는 티타늄-알루미늄-탄소(TiAlC)의 두께를 증가시키는 것이다. 그러나, TiA 또는 TiAlC 층들에 대한 두께 증가는 GAA(gate-all-around) 나노-시트 FET(이하 "NSFET")들과 같은 도전적인 게이트 스택 기하학적 구조체들을 갖는 FET들의 경우 스케일링 제약들에 의해 제한될 수 있다. 예를 들어, 나노-시트간 간격이 감소함에 따라, TiAl 또는 TiAlC 층들에 대해 이용 가능한 공간이 줄어든다. 따라서, n-형 NSFET들에서 TiAl 또는 TiAlC 층의 두께를 증가시키는 것은 난제가 될 수 있다. 예를 들어, 작은 나노-시트 나노-시트 간격(예를 들어, 약 8 nm 내지 약 12 nm)으로 인해, 기존의 또는 더 두꺼운 TiAl 또는 TiAlC 층(예를 들어, 약 2.5 nm 이상)은 열등한 게이트 스택 갭-충전으로 이어질 수 있으며, 이는 차례로 게이트 스택의 공극들 및 트랜지스터들에 걸친 게이트 스택 저항의 변동들로 이어질 수 있다.
본원에서 설명된 실시예들은 TiAl 및 TiAlC와 같은 알루미늄-기반 n-형 일 함수 층들보다 더 얇은 알루미늄-프리 n-형 일 함수 층들을 갖는 트랜지스터들의 제조를 위한 방법에 관한 것이다. 결과적으로, 본원에서 설명된 알루미늄-프리 n-형 일 함수 층들은 위에서 언급된 열등한 게이트 스택 갭 충전으로 인해 발생하는 난제들을 완화할 수 있다. 일부 실시예들에서, 알루미늄-프리 n-형 일 함수 층들은 약 5Å 내지 약 15Å의 두께로 성장될 수 있으며, 이는 알루미늄-기반 n-형 일 함수 층보다 적어도 약 10Å 더 얇다. 일부 실시예들에서, 알루미늄-프리 n-형 일 함수 층들은 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix), 코발트 실리사이드(CoSix) 또는 니켈 실리사이드(NiSix)를 포함하고, 게이트 스택의 p-형 일 함수 층으로 인-시추로(예를 들어, 진공 브레이크 없이) 형성된다.
도 1 및 도 2는 희생 게이트 스택의 제거 후에 부분적으로 제조된 NSFET(100)의 등각도들이다. 일부 실시예들에서, 도 2는 z-축 주위에서 약 45 °만큼 반시계 방향으로 회전된 후 도 1의 부분적으로 제조된 NSFET(100)를 도시한다. 다시 말해, 도 2는 도 1에 도시된 제조된 NSFET(100)의 다른 도면이다. 도 1에 도시된 바와 같이, 부분적으로 제조된 NSFET(100)는 이격된 나노-시트 층들(115)을 갖는 하나 이상의 다층 나노-시트 스택들(105)을 포함한다. 일부 실시예들에서, 나노-시트 층들(115)은 도 2에 도시된 핀 구조체들(120)의 부분으로서 앞선 제조 동작 동안 에피택셜 방식으로 성장된다. 일부 실시예들에서, 나노 시트 층들(115)은 결정질 실리콘(Si)을 포함하고 부분적으로 제조된 NSFET(100)를 위한 채널 구역을 형성한다. 대안적으로, 나노-시트 층들(115)은 실리콘-게르마늄(SiGe), III-V 화합물 반도체들 이를테면, 갈륨 비화물(GaAs), 인듐 인화물(InP), 갈륨 인화물(GaP) 또는 갈륨 질화물(GaN)을 포함할 수 있다. 예시 목적으로, 부분적으로 제조된 NSFET(100)에서 나노-시트 스택들(105)은 이격된 Si 나노-시트 층들(115)의 맥락에서 설명될 것이다. 본원에서의 개시내용에 기초하여, 위에서 논의된 바와 같은 다른 재료들이 사용될 수 있다. 이들 재료들은 본 개시내용의 사상 및 범위 내에 있다. 제한이 아닌 예로서, Si 나노-시트 층들(115)의 성장을 위해 사용될 수 있는 전구체 가스들은 실란(SiH4), 디실란(Si2H6), 임의의 다른 적합한 가스 또는 이들의 조합들을 포함한다.
일부 실시예들에서, 나노-시트 층들(115)은 동일하거나 상이한 두께들을 가질 수 있다. 일부 실시예들에 따르면, 각각의 Si 나노-시트 층(115)의 두께는 약 5 nm 내지 약 8 nm의 범위일 수 있다. 일부 실시예들에서, Si 나노-시트 층들(115)은 나노-시트 다층 스택(105)의 폭과 매칭되는 (예를 들어, 도 1의 x-축을 따른) 동일한 폭을 갖는다. 제한이 아닌 예로서, Si 나노-시트 층들(115)의 폭은 약 15 nm 내지 약 50 nm의 범위일 수 있다.
일부 실시예들에서, 각각의 나노-시트 스택(105)은 약 10 내지 12개까지의 총 나노-시트 층들을 포함할 수 있다. 그러나, 부분적으로 제조된 NSFET(100)의 설계에 의존하여 부가적인 또는 더 적은 나노-시트 층들(105)이 가능하다. 일부 실시예들에서, 다층 나노-시트 스택(105)의 높이(105H)는 약 100 nm 내지 약 200 nm의 범위일 수 있다. 나노-시트 층들(115) 및 나노-시트 스택들(105)에 대한 위에서 언급된 두께 및 높이 범위들은 제한적이지 않다.
도 2를 참조하면, 핀 구조체들(120)이 기판(125) 상에 형성된다. 제한이 아닌 예로서, 핀 구조체들(120) 및 기판(125)은 결정질 실리콘과 같은 반도체 재료를 포함한다. 일부 실시예들에서, 핀 구조체들(120) 및 기판(125)은 다른 원소 반도체들 이를테면, (i) 게르마늄(Ge); (ii) 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs) 및/또는 인듐 안티몬화물(InSb)을 포함하는 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP), 및/또는 갈륨 인듐 비화물 인화물(GaInAsP)을 포함하는 합금 반도체; 또는 (iv) 이들의 조합들을 포함할 수 있다. 예시 목적으로, 기판(125) 상에 형성된 핀 구조체(120)는 결정질 실리콘(Si)의 맥락에서 설명될 것이다. 본원에서의 개시내용에 기초하여, 위에서 논의된 바와 같은 다른 재료들이 사용될 수 있다. 이들 재료들은 본 개시내용의 사상 및 범위 내에 있다.
핀 구조체(120)는 임의의 적합한 방법에 의해 패터닝함으로써 형성될 수 있다. 예를 들어, 핀 구조체들(120)은 이중-패터닝 또는 다중-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수 있다. 이중-패터닝 또는 다중-패터닝 프로세스들은 포토리소그래피 및 자기-정렬 프로세스들을 결합하여, 예를 들어, 보통은, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 할 수 있다. 예를 들어, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기-정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 그 후, 희생 층이 제거되고 나서, 잔여 스페이서들이 핀 구조체들(120)을 패터닝하는 데 사용될 수 있다.
도 1 및 도 2에 도시된 바와 같은 부분적으로 제조된 NSFET(100)는 부가적인 구조적 요소들 이를테면, 라이너(130), 절연 층(135), 핀 구조체들(120) 상에 성장된 소스/드레인(S/D) 에피택셜 스택들(140), 캡핑 층(145), 격리 층(150), 격리 층(150)에 형성된 게이트 스택 개구(155), 및 게이트 스택 개구(155)에 있는 격리 층(150)의 측벽 표면들 상에 형성된 스페이서들(160)을 포함한다. 일부 실시예들에서, S/D 에피택셜 스택들(140)은 격리 층(150)의 전체 두께 내에서 y-축을 따라 연장되고 스페이서들(160)과 접한다. 일부 실시예들에서, 시트 층들(115)은 스페이서들(160)을 횡단(traverse)하고 도 10에 도시된 바와 같이 S/D 에피택셜 스택들(140)과 접촉한다.
일부 실시예들에서, 절연 층(135)은 격리 구조체, 이를테면, 핀 구조체(120)를 전기적으로 격리하고 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 불소-도핑 실리케이트 유리(FSG), 인-도핑 실리케이트 유리(PSG), 로우-k 유전체 재료(예를 들어, 약 3.9 미만의 k-값을 가짐), 및/또는 적절한 충전 성질들을 갖는 다른 적합한 유전체 재료들을 포함하는 얕은 트렌치 격리(STI)일 수 있다. 일부 실시예들에서, 라이너(130)는 Si3N4과 같은 질화물 층이다.
일부 실시예들에서, 에피택셜 스택들(140)은 p-형 NSFET들에 대해 적합한 붕소-도핑(B-도핑) SiGe 스택들 또는 n-형 NSFET들에 대해 적합한 인-도핑(P-도핑) Si 층들일 수 있다. 일부 실시예들에서, P-도핑(n-형) Si S/D 층들은 실란(SiH4) 전구체를 사용하여 에피택셜 방식으로 성장될 수 있다. 성장 동안 Si 에피텍셜 성장 층 내로 인 도펀트가 도입될 수 있다. 제한이 아닌 예로서, 인 농도는 약 1021 원자/cm3 내지 약 8x1021 원자/cm3의 범위일 수 있다. 반대로, B-도핑된(p-형) SiGe S/D는 연속적으로 성장된 둘 이상의 에피택셜 층들(도 1에 도시되지 않음)을 포함할 수 있고 상이한 게르마늄(Ge) 원자 % 및 상이한 B 도펀트 농도들을 특징으로 할 수 있는 에피택셜 스택일 수 있다. 제한이 아닌 예로서, 제 1 층은 0 내지 약 40 % 범위의 Ge 원자 % 및 약 5x1019 원자/cm3 내지 약 1x1021 원자/cm3 범위의 B 도펀트 농도를 가질 수 있고; 제 2 에피택셜 층은 20 % 내지 약 80 % 범위의 Ge 원자 % 및 약 3x1020 원자/cm3 내지 약 5x1021 원자/cm3 범위의 B 도펀트 농도를 가질 수 있고; 제 3 에피택셜 층은 제 1 층과 유사한 Ge 원자 % 및 B 도펀트 농도들(예를 들어, Ge의 경우는 0 내지 약 40 % 및 B 도펀트의 경우는 약 5x1019 원자/cm3 내지 약 1x1021 원자/cm3)을 가질 수 있는 캡핑 층일 수 있다. 이러한 층들의 두께는 디바이스 성능 요건들에 의존하여 변동될 수 있다. 예를 들어, 제 1 에피택셜 층은 약 10 nm 내지 약 20 nm의 두께 범위를 가질 수 있고, 제 2 에피텍셜 층은 약 30 nm 내지 약 60 nm의 두께 범위를 가질 수 있고, 제 3 에피택셜 층(캡핑 층)은 0 내지 약 10 nm의 두께 범위를 가질 수 있다. 위에서 언급된 두께들 및 도핑 농도들은 제한적이지 않으며 다른 두께 및 도핑 농도들이 본 개시내용의 사상 및 범위 내에 있다는 것에 주의한다.
일부 실시예들에서, 캡핑 층(145)은 약 3 nm 내지 약 5 nm 범위의 두께를 가질 수 있다. 제한이 아닌 예로서, 캡핑 층(145)은 원자 층 퇴적(ALD), 플라즈마-강화 ALD(PEALD), 화학 기상 퇴적(CVD), 플라즈마-강화 CVD(예를 들어, PECVD) 또는 임의의 다른 적절한 퇴적 방법과 같은 컨포멀(conformal) 퇴적 프로세스에 의해 퇴적될 수 있다. 일부 실시예들에서, 캡핑 층(145)은 S/D 에피택셜 스택들(140) 상의 접촉 개구(도 1에 도시되지 않음)의 형성 동안 후속 에칭 프로세스에서 에칭 정지 층으로서 기능한다.
일부 실시예들에 따르면, 격리 층(150)은 탄소 및/또는 질소를 갖거나 갖지 않는 실리콘 산화물-기반 유전체 재료를 포함하는 층간 유전체(ILD)이다. 격리 층(150)은 S/D 에피택셜 스택들(140)을 둘러싸고 희생 게이트 스택의 제거 전에 형성되며, 이는 도 1에 도시되지 않는다. 희생 게이트 스택의 제거 후에, 게이트 스택 개구(155)는 도 1에 도시된 바와 같이 격리 층(150)에 형성된다. 제한이 아닌 예로서, 격리 층(150)은 CVD, 물리 기상 퇴적(PVD), 또는 임의의 다른 적절한 퇴적 방법에 의해 퇴적될 수 있다.
마지막으로, 스페이서들(160)은 SiON, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), Si3N4 또는 이들의 조합들과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 스페이서들(160)의 두께는 약 2 nm 내지 약 5 nm 범위일 수 있다. 스페이서들(160)은 동일하거나 상이한 재료들을 포함하는 하나 이상의 층들의 스택일 수 있다. 일부 실시예들에 따르면, 스페이서들(160)은, 게이트 스택 개구(155)를 형성하기 위해 게이트 교체 프로세스 동안 추후에 제거되는 희생 게이트 스택의 측벽 표면들 상에 퇴적된다. 도 1에서, 스페이서들(160)은 금속 게이트 스택이 후속 동작들에서 게이트 스택 개구(155)에 형성되기 위한 구조적 요소들로서 기능한다.
도 3은 일부 실시예들에 따른 알루미늄 프리-일 함수 층들을 갖는 n-형 및 p-형 NSFET들에 대한 게이트 스택들의 제조를 설명하는 방법(300)의 흐름도이다. 제조 방법(300)은 나노-시트 트랜지스터들로 제한되지 않을 수 있고, finFET들, 평면 FET들, 나노와이어 FET들 등과 같은 더 얇은 일 함수 층들로부터 이익을 얻을 수 있는 기하학적 구조체들을 갖는 트랜지스터들에 적용될 수 있다는 것에 주의한다.
다른 제조 동작들이 방법(300)의 다양한 동작들 사이에서 수행될 수 있고 단지 명확성을 위해 생략될 수 있다. 본 개시내용은 이 동작 설명으로 제한되지 않는다. 부가적인 동작들이 수행될 수 있다는 것이 인지될 것이다. 또한, 본원에서 제공된 개시내용을 수행하기 위해 모든 동작들이 필요하진 않을 수 있다. 부가적으로, 동작들 중 일부는 동시에 또는 도 3에 도시된 것과 상이한 순서로 수행될 수 있다. 일부 실시예들에서, 하나 이상의 다른 동작들이 현재 설명된 동작들에 추가하여 또는 그 대신에 수행될 수 있다. 예시 목적으로, 제조 방법(300)은 도 1, 도 2 및 도 4 내지 도 8에 도시된 실시예들을 참조하여 설명된다. 방법(300)을 설명하기 위해 제공된 도면들은 단지 예시 목적들만을 위한 것이며 실 척이 아니다. 또한, 도면들은 실제 구조체들, 피처들 또는 층들의 실제 기하학적 구조체를 반영하지 않을 수 있다. 일부 구조체들, 층들 또는 기하학적 구조체들은 예시 목적으로 의도적으로 증대되었을 수 있다.
도 3을 참조하면, 방법(300)은 동작(310) 및 도 1 및 도 2에 도시된 게이트 스택 개구(155) 내의 나노-시트 층들(115)의 노출된 표면들 상에 유전체 스택을 형성하는 프로세스로 시작한다. 일부 실시예들에 따르면, 도 4는 방법(300)의 동작(310) 후에 절단 선(200)을 따른 도 1에 도시된 부분적으로 제조된 NSFET(100)이다. 일부 실시예들에서, 도 4는 도 1의 y-축을 따라 그리고 뷰어들이 스페이서들(160) 사이의 게이트 스택 개구(155) 내의 나노-시트 층들(115)을 보는 것처럼 부분적으로 제조된 NSFET(100)를 도시한다.
도 4에 따르면, 유전체 스택(400)은 스페이서들(160) 사이에 현수된 나노-시트 층들(115)을 둘러싸도록 형성된다. 일부 실시예들에서, 유전체 스택(400)은 계면 층(400A) 및 하이-k 층(400B)을 포함하는 게이트 유전체 스택이다. 유전체 스택(400)의 위에서 언급된 층들의 형성은 나노-시트 층들(115)로 제한되지 않는다는 것에 주의한다. 예를 들어, 계면 층(400A)은 또한 절연 층(135)에 의해 덮히지 않는 핀 구조체(120)의 표면들 상에(예를 들어, 핀 구조체(120)의 상부 표면 상에) 형성되고, 하이-k 층(400B)은 또한 핀 구조체(120) 위의 절연 층(135) 상에 그리고 계면 층(400A) 상에 형성된다.
일부 실시예들에서, 계면 층(400A)은 나노-시트 층들(115)의 실리콘 표면들을 산화 대기(oxidizing ambient)에 노출시킴으로써 형성된다. 제한이 아닌 예로서, 산화 대기는 오존(O3), 암모니아 수산화물/과산화수소/물 혼합물(SC1) 및 염산/과산화수소/물 혼합물(SC2)의 조합을 포함할 수 있다. 위에서 언급된 산화 프로세스의 결과로서, 노출된 실리콘 표면들, 예를 들어 절연 층(135)에 의해 덮이지 않은 핀 구조체(120)의 표면들 및 나노-시트 층들(115) 상에 약 5Å 내지 약 15Å의 SiO2 층이 형성된다.
일부 실시예들에서, 하이-k 층(400B)은 약 3.9보다 높은 유전율(k- 값)을 갖는 유전체이다. 제한이 아닌 예로서, 하이-k 층(400B)은 하프늄 산화물, 란타늄, 산화물, 알루미늄 산화물, 이트륨 산화물, 또는 약 10Å 내지 약 20Å의 두께로 ALD 또는 PEALD에 의해 퇴적된 이들의 조합들을 포함할 수 있다.
일부 실시예들에서, 유전체 스택(400)의 퇴적 후에, 유전체 스택(400)의 전기적 특성들을 향상시키기 위해 일련의 희생 캡핑 층 및 스파이크 어닐링 동작들이 수행될 수 있다. 제한이 아닌 예로서, 도 4에 도시되지 않은 제 1 희생 캡핑 층이 유전체 스택(400) 상에 퇴적되고 나서, 하이-k 층(400B)의 품질을 개선하기 위해 질소 대기에서 제 1 스파이크 어닐링이 이어질 수 있다. 제한이 아닌 예로서, 제 1 희생 캡핑 층은 티타늄-실리콘-질화물(TiSiN)을 포함하고 티타늄 테트라클로라이드(TiCl4), 실란(SiH4) 및 암모니아(NH3)를 사용하여 약 10Å 내지 20Å의 두께로 ALD 프로세스에 의해 퇴적될 수 있다. 또한, 제 1 스파이크 어닐링은 약 1 초 이하 동안 약 850 ℃ 내지 약 950 ℃의 온도 범위에서 수행될 수 있다.
일부 실시예들에서, 도 4에 도시되지 않은 제 2 희생 캡핑 층이 제 1 희생 캡핑 층 상에 퇴적되고 나서, 약 900 ℃ 내지 약 950 ℃의 어닐링 온도로 질소 대기에서 제 2 스파이크 어닐링이 이어질 수 있다. 일부 실시예들에 따르면, 제 2 스파이크 어닐링은, (i) 계면 층(400A)과 하이-k 층(400B) 간의 부분적 혼합을 그리고, (ii) 유전체 스택(400)에의 전기 쌍극자들의 형성을 촉진시키며, 이는 주로 p-형 NSFET들에 대한 일 함수를 세팅하는 데 도움이 될 수 있다. 제한이 아닌 예로서, 제 2 희생 캡핑 층은 약 350 ℃ 내지 약 450 ℃의 온도에서 디실란(Si2H6) 및 수소를 사용하여 CVD 프로세스에 의해 퇴적된 실리콘 층일 수 있다. 일부 실시예들에서, 제 2 희생 캡핑 층은 약 20Å 내지 약 30Å의 두께로 퇴적될 수 있다.
일부 실시예들에서, 제 1 및 제 2 희생 캡핑 층들은 약 850 ℃ 내지 약 950 ℃의 제 3 스파이크 어닐링을 수행하기 전에 제거된다. 일부 실시예들에 따르면, 제 3 스파이크 어닐링은 질소를 하이-k 층(400B)에 혼입하고 유전체 스택(400)의 전체 신뢰성을 개선하기 위해 NH3에서 수행된다.
도 3 및 도 5를 참조하면, 방법(300)은 동작(320) 및 유전체 스택(400) 상에 하나 이상의 p-형 일 함수 층들을 직접 퇴적하여 도 5에 도시된 p-형 일 함수 스택(500)을 형성하는 프로세스를 계속한다. 본원에서 사용된 바와 같은 용어 "p-형 일 함수 층"은 주로 p-형 NSFET들의 임계 전압을 그리고 훨씬 덜한 정도로, n-형 NSFET들의 임계 전압을 튜닝하는 것을 담당하는 일 함수 층들을 지칭한다. 제조의 용이함을 위해, p-형 일 함수 층들은 n-형 및 p-형 NSFET들 둘 모두 상에 존재한다. 일부 실시예들에서, 각각의 p-형 일 함수 층은 (예를 들어, 티타늄 질화물(TiN) 형태로)티타늄 및/또는 질소를 포함하고 약 5Å 내지 약 35Å의 두께를 갖는다.
p-형 트랜지스터에 대한 임계 전압 튜닝은 p-형 일 함수 층의 수 또는 p-형 일 함수 스택(500)의 총 두께를 제어함으로써 달성될 수 있다. 예를 들어, p-형 일 함수 스택(500)에서 p-형 일 함수 층의 수가 많을수록, 또는 p-형 일 함수 스택(500)이 두꺼울수록, p-형 트랜지스터에 대한 임계 전압 값이 낮다. 따라서, 동일한 칩 내에서, 위에서 논의된 바와 같이 상이한 전력 애플리케이션들에 대해 상이한 임계 전압들을 갖는 트랜지스터들을 형성하는 것이 가능하다. 위에서 논의된 바와 같이, p-형 일 함수 층들의 존재는 p-형 NSFET에 강한 영향을 미치는 반면, n-형 NSFET는 p-형 일 함수 층들의 존재에 의해 영향을 받지 않을 수 있다. 일부 실시예들에서, n-형 NSFET들은 p-형 NSFET들에 비해 더 적은 수의 p-형 일 함수 층들을 수용하거나 더 얇은 p-형 일 함수 층 스택(500)을 특징으로 한다.
상이한 수의 p-형 일 함수 층들을 갖거나 상이한 두께들을 갖는 p-형 일 함수 스택들(500)을 갖는 트랜지스터들은 포토리소그래피 및 에칭 동작들에 의해 달성될 수 있다. 제한이 아닌 예로서, 칩의 n-형 및 p-형 트랜지스터들 둘 모두 상에 동시에 제 1 p-형 일 함수 층이 퇴적될 수 있다. 일부 실시예들에서, 가장 많은 수의 p-형 일 함수 층들을 수용하는 트랜지스터들은 포토레지스트로 후속적으로 마스킹되어서, 더 적은 p-형 일 함수 층들을 수용하는 트랜지스터들로부터의 에칭을 통해 제 1 p-형 일 함수 층이 제거될 수 있다. 제 1 p-형 일 함수 층이 더 적은 p-형 일 함수 층들을 수용하는 트랜지스터들로부터 제거되면, 가장 많은 수의 p 형 일 함수 층들을 수용하는 트랜지스터들로부터 포토레지스트가 제거되고, 프로세스는 제 2 p-형 일 함수 층 퇴적으로 재개된다. 후속적으로, 포토레지스트는 가장 많은 수 및 두 번째로 가장 많은 수의 p-형 일 함수 층들을 수용하는 트랜지스터들을 마스킹하는 데 사용된다. 후속 에칭 프로세스는 가장 많은 수 및 두 번째로 가장 많은 수의 p-형 일 함수 층들을 갖는 트랜지스터들로부터, 더 적은 p-형 일 함수 층들을 수용하는 트랜지스터들로부터의 제 2 p-형 일 함수 층을 제거한다. 위에서 언급된 시퀀스는 모든 트랜지스터들(p-형 및 n-형)이 적절한 수의 p-형 일 함수 층(예를 들어, n-형 NSFET들의 경우에는 1 내지 3개 그리고 p-형 NSFET들의 경우에는 4 내지 6개)를 수용할 때까지 반복된다.
위에서 설명된 프로세스에 따라, p-형 일 함수 스택(500)에서 마지막 p-형 일 함수 층(예를 들어, 최상위 층)은 모든 트랜지스터들(p-형 및 n-형) 상에 동시에 퇴적된다. 위에서 언급된 p-형 일 함수 형성 시퀀스는 제한적이지 않으며, 유사하거나 상이한 동작들을 사용하는 다른 시퀀스가 수행될 수 있다. 그러나, 방법(300)에 대해서, p-형 일 함수 스택(500)의 마지막 p-형 일 함수 층(예를 들어, 최상위 층)은 위에서 논의된 바와 같이 n-형 및 p-형 트랜지스터들 둘 모두에 대해 공통인 것이 중요하다.
제한이 아닌 예로서, p-형 일 함수 스택(500)의 각각의 p-형 일 함수 층은 약 400 ℃ 내지 약 450 ℃의 퇴적 온도에서 TiCl4 및 NH3를 사용하는 ALD 프로세스로 퇴적될 수 있다. 또한, p-형 일 함수 층의 제거는 포토레지스트의 제거 후 SC1 또는 SC2 습식 세정으로 달성될 수 있다. 위에서 논의된 바와 같이, p-형 일 함수 스택(500)에서 각각의 p-형 일 함수 층은, 그것이 독립적으로 퇴적되기 때문에 상이한 두께를 가질 수 있다.
도 3을 참조하면, 방법(300)은 동작(330) 및 진공 브레이크 없이, 하나 이상의 p-형 일 함수 층들 상에 알루미늄-프리 n-형 일 함수 층(즉, 알루미늄을 포함하지 않는 n-형 일 함수 층)을 직접 형성하는 프로세스를 계속한다. 다시 말해서 그리고 도 6을 참조하면, 동작(330)의 알루미늄-프리 n-형 일 함수 층(600)의 형성은 진공 브레이크 없이(예를 들어, 인-시추로) p-형 일 함수 층 스택(500)의 마지막 p-형 일 함수 층의 퇴적에 이어진다. 이는 알루미늄-프리 n-형 일 함수 층(600)의 형성이 p-형 일 함수 층에 대해 사용된 것과 동일한 퇴적 반응기에서, 또는 p-형 일 함수 층에 대해 사용된 퇴적 반응기와 동일한 메인프레임 상에 장착된 상이한 반응기에서 일어날 수 있음을 의미한다. 일부 실시예들에서, 알루미늄-프리 n-형 일 함수 층(600)은 TiSix, TaSix, CoSix 또는 NiSix와 같은 금속 실리사이드를 포함하고 n-형 및 p-형 NSFET들 둘 모두에 퇴적된다. 예시 목적으로, 알루미늄-프리 n-형 일 함수 층(600)은 TiSix 또는 TaSix의 맥락에서 설명될 것이다. 본원에서의 개시내용에 기초하여, 위에서 논의된 바와 같은 다른 재료들이 사용될 수 있다. 이들 재료들은 본 개시내용의 사상 및 범위 내에 있다.
일부 실시예들에 따르면, 알루미늄-프리 n-형 일 함수 층(600)은 약 5Å 내지 약 10Å의 두께를 갖는 TiSix(또는 TaSix) 층을 형성하기 위해 TiCl4(또는 탄탈륨 염화물(TaCl5)) 증기들 및 SiH4 가스에 연속적으로 p-형 일 함수 스택(500)의 마지막 퇴적된 p-형 일 함수 층을 침지시키는 것을 포함하는 ALD 프로세스에 의해 형성될 수 있다. TiCl4(또는 TaCl5) 증기들에서의 제 1 침지는 약 50 초 내지 약 150 초 지속될 수 있고, SiH4 가스에서의 제 2 침지는 약 180 초 내지 약 400 초 지속될 수 있다. 일부 실시예들에서, TiCl4(또는 TaCl5) 증기들 및 SiH4 가스에 대해 각각 50 초 및 80 초보다 더 짧은 침지 시간들은 각각 완전히 형성된 알루미늄-프리 n-형 일 함수 층(600)을 산출하지 않을 수 있고, 둘 초과의 연속적인 침지들이 필요할 수 있으며, 이는 전체 프로세싱 시간을 늘릴 수 있다. 반대로, TiCl4(또는 TaCl5) 증기들 및 SiH4 가스 각각에 대해 150 초 및 400 초보다 더 긴 침지 시간들은 프로세싱 시간을 불필요하게 연장시키고 제조 비용을 증가시킬 수 있다.
일부 실시예들에서, 제 1 침지 후에, 과잉 TiCl4(또는 TaCl5) 증기들이 SiH4 가스의 도입 전에 반응기로부터 배기(예를 들어, 펌핑 아웃)되어 증기들과 가스 사이의 가스-상 반응들(이는 형성된 알루미늄-프리 n-형 일 함수 층(600)의 성장 레이트를 제어할 수 없게 증가시킬 수 있음)을 방지할 수 있다. 일부 실시예들에 따르면, 증기들로부터의 TiCl4(또는 TaCl5) 분자들은 p-형 일 함수 스택(500)의 표면 상에서 화학 흡착(chemisorb)되고 SiH4 가스와 화학적으로 반응하여 TiSix(또는 TaSix) 층(예를 들어, 알루미늄-프리 n-형 일 함수 층(600))을 형성한다. 일부 실시예들에서, 위에서 설명된 바와 같은 프로세싱 조건들에 기초하여 둘 초과의 연속적인 침지들이 요구될 수 있다.
위에서 논의된 바와 같이, TiCl4(또는 TaCl5) 증기들에서의 제 1 침지 및 SiH4 가스에서의 제 2 침지 둘 모두는 p-형 일 함수 층 퇴적 프로세스에 대해 인-시추로(예를 들어, 진공 브레이크 없이) 수행된다. 이는 잠재적인 진공 브레이크로부터 p-형 일 함수 스택(500)과 알루미늄-프리 n-형 일 함수 층(600) 사이에 분자 산소의 도입을 방지하기 위한 것이며, 이는 원하는 값으로부터 트랜지스터들의 임계 전압을 오프셋시킬 수 있다. 일부 실시예들에서, TiSix(또는 TaSix) n-형 일 함수 층들은 TiAl, TiAlC n-형 일 함수 층들보다 더 산화에 내성이 있다. 따라서, TiSix(또는 TaSix) n-형 일 함수 층들은 TiAl, TiAlC n-형 일 함수 층들보다 얇게 형성될 수 있지만 등가의 임계 전압 변조를 제공한다. 예를 들어, TiSix(또는 TaSix) n-형 일 함수 층들은 TiAl, TiAlC n-형 일 함수 층들보다 약 10Å 이하로 형성될 수 있다. 위에서 논의한 바와 같이, 더 얇은 n-형 일 함수 층들은 약 8 nm 내지 약 12 nm의 나노-시트 간격을 갖는 NSFET의 게이트 스택에서 갭 충전 문제를 완화할 수 있다.
일부 실시예들에서, 알루미늄-프리 n-형 일 함수 층(600)은 약 400 ℃ 내지 약 450 ℃의 온도 범위에서 형성되며, 이는 p-형 일 함수 층들의 퇴적 온도와 알맞게 매칭된다.
일부 실시예들에 따르면, 그리고 도 6에 도시된 바와 같이, 알루미늄-프리 n-형 일 함수 층(600)은 또한 핀 구조체(120) 및 절연 층(135) 위의 p-형 일 함수 스택(500) 상의 게이트 스택 개구(155)의 바닥에 형성된다.
도 3을 참조하면, 방법(300)은 동작(340) 및 도 1 및 도 2에 도시된 나노-시트 층(115)을 둘러싸고 게이트 스택 개구(155)를 충전하기 위해 알루미늄-프리 n-형 일 함수 층(600) 상에 금속 충전물을 퇴적하는 프로세스로 계속된다. 제한이 아닌 예로서, 도 7은 방법(300)의 동작(340)에 따라 금속 충전물(700)을 형성한 후의 부분적으로 제조된 NSFET(100)를 도시한다. 일부 실시예들에서, 금속 충전물(700)은 약 15Å 내지 약 30Å의 두께를 갖는, 도 7에는 도시되지 않은 핵생성 층을 포함한다. 일부 실시예들에서, 금속 충전물(700)은 약 300 ℃ 내지 약 400 ℃의 온도 범위에서 텅스텐 헥사플루오라이드(WF6) 및 수소(H2)를 사용하여 CVD에 의해 퇴적된 텅스텐(W) 금속을 포함한다. 불소-프리 W 핵생성 층(즉, 불소를 포함하지 않는 핵생성 층)은 약 400 ℃ 내지 약 480 ℃의 온도 범위에서 텅스텐 (V) 염화물(W2Cl10)을 사용하는 ALD 프로세스로 퇴적될 수 있다. 일부 실시예들에서, 불소-프리 핵생성 층은 금속 충전물(700)에 대한 접착 층 및 불소에 대한 확산 장벽으로서 작용한다.
일부 실시예들에서, 유전체 스택(400), p-형 일 함수 스택(500), 알루미늄-프리 n-형 일 함수 층(600) 및 금속 충전물(700)은 집합적으로 나노-시트 층들(115)을 둘러싸고 게이트 스택 개구를 충전하는 게이트 스택을 형성한다. 제한이 아닌 예로서, 도 8은 도 3에 설명된 방법(300)의 완료 후의 결과적인 NSFET(100)를 도시한다.
제한이 아닌 예로서, 도 9a 및 도 9b는 도 3에 도시된 방법(300)을 사용하여 형성된 n-형 NSFET(100n) 및 p-형 NSFET(100p)의 등각도들이다. 위에서 논의된 바와 같이, n-형 NSFET(100n)의 p-형 일 함수 스택(500n)은 p-형 NSFET(100p)의 p-형 일 함수 스택(500p)보다 적은 p-형 일 함수 층들을 포함한다. 이런 이유로 n-형 NSFET(100n)의 p-형 일 함수 스택(500n)은 p-형 NSFET(100p)의 p-형 일 함수 스택(500p)보다 얇은 것으로 나타난다.
제한이 아닌 예로서, 도 11은 방법(300)을 사용하여 형성된 n-형 NSFET들(A, B 및 C), 및 p-형 NSFET들(D, E 및 F)의 단면도들을 도시한다. 위에서 논의된 바와 같이, p-형 NSFET들(D, E 및 F)은 n-형 NSFET들(A, B 및 C)보다 많은 수의 p-형 일 함수 층들(500x)(여기서 x는 'a' 내지 'e'임)을 갖는다. 도 11의 예에서, n-형 NSFET들(A, B 및 C)은 3개까지의 p-형 일 함수 층들(500a, 500b 및 500c)을 가질 수 있는 반면, p-형 NSFET들(D, E 및 F)은 6개까지의 일 함수 층들(예를 들어, 500a 내지 500e)을 가질 수 있다. 일부 실시예들에서, p-형 일 함수 층의 수가 증가함에 따라 n-형 NSFET의 임계 전압이 증가한다. 예를 들어, n-형 NSFET(A)는 n-형 NSFET(B 및 C)보다 낮은 임계 전압을 가지며, n-형 NSFET(B)는 n-형 NSFET(C)보다 낮은 임계 전압을 갖는다. 대조적으로, p-형 일 함수 층들의 수가 증가함에 따라 p-형 NSFET들의 임계 전압은 감소한다. 예를 들어, p-형 NSFET(D)는 p-형 NSFET(E 및 F)보다 큰 임계 전압을 가지며, p-형 NSFET(E)는 p-형 NSFET(F)보다 큰 임계 전압을 갖는다.
일부 실시예들에 따르면, 방법(300)은 게이트 올 어라운드 나노-시트 FET들로 제한되지 않고, finFET, 평면 트랜지스터들 또는 스케일링 요건들로 인해 n-형 일 함수 층이 더 얇게 성장될 필요가 있는 트랜지스터들과 같은 다른 트랜지스터들에 적용 가능할 수 있다.
본원에서 설명된 실시예들은 TiAl 및 TiAlC와 같은 알루미늄-기반 n-형 일 함수 층들과 대조적으로 알루미늄-프리 n-형 일 함수 층들을 갖는 트랜지스터들의 제조를 위한 방법에 관한 것이다. 일부 실시예들에 따르면, 알루미늄-프리 n-형 일 함수 층들은 약 0.5 nm 내지 약 1.5 nm의 두께를 가질 수 있으며, 이는 알루미늄-기반 n-형 일 함수 층보다 적어도 약 10Å 더 얇다. 결과적으로, 본원에서 설명된 알루미늄-프리 n-형 일 함수 층들은 도전적인 게이트 스택 기하학적 구조체들을 갖는 트랜지스터들에 존재하는 열등한 게이트 스택 갭 충전에 기인한 난제들 이를테면, 높은 게이트 스택 저항 및 신뢰성 문제들을 완화할 수 있다. 일부 실시예들에서, 알루미늄-프리 n-형 일 함수 층들은 TiSix, TaSix, CoSix 또는 NiSix를 포함한다. 일부 실시예들에 따르면, 본원에서 설명된 알루미늄-프리 일 함수 층은 p-형 일 함수 층들로 인-시추로(예를 들어, 진공 브레이크 없이) 성장된다. 따라서, 일 함수 층들로의 바람직하지 않은 산소 혼입이 방지되거나 완화될 수 있다.
일부 실시예들에서, 반도체 구조체는 기판 상의 핀 구조체 및 핀 구조체 상의 수직 스택을 포함한다. 수직 스택은 제 1 부분 및 제 2 부분을 포함하며, 여기서 각각의 제 1 및 제 2 부분들은 교번하는 제 1 및 제 2 나노-시트 층들을 갖는다. 수직 스택은 제 2 나노-시트 층들을 갖는 제 3 부분을 더 포함하고 어떠한 제 1 나노-시트 층들도 제 1 및 제 2 부분들 사이에 배치되지 않으며, 여기서 제 2 나노-시트 층들은 수직 스택의 제 1 부분으로부터 제 3 부분을 통해 제 2 부분으로 연장된다. 반도체 구조체는 수직 구조체의 제 3 부분 상에 배치된 게이트 구조체를 더 포함한다. 또한, 게이트 구조체는 제 3 부분의 제 2 나노-시트 층들을 둘러싸고 제 3 부분의 제 2 나노-시트 층 상에 형성된 유전체 스택, 유전체 스택 상의 일 함수 스택, 일 함수 스택 상의 알루미늄-프리 일 함수 층, 및 수직 스택의 제 1 부분과 제 2 부분 사이에 그리고 제 3 부분의 제 2 나노-시트 층들을 둘러싸는 금속 충전물을 포함한다.
일부 실시예들에서, 반도체 구조체 이격된 소스/드레인 에피택셜 층들 사이에 배치된 나노-시트 채널 부분을 포함하고, 여기서 나노-시트 채널 부분은 수직으로 적층되고 이격된 둘 이상의 나노-시트 층들을 포함한다. 반도체 구조체는 또한 나노-시트 채널 부분 상에 배치되고 나노-시트 채널 부분의 둘 이상의 나노-시트 층들을 둘러싸는 게이트 스택을 포함하며, 여기서 게이트 스택은, 나노-시트 채널 부분의 둘 이상의 나노-시트 층들 상에 배치된 유전체, 유전체 층 상의 하나 이상의 p-형 일 함수 층, 하나 이상의 p-형 일 함수 층들 상의 알루미늄-프리 n-형 일 함수 층, 및 나노-시트 채널 부분의 둘 이상의 나노-시트 층들 사이의 금속을 포함한다.
일부 실시예들에서, 방법은 이격된 소스/드레인 에피택셜 층들 사이에 배치된 채널 부분을 형성하는 단계 및 채널 부분 상에 게이트 스택을 형성하는 단계를 포함하고, 게이트 스택을 형성하는 단계는, 채널 부분 상에 하이-k 유전체 층을 퇴적하는 단계 및 유전체 층 상에 p-형 일 함수 층을 퇴적하는 단계를 포함한다. p-형 일 함수 층을 퇴적한 후, 이 방법은 진공 브레이크(vacuum break) 없이, p-형 일 함수 층 상에 알루미늄-프리 n-형 일 함수 층을 형성하는 단계 및 알루미늄-프리 n-형 일 함수 층 상에 금속을 퇴적하는 단계를 포함한다. 이 방법은 이격된 소스/드레인 에피택셜 층들 및 게이트 스택을 둘러싸도록 절연 층을 퇴적하는 단계를 더 포함한다.
본 개시내용의 요약 섹션이 아닌 상세한 설명 섹션은 청구항들을 해석하기 위해 사용되는 것으로 의도된다는 것이 인지될 것이다. 본 개시내용의 요약 섹션은 발명자(들)에 의해 고려되는 바와 같은 본 개시내용의 하나 이상의(그러나 전부는 아님) 가능한 실시예들을 기술할 수 있고, 따라서 하위 청구항들을 어떤 방식으로도 제한하려는 것은 아니다.
위의 개시내용은 당업자들이 본 개시내용의 양상들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조체를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지할 것이다. 당업자들은 또한 이러한 등가의 구조체들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.
<부 기>
1. 반도체 구조체로서,
기판 상의 핀 구조체;
상기 핀 구조체의 최상부(top) 표면 상에 형성된 2개의 이격된 소스/드레인 에피택셜 스택들;
상기 2개의 이격된 소스/드레인 에피택셜 스택들 사이에 배치된 나노-시트 층들 - 상기 나노-시트 층들은 이격되어 있음 - ; 및
상기 나노-시트 층들을 둘러싸는 게이트 구조체를 포함하고,
상기 게이트 구조체는,
상기 나노-시트 층들 주위에 형성된 유전체 스택;
상기 유전체 스택 주위에 형성된 일 함수 스택;
상기 일 함수 스택 주위에 형성된 알루미늄-프리 일 함수 층(aluminum-free work function layer); 및
상기 알루미늄-프리 일 함수 층 주위에 형성된 금속층을 포함하는 것인, 반도체 구조체.
2. 제 1 항에 있어서,
상기 게이트 구조체와 상기 2개의 이격된 소스/드레인 에피택셜 스택들 각각 사이에 개재된 스페이서 - 상기 스페이서는 상기 게이트 구조체에 의해 둘러싸이지 않은 상기 나노-시트 층들의 부분(portion)을 둘러쌈 - ; 및
상기 게이트 구조체 및 상기 2개의 이격된 소스/드레인 에피택셜 스택들을 둘러싸는 절연 층을 더 포함하는, 반도체 구조체.
3. 제 1 항에 있어서,
상기 일 함수 스택은 하나 이상의 p-형 일 함수 층을 포함하는 것인, 반도체 구조체.
4. 제 1 항에 있어서,
상기 알루미늄-프리 일 함수 층은 금속 실리사이드를 포함하는 것인, 반도체 구조체.
5. 제 1 항에 있어서,
상기 알루미늄-프리 일 함수 층은 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 또는 니켈 실리사이드를 포함하는 것인, 반도체 구조체.
6. 제 1 항에 있어서,
상기 알루미늄-프리 일 함수 층은 5Å 내지 15Å의 두께를 갖는 것인, 반도체 구조체.
7. 제 1 항에 있어서,
상기 나노-시트 층들은 실리콘을 포함하는 것인, 반도체 구조체.
8. 제 1 항에 있어서,
상기 나노-시트 층들 사이의 간격은 8 nm 내지 12 nm인 것인, 반도체 구조체.
9. 반도체 구조체로서,
이격된 소스/드레인 에피택셜 층들 사이에 배치된 나노-시트 채널 부분 ― 상기 나노-시트 채널 부분은 수직으로 적층되고 이격된 2 이상의 나노-시트 층을 포함함 ― ; 및
상기 나노-시트 채널 부분 상에 배치되고 상기 나노-시트 채널 부분의 2 이상의 나노-시트 층을 둘러싸는 게이트 스택을 포함하고,
상기 게이트 스택은,
상기 나노-시트 채널 부분의 2 이상의 나노-시트 층 상에 배치된 유전체 층;
상기 유전체 층 상의 하나 이상의 p-형 일 함수 층;
상기 하나 이상의 p-형 일 함수 층 상의 알루미늄-프리 n-형 일 함수 층; 및
상기 나노-시트 채널 부분의 2 이상의 나노-시트 층 사이의 금속을 포함하는 것인, 반도체 구조체.
10. 제 9 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층은 금속 실리사이드를 포함하는 것인, 반도체 구조체.
11. 제 10 항에 있어서,
상기 금속은 티타늄, 탄탈륨, 코발트 또는 니켈을 포함하는 것인, 반도체 구조체.
12. 제 9 항에 있어서,
상기 하나 이상의 p-형 일 함수 층은 티타늄 질화물을 포함하는 것인, 반도체 구조체.
13. 제 9 항에 있어서,
상기 둘 이상의 나노-시트 층 사이의 간격은 8 nm 내지 12 nm인 것인, 반도체 구조체.
14. 제 9 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층은 5Å 내지 15Å의 두께를 갖는 것인, 반도체 구조체.
15. 방법으로서,
이격된 소스/드레인 에피택셜 층들 사이에 배치된 채널 부분을 형성하는 단계;
상기 채널 부분 상에 게이트 스택을 형성하는 단계 ― 상기 게이트 스택을 형성하는 단계는,
상기 채널 부분 상에 하이-k 유전체 층을 퇴적하는 단계;
상기 유전체 층 상에 p-형 일 함수 층을 퇴적하는 단계;
상기 p-형 일 함수 층을 퇴적한 후, 진공 브레이크(vacuum break) 없이, 상기 p-형 일 함수 층 상에 알루미늄-프리 n-형 일 함수 층을 형성하는 단계; 및
상기 알루미늄-프리 n-형 일 함수 층 상에 금속을 퇴적하는 단계를 포함함 - ; 및
상기 이격된 소스/드레인 에피택셜 층들 및 상기 게이트 스택을 둘러싸도록 절연 층을 퇴적하는 단계를 포함하는, 방법.
16. 제 15 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층을 형성하는 단계는,
50 초 내지 150 초 동안 티타늄 테트라클로라이드(titanium tetrachloride) 증기들에 상기 p-형 일 함수 층을 노출시키는 단계; 및
상기 티타늄 테트라클로라이드 증기(vapor)에 상기 p-형 일 함수 층을 노출시킨 후, 티타늄 실리사이드를 형성하도록 180 초 내지 400 초 동안 실란 가스에 상기 p-형 일 함수 층을 노출시키는 단계를 포함하는 것인, 방법.
17. 제 15 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층을 형성하는 단계는,
50 초 내지 150 초 동안 탄탈륨 염화물 증기에 상기 p-형 일 함수 층을 노출시키는 단계; 및
상기 탄탈륨 염화물 증기에 상기 p-형 일 함수 층을 노출시킨 후, 탄탈륨 실리사이드를 형성하도록 180 초 내지 400 초 동안 실란 가스에 상기 p-형 일 함수 층을 노출시키는 단계를 포함하는 것인, 방법.
18. 제 15 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층을 형성하는 단계는 5Å 내지 15Å의 두께로 상기 알루미늄-프리 n-형 일 함수 층을 퇴적하는 단계를 포함하는 것인, 방법.
19. 제 15 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층을 형성하는 단계는 400 ℃ 내지 450 ℃의 온도에서 상기 알루미늄-프리 n-형 일 함수 층을 퇴적하는 단계를 포함하는 것인, 방법.
20. 제 15 항에 있어서,
상기 알루미늄-프리 n-형 일 함수 층을 형성하는 단계는 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 또는 니켈 실리사이드를 퇴적하는 단계를 포함하는, 방법.

Claims (10)

  1. 반도체 구조체로서,
    기판 상의 핀 구조체;
    상기 핀 구조체의 최상부(top) 표면 상에 형성된 2개의 이격된 소스/드레인 에피택셜 스택들;
    상기 2개의 이격된 소스/드레인 에피택셜 스택들 사이에 배치된 나노-시트 층들 - 상기 나노-시트 층들은 이격되어 있음 - ; 및
    상기 나노-시트 층들을 둘러싸는 게이트 구조체를 포함하고,
    상기 게이트 구조체는,
    상기 나노-시트 층들 주위에 형성된 유전체 스택;
    상기 유전체 스택 주위에 형성된 일 함수 스택;
    상기 일 함수 스택 주위에 형성된 알루미늄-프리 일 함수 층(aluminum-free work function layer); 및
    상기 알루미늄-프리 일 함수 층 주위에 형성된 금속층
    을 포함하고,
    상기 일 함수 스택은 복수의 p-형 일 함수 층들을 포함하는 것인, 반도체 구조체.
  2. 제 1 항에 있어서,
    상기 게이트 구조체와 상기 2개의 이격된 소스/드레인 에피택셜 스택들 각각 사이에 개재된 스페이서 - 상기 스페이서는 상기 게이트 구조체에 의해 둘러싸이지 않은 상기 나노-시트 층들의 부분(portion)을 둘러쌈 - ; 및
    상기 게이트 구조체 및 상기 2개의 이격된 소스/드레인 에피택셜 스택들을 둘러싸는 절연 층
    을 더 포함하는, 반도체 구조체.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 알루미늄-프리 일 함수 층은 금속 실리사이드를 포함하는 것인, 반도체 구조체.
  5. 제 1 항에 있어서,
    상기 알루미늄-프리 일 함수 층은 티타늄 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 또는 니켈 실리사이드를 포함하는 것인, 반도체 구조체.
  6. 제 1 항에 있어서,
    상기 알루미늄-프리 일 함수 층은 5Å 내지 15Å의 두께를 갖는 것인, 반도체 구조체.
  7. 제 1 항에 있어서,
    상기 나노-시트 층들은 실리콘을 포함하는 것인, 반도체 구조체.
  8. 제 1 항에 있어서,
    상기 나노-시트 층들 사이의 간격은 8 nm 내지 12 nm인 것인, 반도체 구조체.
  9. 반도체 구조체로서,
    이격된 소스/드레인 에피택셜 층들 사이에 배치된 나노-시트 채널 부분 - 상기 나노-시트 채널 부분은 수직으로 적층되고 이격된 2 이상의 나노-시트 층들을 포함함 - ; 및
    상기 나노-시트 채널 부분 상에 배치되고 상기 나노-시트 채널 부분의 2 이상의 나노-시트 층들을 둘러싸는 게이트 스택
    을 포함하고,
    상기 게이트 스택은,
    상기 나노-시트 채널 부분의 2 이상의 나노-시트 층들 상에 배치된 유전체 층;
    상기 유전체 층 상의 복수의 p-형 일 함수 층들;
    상기 복수의 p-형 일 함수 층들 상의 알루미늄-프리 n-형 일 함수 층; 및
    상기 나노-시트 채널 부분의 2 이상의 나노-시트 층들 사이의 금속
    을 포함하는 것인, 반도체 구조체.
  10. 방법으로서,
    이격된 소스/드레인 에피택셜 층들 사이에 배치된 채널 부분을 형성하는 단계;
    상기 채널 부분 상에 게이트 스택을 형성하는 단계 - 상기 게이트 스택을 형성하는 단계는,
    상기 채널 부분 상에 하이-k 유전체 층을 퇴적(deposit)하는 것;
    상기 유전체 층 상에 복수의 p-형 일 함수 층들을 퇴적하는 것;
    상기 복수의 p-형 일 함수 층들을 퇴적한 후, 진공 브레이크(vacuum break) 없이, 상기 복수의 p-형 일 함수 층들 상에 알루미늄-프리 n-형 일 함수 층을 형성하는 것; 및
    상기 알루미늄-프리 n-형 일 함수 층 상에 금속을 퇴적하는 것
    을 포함함 - ; 및
    상기 이격된 소스/드레인 에피택셜 층들 및 상기 게이트 스택을 둘러싸도록 절연 층을 퇴적하는 단계
    를 포함하는, 방법.
KR1020200030218A 2019-05-24 2020-03-11 트랜지스터 게이트 전극들을 위한 일 함수 층들 KR102328381B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962852626P 2019-05-24 2019-05-24
US62/852,626 2019-05-24
US16/690,645 US11183574B2 (en) 2019-05-24 2019-11-21 Work function layers for transistor gate electrodes
US16/690,645 2019-11-21

Publications (2)

Publication Number Publication Date
KR20200135720A KR20200135720A (ko) 2020-12-03
KR102328381B1 true KR102328381B1 (ko) 2021-11-19

Family

ID=73052945

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200030218A KR102328381B1 (ko) 2019-05-24 2020-03-11 트랜지스터 게이트 전극들을 위한 일 함수 층들

Country Status (5)

Country Link
US (3) US11183574B2 (ko)
KR (1) KR102328381B1 (ko)
CN (1) CN111987159B (ko)
DE (1) DE102020100795A1 (ko)
TW (1) TWI742680B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210033102A (ko) 2019-09-17 2021-03-26 삼성전자주식회사 반도체 소자
CN112687626B (zh) * 2020-12-24 2023-01-03 中国科学院微电子研究所 一种cfet结构、其制备方法以及应用其的半导体器件
US11502081B2 (en) * 2021-01-14 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11810961B2 (en) 2021-01-28 2023-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor gate structures and methods of forming the same
US20220278197A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US12009391B2 (en) * 2021-04-14 2024-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
US11915937B2 (en) * 2021-04-29 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Fluorine incorporation method for nanosheet
TW202335051A (zh) * 2022-02-22 2023-09-01 美商應用材料股份有限公司 最小化電阻之矽化物、合金及介金屬化合物

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020017833A (ko) * 2000-08-31 2002-03-07 박종섭 반도체소자의 듀얼 게이트전극 형성방법
US20030211736A1 (en) * 2002-05-07 2003-11-13 Tokyo Electron Limited Method for depositing tantalum silicide films by thermal chemical vapor deposition
US6791155B1 (en) 2002-09-20 2004-09-14 Integrated Device Technology, Inc. Stress-relieved shallow trench isolation (STI) structure and method for forming the same
US7407882B1 (en) * 2004-08-27 2008-08-05 Spansion Llc Semiconductor component having a contact structure and method of manufacture
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105498B2 (en) * 2012-03-01 2015-08-11 International Business Machines Corporation Gate strain induced work function engineering
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US20140246734A1 (en) * 2013-03-01 2014-09-04 Globalfoundries Inc. Replacement metal gate with mulitiple titanium nitride laters
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9035277B2 (en) 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
CN106605303B (zh) 2014-09-26 2020-12-08 英特尔公司 金属氧化物金属场效应晶体管(momfet)
US9548372B2 (en) * 2015-01-29 2017-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable work function
US9552992B2 (en) * 2015-02-27 2017-01-24 Globalfoundries Inc. Co-fabrication of non-planar semiconductor devices having different threshold voltages
US9418897B1 (en) 2015-06-15 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap around silicide for FinFETs
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
CN106409830B (zh) 2015-07-27 2020-05-05 联华电子股份有限公司 具有金属栅极的半导体元件及其制作方法
KR102467848B1 (ko) * 2015-10-12 2022-11-16 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US9520482B1 (en) * 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9583486B1 (en) 2015-11-19 2017-02-28 International Business Machines Corporation Stable work function for narrow-pitch devices
US10164012B2 (en) 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10157992B2 (en) 2015-12-28 2018-12-18 Qualcomm Incorporated Nanowire device with reduced parasitics
US10644153B2 (en) 2016-02-25 2020-05-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
TWI686351B (zh) 2016-04-01 2020-03-01 聯華電子股份有限公司 奈米線電晶體及其製作方法
US9812363B1 (en) 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10410933B2 (en) 2017-05-23 2019-09-10 Globalfoundries Inc. Replacement metal gate patterning for nanosheet devices
US10475902B2 (en) * 2017-05-26 2019-11-12 Taiwan Semiconductor Manufacturing Co. Ltd. Spacers for nanowire-based integrated circuit device and method of fabricating same
US10453750B2 (en) 2017-06-22 2019-10-22 Globalfoundries Inc. Stacked elongated nanoshapes of different semiconductor materials and structures that incorporate the nanoshapes
KR102295721B1 (ko) 2017-09-08 2021-08-30 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10714592B2 (en) 2017-10-30 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11043567B2 (en) * 2017-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10276452B1 (en) * 2018-01-11 2019-04-30 International Business Machines Corporation Low undercut N-P work function metal patterning in nanosheet replacement metal gate process
US20190305102A1 (en) * 2018-04-02 2019-10-03 Intel Corporation Cmos device including pmos metal gate with low threshold voltage
US10566445B2 (en) * 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US10692778B2 (en) * 2018-08-01 2020-06-23 International Business Machines Corporation Gate-all-around FETs having uniform threshold voltage
US10741456B2 (en) * 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor

Also Published As

Publication number Publication date
CN111987159B (zh) 2023-09-12
US20200373400A1 (en) 2020-11-26
US12132091B2 (en) 2024-10-29
TW202044589A (zh) 2020-12-01
TWI742680B (zh) 2021-10-11
US20240363711A1 (en) 2024-10-31
CN111987159A (zh) 2020-11-24
KR20200135720A (ko) 2020-12-03
US11183574B2 (en) 2021-11-23
US20220077296A1 (en) 2022-03-10
DE102020100795A1 (de) 2020-11-26

Similar Documents

Publication Publication Date Title
KR102328381B1 (ko) 트랜지스터 게이트 전극들을 위한 일 함수 층들
CN111987096B (zh) 半导体器件的栅极结构及其形成方法
US12131949B2 (en) Bottom-up formation of contact plugs
US11942547B2 (en) Source/drain epitaxial layer profile
US12125892B2 (en) Transistors with reduced defect and methods of forming same
US20230369472A1 (en) Negative-capacitance and ferroelectric field-effect transistor (ncfet and fe-fet) devices
US20230238443A1 (en) Gate Stack Treatment For Ferroelectric Transistors
US20230187511A1 (en) Integrated circuit structure and manufacturing method thereof
US20230386912A1 (en) Contact Structure For Semiconductor Device
US20240371964A1 (en) Transistors with reduced defect and methods forming same
US20220115521A1 (en) Method of manufacturing semiconductor devices and semiconductor devices
US11476191B2 (en) Low resistance interconnect structure for semiconductor device
CN220121845U (zh) 半导体装置
US12002867B2 (en) Contact structure for semiconductor device
US20230395683A1 (en) Seam-top seal for dielectrics
TW202433761A (zh) 半導體結構及其形成方法
JP2022013908A (ja) 交換用金属ゲートデバイスの構造及びその製造方法
TWI544639B (zh) 高壓半導體裝置及其製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant