KR20130105401A

KR20130105401A - 아날로그 디지털 변환기（ａｄｃ）, 그 보정 회로 및 그 보정 방법

Info

Publication number: KR20130105401A
Application number: KR1020130025053A
Authority: KR
Inventors: 다케시 노자키
Original assignee: 후지쯔 세미컨덕터 가부시키가이샤
Priority date: 2012-03-13
Filing date: 2013-03-08
Publication date: 2013-09-25
Also published as: KR101461784B1; US8836551B2; US20130241753A1; CN103312328A; CN103312328B; JP2013191956A; JP5835031B2

Abstract

본 발명은 고주파의 입력 신호에 관해서도 스큐 오차를 억제할 수 있는 타임 인터리브 타입 ADC를 제공하는 것을 과제로 한다.
아날로그 입력 신호를 샘플링 주파수에서 샘플링하여 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(이하 ADC)로서, 아날로그 입력 신호를 타임 인터리브로 디지털 출력 신호로 변환하는 복수의 ADC 채널과, 복수의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 디지털 출력 신호를 생성하는 채널 합성기와, 복수의 ADC 채널 중 적어도 하나의 출력과 채널 합성기 사이에 설치된 적응 필터와, 디지털 출력 신호에 포함되는 스큐 오차를 검출하고, 상기 스큐 오차에 따라서 적응 필터의 계수를 생성하여 적응 필터에 설정하는 보정 회로를 갖고, 보정 회로는, 제1 스텝에서, 스큐 오차에 따라서 상기 적응 필터가 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 계수를 설정하고, 제2 스텝에서, 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 계수를 설정하여, 스큐 오차가 원하는 레벨로 억제되는 계수를 적응 필터에 설정한다.

Description

아날로그 디지털 변환기（ＡＤＣ）, 그 보정 회로 및 그 보정 방법{ANALOG DIGITAL CONVERTER (ADC) AND CORRECTION CIRCUIT AND CORRECTION METHOD THEREFOR}

본 발명은 ADC, 그 보정 회로 및 그 보정 방법에 관한 것이다.

아날로그 디지털 변환기(ADC: Analog Digital Converter)는 아날로그 입력 신호를 디지털 출력 신호로 변환하는 회로이다. 아날로그 디지털 변환의 샘플링 주파수를 높게 하기 위해서, 복수의 ADC(ADC 채널)를 설치하여, 그 복수의 ADC가 시분할로 순차적으로 아날로그 입력 신호를 디지털 출력 신호로 변환하는 타임 인터리브 ADC가 제안되어 있다. 타임 인터리브 ADC는 이하의 특허문헌 1, 2에 기재되어 있다.

타임 인터리브 ADC는 고속 동작이 가능하지만, 각 ADC의 특성이 다르거나 각 ADC이 동작하는 타이밍의 관계가 틀어지거나 하면 S/N비가 저하되는 경우가 있다. ADC 채널간의 오차를 보정하는 방법으로서 포어그라운드(foreground) 캘리브레이션과 백그라운드(background) 캘리브레이션이 제안되어 있다. 전자는 ADC의 통상 동작 시간 이외에 보정용 시간을 필요로 한다. 한편, 후자는 ADC의 통상 동작중에 보정을 하기 때문에, 시간 경과에 따른 변화나 온도 변화 등에 의해 발생하는 오차도 백그라운드에서 보정할 수 있다. 백그라운드 캘리브레이션 회로에 관해서는 비특허문헌 1에 기재되어 있다.

상기한 백그라운드 캘리브레이션 회로에 따르면, 타임 인터리브(시분할)로 동작하는 복수의 ADC 채널 중 적어도 하나에 적응 필터를 설치하여, 복수의 ADC 채널의 출력을 가산한 가산 출력에 기초하여 적응 필터의 계수를 연산하고 있다. 가산 출력의 스퓨어리스 신호 성분을 억제하도록 적응 필터의 계수를 제어함으로써, 타임 인터리브의 샘플링 타이밍의 틀어짐(스큐)에 기인하여 발생하는 오차(스큐 오차)인 스퓨어리스 신호 성분(오차 신호 성분, 이미지 신호 성분)을 억제한다.

일본 특허 공개 2005-348156호 공보 일본 특허 공개 2008-11189호 공보

S. M. Jamal, et al., "A 1Ob 120Msample/s Time-Interleaved Analog-to-Digital Converter With Digital Background Calibration", JSSC 2002

그러나, 상기한 적응 필터의 계수로서 델타 함수 대신에 sinc 함수를 이용할 때, 적응 필터의 탭의 정밀도로 위상 시프트 제어를 하는 경우는 원하는 위상 시프트 제어가 가능하지만, 탭의 정밀도보다 작은 정밀도로 위상 시프트 제어를 하는 경우는 적응 필터의 특성이 주파수 의존성을 갖는다. 따라서, 아날로그 입력 신호가 고주파가 되면, 주파수 의존성에 기인하여 원하는 위상 시프트 제어가 곤란하거나 또는 불가능하게 된다.

그래서, 본 발명의 목적은 고주파의 아날로그 입력 신호에 대해서도 스큐 오차를 보정하는 백그라운드 캘리브레이션을 행하는 ADC와 그 보정 회로를 제공하는 데에 있다.

실시형태의 제1 측면에 따르면, 아날로그 입력 신호를 샘플링 주파수에서 샘플링하여 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(이하 ADC)로서,

상기 아날로그 입력 신호를 타임 인터리브로 상기 디지털 출력 신호로 변환하는 복수의 ADC 채널과,

상기 복수의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와,

상기 복수의 ADC 채널 중 적어도 하나의 출력과 상기 채널 합성기 사이에 설치된 적응 필터와,

상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하고, 상기 스큐 오차에 따라서 상기 적응 필터의 계수를 생성하여 상기 적응 필터에 설정하는 보정 회로를 갖고,

상기 보정 회로는, 제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 계수를 설정하고, 제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 설정하여, 상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정한다.

상기한 ADC는 입력 주파수에 관계없이 스큐 오차를 억제할 수 있다.

도 1은 타임 인터리브 타입의 ADC를 도시하는 도면이다.
도 2는 2분주한 샘플링 클록 φA, φB의 일례를 도시하는 도면이다.
도 3은 스큐 오차를 도시하는 도면이다.
도 4는 타임 인터리브 타입의 ADC의 예를 도시하는 도면이다.
도 5는 스큐 오차 검출 회로(10)를 설명하는 도면이다.
도 6은 적응 필터(7)의 회로도이다.
도 7은 적응 필터의 동작을 도시하는 도면이다.
도 8은 sinc 함수의 파형을 도시하는 도면이다.
도 9는 sinc 함수에 의한 필터 계수를 사용한 경우의 적응 필터의 동작을 도시하는 도면이다.
도 10은 sinc 함수 h(n)의 위상 시프트량(지연량) FD가 비정수인 예의 파형을 도시하는 도면이다.
도 11은 전달 함수 H의 주파수 특성을 도시하는 도면이다.
도 12는 미분치 H'의 특성을 도시하는 도면이다.
도 13은 군 지연 D(ω)의 주파수 특성을 도시하는 도면이다.
도 14는 군 지연 특성 D(ω)과 주파수 특성 H(ω)의 구체적인 파형의 예를 도시하는 도면이다.
도 15는 sinc 함수에 의한 계수가 설정되는 적응 필터의 군 지연 D(ω)의 주파수 특성과 스큐 보정 제어를 도시하는 도면이다.
도 16은 입력 신호가 고주파인 경우의 스큐 보정 제어의 문제점을 도시하는 도면이다.
도 17은 본 실시형태에 있어서의 제1 스큐 보정 방법을 설명하는 도면이다.
도 18은 본 실시형태에 있어서의 제2 스큐 보정 방법을 설명하는 도면이다.
도 19는 제1 실시형태에 있어서의 타임 인터리브 ADC의 구성도이다.
도 20은 도 19의 타임 인터리브 ADC의 스큐 보정 회로(20)의 동작을 도시하는 흐름도이다.
도 21은 제2 실시형태에 있어서의 타임 인터리브 ADC의 구성도이다.
도 22는 도 21의 타임 인터리브 ADC의 스큐 보정 회로(20)의 동작을 도시하는 흐름도이다.

도 1은 타임 인터리브 타입의 ADC를 도시하는 도면이다. 타임 인터리브 타입의 ADC는, 아날로그 입력 신호 A_IN을 타임 인터리브로 디지털 출력 신호로 변환하는 복수(도 1의 예에서는 2개)의 ADC 채널(100, 200)과, 복수의 ADC 채널(100, 200)이 각각 출력하는 채널 디지털 신호 D1, D2를 합성하여 디지털 출력 신호 D_OUT를 생성하는 채널 합성기(1)를 갖는다. 채널 합성기(1)는 예컨대 가산기이다.

아날로그 입력 신호 A_IN은 스위치 SW1, SW2를 통해 각각의 ADC 채널(100, 200)에 입력된다. 스위치 SW1, SW2는 샘플링 주파수 fs의 샘플링 클록 SCLK에 동기해서 타임 인터리브로 온과 오프를 반복한다. 도 1의 예에서는 2개의 ADC 채널을 갖기 때문에, 스위치 SW1, SW2는 샘플링 주파수 fs의 샘플링 클록 SCLK을 2분주(N개의 채널이라면 N분주)한 주파수 fs/2의 샘플링 클록 φA, φB의 상승 엣지(또는 하강 엣지)에 동기해서 온으로 하여, 각각의 샘플링 클록 φA, φB가 H 레벨(또는 L 레벨)인 동안의 아날로그 입력 신호 A_IN을 각각 대응하는 ADC 채널(100, 200)에 입력한다.

ADC 채널(100, 200)은 각각 ADC 회로를 가지며, 입력된 아날로그 입력 신호 A_IN을 디지털 신호 D1, D2로 변환한다. ADC 채널이 갖는 ADC 회로는, 샘플링 주파수 fs의 샘플링 클록 SCLK를 2분주한 주파수 fs/2의 주기, 즉 샘플링 주파수 fs의 2배의 주기 2/fs로 AD 변환을 행한다. 따라서, ADC 채널의 ADC 회로는 샘플링 주기의 2배의 주기로 AD 변환을 하면 된다.

도 2는 2분주한 샘플링 클록 φA, φB의 일례를 도시하는 도면이다. 이상적으로는, 샘플링 클록 φA의 온·듀티비는 50% 이지만, 도 2에 도시하는 것과 같이 H 레벨의 기간이 1/fs+Δt/2, L 레벨의 기간이 1/fs-Δt/2이 되면, 샘플링 클록 φA와 위상이 반전되는 샘플링 클록 φB의 상승 엣지는 이상적인 타이밍 1/fs보다도 -Δt/2만큼 타이밍이 빨라진다. 이러한 ADC의 샘플링 타이밍의 틀어짐(스큐)에 기인하여, AD 변환된 채널 디지털 출력 신호 D1, D2에는 스큐 오차가 발생한다.

도 3은 스큐 오차를 도시하는 도면이다. 도 3의 (1)에는 아날로그 입력 신호 fin을 나타내고, (2)에는 주기 1/fs의 샘플링 타이밍과, ADC 채널(100, 200)이 AD 변환하는 디지털 출력 신호 D1, D1을 나타낸다. 일례로서, 아날로그 입력 신호 A_IN은 사인파 또는 코사인파 중 하나이다. 도 2에 도시한 것과 같이, 양 채널의 샘플링 타이밍에 스큐 -Δt가 존재하면, 한쪽의 ADC 채널의 샘플링 타이밍의 딱 중간의 타이밍부터 틀어진 타이밍에서 다른 쪽의 ADC 채널이 샘플링된다. 그 결과, 도 3의 (2)에 도시한 것과 같이, 주기 1/fs의 샘플링 타이밍에서 양쪽 ADC 채널의 디지털 출력 신호 D1, D2를 보면, 디지털 출력 신호 D1, D2는 스큐 Δt에 대응하는 위상차를 갖는다.

도 3의 (2)의 예에서는, ADC 채널(100)측의 디지털 출력 신호 D1쪽이 ADC 채널(200)측의 디지털 출력 신호 D2보다 위상이 늦는 예이다.

그 결과, 디지털 출력 신호 D1, D2를 합성기(1)에서 합성하면, 합성 디지털 출력 신호 D_OUT은 원래의 아날로그 입력 신호 A_IN에 도 3의 (3)에 도시하는 것과 같은 스큐 오차 dt를 갖는다. 이 스큐 오차 dt는 디지털 출력 신호 D1, D2의 차 D2-D1이며, 상기한 스큐 Δt가 커질수록 이 스큐 오차 dt의 진폭이 커진다. 샘플링 클록의 스큐 Δt가 제로인 경우는, 도 3의 (2)의 디지털 출력 신호 D1, D2의 위상은 일치하고, 도 3의 (3)에 도시하는 스큐 오차 dt는 모든 샘플링 타이밍에서 제로가 된다.

이와 같이, 2개의 디지털 출력 D1, D2의 파형의 차가 샘플 클록의 스큐에 의해 발생하는 오차, 즉 스큐 오차이며, 2개의 ADC 채널의 출력을 합성한 디지털 출력 신호 D_OUT에 포함된다. 디지털 출력 D1을 샘플링하여 AD 변환한 값은 도 3의 (3)의 횡축 상의 흰 동그라미와 같이 스큐 오차는 제로이지만, 디지털 출력 D2를 샘플링하여 AD 변환한 값은 도 3의 (3)의 검은 동그라미와 같이 디지털 출력 D2, D1의 차 D2-D1에 대응하는 오차를 갖는다. 즉, 합성된 디지털 출력 신호 D_OUT에는 아날로그 입력 신호 성분(디지털 출력 D1의 값)에 더하여, 샘플링 클록 φB에서의 디지털 출력 D1, D2의 차분인 스큐 오차에 의한 이미지 신호 성분(스퓨리어스 성분)이 포함되어 있다.

도 3의 (3)에 도시하는 것과 같이, 이 스큐 오차는 샘플링 클록 φB(주파수 fs/2)의 주기 2/fs마다 발생하여, 아날로그 입력 신호(D1의 파형)의 주기 1/fin의 포락선의 값에 대응하는 값을 갖고, 아날로그 입력 신호와는 위상이 π/2 틀어진다. 따라서, 이 스큐 오차에 기인하는 이미지 신호 성분은 샘플링 주파수 fs의 2분의 1의 고주파 fs/2와 아날로그 입력 신호(D1의 파형)의 주파수 fin의 저주파를 갖는 파형이며, 그 주파수는 fs/2-fin이다.

도 4는 타임 인터리브 타입의 ADC의 예를 도시하는 도면이다. 이 예는 스큐 오차인 이미지 신호 성분을 백그라운드에서 캘리브레이션하는 ADC이다. 이 예도 2개의 ADC 채널(100, 200)을 갖는 예이다.

도 4의 타임 인터리브 타입의 ADC는 도 1과 마찬가지로 2개의 ADC 채널(100, 200)과 이들의 디지털 출력 D1, D2를 합성하는 가산기(1)를 갖는다. 또한, ADC는 제2 채널의 ADC(200)의 디지털 출력 D2의 위상을 전진시키거나 지연시키는 위상 시프트를 하는 적응 필터(7)를 갖는다. 그리고, 도 4의 ADC는 보정 회로(20)를 갖고, 보정 회로(20)는 가산기(1)에 의해 합성된 디지털 출력 신호 D_OUT로부터 스큐 오차를 검출하고, 디지털 출력 D2의 스큐에 대응해 위상 시프트하여, 합성 디지털 출력 신호 D_OUT의 스큐 오차를 억제 또는 없애도록 적응 필터(7)의 계수 S6을 생성한다. 이 보정 회로(20)는 합성 디지털 출력 신호 D_OUT로부터 스큐 오차를 검출하는 스큐 오차 검출 회로(10)와, 그 스큐 오차의 평균치 dt(n)를 생성하는 어큐뮬레이터(5)와, 스큐 오차의 평균치 dt(n)에 기초하여 적응 필터(7)의 계수 S6을 생성하는 계수 연산기(6)를 갖는다.

즉, 도 3에 도시하는 것과 같이, 스큐 오차 dt는 샘플링 주기 1/fs의 2배의 주기 2/fs에서 발생하고, 또한, 스큐 Δt의 크기에 비례하는 진폭으로 변동한다. 그래서, 보정 회로(20)는 스큐 Δt에 대응하는 값으로서 스큐 오차의 평균치 dt(n)(스큐 오차 추정량이라고도 부름)를 구하여, 그 스큐 오차의 평균치 dt(n)를 억제하는 계수 S6을 적응 필터(7)에 설정한다. 즉, 적응 필터(7)에 대하여, 도 3의 (2)에 도시한 스큐 Δt에 대응하는 위상 시프트를 행하는 계수 S6을 설정한다.

보다 구체적으로, 보정 회로(20)는 스큐 오차 검출 회로(10)와 어큐뮬레이터(5)에 의해 디지털 출력 신호 D_OUT로부터 스큐 오차 추정량 dt(n)을 연산으로 구하고, 계수 연산기(6)에 의해 그 추정량에 기초하여 필터 계수 S6을 산출한다. 여기서, n은 샘플링 횟수이다. 적응 필터(7)는 그 필터 계수 S6에 따라서 제2 ADC 채널(200)의 디지털 출력 D2를 위상 시프트한 신호의 디지털값으로 보정한다. 그리고, 그 결과 얻어진 디지털 출력 신호 D_OUT로부터 재차 스큐 오차 추정량 dt(n)을 연산하여 필터 계수 S6을 산출한다. 이러한 처리를 스큐 오차 추정량 dt(n)이 제로에 점차 가까워질 때까지 반복함으로써 스큐 오차가 교정된다.

도 5는 스큐 오차 검출 회로(10)를 설명하는 도면이다. 도 5의 (1)에는, 횡축을 정규화한 주파수, 종축을 파워에 대응시켜, 아날로그 입력 신호 성분(주파수 fin)과 스큐 오차에 의한 이미지 성분(주파수 fs/2-fin)을 나타낸다.

스큐 오차 검출 회로(10)는 합성 디지털 출력 신호 D_OUT(또는 y(n))에 샘플링 타이밍 n마다 부호가 +1, -1, +1, -1로 반전하는 신호 (-1)ⁿ을 승산(乘算)하는 주파수 시프트 회로(2)를 갖는다. 이 신호 (-1)ⁿ은 샘플 주기 1/fs의 2배의 주기 2/fs에서 변화하는 신호이며, 그 주파수는 fs/2이다.

따라서, 주파수 시프트 회로(2)는 승산 회로를 포함하는 일종의 믹서 회로이다. 따라서, 그 출력 ydl(n)은 도 5의 (2)에 도시하는 것과 같이, 주파수 fs/2-fin의 이미지 성분은 신호 (-1)ⁿ의 주파수 fs/2와의 차인 주파수 fin으로 시프트되고, 주파수 fin의 입력 신호는 신호 (-1)ⁿ의 주파수 fs/2와의 차인 주파수 fs/2-fin으로 시프트된다.

또한, 도 3의 (3)에 도시한 것과 같이, 입력 신호 fin과 이미지 성분의 신호(스큐 오차 신호)는 위상이 π/2 틀어진다. 그래서, 스큐 오차 검출 회로(10)는 주파수 시프트 회로(2)의 출력 위상을 -π/2 시프트하는 위상 시프트 회로(3)를 갖는다. 이 위상 시프트 회로(3)에 의한 -π/2 시프트에 의해 도 5의 (1)에 도시하는 합성 디지털 출력 신호 y(n)의 입력 신호 성분과 이미지 성분은 위상이 일치 또는 반전된 신호가 되며, 도 5의 (2)에 도시하는 위상 시프트 회로(3)의 출력 신호 ydl(n)의 이미지 성분과 입력 신호 성분도 마찬가지이다.

즉, 도 3의 (2), (3)에서 설명한 대로, ADC 채널 Ch2측이 Ch1측에 대하여 위상이 지연하는지 전진하는지에 따라서, 스큐 오차 dt를 -π/2 시프트한 신호는 입력 신호 D2와 위상이 역상(逆相) 또는 동상(同相)이 된다.

그래서, 스큐 오차 검출 회로(10) 내의 승산기(4)는 합성 디지털 출력 신호 y(n)와 위상 시프트 회로(3)의 출력 신호 ydl(n)을 승산하여, 합성 디지털 출력 신호 y(n)의 입력 신호 성분과 위상 시프트 회로(3)의 출력 신호 ydl(n)의 이미지 성분의 승산값과, 합성 디지털 출력 신호 y(n)의 이미지 성분과 위상 시프트 회로(3)의 출력 신호 ydl(n)의 입력 신호 성분의 승산값을 가산한 값을 출력한다. 그 결과, 승산기(4)는 이미지 성분의 진폭에 비례한 값을 출력한다. 더구나, 승산기(4)의 출력의 스큐 오차 dt는 ADC 채널 Ch2측이 Ch1측에 대하여 위상이 늦는지 전진하는지에 따라서 극성이 역으로 된다. 승산된 신호의 주파수는 일치하기 때문에, 이 출력에는 주파수 성분은 포함되어 있지 않다.

단, 승산기(4)의 출력 dt는 스큐 오차에 대응한 값을 갖지만, 스큐 오차는 도 3의 (3)에 도시한 것과 같이 변동한다. 그래서, 보정 회로(20) 내의 어큐뮬레이터(5)가 승산기(4)의 출력을 적분하여 평균화하고 그 AC 성분을 제거한다. 따라서, 어큐뮬레이터(5)가 출력하는 스큐 오차의 평균치 dt(n)는 샘플링 타이밍마다 갱신되는 평균치이며, 스큐 Δt의 크기에 대응하는 값이다. 그리고, 스큐 오차의 평균치 dt(n)는 스큐의 방향도 극성으로 나타낸다.

마지막으로, 계수 연산 회로(6)는 샘플링 클록 SCLK(fs)에 동기해서, 스큐의 크기에 대응하는 스큐 오차의 평균치 dt(n)에 기초하여, 스큐 오차를 억제하도록 적응 필터(7)의 위상 시프트량을 설정하는 계수 S6을 연산하고, 계수 S6을 적응 필터(7)에 설정한다. 이 피드백 제어를 샘플링 클록(또는 그것을 분주한 클록)에 동기하여 반복함으로써 스큐 오차의 평균치 dt(n)가 제로에 근접하도록 억제된다.

한편, 승산기(4)에는 스텝 사이즈(Step Size)가 계수로서 주어진다. 이 스텝 사이즈는 피드백 제어의 속도를 제어하기 위한 계수이며, 스텝 사이즈가 크면 피드백 제어가 보다 빠르게 수속되지만 오버슈트(overshoot)나 언더슈트(undershoot)도 커지고, 스텝 사이즈가 작으면 오버슈트나 언더슈트는 작아지지만 수속이 늦어진다.

도 6은 적응 필터(7)의 회로도이다. 적응 필터(7)는 n 비트의 입력 디지털 신호 x(t)를 계수 S6에 따라 원하는 파형으로 보정한 출력 디지털 신호 y(t)를 출력한다. 본 실시형태에서는, 적응 필터(7)는 계수 S6에 따라 입력 디지털 신호 x(t)의 위상을 원하는 시프트량 시프트한 출력 디지털 신호 y(t)를 출력한다.

적응 필터(7)는 입력 디지털 신호 x(t)를 1 클록 지연하는 지연 플립플록 DFF를 비트수만큼 갖는 지연 회로(11)를 복수개 갖는다. 또한, 적응 필터(7)는 각 지연 회로(11)의 입력 노드와 출력 노드를 탭으로 하여, 그 탭의 디지털값과 계수 연산 회로(6)가 출력하는 각 탭에 설정하는 계수 S6을 각각 승산하는 복수의 승산기(12)와, 이들 승산기(12)의 출력을 가산하는 가산기(13)를 갖는다. 가산기(13)의 디지털 출력이 출력 디지털 신호 y(t)이다. 도 6의 적응 필터(7)는 탭수가 많을수록 높은 차수의 필터가 된다.

도 7은 적응 필터의 동작을 도시하는 도면이다. 도 7에는 입력 디지털 신호 x(t)와, 계수 S6로서 사용되는 델타 함수 δ(t)와, 출력 디지털 신호 y(t)를 나타낸다. 횡축은 시간축이면서, 도 6에 도시한 적응 필터 내의 탭 위치에도 대응한다.

적응 필터(7)는 입력 디지털 신호 x(t)를 전부 통과시키는 전역 통과형 필터이다. 그 때문에, 적응 필터(7)는 이하의 식 (1)과 같이, 입력 디지털 신호 x(t)와 디랙(Dirac)의 델타 함수 δ(t)의 컨볼루션 연산을 실행한다.

여기서, T는 상수, N은 탭수이다.

도 7의 (1)과 식 (1)에 나타내는 것과 같이, 입력 디지털 신호 x(t)는 시간 T의 샘플링 간격에서 변화하는 디지털값이며, 델타 함수 δ(t)는 시간 t=O(중앙의 탭)에서는 정해진 크기를 갖고, 그 이외에는 O의 크기를 갖는다. 따라서, 적응 필터의 복수의 승산기(12)는 중앙의 탭(t=0)의 입력 디지털 신호 x(t)를 시간 t=0의 델타 함수 δ(t)의 값과 승산하고, 다른 탭(t=0 이외)의 입력 디지털 신호 x(t)를 시간 t=O 이외의 값 O와 승산하여, 이들의 가산치를 출력한다. 그리고, 적응 필터(7)는 샘플링 클록에 동기하여, 샘플링 간격에서 지연 시프트되는 입력 디지털 신호 x(t)의 중앙 탭의 입력 디지털값을 순차 출력한다. 즉, 도 7의 (1)에 도시하는 것과 같이, 출력 디지털 신호 y(t)는 각 샘플링 타이밍을 중심으로 하는 샘플링 주기마다 순차적으로 다른 디지털값을 갖는다.

이어서, 계수 S6에 의한 위상 시프트에 관해서 설명한다. 도 7의 (2)에 도시하는 것과 같이, 계수 연산 회로(6)가 델타 함수 δ(t)를 시간축 상에서 우측으로 시프트시켜(즉 탭 위치를 우측으로 시프트), 예컨대 시간 2T에서 제로 이외의 정해진 값이 되고, 시간 2T 이외에는 0이 되도록 한다. 이러한 계수로 설정되면, 도 7의 (2)의 적응 필터가 출력하는 시간 nT에서의 출력 디지털 신호 y(t)는 입력 디지털 신호 x(t)의 시간 (n+2)T에서의 디지털값이 된다. 즉, 도 7의 (2)의 출력 디지털 신호 y(t)는 입력 디지털 신호 x(t)의 위상을 2탭만큼 왼쪽으로 시프트한, 즉 위상을 늦춘 신호가 된다. 적응 필터 내의 복수의 탭에는 시간의 경과와 함께 입력 디지털 신호 x(t)가 시프트해 가기 때문에, 탭 위치를 왼쪽으로 시프트하는 것은 2 클록 과거의 신호를 출력하는 것을 의미하며, 입력 디지털 신호의 위상을 지연시키게 된다. 반대로, 델타 함수 δ(t)를 좌측으로 시프트시키면 위상을 전진시킬 수 있다.

이와 같이, 델타 함수 δ(t)의 위상을 시프트하여 적응 필터에 계수를 설정함으로써, 적응 필터는 입력 디지털 신호의 위상을 어느 한 방향으로 시프트하여 출력할 수 있다. 이상이 도 4의 보정 회로(20)와 적응 필터(7)에 관한 설명이다.

[적응 필터에서 개선하여야 할 점]

이어서, 계수 S6이 디랙의 델타 함수가 아니라 sinc 함수인 경우에 관해서 설명한다. 도 4의 보정 회로(20)의 계수 연산 회로(6)는 회로 구성 상의 이유에서, 디랙의 델타 함수와 같은 이상적인 계수가 아니라, sinc 함수에 의한 계수로 실현된다. 그러나, sinc 함수에 의한 필터 계수를 이용한 경우에, 다음과 같은 개선하여야 할 점이 있다.

도 8은 sinc 함수의 파형을 도시하는 도면이다. 그리고, sinc 함수 h(n)는 이하의 식 (2)로 나타내어진다.

여기서, FD는 적응 필터(7)의 복수의 탭에 대응하는 횡축 방향의 위상 시프트량(또는 지연량)이다. 도 8로부터 분명한 것과 같이, 횡축 n이 위상 시프트량 FD(도 8에서는 FD=3)과 같으면(n=FD=3), sinc 함수 h(n)의 출력은 1이 되고, 횡축 n이 위상 시프트량 FD(FD=3) 이외라면, sinc 함수 h(n)의 출력은 O이 된다. 적응 필터(7)는 이러한 sinc 함수 h(n)에 의한 필터 계수를 이용함으로써, 델타 함수 δ(t)에 의한 필터 계수와 마찬가지로 전역 통과형 필터가 된다.

도 9는 sinc 함수에 의한 필터 계수를 사용한 경우의 적응 필터의 동작을 도시하는 도면이다. sinc 함수 h3에 의한 필터 계수를 사용한 경우는, 탭 mT에서의 입력 디지털 신호 x(t)가 출력된다. 그리고, sinc 함수 h5에 의한 필터 계수를 사용한 경우는, 탭 (m+2)T에서의 입력 디지털 신호 x(t)가 출력되고, 위상이 시프트된다(지연된다).

상기한 것과 같이 sinc 함수에 의한 계수를 설정하도록 하더라도, 위상 시프트량(지연량) FD가 정수인 경우는, 델타 함수에 의한 계수와 같은 위상 시프트 제어를 할 수 있다. 단, 타임 인터리브 ADC에 있어서의 ADC 채널 사이의 스큐량은 샘플 클록의 주기보다 짧은 시간이며, 위상 시프트량(지연량) FD를 비정수(소수점 이하)의 정밀도로 설정할 필요가 있다.

도 10은 sinc 함수 h(n)의 위상 시프트량(지연량) FD가 비정수인 예의 파형을 도시하는 도면이다. 이 예에서는, 위상 시프트량 FD는 FD=3.2로 비정수이다. 그 때문에, 적응 필터 내의 각 탭의 승산기에 입력되는 계수는 n=3에서 1에 가까운 큰 값을 취하지만, n=-2~2, 4~8에서는 제로는 되지 않는다. 다만, n=3에서의 큰 값과 n=4에서의 비교적 큰 값에 따라, 위상 시프트량이 n=3.2로 제어된다. 또한, n=3, 4 이외의 비교적 작은 값에 따라, 적응 필터 내의 대응하는 승산기는 비교적 작은 승산값을 출력한다. 따라서, 위상 시프트량 FD가 비정수인 경우는, 적응 필터(7)의 출력 디지털 신호 y(t)는 입력 디지털 신호 x(t)와는 다른 값으로 된다.

이하의 식 (3)은 도 8과 같은 하나의 탭만 계수가 1이고 다른 탭의 계수가 0인 경우의 적응 필터(7)의 전달 함수 Hd이다. 즉, 이상적인 전달 함수 Hd이다.

즉, 이 전달 특성 Hd에서는 입력 디지털 신호 x(t)의 위상이 FD만큼 시프트된 출력 디지털 신호 y(t)가 생성된다.

이어서, sinc 함수의 계수를 이용한 적응 필터의 전달 특성 H는 이하의 식 (4)와 같다. 즉, sinc 함수 h(n)를 채용함으로써 이상적인 전달 함수 Hd에 오차가 더해진다.

그 결과, 식 (4)와 식 (3)의 차분이 오차 E가 되며, 다음 식 (5)와 같다.

이 오차 E는 나이퀴스트 각주파수 ωs, 즉 ω=π인 경우는 다음 식 (6)과 같다.

도 11은 전달 함수 H의 주파수 특성을 도시하는 도면이다. 식 (5), 식 (6)에 나타내어진 오차는 입력 디지털 신호 x(t)가 저주파인 경우는 거의 무시할 수 있는 정도이며, 전달 함수 H는 이상치 1이 된다. 그러나, 고주파가 되면 오차가 커져, 전달 함수 H는 위상 시프트량 FD가 플러스인 경우는 높은 주파수대에서 저하하고, 마이너스인 경우는 상승한다(파선). 한편, 도 11의 a는 임의의 값이다.

sinc 함수에 의한 계수를 설정한 경우에 적응 필터의 전달 함수 H가 도 11과 같은 주파수 특성이 되는 이유는 대강 다음과 같다. 즉, 도 10과 같은 sinc 함수에 의한 필터 계수는 중앙의 피크치 이외는 진폭이 작고, 또한 플러스와 마이너스가 된다. 따라서, 아날로그 입력 신호 fin이 저주파인 경우는, 적응 필터 내의 복수의 탭에서의 진폭은 완만하게 변화하여, 도 10의 계수와의 컨볼루션 연산에서는, 한가운데의 탭 이외의 탭의 승산값의 누적치는 플러스의 계수와 마이너스의 계수로 대략 상쇄되어 이상치에 가까운 값이 출력된다. 이것이 도 11의 저주파 영역에서 전달 함수가 H=1인 이유이다. 전달 함수 H=1이란, 적응 필터가 입력 신호를 그대로 통과시켜 출력하는 것을 의미한다.

한편, 아날로그 입력 신호가 고주파가 되면, 적응 필터 내의 복수의 탭에서의 입력 신호의 진폭은 크게 변동하여, 필터 계수의 플러스와 마이너스의 값에 의한 상쇄 효과가 약해져서, 오차가 커진다. 그 결과, 고주파 영역에서는 전달 함수 H는 이상치 1에서 하강 또는 상승한다. 전달 함수가 이상치 1에서 하강 또는 상승하는 것은 적응 필터의 출력 신호가 입력 신호와 같지 않고 오차를 갖고 있음을 의미한다.

이러한 주파수 특성은 적응 필터의 탭수가 많은 경우에 상기한 상쇄 효과가 강해져, 보다 높은 주파수까지 H=1이 되지만, 반대로 탭수가 적은 경우는 상쇄 효과는 약해져, 낮은 주파수에서도 전달 함수가 H=1에서 하강 또는 상승하는 특성이 된다.

이어서, 적응 필터의 군(群) 지연량(위상 시프트량)에 관해서 설명한다. 이하의 식 (7)은 적응 필터(7)의 주파수 응답이다. 즉, 적응 필터(7)의 주파수 특성은 진폭 특성 G(ω)과 위상 특성 θ(ω)을 갖는다. 또한, 이 식 (7)은 전술한 식 (4)의 전달 함수 H에 대응한다.

한편, 상기한 식 (7)로부터, 적응 필터(7)의 군 지연 특성(위상 시프트량) D(ω)은 위상 특성 θ(ω)를 각주파수 ω에서 미분한 것으로, 이하의 식 (8)과 같다.

그래서, 식 (7)의 대수(對數)를 취하면 이하의 식 (9)가 유도된다.

여기서 ln은 대수를 나타낸다.

식 (9)를 각주파수 ω에서 미분하면, 이하의 식 (10)을 얻는다.

그래서, 식 (8)에 식 (10)을 대입하면, 적응 필터(7)의 군 지연 D(ω)는 이하의 식 (11)과 같이 된다.

수학식 11로부터, 군 지연 D(ω)는 식 (7), 즉 식 (4)의 전달 함수 H의 미분치 H'에 대응하는 특성을 갖는다. 이 미분치 H'는 도 11의 특성을 각주파수 ω에서 미분한 것이다.

도 12는 미분치 H'의 특성을 도시하는 도면이다. 도 11의 전달 함수 H의 그래프의 기울기가 H'가 된다. 따라서, 도 12의 미분치 H'는 저주파수 영역에서는 0,고주파수 영역에서 H가 하강할 때에 마이너스가 되고, 한편 상승할 때에 플러스가 된다.

도 13은 군 지연 D(ω)의 주파수 특성을 도시하는 도면이다. 식 (11)은 H'에 FD가 더해지기 때문에, 도 13의 특성도는 FD가 플러스인 경우에 종축의 플러스의 방향으로 시프트한 실선의 특성이 되고, FD가 마이너스인 경우에 종축의 마이너스의 방향으로 시프트한 파선의 특성이 된다. 그리고, 플러스의 위상 시프트량 FD의 절대값을 크게 하면 특성은 플러스의 방향으로 이동하고, 마이너스의 위상 시프트량 FD의 절대값을 크게 하면 특성은 마이너스의 방향으로 이동한다. 또한, 군 지연이 하강 또는 상승하는 주파수 f4는 적응 필터가 고차원일수록(탭수가 많을수록) 높아지고, 한편, 저차원일수록(탭수가 적을수록) 낮아진다.

도 14는 군 지연 특성 D(ω)과 주파수 특성 H(ω)의 구체적인 파형예를 도시하는 도면이다. 도 14에 도시하는 것과 같이, 적응 필터(7)의 전달 함수의 주파수 특성 H(ω)는 고주파 영역에서 약간 저하한다. H(ω)의 확대도에서 그 저하를 알아챌 수 있다. 그에 따라, H(ω)의 미분치에 대응하는 군 지연 특성 D(ω)는 고주파 영역에서 마이너스측으로 저하한다. 이와 같이, 구체적인 파형예는 도 13의 군 지연의 주파수 특성과 일치한다.

이와 같이, 적응 필터에 sinc 함수에 의한 계수를 설정하여, 위상을 시프트하고자 하면, 입력 신호가 저주파인 경우는, 지연량 FD에 대응한 방향으로 위상 시프트시킬 수 있지만, 고주파에서는 반드시 그와 같이 되지는 않는다. 입력 신호가 고주파이면 지연량 FD에 대하여 위상 시프트의 방향이 저주파와는 역으로 되는 것이다. 더구나, 도 13의 특성은, 주파수 f4보다 높은 영역에서의 실선의 저하(또는 파선의 상승) 기울기는 지연량 FD를 크게 하면 보다 급격하게 되는 것이 확인되었다.

도 13에서 설명한 것과 같이, sinc 함수에 의한 계수를 이용한 적응 필터의 경우는, 그 군 지연량 D(ω)는 특이한 주파수 특성을 갖는다. 이러한 주파수 특성에 기인하여, 도 4에 도시한 보정 회로(20)에 의한 스큐 오차 억제의 피드백 제어를 강구할 필요가 있다. 이하, 그 점에 관해서 설명한다.

도 15는 sinc 함수에 의한 계수가 설정되는 적응 필터의 군 지연 D(ω)의 주파수 특성과 스큐 보정 제어를 도시하는 도면이다. 가령, 적응 필터에의 입력 신호의 주파수가 fin이라고 하자. 이 주파수 fin은 샘플링 주파수 fs/2에 대하여 충분히 저주파이다.

도 15의 (A)에서는, ADC 채널(200)측의 디지털 신호 D2에 포함되어 있는 스큐를 억제하기 위해서 적응 필터에서 필요한 위상 시프트량(지연량)이 SK1인 경우이다. 적응 필터에서 위상 시프트량을 SK1로 하기 위해서는, sinc 함수의 위상 시프트량도 SK1로 할 필요가 있다. 그래서, 이 경우는 도 4의 계수 연산 회로(6)가 sinc 함수의 위상 시프트량 FD를 화살표의 스큐 보정 방향 SCD1로 Δt1, Δt2로 제어하면서 계수를 연산하여, 그 계수를 적응 필터에 설정함으로써, 스큐 오차의 평균치 dt(n)를 억제시켜, 이윽고 목표의 위상 시프트량 SK1과 일치시킬 수 있다.

한편, 도 15의 (B)에서는, ADC 채널(200)측의 디지털 신호 D2에 포함되어 있는 스큐를 억제하기 위해서 필요한 위상 시프트량(지연량) SK2의 부호가 위상 시프트량 SK1의 부호와 역전된 경우이다. 이 경우도, 도 4의 계수 연산 회로(6)가 sinc 함수의 위상 시프트량 FD를 화살표의 스큐 보정 방향 SCD2로 -Δt1, -Δt2로 제어하면서 계수를 연산하고, 그 계수를 적응 필터에 설정함으로써, 스큐 오차의 평균치 dt(n)를 억제시켜, 이윽고 목표의 위상 시프트량 SK2와 일치시킬 수 있다.

도 16은 입력 신호가 고주파인 경우의 스큐 보정 제어의 문제점을 도시하는 도면이다. 이 예에서는, 입력 신호의 주파수 fin이 샘플링 주파수 fs/2에 가까운 고주파이며, 적응 필터의 군 지연이 설정한 지연량 FD에 대하여 역극성이 되는 제로 크로스점의 주파수 f1보다 높은 예이다.

도 16의 (A)에서는, 스큐 보정에 필요한 위상 시프트량(지연량)이 SK3이다. 이 경우, 도 15의 (A)와 마찬가지로, 계수 연산 회로(6)가 sinc 함수의 위상 시프트량 FD를 스큐 보정 방향 SCD3으로 Δt1, Δt2로 제어하면서 계수를 연산하여 적응 필터에 설정하더라도, 입력 신호의 주파수 fin이 제로 크로스점의 주파수 f1보다 높기 때문에, 적응 필터의 지연량은 역극성의 방향으로 변화한다. 따라서, 위상 시프트량 FD를 스큐 보정 방향 SDC3으로 아무리 증가시키더라도, 적응 필터의 지연량을 스큐 보정에 필요한 지연량 SK3으로 할 수는 없다.

그래서, 도 16의 (B)와 같이, 적응 필터의 탭수를 증가시켜 차수를 올리면, 화살표 방향(고주파 방향)으로 주파수 특성을 시프트시킬 수 있다. 그리고, 도 15와 같이 적응 필터의 계수를 제어하면 된다. 그러나, 적응 필터의 탭수를 늘리면, 회로 규모가 커져 버려, 소비 전력, 칩 면적이 증대하기 때문에, 바람직한 방법은 아니다.

[본 실시형태에 있어서의 스큐 보정 방법]

도 17은 본 실시형태에 있어서의 제1 스큐 보정 방법을 설명하는 도면이다. 이 예에서는, 도 16과 마찬가지로, 스큐 보정에 필요한 위상 시프트량(지연량)이 SK4이며, 입력 신호의 주파수 fin은 제로 크로스점의 주파수 f1보다 높다. 즉, f1<fin<fs/2인 경우이다.

제1 스큐 보정 방법에서는, 도 17에서의 스텝 1(Step 1)과 같이, 위상 시프트량(지연량) SK4를 얻을 수 있도록 계수 연산 회로(6)가 sinc 함수의 위상 시프트량 FD를 스큐 보정 방향 SCD4-1로 Δt1, Δt2로 제어하면서 계수를 연산하여, 그 계수를 적응 필터에 설정한다. 그러나, 도 16의 예에서는, 입력 신호의 주파수 fin이 제로 크로스점 주파수 f1보다 높기 때문에, 위상 시프트 방향은 역방향으로 되고, 따라서, 스큐 오차 dt(t)는 반대로 커진다. 그 이유는 도 17에 도시하는 것과 같이, 군 지연의 주파수 특성은 제로 크로스점의 주파수 f1보다 높은 주파수 대역에서는, 위상 시프트량 FD를 플러스 방향으로 증대시킬수록 적응 필터의 위상 시프트는 마이너스 방향으로 증대하기 때문이다.

그래서, 위상 시프트량 FD가 허용되는 최대치에 도달하더라도, 스큐 오차의 평균치 dt(t)가 억제되지 않는 경우는, 스텝 2(Step 2)와 같이, 계수 연산 회로(6)가 sinc 함수의 위상 시프트량 FD의 극성을 반전시켜, 스큐 보정 방향 SCD4-2로 FD=-Δt3에서부터 FD의 절대값을 증대시키도록 계수를 연산하여 제어한다. 위상 시프트량 FD가 마이너스인 경우는, 적응 필터의 위상 시프트는 주파수 fin(>f1)에서는 플러스 방향으로 되고, 위상 시프트량 FD의 절대값을 증대시키면, 플러스 방향으로 위상 시프트량(지연량)이 증대된다. 즉, f1보다 높은 주파수에서는 주파수 특성의 기울기가 급격하게 된다. 그 때문에, 도 17의 스텝 2에 도시하는 것과 같이, 적응 필터에 필요한 위상 시프트 SK4를 갖게 할 수 있어, 스큐 오차 dt(t)는 억제된다.

도 17에서는 스큐 보정에 필요한 위상 시프트량(지연량)이 플러스 방향의 SK4이지만, 마이너스의 위상 시프트량인 경우도 같은 식의 제어가 가능하다. 즉, 계수 연산 회로(6)는 최초에 위상 시프트량 FD를 마이너스의 값에서부터 서서히 FD의 절대값을 증대하도록 제어하고, 최대치에 도달하면, 극성을 반전하여 플러스의 값에서부터 서서히 FD의 절대값을 증대하면 된다.

도 18은 본 실시형태에 있어서의 제2 스큐 보정 방법을 설명하는 도면이다. 이 예에서는, 도 17과 달리, 입력 신호의 주파수 fin이 제로 크로스점의 주파수 f1보다 낮고, 군 지연이 저하하기 시작하는 주파수 f2(군 지연이 마이너스 극성인 경우는 증가하기 시작하는 주파수)보다 높다. 즉, f2<fin<f1인 경우이다. 이와 같이, 입력 신호의 주파수 fin이 제로 크로스점의 주파수 f1보다 낮은 경우는 도 17의 제1 스큐 보정 방법으로는 스큐를 억제할 수 없다.

도 18의 제2 스큐 보정 방법에 따르면, 스텝 1, 스텝 2의 보정 제어는 도 17과 같다. 즉, 스텝 1에서, 계수 연산 회로(6)는 위상 시프트량 FD를 플러스의 값에서부터 서서히 FD의 절대값을 증대하도록 제어하여, 그것이 최대치에 도달하면, 스텝 2에서, 극성을 반전하여 마이너스의 값에서부터 서서히 FD의 절대값을 증대한다. 그러나, 주파수 fin이 f2<fin<f1이기 때문에, 적응 필터의 주파수 fin에 대한 군 지연을 SK5에 정합시킬 수 없다.

그래서, 스텝 2에서 위상 시프트량 FD의 절대값이 최대치에 도달하면, 스텝 3에서, 적응 필터의 탭수를 줄여 필터 차수를 줄인다. 탭수를 줄이기 위해서는, 적응 필터의 양단측의 승산기(12)에 설정하는 계수를 제로로 하여, 그 승산기(12)의 출력이 가산기(13)에 가산되지 않도록 하면 된다. 필터의 차수가 저하하면, 군 지연의 주파수 특성은 군 지연량이 저하(또는 상승)하는 주파수가 낮아진다. 그래서, 입력 신호의 주파수 fin이 제로 크로스점의 주파수 f2보다 높아질 때까지 필터의 차수를 저하시킨다. 그런 다음, 스텝 2와 같은 식으로, 마이너스의 값에서부터 서서히 위상 시프트량 FD의 절대값을 서서히 증대시킨다. 그 결과, 입력 신호의 주파수 fin에서는 군 지연량이 플러스 방향으로 증대하여, 필요한 지연량 SK5의 군 지연량을 주파수 fin에 대하여 부여할 수 있다.

[제1 실시형태에 있어서의 타임 인터리브 ADC]

도 19는 제1 실시형태에 있어서의 타임 인터리브 ADC의 구성도이다. 도 4와 다른 구성은 스큐 오차 검출 회로(10)와 어큐뮬레이터(5) 사이에, 스큐 오차 dt의 극성을 반전하는 극성 반전 회로(12)를 설치한 것과, 스큐 오차의 평균치 dt(n)가 최대치 MAX에 도달했는지 여부를 판정하는 비교기(17)와, 도 16, 도 17에서 설명한 스텝 Step 1, 2, 3을 제어하는 상태 제어 회로(18)와, 적응 필터(7)의 차수를 결정하는 필터 차수 결정 회로(19)를 설치한 것이다.

극성 반전 회로(10)는 극성 반전을 위해 스큐 오차 dt에 (-1)를 승산하는 승산기(14)와, 스큐 오차 검출 회로(10)의 출력을 극성 반전하지 않고서 출력하는지, 극성 반전하여 출력하는지를 제어 신호 S18-1에 기초하여 선택하는 멀티플렉서(13)를 갖는다. 또한, 어큐뮬레이터(5)는 극성 반전 회로(12)의 출력을 1 클록 지연하는 지연 FF 회로(15)와, 극성 반전 회로(12)의 출력인 현재의 스큐 오차 dt에 지연 회로(15)의 출력을 가산하는 가산기(16)을 갖는다. 따라서, 어큐뮬레이터(5)의 출력은 스큐 오차 검출 회로(10)에서 스텝 사이즈(Step Size)에 따라 정해진 비율로 축소된 스큐 오차 dt를 누적한 스큐 오차의 평균치 dt(n)가 된다. 또한, 상태 제어 회로(18)는 case 제어 신호 S18-1에 의해 극성 반전 회로(12)의 극성 반전의 유무를 제어하고, 리셋 제어 신호 S18-2에 의해 어큐뮬레이터(5)의 누적치를 리셋한다.

도 20은 도 19의 타임 인터리브 ADC의 스큐 보정 회로(20)의 동작을 도시하는 흐름도이다. 이 스큐 보정에 의하면, 스큐 보정 회로(20)는 도 18의 3개의 스텝을 순서대로 행한다. 이하, 도 20의 흐름도에 따라서 도 20의 스큐 보정 회로(20)의 동작을 설명한다.

[스텝 1 Step 1]

우선, 스텝 1에서는, 상태 제어 회로(18)는 case 제어 신호 S18-1을 0으로 설정하여 극성 반전 회로(12)를 비반전으로 하고, 리셋 제어 신호 S18-2를 리셋 상태로 하여 어큐뮬레이터(5) 내의 지연 FF 회로(15)를 리셋하여 누적치를 리셋한다. 그리고, 스큐 오차의 평균치 dt(n)의 크기와 극성에 따라서, 계수 연산 회로(6)는 필요한 위상 시프트량(지연량) FD를 계산하고, sinc 함수에 의해 계수 S6을 계산하며, 적응 필터(7)의 각 탭의 승산기(12)(도 6 참조)에 계수 S6을 설정한다(S50). 그 결과, 얻어지는 스큐 오차의 평균치 dt(n)가 제로가 되면(또는 원하는 작은 레벨까지 억제되면), 스큐 보정 제어는 종료된다(S51의 YES). 그러나, 스큐 오차의 평균치 dt(n)가 제로가 되지 않으면(S51의 NO), 그 절대값이 적응 필터의 허용 최대치 MAX에 도달하지 않는 동안은(S52의 NO), 공정 S50을 반복한다. 이에 따라 스큐 오차의 평균치 dt(n)는 제로에 점차 가까워진다. 스큐 오차의 평균치 dt(n)의 절대값이 최대치 MAX에 도달하는지 여부는 비교기(17)가 판정하고, 그 결과가 상태 제어 회로(18)에 전해진다.

상기한 스텝 1에서의 스큐 보정 제어는 도 17, 도 18에서 설명한 것과 같다. 스큐 오차의 평균치 dt(n)의 극성에 따라서 계수 연산 회로(6)는 필요한 위상 시프트량(지연량) FD의 극성을 결정하고, 또한, 스큐 오차의 평균치 dt(n)의 크기에 따라서 계수 연산 회로(6)는 필요한 위상 시프트량(지연량) FD의 크기를 결정한다. 이 위상 시프트량(지연량) FD가 도 17, 도 18의 종축의 군 지연량에 대응한다.

[스텝 2 Step 2]

비교기(17)가 스텝 1에서 스큐 오차의 평균치 dt(n)가 최대치 MAX에 도달했음을 검출하면(S52의 YES), 상태 제어 회로(18)는 case 제어 신호 S18-1을 1로 설정하고, 리셋 제어 신호 S18-2를 리셋 상태로 하여, 스텝 2의 제어로 들어간다. 이에 따라, 스큐 에러 검출 회로(10)가 출력하는 스큐 오차 dt의 극성이 반전되고, 누적치도 리셋된다.

그리고, 스큐 오차의 평균치 dt(n)의 크기와 극성에 따라서 계수 연산 회로(6)는 필요한 위상 시프트량(지연량) FD를 계산하고, sinc 함수에 의해 계수 S6을 계산하여, 적응 필터(7)의 각 탭의 승산기(12)에 설정한다(S54). 이 공정 S54는, 스큐 오차의 평균치 dt(n)가 제로가 되지 않고(S55의 NO), 그 절대값이 최대치 MAX에 도달하지 않는(S56의 NO) 동안에 반복된다.

이 스텝 2에서는, 극성 반전 회로(12)의 극성 반전에 의해, 계수 연산 회로(6)는 적응 필터에 필요한 위상 시프트량 SK4를 극성 반전한 가공(架空)의 위상 시프트량 -SK4에 따라서 계수 S6을 설정한다. 따라서, 보정 회로(20)는 위상 시프트량 FD에 대해 마이너스측에서 그 절대값을 서서히 크게 하여, 스큐 오차의 평균치 dt(n)를 억제하도록 보정 제어한다.

도 17의 예의 경우는, 이 스텝 2에서 적응 필터에 필요한 위상 시프트량 SK4에 대응하는 계수 S6이 설정되어, 스큐 오차의 평균치가 적절히 억제되고, 스큐 보정 제어는 종료된다. 그러나, 도 18의 예의 경우는, 이 스텝 2에서는 스큐 오차의 평균치 dt(n)는 적절히 억제되지 않고, 스큐 오차의 평균치 dt(n)가 최대치 MAX에 도달한다(S56의 YES).

[스텝 3 Step 3]

스텝 2에서, 비교기(17)가 스큐 오차의 평균치 dt(n)가 최대치 MAX에 도달했음을 검출하면(S56의 YES), 상태 제어 회로(18)는 리셋 제어 신호 S18-2를 리셋 상태로 하고, case 제어 신호 S18-1은 1 그대로, 필터 차수를 내리도록 필터 차수 결정 회로(19)를 제어한다(S58). 이에 따라, 스큐 보정은 스텝 3으로 들어간다. 이 필터 차수를 내리는 제어에 응답하여, 계수 연산 회로(6)는 적응 필터(7)의 양측의 승산기(12)에의 계수를 제로로 한다.

그리고, 스텝 2와 마찬가지로, 스큐 오차의 평균치 dt(n)의 크기와 극성에 따라서, 계수 연산 회로(6)는 필요한 위상 시프트량(지연량) FD를 계산하고, sinc 함수에 의해 계수 S6을 계산하여, 적응 필터(7)의 각 탭의 승산기(12)에 설정한다(S59). 이 공정 S59는, 스큐 오차의 평균치 dt(n)가 제로가 되지 않고(S60의 NO), 그 절대값이 최대치 MAX에 도달하지 않는(S61의 NO) 동안에 반복된다.

스큐 오차의 평균치 dt(n)의 절대값이 최대치 MAX에 도달하면(S61의 YES), 비교기(17)의 검출 신호에 응답하여, 상태 제어 회로(18)는 재차 리셋 제어 신호 S18-2를 리셋 상태로 하여, 적응 필터의 차수를 줄이는 제어를 하고(S58), 마찬가지로 스텝 2의 제어를 반복한다. 그리고, 마침내 스큐 오차의 평균치 dt(n)가 적절히 억제되면, 스큐 보정을 종료한다.

이상의 스큐 보정 제어에 의해, 입력 신호의 주파수 fin이 제로 크로스점의 주파수 f1보다 크더라도, 또한 주파수 f1과 f2 사이인 경우라도, 스큐 보정 회로(20)는 적응 필터의 계수를 적절히 설정하고 차수를 적절한 레벨로 제어하여, 스큐 보정을 행한다.

[제2 실시형태에 있어서의 타임 인터리브 ADC]

도 21은 제2 실시형태에 있어서의 타임 인터리브 ADC의 구성도이다. 도 19와 다른 구성은, 밴드패스 필터(21)와 진폭 판정 회로(22)를 갖고 case 제어 신호를 극성 반전 회로(12)의 멀티플렉서(13)에 공급하는 case 제어 신호 생성 회로(30)와, 스큐 오차의 평균치 dt(n)를 case 제어 신호가 1인 경우에 비교기(17)에 입력하는 AND 게이트(23)가 추가된 점이다.

그리고, case 제어 신호 생성 회로(30)가, 케이스 1의 스큐 보정 제어를 하는지, 스큐 오차 dt의 극성을 반전하여 케이스 2, 3의 스큐 보정 제어를 하는지를 합성 디지털 출력 신호 y(n)의 주파수에 기초하여 판정한다. 즉, case 제어 신호 생성 회로(30)는 합성 디지털 출력 신호 y(n)에 포함되어 있는 입력 신호의 주파수 fin이 도 17이나 도 18과 같이 f2<fin인지 여부를 판정한다.

그 때문에, 밴드패스 필터(21)가 주파수 f2보다 낮은 주파수를 통과시키는 로우패스 필터라면, 그 필터(21)의 출력의 진폭이 기준치보다 높은 경우는, fin<f2라고 판정되어, case 제어 신호는 0으로 설정되고, 극성 반전 회로(12)는 극성 반전하지 않는다. 이 경우에, 스큐 보정 제어는 스텝 1만을 실행한다. 한편, 필터(21)의 출력 진폭이 기준치보다 낮은 경우에 f2<fin이라고 판정되어, 극성 반전 회로(12)는 극성 반전한다. 이 경우에, 스큐 보정 제어는 스텝 2, 3을 실행한다. 스텝 2에서 스텝 3으로의 전환을 비교기(17)가 판정하기 때문에, AND 게이트(23)는 case 제어 신호가 1인 경우만 스큐 오차의 평균치 dt(n)를 비교기(17)에 입력한다.

한편, case 제어 신호 생성 회로(30)는 ADC 채널(100 또는 200)의 출력을 입력하여도 좋다.

도 22는 도 21의 타임 인터리브 ADC의 스큐 보정 회로(20)의 동작을 도시하는 흐름도이다. 이 스큐 보정에 따르면, 스큐 보정 회로(20)는 case 제어 신호 생성 회로(30)의 case 제어 신호에 따라서(S62), 스텝 1의 제어(S50~S52)를 행하거나, 스텝 2, 3의 제어(S54~S61)를 행한다. 따라서, 제1 실시형태의 도 20의 동작 흐름도와 같이, 스텝 1, 2, 3을 순서대로 행하지 않고, 스텝 1을 행하거나, 스텝 2, 3을 행하게 되어, 제1 실시형태보다 스큐 보정 공정을 짧게 할 수 있다.

제2 실시형태에 있어서도 스텝 1, 2, 3의 스큐 보정 제어는 제1 실시형태와 같다.

이상 설명한 대로, 본 실시형태에 있어서의 타임 인터리브 ADC에 따르면, 입력 신호의 주파수 fin이 고주파라도 적절히 스큐 보정 제어를 할 수 있다.

상기한 실시형태를 정리하면 다음과 같다.

(부기 1)

아날로그 입력 신호를 샘플링 주파수에서 샘플링하여 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(이하 ADC)로서,

상기 보정 회로는, 제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 계수를 설정하고, 제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 설정하여, 상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정하는 것인 ADC.

(부기 2)

부기 1에 있어서, 상기 보정 회로는, 상기 제1 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 제2 스텝에서 상기 계수를 설정하는 것인 ADC.

(부기 3)

부기 2에 있어서, 상기 보정 회로는, 또한 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 것인 ADC.

(부기 4)

부기 1에 있어서, 상기 보정 회로는, 상기 채널 디지털 신호 또는 디지털 출력 신호의 주파수가 기준 주파수보다 낮은 경우는, 상기 제1 스텝에 의한 상기 계수의 설정을 행하고, 높은 경우는 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 것인 ADC.

(부기 5)

부기 4에 있어서, 상기 보정 회로는, 또한 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 것인 ADC.

(부기 6)

부기 1 내지 5 중 어느 하나에 있어서, 상기 적응 필터는, 상기 채널 디지털 신호를 클록에 동기하여 순차 래치하는 복수의 지연 래치 회로와, 상기 복수의 지연 래치 회로의 입력 또는 출력의 신호와 계수를 각각 승산하는 복수의 승산기와, 상기 승산기의 출력을 가산하는 가산기를 갖고,

상기 보정 회로는, 상기 복수의 승산기에 입력하는 복수의 계수를 sinc 함수에 기초하여 생성하는 계수 연산 회로를 갖는 것인 ADC.

(부기 7)

부기 6에 있어서, 상기 계수 연산 회로는, 상기 위상 시프트량에 대응하여 상기 sinc 함수의 위상을 시프트하여 상기 복수의 계수를 생성하는 것인 ADC.

(부기 8)

부기 6에 있어서, 상기 계수 연산 회로는, 상기 복수의 계수의 일부를 제로로 설정함으로써 상기 적응 필터의 차수를 줄이는 것인 ADC.

(부기 9)

부기 6에 있어서, 상기 보정 회로는, 상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하는 스큐 오차 검출 회로를 갖고,

상기 계수 연산 회로는, 상기 스큐 오차의 극성에 따라서 상기 위상 시프트의 방향을 결정하고, 상기 스큐 오차의 크기에 따라서 상기 위상 시프트의 양을 결정하는 것인 ADC.

(부기 10)

부기 9에 있어서, 상기 보정 회로는, 또한 상기 스큐 오차를 감시하여 상기 복수의 스텝간의 천이를 제어하는 상태 제어 회로를 갖는 것인 ADC.

(부기 11)

상기 복수의 ADC 채널 중 적어도 하나의 출력과 상기 채널 합성기 사이에 설치된 적응 필터를 갖는 ADC의 보정 회로에 있어서,

상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하는 스큐 오차 검출 회로와,

상기 스큐 오차에 따라서 상기 적응 필터의 계수를 생성하여 상기 적응 필터에 설정하는 계수 연산 회로를 갖고,

상기 계수 연산 회로는, 제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 계수를 설정하고, 제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 설정하여, 상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정하는 것인 ADC의 보정 회로.

(부기 12)

부기 11에 있어서, 상기 계수 연산 회로는, 상기 제1 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 제2 스텝에서 상기 계수를 설정하는 것인 ADC의 보정 회로.

(부기 13)

부기 12에 있어서, 상기 계수 연산 회로는, 또한 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 것인 ADC의 보정 회로.

(부기 14)

부기 11에 있어서, 상기 계수 연산 회로는, 상기 채널 디지털 신호 또는 디지털 출력 신호의 주파수가 기준 주파수보다 낮은 경우는, 상기 제1 스텝에 의한 상기 계수의 설정을 행하고, 높은 경우는 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 것인 ADC의 보정 회로.

(부기 15)

부기 14에 있어서, 상기 계수 연산 회로는, 또한 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 것인 ADC의 보정 회로.

(부기 16)

부기 11 내지 15 중 어느 하나에 있어서, 상기 적응 필터는, 상기 채널 디지털 신호를 클록에 동기하여 순차 래치하는 복수의 지연 래치 회로와, 상기 복수의 지연 래치 회로의 입력 또는 출력의 신호와 계수를 각각 승산하는 복수의 승산기와, 상기 승산기의 출력을 가산하는 가산기를 갖고,

상기 보정 회로는, 상기 복수의 승산기에 입력하는 복수의 계수를 sinc 함수에 기초하여 생성하는 계수 연산 회로를 갖는 것인 ADC의 보정 회로.

(부기 17)

상기 복수의 ADC 채널 중 적어도 하나의 출력과 상기 채널 합성기 사이에 설치된 적응 필터를 갖는 ADC의 보정 방법에 있어서,

상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하는 공정과,

제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 계수를 상기 적응 필터에 설정하는 공정과,

제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 상기 적응 필터에 설정하는 공정과,

상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정하는 공정을 포함하는 ADC의 보정 방법.

(부기 18)

부기 17에 있어서, 상기 제1 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 제2 스텝에서 상기 계수를 설정하는 ADC의 보정 방법.

(부기 19)

부기 18에 있어서, 또한, 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 ADC의 보정 방법.

100, 200: ADC 채널 1: 합성기
5: 어큐뮬레이터 6: 계수 연산 회로
7: 적응 필터 10: 스큐 오차 검출 회로

Claims

아날로그 입력 신호를 샘플링 주파수에서 샘플링하여 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(이하 ADC)에 있어서,
상기 아날로그 입력 신호를 타임 인터리브로 상기 디지털 출력 신호로 변환하는 복수의 ADC 채널과,
상기 복수의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와,
상기 복수의 ADC 채널 중 적어도 하나의 출력과 상기 채널 합성기 사이에 설치된 적응 필터와,
상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하고, 상기 스큐 오차에 따라서 상기 적응 필터의 계수를 생성하여 상기 적응 필터에 설정하는 보정 회로
를 갖고,
상기 보정 회로는, 제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 계수를 설정하고, 제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 설정하여, 상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정하는 것인 ADC.
제1항에 있어서, 상기 보정 회로는, 상기 제1 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 제2 스텝에서 상기 계수를 설정하는 것인 ADC.
제2항에 있어서, 상기 보정 회로는, 또한 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 것인 ADC.
제1항에 있어서, 상기 보정 회로는, 상기 채널 디지털 신호 또는 디지털 출력 신호의 주파수가 기준 주파수보다 낮은 경우는, 상기 제1 스텝에 의한 상기 계수의 설정을 행하고, 높은 경우는 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 것인 ADC.
제4항에 있어서, 상기 보정 회로는, 또한 상기 제2 스텝에서 상기 계수에 대응하는 위상 시프트량이 상한값에 도달하면, 상기 적응 필터의 차수를 줄인 후에 상기 제2 스텝에 의한 상기 계수의 설정을 행하는 제3 스텝을, 상기 스큐 오차가 원하는 레벨로 억제될 때까지 행하는 것인 ADC.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 적응 필터는, 상기 채널 디지털 신호를 클록에 동기하여 순차 래치하는 복수의 지연 래치 회로와, 상기 복수의 지연 래치 회로의 입력 또는 출력의 신호와 계수를 각각 승산하는 복수의 승산기와, 상기 승산기의 출력을 가산하는 가산기를 갖고,
상기 보정 회로는, 상기 복수의 승산기에 입력하는 복수의 계수를 sinc 함수에 기초하여 생성하는 계수 연산 회로를 갖는 것인 ADC.
제6항에 있어서, 상기 계수 연산 회로는, 상기 계수에 대응하는 위상 시프트량에 대응해서 상기 sinc 함수의 위상을 시프트하여 상기 복수의 계수를 생성하는 것인 ADC.
아날로그 입력 신호를 샘플링 주파수에서 샘플링하여 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(이하 ADC)로서,
상기 아날로그 입력 신호를 타임 인터리브로 상기 디지털 출력 신호로 변환하는 복수의 ADC 채널과,
상기 복수의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와,
상기 복수의 ADC 채널 중 적어도 하나의 출력과 상기 채널 합성기 사이에 설치된 적응 필터를 갖는 ADC의 보정 회로에 있어서,
상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하는 스큐 오차 검출 회로와,
상기 스큐 오차에 따라서 상기 적응 필터의 계수를 생성하여 상기 적응 필터에 설정하는 계수 연산 회로
를 갖고,
상기 계수 연산 회로는, 제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 계수를 설정하고, 제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 설정하여, 상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정하는 것인 ADC의 보정 회로.
제8항에 있어서, 상기 적응 필터는, 상기 채널 디지털 신호를 클록에 동기하여 순차 래치하는 복수의 지연 래치 회로와, 상기 복수의 지연 래치 회로의 입력 또는 출력의 신호와 계수를 각각 승산하는 복수의 승산기와, 상기 승산기의 출력을 가산하는 가산기를 갖고,
상기 보정 회로는, 상기 복수의 승산기에 입력하는 복수의 계수를 sinc 함수에 기초하여 생성하는 계수 연산 회로를 갖는 것인 ADC의 보정 회로.
아날로그 입력 신호를 샘플링 주파수에서 샘플링하여 디지털 출력 신호로 변환하는 아날로그 디지털 변환기(이하 ADC)로서,
상기 아날로그 입력 신호를 타임 인터리브로 상기 디지털 출력 신호로 변환하는 복수의 ADC 채널과,
상기 복수의 ADC 채널이 각각 출력하는 채널 디지털 신호를 합성하여 상기 디지털 출력 신호를 생성하는 채널 합성기와,
상기 복수의 ADC 채널 중 적어도 하나의 출력과 상기 채널 합성기 사이에 설치된 적응 필터를 갖는 ADC의 보정 방법에 있어서,
상기 디지털 출력 신호에 포함되는 스큐 오차를 검출하는 공정과,
제1 스텝에서, 상기 스큐 오차에 따라서 상기 적응 필터가 상기 채널 디지털 신호의 위상을 전진시키거나 또는 지연시키는 것 중 어느 한쪽 방향으로 위상 시프트하도록 상기 적응 필터의 계수를 상기 적응 필터에 설정하는 공정과,
제2 스텝에서, 상기 스큐 오차에 따라서 상기 한쪽 방향과 역방향으로 위상 시프트하도록 상기 계수를 상기 적응 필터에 설정하는 공정과,
상기 스큐 오차가 원하는 레벨로 억제되는 계수를 상기 적응 필터에 설정하는 공정
을 포함하는 ADC의 보정 방법.