KR20130100728A - 기억 장치 및 당해 기억 장치를 갖는 반도체 장치 - Google Patents

기억 장치 및 당해 기억 장치를 갖는 반도체 장치 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 소비 전력의 저감이 도모된, 복수의 프로세서에 공유되는 기억 장치를 제공한다. 또한, 대용량화가 도모된, 복수의 프로세서에 공유되는 기억 장치를 제공한다. 본 발명은, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여 기억 장치의 데이터 기입용 트랜지스터를 형성한다. 또한, 적어도 1 이상의 데이터 기입용 트랜지스터, 데이터 저장용 트랜지스터 및 적어도 2 이상의 데이터 판독용 트랜지스터로 구성되는 메모리 셀을 구비한 기억 장치로 한다.

Description

기억 장치 및 당해 기억 장치를 갖는 반도체 장치{MEMORY DEVICE AND SEMICONDUCTOR DEVICE INCLUDING THE SAME}
본 발명은, 기억 장치 및 당해 기억 장치를 갖는 반도체 장치에 관한 것이다.
여기서, 기억 장치란, 기억 소자를 갖는 장치 전반을 가리키는 것이며, 주기억 장치, 보조 기억 장치에 한정되는 것은 아니다. 예를 들어, 연산 장치 등에 레지스터 등의 기억 소자를 포함하는 장치가 포함되는 경우, 이것도 기억 장치로 간주하는 것으로 한다.
또한, 반도체 장치란, 반도체 특성을 이용함으로써 기능하는 소자 및 장치 전반을 가리키는 것이다.
반도체 장치의 연산 능력을 향상할 목적으로, 연산 처리를 복수의 프로세서에 분산하는 반도체 장치, 소위 멀티프로세서 방식의 반도체 장치가 보급되어 있다. 멀티프로세서 방식의 반도체 장치는, 개개의 프로세서의 결합 방식에 따라, 소 결합 방식, 밀 결합 방식 등으로 분류된다.
소 결합 방식에서는, 개개의 프로세서는 전용 메모리를 갖고, 서로 거의 독립적으로 연산 처리를 행할 수 있다. 그러나, 복수의 프로세서에 공통인 데이터는, 개개의 프로세서가 갖는 전용 메모리에 각각 상기 공통의 데이터를 저장해 둘 필요가 있다. 따라서, 개개의 프로세서는 대규모의 전용 메모리를 가질 필요가 있다.
밀 결합 방식에서는, 복수의 프로세서로부터 액세스 가능한 공유 메모리를 갖고, 개개의 프로세서는 공유 메모리에 저장된 공통의 데이터를 사용하여 연산 처리를 행할 수 있다. 예를 들어, 하나의 프로세서 패키지에 복수의 프로세서 코어가 설치된 멀티 코어 프로세서도 밀 결합 방식의 일종이다.
이러한 밀 결합 방식 멀티프로세서의 공유 메모리로는, 예를 들어 입출력용의 포트를 2개 갖는 듀얼 포트 메모리 등이 있다(예를 들어, 특허문헌 1 참조).
일본 특허 공개 제2011-258270호 공보
상기와 같은 공유 메모리로는, 메인 메모리나 캐시 메모리로서 사용되는, DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등이 사용되는 경우가 많다.
DRAM이나 SRAM은, 기억의 유지에 정기적 또는 정상적인 전력의 공급이 필요해지는 휘발성 기억 장치이다.
예를 들어 DRAM의 경우, 기억 소자를 구성하는 트랜지스터를 선택하여 용량소자에 전하를 축적함으로써 정보를 기억한다. 기억 소자를 구성하는 트랜지스터에서는 오프 상태에서의 소스와 드레인간의 누설 전류(오프 전류) 등에 의해, 트랜지스터가 선택되지 않은 상황에서도 전하가 유출 또는 유입되기 때문에, 데이터의 유지 기간이 짧다. 이로 인해, 소정의 주기로 다시 기입 동작(리프레시 동작)이 필요해서, 소비 전력을 충분히 저감하는 것이 곤란하다.
SRAM의 경우, 플립플롭 등의 회로를 사용하여 기억 내용을 유지한다. 당해 플립플롭 회로는, 4개의 트랜지스터로 구성되는 2개의 교차 접속된 CMOS 인버터 회로를 갖고 있다. 당해 CMOS 인버터를 구성하는 트랜지스터의 소스와 드레인간의 누설 전류(오프 전류)가 발생하면, 고전위 전원선에서 저전위 전원선으로 전류가 흐르므로, 이것도 소비 전력을 충분히 저감하는 것이 곤란하다.
또한, SRAM의 경우, 표준 구성에서도 6개의 트랜지스터로 구성되어 있어, 소자 수가 매우 많다. 또한 SRAM을 듀얼 포트 메모리로서 사용하는 경우, 기입·판독의 액세스용 트랜지스터가 2개 증가하게 되므로, 소자 수가 8개가 된다. 이렇게 소자 수가 많아지면, 메모리 셀의 점유 면적이 커지기 때문에, 기억 장치의 대용량화가 곤란해진다는 문제가 있다.
상술의 문제를 감안하여, 본 발명의 일 형태에서는, 소비 전력의 저감이 도모된 기억 장치를 제공하는 것을 목적의 하나로 한다. 또한, 대용량화가 도모된 기억 장치를 제공하는 것을 목적의 하나로 한다.
또한, 상기 기억 장치를 갖는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명에서는, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여 기억 장치의 기입용 트랜지스터를 형성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 와이드 밴드 갭 반도체 재료를 사용함으로써 정기적 또는 정상적인 전력 공급이 없더라도 장기간에 걸쳐 전위를 유지하는 것이 가능하기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 본 발명에서는, 적어도 1 이상의 데이터 기입용 트랜지스터, 데이터 저장용 트랜지스터 및 적어도 2 이상의 데이터 판독용 트랜지스터로 구성되는 메모리 셀을 구비한 기억 장치로 한다. 이에 의해, 적어도 듀얼 포트형의 SRAM의 메모리 셀보다 소자 수를 삭감할 수 있으므로, 메모리 셀의 점유 면적을 저감하고, 용이하게 기억 장치의 대용량화를 도모할 수 있다.
보다 구체적으로는, 예를 들어 다음과 같은 구성을 채용할 수 있다.
본 발명의 다른 일 형태는, 제1 기입 선택선과, 제2 기입 선택선과, 제1 판독 선택선과, 제2 판독 선택선과, 제1 기입 데이터선과, 제2 기입 데이터선과, 제1 판독 데이터선과, 제2 판독 데이터선과, 제1 전원선과, 복수의 메모리 셀을 갖고, 메모리 셀의 하나는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터와, 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 제3 채널 형성 영역을 포함하는 제3 트랜지스터와, 제4 게이트 전극, 제4 소스 전극, 제4 드레인 전극 및 제4 채널 형성 영역을 포함하는 제4 트랜지스터와, 제5 게이트 전극, 제5 소스 전극, 제5 드레인 전극 및 제5 채널 형성 영역을 포함하는 제5 트랜지스터를 갖고, 제1 채널 형성 영역 및 제5 채널 형성 영역은, 제2 채널 형성 영역, 제3 채널 형성 영역 및 제4 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되고, 제2 게이트 전극과, 제1 드레인 전극 및 제5 드레인 전극은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고, 제2 드레인 전극과, 제3 소스 전극 및 제4 소스 전극은 전기적으로 접속되고, 제1 기입 선택선은, 제1 게이트 전극과 전기적으로 접속되고, 제2 기입 선택선은, 제5 게이트 전극과 전기적으로 접속되고, 제1 판독 선택선은, 제3 게이트 전극과 전기적으로 접속되고, 제2 판독 선택선은, 제4 게이트 전극과 전기적으로 접속되고, 제1 기입 데이터선은, 제1 소스 전극과 전기적으로 접속되고, 제2 기입 데이터선은, 제5 소스 전극과 전기적으로 접속되고, 제1 판독 데이터선은, 제3 드레인 전극과 전기적으로 접속되고, 제2 판독 데이터선은, 제4 드레인 전극과 전기적으로 접속되고, 제1 전원선은, 제2 소스 전극과 전기적으로 접속되는 기억 장치이다.
본 발명의 다른 일 형태는, 상기에 기재된 기억 장치와, 제1 프로세서와, 제2 프로세서를 갖고, 제1 프로세서는, 제1 기입 선택선 및 제1 기입 데이터선을 사용하여 기억 장치에 데이터의 기입을 행하고, 제1 판독 선택선 및 제1 판독 데이터선을 사용하여 기억 장치의 데이터의 판독을 행하고, 제2 프로세서는, 제2 기입 선택선 및 제2 기입 데이터선을 사용하여 기억 장치에 데이터의 기입을 행하고, 제2 판독 선택선 및 제2 판독 데이터선을 사용하여 기억 장치의 데이터의 판독을 행하는 반도체 장치이다.
본 발명의 일 형태는, 기입 선택선과, 제1 판독 선택선과, 제2 판독 선택선과, 기입 데이터선과, 제1 판독 데이터선과, 제2 판독 데이터선과, 제1 전원선과, 복수의 메모리 셀을 갖고, 메모리 셀의 하나는, 제1 게이트 전극, 제1 소스 전극, 제1 드레인 전극 및 제1 채널 형성 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극, 제2 소스 전극, 제2 드레인 전극 및 제2 채널 형성 영역을 포함하는 제2 트랜지스터와, 제3 게이트 전극, 제3 소스 전극, 제3 드레인 전극 및 제3 채널 형성 영역을 포함하는 제3 트랜지스터와, 제4 게이트 전극, 제4 소스 전극, 제4 드레인 전극 및 제4 채널 형성 영역을 포함하는 제4 트랜지스터를 갖고, 제1 채널 형성 영역은, 제2 채널 형성 영역, 제3 채널 형성 영역 및 제4 채널 형성 영역과는 다른 반도체 재료를 포함하여 구성되고, 제2 게이트 전극과, 제1 드레인 전극은 전기적으로 접속되어 전하가 유지되는 노드를 구성하고, 제2 드레인 전극과, 제3 소스 전극 및 제4 소스 전극은 전기적으로 접속되고, 기입 선택선은, 제1 게이트 전극과 전기적으로 접속되고, 제1 판독 선택선은, 제3 게이트 전극과 전기적으로 접속되고, 제2 판독 선택선은, 제4 게이트 전극과 전기적으로 접속되고, 기입 데이터선은, 제1 소스 전극과 전기적으로 접속되고, 제1 판독 데이터선은, 제3 드레인 전극과 전기적으로 접속되고, 제2 판독 데이터선은, 제4 드레인 전극과 전기적으로 접속되고, 제1 전원선은, 제2 소스 전극과 전기적으로 접속되는 기억 장치이다.
본 발명의 다른 일 형태는, 상기의 기억 장치와, 제1 프로세서와, 제2 프로세서와, 셀렉터를 갖고, 제1 프로세서는, 제2 프로세서와 다른 타이밍에서, 셀렉터를 통해 기입 선택선 및 기입 데이터선을 사용하여 기억 장치에 데이터의 기입을 행하고, 제1 판독 선택선 및 제1 판독 데이터선을 사용하여 기억 장치의 데이터의 판독을 행하고, 제2 프로세서는, 제1 프로세서와 다른 타이밍에서, 셀렉터를 통해 기입 선택선 및 기입 데이터선을 사용하여 기억 장치에 데이터의 기입을 행하고, 제2 판독 선택선 및 제2 판독 데이터선을 사용하여 기억 장치의 데이터의 판독을 행하는 반도체 장치이다.
또한, 상기에서, 한쪽 전극은 전하가 유지되는 노드와 전기적으로 접속되고, 다른 쪽 전극은 제2 전원선과 전기적으로 접속되는 용량 소자를 갖는 것이 바람직하다.
또한, 제1 트랜지스터의 제1 채널 형성 영역은, 산화물 반도체를 포함하여 구성되는 것이 바람직하다. 또한, 제2 트랜지스터의 제2 채널 형성 영역은, 단결정 실리콘을 포함하여 구성되는 것이 바람직하다. 또한, 제3 트랜지스터의 제3 채널 형성 영역 및 제4 트랜지스터의 제4 채널 형성 영역은, 단결정 실리콘을 포함하여 구성되는 것이 바람직하다. 또한, 제5 트랜지스터의 제5 채널 형성 영역은, 산화물 반도체를 포함하여 구성되는 것이 바람직하다.
또한, 본 명세서 등에서, "고전위 H"는 기억 장치에 설치된 n채널형 트랜지스터가 온 상태로 되고, p채널형 트랜지스터가 오프 상태로 되기에 충분한 정도 이상의 전위를 가리키고, "저전위 L"은 기억 장치에 설치된 n채널형 트랜지스터가 오프 상태로 되고, p채널형 트랜지스터가 온 상태로 되기에 충분한 정도 이상의 전위를 가리킨다.
또한, 본 명세서 등에서 "위"이나 "아래"의 용어는, 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"인 것을 한정하는 것이 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"과 같은 표현에서는, 게이트 절연층과 게이트 전극의 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 본 명세서 등에서 "전극"이나 "배선"의 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"의 용어는, 복수의 "전극"이나 "배선"이 일체로 되어 형성되어 있는 경우 등도 포함한다.
또한, "소스"나 "드레인"의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 바뀌는 경우가 있다. 이로 인해, 본 명세서 등에서는, "소스"나 "드레인"의 용어는, 바꿔서 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서, "전기적으로 접속"에는, "어떠한 전기적 작용을 갖는 것"을 개재하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은, 접속 대상간에서의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한을 받지 않는다.
예를 들어, "어떠한 전기적 작용을 갖는 것"에는, 전극이나 배선을 비롯해서, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량소자, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
본 발명의 일 형태는, 소비 전력의 저감이 도모된 기억 장치를 제공할 수 있다. 또한, 대용량화가 도모된 기억 장치를 제공할 수 있다.
또한, 상기 기억 장치를 갖는 반도체 장치를 제공할 수 있다.
도 1은 본 발명의 일 형태에 관한 기억 장치의 회로도다.
도 2는 본 발명의 일 형태에 관한 반도체 장치의 블록도다.
도 3은 본 발명의 일 형태에 관한 기억 장치의 회로도다.
도 4는 본 발명의 일 형태에 관한 기억 장치의 타이밍 차트다.
도 5는 본 발명의 일 형태에 관한 기억 장치의 블록도다.
도 6은 본 발명의 일 형태에 관한 기억 장치의 타이밍 차트다.
도 7은 본 발명의 일 형태에 관한 기억 장치의 블록도다.
도 8은 본 발명의 일 형태에 관한 기억 장치의 회로도다.
도 9는 본 발명의 일 형태에 관한 기억 장치의 타이밍 차트다.
도 10은 본 발명의 일 형태에 관한 기억 장치의 제작 공정을 도시하는 단면도다.
도 11은 본 발명의 일 형태에 관한 기억 장치의 제작 공정을 도시하는 단면도다.
도 12는 본 발명의 일 형태에 관한 기억 장치의 제작 공정을 도시하는 단면도다.
도 13은 본 발명의 일 형태에 관한 기억 장치의 제작 공정을 도시하는 단면도다.
도 14는 본 발명의 일 형태에 관한 기억 장치를 설명하는 평면도다.
도 15는 본 발명의 일 형태에 관한 반도체 장치의 블록도다.
도 16은 본 발명의 일 형태에 관한 반도체 장치의 블록도다.
도 17은 전자 기기를 도시하는 도면이다.
도 18은 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면이다.
도 19는 산화물 반도체를 사용한 트랜지스터의 특성 평가용 회로도다.
도 20은 산화물 반도체를 사용한 트랜지스터의 특성 평가용 타이밍 차트다.
도 21은 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면이다.
도 22는 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면이다.
도 23은 산화물 반도체를 사용한 트랜지스터의 특성을 도시하는 도면이다.
본 발명의 실시 형태의 일례에 대해서, 도면을 사용하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있음은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시 형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은, 이해를 간단하게 하기 위해서, 실제의 위치, 크기, 범위 등을 나타내지 않은 경우가 있다. 이로 인해, 본 발명은, 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되는 것은 아니다.
또한, 본 명세서 등에서의 "제1", "제2", "제3" 등의 서수는, 구성 요소의 혼동을 피하기 위해 붙이는 것으로, 수적으로 한정하는 것이 아님을 부기한다.
(실시 형태 1)
본 실시 형태에서는, 본 발명의 일 형태에 관한 기억 장치의 회로 구성 및 동작에 대해서, 도 1 내지 도 6을 참조하여 설명한다. 또한, 회로도에서는, 산화물 반도체를 사용한 트랜지스터인 것을 나타내기 위해서, OS의 부호를 함께 기재하는 경우가 있다.
먼저, 본 발명의 일 형태에 관한 기억 장치의 기본적인 구성(이하, 메모리 셀이라고 함) 및 그의 동작에 대해서, 도 1 내지 도 4를 참조하여 설명한다. 도 1에 도시하는 메모리 셀(100)은 트랜지스터(101)와, 트랜지스터(102)와, 트랜지스터(103)와, 트랜지스터(104)와, 트랜지스터(105)와, 용량 소자(106)를 갖고 있다. 메모리 셀(100)이 갖는 이들 소자는, 제1 기입 선택선(WSL1), 제2 기입 선택선(WSL2), 제1 판독 선택선(RSL1), 제2 판독 선택선(RSL2), 제1 기입 데이터선(WDL1), 제2 기입 데이터선(WDL2), 제1 판독 데이터선(RDL1), 제2 판독 데이터선(RDL2), 제1 전원선(107) 및 제2 전원선(108)과 각각 전기적으로 접속되어 있다.
구체적인 메모리 셀(100)의 접속 관계는 이하와 같이 된다. 트랜지스터(103)의 게이트 전극과, 트랜지스터(101)의 드레인 전극(또는 소스 전극) 및 트랜지스터(102)의 드레인 전극(또는 소스 전극)은, 전기적으로 접속된다(이하, 당해 노드를 노드 FG라고 칭하기도 함). 또한, 트랜지스터(103)의 드레인 전극(또는 소스 전극)과, 트랜지스터(104)의 소스 전극(또는 드레인 전극) 및 트랜지스터(105)의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되어 있다. 또한, 제1 기입 선택선(WSL1)과 트랜지스터(101)의 게이트 전극은, 전기적으로 접속되고, 제2 기입 선택선(WSL2)와 트랜지스터(102)의 게이트 전극은, 전기적으로 접속되어 있다. 또한, 제1 판독 선택선(RSL1)과 트랜지스터(104)의 게이트 전극은 전기적으로 접속되고, 제2 판독 선택선(RSL2)과 트랜지스터(105)의 게이트 전극은 전기적으로 접속되어 있다. 또한, 제1 기입 데이터선(WDL1)과 트랜지스터(101)의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되고, 제2 기입 데이터선(WDL2)과 트랜지스터(102)의 소스 전극(또는 드레인 전극)은 전기적으로 접속되어 있다. 또한, 제1 판독 데이터선(RDL1)과 트랜지스터(104)의 드레인 전극(또는 소스 전극)은, 전기적으로 접속되고, 제2 판독 데이터선(RDL2)과 트랜지스터(105)의 드레인 전극(또는 소스 전극)은 전기적으로 접속되어 있다. 또한, 제1 전원선(107)과 트랜지스터(103)의 소스 전극(또는 드레인 전극)은, 전기적으로 접속되어 있다. 또한, 용량 소자(106)는 전극의 한쪽이 노드 FG와 전기적으로 접속되고, 전극의 다른 쪽이 제2 전원선(108)과 전기적으로 접속되어 있다.
또한, 제1 전원선(107) 및 제2 전원선(108)에는 소정의 전위가 부여되어 있다. 여기서, 소정의 전위란, 예를 들어 GND(저전위 L) 등이다. 여기서, 제1 전원선(107)과 제2 전원선(108)은 동일한 전위로 해도 되고, 다른 전위로 해도 된다. 또한, 용량 소자(106)의 전극의 다른 쪽이, 제1 전원선(107)과 전기적으로 접속되어 있는 구성으로 해도 된다. 이상과 같이, 용량 소자(106)를 설치함으로써, 노드 FG에 많은 전하를 유지할 수 있어, 데이터의 유지 특성을 향상시킬 수 있다.
또한, 용량 소자(106)는 반드시 설치할 필요는 없고, 예를 들어 트랜지스터(103)의 기생 용량이 큰 경우에는, 당해 기생 용량으로 용량 소자(106)를 대체할 수 있다.
트랜지스터(101), 트랜지스터(102)로는, 오프 전류가 매우 낮은 트랜지스터를 사용하는 것이 바람직하다. 오프 전류가 매우 낮은 트랜지스터는, 단결정 실리콘 반도체보다 밴드 갭이 넓고, 진성 캐리어 밀도가 단결정 실리콘보다 낮은, 와이드 밴드 갭 반도체를, 채널 형성 영역에 포함하는 것이 바람직하다. 예를 들어, 당해 와이드 밴드 갭 반도체의 밴드 갭은, 1.1eV보다 크고, 바람직하게는 2.5eV 이상 4eV 이하, 보다 바람직하게는 3eV 이상 3.8eV 이하로 하면 된다. 이러한 와이드 밴드 갭 반도체의 일례로서, 탄화 규소(SiC), 질화갈륨(GaN) 등의 화합물 반도체, In-Ga-Zn-O계 산화물 반도체 등의 금속 산화물로 이루어지는 산화물 반도체 등을 적용할 수 있다. 또한, 아몰퍼스 실리콘이나 미결정 실리콘 등을 사용한 트랜지스터는, 단결정 실리콘을 사용한 트랜지스터보다 오프 전류가 낮으므로, 아몰퍼스 실리콘이나 미결정 실리콘 등을 트랜지스터(101) 및 트랜지스터(102)에 사용하는 구성으로 해도 된다.
여기서, 단결정 실리콘의 밴드 갭은 1.1eV 정도이고, 도너나 억셉터에 의한 캐리어가 전혀 존재하지 않는 상태(진성 반도체)라도, 열 여기 캐리어의 농도는 1×1011cm-3 정도다. 그에 반해 상기 와이드 밴드 갭 반도체인 In-Ga-Zn-O계 산화물 반도체의 밴드 갭은, 3.2eV 정도이고, 열 여기 캐리어 농도는 1×10-7cm-3 정도가 된다. 트랜지스터의 오프 저항(트랜지스터가 오프 상태일 때의, 소스와 드레인간의 저항을 말함)은 채널 형성 영역에서의 열 여기 캐리어의 농도에 반비례하므로, In-Ga-Zn-O계 산화물 반도체의 오프시의 저항률은, 실리콘에 비해 18자리나 크게 된다.
이러한 와이드 밴드 갭 반도체를 트랜지스터(101) 및 트랜지스터(102)에 사용함으로써, 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 보다 바람직하게는 10zA 이하가 된다.
예를 들어, 트랜지스터(101) 및 트랜지스터(102)의 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)가 10zA(1zA(젭토 암페어)는 1×10-21A) 이하인 경우에는, 104초 이상의 데이터 유지를 행하는 것도 가능하다. 또한, 당해 유지 시간이, 트랜지스터 특성이나 당해 트랜지스터의 전극에 설치된 용량 등의 용량값에 따라 변동하는 것은 말할 필요도 없다.
본 실시 형태에서, 트랜지스터(101) 및 트랜지스터(102)에 사용하는 오프 전류가 매우 낮은 트랜지스터로는, 산화물 반도체를 포함하는 트랜지스터를 사용한다. 이러한 트랜지스터(101) 및 트랜지스터(102)를 오프 상태로 함으로써, 정기적 또는 정상적인 전력의 공급 없이 트랜지스터(103)의 게이트 전극의 전위를 매우 장시간에 걸쳐 유지하는 것이 가능하다.
여기서, 트랜지스터(101) 및 트랜지스터(102)는 데이터 기입용 트랜지스터로서 기능한다. 제1 기입 선택선(WSL1) 또는 제2 기입 선택선(WSL2)의 전위를 고전위 H로 하고, 트랜지스터(101) 또는 트랜지스터(102)를 온 상태로 함으로써, 제1 기입 데이터선(WDL1)의 전위 또는 제2 기입 데이터선(WDL2)의 전위가, 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된다(데이터의 기입). 여기에서는, 데이터의 기입에 의해, 노드 FG에 서로 다른 2개의 전위(이하, 당해 서로 다른 2개의 전위를 고전위 H 또는 저전위 L로 함) 중 어느 하나가 부여되는 것으로 한다. 또한, 서로 다른 3개 또는 그 이상의 전위를 적용하여, 기억 용량의 향상을 도모해도 된다.
그 후, 제1 기입 선택선(WSL1) 및 제2 기입 선택선(WSL2)의 전위를, 트랜지스터(101) 및 트랜지스터(102)가 오프 상태로 되는 전위(저전위 L)로 하여, 트랜지스터(101) 및 트랜지스터(102)를 오프 상태로 함으로써, 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된 전하가 유지된다(데이터의 유지). 여기서, 트랜지스터(101) 및 트랜지스터(102)의 오프 전류는 매우 낮으므로, 트랜지스터(103)의 게이트 전극(노드 FG)의 전하는 장시간에 걸쳐 유지된다.
이와 같이, 와이드 밴드 갭 반도체를 사용한 트랜지스터를, 데이터 기입용 트랜지스터로서 사용함으로써, 당해 트랜지스터에서의 오프 전류를 매우 작게 할 수 있다. 이에 의해, DRAM과 같이 빈번히 리프레시 동작을 행할 필요가 없고, SRAM과 같이 누설 전류가 발생하는 플립플롭 회로를 사용할 필요도 없기 때문에, 소비 전력을 충분히 저감할 수 있다.
또한, 아몰퍼스 실리콘이나 미결정 실리콘 등을 사용한 트랜지스터는, 단결정 실리콘을 사용한 트랜지스터보다 오프 전류가 낮으므로, 아몰퍼스 실리콘이나 미결정 실리콘 등을 데이터 기입용 트랜지스터로서 사용함으로써, 단결정 실리콘을 사용한 DRAM 등과 비교하여 리프레시 횟수를 저감한 기억 장치로 할 수 있다.
또한, 트랜지스터(103) 내지 트랜지스터(105)에 사용하는 반도체 재료에 대해서는 특별히 한정되지 않지만, 트랜지스터(101) 및 트랜지스터(102)에 사용한 반도체 재료와는, 서로 다른 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 이러한 반도체 재료로는, 예를 들어 실리콘, 게르마늄, 실리콘 게르마늄 또는 갈륨 비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 정보의 판독 속도를 향상시키는 관점에서는, 예를 들어 단결정 실리콘을 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 적합하다.
여기서, 트랜지스터(103)는 데이터 저장용 트랜지스터로서 기능한다. 트랜지스터(103)는 게이트 전극에 부여된 전위에 따라 상태가 상이하다. 즉, 상기 데이터의 기입으로 고전위 H가 부여된 경우에는, "온 상태"가 되고, 저전위 L이 부여된 경우에는, "오프 상태"가 된다.
또한, 트랜지스터(101) 및 트랜지스터(102)의 드레인 전극, 및 트랜지스터(103)의 게이트 전극, 즉 노드 FG는, 불휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 동등한 작용을 발휘한다. 그러나, 트랜지스터(101) 또는 트랜지스터(102)의 온·오프로 직접 데이터의 재기입을 행할 수 있으므로, 고전압을 사용한 플로팅 게이트로부터의 전하의 인발이 불필요해서, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 이에 의해 본 실시 형태에 나타내는 기억 장치의 동작의 고속화가 실현된다. 또한 마찬가지의 이유에 의해, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되고 있는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래의 플로팅 게이트형 트랜지스터와 달리, 원리적인 기입 횟수의 제한이 존재하지 않음을 의미한다. 이상에 의해, 본 실시 형태에 나타내는 기억 장치는, 메인 메모리나 캐시 메모리 등의 많은 재기입 횟수나 고속 동작이 요구되는 기억 장치로서도 충분히 사용할 수 있다.
또한, 트랜지스터(104) 및 트랜지스터(105)는 데이터 판독용 트랜지스터로서 기능한다. 제1 판독 선택선(RSL1) 또는 제2 판독 선택선(RSL2)의 전위를 고전위 H로 하고, 트랜지스터(104) 또는 트랜지스터(105)를 온 상태로 함으로써, 트랜지스터(103)의 온 상태 또는 오프 상태에 따른 전위가, 제1 판독 데이터선(RDL1) 또는 제2 판독 데이터선(RDL2)에 부여된다(데이터의 판독).
본 실시 형태에 나타내는 메모리 셀은, 2개의 데이터 기입용 트랜지스터, 1개의 데이터 저장용 트랜지스터 및 2개의 데이터 판독용 트랜지스터로 구성되므로, 8개의 트랜지스터가 필요한 듀얼 포트형의 SRAM보다 소자 수를 저감하여, 멀티프로세서 방식에 대응한 메모리 셀을 형성할 수 있다. 이에 의해, 메모리 셀의 점유 면적을 저감하고, 기억 장치의 대용량화를 도모할 수 있다.
또한 본 실시 형태에서, 상기 트랜지스터(101) 내지 트랜지스터(105)는 모두 n채널형 트랜지스터인 것으로 하여 설명하지만, 적절히 p채널형 트랜지스터를 사용해도 된다.
여기서, 본 명세서에서 개시하는 기억 장치는, 복수의 프로세서(처리 장치라고도 함)로부터 액세스가 가능하여, 소위 공유 메모리로서 기능한다. 이러한 복수의 프로세서와 기억 장치를 포함하는, 소위 멀티프로세서 방식의 반도체 장치의 블록도를 도 2에 도시한다. 도 2에 도시하는 반도체 장치는, 제1 프로세서(11)와, 제2 프로세서(12)와, 컨트롤러(13)와, 도 1에 도시하는 메모리 셀(100)을 포함하는 기억 장치(14)를 갖는다.
제1 프로세서(11) 및 제2 프로세서(12)는 연산 장치 또는 제어 장치, 또는 그 양쪽을 갖고 있다. 제1 프로세서(11) 및 제2 프로세서(12)는 연산이나 장치의 제어에 사용하는 데이터 및 프로그램을 기억 장치(14)로부터 판독하여, 연산 결과 등을 기억 장치(14)에 기입한다.
컨트롤러(13)는 제1 프로세서(11) 및 제2 프로세서(12)의 기입이나 판독의 지시에 따라서 기억 장치(14)에 신호를 보내는 기능을 갖는다. 이러한 신호로는, 예를 들어 제1 프로세서(11) 및 제2 프로세서(12)와 기억 장치(14)의 동기를 취하기 위한 클록 신호, 기억 장치(14)에 기입 동작을 지시하기 위한 라이트 인에이블 신호, 기억 장치(14)에 판독 동작을 지시하기 위한 리드 인에이블 신호, 기억 장치(14)에 기입하는 데이터에 대응하는 기입 데이터 신호 등이 있다. 또한, 기억 장치(14)로부터 판독한 판독 데이터 신호에 따라, 데이터를 제1 프로세서(11) 및 제2 프로세서(12)에 되돌리는 기능을 갖는다.
또한, 도 2에 도시하는 블록도에서는, 컨트롤러(13)를 기억 장치(14)의 외부에 설치하는 구성으로 하고 있지만, 본 실시 형태는 이것에 한정되는 것은 아니다. 예를 들어, 컨트롤러(13)가 기억 장치(14)의 내부에 설치되는 구성으로 해도 된다.
기억 장치(14)에 포함되는 메모리 셀(100)에는, 상기 컨트롤러(13)로부터의 신호가 보내진다. 여기서, 제1 프로세서(11)의 기입 지시에 관한 신호는, 제1 기입 선택선(WSL1) 및 제1 기입 데이터선(WDL1)을 통해 메모리 셀(100)에 부여된다. 또한, 제1 프로세서(11)의 판독 지시에 관한 신호는, 제1 판독 선택선(RSL1)에 부여되고, 당해 신호에 따라서 판독된 메모리 셀(100)의 판독 데이터 신호는, 제1 판독 데이터선(RDL1)을 통해 컨트롤러(13)에 보내진다. 또한 마찬가지로, 제2 프로세서(12)의 기입 지시에 관한 신호는, 제2 기입 선택선(WSL2) 및 제2 기입 데이터선(WDL2)을 통해 메모리 셀(100)에 부여된다. 또한, 제2 프로세서(12)의 판독 지시에 관한 신호는, 제2 판독 선택선(RSL2)에 부여되고, 당해 신호에 따라서 판독된 메모리 셀(100)의 판독 데이터 신호는, 제2 판독 데이터선(RDL2)를 통해 컨트롤러(13)에 보내진다.
또한 이때, 제1 프로세서(11)의 지시에 의한 기입시에는 트랜지스터(101)가 온 상태로 되고, 제1 프로세서(11)의 지시에 의한 판독시에는 트랜지스터(104)가 온 상태로 되고, 제2 프로세서(12)의 지시에 의한 기입시에는 트랜지스터(102)가 온 상태로 되고, 제2 프로세서(12)의 지시에 의한 판독시에는 트랜지스터(105)가 온 상태로 된다. 따라서, 트랜지스터(101)를 제1 프로세서(11)에 대응하는 데이터 기입용 트랜지스터, 트랜지스터(104)를 제1 프로세서(11)에 대응하는 데이터 판독용 트랜지스터, 트랜지스터(102)를 제2 프로세서(12)에 대응하는 데이터 기입용 트랜지스터, 트랜지스터(105)를 제2 프로세서(12)에 대응하는 데이터 판독용 트랜지스터라고 칭할 수도 있다.
또한, 도 2에 도시하는 반도체 장치에서는, 프로세서의 수가 2개이며, 도 1에 도시하는 메모리 셀의 구성도 2개의 프로세서에 대응한 구성으로 되어 있지만, 본 실시 형태에 나타내는 기억 장치 및 반도체 장치는 이것에 한정되는 것은 아니다. 프로세서의 수를 3개 이상의 구성으로 할 수도 있다. 이때, 메모리 셀에 설치되는, 기입 선택선, 판독 선택선, 기입 데이터선, 판독 데이터선, 데이터 기입용 트랜지스터, 데이터 판독용 트랜지스터의 수를 프로세서의 수에 따라서 증가시키면 된다. 예를 들어, 도 2의 구성 외에 제3 프로세서를 설치하는 경우, 도 1의 메모리 셀의 구성 외에, 제3 기입 선택선, 제3 판독 선택선, 제3 기입 데이터선, 제3 판독 데이터선, 제3 데이터 기입용 트랜지스터, 제3 데이터 판독용 트랜지스터를 설치하면 된다.
도 2에 도시한 바와 같은, 멀티프로세서 방식의 반도체 장치에 있어서 복수의 프로세서에 공유되는 기억 장치로는, 예를 들어 멀티 코어 프로세서에 있어서 각 프로세서 코어에서 공유되는 캐시 메모리를 들 수 있다. 또한, 표시 장치를 갖는 반도체 장치에 있어서, 영상 데이터의 기입과 영상 데이터의 출력을 동시에 행하는 VRAM(Video Random Access Memory) 등을 사용할 수도 있다.
또한, 도 1에 도시하는 메모리 셀(100)은 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)에, 판독 회로가 전기적으로 접속된다. 판독 회로의 일례를 도 3a 및 도 3b에 나타내었다.
도 3a에 나타내는 판독 회로(110)는 트랜지스터(111), 트랜지스터(112), 래치 회로(113) 및 래치 회로(114)를 갖는다. 또한 본 실시 형태에서, 트랜지스터(111) 및 트랜지스터(112)는 p채널형 트랜지스터를 사용하는 것으로 하지만, 이것에 한정되지 않고 n채널형 트랜지스터를 사용해도 된다. 또한 본 실시 형태에서, 래치 회로(113) 및 래치 회로(114)는 각각 2개의 인버터로 구성되어 있는 예를 나타내고 있지만, 이것에 한정되는 것은 아니다.
도 3a에 나타내는 판독 회로(110)에 있어서, 트랜지스터(111)의 게이트 전극은 프리차지 신호선(PC)과, 트랜지스터(111)의 소스 전극은 고전위 H의 전원선과, 트랜지스터(111)의 드레인 전극은 제1 판독 데이터선(RDL1)과 전기적으로 접속되어 있다. 또한, 래치 회로(113)의 하나의 단자는 제1 판독 데이터선(RDL1)과 전기적으로 접속되어 있다. 또한, 트랜지스터(112)의 게이트 전극은 프리차지 신호선(PC)과, 트랜지스터(112)의 소스 전극은 고전위 H의 전원선과, 트랜지스터(112)의 드레인 전극은 제2 판독 데이터선(RDL2)과 전기적으로 접속되어 있다. 또한, 래치 회로(114)의 하나의 단자는 제2 판독 데이터선(RDL2)과 전기적으로 접속되어 있다.
래치 회로(113) 및 래치 회로(114)는 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)에 부여된 고전위 H 또는 저전위 L을, 래치 회로(113) 및 래치 회로(114) 중에 유지하여, 래치 회로(113) 및 래치 회로(114)에 설치된 전원선으로부터 고전위 H 또는 저전위 L을, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)에 부여할 수 있다.
판독 회로(110)는 프리차지 신호선(PC)에 저전위 L을 부여함으로써, 트랜지스터(111) 및 트랜지스터(112)가 온 상태로 되고, 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)에 고전위 H가 부여된다(이하, 당해 동작을 프리차지라고도 함). 동시에, 래치 회로(113) 및 래치 회로(114)에도 고전위 H가 유지된다.
프리차지 후, 프리차지 신호선(PC)에 고전위 H를 부여하여, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 하면, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)은 트랜지스터(103)를 통해 제1 전원선(107)와 전기적으로 접속된 상태가 된다. 이때, 트랜지스터(103)가 온 상태이면, 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)에 저전위 L이 부여된다. 동시에, 래치 회로(113) 및 래치 회로(114)에도 저전위 L이 유지된다. 또한, 트랜지스터(103)가 오프 상태이면, 래치 회로(113) 및 래치 회로(114)에 유지된 고전위 H가 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)에 부여되어, 프리차지된 고전위 H가 유지된다.
이렇게 프리차지 후의 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)의 전위의 변화에 따라 메모리 셀(100)에 기입된 데이터를 판독할 수 있다.
도 3b에 나타내는 판독 회로(115)는 트랜지스터(111), 트랜지스터(112), 감지 증폭기 회로(117) 및 감지 증폭기 회로(118)를 갖는다. 즉, 판독 회로(115)는 판독 회로(110)에 있어서, 래치 회로(113) 및 래치 회로(114) 대신에 감지 증폭기 회로(117) 및 감지 증폭기 회로(118)를 설치한 구성으로 된다.
여기서, 감지 증폭기 회로(117)의 제1 단자는 제1 판독 데이터선(RDL1)과 전기적으로 접속되고, 제2 단자는 참조 전위(Vref)가 부여되고, 제3 단자는 데이터 신호가 출력된다. 또한, 감지 증폭기 회로(118)의 제1 단자는 제2 판독 데이터선(RDL2)과 전기적으로 접속되고, 제2 단자는 참조 전위(Vref)가 부여되고, 제3 단자는 데이터 신호가 출력된다. 여기서, 참조 전위(Vref)는 저전위 L과 고전위 H의 사이의 전위, 바람직하게는 중간 정도의 전위로 설정되어 있다.
판독 회로(115)도 판독 회로(110)의 경우와 마찬가지로, 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)은 프리차지를 행할 수 있다. 프리차지 후, 프리차지 신호선(PC)에 고전위 H를 부여하고, 트랜지스터(111) 및 트랜지스터(112)를 오프 상태로 하면, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)은 트랜지스터(103)를 통해 제1 전원선(107)과 전기적으로 접속된 상태가 된다.
이때, 트랜지스터(103)가 온 상태이면, 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)에 저전위 L이 부여되어, 감지 증폭기 회로(117) 및 감지 증폭기 회로(118)의 참조 전위(Vref)보다 전위가 낮아져, 대응하는 데이터 신호가 감지 증폭기 회로(117) 및 감지 증폭기 회로(118)로부터 출력된다. 또한, 트랜지스터(103)가 오프 상태이면, 제1 판독 데이터선(RDL1)과 제2 판독 데이터선(RDL2)에서 프리차지된 고전위 H가 유지되어, 감지 증폭기 회로(117) 및 감지 증폭기 회로(118)의 참조 전위(Vref)보다 전위가 높은 상태 그대로이므로, 대응하는 데이터 신호가 감지 증폭기 회로(117) 및 감지 증폭기 회로(118)로부터 출력된다.
또한, 본 실시 형태에서는, 도 3a에 나타내는 판독 회로(110)를 사용하는 것으로 한다.
도 1에 도시하는 기억 장치의 동작에 대해서, 도 4에 도시하는 타이밍 차트를 사용하여 설명한다. 도 4에 도시하는 타이밍 차트는, 시각 T1 내지 시각 T14에서의, 제1 기입 선택선(WSL1), 제2 기입 선택선(WSL2), 제1 판독 선택선(RSL1), 제2 판독 선택선(RSL2), 제1 기입 데이터선(WDL1), 제2 기입 데이터선(WDL2), 제1 판독 데이터선(RDL1), 제2 판독 데이터선(RDL2) 및 프리차지 신호선(PC)의 전위를 나타내고 있다. 또한, CLK, WEN1, WEN2, REN1 및 REN2는, 컨트롤러(13)로부터 상기 배선이 접속된 구동 회로에 보내지는 신호를 나타내고 있으며, 클록 신호(CLK), 제1 라이트 인에이블 신호(WEN1), 제2 라이트 인에이블 신호(WEN2), 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)가 된다.
여기서, 제1 라이트 인에이블 신호(WEN1) 및 제2 라이트 인에이블 신호(WEN2)는, 기입 기간을 표현하는 신호이며, 당해 신호가 고전위 H일 때에 데이터의 기입 동작이 행해진다. 제1 라이트 인에이블 신호(WEN1) 및 제2 라이트 인에이블 신호(WEN2)는, 각각 제1 프로세서(11) 및 제2 프로세서(12)와 대응하고 있다. 또한, 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)는, 판독 기간을 나타내는 신호이며, 당해 신호가 고전위 H일 때에 데이터의 판독 동작이 행해진다. 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)는, 각각 제1 프로세서(11) 및 제2 프로세서(12)와 대응하고 있다.
도 4에 도시하는 타이밍 차트는, 시각 T1 내지 시각 T7의 제1 기입·판독 동작과, 시각 T7 내지 시각 T11의 제2 기입·판독 동작과, 시각 T12 내지 시각 T14의 제3 기입·판독 동작으로 이루어진다. 여기서, 제1 내지 제3 기입·판독 동작은, 컨트롤러(13)로부터 입력되는 클록 신호(CLK)와 동기하여 연속적으로 행해진다.
또한, 본 실시 형태에서, 메모리 셀(100)의 노드 FG에 저전위 L이 유지되어 있는 상태를 데이터 "0"이 유지되어 있는 상태로 하고, 메모리 셀(100)의 노드 FG에 고전위 H가 유지되어 있는 상태를 데이터 "1"이 유지되어 있는 상태로 한다.
우선, 시각 T1 내지 시각 T7의 제1 기입·판독 동작에 대하여 설명한다. 제1 기입·판독 동작은, 제1 프로세서(11)로부터의 데이터 "1"의 기입(시각 T1 내지 시각 T3)과, 제1 프로세서(11)에 대한 데이터 "1"의 판독(시각 T3 내지 시각 T5)과, 제2 프로세서(12)에 대한 데이터 "1"의 판독(시각 T5 내지 시각 T7)으로 이루어진다.
제1 프로세서(11)로부터의 데이터 "1"의 기입으로는, 시각 T1 내지 시각 T2에 걸쳐서, 컨트롤러(13)로부터 제1 라이트 인에이블 신호(WEN1)로서 고전위 H가 부여되고, 그에 따라 제1 기입 선택선(WSL1) 및 제1 기입 데이터선(WDL1)에 고전위 H가 부여된다. 이에 의해, 트랜지스터(101)가 온 상태로 되고, 제1 기입 데이터선(WDL1)의 고전위 H가 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된다.
시각 T2 내지 시각 T3에 걸쳐서, 제1 라이트 인에이블 신호(WEN1)는 고전위 H가 유지되고, 제1 기입 선택선(WSL1)의 전위는 저전위 L로 하고, 제1 기입 데이터선(WDL1)의 전위는 고전위 H가 유지된다. 이에 의해, 제1 기입 데이터선(WDL1)의 전위가 고전위 H의 상태에서 트랜지스터(101)가 오프 상태로 되므로, 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된 전위가 유지된다. 따라서, 트랜지스터(103)의 온 상태가 유지되어, 데이터 "1"이 기입되게 된다.
또한, 제1 프로세서(11)로부터의 데이터의 기입이 행해지는 시각 T1 내지 시각 T3에서는, 제2 프로세서(12)로부터의 데이터의 기입은 행해지지 않으므로, 제2 라이트 인에이블 신호(WEN2)는 저전위 L이 되고, 그에 따라, 제2 기입 선택선(WSL2)도 저전위 L이 되어, 트랜지스터(102)는 오프 상태로 된다. 이때, 제2 기입 데이터선(WDL2)의 전위는 고전위 H를 유지하고 있다.
또한, 제1 프로세서(11)로부터의 데이터의 기입이 행해지는 시각 T1 내지 시각 T3에서는, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터의 판독은 행해지지 않으므로, 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)는 저전위 L이 되고, 그에 따라, 제1 판독 선택선(RSL1) 및 제2 판독 선택선(RSL2)도 저전위 L이 되어, 트랜지스터(104) 및 트랜지스터(105)는 오프 상태로 된다. 이때, 프리차지 신호선(PC)은 고전위 H이므로, 트랜지스터(111) 및 트랜지스터(112)가 오프 상태로 되고, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)은 플로팅 상태가 된다.
제1 프로세서(11)에 대한 데이터 "1"의 판독에서는, 시각 T3 내지 시각 T4에 걸쳐서, 컨트롤러(13)로부터 제1 리드 인에이블 신호(REN1)로서 고전위 H가 부여되고, 그에 따라 프리차지 신호선(PC)에 저전위 L이 부여되고, 제1 판독 선택선(RSL1)에 고전위 H가 부여된다. 프리차지 신호선(PC)에 저전위 L이 부여됨으로써, 트랜지스터(111)를 통해 제1 판독 데이터선(RDL1)에 고전위 H가 부여된다. 이때, 래치 회로(113)에 고전위 H가 유지된다. 또한, 제1 판독 선택선(RSL1)에 고전위 H가 부여되어 트랜지스터(104)가 온 상태로 되어 있다. 또한, 시각 T1 내지 시각 T3의 데이터 "1"의 기입으로 트랜지스터(103)도 온 상태로 되어 있다.
시각 T4 내지 시각 T5에 걸쳐서, 제1 리드 인에이블 신호(REN1)는 고전위 H가 유지되고, 프리차지 신호선(PC)의 전위는 고전위 H로 하고, 제1 판독 선택선(RSL1)의 전위는 고전위 H가 유지된다. 이에 의해 제1 판독 데이터선(RDL1)과 제1 전원선(107)이 도통하므로, 제1 판독 데이터선(RDL1)의 전위가 저전위 L로 저하된다. 이렇게 메모리 셀(100)의 노드 FG에 기입된 전위에 따라 제1 판독 데이터선(RDL1)의 전위가 부여됨으로써, 메모리 셀(100)의 데이터를 판독할 수 있다.
제1 판독 데이터선(RDL1)에 부여된 전위는, 판독 데이터 신호로서 컨트롤러(13)에 보내져, 데이터 "1"이 제1 프로세서(11)에 되돌려진다. 이와 같이 하여, 제1 프로세서(11)로부터 기입된 데이터 "1"이 제1 프로세서(11)에 판독되게 된다.
또한, 제1 프로세서(11)에 대한 데이터의 판독이 행해지는 시각 T3 내지 시각 T5에서는, 제2 프로세서(12)에 대한 데이터의 판독은 행해지지 않으므로, 제2 리드 인에이블 신호(REN2)는 저전위 L이 되고, 그에 따라, 제2 판독 선택선(RSL2)도 저전위 L이 되어, 트랜지스터(105)는 오프 상태로 된다. 이때, 시각 T3 내지 시각 T4에 걸쳐서 프리차지 신호선(PC)은 저전위 L이 되므로, 트랜지스터(112)가 온 상태로 되고 제2 판독 데이터선(RDL2)은 고전위 H가 된다.
또한, 제1 프로세서(11)에 대한 데이터의 판독이 행해지는 시각 T3 내지 시각 T5에서는, 제1 프로세서(11) 및 제2 프로세서(12)로부터의 데이터의 기입은 행해지지 않으므로, 제1 라이트 인에이블 신호(WEN1) 및 제2 라이트 인에이블 신호(WEN2)는 저전위 L이 되고, 그에 따라, 제1 기입 선택선(WSL1) 및 제2 기입 선택선(WSL2)도 저전위 L이 되어, 트랜지스터(101) 및 트랜지스터(102)는 오프 상태로 된다. 이때, 제1 기입 데이터선(WDL1) 및 제2 기입 데이터선(WDL2)의 전위는 고전위 H를 유지하고 있다.
제2 프로세서(12)에 대한 데이터 "1"의 판독에서는, 시각 T5 내지 시각 T6에 걸쳐서, 컨트롤러(13)로부터 제2 리드 인에이블 신호(REN2)로서 고전위 H가 부여되고, 그에 따라 프리차지 신호선(PC)에 저전위 L이 부여되고, 제2 판독 선택선(RSL2)에 고전위 H가 부여된다. 프리차지 신호선(PC)에 저전위 L이 부여됨으로써, 트랜지스터(112)를 통해 제2 판독 데이터선(RDL2)에 고전위 H가 부여된다. 이때, 래치 회로(114)에 고전위 H가 유지된다. 또한, 제2 판독 선택선(RSL2)에 고전위 H가 부여되어 트랜지스터(105)가 온 상태로 되어 있다. 또한, 시각 T1 내지 시각 T3의 데이터 "1"의 기입으로 트랜지스터(103)도 온 상태로 되어 있다.
시각 T6 내지 시각 T7에 걸쳐서, 제2 리드 인에이블 신호(REN2)는 고전위 H가 유지되고, 프리차지 신호선(PC)의 전위는 고전위 H로 하고, 제2 판독 선택선(RSL2)의 전위는 고전위 H가 유지된다. 이에 의해 제2 판독 데이터선(RDL2)과 제1 전원선(107)이 도통하므로, 제2 판독 데이터선(RDL2)의 전위가 저전위 L로 저하된다. 이렇게 메모리 셀(100)의 노드 FG에 기입된 전위에 따라 제2 판독 데이터선(RDL2)의 전위가 부여됨으로써, 메모리 셀(100)의 데이터를 판독할 수 있다.
제2 판독 데이터선(RDL2)에 부여된 전위는, 판독 데이터 신호로서 컨트롤러(13)에 보내져, 데이터 "1"이 제2 프로세서(12)에 되돌려진다. 이와 같이 하여, 제1 프로세서(11)로부터 기입된 데이터 "1"이 제2 프로세서(12)에 판독되게 된다.
또한, 제2 프로세서(12)에 대한 데이터의 판독이 행해지는 시각 T5 내지 시각 T7에서는, 제1 프로세서(11)에 대한 데이터의 판독은 행해지지 않으므로, 제1 리드 인에이블 신호(REN1)는 저전위 L이 되고, 그에 따라, 제1 판독 선택선(RSL1)도 저전위 L이 되어, 트랜지스터(104)는 오프 상태로 된다. 이때, 시각 T5 내지 시각 T6에 걸쳐서 프리차지 신호선(PC)은 저전위 L이 되므로, 트랜지스터(111)가 온 상태로 되고 제1 판독 데이터선(RDL1)은 고전위 H가 된다.
또한, 제2 프로세서(12)에 대한 데이터의 판독이 행해지는 시각 T5 내지 시각 T7에서는, 시각 T3 내지 시각 T5일 때와 마찬가지로 제1 프로세서(11) 및 제2 프로세서(12)로부터의 데이터의 기입은 행해지지 않는다.
도 1에 도시한 바와 같이, 접속되는 프로세서의 수에 따라 메모리 셀의 데이터 기입용 트랜지스터와 데이터 판독용 트랜지스터를 복수 설치함으로써, 순서대로 기입 동작 및 판독 동작을 행할 수 있다.
이어서, 시각 T7 내지 시각 T11의 제2 기입·판독 동작에 대하여 설명한다. 제2 기입·판독 동작은, 제2 프로세서(12)로부터의 데이터 "0"의 기입(시각 T7 내지 시각 T9)과, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터 "0"의 판독(시각 T7 내지 시각 T11)으로 이루어진다. 즉, 제2 기입·판독 동작은, 최초로 제2 프로세서(12)로부터의 데이터 "0"의 기입을 행하는 점과, 제1 프로세서(11) 및 제2 프로세서(12)에 동시에 데이터 "0"을 판독하는 점에서, 제1 기입·판독 동작과 상이하다.
제2 프로세서(12)로부터의 데이터 "0"의 기입으로는, 시각 T7 내지 시각 T8에 걸쳐서, 컨트롤러(13)로부터 제2 라이트 인에이블 신호(WEN2)로서 고전위 H가 부여되고, 그에 따라 제2 기입 선택선(WSL2)에는 고전위 H가 부여되고, 제2 기입 데이터선(WDL2)에 저전위 L이 부여된다. 이에 의해, 트랜지스터(102)가 온 상태로 되고, 제2 기입 데이터선(WDL2)의 저전위 L이 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된다.
시각 T8 내지 시각 T9에 걸쳐서, 제2 라이트 인에이블 신호(WEN2)는 고전위 H가 유지되고, 제2 기입 선택선(WSL2)의 전위는 저전위 L로 하고, 제2 기입 데이터선(WDL2)의 전위는 저전위 L이 유지된다. 이에 의해, 제2 기입 데이터선(WDL2)의 전위가 저전위 L인 상태에서 트랜지스터(102)가 오프 상태로 되므로, 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된 전위가 유지된다. 따라서, 트랜지스터(103)의 오프 상태가 유지되고, 데이터 "0"이 기입되게 된다.
또한, 노드 FG에 미리 데이터에 대응하는 전위가 유지되어 있는, 즉, 데이터가 기입되어 있어도, 이렇게 새로운 데이터에 대응하는 전위를 부여함으로써, 용이하게 데이터의 재기입을 행할 수 있다.
또한, 제2 프로세서(12)로부터의 데이터의 기입이 행해지는 시각 T7 내지 시각 T9에서는, 제1 프로세서(11)로부터의 데이터의 기입은 행해지지 않으므로, 제1 라이트 인에이블 신호(WEN1)는 저전위 L이 되고, 그에 따라, 제1 기입 선택선(WSL1)도 저전위 L이 되어, 트랜지스터(101)는 오프 상태로 된다. 이때, 제1 기입 데이터선(WDL1)의 전위는 고전위 H를 유지하고 있다.
또한, 제2 프로세서(12)로부터의 데이터의 기입이 행해지는 시각 T7 내지 시각 T9에서는, 시각 T1 내지 시각 T3일 때와 마찬가지로 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터의 판독은 행해지지 않는다.
제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터 "0"의 판독에서는, 시각 T9 내지 시각 T10에 걸쳐서, 컨트롤러(13)로부터 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)에 고전위 H가 부여되고, 그에 따라 프리차지 신호선(PC)에 저전위 L이 부여되고, 제1 판독 선택선(RSL1) 및 제2 판독 선택선(RSL2)에 고전위 H가 부여된다. 프리차지 신호선(PC)에 저전위 L이 부여됨으로써, 트랜지스터(111)를 통해 제1 판독 데이터선(RDL1)에 고전위 H가 부여되고, 트랜지스터(112)를 통해 제2 판독 데이터선(RDL2)에 고전위 H가 부여된다. 이때, 래치 회로(113) 및 래치 회로(114)에 고전위 H가 유지된다. 또한, 제1 판독 선택선(RSL1)에 고전위 H가 부여되어 트랜지스터(104)가 온 상태로 되어 있고, 제2 판독 선택선(RSL2)에 고전위 H가 부여되어 트랜지스터(105)도 온 상태로 되어 있다. 또한, 시각 T7 내지 시각 T9의 데이터 "0"의 기입으로 트랜지스터(103)는 오프 상태로 되어 있다.
시각 T10 내지 시각 T11에 걸쳐서, 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)는 고전위 H가 유지되고, 프리차지 신호선(PC)의 전위는 고전위 H로 하고, 제1 판독 선택선(RSL1) 및 제2 판독 선택선(RSL2)의 전위는 고전위 H가 유지된다. 여기서 시각 T4 내지 시각 T5와는 달리, 트랜지스터(103)가 오프 상태이므로, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)과 제1 전원선(107)은 도통하지 않는다. 따라서, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)의 전위는 고전위 H가 유지된다. 이렇게 메모리 셀(100)의 노드 FG에 기입된 전위에 따라 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)의 전위가 부여됨으로써, 메모리 셀(100)의 데이터를 판독할 수 있다.
제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)에 부여된 전위는, 판독 데이터 신호로서 컨트롤러(13)에 보내지고, 데이터 "0"이 제1 프로세서(11) 및 제2 프로세서(12)에 되돌려진다. 이와 같이 하여, 제2 프로세서(12)로부터 기입된 데이터 "0"이 제1 프로세서(11) 및 제2 프로세서(12)에 판독되게 된다.
또한, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터의 판독이 행해지는 시각 T9 내지 시각 T11에서는, 시각 T3 내지 시각 T5일 때와 마찬가지로 제1 프로세서(11) 및 제2 프로세서(12)로부터의 데이터의 기입은 행해지지 않는다.
도 1에 도시한 바와 같이, 접속되는 프로세서의 수에 따라 메모리 셀의 데이터 기입용 트랜지스터와 데이터 판독용 트랜지스터를 복수 설치함으로써, 순서대로 기입 동작 및 판독 동작을 행하고, 또한 복수의 프로세서에 동시에 판독을 행할 수 있다.
이어서, 시각 T12 내지 시각 T14의 제3 기입·판독 동작에 대하여 설명한다. 제3 기입·판독 동작은, 제1 프로세서(11)로부터의 데이터 "1"의 기입 및 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터 "1"의 판독으로 이루어진다. 즉, 제3 기입·판독 동작은, 제1 기입·판독 동작에서의, 제1 프로세서(11)로부터의 데이터 "1"의 기입(시각 T1 내지 시각 T3)과, 제1 프로세서(11)에 대한 데이터 "1"의 판독(시각 T3 내지 시각 T5)과, 제2 프로세서(12)에 대한 데이터 "1"의 판독(시각 T5 내지 시각 T7)을 모두 동시에 행하는 것이다.
제1 프로세서(11)로부터의 데이터 "1"의 기입으로는, 시각 T12 내지 시각 T13에 걸쳐서, 컨트롤러(13)로부터 제1 라이트 인에이블 신호(WEN1)로서 고전위 H가 부여되고, 그에 따라 제1 기입 선택선(WSL1) 및 제1 기입 데이터선(WDL1)에 고전위 H가 부여된다. 이에 의해, 트랜지스터(101)가 온 상태로 되고, 제1 기입 데이터선(WDL1)의 고전위 H가 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된다.
이때, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터 "1"의 판독에서는, 시각 T12 내지 시각 T13에 걸쳐서, 컨트롤러(13)로부터 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)에 고전위 H가 부여되고, 그에 따라 프리차지 신호선(PC)에 저전위 L이 부여되고, 제1 판독 선택선(RSL1) 및 제2 판독 선택선(RSL2)에 고전위 H가 부여된다. 프리차지 신호선(PC)에 저전위 L이 부여됨으로써, 트랜지스터(111)를 통해 제1 판독 데이터선(RDL1)에 고전위 H가 부여되고, 트랜지스터(112)를 통해 제2 판독 데이터선(RDL2)에 고전위 H가 부여된다. 이때, 래치 회로(113) 및 래치 회로(114)에 고전위 H가 유지된다. 또한, 제1 판독 선택선(RSL1)에 고전위 H가 부여되어 트랜지스터(104)가 온 상태로 되어 있고, 제2 판독 선택선(RSL2)에 고전위 H가 부여되어 트랜지스터(105)도 온 상태로 되어 있다. 또한, 동시에 행해지는 데이터 "1"의 기입으로 트랜지스터(103)도 온 상태로 된다.
시각 T13 내지 시각 T14에 걸쳐서, 제1 라이트 인에이블 신호(WEN1)는 고전위 H가 유지되고, 제1 기입 선택선(WSL1)의 전위는 저전위 L로 하고, 제1 기입 데이터선(WDL1)의 전위는 고전위 H가 유지된다. 이에 의해, 제1 기입 데이터선(WDL1)의 전위가 고전위 H인 상태에서 트랜지스터(101)가 오프 상태로 되므로, 트랜지스터(103)의 게이트 전극(노드 FG)에 부여된 전위가 유지된다. 따라서, 트랜지스터(103)의 온 상태가 유지되어, 데이터 "1"이 기입되게 된다.
이때, 시각 T13 내지 시각 T14에 걸쳐서, 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)는 고전위 H가 유지되고, 프리차지 신호선(PC)의 전위는 고전위 H로 하고, 제1 판독 선택선(RSL1) 및 제2 판독 선택선(RSL2)의 전위는 고전위 H가 유지된다. 이에 의해 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)과 제1 전원선(107)이 도통하므로, 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)의 전위가 저전위 L로 저하된다. 이렇게 메모리 셀(100)의 노드 FG에 기입된 전위에 따라 제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)의 전위가 부여됨으로써, 메모리 셀(100)의 데이터를 판독할 수 있다.
제1 판독 데이터선(RDL1) 및 제2 판독 데이터선(RDL2)에 부여된 전위는, 판독 데이터 신호로서 컨트롤러(13)에 보내지고, 데이터 "1"이 제1 프로세서(11) 및 제2 프로세서(12)에 되돌려진다. 이와 같이 하여, 제1 프로세서(11)로부터 기입된 데이터 "1"이 제1 프로세서(11) 및 제2 프로세서(12)에 판독되게 된다.
또한, 제1 프로세서(11)로부터의 데이터의 기입이 행해지는 시각 T12 내지 시각 T14에서는, 시각 T1 내지 시각 T3일 때와 마찬가지로 제2 프로세서(12)로부터의 데이터의 기입은 행해지지 않는다.
도 1에 도시한 바와 같이, 접속되는 프로세서의 수에 따라 메모리 셀의 데이터 기입용 트랜지스터와 데이터 판독용 트랜지스터를 복수 설치함으로써, 기입 동작 및 판독 동작을 동시에 행하고, 또한 복수의 프로세서에 동시에 판독을 행할 수 있다.
이어서, 도 1에 도시하는 복수의 메모리 셀(100)로 이루어지는 메모리 셀 어레이(120), 메모리 셀 어레이(120)를 갖는 기억 장치 및 그러한 동작에 대해서, 도 5 및 도 6을 참조하여 설명한다. 또한, 도 5에 도시하는 메모리 셀 어레이(120)는 도 2에 도시하는 반도체 장치에서 기억 장치(14)로서 사용할 수 있다.
도 5는, (m×n)개의 메모리 셀(100)을 갖는 메모리 셀 어레이(120)의 블록도의 일례이다. 여기서, 도 5에서의 메모리 셀(100)의 구성은, 도 1과 마찬가지이다.
도 5에 도시하는 기억 장치는, 메모리 셀(100)이 세로 m개(행)×가로 n개(열)의 매트릭스 형상으로 배치된 메모리 셀 어레이(120)를 갖는다(m, n은 2 이상의 정수). 메모리 셀 어레이(120) 중에는, 행 방향으로 연장하여 설치된, m개의 제1 기입 선택선(WSL1_1 내지 WSL1_m)과, m개의 제2 기입 선택선(WSL2_1 내지 WSL2_m)과, m개의 제1 판독 선택선(RSL1_1 내지 RSL1_m)과, m개의 제2 판독 선택선(RSL2_1 내지 RSL2_m)을 갖는다. 또한, 메모리 셀 어레이(120) 중에는, 열 방향으로 연장된, n개의 제1 기입 데이터선(WDL1_1 내지 WDL1_n)과, n개의 제2 기입 데이터선(WDL2_1 내지 WDL2_n)과, n개의 제1 판독 데이터선(RDL1_1 내지 RDL1_n)과, n개의 제2 판독 데이터선(RDL2_1 내지 RDL2_n)을 갖는다. 또한, 이들 배선은, 도 1과 같이 메모리 셀(100)이 포함하는 각 소자와 전기적으로 접속된다. 단, 행 방향으로 연장된 배선은, 행 방향으로 배열된 복수의 메모리 셀(100)끼리 공유되어 있고, 열 방향으로 연장된 배선은, 열 방향으로 배열된 복수의 메모리 셀(100)끼리 공유되어 있다.
단, 도 5에서는, 도 1에 도시하는 제1 전원선(107) 및 제2 전원선(108)은 도면의 이해가 용이해지도록 생략하고 있다. 물론, 도 1에 도시한 바와 같이 열 방향으로 연장되는 제1 전원선(107) 및 제2 전원선(108)을 열 방향으로 배열된 복수의 메모리 셀(100)끼리 공유할 수 있다. 또한, 제1 전원선(107) 및 제2 전원선(108)을 행 방향으로 연장하여 설치하고, 행 방향으로 배열된 복수의 메모리 셀(100)끼리 공유할 수도 있다.
또한, m개의 제1 기입 선택선(WSL1_1 내지 WSL1_m)은, 제1 구동 회로(121)에 전기적으로 접속되고, m개의 제2 기입 선택선(WSL2_1 내지 WSL2_m)은, 제2 구동 회로(122)에 전기적으로 접속되고, m개의 제1 판독 선택선(RSL1_1 내지 RSL1_m)은, 제3 구동 회로(123)에 전기적으로 접속되고, m개의 제2 판독 선택선(RSL2_1 내지 RSL2_m)은, 제4 구동 회로(124)에 전기적으로 접속된다.
또한, n개의 제1 기입 데이터선(WDL1_1 내지 WDL1_n)은, 제5 구동 회로(125)에 전기적으로 접속되고, n개의 제2 기입 데이터선(WDL2_1 내지 WDL2_n)은, 제6 구동 회로(126)에 전기적으로 접속되고, n개의 제1 판독 데이터선(RDL1_1 내지 RDL1_n)은, 제7 구동 회로(127)에 전기적으로 접속되고, n개의 제2 판독 데이터선(RDL2_1 내지 RDL2_n)은, 제8 구동 회로(128)에 전기적으로 접속된다.
여기서, 제1 구동 회로(121)는 제1 프로세서(11)의 데이터 기입의 지시에 따라 컨트롤러(13)로부터 보내지는, 제1 라이트 인에이블 신호(WEN1)와 제1 기입 어드레스 신호(add(W)1)의 값에 따라, 제1 기입 선택선(WSL1_1 내지 WSL1_m)에 적절한 전위를 부여한다. 또한, 제2 구동 회로(122)는 제2 프로세서(12)의 데이터 기입의 지시에 따라 컨트롤러(13)로부터 보내지는, 제2 라이트 인에이블 신호(WEN2)와 제2 기입 어드레스 신호(add(W)2)의 값에 따라, 제2 기입 선택선(WSL2_1 내지 WSL2_m)에 적절한 전위를 부여한다. 또한, 제3 구동 회로(123)는 제1 프로세서(11)의 데이터 판독의 지시에 따라 컨트롤러(13)로부터 보내지는, 제1 리드 인에이블 신호(REN1)와 제1 판독 어드레스 신호(add(R)1)의 값에 따라, 제1 판독 선택선(RSL1_1 내지 RSL1_m)에 적절한 전위를 부여한다. 또한, 제4 구동 회로(124)는 제2 프로세서(12)의 데이터 판독의 지시에 따라 컨트롤러(13)로부터 보내지는, 제2 리드 인에이블 신호(REN2)와 제2 판독 어드레스 신호(add(R)2)의 값에 따라, 제2 판독 선택선(RSL2_1 내지 RSL2_m)에 적절한 전위를 부여한다.
또한, 제5 구동 회로(125)는 제1 프로세서(11)의 데이터 기입의 지시에 따라 컨트롤러(13)로부터 보내지는, 제1 라이트 인에이블 신호(WEN1)와 제1 기입 데이터 신호(data(W)1)의 값에 따라, 제1 기입 데이터선(WDL1_1 내지 WDL1_n)에 적절한 전위를 부여한다. 또한, 제6 구동 회로(126)는 제2 프로세서(12)의 데이터 기입의 지시에 따라 컨트롤러(13)로부터 보내지는, 제2 라이트 인에이블 신호(WEN2)와 제2 기입 데이터 신호(data(W)2)의 값에 따라, 제2 기입 데이터선(WDL2_1 내지 WDL2_n)에 적절한 전위를 부여한다. 또한, 제7 구동 회로(127)는 제1 프로세서(11)의 데이터 판독의 지시에 따라 컨트롤러(13)로부터 보내지는, 제1 리드 인에이블 신호(REN1)의 값에 따라, 프리차지 신호선(PC)에 저전위 L을 부여하고, 제1 판독 데이터선(RDL1_1 내지 RDL1_n)의 프리차지를 행한다. 또한, 프리차지 후 판독에 의해 얻어진 제1 판독 데이터선(RDL1_1 내지 RDL1_n)의 전위를 제1 판독 데이터 신호(data(R)1)로서 컨트롤러(13)에 되돌린다. 또한, 제8 구동 회로(128)는 제2 프로세서(12)의 데이터 판독의 지시에 따라 컨트롤러(13)로부터 보내지는, 제2 리드 인에이블 신호(REN2)의 값에 따라, 프리차지 신호선(PC)에 저전위 L을 부여하고, 제2 판독 데이터선(RDL2_1 내지 RDL2_n)의 프리차지를 행한다. 또한, 프리차지 후 판독에 의해 얻어진 제2 판독 데이터선(RDL2_1 내지 RDL2_n)의 전위를 제2 판독 데이터 신호(data(R)2)로서 컨트롤러(13)에 되돌린다.
또한, 도 3a 및 도 3b에 나타내는 판독 회로를 사용하는 경우, 제7 구동 회로(127)와 제8 구동 회로(128)에서, 따로따로 판독 회로를 설치해도 되고, 프리차지 신호선(PC)을 공유하여 판독 회로를 설치해도 된다. 본 실시 형태에서는, 제7 구동 회로(127)와 제8 구동 회로(128)에서, 판독 회로의 프리차지 신호선을 공유한다.
단, 제1 구동 회로(121) 내지 제8 구동 회로(128)의 구성은 상기에 한정되는 것이 아니라, 예를 들어 제1 구동 회로(121) 내지 제8 구동 회로(128)를 설치하는 위치를 바꾸어도 되고, 제1 구동 회로(121) 내지 제8 구동 회로(128) 중 복수의 구동 회로의 기능을 하나의 구동 회로에 통합하는 구성으로 하여도 된다.
도 5에 도시하는 기억 장치의 동작에 대해서, 도 6에 나타내는 타이밍 차트를 사용하여 설명한다. 도 6에 나타내는 타이밍 차트는, 시각 T1 내지 시각 T5에서의, 제1 기입 선택선(WSL1), 제2 기입 선택선(WSL2), 제1 판독 선택선(RSL1), 제2 판독 선택선(RSL2), 제1 기입 데이터선(WDL1), 제2 기입 데이터선(WDL2), 제1 판독 데이터선(RDL1), 제2 판독 데이터선(RDL2) 및 프리차지 신호선(PC)의 전위를 나타내고 있다. 또한, CLK, WEN1, WEN2, REN1 및 REN2는, 도 4에 도시하는 타이밍 차트의 신호와 마찬가지이다. 또한, add(W)1, add(W)2, add(R)1 및 add(R)2는, 제1 기입 어드레스 신호(add(W)1), 제2 기입 어드레스 신호(add(W)2), 제1 판독 어드레스 신호(add(R)1) 및 제2 판독 어드레스 신호(add(R)2)를 나타내고 있다. 또한, 타이밍 차트 중의 기입 어드레스 신호 및 판독 어드레스 신호 중의 숫자는, 당해 신호에 의해 선택되는 행수를 나타내고 있으며, ×표는 당해 어드레스 신호에 있어서 배선이 선택되지 않는 것을 나타내고 있다.
또한, 여기에서는 설명을 간단하게 하기 위해서, 메모리 셀(100)이 2(행)×2(열)로 배열된 메모리 셀 어레이(120)를 예로 들어서 설명을 행한다. 또한, 타이밍 차트 중의 배선의 명칭 뒤에 붙여져 있는 _1, _2는, 각 배선의 행수 또는 열수를 나타내고 있다. 또한, 하기에서, 제k행 n열의 메모리 셀(100)의 구성을 나타낼 때에 [k, n]의 표기를 행하는 경우가 있다.
메모리 셀 어레이(120)는 제1 프로세서(11) 및 제2 프로세서(12)에 대해서, 각 각행마다 기입 동작 및 판독 동작을 행한다. 도 6에 나타내는 타이밍 차트에서는, 우선, 제1 프로세서(11)가 제1행째의 메모리 셀에 기입을 행하고, 동시에 제2 프로세서(12)가 제2행째의 메모리 셀에 기입을 행한다. 기입 종료 후, 제1 프로세서(11)가 제1행째의 메모리 셀로부터 판독을 행하고, 동시에 제2 프로세서(12)가 제2행째의 메모리 셀로부터 판독을 행한다.
보다 구체적으로 도 6에 나타내는 타이밍 차트는, 우선, 시각 T1 내지 시각 T3에 걸쳐서, 제1 프로세서(11)로부터 제1행 제1열의 메모리 셀(100) [1, 1]에 데이터 "1"의 기입, 제1 프로세서(11)로부터 제1행 제2열의 메모리 셀(100) [1, 2]에 데이터 "0"의 기입, 제2 프로세서(12)로부터 제2줄 제1열의 메모리 셀(100) [2, 1]에 데이터 "0"의 기입 및 제2 프로세서(12)로부터 제2줄 제2열의 메모리 셀(100) [2, 2]에 데이터 "1"의 기입을 동시에 행한다. 이어서, 시각 T3 내지 시각 T5에 걸쳐서, 제1 프로세서(11)에 대한 제1행 제1열의 메모리 셀(100) [1, 1]의 데이터 "1"의 판독, 제1 프로세서(11)에 대한 제1행 제2열의 메모리 셀(100) [1, 2]의 데이터 "0"의 판독, 제2 프로세서(12)에 대한 제2줄 제1열의 메모리 셀(100) [2, 1]의 데이터 "0"의 판독 및 제2 프로세서(12)에 대한 제2줄 제2열의 메모리 셀(100) [2, 2]의 데이터 "1"의 판독을 동시에 행한다. 여기서, 상기 기입 동작 및 판독 동작은, 컨트롤러(13)로부터 입력되는 클록 신호(CLK)와 동기하여, 연속적으로 행해진다. 이하, 도 6에 나타내는 타이밍 차트에 따라 자세한 동작의 설명을 행한다.
우선, 시각 T1 내지 시각 T2에 걸쳐서, 컨트롤러(13)로부터, 제1 라이트 인에이블 신호(WEN1)로서 고전위 H와, 제1 기입 선택선(WSL1_1)이 선택되는 제1 기입 어드레스 신호(add(W)1)가 제1 구동 회로(121)에 부여되고, 제2 라이트 인에이블 신호(WEN2)로서 고전위 H와, 제2 기입 선택선(WSL2_2)이 선택되는 제2 기입 어드레스 신호(add(W)2)가 제2 구동 회로(122)에 부여된다. 이에 따라, 제1 기입 선택선(WSL1_1) 및 제2 기입 선택선(WSL2_2)에 고전위 H가 부여되고, 제1 기입 선택선(WSL1_2) 및 제2 기입 선택선(WSL2_1)에 저전위 L이 부여된다. 이에 의해, 트랜지스터(101) [1, 1], 트랜지스터(101) [1, 2], 트랜지스터(102) [2, 1]및 트랜지스터(102) [2, 2]가 온 상태로 되고, 트랜지스터(101) [2, 1], 트랜지스터(101) [2, 2], 트랜지스터(102) [1, 1]및 트랜지스터(102) [1, 2]가 오프 상태로 된다.
또한, 이때, 컨트롤러(13)로부터, 제1 라이트 인에이블 신호(WEN1)로서 고전위 H와, 제1 기입 데이터 신호(data(W)1)가 제5 구동 회로(125)에 부여되고, 제2 라이트 인에이블 신호(WEN2)로서 고전위 H와, 제2 기입 데이터 신호(data(W)2)가 제6 구동 회로(126)에 부여된다. 이에 따라, 제1 기입 데이터선(WDL1_1) 및 제2 기입 데이터선(WDL2_2)에 고전위 H가 부여되고, 제1 기입 데이터선(WDL1_2) 및 제2 기입 데이터선(WDL2_1)에 저전위 L이 부여된다. 상기에 의해, 제1 기입 데이터선(WDL1_1)의 고전위 H는 온 상태의 트랜지스터(101) [1, 1]을 통해 노드 FG [1, 1]에 부여되고, 제2 기입 데이터선(WDL2_2)의 고전위 H는 온 상태의 트랜지스터(102) [2, 2]를 통해 노드 FG [2, 2]에 부여된다. 또한, 제1 기입 데이터선(WDL1_2)의 저전위 L은 온 상태의 트랜지스터(101) [1, 2]를 통해 노드 FG [1, 2]에 부여되고, 제2 기입 데이터선(WDL2_1)의 저전위 L은 온 상태의 트랜지스터(102) [2, 1]을 통해 노드 FG [2, 1]에 부여된다. 또한 이때, 제1행째의 메모리 셀(100)의 트랜지스터(102)와, 제2행째의 메모리 셀(100)의 트랜지스터(101)는 오프 상태로 되어 있으므로, 불필요한 전위가 각각의 메모리 셀(100)의 노드 FG에 부여되는 것을 방지할 수 있다.
시각 T2 내지 시각 T3에 걸쳐서, 제1 라이트 인에이블 신호(WEN1) 및 제2 라이트 인에이블 신호(WEN2)는 고전위 H가 유지되고, 제1 기입 어드레스 신호(add(W)1) 및 제2 기입 어드레스 신호(add(W)2)도 유지된다. 여기서, 제1 기입 선택선(WSL1_1), 제1 기입 선택선(WSL1_2), 제2 기입 선택선(WSL2_1) 및 제2 기입 선택선(WSL2_2)의 전위는 저전위 L이 된다. 한편 제1 기입 데이터선(WDL1_1), 제1 기입 데이터선(WDL1_2), 제2 기입 데이터선(WDL2_1) 및 제2 기입 데이터선(WDL2_2)의 전위는 유지된다. 이에 의해, 제1 기입 데이터선(WDL1_1)의 전위가 유지된 상태에서 트랜지스터(101) [1, 1]이 오프 상태로 되므로, 노드 FG [1, 1]에 부여된 전위가 유지된다. 이것은, 트랜지스터(101) [1, 2], 트랜지스터(102) [2, 1] 및 트랜지스터(102) [2, 2]에 대해서도 마찬가지이다. 이와 같이 하여, 메모리 셀(100) [1, 1]에 데이터 "1"이, 메모리 셀(100) [1, 2]에 데이터 "0"이, 메모리 셀(100) [2, 1]에 데이터 "0"이, 메모리 셀(100) [2, 2]에 데이터 "1"이 기입된다.
또한, 제1 프로세서(11) 및 제2 프로세서(12)로부터의 데이터의 기입이 행해지는 시각 T1 내지 시각 T3에서는, 도 4에 도시하는 타이밍 차트 시각 T1 내지 시각 T3과 마찬가지로, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터의 판독은 행해지지 않는다.
도 1에 도시한 바와 같이, 접속되는 프로세서의 수에 따라 메모리 셀의 데이터 기입용 트랜지스터와 데이터 판독용 트랜지스터를 복수 설치함으로써, 메모리 셀 어레이의 서로 다른 행의 메모리 셀에 동시에 기입 동작을 행할 수 있다.
이어서, 시각 T3 내지 시각 T4에 걸쳐서, 컨트롤러(13)로부터, 제1 리드 인에이블 신호(REN1)로서 고전위 H와, 제1 판독 선택선(RSL1_1)이 선택되는 제1 판독 어드레스 신호(add(R)1)가 제3 구동 회로(123)에 부여되고, 제2 리드 인에이블 신호(REN2)로서 고전위 H와, 제2 판독 선택선(RSL2_2)가 선택되는 제2 판독 어드레스 신호(add(R)2)가 제4 구동 회로(124)에 부여된다. 이에 따라, 제1 판독 선택선(RSL1_1) 및 제2 판독 선택선(RSL2_2)에 고전위 H가 부여되고, 제1 판독 선택선(RSL1_2) 및 제2 판독 선택선(RSL2_1)에 저전위 L이 부여된다. 이에 의해, 트랜지스터(104) [1, 1], 트랜지스터(104) [1, 2], 트랜지스터(105) [2, 1] 및 트랜지스터(105) [2, 2]가 온 상태로 되고, 트랜지스터(104) [2, 1], 트랜지스터(104) [2, 2], 트랜지스터(105) [1, 1] 및 트랜지스터(105) [1, 2]가 오프 상태로 된다.
또한, 이때, 컨트롤러(13)로부터, 제1 리드 인에이블 신호(REN1)로서 고전위 H가 제7 구동 회로(127)에 부여되고, 제2 리드 인에이블 신호(REN2)로서 고전위 H가 제8 구동 회로(128)에 부여된다. 이에 따라, 프리차지 신호선(PC)에 저전위 L이 부여됨으로써, 제1 판독 데이터선(RDL1_1), 제1 판독 데이터선(RDL1_2), 제2 판독 데이터선(RDL2_1) 및 제2 판독 데이터선(RDL2_2)에 고전위 H가 부여된다. 이때, 각 배선에 전기적으로 접속된 래치 회로에 고전위 H가 유지된다.
시각 T4 내지 시각 T5에 걸쳐서, 제1 리드 인에이블 신호(REN1) 및 제2 리드 인에이블 신호(REN2)는 고전위 H가 유지되고, 제1 판독 어드레스 신호(add(R)1) 및 제2 판독 어드레스 신호(add(R)2)도 유지된다. 프리차지 신호선(PC)의 전위는 고전위 H가 되고, 제1 판독 선택선(RSL1_1), 제1 판독 선택선(RSL1_2), 제2 판독 선택선(RSL2_1) 및 제2 판독 선택선(RSL2_2)의 전위는 유지된다. 여기서 트랜지스터(103) [1, 1] 및 트랜지스터(103) [2, 2]는 온 상태이므로, 제1 판독 데이터선(RDL1_1) 및 제2 판독 데이터선(RDL2_2)과 제1 전원선(107)이 도통한다. 이에 의해, 제1 판독 데이터선(RDL1_1) 및 제2 판독 데이터선(RDL2_2)의 전위가 저전위 L로 저하된다. 한편, 트랜지스터(103) [1, 2] 및 트랜지스터(103) [2, 1]은 오프 상태이므로, 제1 판독 데이터선(RDL1_2) 및 제2 판독 데이터선(RDL2_1)과 제1 전원선(107)이 도통하지 않는다. 이에 의해, 제1 판독 데이터선(RDL1_2) 및 제2 판독 데이터선(RDL2_1)의 전위가 고전위 H로 유지된다. 이렇게 각각의 메모리 셀(100)의 노드 FG에 기입된 전위에 따라 제1 판독 데이터선(RDL1_1), 제1 판독 데이터선(RDL1_2), 제2 판독 데이터선(RDL2_1) 및 제2 판독 데이터선(RDL2_2)의 전위가 부여됨으로써, 각각의 메모리 셀(100)의 데이터를 판독할 수 있다.
제1 판독 데이터선(RDL1_1) 및 제1 판독 데이터선(RDL1_2)에 부여된 전위는, 제7 구동 회로(127)를 통해 판독 데이터 신호(data(R)1)로서 컨트롤러(13)에 보내지고, 메모리 셀(100) [1, 1]에 대응하는 데이터 "1" 및 메모리 셀(100) [1, 2]에 대응하는 데이터 "0"이 제1 프로세서(11)에 되돌려진다. 또한, 제2 판독 데이터선(RDL2_1) 및 제2 판독 데이터선(RDL2_2)에 부여된 전위는, 제8 구동 회로(128)를 통해 판독 데이터 신호(data(R)2)로서 컨트롤러(13)에 보내지고, 메모리 셀(100) [2, 1]에 대응하는 데이터 "0" 및 메모리 셀(100) [2, 2]에 대응하는 데이터 "1"이 제2 프로세서(12)에 되돌려진다.
이와 같이 하여, 시각 T1 내지 시각 T3에 제1 프로세서(11) 및 제2 프로세서(12)로부터 기입된 각각의 데이터가, 시각 T3 내지 시각 T5에 제1 프로세서(11) 및 제2 프로세서(12)에 판독되게 된다.
또한, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터의 판독이 행해지는 시각 T3 내지 시각 T5에서는, 도 4에 도시하는 타이밍 차트 시각 T1 내지 시각 T3과 마찬가지로, 제1 프로세서(11) 및 제2 프로세서(12)로부터의 데이터의 기입은 행해지지 않는다.
도 1에 도시한 바와 같이, 접속되는 프로세서의 수에 따라 메모리 셀의 데이터 기입용 트랜지스터와 데이터 판독용 트랜지스터를 복수 설치함으로써, 메모리 셀 어레이의 서로 다른 행의 메모리 셀에 동시에 판독 동작을 행할 수 있다.
또한, 도 6에 나타내는 타이밍 차트에서는, 기입 동작 후에 판독 동작을 행했지만, 도 4에 도시하는 타이밍 차트에 있어서 시각 T12 내지 시각 T14에서 행한 바와 같이 기입 동작과 판독 동작을 동시에 행할 수도 있다.
이상과 같이, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여, 복수의 프로세서에 공유되는 기억 장치의 데이터 기입용 트랜지스터를 형성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 와이드 밴드 갭 반도체 재료를 사용함으로써 정기적 또는 정상적인 전력 공급이 없더라도 장기간에 걸쳐 전위를 유지하는 것이 가능하기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 적어도 1 이상의 데이터 기입용 트랜지스터, 데이터 저장용 트랜지스터, 및 적어도 2 이상의 데이터 판독용 트랜지스터로 구성되는 메모리 셀을 구비한, 복수의 프로세서에 공유되는 기억 장치로 한다. 이에 의해, 적어도 듀얼 포트형의 SRAM의 메모리 셀보다 소자 수를 삭감할 수 있으므로, 메모리 셀의 점유 면적을 저감하고, 용이하게 당해 기억 장치의 대용량화를 도모할 수 있다.
또한, 복수의 프로세서에 있어서 상기 기억 장치를 공유하는 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 2)
본 실시 형태에서는, 상술한 실시 형태에 나타내는 기억 장치와는 다른 구성의 기억 장치 및 그 동작에 대해서, 도 7 내지 도 9를 참조하여 설명한다.
도 7은, (m×n)개의 메모리 셀(150)을 갖는 메모리 셀 어레이(170)의 블록도의 일례이다. 또한, 도 7에서의 메모리 셀(150)의 구성을 도 8에 나타내었다. 또한, 도 7에 나타내는 메모리 셀 어레이(170)는 상술한 실시 형태와 마찬가지로, 도 2에 도시하는 반도체 장치에서 기억 장치(14)로서 사용할 수 있다.
도 5에 도시하는 기억 장치는, 제1 프로세서(11)에 대하여 m개의 제1 기입 선택선(WSL1_1 내지 WSL1_m)과, n개의 제1 기입 데이터선(WDL1_1 내지 WDL1_n)과, 제1 구동 회로(121)와, 제5 구동 회로(125)가 설치되어 있었다. 또한, 제2 프로세서(12)에 대하여 m개의 제2 기입 선택선(WSL2_1 내지 WSL2_m)과, n개의 제2 기입 데이터선(WDL2_1 내지 WDL2_n)과, 제2 구동 회로(122)와, 제6 구동 회로(126)가 설치되어 있었다.
이에 반해, 도 7에 나타내는 기억 장치는, m개의 기입 선택선(WSL_1 내지 WSL_m)과, n개의 기입 데이터선(WDL_1 내지 WDL_n)과, m개의 기입 선택선(WSL_1 내지 WSL_m)과 전기적으로 접속된 제1 구동 회로(171)와, n개의 기입 데이터선(WDL_1 내지 WDL_n)과 전기적으로 접속된 제2 구동 회로(172)가 설치되어 있다. 즉, 도 7에 나타내는 기억 장치에서는, 기입용의 배선 및 구동 회로가 도 5에 도시하는 기억 장치의 절반으로 되어 있다.
또한, 제1 구동 회로(171)는 어드레스 신호 셀렉터(181)와, 제2 구동 회로(172)는 데이터 신호 셀렉터(182)와 전기적으로 접속되어 있다. 여기서, 어드레스 신호 셀렉터(181)는 제1 프로세서(11) 및 제2 프로세서(12)로부터 보내지는 어드레스 신호 및 라이트 인에이블 신호를 제1 프로세서(11)의 타이밍과 제2 프로세서(12)의 타이밍으로 나누어서 제1 구동 회로(171)에 출력하는 기능을 갖는다. 또한, 데이터 신호 셀렉터(182)는 제1 프로세서(11) 및 제2 프로세서(12)로부터 보내지는 데이터 신호 및 라이트 인에이블 신호를 제1 프로세서(11)의 타이밍과 제2 프로세서(12)의 타이밍으로 나누어서 제2 구동 회로(172)에 출력하는 기능을 갖는다.
즉, 제1 프로세서(11) 및 제2 프로세서(12)의 데이터 기입의 지시에 따라 컨트롤러(13)로부터 보내지는, 제1 라이트 인에이블 신호(WEN1), 제2 라이트 인에이블 신호(WEN2), 제1 기입 어드레스 신호(add(W)1) 및 제2 기입 어드레스 신호(add(W)2)는, 어드레스 신호 셀렉터(181)에 보내진다. 따라서, 제1 프로세서(11)의 신호를 보내는 타이밍과 제2 프로세서(12)의 신호를 보내는 타이밍으로 나누어, 라이트 인에이블 신호(WEN) 및 기입 어드레스 신호(add(W))가 제1 구동 회로(171)에 보내지고, 기입 선택선(WSL_1 내지 WSL_m)에 적절한 전위를 부여한다.
또한, 마찬가지로, 제1 프로세서(11) 및 제2 프로세서(12)의 데이터 기입의 지시에 따라 컨트롤러(13)로부터 보내지는, 제1 라이트 인에이블 신호(WEN1), 제2 라이트 인에이블 신호(WEN2), 제1 기입 데이터 신호(data(W)1) 및 제2 기입 데이터 신호(data(W)2)는, 데이터 신호 셀렉터(182)에 보내진다. 따라서, 제1 프로세서(11)의 신호를 보내는 타이밍과 제2 프로세서(12)의 신호를 보내는 타이밍으로 나누어, 라이트 인에이블 신호(WEN) 및 기입 데이터 신호(data(W))가 제2 구동 회로(172)에 보내지고, 기입 데이터선(WDL_1 내지 WDL_n)에 적절한 전위를 부여한다.
이러한 상위점에 따라서, 메모리 셀(100)에서 2개 설치되어 있었던 데이터 기입용 트랜지스터(101 및 102)가 메모리 셀(150)에서는 트랜지스터(152)만으로 되어 있다. 또한, 여기에서 트랜지스터(152)는 트랜지스터(101) 및 트랜지스터(102)와 마찬가지의 것을 사용한다. 또한, 트랜지스터(101) 및 트랜지스터(102)와 마찬가지로, 트랜지스터(152)의 드레인 전극(또는 소스 전극)은 노드 FG와 전기적으로 접속되어 있고, 게이트 전극은 기입 선택선(WSL)과 전기적으로 접속되어 있고, 소스 전극(또는 드레인 전극)은 기입 데이터선(WDL)과 전기적으로 접속되어 있다. 또한, 메모리 셀(150)의 다른 구성에 대해서는, 메모리 셀(100)과 마찬가지이므로, 상세에 대해서는, 상술한 실시 형태의 기재를 참작할 수 있다.
또한, 도 7에 나타내는 기억 장치의 다른 구성에 대해서는, 도 5에 도시하는 기억 장치와 마찬가지이므로, 상세에 대해서는, 상술한 실시 형태의 기재를 참작할 수 있다.
또한, 도 7에 도시하는 블록도에서는, 어드레스 신호 셀렉터(181)와 데이터 신호 셀렉터(182)를 나누어서 설치하고 있지만, 본 실시 형태는 이것에 한정되는 것이 아니다. 예를 들어, 어드레스 신호 셀렉터(181)와 데이터 신호 셀렉터(182)를 하나로 통합하는 구성으로 해도 된다. 또한, 도 7에 도시하는 블록도에서는, 어드레스 신호 셀렉터(181)와 데이터 신호 셀렉터(182)를 기억 장치의 내부에 설치하는 구성으로 하고 있지만, 본 실시 형태는 이것에 한정되는 것이 아니다. 예를 들어, 어드레스 신호 셀렉터(181)와 데이터 신호 셀렉터(182)가 기억 장치(14)의 외부에 설치되는 구성으로 해도 된다.
도 7에 나타내는 기억 장치의 동작에 대해서, 도 9에 나타내는 타이밍 차트를 사용하여 설명한다. 또한, 여기에서는 설명을 간단하게 하기 위해서, 메모리 셀(100)이 2(행)×2(열)로 배열된 메모리 셀 어레이(170)를 예로 들어서 설명을 행한다.
메모리 셀 어레이(170)는 제1 프로세서(11) 및 제2 프로세서(12)에 대해서, 각각 행마다 기입 동작 및 판독 동작을 행한다. 도 9에 나타내는 타이밍 차트에서는, 우선, 제1 프로세서(11)가 제1행째의 메모리 셀에 기입을 행하고, 다음으로 제2 프로세서(12)가 제2행째의 메모리 셀에 기입을 행한다. 기입 종료 후, 제1 프로세서(11)가 제1행째의 메모리 셀로부터 판독을 행하고, 동시에 제2 프로세서(12)가 제2행째의 메모리 셀로부터 판독을 행한다.
보다 구체적으로 도 9에 나타내는 타이밍 차트는, 우선, 제1 프로세서(11)의 신호를 보내는 타이밍의 시각 T1 내지 시각 T3에 걸쳐서, 제1 프로세서(11)의 지시에 따라 제1행 제1열의 메모리 셀(100) [1, 1]에 데이터 "1"을, 제1행 제2열의 메모리 셀(100) [1, 2]에 데이터 "0"을 기입한다. 이어서, 제2 프로세서(12)의 신호를 보내는 타이밍의 시각 T3 내지 시각 T5에 걸쳐서, 제2 프로세서(12)의 지시에 따라 제2줄 제1열의 메모리 셀(100) [2, 1]에 데이터 "0"을, 제2줄 제2열의 메모리 셀(100) [2, 2]에 데이터 "1"을 기입한다. 이어서, 시각 T5 내지 시각 T7에 걸쳐서, 제1 프로세서(11)에 대한 제1행 제1열의 메모리 셀(100) [1, 1]의 데이터 "1"의 판독, 제1 프로세서(11)에 대한 제1행 제2열의 메모리 셀(100) [1, 2]의 데이터 "0"의 판독, 제2 프로세서(12)에 대한 제2줄 제1열의 메모리 셀(100) [2, 1]의 데이터 "0"의 판독 및 제2 프로세서(12)에 대한 제2줄 제2열의 메모리 셀(100) [2, 2]의 데이터 "1"의 판독을 동시에 행한다. 여기서, 상기 기입 동작 및 판독 동작은, 컨트롤러(13)로부터 입력되는 클록 신호(CLK)과 동기하여 연속적으로 행해진다. 이하, 도 9에 나타내는 타이밍 차트에 따라 자세한 동작의 설명을 행한다.
우선, 시각 T1 내지 시각 T2에 걸쳐서, 어드레스 신호 셀렉터(181)로부터, 라이트 인에이블 신호(WEN)로서 고전위 H와, 기입 선택선(WSL_1)이 선택되는 기입 어드레스 신호(add(W))가 제1 구동 회로(171)에 부여된다. 이에 따라, 기입 선택선(WSL_1)에 고전위 H가 부여되고, 기입 선택선(WSL_2)에 저전위 L이 부여된다. 이에 의해, 트랜지스터(152) [1, 1] 및 트랜지스터(152) [1, 2]가 온 상태로 되고, 트랜지스터(152) [2, 1] 및 트랜지스터(152) [2, 2]가 오프 상태로 된다.
또한, 이때, 데이터 신호 셀렉터(182)로부터, 라이트 인에이블 신호(WEN)로서 고전위 H와, 기입 데이터 신호(data(W))가 제2 구동 회로(172)에 부여된다. 이에 따라, 기입 데이터선(WDL_1)에 고전위 H가 부여되고, 기입 데이터선(WDL_2)에 저전위 L이 부여된다. 상기에 의해, 기입 데이터선(WDL_1)의 고전위 H는 온 상태의 트랜지스터(152) [1, 1]을 통해 노드 FG [1, 1]에 부여된다. 또한, 기입 데이터선(WDL_2)의 저전위 L은 온 상태의 트랜지스터(152) [1, 2]를 통해 노드 FG [1, 2]에 부여된다. 또한 이때, 제2행째의 메모리 셀(150)의 트랜지스터(152)는 오프 상태로 되어 있으므로, 불필요한 전위가 제2행째의 메모리 셀(150)의 노드 FG에 부여되는 것을 방지할 수 있다.
시각 T2 내지 시각 T3에 걸쳐서, 라이트 인에이블 신호(WEN)는 고전위 H가 유지되고, 기입 어드레스 신호(add(W))도 유지된다. 여기서, 기입 선택선(WSL_1)의 전위는 저전위 L이 된다. 한편 기입 선택선(WSL_2), 기입 데이터선(WDL_1) 및 기입 데이터선(WDL_2)의 전위는 유지된다. 이에 의해, 기입 데이터선(WDL_1) 및 기입 데이터선(WDL_2)의 전위가 유지된 상태에서 트랜지스터(152) [1, 1] 및 트랜지스터(152) [1, 2]가 오프 상태로 되므로, 노드 FG [1, 1] 및 노드 FG [1, 2]에 부여된 전위가 유지된다. 이와 같이 하여, 메모리 셀(150) [1, 1]에 데이터 "1"이, 메모리 셀(150) [1, 2]에 데이터 "0"이 기입된다.
이어서, 시각 T3 내지 시각 T4에 걸쳐서, 어드레스 신호 셀렉터(181)로부터, 라이트 인에이블 신호(WEN)로서 고전위 H와, 기입 선택선(WSL_2)이 선택되는 기입 어드레스 신호(add(W))가 제1 구동 회로(171)에 부여된다. 이에 따라, 기입 선택선(WSL_1)에 저전위 L이 부여되고, 기입 선택선(WSL_2)에 고전위 H가 부여된다. 이에 의해, 트랜지스터(152) [1, 1] 및 트랜지스터(152) [1, 2]가 오프 상태로 되고, 트랜지스터(152) [2, 1] 및 트랜지스터(152) [2, 2]가 온 상태로 된다.
또한, 이때, 데이터 신호 셀렉터(182)로부터, 라이트 인에이블 신호(WEN)로서 고전위 H와, 기입 데이터 신호(data(W))가 제2 구동 회로(172)에 부여된다. 이에 따라, 기입 데이터선(WDL_1)에 저전위 L이 부여되고, 기입 데이터선(WDL_2)에 고전위 H가 부여된다. 상기에 의해, 기입 데이터선(WDL_1)의 저전위 L은 온 상태의 트랜지스터(152) [2, 1]을 통해 노드 FG [2, 1]에 부여된다. 또한, 기입 데이터선(WDL_2)의 고전위 H는 온 상태의 트랜지스터(152) [2, 2]를 통해 노드 FG [2, 2]에 부여된다. 또한 이때, 제1행째의 메모리 셀(150)의 트랜지스터(152)는 오프 상태로 되어 있으므로, 불필요한 전위가 제1행째의 메모리 셀(150)의 노드 FG에 부여되는 것을 방지할 수 있다.
시각 T4 내지 시각 T5에 걸쳐서, 라이트 인에이블 신호(WEN)는 고전위 H가 유지되고, 기입 어드레스 신호(add(W))도 유지된다. 여기서, 기입 선택선(WSL_2)의 전위는 저전위 L이 된다. 한편 기입 선택선(WSL_1), 기입 데이터선(WDL_1) 및 기입 데이터선(WDL_2)의 전위는 유지된다. 이에 의해, 기입 데이터선(WDL_1) 및 기입 데이터선(WDL_2)의 전위가 유지된 상태에서 트랜지스터(152) [2, 1] 및 트랜지스터(152) [2, 2]가 오프 상태로 되므로, 노드 FG [2, 1] 및 노드 FG [2, 2]에 부여된 전위가 유지된다. 이와 같이 하여, 메모리 셀(150) [2, 1]에 데이터 "0"이, 메모리 셀(150) [2, 2]에 데이터 "1"이 기입된다.
또한, 제1 프로세서(11) 및 제2 프로세서(12)로부터의 데이터의 기입이 행해지는 시각 T1 내지 시각 T5에서는, 도 4에 도시하는 타이밍 차트 시각 T1 내지 시각 T3과 마찬가지로, 제1 프로세서(11) 및 제2 프로세서(12)에 대한 데이터의 판독은 행해지지 않는다.
도 7 및 도 8에 도시한 바와 같이, 어드레스 신호 셀렉터 및 데이터 신호 셀렉터를 접속시킨 기입용의 구동 회로 및 당해 구동 회로에 전기적으로 접속시킨 데이터 기입용 트랜지스터와, 접속되는 프로세서의 수에 따라 메모리 셀의 데이터 판독용 트랜지스터를 복수 설치함으로써, 메모리 셀 어레이의 서로 다른 행의 메모리 셀에 동시에 기입 동작을 행할 수 있다.
또한, 시각 T5 내지 T7의 판독 동작은, 도 9에 나타내는 타이밍 차트에 있어서 시각 T3 내지 시각 T5에 행한 판독 동작과 마찬가지의 방법으로 행할 수 있다.
또한, 도 9에 나타내는 타이밍 차트에서는, 기입 동작 후에 판독 동작을 행했지만, 도 4에 도시하는 타이밍 차트에 있어서 시각 T12 내지 시각 T14에서 행한 바와 같이 기입 동작과 판독 동작을 동시에 행할 수도 있다.
상술한 실시 형태에 나타낸 바와 같이, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여, 복수의 프로세서에 공유되는 기억 장치의 데이터 기입용 트랜지스터를 형성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 와이드 밴드 갭 반도체 재료를 사용함으로써 정기적 또는 정상적인 전력 공급이 없더라도 장기간에 걸쳐 전위를 유지하는 것이 가능하기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 적어도 1 이상의 데이터 기입용 트랜지스터, 데이터 저장용 트랜지스터, 및 적어도 2 이상의 데이터 판독용 트랜지스터로 구성되는 메모리 셀을 구비한, 복수의 프로세서에 공유되는 기억 장치로 한다. 이에 의해, 적어도 듀얼 포트형의 SRAM의 메모리 셀보다 소자 수를 삭감할 수 있으므로, 메모리 셀의 점유 면적을 저감하고, 용이하게 당해 기억 장치의 대용량화를 도모할 수 있다.
또한, 복수의 프로세서에 있어서 상기 기억 장치를 공유하는 반도체 장치를 제공할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 3)
본 실시 형태에서는, 상술한 실시 형태에 나타내는 기억 장치의 제작 방법의 일례에 대해서, 도 10 내지 도 14를 사용하여 설명한다. 예로서 도 1에 도시하는 메모리 셀(100)의 트랜지스터(101) 및 트랜지스터(103)의 제작 방법에 대하여 설명한다. 또한, 도 10 내지 도 13에서, A-B에 나타내는 단면도는, 와이드 밴드 갭 반도체로서 산화물 반도체를 갖는 트랜지스터(101), n채널형 트랜지스터(103)가 형성되는 영역의 단면도에 상당하고, C-D에 나타내는 단면도는, 산화물 반도체막을 갖는 트랜지스터(101)의 드레인 전극(또는 소스 전극)과 n채널형 트랜지스터(103)의 게이트 전극이 접속된 노드 FG에서의 단면도에 상당한다.
또한, 도 1에 도시하는 트랜지스터(102) 및 도 8에 도시하는 트랜지스터(152)는 트랜지스터(101)와 마찬가지의 재료 및 마찬가지의 방법으로 형성할 수 있다. 또한, 도 1에 도시하는 트랜지스터(104) 및 트랜지스터(105)는 트랜지스터(103)와 마찬가지의 재료 및 마찬가지의 방법으로 형성할 수 있다.
우선, 도 10a에 도시한 바와 같이, p형의 반도체 기판(201)에 소자 분리 영역(203)을 형성한다.
p형의 반도체 기판(201)으로는, p형의 도전형을 갖는 단결정 실리콘 기판(실리콘 웨이퍼), 화합물 반도체 기판(SiC 기판, GaN 기판 등)을 사용할 수 있다.
또한, p형의 반도체 기판(201) 대신에 SOI(Silicon On Insulator) 기판으로 하고, 경면 연마 웨이퍼에 산소 이온을 주입한 후, 고온 가열함으로써, 표면으로부터 일정한 깊이에 산화층을 형성시킴과 함께, 표면층에 발생한 결함을 소멸시켜서 만들어진 소위 SIMOX(Separation by IMplanted OXygen) 기판이나, 수소 이온 주입에 의해 형성된 미소 보이드의 열처리에 의한 성장을 이용하여 반도체 기판을 벽개하는 스마트 커트법이나, ELTRAN법(Epitaxial Layer Transfer: 캐논사의 등록 상표) 등을 사용하여 형성한 SOI 기판을 사용해도 된다.
소자 분리 영역(203)은 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법 등을 사용하여 형성한다.
또한, 동일 기판 위에 p채널형 트랜지스터를 형성하는 경우, 예를 들어 도 3a 또는 도 3b에 나타내는 판독 회로를 동일 기판위에 제작하는 경우, 반도체 기판(201)이 p형 반도체 기판이면, 그 일부에 n웰 영역을 형성해도 된다. n웰 영역은, 인, 비소 등의 n형을 부여하는 불순물 원소를 첨가하여 형성된다.
또한, 여기에서는, 반도체 기판(201)으로서 p형의 반도체 기판을 사용하고 있지만, n형의 반도체 기판을 사용하여 p채널형 트랜지스터를 형성해도 된다. 그 경우, n형의 반도체 기판에 p형을 부여하는 붕소 등의 불순물 원소가 첨가된 p웰 영역을 형성하고, 동일 기판위에 n채널형 트랜지스터를 형성해도 된다.
이어서, 도 10b에 도시한 바와 같이, 반도체 기판(201) 위에 게이트 절연막(207) 및 게이트 전극(209)을 형성한다.
열처리를 행하여 반도체 기판(201)의 표면을 산화한 산화 실리콘막을 형성한다. 또는, 열산화법에 의해 산화 실리콘막을 형성한 후에, 질화 처리를 행함으로써 산화 실리콘막의 표면을 질화시킴으로써, 산화 실리콘막과 산소와 질소를 갖는 실리콘막(산화질화 실리콘막)의 적층 구조로 형성한다. 이어서, 산화 실리콘막 또는 산질화 실리콘막의 일부를 선택적으로 에칭하여 게이트 절연막(207)을 형성한다. 또는, 두께 5 내지 50nm의 산화 실리콘, 산화질화 실리콘, 고유전율 물질(high-k 재료라고도 함)인 탄탈산화물, 산화하프늄, 산화하프늄 실리케이트, 산화지르코늄, 산화 알루미늄, 산화티타늄 등의 금속 산화물 또는 산화란탄 등의 희토류 산화물 등을, CVD법, 스퍼터링법 등을 사용하여 형성한 후, 선택적으로 일부를 에칭하여 게이트 절연막(207)을 형성한다.
게이트 전극(209)은 탄탈, 텅스텐, 티타늄, 몰리브덴, 크롬, 니오븀 등에서 선택된 금속 또는 이들의 금속을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하는 것이 바람직하다. 또한, 인 등의 불순물을 첨가한 다결정 실리콘을 사용할 수 있다. 또한, 금속 질화물막과 상기 금속막의 적층 구조로 게이트 전극(209)을 형성해도 된다. 금속 질화물로는, 질화텅스텐, 질화몰리브덴, 질화티타늄을 사용할 수 있다. 금속 질화물막을 설치함으로써, 금속막의 밀착성을 향상시킬 수 있어, 박리를 방지할 수 있다.
게이트 전극(209)은 도전막을 스퍼터링법, CVD법 등에 의해 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여 형성된다.
여기에서는, 열처리를 행하여, 반도체 기판(201) 상의 표면을 산화한 산화 실리콘막을 형성하고, 상기 산화 실리콘막 위에 질화 탄탈막 및 텅스텐막이 적층된 도전막을 스퍼터링법에 의해 형성한 후, 산화 실리콘막 및 도전막의 각각 일부를 선택적으로 에칭하여, 게이트 절연막(207) 및 게이트 전극(209)을 형성한다.
또한, 고집적화를 실현하기 위해서는, 게이트 전극(209)의 측면에 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편으로, 트랜지스터의 특성을 중시하는 경우에는, 게이트 전극(209)의 측면에 사이드 월 절연층을 설치할 수도 있다.
이어서, 도 10c에 도시한 바와 같이, 반도체 기판(201)에 n형을 부여하는 불순물 원소를 첨가하여, n형의 불순물 영역(211a), n형의 불순물 영역(211b)을 형성한다. 또한, 동일 기판위에 n웰 영역을 형성하고 있는 경우, 당해 영역에 p형을 부여하는 불순물 원소를 첨가해서 p형의 불순물 영역을 형성한다. n형의 불순물 영역(211a), n형의 불순물 영역(211b) 및 p형의 불순물 영역에서의 n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소의 농도는, 1×1019atoms/cm3 이상 1×1021atoms/cm3 이하로 하는 것이 바람직하다. n형을 부여하는 불순물 원소 및 p형을 부여하는 불순물 원소는, 이온 도핑법, 이온 주입법 등을 적절히 사용하여 반도체 기판(201) 및 n웰 영역에 첨가한다.
또한, 게이트 전극(209)의 측면에 사이드 월 절연층을 설치하는 경우, 당해 사이드 월 절연층과 중첩하는 영역에, n형의 불순물 영역(211a), n형의 불순물 영역(211b) 및 p형의 불순물 영역과는 서로 다른 불순물 농도의 불순물 영역을 형성할 수 있다.
이어서, 도 10d에 도시한 바와 같이, 반도체 기판(201), 소자 분리 영역(203), 게이트 절연막(207) 및 게이트 전극(209) 위에 스퍼터링법, CVD법 등에 의해 절연막(215) 및 절연막(217)을 형성한다.
절연막(215) 및 절연막(217)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 되고, 적층 또는 단층으로 설치한다. 또한, 절연막(215)을 CVD법에 의해 형성함으로써, 절연막(215)의 수소 함유량이 높아진다. 이러한 절연막(215)을 사용하여 가열 처리를 행함으로써, 반도체 기판을 수소화하고, 수소에 의해 댕글링 본드를 종단시켜, 당해 반도체 기판 중의 결함을 저감할 수 있다.
또한, 절연막(217)으로서, BPSG(Boron Phosphorus Silicate Glass) 등의 무기 재료, 또는 폴리이미드, 아크릴 등의 유기 재료를 사용하여 형성함으로써, 절연막(217)의 평탄성을 높일 수 있다.
절연막(215) 또는 절연막(217)을 형성한 후, n형의 불순물 영역(211a), n형의 불순물 영역(211b) 및 p형의 불순물 영역에 첨가된 불순물 원소를 활성화하기 위한 열처리를 행한다.
이상의 공정에 의해, 도 10d에 도시한 바와 같이, n채널형 트랜지스터(103)를 제작할 수 있다. 여기서, 트랜지스터(103)는 단결정 실리콘 등의 산화물 반도체와는 다른 반도체를 사용하여 형성되므로, 충분한 고속 동작이 가능하게 된다. 이에 의해, 충분히 고속의 판독 동작이 가능한 기억 장치를 형성할 수 있다.
이어서, 절연막(215) 및 절연막(217)의 일부를 선택적으로 에칭하여 개구부를 형성한다. 이어서, 개구부에 콘택트 플러그(219a) 및 콘택트 플러그(219b)를 형성한다. 대표적으로는, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP(Chemical Mechanical Polishing)법이나 에칭 등에 의해 평탄화 처리를 행하고, 도전막의 표면의 불필요한 부분을 제거하여 도전막을 형성한다.
콘택트 플러그(219a) 및 콘택트 플러그(219b)가 되는 도전막은, WF6 가스와 SiH4 가스로부터 CVD법으로 텅스텐 실리사이드를 형성하여, 개구부에 도전막을 매립함으로써 형성된다.
이어서, 절연막(217) 및 콘택트 플러그(219a) 및 콘택트 플러그(219b) 위에 스퍼터링법, CVD법 등에 의해 절연막을 형성한 후, 상기 절연막의 일부를 선택적으로 에칭하여 홈부를 갖는 절연막(221)을 형성한다. 이어서, 스퍼터링법, CVD법 등에 의해 도전막을 형성한 후, CMP법이나 에칭 등에 의해 평탄화 처리를 행하고, 상기 도전막의 표면의 불필요한 부분을 제거하여, 배선(223a) 및 배선(223b)을 형성한다(도 11a 참조).
여기서, 배선(223a)은 트랜지스터(103)의 소스 전극으로서 기능하고, 도 1에 도시하는 제1 전원선(107)과 전기적으로 접속된다. 또한, 배선(223b)은 트랜지스터(103)의 드레인 전극으로서 기능하고, 도 1에 도시하는 트랜지스터(104)의 소스 전극 및 트랜지스터(105)의 소스 전극과 전기적으로 접속된다. 또한, 여기에서는, 트랜지스터(103), 트랜지스터(104) 및 트랜지스터(105)가 배선(223b)을 통해 전기적으로 접속되는 예를 나타냈지만, 이것에 한정되는 것이 아니다. 예를 들어, 트랜지스터(103)의 드레인 영역으로서 기능하는 불순물 영역(211b)을 트랜지스터(104) 및 트랜지스터(105)와 공유하는 구성으로 해도 된다.
절연막(221)은 절연막(215)과 마찬가지의 재료를 사용하여 형성할 수 있다.
배선(223a) 및 배선(223b)으로서, 알루미늄, 티타늄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체 금속 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 사용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 텅스텐막 위에 티타늄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 겹쳐서 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 산화인듐, 산화주석 또는 산화아연을 포함하는 투명 도전 재료를 사용해도 된다.
평탄화된 절연막(221), 배선(223a) 및 배선(223b)을 사용함으로써 후에 형성하는 산화물 반도체막을 갖는 트랜지스터에서의 전기 특성의 변동을 저감할 수 있다. 또한, 산화물 반도체막을 갖는 트랜지스터를 수율 높게 형성할 수 있다.
이어서, 가열 처리 또는 플라즈마 처리에 의해, 절연막(221), 배선(223a) 및 배선(223b)에 포함되는 수소를 탈리시키는 것이 바람직하다. 그 결과, 후의 가열 처리에 있어서, 후에 형성되는 절연막 및 산화물 반도체막 중에 수소가 확산되는 것을 방지할 수 있다. 또한, 가열 처리는, 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 100℃ 이상 기판의 왜곡점 미만에서 행한다. 또한, 플라즈마 처리는, 희가스, 산소, 질소 또는 산화질소(아산화질소, 일산화질소, 이산화질소 등)를 사용한다.
이어서, 절연막(221) 및 배선(223a) 및 배선(223b) 위에 스퍼터링법, CVD법 등에 의해 절연막(225)을 형성한다. 절연막(225)으로는, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 산화갈륨, 산화하프늄, 산화이트륨, 산화 알루미늄, 산화질화 알루미늄을 단층 또는 적층하여 형성한다. 또한, 절연막(225)으로서, 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하여 형성하는 것이 바람직하다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막으로는, 화학 양론비를 만족하는 산소보다 많은 산소를 포함하는 산화 절연막을 사용한다. 가열에 의해 산소의 일부가 탈리하는 산화 절연막은, 가열에 의해 산소가 탈리하기 때문에, 후속 공정에서 행하는 가열에 의해 산화물 반도체막에 산소를 확산시킬 수 있다.
또한, 절연막(225)을 적층 구조로 하는 경우, 하측의 절연막을 하층으로부터 확산되는 불순물의 혼입을 방지하는, 배리어막으로서 기능하는 절연막으로 하는 것이 바람직하다. 특히 반도체 기판(201)으로서 단결정 실리콘 기판, SOI 기판 또는 실리콘 등으로 형성된 반도체 소자가 설치된 기판 등을 사용하는 경우, 기판에 포함되는 수소 등이 확산하여 후에 형성되는 산화물 반도체막에 혼입되는 것을 방지할 수 있다. 이러한 절연막으로는, 예를 들어 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 성막한, 질화 실리콘막, 질화산화 실리콘막 또는 산화 알루미늄막 등을 사용할 수 있다.
또한, 절연막(225)은 CMP 처리 등을 행하여 평탄화를 도모하는 것이 바람직하다. 절연막(225)의 표면의 평균 면 조도(Ra)는 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 한다.
또한, 본 명세서 등에서 평균 면 조도(Ra)란, JISB0601:2001(ISO4287:1997)에서 정의되어 있는 산술 평균 조도(Ra)를 곡면에 대해 적용할 수 있도록 삼차원으로 확장한 것이며, 기준면에서부터 지정면까지의 편차의 절대값을 평균한 값으로 표현된다.
평균 면 조도(Ra)는 측정 데이터가 나타내는 면인 지정면을 Z=F(X, Y)로 나타낼 때, 기준면에서부터 지정면까지의 편차의 절대값을 평균한 값으로 표현되며, 다음 식으로 주어진다.
Figure pat00001
여기서, 지정면이란, 조도 계측의 대상이 되는 면이며, 좌표(x1, y1, f(x1, y1)), (x1, y2, f(x1, y2)), (x2, y1, f(x2, y1)), (x2, y2, f(x2, y2))의 4점으로 나타내지는 사각형의 영역으로 하고, 지정면을 xy 평면에 투영한 직사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. 평균 면 조도(Ra)는 원자간력 현미경(AFM: Atomic Force Microscope)으로 측정 가능하다.
상기 CMP 처리는, 1회 행해도 되고, 복수 회 행해도 된다. 복수 회로 나누어서 CMP 처리를 행하는 경우에는, 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이렇게 연마 레이트가 상이한 연마를 조합함으로써, 절연막(225)의 표면의 평탄성을 더욱 향상시킬 수 있다.
또한, 절연막(225)을 평탄화시키는 처리로는, 플라즈마 처리를 사용할 수도 있다. 플라즈마 처리는, 진공의 챔버에 불활성 가스, 예를 들어 아르곤 가스 등의 희가스를 도입하여, 피처리면을 음극으로 하는 전계를 가하여 행한다. 그 원리로는 플라즈마 드라이 에칭법과 동등하지만, 불활성 가스를 사용하여 행한다. 즉, 이 플라즈마 처리는, 피처리면에 불활성 가스의 이온을 조사하여, 스퍼터링 효과에 의해 표면이 미세한 요철을 평탄화하는 처리이다. 이로부터, 당해 플라즈마 처리를 "역스퍼터 처리"라고 칭할 수도 있다.
이 플라즈마 처리시, 플라즈마 중에는 전자와 아르곤의 양이온이 존재하고, 음극 방향으로 아르곤의 양이온이 가속된다. 가속된 아르곤의 양이온은 피처리면을 스퍼터한다. 이때, 상기 피처리면의 볼록부부터 우선적으로 스퍼터된다. 피처리면으로부터 스퍼터된 입자는, 피처리면의 다른 장소에 부착된다. 이때, 상기 피처리면의 오목부에 우선적으로 부착된다. 이렇게 볼록부를 깎고, 오목부를 매립함으로써 피처리면의 평탄성이 향상된다. 또한, 플라즈마 처리와 CMP 처리를 병용함으로써 절연막(225)의 평탄화를 더욱 도모할 수 있다.
또한, 당해 플라즈마 처리에 의해, 절연막(225) 표면에 부착된 산소, 수분, 유기물 등의 불순물을 스퍼터링의 효과로 제거하는 것도 가능하다.
또한, 산화물 반도체의 성막을 행하기 전에, 성막실의 가열 및 배기를 행하여, 성막실 중의 수소, 물, 수산기, 수소화물 등의 불순물을 제거해 두는 것이 바람직하다. 특히 성막실의 내벽에 흡착하여 존재하는 이들 불순물을 제거하는 것이 중요하다. 여기서, 가열 처리는, 예를 들어 100℃ 이상 450℃ 이하에서 행하면 된다. 또한, 처리실의 배기는, 드라이 펌프 등의 저진공 펌프와, 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 된다. 터보 분자 펌프는 큰 크기의 분자의 배기가 우수한 한편, 수소나 물의 배기 능력이 낮다. 따라서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효해진다. 또한 이때, 불활성 가스를 도입하면서 불순물의 제거를 행하면, 배기만 해서는 탈리하기 어려운 물 등의 탈리 속도를 더욱 크게 할 수 있다. 이러한 처리를 행하여 산화물 반도체의 성막 전에 성막실의 불순물을 제거함으로써, 산화물 반도체에 대한 수소, 물, 수산기, 수소화물 등의 혼입을 저감할 수 있다.
또한, 산화물 반도체막을 스퍼터링 장치로 성막하기 전에, 스퍼터링 장치에 더미 기판을 반입하고, 더미 기판위에 산화물 반도체막을 성막하여, 타깃 표면 또는 방착판에 부착된 수소, 수분을 제거하는 공정을 행해도 된다.
이어서, 절연막(225) 위에 스퍼터링법, 도포법, 인쇄법, 증착법, PCVD법, PLD법, ALD법 또는 MBE법 등을 사용하여 산화물 반도체막(227)을 형성한다(도 11b 참조). 여기에서는, 산화물 반도체막(227)으로서, 스퍼터링법에 의해, 1nm 이상 50nm 이하, 바람직하게는 3nm 이상 20nm 이하의 두께로 산화물 반도체막을 형성한다. 산화물 반도체막(227)의 두께를 상기 두께로 함으로써, 트랜지스터의 미세화에 수반하여 발생할 우려가 있는 단채널 효과를 억제할 수 있다.
산화물 반도체막(227)에 사용하는 산화물 반도체로는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 변동을 저감시키기 위한 스테빌라이저로서, 그것들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다.
또한, 다른 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수 종을 가져도 된다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, In-Zn계 산화물, Sn-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Sn-Hf-Zn계 산화물을 사용할 수 있다. 또한, 상기 산화물 반도체에 산화 실리콘을 포함해도 된다. 여기서, 예를 들어 In-Ga-Zn계 산화물이란, 인듐(In), 갈륨(Ga), 아연(Zn)을 주성분으로서 갖는 산화물이라는 의미이며, In과 Ga와 Zn의 비율은 상관없다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어 있어도 된다. 이때, 상기 산화물 반도체에서는, 화학 양론비에 대하여 산소를 과잉으로 하면 바람직하다. 산소를 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)으로 표기되는 재료를 사용해도 된다. 또한, M은, Ga, Fe, Mn 및 Co에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)으로 표기되는 재료를 사용해도 된다.
또한, 산화물 반도체막(227)에 있어서, 알칼리 금속 또는 알칼리 토금속의 농도는, 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리 토금속은, 산화물 반도체와 결합하면 캐리어가 생성되는 경우가 있어, 트랜지스터의 오프 전류의 상승의 원인이 되기 때문이다.
또한, 산화물 반도체막(227)에는, 5×1018atoms/cm3 이하의 질소가 포함되어도 된다.
또한, 산화물 반도체막(227)에 사용하는 것이 가능한 산화물 반도체는, 실리콘 반도체보다 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다 낮은, 와이드 밴드 갭 반도체로 한다. 예를 들어, 당해 와이드 밴드 갭 반도체의 밴드 갭은, 2.5eV 이상 4eV 이하, 바람직하게는 3eV 이상 3.8eV 이하로 하면 된다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 사용함으로써 트랜지스터의 오프 전류를 저감할 수 있다.
산화물 반도체막(227)은 단결정 구조이어도 되고, 또한, 산화물 반도체막(227)은 비단결정을 가져도 된다. 비단결정은, 예를 들어 비정질, 미결정, 다결정, CAAC(C Axis Aligned Crystal)를 갖는다. 미결정은, CAAC보다 결함 준위 밀도가 높다. 또한, CAAC를 갖는 산화물 반도체를, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)라고 칭한다.
아몰퍼스 상태의 산화물 반도체는, 비교적 용이하게 평탄한 표면을 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작했을 때의 계면 산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한, 결정성을 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면위에 산화물 반도체를 형성하는 것이 바람직하고, 상술한 바와 같이, 절연막(225)의 표면의 평균 면 조도(Ra)를 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하로 하고, 그 위에 산화물 반도체막(227)을 형성하는 것이 바람직하다.
여기에서는, 산화물 반도체막(227)을 스퍼터링법에 의해 형성한다. 타깃으로는, 상기 산화물에 대응한 것을 사용할 수 있다.
산화물 반도체로서 In-Ga-Zn-O계의 재료를 사용하는 경우, 타깃은 상기 산화물 반도체막(227)의 재료 및 그 조성에 맞춰서 적절히 설정하면 된다. 예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=1:3:2, In:Ga:Zn=3:1:2, 또는 In:Ga:Zn=2:1:3의 원자수비의 In-Ga-Zn계 산화물이나 그 조성 근방의 산화물을 타깃으로 하여 사용하면 된다. 단, 타깃은, 이들 재료 및 조성에 한정되는 것은 아니다.
그러나, 이것에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 격차 등)에 따라서 적절한 조성의 것을 사용하면 된다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
또한, 스퍼터링 가스는, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 희가스 및 산소의 혼합 가스를 적절히 사용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스는, 산화물 반도체막에 대한 수소, 물, 수산기, 수소화물 등의 혼입을 방지하기 위해서, 수소, 물, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는, RF 전원 장치, AC 전원 장치, DC 전원 장치 등을 적절히 사용할 수 있다.
또한, 산화물 반도체막을 성막하는 처리실은, 누설 레이트를 1×10-10Pa·m3/초 이하로 하는 것이 바람직하고, 그에 의해 스퍼터링법에 의해 성막할 때, 막 중으로의 불순물의 혼입을 저감할 수 있다. 이와 같이, 산화물 반도체막의 성막 공정에서, 더욱 바람직하게는 산화 절연막의 성막 공정에서, 처리실의 압력, 처리실의 누설 레이트 등에 있어서, 불순물의 혼입을 최대한 억제함으로써, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 혼입을 저감할 수 있다. 또한, 산화 절연막으로부터 산화물 반도체막에 대한 수소 등의 불순물의 확산을 저감할 수 있다.
또한, 산화물 반도체막(227)으로서, 예를 들어 결정 부분을 갖는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)를 가져도 된다. CAAC-OS는, 예를 들어 c축 배향하고, a축 또는/및 b축은 매크로하게 정렬되어 있지 않은 산화물 반도체를 갖고 있다.
산화물 반도체막(227)은 예를 들어 미결정을 가져도 된다. 또한, 미결정을 갖는 산화물 반도체를 미결정 산화물 반도체라고 칭한다. 미결정 산화물 반도체막은, 예를 들어 1nm 이상 10nm 미만의 크기의 미결정을 막 중에 포함하는 산화물 반도체를 갖고 있다. 또는, 미결정 산화물 반도체막은, 예를 들어 비정질위에 1nm 이상 10nm 미만의 결정부를 갖는 결정-비정질 혼합상 구조의 산화물 반도체를 갖고 있다.
산화물 반도체막(227)은 예를 들어 비정질을 가져도 된다. 또한, 비정질을 갖는 산화물 반도체를 비정질 산화물 반도체라고 칭한다. 비정질 산화물 반도체막은, 예를 들어 원자 배열이 무질서하며, 결정 성분이 없는 산화물 반도체를 갖고 있다. 또는, 비정질 산화물 반도체막은, 예를 들어 완전한 비정질이며, 결정부를 갖지 않은 산화물 반도체를 갖고 있다.
또한, 산화물 반도체막(227)이 CAAC-OS, 미결정 산화물 반도체, 비정질 산화물 반도체의 혼합막이어도 된다. 혼합막은, 예를 들어 비정질 산화물 반도체의 영역과, 미결정 산화물 반도체의 영역과, CAAC-OS의 영역을 갖는다. 또한, 혼합막은, 예를 들어 비정질 산화물 반도체의 영역과, 미결정 산화물 반도체의 영역과, CAAC-OS의 영역의 적층 구조를 가져도 된다.
또한, 산화물 반도체막(227)은 예를 들어 단결정을 가져도 된다.
산화물 반도체막(227)은 복수의 결정부를 갖고, 당해 결정부의 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되어 있는 것이 바람직하다. 또한, 서로 다른 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 된다. 그러한 산화물 반도체막의 일례로는, CAAC-OS막이 있다.
CAAC-OS막은, 완전한 단결정이 아니며(비단결정의 1종), 완전한 비정질도 아니다. CAAC-OS막은, 예를 들어 비정질위에 결정부를 갖는 결정-비정질 혼합상 구조의 산화물 반도체를 갖고 있다. 또한, 당해 결정부는, 1변이 100nm 미만인 입방체 내에 수용되는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰 상에서는, CAAC-OS막에 포함되는 비정질부와 결정부의 경계가 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에는 입계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은, 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는, c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬되고, 또한 ab면에 수직인 방향에서 보아 금속 원자가 삼각 형상 또는 육각형 형상으로 배열하고, c축에 수직인 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열하고 있다. 또한, 서로 다른 결정부간에서, 각각 a축 및 b축의 방향이 상이해도 된다. 본 명세서에서, 단순히 수직이라고 기재하는 경우, 80°이상 100°이하, 바람직하게는 85°이상 95°이하의 범위도 포함되는 것으로 한다. 또한, 단순히 평행이라고 기재하는 경우, -10°이상 10°이하, 바람직하게는 -5°이상 5°이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에 있어서, 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 형성 과정에서, 산화물 반도체막의 표면측에서부터 결정 성장시킬 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써, 당해 불순물 첨가 영역에서 결정부가 비정질화하기도 한다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은, CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 되도록 정렬되어 있다. 결정부는, 성막함으로써 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 사용한 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다. 따라서, 당해 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 된다.
또한, CAAC-OS와 같이 결정부를 갖는 산화물 반도체에서는, 보다 벌크내 결함을 저감할 수 있고, 표면의 평탄성을 높이면 아몰퍼스 상태의 산화물 반도체 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는, 평균 면 조도(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 보다 바람직하게는 0.1nm 이하인 표면위에 형성하면 된다.
산화물 반도체막(227)을 CAAC-OS로 하는 경우에는, 산화물 반도체막(227)을 성막할 때에 기판 온도가 200℃를 초과해서 700℃ 이하, 바람직하게는 300℃를 초과해서 500℃ 이하, 보다 바람직하게는 400℃ 이상 450℃ 이하가 되도록 기판을 가열한다. 이와 같이, 기판을 가열하면서 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)을 CAAC-OS로 할 수 있다.
또한, 상기 온도 범위에서 가열하면서, 1 원자층 이상 10nm 이하, 바람직하게는 2nm 이상 5nm 이하의 얇은 막 두께의 제1 산화물 반도체막을 성막한 뒤, 마찬가지의 방법으로 가열하면서 더 두꺼운 막 두께의 제2 산화물 반도체막을 성막하고, 제1 산화물 반도체막과 제2 산화물 반도체막을 적층하여, CAAC-OS의 산화물 반도체막(227)을 형성해도 된다.
또한, 산화물 반도체막(227)을 비정질 구조로 하는 경우에는, 산화물 반도체막(227)을 성막할 때에 기판의 가열을 행하지 않는 또는 기판 온도를 200℃ 미만, 보다 바람직하게는 180℃ 미만으로 하여 기판을 가열한다. 이와 같이, 산화물 반도체막(227)을 성막함으로써, 산화물 반도체막(227)을 비정질 구조로 할 수 있다.
또한, 상기 방법으로 산화물 반도체막을 비정질 구조로 해서 성막한 후, 250℃ 이상 700℃ 이하, 바람직하게는 400℃ 이상, 보다 바람직하게는 500℃, 또한 바람직하게는 550℃ 이상의 온도로 가열 처리를 행하여, 당해 비정질 구조의 산화물 반도체막의 적어도 일부를 결정화해서, CAAC-OS의 산화물 반도체막(227)을 형성해도 된다. 또한, 당해 열처리는 불활성 가스 분위기하에서 행할 수 있다. 불활성 가스 분위기로는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다. 또한, 당해 열처리는, 후술하는 탈수화 또는 탈수소화의 열처리 등으로 겸하는 것도 가능하다.
이상의 방법에서, 성막시의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막(227)의 불순물 농도는 낮아진다. 또한, 산화물 반도체막(227) 중의 원자 배열이 정돈되고, 고밀도화되어, 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 또한, 산소 가스 분위기에서 성막함으로써도, 희가스 등이 여분의 원자가 포함되지 않기 때문에, 다결정 또는 CAAC-OS가 형성되기 쉬워진다. 단, 산소 가스와 희가스의 혼합 분위기로 해도 되고, 그 경우에는 산소 가스의 비율은 30체적% 이상, 바람직하게는 50체적% 이상, 더욱 바람직하게는 80체적% 이상으로 한다.
산화물 반도체막(227) 형성 후, 산화물 반도체막(227)에 대하여 열처리를 행해도 된다. 열처리를 행함으로써, 산화물 반도체막(227) 중에 포함되는 수소 원자를 포함하는 물질을 더 제거하여, 산화물 반도체막(227)의 구조를 정돈하고, 에너지 갭 중의 결함 준위를 저감할 수 있다. 당해 열처리는 불활성 가스 분위기하에서 행하고, 열처리의 온도는, 300℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또한, 기판이 왜곡점을 갖는 경우에는 기판의 왜곡점 미만으로 한다. 불활성 가스 분위기로는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열처리 장치에 도입하는 질소나, 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
당해 열처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 반도체 기판(201)을 도입하고, 질소 분위기하에서, 450℃, 1시간의 조건에서 행할 수 있다.
또한, 열처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 사용해도 된다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다. 가스로는, 아르곤 등의 희가스 또는 질소와 같은, 열처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 가열 처리 장치로서 GRTA 장치를 사용하는 경우에는, 그 열처리 시간이 짧기 때문에, 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에서 기판을 가열해도 된다.
또한, 상기 열처리로 산화물 반도체막(227)을 가열한 후, 동일한 로에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초 건조 에어(CRDS(캐비티링다운 레이저 분광법) 방식의 노점계를 사용하여 측정했을 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하인 공기)를 도입하는 것이 바람직하다. 특히 이들 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 동일한 로에 도입하는 산소 가스 또는 N2O 가스의 순도를, 6N 이상 바람직하게는 7N 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해, 탈수화 또는 탈수소화 처리에 의한 불순물의 배제 공정에서 저감되어버린 산화물 반도체를 구성하는 주성분 재료의 하나인 산소를 공급할 수 있다.
또한, 상술한 열처리에는 수소나 물 등을 제거하는 효과가 있기 때문에, 당해 열처리를, 탈수화 또는 탈수소화 등으로 칭할 수도 있다. 당해 열처리는, 예를 들어 산화물 반도체층을 섬 형상으로 가공하기 전, 게이트 절연막의 형성 후 등의 타이밍에서 행하는 것도 가능하다. 또한, 이러한 탈수화 또는 탈수소화의 열처리는, 1회에 한하지 않고 복수 회 행해도 된다.
이어서, 산화물 반도체막(227)의 일부를 선택적으로 에칭하여 산화물 반도체막(229)을 형성한다. 그리고나서, 산화물 반도체막(229) 위에 스퍼터링법, CVD법 등에 의해 절연막(231)을 형성한다. 그리고, 절연막(231) 위에 게이트 전극(233)을 형성한다(도 12a 참조).
절연막(231)은 예를 들어 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화하프늄, 산화갈륨 또는 Ga-Zn-O계 금속 산화물막 등을 사용하면 되고, 적층 또는 단층으로 설치한다. 또한, 절연막(231)은 절연막(225)에 나타내는 바와 같은, 가열에 의해 산소가 탈리하는 산화 절연막을 사용해도 된다. 절연막(231)에 가열에 의해 산소가 탈리하는 막을 사용함으로써 후의 가열 처리에 의해 산화물 반도체막(229)에 발생하는 산소 결손을 수복할 수 있어, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 절연막(231)으로서, 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화하프늄, 산화이트륨 등의 high-k 재료를 사용함으로써 게이트 절연막의 두께를 얇게 해도 게이트 누설을 저감할 수 있다.
절연막(231)의 두께는, 10nm 이상 300nm 이하, 보다 바람직하게는 5nm 이상 50nm 이하, 보다 바람직하게는 10nm 이상 30nm 이하로 하면 된다.
게이트 전극(233)은 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐에서 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이거나, 상술한 금속 원소를 조합한 합금 등을 사용하여 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수에서 선택된 금속 원소를 사용해도 된다. 또한, 게이트 전극(233)은 단층 구조이거나, 2층 이상의 적층 구조로 해도 된다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 티타늄막을 적층하는 2층 구조, 질화티타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 형성하는 3층 구조 등이 있다. 또한, 알루미늄에, 티타늄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐에서 선택된 원소의 막 또는 복수 조합한 합금막, 또는 질화막을 사용해도 된다.
또한, 게이트 전극(233)은 인듐 주석 산화물, 산화텅스텐을 포함하는 인듐 산화물, 산화텅스텐을 포함하는 인듐 아연 산화물, 산화티타늄을 포함하는 인듐 산화물, 산화티타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화규소를 첨가한 인듐 주석 산화물 등의 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 갖는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
게이트 전극(233)은 인쇄법 또는 잉크젯법에 의해 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여 형성된다.
또한, 게이트 전극(233)과 절연막(231)의 사이에, 절연막(231)에 접하는 재료층으로서, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 설치하는 것이 바람직하다. 이들 막은 (5eV 이상, 바람직하게는 5.5eV 이상의 일함수를 갖고, 트랜지스터의 임계값 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 사용하는 경우, 적어도 산화물 반도체막(229)보다 높은 질소 농도, 구체적으로는 7원자% 이상의 질소를 포함하는 In-Ga-Zn-O막을 사용한다.
그 후, 가열 처리를 행하는 것이 바람직하다. 당해 가열 처리에 의해, 절연막(225) 및 절연막(231)으로부터 산화물 반도체막(229)에 산소를 확산시켜서, 산화물 반도체막(229)에 포함되는 산소 결함을 보충하여, 산소 결함을 저감할 수 있다.
또한, 절연막(231)의 성막 후에, 불활성 가스 분위기하에서, 또는 산소 분위기하에서 열처리(제2 열처리)를 행해도 된다. 열처리의 온도는, 200℃ 이상 450℃ 이하로 하는 것이 바람직하고, 250℃ 이상 350℃ 이하로 하는 것이 보다 바람직하다. 이러한 열처리를 행함으로써, 트랜지스터의 전기적 특성의 변동을 경감할 수 있다. 또한, 산화물 반도체막(227)과 접하는 절연막(231) 또는 절연막(225)이 산소를 포함하는 경우, 산화물 반도체막(227)에 산소를 공급하여, 상기 산화물 반도체막(229)의 산소 결손을 보충할 수도 있다. 이와 같이, 상술한 열처리에는 산소를 공급하는 효과가 있기 때문에, 당해 열처리를, 가산화(가산소화) 등이라고 칭할 수도 있다.
또한, 본 실시 형태에서는, 절연막(231)의 형성 후에 가산화의 열처리를 행하고 있지만, 가산화의 열처리의 타이밍은 이에 한정되지 않고, 절연막(231)의 형성 후에 적절히 행하면 된다.
상술한 바와 같이, 탈수화 또는 탈수소화의 열처리와 가산화의 열처리를 적용하여, 산화물 반도체막(229) 중의 불순물을 저감하고, 산소 결손을 보충함으로써, 산화물 반도체막(229)을 그 주성분 이외의 불순물이 최대한 포함되지 않도록 고순도화할 수 있다.
이어서, 게이트 전극(233)을 마스크로 하여, 산화물 반도체막(229)에 도펀트를 첨가하는 처리를 행한다. 그 결과, 도 12b에 도시한 바와 같이, 게이트 전극(233)에 덮여, 도펀트가 첨가되지 않는 제1 영역(235a)과, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성한다. 게이트 전극(233)을 마스크로 하여 도펀트를 첨가하기 때문에, 셀프 얼라인으로, 도펀트가 첨가되지 않는 제1 영역(235a) 및 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성할 수 있다. 또한, 게이트 전극(233)과 중첩하는 제1 영역(235a)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은 전계 완화 영역으로서 기능한다. 또한, 제1 영역(235a) 및 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 산화물 반도체막(235)이라고 나타낸다.
산화물 반도체막(229)의 제1 영역(235a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의해, 수소의 일부가 도너가 되고, 캐리어인 전자가 발생되어버린다. 이 때문에, 산화물 반도체막(229)의 제1 영역(235a) 중의 수소 농도를 저감함으로써, 임계값 전압의 마이너스 시프트를 저감할 수 있다.
도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)에 포함되는 도펀트의 농도는, 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만으로 한다.
도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 이로 인해, 도펀트를 포함하지 않는 제1 영역(235a)에 비해 도전성을 높일 수 있다. 또한, 도펀트 농도를 너무 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되어, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)의 도전성을 저하시키게 된다.
도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은 도전율이 0.1S/cm 이상 1000S/cm 이하, 바람직하게는 10S/cm 이상 1000S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(229)에 있어서, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)을 가짐으로써, 채널 영역으로서 기능하는 제1 영역(235a)의 단부에 가해지는 전계를 완화시킬 수 있다. 이로 인해, 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(229)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플랜테이션법을 사용할 수 있다. 또한, 첨가하는 도펀트로는, 붕소, 질소, 인 및 비소 중 적어도 1개 이상이 있다. 또는, 도펀트로는, 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 1개 이상이 있다. 또는, 도펀트로는, 수소가 있다. 또한, 도펀트로서, 붕소, 질소, 인 및 비소의 1 이상과, 헬륨, 네온, 아르곤, 크립톤 및 크세논의 1 이상과, 수소를 적절히 조합해도 된다.
또한, 산화물 반도체막(229)에 대한 도펀트의 첨가는, 산화물 반도체막(229)을 덮어, 절연막 등이 형성되어 있는 상태를 나타냈지만, 산화물 반도체막(229)이 노출되어 있는 상태에서 도펀트의 첨가를 행해도 된다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 임플랜테이션법 등에 의해 주입하는 것 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시켜서, 피 첨가물에 대해 플라즈마 처리를 행함으로써 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로는, 건식 에칭 장치나 CVD 장치, 고밀도 CVD 장치 등을 사용할 수 있다.
그 후, 가열 처리를 행해도 된다. 당해 가열 처리의 온도는, 대표적으로는 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는, 250℃에서부터 325℃까지 서서히 온도 상승시키면서 가열해도 된다.
당해 가열 처리에 의해, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)의 저항을 저감할 수 있다. 또한, 당해 가열 처리에 있어서, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)은 결정 상태이거나 비정질 상태이어도 된다.
이어서, 도 12c에 도시한 바와 같이, 게이트 전극(233)의 측면에 사이드 월 절연막(237) 및 게이트 절연막(239), 및 전극(241a), 전극(241b)을 형성한다.
사이드 월 절연막(237)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 되고, 적층 또는 단층으로 설치한다. 또한, 사이드 월 절연막(237)으로서, 절연막(225)과 마찬가지로, 가열에 의해 산소의 일부가 탈리하는 산화 절연막을 사용하여 형성해도 된다.
여기서, 사이드 월 절연막(237)의 형성 방법에 대하여 설명한다.
우선, 절연막(231) 및 게이트 전극(233) 위에 후에 사이드 월 절연막(237)이 되는 절연막을 형성한다. 절연막은, 스퍼터링법, CVD법 등에 의해 형성한다. 또한, 당해 절연막의 두께는 특별히 한정은 없지만, 게이트 전극(233)의 형상에 따른 피복성을 고려하여 적절히 선택하면 된다.
이어서, 절연막을 에칭함으로써 사이드 월 절연막(237)을 형성한다. 상기 에칭은, 이방성이 높은 에칭이며, 사이드 월 절연막(237)은 절연막에 이방성이 높은 에칭 공정을 행함으로써 셀프 얼라인으로 형성할 수 있다.
또한, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)에 있어서, 전계 완화 영역으로서 기능하는 폭은, 사이드 월 절연막(237)의 폭에 대응하고, 또한 사이드 월 절연막(237)의 폭은, 게이트 전극(233)의 두께에도 대응하므로, 전계 완화 영역의 범위가, 원하는 범위로 되도록, 게이트 전극(233)의 두께를 정하면 된다.
또한, 사이드 월 절연막(237)의 형성 공정과 함께, 이방성이 높은 에칭을 사용하여 절연막(231)을 에칭해서, 산화물 반도체막(229)을 노출시킴으로써, 게이트 절연막(239)을 형성할 수 있다.
한 쌍의 전극(241a), 전극(241b)은 배선(223a) 및 배선(223b)과 마찬가지의 재료를 적절히 사용하여 형성할 수 있다. 또한, 한 쌍의 전극(241a), 전극(241b)은 배선으로서 기능시켜도 된다.
한 쌍의 전극(241a), 전극(241b)은, 인쇄법 또는 잉크젯법을 사용하여 형성된다. 또는, 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 상기 도전막의 일부를 선택적으로 에칭하여, 한 쌍의 전극(241a), 전극(241b)을 형성한다.
한 쌍의 전극(241a), 전극(241b)은, 사이드 월 절연막(237) 및 게이트 절연막(239)의 측면과 접하도록 형성되는 것이 바람직하다. 즉, 트랜지스터의 한 쌍의 전극(241a), 전극(241b)의 단부가 사이드 월 절연막(237) 위에 위치하고, 산화물 반도체막(229)에 있어서, 도펀트를 포함하는 한 쌍의 제2 영역(235b), 제2 영역(235c)의 노출부를 모두 덮고 있는 것이 바람직하다. 그 결과, 도펀트가 포함되는 한 쌍의 제2 영역(235b), 제2 영역(235c)에 있어서, 한 쌍의 전극(241a), 전극(241b)과 접하는 영역이 소스 영역 및 드레인 영역으로서 기능함과 함께, 사이드 월 절연막(237) 및 게이트 절연막(239)과 겹치는 영역이 전계 완화 영역으로서 기능한다. 또한, 사이드 월 절연막(237)의 길이에 의해 전계 완화 영역의 폭을 제어할 수 있기 때문에, 한 쌍의 전극(241a), 전극(241b)을 형성하기 위한 마스크 맞춤의 정밀도를 완화할 수 있다. 따라서, 복수의 트랜지스터에서의 변동을 저감할 수 있다.
또한, 본 실시 형태에서는, 게이트 전극(233)의 측면에 접하여 사이드 월 절연막(237)을 설치했지만, 본 실시 형태는 이것에 한정되는 것이 아니며, 사이드 월 절연막(237)을 설치하지 않는 구성으로 할 수도 있다. 또한, 본 실시 형태에서는, 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성한 후에 사이드 월 절연막(237)을 설치했지만, 본 실시 형태는 이것에 한정되는 것이 아니며, 사이드 월 절연막(237)을 설치한 후에 한 쌍의 제2 영역(235b), 제2 영역(235c)을 형성해도 된다. 이러한 구성으로 함으로써, 제1 영역(235a)을 사이드 월 절연막(237)과 중첩하는 영역까지 확장할 수 있다.
이어서, 도 13a에 도시한 바와 같이, 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의해 절연막(243) 및 절연막(245)을 형성한다.
절연막(243), 절연막(245)은 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화질화 알루미늄, 질화산화 알루미늄, 질화 알루미늄 등을 사용하면 되고, 적층 또는 단층으로 설치한다. 또한, 절연막(245)으로서, 외부로의 산소의 확산을 방지하는 절연막을 사용함으로써 절연막(243)으로부터 탈리하는 산소를 산화물 반도체막에 공급할 수 있다. 외부로의 산소의 확산을 방지하는 절연막의 대표예로는, 산화 알루미늄, 산화질화 알루미늄 등이 있다. 또한, 절연막(245)으로서, 외부로부터의 수소의 확산을 방지하는 절연막을 사용함으로써 외부로부터 산화물 반도체막에 대한 수소의 확산을 저감하는 것이 가능하여, 산화물 반도체막의 결손을 저감할 수 있다. 외부로부터의 수소의 확산을 방지하는 절연막의 대표예로는, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등이 있다. 또한, 절연막(243)을 가열에 의해 산소의 일부가 탈리하는 산화 절연막, 외부로의 산소의 확산을 방지하는 절연막과, 산화 절연막의 3층 구조로 함으로써, 효율적으로 산화물 반도체막에 산소를 확산시키는 동시에, 외부로의 산소의 탈리를 억제하는 것이 가능하여, 온도 및 습도가 높은 상태에서도, 트랜지스터의 특성의 변동을 저감할 수 있다.
이상의 공정에 의해, 도 13a에 도시한 바와 같이, 산화물 반도체막을 갖는 트랜지스터(101)를 제작할 수 있다.
상술한 바와 같이, 산화물 반도체막(229)은 수소 등의 불순물이 충분히 제거되고, 충분한 산소가 공급되어 산소가 과포화인 상태로 됨으로써, 고순도화된 것인 것이 바람직하다. 구체적으로는, 산화물 반도체막(229)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하가 한다. 또한, 상술한 산화물 반도체막(229) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)으로 측정되는 것이다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되서, 충분한 산소의 공급에 의해 산소 결핍에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체막(229)을 트랜지스터(101)에 사용함으로써, 예를 들어 실온(25℃)에서의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 100zA(1zA(젭토 암페어)는 1×10-21A) 이하, 보다 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체막(229)을 사용함으로써 매우 우수한 오프 전류 특성의 트랜지스터(101)를 얻을 수 있다.
또한, 본 실시 형태에서 트랜지스터(101)를 톱 게이트 구조로 했지만, 본 실시 형태는 이것에 한정되는 것이 아니라, 예를 들어 보텀 게이트 구조로 해도 된다. 또한, 본 실시 형태에서 트랜지스터(101)는 한 쌍의 전극(241a) 및 전극(241b)이, 한 쌍의 제2 영역(235b) 및 제2 영역(235c)의 상면의 적어도 일부와 접하는 구성으로 하고 있지만, 본 실시 형태는 이것에 한정되는 것이 아니라, 예를 들어 한 쌍의 제2 영역(235b) 및 제2 영역(235c)이 한 쌍의 전극(241a) 및 전극(241b)의 적어도 일부와 접하는 구성으로 해도 된다.
이어서, 절연막(215), 절연막(217), 절연막(221), 절연막(225), 절연막(243), 절연막(245)의 각각 일부를 선택적으로 에칭해서 개구부를 형성하여, 게이트 전극(209), 전극(241a) 및 전극(241b)의 각각 일부를 노출시킨다. 이어서, 개구부에 도전막을 성막한 후, 상기 도전막의 일부를 선택적으로 에칭하고, 전극(241b)에 접해서 배선(249)을, 전극(241a)에 접해서 배선(250)을 형성한다. 배선(249) 및 배선(250)은 콘택트 플러그(219a) 및 콘택트 플러그(219b)에 나타내는 재료를 적절히 사용할 수 있다.
여기서, 배선(249)은 트랜지스터(101)의 드레인 전극과 트랜지스터(103)의 게이트 전극(209)을 전기적으로 접속하는 노드 FG로서 기능한다. 또한, 배선(250)은 트랜지스터(101)의 소스 전극으로서 기능하고, 도 1에 도시하는 제1 기입 데이터선(WDL1)과 전기적으로 접속된다. 또한, 도 13b에서는 직접적으로 나타내지 않지만, 트랜지스터(101)의 게이트 전극(233)도, 도 1에 도시하는 제1 기입 선택선(WSL1)과 전기적으로 접속되는 것으로 한다. 또한, 도 1에 도시하는 용량 소자(106)를 설치하는 경우에는, 예를 들어 배선(250) 위에 절연막과, 당해 절연막을 개재하여 배선(250)과 중첩하는 도전막을 설치하면 된다.
또한, 도 13b에서는, 트랜지스터(101)의 드레인 전극과, 트랜지스터(103)의 게이트 전극(209)을 배선(249)을 통해 접속하는 구성으로 하고 있지만, 본 실시 형태에 나타내는 기억 장치는 이것에 한정되는 것이 아니다. 예를 들어, 트랜지스터(103) 위에 설치된 절연막의 상면에 트랜지스터(103)의 게이트 전극의 상면이 노출되는 구조로 하여, 당해 게이트 전극의 상면에 직접 접하도록 트랜지스터(101)의 소스 전극 또는 드레인 전극의 한쪽을 설치하는 구성으로 해도 된다.
이상의 공정에 의해, 트랜지스터(101) 및 트랜지스터(103)를 갖는 기억 장치를 제작할 수 있다.
여기서, 도 13b에 도시하는 단면도에 대응하는 기억 장치의 평면도의 일례를 도 14a 및 도 14b에 나타낸다. 도 14a는 절연막(225)보다 하층의 구성, 즉 트랜지스터(103)의 평면도를 나타내고 있고, 도 14b는 절연막(225)보다 상층의 구성, 즉 트랜지스터(101)의 평면도를 나타내고 있다. 또한, 도 14a 및 도 14b에서, 도면의 이해를 용이하게 하기 위해 일부 구성(절연막(215) 등)을 도시하지 않는다. 또한, 도 14a 및 도 14b에 나타내는 일점 쇄선 A-B 및 일점 쇄선 C-D는, 도 10 내지 도 13에 도시하는 단면도에 대응하고 있다.
도 14a 및 도 14b에 나타내는 기억 장치에서는, 도 13b에 도시한 바와 같이, 일점 쇄선 C-D에 관한 영역에서 트랜지스터(101)와, 트랜지스터(103)가 전기적으로 접속된다. 여기서, 트랜지스터(101)의 적어도 일부와, 트랜지스터(103)의 적어도 일부가 중첩되어 설치된다. 보다 바람직하게는, 산화물 반도체막(235)의 적어도 일부와, n형의 불순물 영역(211a) 또는 n형의 불순물 영역(211b)의 적어도 일부가 중첩되어 설치된다. 이러한 평면 레이아웃을 채용함으로써, 산화물 반도체와 같은 와이드 밴드 갭 반도체를 사용한 트랜지스터를 설치함으로 인한 기억 장치의 점유 면적의 증대를 억제할 수 있다. 따라서, 용이하게 당해 기억 장치의 대용량화를 도모할 수 있다.
이상과 같이, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여, 복수의 프로세서에 공유되는 기억 장치의 데이터 기입용 트랜지스터를 형성한다. 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 와이드 밴드 갭 반도체 재료를 사용함으로써 정기적 또는 정상적인 전력 공급이 없더라도 장기간에 걸쳐 전위를 유지하는 것이 가능하기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 적어도 1 이상의 데이터 기입용 트랜지스터, 데이터 저장용 트랜지스터, 및 적어도 2 이상의 데이터 판독용 트랜지스터로 구성되는 메모리 셀을 구비한, 복수의 프로세서에 공유되는 기억 장치로 한다. 이에 의해, 적어도 듀얼 포트형의 SRAM의 메모리 셀보다 소자 수를 삭감할 수 있으므로, 메모리 셀의 점유 면적을 저감하고, 용이하게 당해 기억 장치의 대용량화를 도모할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 본 실시 형태에 나타내는 구성, 방법끼리 조합하여 사용할 수도 있고, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수도 있다.
(실시 형태 4)
본 실시 형태에서는, 상술한 실시 형태에 나타내는 기억 장치 및 당해 기억 장치를 갖는 반도체 장치의 일례로서, 하나의 프로세서 패키지에 복수의 프로세서 코어가 설치된 멀티 코어 프로세서에 대해, 도 15s 및 도 15b를 사용하여 설명한다.
도 15a에 메인 메모리를 공유 메모리로 하는 멀티 코어 프로세서의 블록도를 나타낸다. 도 15a에 나타내는 멀티 코어 프로세서(197)는, 프로세서 코어(191)와, 프로세서 코어(191)에 포함되는 1차 캐시 메모리(193)와, 프로세서 코어(191)와 접속되는 2차 캐시 메모리(195)를 갖는 제1 계통을 갖는다. 또한, 멀티 코어 프로세서(197)는, 프로세서 코어(192)와, 프로세서 코어(192)에 포함되는 1차 캐시 메모리(194)와, 프로세서 코어(192)와 접속되는 2차 캐시 메모리(196)를 갖는 제2 계통을 갖는다. 메인 메모리(190)는 멀티 코어 프로세서(197)와 접속되어 있고, 제1 계통의 프로세서 코어(191)와 제2 계통의 프로세서 코어(192)에 공유되어 있다.
여기서, 제1 계통의 프로세서 코어(191)와 제2 계통의 프로세서 코어(192)에 공유되는 메인 메모리(190)는 상술한 실시 형태에서 도 2에 도시하는 기억 장치(14)에 상당하고, 제1 계통의 프로세서 코어(191)는 제1 프로세서(11)에 상당하고, 제2 계통의 프로세서 코어(192)는 제2 프로세서(12)에 상당한다.
도 15a에 나타내는 메인 메모리(190)로서, 상술한 실시 형태에 나타내는 기억 장치를 사용하는 경우, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용하여 메인 메모리(190)의 메모리 셀의 데이터 기입용 트랜지스터가 형성된다. 이에 의해, 메인 메모리(190)의 메모리 셀에 있어서, 정기적 또는 정상적인 전력 공급이 없더라도 장기간에 걸쳐 전위를 유지하는 것이 가능하기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 도 15b에 2차 캐시 메모리를 공유 메모리로 하는 멀티 코어 프로세서의 블록도를 나타낸다. 도 15b에 나타내는 멀티 코어 프로세서(198)는, 프로세서 코어(191)와, 프로세서 코어(191)에 포함되는 1차 캐시 메모리(193)를 갖는 제1 계통을 갖는다. 또한, 멀티 코어 프로세서(198)는, 프로세서 코어(192)와, 프로세서 코어(192)에 포함되는 1차 캐시 메모리(194)를 갖는 제2 계통을 갖는다. 또한, 멀티 코어 프로세서(198)는, 제1 계통의 프로세서 코어(191)와 제2 계통의 프로세서 코어(192)에 공유되는 2차 캐시 메모리(199)를 갖는다. 또한, 메인 메모리(190)는 2차 캐시 메모리(199)를 통해 멀티 코어 프로세서(198)와 접속되어 있다.
여기서, 제1 계통의 프로세서 코어(191)와 제2 계통의 프로세서 코어(192)에 공유되는 2차 캐시 메모리(199)는 상술한 실시 형태에서 도 2에 도시하는 기억 장치(14)에 상당하고, 제1 계통의 프로세서 코어(191)는 제1 프로세서(11)에 상당하고, 제2 계통의 프로세서 코어(192)는 제2 프로세서(12)에 상당한다.
도 15b에 나타내는 2차 캐시 메모리(199)로서, 상술한 실시 형태에 나타내는 기억 장치를 사용함으로써, 트랜지스터의 오프 전류를 충분히 작게 할 수 있는 재료, 예를 들어, 와이드 밴드 갭 반도체인 산화물 반도체 재료를 사용해서 2차 캐시 메모리(199)의 메모리 셀의 데이터 기입용 트랜지스터가 형성된다. 이에 의해, 2차 캐시 메모리(199)의 메모리 셀에 있어서, 정기적 또는 정상적인 전력 공급이 없더라도 장기간에 걸쳐 전위를 유지하는 것이 가능하기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 도 15b에 나타내는 2차 캐시 메모리(199)로서, 상술한 실시 형태에 나타내는 기억 장치를 사용함으로써, 2차 캐시 메모리(199)는 적어도 1 이상의 데이터 기입용 트랜지스터, 데이터 저장용 트랜지스터 및 적어도 2 이상의 데이터 판독용 트랜지스터로 구성되는 메모리 셀을 갖는다. 이에 의해, 공유 2차 캐시 메모리에 많이 사용되는 듀얼 포트형의 SRAM의 메모리 셀보다 소자 수를 삭감할 수 있으므로, 2차 캐시 메모리(199)의 메모리 셀의 점유 면적을 저감하고, 용이하게 2차 캐시 메모리(199)의 대용량화를 도모할 수 있다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 5)
상기 실시 형태에 나타내는 기억 장치 및 당해 기억 장치를 갖는 반도체 장치를 적어도 일부에 사용하여 CPU(Central Processing Unit)를 구성할 수 있다.
도 16a는 CPU의 구체적인 구성을 도시하는 블록도이다. 도 16a에 나타내는 CPU는, 기판(1190) 위에 연산 회로(ALU: Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 갖고 있다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 사용한다. ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 설치해도 된다. 물론, 도 16a에 나타내는 CPU는, 그 구성을 간략화하여 나타낸 일례에 지나지 않으며, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 갖고 있다.
버스 인터페이스(1198)를 통해 CPU에 입력된 명령은, 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에, 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU의 상태에 따라서 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194) 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고 있고, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 16a에 나타내는 CPU에서는, 레지스터(1196)에 메모리 셀이 설치되어 있다. 레지스터(1196)의 메모리 셀에는, 상기 실시 형태에 기재되어 있는 메모리 셀을 사용할 수 있다. 또한, ALU(1191)는 복수의 코어 프로세서를 갖는 구성으로 하고, 당해 레지스터(1196)를 공유 메모리로 할 수 있다.
도 16a에 나타내는 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에 있어서, 논리(값)을 반전시키는 논리소자에 의한 데이터의 유지를 행할 것인지, 용량 소자에 의한 데이터의 유지를 행할 것인지를 선택한다. 논리(값)을 반전시키는 논리소자에 의한 데이터의 유지가 선택되어 있는 경우, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택되어 있는 경우, 용량 소자에 대한 데이터의 재기입이 행해지고, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
전원 정지에 대해서는, 도 16b 또는 도 16c에 도시한 바와 같이, 메모리 셀 군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되어 있는 노드간에, 스위칭 소자를 설치함으로써 행할 수 있다. 이하에 도 16b 및 도 16c의 회로의 설명을 행한다.
도 16b 및 도 16c에서는, 메모리 셀에 대한 전원 전위의 공급을 제어하는 스위칭 소자로서, 상기 실시 형태에 개시한, 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터를 갖는 기억 회로의 구성의 일례를 나타낸다.
도 16b에 나타내는 기억 장치는, 스위칭 소자(1141)와, 메모리 셀(1142)을 복수 갖는 메모리 셀 군(1143)을 갖고 있다. 구체적으로, 각 메모리 셀(1142)에는, 상기 실시 형태에 기재되어 있는 메모리 셀을 사용할 수 있다. 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에는, 스위칭 소자(1141)를 통해, 하이 레벨의 전원 전위(VDD)가 공급되고 있다. 또한, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에는, 신호(IN)의 전위와, 로우 레벨의 전원 전위(VSS)의 전위가 부여되어 있다.
도 16b에서는, 스위칭 소자(1141)로서, 상기 실시 형태에 개시한, 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터를 사용하고 있고, 상기 트랜지스터는, 그 게이트 전극에 부여되는 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 16b에서는, 스위칭 소자(1141)가 트랜지스터를 하나만 갖는 구성을 나타내고 있지만, 특별히 한정되지 않으며, 트랜지스터를 복수 가져도 된다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 갖고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 되고, 직렬로 접속되어 있어도 되고, 직렬과 병렬이 조합되어 접속되어 있어도 된다.
또한, 도 16b에서는, 스위칭 소자(1141)에 의해, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에 대한, 하이 레벨의 전원 전위(VDD)의 공급이 제어되고 있지만, 스위칭 소자(1141)에 의해, 로우 레벨의 전원 전위(VSS)의 공급이 제어되고 있어도 된다.
또한, 도 16c에는, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에, 스위칭 소자(1141)를 통해 로우 레벨의 전원 전위(VSS)가 공급되고 있는 기억 장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해, 메모리 셀 군(1143)이 갖는 각 메모리 셀(1142)에 대한 로우 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
메모리 셀 군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 부여되어 있는 노드간에, 스위칭 소자를 설치하고, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지한 경우에도 데이터를 유지하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어 퍼스널 컴퓨터의 유저가, 키보드 등의 입력 장치에 대한 정보의 입력을 정지하고 있는 동안에도, CPU의 동작을 정지할 수 있으며, 그에 의해 소비 전력을 저감할 수 있다.
본 실시 형태에서 나타낸 CPU는, 상술한 실시 형태에서 설명한, 단결정 실리콘 등의 와이드 밴드 갭 반도체 재료 이외의 것을 사용한 제1 반도체 소자층 위에 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 제2 반도체 소자층을 설치한 반도체 장치로 구성된다. 이에 의해, 고속 동작이 용이한, 단결정 실리콘 등을 사용한 트랜지스터와, 오프 전류가 매우 작은, 산화물 반도체를 사용한 트랜지스터를 CPU를 구성하는 트랜지스터의 역할에 맞춰서 적절히 사용할 수 있다. 따라서, 고속 동작을 유지하면서, 소비 전력의 저감을 도모한 CPU를 제공할 수 있다.
또한, 단결정 실리콘 등의 산화물 반도체 이외의 것을 사용한 제1 반도체 소자층 위에 산화물 반도체를 사용한 제2 반도체 소자층을 적층함으로써, 산화물 반도체 재료를 사용한 트랜지스터를 설치함으로 인한 점유 면적의 증대를 방지할 수 있으므로, CPU의 고집적화를 도모할 수 있다.
또한, 배선층 및 제2 반도체 소자층의 산화물 반도체를 사용한 트랜지스터를 형성하는 공정에서 불필요한 공정을 늘리지 않고 용량 소자를 형성할 수 있어, CPU를 구성하는 반도체 소자와 용량 소자를 효율적으로 형성할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP(Digital Signal Processor), 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
그런데, 불휘발성의 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는, 절연막을 통해 상하로 배치되어 있는 강자성체막의 자화의 방향이 병행이면 저저항 상태, 반 병행이면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 따라서, 본 실시 형태에서 나타내는 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 메모리와는 원리가 전혀 다르다. 표 1은 MTJ 소자와, 본 실시 형태에 따른 반도체 장치의 대비를 나타낸다.
스핀트로닉스(MTJ 소자) OS/Si
1) 내열성 퀴리 온도 프로세스 온도 500℃
(신뢰성 150℃)
2) 구동 방식 전류 구동 전압 구동
3) 기입 원리 자성체의 스핀 방향을 바꾼다 FET의 온/오프
4) Si LSI 바이폴라 LSI용
(바이폴라는 고집적화에는 적합하지 않기 때문에, 고집적화 회로에서는 MOS가 바람직하다. 단, W가 커진다.)		 MOSLSI용
5) 오버헤드 크다
(줄 열이 크기 때문)		 2~3자리 이상 작다
(기생 용량의 충방전)
6) 불휘발성 스핀을 이용 오프 전류가 작은 것을 이용
7) 판독 횟수 무제한 무제한
8) 3D화 어려움(가능하다 해도 2층까지) 용이(몇 층이라도 가능)
9) 집적화도(F2) 4F2~15F2 3D화의 적층 수로 정해짐
(상층 OSFET 공정의 프로세스 내열성의 확보가 필요)
10) 재료 자성을 갖는 희토류 OS 재료
11) 비트 비용 높다 낮다
(OS를 구성하는 재료에 따라서는(In 등) 다소 비용이 높아질 가능성이 있음)
12) 자계 내성 약하다 강하다
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성이 상실되어버린다는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 상성이 좋지만, 바이폴라 디바이스는 집적화에 부적합하다. 그리고, MTJ 소자는 기입 전류가 미소하다고는 해도 메모리의 대용량화에 의해 소비 전력이 증대해버린다는 문제가 있다.
원리적으로 MTJ 소자는 자계 내성에 약해서 강 자계에 노출되면 자화의 방향이 흐트러지기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자화 요동을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 편입시키기 위해서는 상당한 주의를 필요로 한다. MTJ 소자는 비트당의 재료 비용면에서 보아도 고가가 된다.
한편, 상술한 실시 형태에서 나타낸, 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 마찬가지이다. 또한, 산화물 반도체를 사용한 트랜지스터는 자계의 영향을 받지 않아, 소프트 에러도 발생할 수 없다는 특질을 갖는다. 이로부터 실리콘 집적 회로와 매우 정합성이 좋다고 할 수 있다.
또한, 상술한 실시 형태에서 나타낸, 산화물 반도체 재료 등의 와이드 밴드 갭 반도체 재료를 사용한 트랜지스터와 실리콘을 사용한 트랜지스터를 조합하는 메모리는, 표 1에 나타낸 바와 같이, 스핀트로닉스 디바이스에 비해, 내열성, 3D화(3층 이상의 적층 구조화), 자계 내성 등 많은 점에서 유리하다. 또한, 표 1에 있는 오버헤드의 전력이란, 프로세서 내의 메모리부 등에 기입하는 전력 등, 소위 오버헤드에 소비되는 전력이다.
이와 같이, 스핀트로닉스 디바이스에 비해 유리한 점이 많은 산화물 반도체를 사용한 메모리를 이용함으로써, CPU의 전력 절약화가 실현 가능하게 된다.
이상, 본 실시 형태에 나타내는 구성, 방법 등은, 다른 실시 형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 명세서에 개시하는 기억 장치 및 당해 기억 장치를 갖는 반도체 장치는, 다양한 전자 기기(유기기도 포함함)에 적용할 수 있다. 전자 기기로는, 텔레비전, 모니터 등의 표시 장치, 조명 장치, 데스크탑형 또는 노트북형의 퍼스널 컴퓨터, 워드프로세서, DVD(Digital Versatile Disc) 등의 기록 매체에 기억된 정지 화상 또는 동영상을 재생하는 화상 재생 장치, 포터블 CD 플레이어, 라디오, 테이프 레코더, 헤드폰 스테레오, 스테레오, 코드레스 전화 별체, 트랜시버, 휴대 무선기, 휴대 전화, 자동차 전화, 휴대형 게임기, 전자 계산기, 휴대 정보 단말기, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라, 전기 면도기, 전자레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어 컨디셔너 등의 공조 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 연기 감지기, 방사선 측정기, 투석 장치 등의 의료 기기 등을 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 석유를 사용한 엔진이나, 비수계 이차 전지로부터의 전력을 사용하여 전동기에 의해 추진하는 이동체 등도, 전기 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그인 하이브리드 차(PHEV), 이것들의 타이어 차륜을 무한궤도로 바꾼 궤도 장착 차량, 전동 어시스트 자전거를 포함하는 소형 오토바이, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 구체예를 도 17에 나타낸다.
도 17a에서, 실내기(3300) 및 실외기(3304)를 갖는 에어 컨디셔너는, 상술한 실시 형태에 기재된 기억 장치 및 당해 기억 장치를 갖는 반도체 장치를 CPU에 사용한 전기 기기의 일례이다. 구체적으로, 실내기(3300)는 하우징(3301), 송풍구(3302), CPU(3303) 등을 갖는다. 도 17a에서, CPU(3303)가, 실내기(3300)에 설치되어 있는 경우를 예시하고 있지만, CPU(3303)는 실외기(3304)에 설치되어 있어도 된다. 또는, 실내기(3300)와 실외기(3304)의 양쪽에 CPU(3303)가 설치되어 있어도 된다. 당해 CPU는 상술한 실시 형태에 기재한 바와 같이, 소비 전력을 적게 할 수 있기 때문에, 에어 컨디셔너의 소비 전력을 저감할 수 있다.
도 17a에서, 전기 냉동 냉장고(3310)는 산화물 반도체를 사용한 CPU를 구비하는 전기 기기의 일례이다. 구체적으로, 전기 냉동 냉장고(3310)는 하우징(3311), 냉장실용 도어(3312), 냉동실용 도어(3313), 야채실용 도어(3314), CPU(3315) 등을 갖는다. 도 17a에서는, CPU(3315)가, 하우징(3311)의 내부에 설치되어 있다. 상술한 실시 형태에 기재된 기억 장치 및 당해 기억 장치를 갖는 반도체 장치를 포함하는 CPU를, 전기 냉동 냉장고(3310)의 CPU(3315)에 사용함으로써 전기 냉동 냉장고(3310)의 소비 전력을 저감할 수 있다.
도 17a에서, 영상 표시 장치(3320)는 산화물 반도체를 사용한 CPU를 구비하는 전기 기기의 일례이다. 구체적으로, 영상 표시 장치(3320)는 하우징(3321), 표시부(3322), CPU(3323) 등을 갖는다. 도 17a에서는, CPU(3323)가, 하우징(3321)의 내부에 설치되어 있다. 상술한 실시 형태에 기재된 기억 장치 및 당해 기억 장치를 갖는 반도체 장치를 포함하는 CPU를, 영상 표시 장치(3320)의 CPU(3323)에 사용함으로써, 영상 표시 장치(3320)의 소비 전력을 저감할 수 있다.
도 17b에서, 전기 기기의 일례인 전기 자동차의 예를 나타낸다. 전기 자동차(3330)에는, 이차 전지(3331)가 탑재되어 있다. 이차 전지(3331)의 전력은, 제어 회로(3332)에 의해 출력이 조정되어, 구동 장치(3333)에 공급된다. 제어 회로(3332)는 도시하지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(3334)에 의해 제어된다. 상술한 실시 형태에 기재된 기억 장치 및 당해 기억 장치를 갖는 반도체 장치를 포함하는 CPU를 전기 자동차(3330)의 CPU에 사용함으로써, 전기 자동차의 소비 전력을 저감할 수 있다.
또한, 구동 장치(3333)는 직류 전동기 또는 교류 전동기 단체 또는 전동기와 내연 기관을 조합해서 구성된다. 처리 장치(3334)는 전기 자동차(3330)의 운전자의 조작 정보(가속, 감속, 정지 등)나 주행시의 정보(오르막이나 내리막 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 기초하여, 제어 회로(3332)에 제어 신호를 출력한다. 제어 회로(3332)는 처리 장치(3334)의 제어 신호에 의해, 이차 전지(3331)로부터 공급되는 전기 에너지를 조정하여 구동 장치(3333)의 출력을 제어한다. 교류 전동기를 탑재하고 있는 경우에는, 도시하지 않지만, 직류를 교류로 변환하는 인버터도 내장된다.
본 실시 형태는, 다른 실시 형태와 적절히 조합하여 실시할 수 있다.
(트랜지스터의 오프 전류에 대해서)
이하에서, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 구한 결과에 대해 설명한다.
우선, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류가 충분히 작은 것을 고려하여, 채널 폭(W)이 1m로 충분히 큰 트랜지스터를 준비해서 오프 전류의 측정을 행하였다. 채널 폭(W)이 1m인 트랜지스터의 오프 전류를 측정한 결과를 도 18에 나타내었다. 도 18에서, 횡축은 게이트 전압(VG), 종축은 드레인 전류(ID)이다. 드레인 전압(VD)이 +1V 또는 +10V인 경우, 게이트 전압(VG)이 -5V 내지 -20V의 범위에서는, 트랜지스터의 오프 전류는, 검출 한계인 1×10-12A 이하인 것을 알았다. 또한, 트랜지스터의 오프 전류(여기서는, 단위 채널 폭(1㎛)당의 값)는 1aA(1×10-18A) 이하로 되는 것을 알았다.
이어서, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류를 더욱 정확하게 구한 결과에 대하여 설명한다. 상술한 바와 같이, 고순도화된 산화물 반도체를 사용한 트랜지스터의 오프 전류는, 측정기의 검출 한계인 1×10-12A 이하인 것을 알았다. 따라서, 특성 평가용 소자를 제작하여, 보다 정확한 오프 전류의 값(상기 측정에서의 측정기의 검출 한계 이하의 값)을 구한 결과에 대하여 설명한다.
먼저, 전류 측정 방법에 사용한 특성 평가용 소자에 대해서, 도 19를 참조하여 설명한다.
도 19에 나타내는 특성 평가용 소자는, 측정계(800)가 3개 병렬로 접속되어 있다. 측정계(800)는 용량 소자(802), 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 갖는다. 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)에는, 고순도화된 산화물 반도체를 사용한 트랜지스터를 적용하였다.
측정계(800)에 있어서, 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쪽과, 용량 소자(802)의 단자의 한쪽과, 트랜지스터(805)의 소스 단자 및 드레인 단자의 한쪽은, 전원(V2를 부여하는 전원)에 전기적으로 접속되어 있다. 또한, 트랜지스터(804)의 소스 단자 및 드레인 단자의 다른 쪽과, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽과, 용량 소자(802)의 단자의 다른 쪽과, 트랜지스터(805)의 게이트 단자는 전기적으로 접속되어 있다. 또한, 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 쪽과, 트랜지스터(806)의 소스 단자 및 드레인 단자의 한쪽과, 트랜지스터(806)의 게이트 단자는, 전원(V1을 부여하는 전원)에 전기적으로 접속되어 있다. 또한, 트랜지스터(805)의 소스 단자 및 드레인 단자의 다른 쪽과, 트랜지스터(806)의 소스 단자 및 드레인 단자의 다른 쪽은 전기적으로 접속되어, 출력 단자로 되어 있다.
또한, 트랜지스터(804)의 게이트 단자에는, 트랜지스터(804)의 온 상태와 오프 상태를 제어하는 전위(Vext_b2)가 공급되고, 트랜지스터(808)의 게이트 단자에는, 트랜지스터(808)의 온 상태와 오프 상태를 제어하는 전위(Vext_b1)가 공급된다. 또한, 출력 단자로부터는 전위(Vout)가 출력된다.
이어서, 상기 특성 평가용 소자를 사용한 전류 측정 방법에 대하여 설명한다.
우선, 오프 전류를 측정하기 위해 전위차를 부여하는 초기화 기간의 개략에 대하여 설명한다. 초기화 기간에 있어서는, 트랜지스터(808)의 게이트 단자에, 트랜지스터(808)를 온 상태로 하는 전위(Vext_b1)를 입력하고, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 다른 쪽과 전기적으로 접속되는 노드(즉, 트랜지스터(808)의 소스 단자 및 드레인 단자의 한쪽, 용량 소자(802)의 단자의 한쪽, 및 트랜지스터(805)의 게이트 단자에 전기적으로 접속되는 노드)인 노드 A에 전위(V1)를 부여한다. 여기서, 전위(V1)는, 예를 들어 고전위로 한다. 또한, 트랜지스터(804)는 오프 상태로 해 둔다.
그 후, 트랜지스터(808)의 게이트 단자에, 트랜지스터(808)를 오프 상태로 하는 전위(Vext_b1)를 입력하여, 트랜지스터(808)를 오프 상태로 한다. 트랜지스터(808)를 오프 상태로 한 후에, 전위(V1)를 저전위로 한다. 여기에서도, 트랜지스터(804)는 오프 상태로 해 둔다. 또한, 전위(V2)는 전위(V1)와 동일한 전위로 한다. 이상에 의해 초기화 기간이 종료된다. 초기화 기간이 종료한 상태에서는, 노드 A와 트랜지스터(804)의 소스 단자 및 드레인 단자의 한쪽과의 사이에 전위차가 발생하고, 또한, 노드 A와 트랜지스터(808)의 소스 단자 및 드레인 단자의 다른 쪽과의 사이에 전위차가 발생하게 되기 때문에, 트랜지스터(804) 및 트랜지스터(808)에는 약간 전하가 흐른다. 즉, 오프 전류가 발생한다.
이어서, 오프 전류의 측정 기간의 개략에 대하여 설명한다. 측정 기간에 있어서는, 트랜지스터(804)의 소스 단자 또는 드레인 단자의 한쪽 단자의 전위(즉 V2), 및 트랜지스터(808)의 소스 단자 또는 드레인 단자의 다른 쪽 단자의 전위(즉 V1)는 저전위로 고정해 둔다. 한편으로, 측정 기간 중에는, 상기 노드 A의 전위는 고정하지 않는다(플로팅 상태로 함). 이에 의해, 트랜지스터(804)에 전하가 흘러, 시간의 경과와 함께 노드 A에 유지되는 전하량이 변동한다. 그리고, 노드 A에 유지되는 전하량의 변동에 수반하여, 노드 A의 전위가 변동한다. 즉, 출력 단자의 출력 전위(Vout)도 변동한다.
상기 전위차를 부여하는 초기화 기간, 및 그 후의 측정 기간에서의 각 전위의 관계의 상세(타이밍 차트)를 도 20에 나타낸다.
초기화 기간에 있어서, 우선, 전위(Vext_b2)를, 트랜지스터(804)가 온 상태로 되는 전위(고전위)로 한다. 이에 의해, 노드 A의 전위는 V2, 즉 저전위(VSS)가 된다. 또한, 노드 A에 저전위(VSS)를 부여하는 것은 필수적이지 않다. 그 후, 전위(Vext_b2)를, 트랜지스터(804)가 오프 상태로 되는 전위(저전위)로 하여, 트랜지스터(804)를 오프 상태로 한다. 그리고, 이어서, 전위(Vext_b1)를, 트랜지스터(808)가 온 상태로 되는 전위(고전위)로 한다. 이에 의해, 노드 A의 전위는 V1, 즉 고전위(VDD)가 된다. 그 후, Vext_b1을, 트랜지스터(808)가 오프 상태로 되는 전위로 한다. 이에 의해, 노드 A가 플로팅 상태로 되고, 초기화 기간이 종료된다.
그 후의 측정 기간에 있어서는, 전위(V1) 및 전위(V2)를, 노드 A에 전하가 유입되거나, 또는 노드 A로부터 전하가 흘러나가는 전위로 한다. 여기에서는, 전위(V1) 및 전위(V2)를 저전위(VSS)로 한다. 단, 출력 전위(Vout)를 측정하는 타이밍에서는, 출력 회로를 동작시킬 필요가 발생하기 때문에, 일시적으로 V1을 고전위(VDD)로 하는 경우가 있다. 또한, V1을 고전위(VDD)로 하는 기간은, 측정에 영향을 주지 않을 정도의 단기간으로 한다.
상술한 바와 같이 하여 전위차를 부여하고, 측정 기간이 개시되면, 시간의 경과와 함께 노드 A에 유지되는 전하량이 변동하고, 이에 따라서 노드 A의 전위가 변동한다. 이것은, 트랜지스터(805)의 게이트 단자의 전위가 변동하는 것을 의미하기 때문에, 시간의 경과와 함께, 출력 단자의 출력 전위(Vout)의 전위도 변화하게 된다.
얻어진 출력 전위(Vout)로부터 오프 전류를 산출하는 방법에 대해서, 이하에 설명한다.
오프 전류의 산출에 앞서, 노드 A의 전위(VA)와 출력 전위(Vout)의 관계를 구해 둔다. 이에 의해, 출력 전위(Vout)로부터 노드 A의 전위(VA)를 구할 수 있다. 상술한 관계로부터, 노드 A의 전위(VA)는, 출력 전위(Vout)의 함수로서 다음 식과 같이 나타낼 수 있다.
Figure pat00002
또한, 노드 A의 전하(QA)는, 노드 A의 전위(VA), 노드 A에 접속되는 용량(CA), 상수(const)를 사용하여 다음 식과 같이 나타내진다. 여기서, 노드 A에 접속되는 용량(CA)은, 용량 소자(802)의 용량과 다른 용량의 합이다.
Figure pat00003
노드 A의 전류(IA)는, 노드 A에 유입되는 전하(또는 노드 A로부터 흘러나오는 전하)의 시간 미분이기 때문에, 노드 A의 전류(IA)는 다음 식과 같이 나타내진다.
Figure pat00004
이와 같이, 노드 A에 접속되는 용량(CA)과, 출력 단자의 출력 전위(Vout)로부터, 노드 A의 전류(IA)를 구할 수 있다.
이상에 나타내는 방법에 의해, 오프 상태에서 트랜지스터의 소스와 드레인간을 흐르는 누설 전류(오프 전류)를 측정할 수 있다.
본 측정에서는, 채널 길이(L)=10㎛, 채널 폭(W)=50㎛의, 고순도화한 산화물 반도체를 사용하여 트랜지스터(804), 트랜지스터(805), 트랜지스터(806), 트랜지스터(808)를 제작하였다. 또한, 병렬된 각 측정계(800)에서, 용량 소자(802)의 각 용량값을 100fF, 1pF, 3pF로 하였다.
또한, 본 측정에서는, VDD=5V, VSS=0V로 하였다. 또한, 측정 기간에 있어서는, 전위(V1)를 원칙적으로 VSS로 하고, 10sec 내지 300sec의 범위마다, 100msec의 기간만큼 VDD로서 Vout를 측정하였다. 또한, 소자에 흐르는 전류(I)의 산출에 사용되는 Δt는, 약 30000sec으로 하였다.
도 21에, 상기 전류 측정에 관한 경과 시간(Time)과 출력 전위(Vout)의 관계를 나타낸다. 도 21로부터, 시간의 경과에 따라서 전위가 변화하고 있는 모습을 확인할 수 있다.
도 22에는, 상기 전류 측정에 의해 산출된 실온(25℃)에서의 오프 전류를 나타낸다. 또한, 도 22는, 소스-드레인 전압(V)과 오프 전류(I)의 관계를 나타내는 것이다. 도 22로부터, 소스-드레인 전압이 4V인 조건에서, 오프 전류는 약 40zA/㎛인 것을 알았다. 또한, 소스-드레인 전압이 3.1V인 조건에서, 오프 전류는 10zA/㎛ 이하인 것을 알았다. 또한, 1zA는 10-21A를 나타낸다. 또한, 도 22의 오프 전류(I)는, 경과 시간(Time)이 30000sec에서의 평균값이다.
또한, 상기 전류 측정에 의해 산출된 85℃의 온도 환경하에서의 오프 전류에 대해 도 23에 나타낸다. 도 23은, 85℃의 온도 환경하에서의 소스-드레인 전압(V)과 오프 전류(I)의 관계를 나타내는 것이다. 도 23으로부터, 소스-드레인 전압이 3.1V인 조건에서, 오프 전류는 100zA/㎛ 이하인 것을 알았다. 또한, 도 23의 오프 전류(I)는, 경과 시간(Time)이 6000 내지 30000sec에서의 평균값이다.
이상에 의해, 고순도화된 산화물 반도체를 사용한 트랜지스터에서는, 오프 전류가 충분히 작아지는 것이 확인되었다.
11 : 제1 프로세서 12 : 제2 프로세서
13 : 컨트롤러 14 : 기억 장치
100 : 메모리 셀 101 : 트랜지스터
102 : 트랜지스터 103 : 트랜지스터
104 : 트랜지스터 105 : 트랜지스터
106 : 용량 소자 107 : 제1 전원선
108 : 제2 전원선 110 : 판독 회로
111 : 트랜지스터 112 : 트랜지스터
113 : 래치 회로 114 : 래치 회로
115 : 판독 회로 117 : 감지 증폭기 회로
118 : 감지 증폭기 회로 120 : 메모리 셀 어레이
121 : 제1 구동 회로 122 : 제2 구동 회로
123 : 제3 구동 회로 124 : 제4 구동 회로
125 : 제5 구동 회로 126 : 제6 구동 회로
127 : 제7 구동 회로 128 : 제8 구동 회로
150 : 메모리 셀 152 : 트랜지스터
170 : 메모리 셀 어레이 171 : 제1 구동 회로
172 : 제2 구동 회로 181 : 어드레스 신호 셀렉터
182 : 데이터 신호 셀렉터 190 : 메인 메모리
191 : 프로세서 코어 192 : 프로세서 코어
193 : 1차 캐시 메모리 194 : 1차 캐시 메모리
195 : 2차 캐시 메모리 196 : 2차 캐시 메모리
197 : 멀티 코어 프로세서 198 : 멀티 코어 프로세서
199 : 2차 캐시 메모리 201 : 반도체 기판
203 : 소자 분리 영역 207 : 게이트 절연막
209 : 게이트 전극 211a : 불순물 영역
211b : 불순물 영역 215 : 절연막
217 : 절연막 219a : 콘택트 플러그
219b : 콘택트 플러그 221 : 절연막
223a : 배선 223b : 배선
225 : 절연막 227 : 산화물 반도체막
229 : 산화물 반도체막 231 : 절연막
233 : 게이트 전극 235 : 산화물 반도체막
235a : 영역 235b : 영역
235c : 영역 237 : 사이드 월 절연막
239 : 게이트 절연막 241a : 전극
241b : 전극 243 : 절연막
245 : 절연막 249 : 배선
250 : 배선 802 : 용량 소자
804 : 트랜지스터 805 : 트랜지스터
806 : 트랜지스터 808 : 트랜지스터
1141 : 스위칭 소자 1142 : 메모리 셀
1143 : 메모리 셀 군 1189 : ROM 인터페이스
1190 : 기판 1191 : 연산 회로(ALU)
1192 : ALU 컨트롤러 1193 : 인스트럭션 디코더
1194 : 인터럽트 컨트롤러 1195 : 타이밍 컨트롤러
1196 : 레지스터 1197 : 레지스터 컨트롤러
1198 : 버스 인터페이스 1199 : ROM
3300 : 실내기 3301 : 하우징
3302 : 송풍구 3303 : CPU
3304 : 실외기 3310 : 전기 냉동 냉장고
3311 : 하우징 3312 : 냉장실용 도어
3313 : 냉동실용 도어 3314 : 야채실용 도어
3315 : CPU 3320 : 영상 표시 장치
3321 : 하우징 3322 : 표시부
3323 : CPU 3330 : 전기 자동차
3331 : 2차 전지 3332 : 제어 회로
3333 : 구동 장치 3334 : 처리 장치
WSL1 : 제1 기입 선택선 WSL2 : 제2 기입 선택선
WSL : 기입 선택선 RSL1 : 제1 판독 선택선
RSL2 : 제2 판독 선택선 WDL1 : 제1 기입 데이터선
WDL2 : 제2 기입 데이터선 WDL : 기입 데이터선
RDL1 : 제1 판독 데이터선 RDL2 : 제2 판독 데이터선
PC : 프리차지 신호선

Claims (16)

  1. 기억 장치로서,
    제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    제3 채널 형성 영역을 포함하는 제3 트랜지스터;
    제4 채널 형성 영역을 포함하는 제4 트랜지스터;
    제1 라인;
    제2 라인;
    제3 라인;
    제4 라인;
    제5 라인;
    제6 라인; 및
    제7 라인을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 라인에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 라인에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 라인에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는 상기 제4 라인에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는 상기 제5 라인에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제6 라인에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는 상기 제7 라인에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나가 상기 제2 트랜지스터의 게이트에 전기적으로 접속되어 노드를 형성하고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제1 채널 형성 영역은 상기 제2 채널 형성 영역, 상기 제3 채널 형성 영역 및 상기 제4 채널 형성 영역의 반도체 재료와는 상이한 반도체 재료를 포함하고,
    상기 제1 채널 형성 영역은 산화물 반도체를 포함하는, 기억 장치.
  2. 제1항에 있어서,
    용량소자; 및
    제8 라인을 더 포함하고;
    상기 용량소자의 한쪽 전극은 상기 노드에 전기적으로 접속되고,
    상기 용량소자의 다른쪽 전극은 상기 제8 라인에 전기적으로 접속되는, 기억 장치.
  3. 제1항에 있어서,
    상기 기억 장치는 상기 제1 트랜지스터가 오프 상태에 있을 때 상기 노드에 전하를 저장하는, 기억 장치.
  4. 제1항에 있어서,
    상기 제2 채널 형성 영역, 상기 제3 채널 형성 영역 및 상기 제4 채널 형성 영역은 단결정 실리콘을 포함하는, 기억 장치.
  5. 제2항에 있어서,
    상기 제1 라인은 기입 데이터 라인이고,
    상기 제2 라인은 제1 전원 라인이고,
    상기 제3 라인은 제1 판독 데이터 라인이고,
    상기 제4 라인은 제2 판독 데이터 라인이고,
    상기 제5 라인은 기입 선택 라인이고,
    상기 제6 라인은 제1 판독 선택 라인이고,
    상기 제7 라인은 제2 판독 선택 라인이고,
    상기 제8 라인은 제2 전원 라인인, 기억 장치.
  6. 제1항에 따른 기억 장치를 포함하는 반도체 장치로서,
    상기 반도체 장치는
    제1 프로세서;
    제2 프로세서; 및
    셀렉터를 더 포함하고,
    상기 제1 프로세서는 제1 타이밍에서 상기 셀렉터를 통해 상기 제5 라인 및 상기 제1 라인을 사용하여 상기 기억 장치에 데이터를 기입하고,
    상기 제2 프로세서는 제1 타이밍과는 상이한 제2 타이밍에서 상기 셀렉터를 통해 상기 제5 라인 및 상기 제1 라인을 사용하여 상기 기억 장치에 데이터를 기입하고,
    상기 제1 프로세서는 상기 제6 라인 및 상기 제3 라인을 사용하여 상기 기억 장치의 데이터를 판독하고,
    상기 제2 프로세서는 상기 제7 라인 및 상기 제4 라인을 사용하여 상기 기억 장치의 데이터를 판독하는, 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 채널 형성 영역은 인듐, 갈륨 및 아연을 포함하는, 기억 장치.
  8. 제1항에 따른 기억 장치를 포함하는 전기 장치.
  9. 기억 장치로서,
    제1 채널 형성 영역을 포함하는 제1 트랜지스터;
    제2 채널 형성 영역을 포함하는 제2 트랜지스터;
    제3 채널 형성 영역을 포함하는 제3 트랜지스터;
    제4 채널 형성 영역을 포함하는 제4 트랜지스터;
    제5 채널 형성 영역을 포함하는 제5 트랜지스터;
    제1 라인;
    제2 라인;
    제3 라인;
    제4 라인;
    제5 라인;
    제6 라인;
    제7 라인;
    제8 라인; 및
    제9 라인을 포함하고,
    상기 제1 트랜지스터의 소스 및 드레인 중 하나는 상기 제1 라인에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 하나는 상기 제2 라인에 전기적으로 접속되고,
    상기 제3 트랜지스터의 소스 및 드레인 중 하나는 상기 제3 라인에 전기적으로 접속되고,
    상기 제4 트랜지스터의 소스 및 드레인 중 하나는 상기 제4 라인에 전기적으로 접속되고,
    상기 제5 트랜지스터의 소스 및 드레인 중 하나는 상기 제8 라인에 전기적으로 접속되고,
    상기 제1 트랜지스터의 게이트는 상기 제5 라인에 전기적으로 접속되고,
    상기 제3 트랜지스터의 게이트는 상기 제6 라인에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는 상기 제7 라인에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트는 상기 제9 라인에 전기적으로 접속되고,
    상기 제1 트랜지스터의 소스 및 드레인 중 다른 하나와 상기 제5 트랜지스터의 소스 및 드레인 중 다른 하나가 상기 제2 트랜지스터의 게이트에 전기적으로 접속되어 노드를 형성하고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제3 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제2 트랜지스터의 소스 및 드레인 중 다른 하나는 상기 제4 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고,
    상기 제1 채널 형성 영역은 상기 제2 채널 형성 영역, 상기 제3 채널 형성 영역 및 상기 제4 채널 형성 영역의 반도체 재료와는 상이한 반도체 재료를 포함하고,
    상기 제1 채널 형성 영역은 산화물 반도체를 포함하고,
    상기 제5 채널 형성 영역은 산화물 반도체를 포함하는, 기억 장치.
  10. 제9항에 있어서,
    용량소자; 및
    제10 라인을 더 포함하고,
    상기 용량소자의 한쪽 전극은 상기 노드에 전기적으로 접속되고,
    상기 용량소자의 다른쪽 전극은 상기 제10 라인에 전기적으로 접속되는, 기억 장치.
  11. 제9항에 있어서,
    상기 기억 장치는 상기 제1 트랜지스터와 상기 제5 트랜지스터가 오프 상태에 있을 때 상기 노드에 전하를 저장하는, 기억 장치.
  12. 제9항에 있어서,
    상기 제2 채널 형성 영역, 상기 제3 채널 형성 영역 및 상기 제4 채널 형성 영역은 단결정 실리콘을 포함하는, 기억 장치.
  13. 제10항에 있어서,
    상기 제1 라인은 제1 기입 데이터 라인이고,
    상기 제2 라인은 제1 전원 라인이고,
    상기 제3 라인은 제1 판독 데이터 라인이고,
    상기 제4 라인은 제2 판독 데이터 라인이고,
    상기 제5 라인은 제1 기입 선택 라인이고,
    상기 제6 라인은 제1 판독 선택 라인이고,
    상기 제7 라인은 제2 판독 선택 라인이고,
    상기 제8 라인은 제2 기입 데이터 라인이고,
    상기 제9 라인은 제2 기입 선택 라인이고,
    상기 제10 라인은 제2 전원 라인인, 기억 장치.
  14. 제9항에 따른 기억 장치를 포함하는 반도체 장치로서,
    상기 반도체 장치는
    제1 프로세서; 및
    제2 프로세서를 더 포함하고,
    상기 제1 프로세서는 상기 제5 라인 및 상기 제1 라인을 사용하여 상기 기억 장치에 데이터를 기입하고,
    상기 제2 프로세서는 상기 제8 라인 및 상기 제9 라인을 사용하여 상기 기억 장치에 데이터를 기입하고,
    상기 제1 프로세서는 상기 제6 라인 및 상기 제3 라인을 사용하여 상기 기억 장치의 데이터를 판독하고,
    상기 제2 프로세서는 상기 제7 라인 및 상기 제4 라인을 사용하여 상기 기억 장치의 데이터를 판독하는, 반도체 장치.
  15. 제9항에 있어서,
    상기 제1 채널 형성 영역은 인듐, 갈륨 및 아연을 포함하고,
    상기 제5 채널 형성 영역은 인듐, 갈륨 및 아연을 포함하는, 기억 장치.
  16. 제9항에 따른 기억 장치를 포함하는 전기 장치.
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