KR20130093115A - 발광 소자 및 그 제조 방법, 발광 장치의 제조 방법, 조명 장치, 백라이트, 표시 장치 및 다이오드 - Google Patents

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substrate
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아키히데 시바타
데츠 네지시
겐지 고미야
요시후미 야오이
다케시 시오미
히로시 이와타
아키라 다카하시
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샤프 가부시키가이샤
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Abstract

이 발광 소자(100)는, n형 GaN 반도체 기초부(113)와, n형 GaN 반도체 기초부(113) 상에 세워 설치한 상태로 서로 간격을 두고 형성된 복수의 n형 GaN 막대형 반도체(121)와, n형 GaN 막대형 반도체(121)를 덮는 p형 GaN 반도체층(123)을 구비하였다. n형 GaN 막대형 반도체(121)는 막대형 반도체(121)에 n형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, n형 GaN 막대형 반도체(121)의 길이를 길게 해도, n형 GaN 막대형 반도체(121)의 저항의 증대가 억제되어, n형 GaN 막대형 반도체(121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다.

Description

발광 소자 및 그 제조 방법, 발광 장치의 제조 방법, 조명 장치, 백라이트, 표시 장치 및 다이오드{LIGHT EMITTING ELEMENT AND PRODUCTION METHOD FOR SAME, PRODUCTION METHOD FOR LIGHT-EMITTING DEVICE, ILLUMINATION DEVICE, BACKLIGHT, DISPLAY DEVICE, AND DIODE}
본 발명은, 막대형 또는 판형 등의 돌기형 반도체를 갖는 발광 소자 및 그 제조 방법, 상기 발광 소자를 구비한 발광 장치의 제조 방법 및 상기 발광 장치를 구비한 조명 장치, 백라이트 및 표시 장치 및 발광 다이오드나 광전 변환 소자를 구성하는 다이오드에 관한 것이다.
종래, 평면형 발광 소자에 비해 발광 면적을 증대시킨 로드형 발광 소자가, 특허 문헌 1(일본 특허 공개 제2006-332650호 공보)에 개시되어 있다.
이 로드형 발광 소자는, 도 38에 도시한 바와 같이, 기판(900) 상에 제1 극성층(910)이 형성되고, 이 제1 극성층(910) 상에 광을 방출하는 활성층을 포함하여 이루어지는 복수개의 로드(920)가 형성되어 있다. 이 로드(920)는 또한 제2 극성층(930)으로 둘러싸여 있고, 상기 활성층을 포함하여 이루어지는 복수개의 로드(920) 및 제2 극성층(930)이 로드형 발광 소자를 구성하고 있다.
상기 종래 기술에 의하면, 각각의 로드(920)는 전체면에 광을 방출하기 때문에, 발광 면적이 증가되어, 발광 소자에 의한 광량이 증가된다.
그러나, 상기 종래 기술에서는, 로드(920)는 활성층을 포함하여 이루어지지만, 활성층은 오로지 캐리어를 가두어 발광 효율을 올리는 역할을 갖는 것이며, 일반적으로 고저항이다. 상기 종래 기술에서는, 발광 면적을 증가시키기 위해서는 로드의 길이를 길게 할 필요가 있지만, 로드의 길이를 길게 할수록 고저항의 활성층도 길어져, 선단까지 충분한 전류를 흘릴 수 없어 선단부가 어두워져, 충분한 발광 강도가 얻어지지 않는다는 문제가 있었다.
또한, 종래, 발광 다이오드로서는, 도 39에 단면을 도시한 것이 제안되어 있다(비특허 문헌 1 참조). 이 발광 다이오드는, n형 GaN으로 제작된 코어(3001)와, 이 코어(3001)의 주위를 피복하도록 InGaN층(3002), i-GaN층(3003), p-AlGaN층(3004), p-GaN층(3005)이 순차적으로 쉘 형상으로 형성되어 있다. 상기 InGaN층(3002), i-GaN층(3003)이 활성층을 구성하고 있다.
그런데, 상기 종래의 발광 다이오드에서는, 상기 n형 코어(3001)가 n형 전극으로서 사용되어, n형 전극의 기능을 갖는 것을 우선하여 재질이 선택되고 있기 때문에, 코어(3001)의 재질 선택이 제한되어 있다. 이 때문에, 코어(3001)의 재질을 자유롭게 선택하여 코어에 원하는 특성을 갖게 하는 것이 곤란하고, 상기 코어에 원하는 특성을 갖게 하기 위한 제조 비용의 증가나 제조 수율의 저하를 초래하였다.
일본 특허 공개 제2006-332650호 공보
Fang Qian, Silvija Gradecak, Yat Li, Cheng-Yen Wen and Charles M. Lieber, Core/Multishell Nanowire Heterostructures as Multicolor, High-Efficiency Light-Emitting Diodes Nano letters 2005 Vol.5, No.11, 2287-2291
따라서, 본 발명의 과제는, 저저항이며 충분한 발광 강도가 얻어지는 발광 소자를 제공하는 것에 있다. 또한, 본 발명의 또 다른 과제는, 그와 같은 발광 소자의 제조 방법, 그와 같은 발광 소자에 의한 발광 장치의 제조 방법, 그와 같은 발광 장치를 구비한 조명 장치, 백라이트 및 표시 장치도 제공하는 것에 있다.
또한, 본 발명의 또 하나의 과제는, 제조 비용의 증가나 제조 수율의 저하를 초래하지 않고, 코어에 원하는 특성을 갖게 할 수 있는 다이오드를 제공하는 것에 있다.
상기 과제를 해결하기 위해서, 본 발명의 발광 소자는, 제1 도전형 반도체 기초부와,
상기 제1 도전형 반도체 기초부 상에 형성된 복수의 제1 도전형 돌기형 반도체와,
상기 돌기형 반도체를 덮는 제2 도전형 반도체층을 구비한 것을 특징으로 하고 있다.
본 발명의 발광 소자에 의하면, 상기 제1 도전형 돌기형 반도체를 덮도록 제2 도전형 반도체층이 형성되어 있으므로, 상기 돌기형 반도체의 거의 전체 측면을 발광시키는 것이 가능하게 된다. 그 때문에, 본 발명의 발광 소자에 의하면, 평면 형상의 발광층을 갖는 발광 다이오드 칩에 비해, 상기 제1 도전형 반도체 기초부의 단위 면적당 발광량을 증대시킬 수 있다.
또한, 본 발명에 의하면, 상기 돌기형 반도체는 제1 도전형 반도체를 포함하여 이루어지기 때문에, 상기 돌기형 반도체에 제1 도전형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, 상기 돌기형 반도체의 길이를 길게 해도, 상기 돌기형 반도체의 저항의 증대가 억제되어, 상기 돌기형 반도체의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 상기 제1 도전형 반도체 기초부의 단위 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다.
또한, 일 실시 형태에서는, 상기 제1 도전형 돌기형 반도체는 제1 도전형 막대형 반도체이다.
이 실시 형태에 따르면, 상기 막대형 반도체의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있어, 상기 막대형 반도체의 거의 전체 측면을 발광시키는 것이 가능하게 되므로, 평면 형상의 발광층을 갖는 발광 다이오드 칩에 비해, 상기 제1 도전형 반도체 기초부의 단위 면적당 발광량을 증대시킬 수 있다.
또한, 일 실시 형태에서는, 상기 제1 도전형 막대형 반도체의 길이가 상기 제1 도전형 막대형 반도체의 굵기의 10배 이상이다.
이 실시 형태에서는, 상기 반도체 기초부의 단위 면적당 발광량을 현저하게 증대시킬 수 있다. 이에 반하여, 종래 기술과 같이 막대형 반도체가 활성층을 포함하여 이루어지는 경우에는 막대형 반도체의 길이를 굵기의 10배 이상으로 하면 선단부를 발광시키는 것이 곤란해진다. 따라서, 막대형 반도체의 길이를 굵기의 10배 이상으로 함으로써, 저저항이며 발광 강도가 높다는 본 발명의 이점이 특히 현저해진다.
또한, 일 실시 형태에서는, 상기 제1 도전형 돌기형 반도체는 제1 도전형 판형 반도체이다.
이 실시 형태에 따르면, 상기 돌기형 반도체를 판형 반도체로 함으로써, 그 판형 반도체의 가장 넓은 발광면을 무극성면으로 함으로써, 전체로서의 발광 효율을 높일 수 있다.
또한, 일 실시 형태에서는, 상기 제1 도전형 돌기형 반도체와 제2 도전형 반도체층 사이에 활성층이 형성되어 있다.
이 실시 형태에서는, 발광 효율을 올릴 수 있다. 또한, 상기 활성층은, 어디까지나 상기 제1 도전형 돌기형 반도체와 상기 제2 도전형 반도체층 사이에, 상대적으로 얇게 형성되는 것이므로, 발광 효율이 좋다. 상기 활성층은, 양극의 캐리어(정공과 전자)를 좁은 범위에 가두어 재결합 확률을 높이기 위한 것이기 때문이다. 이에 반하여, 종래 기술과 같이, 제1 도전형 막대형 반도체의 부분까지 모두 활성층을 포함하여 이루어지는 경우, 캐리어의 가둠이 불충분하기 때문에 발광 효율이 높지 않다.
또한, 일 실시 형태에서는, 상기 제2 도전형 반도체층 상에 투명 전극층이 형성되어 있다.
이 실시 형태에서는, 상기 투명 전극층이 상기 막대형 반도체로부터 방사된 광을 투과하면서, 상기 제2 도전형 반도체층에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 상기 막대형 반도체의 전체에 걸쳐 균일하게 발광시킬 수 있다.
또한, 일 실시 형태에서는, 상기 복수의 제1 도전형 돌기형 반도체 사이에서 상기 투명 전극층이 대향하고 있는 대향 간극에 상기 투명 전극층보다도 투명성이 높은 재료로 제작된 투명 부재가 충전되어 있다.
이 실시 형태에서는, 상기 복수의 제1 도전형 돌기형 반도체 사이의 간극을 일반적으로 투명성이 낮은 투명 전극층으로 매립해 버리지 않고, 상기 투명 전극층보다도 투명성이 높은 투명 부재를 상기 대향 간극에 충전하고 있으므로, 발광 소자의 발광 효율을 향상시킬 수 있다.
또한, 본 발명의 발광 소자의 제조 방법은, 제1 기판의 일부 또는 전부를 이루는 제1 도전형 반도체층의 표면에 마스크층을 패터닝하는 공정과,
상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체를 형성하는 반도체 코어 형성 공정과,
상기 제1 도전형 돌기형 반도체의 표면을 덮도록 제2 도전형 반도체층을 형성하는 반도체 쉘 형성 공정을 구비하였다.
본 발명의 제조 방법에 의하면, 제조한 발광 소자는, 상기 제1 도전형 돌기형 반도체를 덮도록 상기 제2 도전형 반도체층이 형성되므로, 상기 돌기형 반도체의 거의 전체 측면을 발광시키는 것이 가능하게 된다. 그 때문에, 상기 발광 소자에 의하면, 평면 형상의 발광층을 갖는 발광 다이오드 칩에 비해, 상기 제1 기판의 단위 면적당 발광량을 증대시킬 수 있다. 또한, 이 제조 방법에 의하면, 상기 돌기형 반도체는 제1 도전형 반도체를 포함하여 이루어지기 때문에, 상기 돌기형 반도체에 제1 도전형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, 상기 돌기형 반도체의 길이를 길게 해도, 상기 돌기형 반도체의 저항의 증대가 억제되어, 상기 돌기형 반도체의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 상기 제1 기판의 단위 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다. 또한, 이 제조 방법에 의하면, 상기 돌기형 반도체를 포토리소그래피 공정과 비등방적인 에칭에 의해 형성할 수 있으므로, 목적한 바의 양호한 형상의 돌기형 반도체를 얻을 수 있어 수율을 향상시킬 수 있다.
또한, 일 실시 형태의 발광 소자의 제조 방법은, 상기 반도체 코어 형성 공정 후이며, 상기 반도체 쉘 형성 공정 전에, 상기 제1 도전형 돌기형 반도체를 어닐하는 결정 결함 회복 공정을 행한다.
이 실시 형태에 따르면, 상기 어닐에 의한 결정 결함 회복 공정에 의해, 상기 돌기형 반도체의 결정 결함 밀도를 저감시켜 결정성을 향상시킬 수 있다. 따라서, 그 후에 행해지는 반도체 쉘 형성 공정에 있어서, 제2 도전형 반도체층의 결정성도 향상되기 때문에, 발광 소자의 발광 효율을 향상시킬 수 있다.
또한, 일 실시 형태의 발광 소자의 제조 방법은, 상기 반도체 코어 형성 공정 후이며, 상기 쉘 형성 공정 전에, 웨트 에칭에 의해 상기 제1 도전형 돌기형 반도체의 일부를 에칭하는 결정 결함 제거 공정을 행한다.
이 실시 형태에 따르면, 상기 에칭에 의한 결정 결함 제거 공정에 의해, 상기 돌기형 반도체의 결정 결함 밀도를 저감시켜 결정성을 향상시킬 수 있다. 따라서, 그 후에 행해지는 반도체 쉘 형성 공정에 있어서, 제2 도전형 반도체층의 결정성도 향상되기 때문에, 발광 소자의 발광 효율을 향상시킬 수 있다.
또한, 일 실시 형태의 발광 소자의 제조 방법은, 상기 반도체 코어 형성 공정 후이며, 상기 쉘 형성 공정 전에, 웨트 에칭에 의해 상기 제1 도전형 돌기형 반도체의 일부를 에칭하는 결정 결함 제거 공정과,
상기 반도체 코어 형성 공정 후이며, 상기 반도체 쉘 형성 공정 전에, 상기 제1 도전형 돌기형 반도체를 어닐하는 결정 결함 회복 공정을, 상기 결정 결함 제거 공정, 상기 결정 결함 회복 공정의 순으로 행한다.
이 실시 형태에 따르면, 상기 웨트 에칭에 의한 결정 결함 제거 공정과, 상기 어닐에 의한 결정 결함 회복 공정의 양쪽을, 이 순서로 행함으로써, 더욱 효과적으로 상기 돌기형 반도체의 결정성을 향상시킬 수 있다.
또한, 본 발명의 발광 소자의 제조 방법은, 제1 기판의 일부 또는 전부를 이루는 제1 도전형 반도체층의 표면에 마스크층을 패터닝하는 공정과,
상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체를 형성하는 반도체 코어 형성 공정과,
상기 제1 도전형 돌기형 반도체의 표면을 덮도록 제2 도전형 반도체층을 형성하는 반도체 쉘 형성 공정과,
상기 제2 도전형 반도체층으로 덮여진 상기 제1 도전형 돌기형 반도체를 상기 제1 기판으로부터 분리하는 발광 소자 분리 공정을 구비하였다.
본 발명의 제조 방법에 의하면, 상기 발광 소자 분리 공정으로써, 상기 제1 도전형 반도체층을 가공하여 형성된 돌기형 반도체에 의한 돌기형의 발광 소자는, 최종적으로는 각각이 독립된 발광 소자로 된다. 따라서, 각각의 발광 소자를 따로따로 이용 가능하다는 점에서, 상기 돌기형의 발광 소자의 이용 방법을 다양화하여, 이용 가치를 높일 수 있다. 예를 들어, 분리한 발광 소자를 원하는 밀도로 원하는 개수 배치할 수 있다. 이 경우, 예를 들어 미세한 발광 소자를 대면적의 기판 상에 다수 재배열하여 면발광 장치를 구성할 수 있다. 또한, 열의 발생 밀도를 낮게 하여 높은 신뢰성이나 장기 수명을 실현할 수도 있다. 또한, 이 제조 방법에 의해, 상기 제1 도전형 돌기형 반도체를 덮도록 상기 제2 도전형 반도체층이 형성되므로, 상기 돌기형 반도체의 거의 전체 측면을 발광시키는 것이 가능하게 된다. 그 때문에, 기판(제1 기판)으로부터 총 발광량이 큰 다수의 발광 소자를 얻을 수 있다. 또한, 이 제조 방법에 의하면, 상기 돌기형 반도체는 제1 도전형 반도체를 포함하여 이루어지기 때문에, 상기 돌기형 반도체에 제1 도전형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, 돌기형 반도체의 길이를 길게 해도, 상기 돌기형 반도체의 저항의 증대가 억제되어, 상기 돌기형 반도체의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 또한, 이 제조 방법에 의하면, 상기 돌기형 반도체를 포토리소그래피 공정과 비등방적인 에칭에 의해 형성할 수 있으므로, 목적한 바의 양호한 형상의 돌기형 반도체를 얻을 수 있고, 나아가서는 원하는 양호한 형상의 발광 소자를 얻을 수 있으므로, 발광 소자의 수율을 향상시킬 수 있다.
또한, 일 실시 형태의 발광 소자의 제조 방법에서는, 상기 반도체 코어 형성 공정과 상기 반도체 쉘 형성 공정 사이에서, 상기 제1 도전형 돌기형 반도체의 표면을 덮도록 활성층을 형성한다.
이 실시 형태에 따르면, 활성층에 의해 발광 효율을 올릴 수 있다.
또한, 일 실시 형태의 발광 소자의 제조 방법에서는, 상기 반도체 쉘 형성 공정 후에, 상기 제2 도전형 반도체층을 덮도록 투명 전극층을 형성한다.
이 실시 형태에 따르면, 상기 투명 전극층은 상기 돌기형 반도체로부터 방사된 광을 투과하면서, 상기 제2 도전형 반도체층에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 상기 돌기형 반도체의 전체에 걸쳐 균일하게 발광시킬 수 있다.
또한, 본 발명의 발광 장치의 제조 방법에서는, 제1 기판의 일부 또는 전부를 이루는 제1 도전형 반도체층의 표면에 마스크층을 패터닝하는 공정과,
상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체를 형성하는 반도체 코어 형성 공정과,
상기 제1 도전형 돌기형 반도체의 표면을 덮도록 제2 도전형 반도체층을 형성하는 반도체 쉘 형성 공정과,
상기 제2 도전형 반도체층으로 덮여진 상기 제1 도전형 돌기형 반도체를 상기 제1 기판으로부터 분리하여 발광 소자를 얻는 발광 소자 분리 공정과,
상기 발광 소자를 제2 기판 상에 배치하는 발광 소자 배치 공정과,
상기 제2 기판 상에 배치된 발광 소자에 통전하기 위한 배선을 행하는 발광 소자 배선 공정을 구비하였다.
본 발명의 제조 방법에 의하면, 상기 발광 소자 분리 공정에서 분리한 발광 소자를 상기 제2 기판 상에 원하는 밀도로 원하는 개수 배치할 수 있다. 따라서, 예를 들어 미세한 발광 소자를 대면적의 기판 상에 다수 재배열하여 면발광 장치를 구성할 수 있다. 또한, 열의 발생 밀도를 낮게 하여 높은 신뢰성이나 장기 수명을 실현할 수도 있다.
또한, 일 실시 형태의 조명 장치는, 상기 발광 장치의 제조 방법에 의해 제조된 발광 장치를 구비하였다.
이 실시 형태의 조명 장치에 의하면, 본 발명의 발광 장치의 제조 방법에 의해 제조된 발광 장치를 구비하고 있으므로, 발광 효율이 좋고 신뢰성이 높은 조명 장치가 얻어진다.
또한, 일 실시 형태의 액정 백라이트는, 상기 발광 장치의 제조 방법에 의해 제조된 발광 장치를 구비하였다.
이 실시 형태의 액정 백라이트에 의하면, 본 발명의 발광 장치의 제조 방법에 의해 제조된 발광 장치를 구비하고 있으므로, 방열 효율이 높은 백라이트가 얻어진다.
또한, 본 발명의 표시 장치의 제조 방법은, 제1 기판의 일부 또는 전부를 이루는 제1 도전형 반도체층의 표면에 마스크층을 패터닝하는 공정과,
상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체를 형성하는 반도체 코어 형성 공정과,
상기 제1 도전형 돌기형 반도체의 표면을 덮도록 제2 도전형 반도체층을 형성하는 반도체 쉘 형성 공정과,
상기 제2 도전형 반도체층으로 덮여진 상기 제1 도전형 돌기형 반도체를 상기 제1 기판으로부터 분리하여 발광 소자를 얻는 발광 소자 분리 공정과,
상기 발광 소자를 제2 기판 상의 화소 위치에 대응하여 배치하는 발광 소자 배치 공정과,
상기 제2 기판 상의 화소 위치에 대응하여 배치된 발광 소자에 통전하기 위한 배선을 행하는 발광 소자 배선 공정을 구비하였다.
본 발명의 표시 장치의 제조 방법에 의하면, 상기 제1 도전형 돌기형 반도체의 표면을 덮도록 제2 도전형 반도체층이 형성되므로, 상기 돌기형 반도체의 재료로서의 상기 제1 기판의 단위 면적당 발광 면적을 매우 크게 할 수 있다. 즉, 발광 소자로서 기능하는 상기 제2 도전형 반도체층으로 덮여진 상기 제1 도전형 돌기형 반도체의 제조 비용을 크게 저감할 수 있다. 그리고, 상기 제2 도전형 반도체층으로 덮여진 상기 제1 도전형 돌기형 반도체는 상기 제1 기판으로부터 분리되어, 표시 장치의 패널로 되는 상기 제2 기판 상에 배치되고, 또한 배선되어 표시 장치가 제조된다. 이 표시 장치의 화소수는, 예를 들어 약 600만으로 되므로, 그 화소마다 발광 소자를 사용하는 경우는, 발광 소자의 비용은 매우 중요하다. 따라서, 이 제조 방법에 의해 표시 장치를 제조함으로써, 표시 장치의 제조 비용을 저감할 수 있다.
또한, 일 실시 형태의 표시 장치는, 상기 표시 장치의 제조 방법에 의해 제조되었다.
이 실시 형태의 표시 장치에 의하면, 저비용의 표시 장치가 제공된다.
또한, 본 발명의 다이오드는, 코어부와,
상기 코어부를 덮도록 형성된 제1 도전형 반도체층과,
상기 제1 도전형 반도체층을 덮는 제2 도전형 반도체층을 구비하고,
상기 코어부의 재질과 상기 제1 도전형 반도체층의 재질이 서로 다른 것을 특징으로 하고 있다.
본 발명의 다이오드에 의하면, 다이오드의 2극의 역할은, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층이 담당하므로, 상기 코어부의 재질로서 원하는 재질을 선택할 수 있다. 따라서, 제조 비용의 증가나 제조 수율의 저하를 초래하지 않고, 상기 코어부에 원하는 특성(굴절률, 열전도율, 전기 전도율 등)을 갖게 하는 것이 가능하게 된다.
또한, 일 실시 형태에서는, 상기 코어부의 굴절률이 상기 제1 도전형 반도체층의 굴절률보다도 큼과 함께 발광 다이오드이다.
이 실시 형태에 따르면, 발생한 광을 상기 코어부로 도파하여 상기 코어부에서 강하게 발광시킬 수 있다.
또한, 일 실시 형태에서는, 상기 코어부의 굴절률이 상기 제1 도전형 반도체층의 굴절률보다도 큼과 함께 광전 효과를 갖는다.
이 실시 형태에 따르면, 광이 다이오드 외부로 빠져나가기 어려워, 광의 도입 효과를 높일 수 있어, 광전 효과를 높일 수 있다.
또한, 일 실시 형태의 다이오드에서는, 상기 코어부의 굴절률이 상기 제1 도전형 반도체층의 굴절률보다도 작음과 함께 발광 다이오드이다.
이 실시 형태에 따르면, 발생한 광이 상기 코어부 내에 들어가기 어려워 상기 코어부 표면에서 반사되기 쉽기 때문에, 상기 제1 도전형 반도체층으로부터 상기 제2 도전형 반도체층을 향하여 광을 외부로 취출할 수 있다.
또한, 일 실시 형태의 다이오드에서는, 상기 코어부의 열전도율이 상기 제1 도전형 반도체층의 열전도율보다도 큼과 함께 발광 다이오드이다.
이 실시 형태에 따르면, 상기 제1 도전형 반도체층으로부터 상기 코어부로 열이 확산되기 때문에, 방열이 용이해져, 고온에 의한 발광 효율의 저하를 피할 수 있다.
또한, 일 실시 형태의 다이오드에서는, 상기 코어부의 열전도율이 상기 제1 도전형 반도체층의 열전도율보다도 큼과 함께 광전 효과를 갖는다.
이 실시 형태에 따르면, 상기 제1 도전형 반도체층으로부터 상기 코어부로 열이 확산되기 때문에, 방열이 용이해져, 고온에 의한 광전 변환 효율의 저하를 피할 수 있다.
또한, 일 실시 형태에서는, 상기 코어부의 전기 전도율이 상기 제1 도전형 반도체층의 전기 전도율보다도 큼과 함께 발광 다이오드이다.
이 실시 형태에 따르면, 상기 코어부의 전기 저항을 작게 하여 상기 코어부로부터 상기 제1 도전형 반도체층으로 전류를 흘리기 쉬워지므로, 손실을 억제할 수 있어, 효율적으로 발광할 수 있다.
또한, 일 실시 형태에서는, 상기 코어부의 전기 전도율이 상기 제1 도전형 반도체층의 전기 전도율보다도 큼과 함께 광전 효과를 갖는다.
이 실시 형태에 따르면, 상기 코어부의 전기 저항을 작게 하여 상기 제1 도전형 반도체층으로부터 상기 코어부로 전류를 흘리기 쉬워지므로, 손실을 억제할 수 있어, 효율적으로 발전할 수 있다.
또한, 일 실시 형태의 다이오드에서는, 상기 코어부가 실리콘으로 제작되어 있다.
이 실시 형태에 따르면, 실리콘제의 코어부는 형성 프로세스가 확립되어 있으므로, 원하는 양호한 형상의 소자가 얻어진다.
또한, 일 실시 형태의 다이오드에서는, 기판 상에 상기 코어부, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층을 형성하고 나서, 상기 기판으로부터 상기 코어부, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층을 분리함으로써 제작되었다.
이 실시 형태의 다이오드에 의하면, 상기 기판으로부터 분리되어 있으므로, 다른 기판에의 실장이 용이해진다.
또한, 일 실시 형태의 다이오드의 제조 방법에서는, 기판 상에 코어부를 형성하고,
상기 코어부를 덮도록 제1 도전형 반도체층을 형성하고,
상기 제1 도전형 반도체층을 덮도록 제2 도전형 반도체층을 형성하고,
상기 코어부의 재질과 상기 제1 도전형 반도체층의 재질이 서로 다르다.
이 실시 형태의 다이오드의 제조 방법에 의하면, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층을 다이오드의 2극의 역할을 담당하게 하여, 상기 코어부의 재질로서 원하는 재질을 선택할 수 있어, 상기 코어부에 원하는 특성을 갖게 하는 것이 가능한 다이오드를 제조할 수 있다.
또한, 일 실시 형태의 조명 장치에서는, 상기 실시 형태의 발광 다이오드를 구비하였다.
이 실시 형태의 조명 장치에 의하면, 제조 비용의 증가나 제조 수율의 저하를 초래하지 않고, 상기 발광 다이오드의 코어부의 특성(굴절률, 열전도율, 전기 전도율)을 원하는 대로 설정할 수 있어, 조명의 지향성의 설정이 용이해지고, 조명의 효율 향상을 도모할 수 있는 등의 장점이 얻어진다.
또한, 일 실시 형태의 백라이트에서는, 상기 실시 형태의 발광 다이오드를 구비하였다.
이 실시 형태의 백라이트에 의하면, 상기 발광 다이오드의 코어부의 특성(굴절률, 열전도율, 전기 전도율)을 원하는 대로 설정할 수 있어, 백라이트의 지향성의 설정이 용이해지고, 백라이트의 효율 향상을 도모할 수 있는 등의 장점이 얻어진다.
또한, 일 실시 형태의 표시 장치에서는, 상기 실시 형태의 발광 다이오드를 구비하였다.
이 실시 형태의 표시 장치에 의하면, 상기 발광 다이오드의 코어부의 특성(굴절률, 열전도율, 전기 전도율)을 원하는 대로 설정할 수 있어, 표시 장치의 지향성의 설정이 용이해지고, 표시 장치의 효율 향상을 도모할 수 있는 등의 장점이 얻어진다.
또한, 일 실시 형태의 광검출기에서는, 상기 실시 형태의 광전 효과를 갖는 다이오드를 구비하였다.
이 실시 형태의 광검출기에 의하면, 제조 비용의 증가나 제조 수율의 저하를 초래하지 않고, 상기 광전 효과를 갖는 다이오드의 코어부의 특성(굴절률, 열전도율, 전기 전도율)을 원하는 대로 설정할 수 있다. 따라서, 광의 도입 효과의 향상, 방열성의 향상, 손실의 억제 등이 가능하게 되어, 광전 변환 효율을 높여, 광검출 성능을 향상시킬 수 있다.
또한, 일 실시 형태의 태양 전지에서는, 상기 실시 형태의 광전 효과를 갖는 다이오드를 구비하였다.
이 실시 형태의 태양 전지에 의하면, 제조 비용의 증가나 제조 수율의 저하를 초래하지 않고, 상기 광전 효과를 갖는 다이오드의 코어부의 특성(굴절률, 열전도율, 전기 전도율)을 원하는 대로 설정할 수 있다. 따라서, 광의 도입 효과의 향상, 방열성의 향상, 손실의 억제 등이 가능하게 되어, 효율적으로 발전할 수 있다.
본 발명의 발광 소자에 의하면, 돌기형 반도체가 제1 도전형 반도체를 포함하여 이루어지기 때문에, 상기 돌기형 반도체에 제1 도전형을 부여하는 불순물량을 증가시킴으로써 상기 돌기형 반도체를 용이하게 저저항화할 수 있다. 그 때문에, 상기 돌기형 반도체의 길이를 길게 해도, 상기 돌기형 반도체의 저항의 증대가 억제되어, 상기 돌기형 반도체의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 상기 제1 도전형 반도체 기초부의 단위 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다.
또한, 본 발명의 다이오드에 의하면, 다이오드의 2극의 역할은, 제1 도전형 반도체층과 제2 도전형 반도체층이 담당하므로, 코어부의 재질로서 원하는 재질을 선택할 수 있다. 따라서, 제조 비용의 증가나 제조 수율의 저하를 초래하지 않고, 상기 코어부에 원하는 특성(굴절률, 열전도율, 전기 전도율 등)을 갖게 하는 것이 가능하게 된다.
도 1a는 본 발명의 발광 소자의 제1 실시 형태의 단면도이다.
도 1b는 상기 제1 실시 형태의 모식적인 평면도이다.
도 2는 상기 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 도면이다.
도 3a는 상기 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 도면이다.
도 3b는 상기 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 평면도이다.
도 4는 상기 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 도면이다.
도 5는 상기 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 도면이다.
도 6은 상기 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 도면이다.
도 7a는 본 발명의 발광 소자의 제2 실시 형태의 단면도이다.
도 7b는 상기 제2 실시 형태의 발광 소자를 위로부터 본 개략 평면도이다.
도 7c는 상기 제2 실시 형태의 발광 소자의 제조 방법을 설명하는 개략 평면도이다.
도 8은 본 발명의 제3 실시 형태의 발광 소자, 발광 장치의 제조 방법을 설명하는 도면이다.
도 9는 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 10은 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 11은 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 12는 상기 제3 실시 형태의 제조 방법에 있어서 전극간에 인가하는 전압 파형을 도시하는 파형도이다.
도 13은 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 14는 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 15는 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 16은 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 17은 상기 제3 실시 형태의 제조 방법을 설명하는 도면이다.
도 18은 본 발명의 제4 실시 형태로서의 조명 장치의 측면도이다.
도 19는 상기 조명 장치의 발광부의 측면도이다.
도 20은 상기 조명 장치의 발광부의 상면도이다.
도 21은 상기 발광부의 발광 장치의 평면도이다.
도 22는 본 발명의 제5 실시 형태로서의 백라이트를 도시하는 평면도이다.
도 23은 본 발명의 제6 실시 형태로서의 LED 디스플레이의 1화소의 회로를 도시하는 회로도이다.
도 24a는 본 발명의 다이오드의 제7 실시 형태로서의 발광 다이오드의 사시도이다.
도 24b는 상기 제7 실시 형태의 발광 다이오드의 단면도이다.
도 24c는 상기 제7 실시 형태의 발광 다이오드에 있어서 열이 전달되는 모습을 모식적으로 도시하는 단면도이다.
도 25a는 상기 제7 실시 형태의 변형예의 발광 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 25b는 상기 제7 실시 형태의 발광 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 25c는 상기 제7 실시 형태의 발광 다이오드를 기판 상에 옆으로 쓰러뜨린 상태로 배치한 모습을 도시하는 단면도이다.
도 26a는 상기 제7 실시 형태의 또 하나의 변형예의 발광 다이오드의 사시도이다.
도 26b는 상기 또 하나의 변형예의 발광 다이오드의 단면도이다.
도 27a는 광검출기나 태양 전지를 이룸과 함께 상기 제7 실시 형태의 변형예의 발광 다이오드와 마찬가지 구성인 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 27b는 광검출기나 태양 전지를 이룸과 함께 상기 제7 실시 형태의 발광 다이오드와 마찬가지 구성인 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 27c는 광검출기나 태양 전지를 이룸과 함께 상기 제7 실시 형태의 발광 다이오드와 마찬가지 구성인 다이오드를 기판 상에 옆으로 쓰러뜨린 상태로 배치한 모습을 도시하는 단면도이다.
도 28a는 본 발명의 다이오드의 제8 실시 형태로서의 발광 다이오드의 사시도이다.
도 28b는 상기 제8 실시 형태의 발광 다이오드의 단면도이다.
도 29a는 상기 제8 실시 형태의 변형예의 발광 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 29b는 상기 제8 실시 형태의 발광 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 29c는 상기 제8 실시 형태의 발광 다이오드를 기판 상에 옆으로 쓰러뜨린 상태로 배치한 모습을 도시하는 단면도이다.
도 30a는 본 발명의 다이오드의 제9 실시 형태로서의 발광 다이오드의 사시도이다.
도 30b는 상기 제9 실시 형태의 발광 다이오드의 전류 경로를 화살표로 나타내는 단면도이다.
도 30c는 상기 제9 실시 형태의 발광 다이오드와 마찬가지 구조로 광전 변환 소자(광검출기나 태양 전지)를 구성한 경우의 전류 경로를 화살표로 나타내는 단면도이다.
도 31a는 상기 제9 실시 형태의 변형예의 발광 다이오드를 기판 상에 세워 설치한 상태로 복수 형성한 모습을 도시하는 단면도이다.
도 31b는 상기 제9 실시 형태의 또 하나의 변형예의 발광 다이오드를 기판 상에 옆으로 쓰러뜨린 상태로 배치한 모습을 도시하는 단면도이다.
도 32a는 본 발명의 다이오드의 제10 실시 형태로서의 발광 다이오드의 사시도이다.
도 32b는 상기 제10 실시 형태의 발광 다이오드가 기판 상에 세워 설치한 상태로 복수 형성되어 있는 모습을 도시하는 단면도이다.
도 33a는 상기 제10 실시 형태의 변형예로서의 제작용 기판으로부터 분리된 발광 다이오드를 도시하는 단면도이다.
도 33b는 도 33a의 분리된 발광 다이오드를 실장용 기판 상에 옆으로 쓰러뜨린 상태로 실장한 모습을 도시하는 단면도이다.
도 34a는 본 발명의 제11 실시 형태로서의 다이오드의 제조 방법의 공정 단면도이다.
도 34b는 상기 제11 실시 형태의 공정 단면도이다.
도 34c는 상기 제11 실시 형태의 공정 단면도이다.
도 34d는 상기 제11 실시 형태의 공정 단면도이다.
도 34e는 상기 제11 실시 형태의 공정 단면도이다.
도 34f는 상기 제11 실시 형태의 공정 단면도이다.
도 34g는 상기 제11 실시 형태의 공정 단면도이다.
도 34h는 상기 제11 실시 형태의 공정 단면도이다.
도 34i는 상기 제11 실시 형태의 공정 단면도이다.
도 35a는 본 발명의 제12 실시 형태의 발광 다이오드의 단면도이다.
도 35b는 상기 제12 실시 형태의 발광 다이오드를 실장한 발광 소자를 도시하는 도면이다.
도 35c는 도 35b의 발광 소자를 기판 상에 복수 실장한 조명 장치의 평면도이다.
도 36a는 본 발명의 제13 실시 형태의 발광 다이오드의 단면도이다.
도 36b는 상기 제13 실시 형태의 발광 다이오드를 기판 상에 복수 배열한 발광 소자의 모식도이다.
도 36c는 도 36b의 발광 소자를 지지 기판 상에 복수 실장한 조명 장치의 평면도이다.
도 37a는 본 발명의 다이오드의 제14 실시 형태로서의 광전 변환 소자의 단면도이다.
도 37b는 상기 제14 실시 형태의 변형예의 단면도이다.
도 37c는 상기 제14 실시 형태의 또 하나의 변형예의 단면도이다.
도 38은 종래의 발광 소자를 도시하는 도면이다.
도 39는 종래의 발광 다이오드를 도시하는 도면이다.
이하, 본 발명을 도시의 실시 형태에 의해 상세하게 설명한다.
(제1 실시 형태)
본 발명의 발광 소자의 제1 실시 형태를, 도 1a, 도 1b 및 도 2 내지 도 6을 사용하여 설명한다. 도 1a는 이 제1 실시 형태의 발광 소자의 단면도이고, 도 1b는 이 제1 실시 형태의 발광 소자를 위로부터 본 도면이며 오로지 막대형 반도체의 위치를 도시하는 도면이고, 도 2 내지 도 6은 이 제1 실시 형태의 발광 소자의 제조 방법을 설명하는 도면이다. 이 제1 실시 형태의 발광 소자(100)는, 제1 도전형 반도체 기초부로서의 n형 반도체층(113)과, 이 n형 반도체층(113) 상에 형성된 복수의 n형 막대형 반도체(121)와 이 막대형(돌기형) 반도체(121)를 덮는 제2 도전형 반도체층으로서의 p형 반도체층(123)을 구비하는 것이다. 또한, 상기 제1 도전형 반도체 기초부로서, 상기 n형 반도체층(113) 대신에, p형 반도체층을 구비해도 된다. 이 경우, 상기 제2 도전형 반도체층으로서, 상기 p형 반도체층(123) 대신에, n형 반도체층을 구비하는 것으로 한다. 즉, 상기 제1 도전형 반도체 기초부를 이루는 반도체층(113)을 p형으로 한 경우에는, 상기 제2 도전형 반도체층을 이루는 반도체층(123)을 n형으로 하고, 반도체층(113)을 n형으로 한 경우에는, 반도체층(123)을 p형으로 한다. 이하에서는, 일례로서, 제1 도전형 반도체 기초부로서의 반도체층(113)과 제1 도전형 막대형 반도체(121)를 n형으로 하고, 제2 도전형 반도체층(123)을 p형으로 한 경우를 설명한다. 단, 이하의 설명에 있어서, n형과 p형을 교체한 설명으로 함으로써, 제1 도전형 반도체 기초부로서의 반도체층(113)과 제1 도전형 막대형 반도체(121)를 p형으로 하고, 제2 도전형 반도체층(123)을 n형으로 한 예의 설명으로 할 수 있다.
이 제1 실시 형태의 발광 소자(100)는, 도 1a 및 도 1b에 도시한 바와 같이, 기판(111) 상에 제1 도전형 반도체 기초부로 되는 n형 반도체층(113)이 형성되어 있고, 이 n형 반도체층(113) 상에 제1 도전형 막대형 반도체로서의 n형 막대형 반도체(121)가 세워 설치된 상태로 서로 간격을 두고 복수 형성되어 있다. 상기 n형 막대형 반도체(121) 및 n형 반도체층(113)의 표면 전체면은, 활성층(122)으로 덮여져 있다. 또한, 상기 활성층(122)의 표면 전체면은 p형 반도체층(123)이 형성되어 있다. 또한, 상기 p형 반도체층(123)의 표면 전체면은 투명 전극층(124)으로 덮여져 있다. 그리고, 상기 복수의 n형 막대형 반도체(121) 사이의 간극에 있어서 상기 막대형 반도체(121)를 덮는 활성층(122)을 덮는 투명 전극층(124)이 간극을 두고 대향하고 있다. 이 투명 전극층(124)이 대향하고 있는 간극을, 상기 투명 전극층(124)보다도 투명도가 높은 투명 부재(131)로 매립하고 있다.
이 투명 부재(131)는, 상기 막대형 반도체(121)의 상부에서는 상기 투명 전극층(124)은 상기 투명 부재(131)로 덮여져 있지 않고, 상부 전극(141)으로 덮여져 있다. 즉, 도 1a에 도시한 바와 같이, 상부 전극(141)은, 투명 전극층(124)이 대향하고 있는 간극을 매립하는 투명 부재(131) 상과, 상기 막대형 반도체(121)의 상부를 덮는 투명 전극층(124) 상에 형성되어 있다. 이에 의해, 투명 전극층(124)은, 상부 전극(141)에 전기적으로 접속되어 있다.
상기 기판(111)은, 사파이어 등의 절연체, 실리콘 등의 반도체 등을 사용할 수 있지만, 이에 한하지 않는다. 상기 n형 반도체층(113), n형 막대형 반도체(121) 및 p형 반도체층(123)은, GaN, GaAs, AlGaAs, GaAsP, InGaN, AlGaN, GaP, ZnSe, AlGaInP 등을 모재로 하는 반도체를 사용해도 된다. 또한, 활성층(122)으로서는, 예를 들어 상기 n형 반도체층(113), n형 막대형 반도체(121) 및 p형 반도체층(123)으로서 GaN을 선택하였을 때는, InGaN을 사용할 수 있다. 또한, 상기 투명 전극층(124)으로서는, 예를 들어 ITO, ZnO, SnO 등을 사용할 수 있다. 또한, 상기 투명 부재(131)는, 예를 들어 실리콘 산화막, 투명 수지를 사용할 수 있다. 또한, 상부 전극(141)으로서는, 금, 은, 구리, 알루미늄, 텅스텐 등의 금속 또는 ITO, ZnO, SnO 등의 투명 전극을 사용할 수 있다. 단, 기판(111)에 실리콘 기판 등의 광을 투과하지 않는 것을 사용한 경우는, 상부 전극(141)은 광을 투과하는 투명 전극 등을 선택할 필요가 있다.
각 부분의 막 두께 등은, 예를 들어 반도체 기초부로서의 n형 반도체층(113)의 막 두께를 5㎛, n형 막대형 반도체(121)의 굵기 D를 1㎛, 길이 L을 20㎛, n형 막대형 반도체(121) 사이의 간격 P를 3㎛, 활성층(122)의 두께를 10㎚, p형 반도체층(123)의 두께를 150㎚, 투명 전극층(124)의 두께를 150㎚로 할 수 있지만, 이에 한정되지는 않는다.
이 실시 형태에서는, 이 이후, 특별히 제한되지 않는 한, 기판(111)으로서 실리콘 기판, n형 반도체층(113), n형 막대형 반도체(121) 및 p형 반도체층(123)으로서 GaN, 활성층(122)으로서 InGaN, 투명 전극층(124)으로서 ITO, 투명 부재(131)로서 실리콘 산화막, 상부 전극(141)으로서 ITO를 사용한다. 또한, 각 부분의 막 두께는 상기의 예를 사용한다. 또한, 상기 설명에서는, 제1 도전형은 n형, 제2 도전형은 p형으로 하였지만, 처음에 설명한 바와 같이, 제1 도전형을 p형, 제2 도전형을 n형으로 해도 된다.
이 실시 형태의 발광 소자는, n형 반도체층(113)이 하부 전극(캐소드)을 이루고 있고, 이 하부 전극(캐소드)과 상부 전극(애노드)(141) 사이에 전류를 흘림으로써, 발광 소자(발광 다이오드)를 발광시킬 수 있다.
이 실시 형태의 발광 소자는, 또한, n형 막대형 반도체(121)를 덮도록 p형 반도체층(123)이 형성되어 있으므로, 막대형 반도체(121)의 거의 전체 측면이 발광한다. 그 때문에, 평면 형상의 발광층을 갖는 발광 다이오드 칩에 비해, 기판(111)의 면적당 발광량을 증대시킬 수 있다.
또한, 기판(111)의 단위 면적당 발광량은, 막대형 반도체(121)의 길이 L을 길게 할수록 증가시킬 수 있다. 이 실시 형태의 발광 소자에서는, 막대형 반도체(121)는 n형 반도체를 포함하여 이루어져, 막대형 반도체(121)에 n형을 부여하는 불순물량을 증가시킴으로써 막대형 반도체(121)를 용이하게 저저항화할 수 있다. 그 때문에, 막대형 반도체(121)의 길이 L을 길게 해도, 막대형 반도체(121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 기판(111)의 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다.
n형 막대형 반도체(121)의 길이 L과 굵기 D에 관하여, 상기 길이 L을 굵기 D로 제산한 값(L/D)이 10 이상, 즉, 길이 L이 굵기 D의 10배 이상인 것이 바람직하다. 이와 같이 하면, 기판(111)의 단위 면적당 발광량을 현저하게 증대시킬 수 있기 때문이다. 이에 반하여, 종래 기술과 같이, 막대형 반도체가 활성층을 포함하여 이루어지는 경우에는, 막대형 반도체의 길이 L을 굵기 D로 제산한 값(L/D)이 10 이상이면, 막대형 반도체의 선단부를 발광시키는 것이 곤란해진다. 따라서, 상기 길이 L을 굵기 D로 제산한 값(L/D)이 10 이상인 경우에, 본 발명의 저저항이며 발광 강도가 높다는 이점이 특히 현저해진다. 또한, 상기 값(L/D)은 현재의 기술로는 50 이상으로 하는 것은 어렵고, 또한 제1 도전형 막대형 반도체(121)의 저항도 무시할 수 없게 된다. 또한, 발광 면적(본 실시 형태에서는 활성층(122)의 총 면적)을, 반도체 기초부로서의 n형 반도체층(113)의 면적의 3배 이상으로 하는 것이 바람직하다. 여기서, n형 반도체층(113)의 면적이란, n형 막대형 반도체(121)와 그 n형 막대형 반도체(121) 상의 구조물(활성층(122), p형 반도체층(123), 투명 전극층(124), 투명 부재(131) 등)을 제거한 상태에서의 평탄한 반도체층(113)의 면적으로 한다. 이와 같은 경우, 기판(111)의 단위 면적당 발광량이 많아, 비용 절감의 효과를 충분히 얻을 수 있다.
이 실시 형태에서는, n형 막대형 반도체(121)와 p형 반도체층(123) 사이에, 활성층(122)이 형성되어 있지만, 이것은 필수는 아니다. 그러나, 활성층(122)을 형성하는 것이 바람직하고, 이에 의해 발광 효율을 올릴 수 있다. 또한, 활성층(122)은, 어디까지나 n형 막대형 반도체(121)와 p형 반도체층(123) 사이에, 예를 들어 10㎚의 두께로 형성되어 있으므로 발광 효율이 좋다. 활성층은, 양극의 캐리어(정공과 전자)를 좁은 범위에 가두어 재결합 확률을 높이기 위해서 있기 때문이다. 종래 기술과 같이, 막대형 반도체의 부분까지 모두 활성층을 포함하여 이루어지는 경우, 캐리어의 가둠이 불충분하기 때문에 발광 효율이 높지 않다.
또한, p형 반도체층(123) 상에는, 투명 전극층(124)이 형성되어 있지만, 이것은 필수는 아니다. 그러나, 투명 전극층(124)을 형성하는 것이 바람직하고, 이 투명 전극층(124)의 존재에 의해, 투명 전극층(124)이 활성층(122)으로부터 방사된 광을 투과하면서, p형 반도체층(123)에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 막대형 반도체(121)의 전체에 걸쳐 균일하게 발광시킬 수 있다.
또한, p형 반도체층(123) 상에 투명 전극층(124)을 형성하는 경우라도, 복수의 n형 막대형 반도체(121) 사이의 간극 모두를 투명 전극층(124)으로 매립해 버리지 않는 것이 바람직하다. 즉, p형 반도체층(123) 상에 투명 전극층(124)을 얇게 형성한 후에, 복수의 n형 막대형 반도체(121) 사이에 남은 간극이며 상기 투명 전극층(124)이 대향하고 있는 대향 간극을 상기 투명 전극층(124)보다도 투명성이 높은 재료로 제작된 투명 부재(131)로 매립하는 것이 바람직하다. 그 이유는, 일반적으로 투명 전극층(124)에는 전류를 흘리기 위한 캐리어가 존재하므로, 투명성이 나쁘기 때문이다. 따라서, 복수의 n형 막대형 반도체(121) 사이의 간극에 실리콘 산화막이나 투명 수지 등으로 제작된 투명 부재(131)를 충전함으로써, 발광 소자의 발광 효율을 향상시킬 수 있다.
또한, 이 실시 형태의 발광 소자(100)에서는, 활성층(122), p형 반도체층(123) 및 투명 전극층(124)은, n형 막대형 반도체(121)와 n형 반도체층(113) 표면의 전체면을 덮고 있지만, 반드시 전체면을 덮고 있지 않아도 된다. 즉, 활성층(122), p형 반도체층(123) 및 투명 전극층(124)은, 적어도 n형 막대형 반도체(121)를 덮고 있으면 된다. 활성층(122), p형 반도체층(123), 투명 전극층(124)이 n형 막대형 반도체(121)를 덮음으로써, 기판(111)의 면적당 발광량을 증가시킬 수 있기 때문이다.
이어서, 이 제1 실시 형태의 발광 소자(100)의 제조 방법을, 도 2, 도 3a, 도 3b, 도 4 내지 도 6을 사용하여 설명한다.
우선, 도 2에 도시한 바와 같이, 실리콘을 포함하여 이루어지는 기판(111) 상에, 제1 도전형 반도체층으로서 n형 GaN을 포함하여 이루어지는 반도체층(112)을 MOCVD법에 의해 25㎛의 두께로 성막한다. 이 시점에서, 실리콘을 포함하여 이루어지는 기판(111)과 n형 GaN을 포함하여 이루어지는 반도체층(112)이 일체로 되어 제1 기판(110)을 구성한다. 바꿔 말하면, n형 GaN을 포함하여 이루어지는 반도체층(112)은, 제1 기판(110)의 일부를 이루고 있다. 또한, 이와 같은 수순을 행하는 대신에, n형 GaN을 포함하여 이루어지는 단층의 기판을 준비해도 되고, 이 경우는, n형 GaN을 포함하여 이루어지는 제1 도전형 반도체층이 제1 기판의 전부를 이룬다고 할 수 있다.
이어서, 도 3a 및 도 3b(도 3a에 있어서 위로부터 본 도면)에 도시한 바와 같이, 제1 도전형 반도체층으로서의 n형 GaN을 포함하여 이루어지는 반도체층(112) 상에, 포토리소그래피 공정에 의해 포토레지스트(151)를 패터닝한다. 이때, 제1 도전형 반도체층으로서의 n형 GaN을 포함하여 이루어지는 반도체층(112) 상에 예를 들어 실리콘 산화막을 한 면에 성막하고, 포토리소그래피 공정과 에칭 공정에 의해 실리콘 산화막을 패터닝해도 된다.
이어서, 도 4에 도시한 바와 같이, 패터닝된 포토레지스트(151)를 마스크로 하여, 제1 도전형 반도체층으로서의 n형 GaN을 포함하여 이루어지는 반도체층(112)을 비등방적으로 드라이 에칭하여 n형 GaN을 포함하여 이루어지는 막대형(돌기형) 반도체(121)를 형성한다(반도체 코어 형성 공정). 이때, n형 GaN을 포함하여 이루어지는 반도체층(112)이 두께 5㎛ 정도 남도록 에칭하고, 이 남은 부분이 n형 GaN을 포함하여 이루어지는 반도체층(113)으로 된다. n형 GaN을 포함하여 이루어지는 제1 도전형 막대형 반도체(121)의 길이 L은 20㎛로 된다. 상기 막대형 반도체(121)는, 상기 n형 GaN 반도체층(113) 상에 세워 설치한 상태로 서로 간격을 두고 복수 형성된다.
여기서, 상기 드라이 에칭에 의해 막대형 반도체(121)에 발생한 결정 결함을 회복 또는 제거하기 위해서, 이하의 공정을 행하는 것이 바람직하다.
(어닐 공정)
상기 반도체 코어 형성 공정 후이며, 후술하는 반도체 쉘 형성 공정 전에, 막대형 반도체(121)에 발생한 결정 결함을 회복하기 위해서, 막대형 반도체(121)가 형성된 기판(111)을 질소 분위기 중에서 어닐한다(결정 결함 회복 공정). 이에 의해, 상기 막대형 반도체(121)가 어닐된다. 이 어닐 온도는, 예를 들어 막대형 반도체(121)가 n형 GaN을 포함하여 이루어지는 경우에는, 600℃ 내지 1200℃에서 행할 수 있다. 막대형 반도체(121)가 n형 GaN을 포함하여 이루어지는 경우의 보다 바람직한 어닐 온도는, GaN의 결정 결함 회복이 현저하고, 또한 GaN이 분해되지 않는 700℃ 내지 900℃이다.
(웨트 에칭 공정)
상기 반도체 코어 형성 공정 후이며, 후술하는 반도체 쉘 형성 공정 전에, 막대형 반도체(121)가 형성된 기판(111)을 웨트 에칭하여, 막대형 반도체(121)에 발생한 결정 결함을 고밀도로 포함하는 층을 선택적으로 제거한다(결정 결함 제거 공정). 에칭액은, 예를 들어 막대형 반도체(121)가 n형 GaN인 경우에는 120℃ 내지 150℃에서 가열한 열인산을 사용하면 된다.
상기 결정 결함 회복 공정(어닐 공정) 또는 상기 결정 결함 제거 공정(웨트 에칭 공정)을 행함으로써, 막대형 반도체(121)의 결정 결함 밀도를 저감시켜 결정성을 향상시킬 수 있다. 따라서, 그 후에 행해지는 반도체 쉘 형성 공정에 있어서, 활성층(발광층)(122) 및 제2 도전형 반도체층(123)의 결정성도 향상되기 때문에, 발광 소자의 발광 효율을 향상시킬 수 있다.
또한, 상기 결정 결함 제거 공정(웨트 에칭 공정)과, 상기 결정 결함 회복 공정(어닐 공정)의 양쪽을, 상기 웨트 에칭 공정, 어닐 공정의 순으로 행함(즉, 상기 웨트 에칭 공정을 행하고 나서, 상기 어닐 공정을 행함)으로써, 더욱 효과적으로 막대형 반도체(121)의 결정성을 향상시킬 수 있다.
이어서, 도 5에 도시한 바와 같이, 제1 도전형 반도체 기초부로서의 n형 GaN을 포함하여 이루어지는 반도체층(113) 및 제1 도전형 막대형 반도체로서의 n형 GaN을 포함하여 이루어지는 막대형 반도체(121)의 표면 전체면에, 두께 10㎚의 InGaN을 포함하여 이루어지는 활성층(122)을 성막한다. 계속해서, InGaN을 포함하여 이루어지는 활성층(122) 상에, 150㎚의 p형 GaN을 포함하여 이루어지는 제2 도전형 반도체층(123)을 성막한다(반도체 쉘 형성 공정). 또한, p형 GaN을 포함하여 이루어지는 제2 도전형 반도체층(123) 상에, 150㎚의 ITO를 포함하여 이루어지는 투명 전극층(124)을 성막한다. InGaN을 포함하여 이루어지는 활성층(122) 및 p형 GaN을 포함하여 이루어지는 제2 도전형 반도체층(123)은 MOCVD법에 의해 형성한다. 또한, ITO를 포함하여 이루어지는 투명 전극층(124)은 스퍼터법, 미스트 CVD법 또는 도금에 의해 형성한다.
이어서, 도 6에 도시한 바와 같이, InGaN을 포함하여 이루어지는 활성층(122), p형 GaN을 포함하여 이루어지는 제2 도전형 반도체층(123) 및 ITO를 포함하여 이루어지는 투명 전극층(124)으로 덮여진 n형 GaN을 포함하여 이루어지는 제1 도전형 막대형 반도체(121) 사이의 간극을, 실리콘 산화막을 포함하여 이루어지는 투명 부재(131)로 충전한다. 실리콘 산화막은, SOG(Spin-On Glass)를 도포함으로써 형성할 수 있다. SOG의 도포 후, 웨트 에칭에 의해 투명 전극층(124)의 상부를 노출하고, ITO를 포함하여 이루어지는 상부 전극(141)을 스퍼터법으로 성막하여 발광 소자(100)가 완성된다.
상기 발광 소자(100)의 제조 방법은, 제1 기판(110)의 일부 또는 전부를 이루는 n형 GaN 반도체층(112)의 표면에 포토레지스트(151)에 의한 마스크층을 패터닝하는 공정과, 이 마스크층을 마스크로 하여 상기 n형 GaN 반도체층을 비등방적으로 에칭하여 복수의 n형 GaN을 포함하여 이루어지는 막대형 반도체(121)를 형성하는 반도체 코어 형성 공정과, 이 n형 GaN을 포함하여 이루어지는 막대형 반도체(121)의 표면을 덮도록 p형 GaN 반도체층(123)을 형성하는 반도체 쉘 형성 공정을 구비하고 있다.
이 제조 방법에 의해, n형 GaN을 포함하여 이루어지는 막대형 반도체(121)를 덮도록 p형 반도체층(123)이 형성되므로, 막대형 반도체(121)의 거의 전체 측면이 발광한다. 그 때문에, 평면의 발광층을 갖는 발광 다이오드 칩에 비해, 기판(111)의 면적당 발광량을 증대시킬 수 있다. 또한, 이 제조 방법에 의하면, 막대형 반도체(121)는 n형 반도체를 포함하여 이루어져, n형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, 막대형 반도체(121)의 길이 L을 길게 해도, 막대형 반도체(121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 기판(111)의 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다. 또한, 이 제조 방법에 의하면, 막대형 반도체(121)를 포토리소그래피 공정과 비등방적인 에칭에 의해 형성하고 있으므로, 목적한 바의 양호한 형상의 막대형 반도체(121)를 얻을 수 있어 수율을 향상시킬 수 있다.
또한, 상기 제조 방법에서는, 상기 n형 막대형 반도체(121)의 길이 L을 굵기 D의 10배 이상이도록 하는 것이 바람직하다. 이와 같이 하면, 기판(111)의 면적당 발광량을 현저하게 증대시킬 수 있기 때문이다. 이에 반하여, 종래 기술과 같이 막대형 반도체가 활성층을 포함하여 이루어지는 경우에는, 상기 막대형 반도체의 길이 L을 굵기 D로 제산한 값(L/D)을 10 이상으로 하면, 상기 막대형 반도체의 선단부를 발광시키는 것이 곤란해진다. 따라서, 막대형 반도체(121)의 길이 L을 굵기 D로 제산한 값(L/D)이 10 이상인 경우에, 이 실시 형태의 저저항이며 발광 강도가 높다는 이점이 특히 현저해진다. 또한, 상기 막대형 반도체의 길이 L을 굵기 D로 제산한 값(L/D)은, 현재의 기술로는 50 이상으로 하는 것은 어렵고, 또한 제1 도전형 n형 막대형 반도체(121)의 저항도 무시할 수 없게 된다. 또한, 발광 면적(본 실시 형태에서는 활성층(122)의 총 면적)을, 반도체 기초부로서의 n형 반도체층(113)의 면적의 3배 이상으로 하는 것이 바람직하다. 여기서, 상기 n형 반도체층(반도체 기초부)(113)의 면적이란, n형 GaN 막대형 반도체(121)와 그 위의 구조물(활성층(122), p형 GaN 반도체층(123), 투명 전극층(124) 등)을 제거한 상태에서의 평탄한 반도체층(113)의 면적으로 한다. 이와 같은 경우, 기판(111)당 발광량이 많아, 비용 절감의 효과를 충분히 얻을 수 있다.
또한, 상기 제조 방법에서는, 상기 반도체 코어 형성 공정과 상기 반도체 쉘 형성 공정 사이에 n형 GaN을 포함하여 이루어지는 막대형 반도체(121)의 표면을 덮도록 InGaN을 포함하여 이루어지는 활성층(122)을 형성하고 있다. 이에 의해 발광 효율을 올릴 수 있다. 또한, 이 활성층(122)은 형성하지 않아도 된다.
또한, 상기 제조 방법에서는, 상기 반도체 쉘 형성 공정 후에 p형 GaN 반도체층(123)을 덮도록 투명 전극층(124)을 형성한다. 이 투명 전극층(124)에 의해, 활성층(122)으로부터 방사된 광을 투과하면서, p형 GaN 반도체층(123)에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 막대형 반도체(121)의 전체에 걸쳐 균일하게 발광시킬 수 있다.
또한, 상기 제조 방법에서는, p형 GaN 반도체층(123) 상에 투명 전극층(124)을 형성하지만, 복수의 n형 막대형 반도체(121) 사이의 간극 모두를 투명 전극층(124)으로 매립하는 것이 아니라, p형 GaN 반도체층(123) 상에 투명 전극층(124)을 얇게 형성한 후에, 남은 간극(투명 전극층(124)끼리가 대향하는 대향 간극)을 투명 부재(131)로 매립하고 있다. 이것은, 일반적으로 투명 전극은 전류를 흘리기 위한 캐리어가 존재하므로, 투명도가 나쁘기 때문이다. 따라서, 제1 도전형 막대형 반도체(121)가 이루는 간극을 실리콘 산화막이나 투명 수지 등으로 충전함으로써, 발광 소자의 발광 효율을 향상시킬 수 있다.
(제2 실시 형태)
이어서, 본 발명의 발광 소자의 제2 실시 형태를, 도 7a 내지 도 7c를 사용하여 설명한다. 도 7a는 이 제2 실시 형태의 발광 소자의 단면도이고, 도 7b는 이 제2 실시 형태의 발광 소자를 위로부터 본 평면도이며 오로지 판형 반도체의 위치를 도시하는 도면이고, 도 7c는 이 제2 실시 형태의 발광 소자의 제조 방법을 설명하는 평면도이다.
이 제2 실시 형태의 발광 소자(1100)는, 전술한 제1 실시 형태의 발광 소자(100)에 있어서의 복수의 제1 도전형(n형) 막대형(돌기형) 반도체(121) 대신에, 판형의 반도체(1121)를 구비한 점이 전술한 제1 실시 형태와 상이하다. 따라서, 이 제2 실시 형태에서는 전술한 제1 실시 형태와 공통되는 부분의 상세한 설명은 생략한다.
도 7a 및 도 7b에 있어서, 참조 부호 1100은 발광 소자, 참조 부호 1111은 기판, 참조 부호 1113은 n형 반도체층, 참조 부호 1121은 판형(돌기형) 반도체, 참조 부호 1122는 활성층, 참조 부호 1123은 p형 반도체층, 참조 부호 1124는 투명 전극층, 참조 부호 1131은 투명 부재, 참조 부호 1141은 상부 전극이다. 또한, 상기 기판(1111), n형 반도체층(1113), 판형 반도체(1121), 활성층(1122), p형 반도체층(1123), 투명 전극층(1124), 투명 부재(1131), 상부 전극(1141)은, 각각, 전술한 제1 실시 형태에서 설명한 기판(111), n형 반도체층(113), 막대형 반도체(121), 활성층(122), p형 반도체층(123), 투명 전극층(124), 투명 부재(131), 상부 전극(141)과 마찬가지 재료로 제작된다.
또한, 각 부분의 막 두께 등은, 예를 들어 반도체 기초부로서의 n형 반도체층(1113)의 막 두께를 5㎛, n형 판형 반도체(1121)의 두께 D1을 1㎛, 폭 D2를 5㎛, 높이 L을 20㎛, n형 판형 반도체(1121) 사이의 거리 P1, 거리 P2(도 7b 참조)를 3㎛, 활성층(1122)의 두께를 10㎚, p형 반도체층(1123)의 두께를 150㎚, 투명 전극층(1124)의 두께를 150㎚로 할 수 있지만, 이에 한정되지 않는다.
이 실시 형태의 발광 소자는, n형 반도체층(1113)이 하부 전극(캐소드)을 이루고 있고, 이 하부 전극(캐소드)과 상부 전극(애노드)(1141) 사이에 전류를 흘림으로써, 발광 소자(발광 다이오드)를 발광시킬 수 있다.
이 실시 형태의 발광 소자는, 또한, n형 판형 반도체(1121)를 덮도록 p형 반도체층(1123)이 형성되어 있으므로, 판형 반도체(1121)의 거의 전체 측면이 발광한다. 그 때문에, 평면 형상의 발광층을 갖는 발광 다이오드 칩에 비해, 기판(1111)의 면적당 발광량을 증대시킬 수 있다.
또한, 기판(1111)의 단위 면적당 발광량은, 판형 반도체(1121)의 높이 L을 높게 할수록 증가시킬 수 있다. 이 실시 형태의 발광 소자에서는, 판형 반도체(1121)는 n형 반도체를 포함하여 이루어져, 판형 반도체(1121)에 n형을 부여하는 불순물량을 증가시킴으로써 판형 반도체(1121)를 용이하게 저저항화할 수 있다. 그 때문에, 판형 반도체(1121)의 높이 L을 높게 해도, 판형 반도체(1121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 기판(1111)의 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다.
본 실시 형태에서는, 판형 반도체(1121)를 사용하고 있지만, 판형인 것의 이점은 이하와 같이 설명된다. 일반적으로, 발광 소자의 발광 효율은 발광층의 면방위에 의존한다. 예를 들어, GaN계의 발광 소자에서는, 무극성면(a면 또는 m면)을 발광면으로서도 사용하는 것이 바람직하다. 판형 반도체로 함으로써, 그 주면(도 7b에 있어서, D2의 폭을 갖는 면)을 무극성면으로 하면, 전체로서의 발광 효율을 높일 수 있다.
이 실시 형태에서는, n형 판형 반도체(1121)와 p형 반도체층(1123) 사이에, 활성층(1122)이 형성되어 있지만, 이것은 필수는 아니다. 그러나, 활성층(1122)을 형성하는 것이 바람직하고, 이에 의해 발광 효율을 올릴 수 있다. 또한, 활성층(1122)은, 어디까지나 n형 판형 반도체(1121)와 p형 반도체층(1123) 사이에, 예를 들어 10㎚의 두께로 형성되어 있으므로 발광 효율이 좋다. 활성층은, 양극의 캐리어(정공과 전자)를 좁은 범위에 가두어 재결합 확률을 높이기 위해서 있기 때문이다.
또한, p형 반도체층(1123) 상에는, 투명 전극층(1124)이 형성되어 있지만, 이것은 필수는 아니다. 그러나, 투명 전극층(1124)을 형성하는 것이 바람직하고, 이 투명 전극층(1124)의 존재에 의해, 투명 전극층(1124)이 활성층(1122)으로부터 방사된 광을 투과하면서, p형 반도체층(1123)에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 판형 반도체(1121)의 전체에 걸쳐 균일하게 발광시킬 수 있다.
또한, p형 반도체층(1123) 상에 투명 전극층(1124)을 형성하는 경우라도, 복수의 n형 판형 반도체(1121) 사이의 간극 모두를 투명 전극층(1124)으로 매립해 버리지 않는 것이 바람직하다. 즉, p형 반도체층(1123) 상에 투명 전극층(1124)을 얇게 형성한 후에, 복수의 n형 판형 반도체(1121) 사이에 남은 간극이며 상기 투명 전극층(1124)이 대향하고 있는 대향 간극을 상기 투명 전극층(1124)보다도 투명성이 높은 재료로 제작된 투명 부재(1131)로 매립하는 것이 바람직하다. 그 이유는, 일반적으로 투명 전극층(1124)에는 전류를 흘리기 위한 캐리어가 존재하므로, 투명성이 나쁘기 때문이다. 따라서, 복수의 n형 판형 반도체(1121) 사이의 간극에 실리콘 산화막이나 투명 수지 등으로 제작된 투명 부재(1131)를 충전함으로써, 발광 소자의 발광 효율을 향상시킬 수 있다.
또한, 이 실시 형태의 발광 소자(1100)에서는, 활성층(1122), p형 반도체층(1123) 및 투명 전극층(1124)은, n형 판형 반도체(1121)와 n형 반도체층(1113) 표면의 전체면을 덮고 있지만, 반드시 전체면을 덮고 있지 않아도 된다. 즉, 활성층(1122), p형 반도체층(1123) 및 투명 전극층(1124)은, 적어도 n형 판형 반도체(1121)를 덮고 있으면 된다. 활성층(1122), p형 반도체층(1123), 투명 전극층(1124)이 n형 판형 반도체(1121)를 덮음으로써, 기판(1111)의 면적당 발광량을 증가시킬 수 있기 때문이다.
이어서, 이 제2 실시 형태의 발광 소자(1100)의 제조 방법을, 도 7c를 사용하여 설명한다. 이 제2 실시 형태의 발광 소자(1100)의 제조 방법은, 전술한 제1 실시 형태에서 도 2 내지 도 6을 사용하여 설명한 발광 소자(100)의 제조 방법과 거의 동일하다. 이 제2 실시 형태의 발광 소자(1100)의 제조 방법이 발광 소자(100)의 제조 방법과 상이한 유일한 점은, 전술한 제1 실시 형태에서 도 3a에서 설명한 공정 대신에, 도 7c에 도시한 바와 같이, n형 GaN을 포함하여 이루어지는 반도체층(1112) 상에, 포토리소그래피 공정에 의해 포토레지스트(1151)를 패터닝할 때, 포토레지스트(1151)의 패턴을 직사각형으로 하는 것 뿐이다.
이 제2 실시 형태에서의 제조 방법에 의해, n형 GaN을 포함하여 이루어지는 판형 반도체(1121)를 덮도록 p형 반도체층(1123)이 형성되므로, 판형 반도체(1121)의 거의 전체 측면이 발광한다. 그 때문에, 평면의 발광층을 갖는 발광 다이오드 칩에 비해, 기판(1111)의 면적당 발광량을 증대시킬 수 있다. 또한, 이 제조 방법에 의하면, 판형 반도체(1121)는 n형 반도체를 포함하여 이루어져, n형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다. 그 때문에, 판형 반도체(1121)의 높이 L을 높게 해도, 판형 반도체(1121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 따라서, 기판(1111)의 면적당 발광량을 더욱 증가시키는 것이 가능하게 된다. 또한, 이 제조 방법에 의하면, 판형 반도체(1121)를 포토리소그래피 공정과 비등방적인 에칭에 의해 형성하고 있으므로, 목적한 바의 양호한 형상의 판형 반도체(1121)를 얻을 수 있어 수율을 향상시킬 수 있다.
또한, 상기 제조 방법에서는, 상기 반도체 코어 형성 공정과 상기 반도체 쉘 형성 공정 사이에 n형 GaN을 포함하여 이루어지는 판형 반도체(1121)의 표면을 덮도록 InGaN을 포함하여 이루어지는 활성층(122)을 형성하고 있다. 이에 의해 발광 효율을 올릴 수 있다. 또한, 이 활성층(1122)은 형성하지 않아도 된다.
또한, 상기 제조 방법에서는, 상기 반도체 쉘 형성 공정 후에 p형 GaN 반도체층(1123)을 덮도록 투명 전극층(1124)을 형성한다. 이 투명 전극층(1124)에 의해, 활성층(1122)으로부터 방사된 광을 투과하면서, p형 GaN 반도체층(1123)에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 판형 반도체(1121)의 전체에 걸쳐 균일하게 발광시킬 수 있다.
또한, 상기 제조 방법에서는, p형 GaN 반도체층(1123) 상에 투명 전극층(1124)을 형성하지만, 복수의 n형 판형 반도체(1121) 사이의 간극 모두를 투명 전극층(1124)으로 매립하는 것이 아니라, p형 GaN 반도체층(1123) 상에 투명 전극층(1124)을 얇게 형성한 후에, 남은 간극(투명 전극층(1124)끼리가 대향하는 대향 간극)을 투명 부재(1131)로 매립하고 있다. 이것은, 일반적으로 투명 전극은 전류를 흘리기 위한 캐리어가 존재하므로, 투명도가 나쁘기 때문이다. 따라서, 제1 도전형 판형 반도체(1121)가 이루는 간극을 실리콘 산화막이나 투명 수지 등으로 충전함으로써, 발광 소자의 발광 효율을 향상시킬 수 있다.
이 제2 실시 형태 및 전술한 제1 실시 형태에서는, 막대형 반도체(121)나 판형 반도체(1121)를 사용하였지만, 이들 반도체의 형상은 이에 한하지 않는다. 반도체 기초부로 되는 제1 도전형 반도체층 상에, 제1 도전형 돌기형 반도체가 형성되어 있고, 이 제1 도전형 돌기형 반도체가 제2 도전형으로 덮여져 있는 것이 본질적으로 중요하다. 따라서, 이 제1 도전형 돌기형 반도체는, 상기 막대형, 판형에 한하지 않고, 구부러진 판형이어도 되고, 판형 반도체가 폐쇄된 원환 형상(관 형상)이어도 된다. 또한, 본 발명의 돌기형 반도체는, 2방향으로 배열되는 판형 반도체가 서로 교차 부분에서 연결되어 1개의 격자 형상의 돌기형 반도체를 형성하고 있어도 되고, 또한, 원기둥형, 타원 기둥형, 다각 기둥형이나 원뿔형, 다각뿔형, 반구형, 구형 등이어도 된다.
(제3 실시 형태)
이어서, 본 발명의 제3 실시 형태로서의 발광 소자 및 발광 장치의 제조 방법을, 도 8 내지 도 17을 사용하여 설명한다. 도 8 내지 도 17은, 이 제3 실시 형태에서 발광 소자 및 발광 장치를 형성하는 공정을 도시하는 도면이다.
이 제3 실시 형태의 제조 방법은, 그 전반의 공정은, 전술한 제1 실시 형태에서 도 2 내지 도 5를 순서대로 참조하여 설명한 제조 공정과 동일하다. 따라서, 여기서는, 전술한 도 2부터 도 5까지의 제조 공정에 대해서는, 재차 설명을 행하지 않고, 도 2부터 도 5까지의 공정에 이어서 행해지는 공정을 설명한다. 또한, 이 제3 실시 형태의 제조 방법의 전반의 공정은, 상기 제1 실시 형태의 도 2 내지 도 5의 공정 중 도 3a에서 설명한 공정을, 전술한 제2 실시 형태에서 도 7c를 사용하여 설명한 공정으로 치환하여, 제1 도전형 돌기형 반도체를 판형 반도체로 해도 된다.
도 5를 참조하여 전술한 공정으로써, n형 GaN 막대형 반도체(121)의 표면에, 순서대로, InGaN을 포함하여 이루어지는 활성층(122), p형 GaN을 포함하여 이루어지는 제2 도전형 반도체층(123) 및 ITO를 포함하여 이루어지는 투명 전극층(124)의 성막이 행해진다. 그 후, 비등방성의 드라이 에칭을 행한다. 이 비등방성의 드라이 에칭에 의해, 도 8에 도시한 바와 같이, ITO를 포함하여 이루어지는 투명 전극층(124), p형 GaN을 포함하여 이루어지는 제2 도전형 반도체층(123), InGaN을 포함하여 이루어지는 활성층(122), GaN을 포함하여 이루어지는 제1 도전형 막대형 반도체(121) 및 n형 GaN을 포함하여 이루어지는 제1 도전형 반도체층(113)의 각각의 일부를 제거하여, 실리콘을 포함하여 이루어지는 기판(111)의 일부를 노출시킨다. 이에 의해, n형 GaN을 포함하여 이루어지는 막대형 반도체(121)의 남겨진 부분의 측벽에는, InGaN 활성층(122), p형 GaN 반도체층(123) 및 ITO 투명 전극층(124)이 남겨진다. 또한, n형 GaN을 포함하여 이루어지는 반도체층(113)은, 실리콘 기판(111) 상에서 서로 간극을 둔 복수의 n형 GaN 반도체층(125)으로 된다. 그리고, 각 n형 GaN 반도체층(125) 상에 1개의 n형 GaN 막대형 반도체(121)가 세워 설치된 상태로 되고, 이 n형 GaN 반도체층(125), n형 GaN 막대형 반도체(121), InGaN 활성층(122), p형 GaN 반도체층(123) 및 ITO 투명 전극층(124)을 포함하여 이루어지는 부분 Z가, 실리콘 기판(111) 상에 간격을 두고 복수 세워 설치된 상태로 된다.
이어서, 도 9에 도시한 바와 같이, 실리콘 기판(111)의 표면 상에 돌출된 복수의 부분 Z를, 실리콘 기판(111)으로부터 분리한다(발광 소자 분리 공정). 이 시점에서는, 상기한 도 2에 있어서, 제1 기판(110)의 일부를 이루고 있던 n형 GaN 반도체층(112)은, 모두 상부 구조(n형 GaN 막대형 반도체(121), n형 GaN 반도체층(125))의 형성에 사용되고 있다. 따라서, 상기 실리콘 기판(111)은, 제1 기판(110)과 동의이다.
도 9에 도시한 바와 같이, 분리된 복수의 부분 Z는, 각각이 발광 소자(200)로 된다. 이 발광 소자(200) 중 실리콘 기판(111)에 접하고 있던 측에서는 n형 GaN 반도체층(125)이 노출되어 있고, 실리콘 기판(111)으로부터 이격되어 있던 측에서는, p형 GaN 반도체층(123)과 전기적으로 접하고 있는 ITO를 포함하여 이루어지는 투명 전극층(124)이 노출되어 있다. 상기 n형 GaN 반도체층(125)이 캐소드 전극 K로 되고, 상기 투명 전극층(124)이 애노드 전극 A로 된다. 이 분리 공정에서는, 예를 들어 용액 중에서 초음파를 조사하여 막대형의 부분 Z를 진동시킴으로써 막대형의 부분 Z를 실리콘 기판(111)으로부터 절단한다. 또한, 제1 도전형 돌기형 반도체를 판형 반도체로 한 경우에는, 이와 같이 하여 분리된 발광 소자도 판형으로 된다. 그러나, 판형의 발광 소자도 이하의 공정은 마찬가지이기 때문에, 이하에서는 오로지 발광 소자는 막대형인 것으로 하여 설명을 행한다.
이 제3 실시 형태의 제조 방법은, 전술한 도 2 내지 도 5에서 설명한, 제1 기판(110)의 일부를 이루는 n형 반도체층(112)의 표면에 포토레지스트(151)로 마스크층을 패터닝하는 공정과, 이 마스크층을 마스크로 하여 이 n형 반도체층(112)을 비등방적으로 에칭하여 복수의 n형 막대형 반도체(121)를 형성하는 반도체 코어 형성 공정과, 이 n형 막대형 반도체(121)의 표면을 덮도록 p형 반도체층(123)을 형성하는 반도체 쉘 형성 공정을 구비한다. 또한, 상기 제1 기판(110) 전부를 n형 반도체층(112)으로 구성해도 된다.
이 외에, 이 제3 실시 형태의 제조 방법은, 도 8, 도 9에서 설명한, p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)를 제1 기판(110)으로부터 분리하는 발광 소자 분리 공정을 구비한다. 이들 공정에 의하면, n형 GaN 반도체층(112)을 가공하여 형성된 막대형의 발광 소자(200)는, 최종적으로는 각각이 독립된 발광 소자로 된다.
따라서, 각각의 발광 소자(200)를 따로따로 이용 가능하다는 점에서, 발광 소자의 이용 방법을 다양화하여, 이용 가치를 높일 수 있다. 예를 들어, 분리한 발광 소자(200)를 원하는 밀도로 원하는 개수만큼 배치하는 것이 가능하게 된다. 이 경우, 예를 들어 미세한 발광 소자(200)를 대면적의 기판 상에 다수 재배열하여 면발광 장치를 구성할 수 있다. 또한, 열의 발생 밀도를 낮게 하여 높은 신뢰성이나 장기 수명을 실현할 수도 있다. 또한, 이 제조 방법에 의해, n형 막대형 반도체(121)를 덮도록 p형 반도체층(123)이 형성되므로, 막대형 반도체(121)의 거의 전체 측면이 발광한다. 그 때문에, 소면적의 기판(111)(제1 기판(110))으로부터 총 발광량이 큰 다수의 발광 소자(200)를 얻을 수 있다. 또한, 이 제조 방법에 의하면, 막대형 반도체(121)는 n형 반도체를 포함하여 이루어져, n형을 부여하는 불순물량을 증가시킴으로써 용이하게 저저항화할 수 있다.
그 때문에, 막대형 반도체(121)의 길이 L을 길게 해도, 막대형 반도체(121)의 근원부로부터 선단부에 걸쳐 균일하게 발광시킬 수 있다. 또한, 이 제조 방법에 의하면, 막대형 반도체(121)를 포토리소그래피 공정과 비등방적인 에칭에 의해 형성하고 있으므로, 목적한 바의 양호한 형상의 막대형 반도체(121)를 얻고, 나아가서는 원하는 양호한 형상의 발광 소자(200)를 얻을 수 있다. 따라서, 발광 소자(200)의 수율을 향상시킬 수 있다.
또한, 상기 제조 방법에서는, 상기 반도체 코어 형성 공정과 상기 반도체 쉘 형성 공정 사이에 n형 막대형 반도체(121)의 표면을 덮도록 활성층(122)을 형성하였으므로, 발광 효율을 올릴 수 있다. 또한, 이 활성층(122)은 형성하지 않아도 된다.
또한, 상기 제조 방법에서는, 상기 반도체 쉘 형성 공정 후에 p형 반도체층(123)을 덮도록 투명 전극층(124)을 형성하였으므로, 활성층(122)으로부터 방사된 광을 투과하면서, p형 반도체층(123)에서 전압 강하를 일으키는 것을 방지할 수 있다. 따라서, 막대형 반도체(121)의 전체에 걸쳐 균일하게 발광시킬 수 있다.
이어서, 도 10 내지 도 17을 순서대로 참조하여, 실리콘 기판(111)(제1 기판(110))으로부터 분리된 발광 소자(200)를, 제2 기판(210) 상에 배치하여 배선을 행하는 공정을 설명한다.
우선, 도 10에 도시한 바와 같은, 표면에 제1 전극(211)과 제2 전극(212)이 형성된 제2 기판(210)을 준비한다. 이 제2 기판(210)은 절연 기판으로 하고, 제1, 제2 전극(211, 212)은 금속 전극으로 한다. 일례로서, 인쇄 기술을 이용하여, 제2 기판(210)의 표면에 원하는 전극 형상의 금속 전극을, 상기 제1, 제2 전극(211, 212)으로서 형성할 수 있다. 또한, 제2 기판(210)의 표면에 금속막 및 감광체막을 균일하게 퇴적하고, 이 감광체막을 원하는 전극 패턴으로 노광ㆍ현상하고, 패터닝된 감광체막을 마스크로 하여 금속막을 에칭하여 제1, 제2 전극(211, 212)을 형성할 수 있다.
또한, 상기 제1, 제2 전극(211, 212)을 작성하는 금속의 재료로서는, 금, 은, 구리, 텅스텐, 알루미늄, 탄탈이나 그들의 합금 등을 사용할 수 있다. 또한, 제2 기판(210)은, 유리, 세라믹, 알루미나, 수지와 같은 절연체 또는 실리콘과 같은 반도체 표면에 실리콘 산화막을 형성하여, 표면이 절연성을 갖는 기판이다. 제2 기판(210)으로서 유리 기판을 사용하는 경우는, 표면에 실리콘 산화막, 실리콘 질화막과 같은 하지 절연막을 형성하는 것이 바람직하다.
또한, 상기 제1, 제2 전극(211, 212)의 표면은, 도시하지 않은 절연막으로 덮여져 있어도 된다. 이 경우, 이하의 효과를 발휘한다. 후의 미세 물체 배치 공정에서는, 제2 기판(210) 상에 액체가 도입된 상태에서 제1 전극(211)과 제2 전극(212) 사이에 전압이 인가되지만, 이때에 전극간에 전류가 흐르는 것을 방지할 수 있다. 이와 같은 전류는, 전극 내에서 전압 강하를 일으켜 배열 불량의 원인으로 되는 경우가 있고, 또는 전기 화학적 효과에 의해 전극이 용해되는 원인으로 될 수 있다. 제1, 제2 전극(211, 212)을 덮는 절연막은, 예를 들어 실리콘 산화막이나 실리콘 질화막을 사용할 수 있다. 한편, 이와 같은 절연막으로 덮여져 있지 않은 경우, 제1, 제2 전극(211, 212)과 발광 소자(200)를 용이하게 전기적으로 접속할 수 있으므로, 제1, 제2 전극(211, 212)을 배선으로서 이용하는 것이 용이해진다.
제1 전극(211)의 대향 부분(211A)과 제2 전극(212)의 대향 부분(212A)이 대향하는 장소 S에 의해, 발광 소자(200)가 배치되는 장소가 규정된다. 즉, 후에 설명하는 발광 소자 배치 공정에 있어서, 발광 소자(200)는 제1, 제2 전극(211, 212)이 대향하는 장소 S에, 제1, 제2 전극(211, 212)을 가교하도록 배치된다. 이 때문에, 제1, 제2 전극(211, 212)의 대향 부분(211A, 212A)이 대향하는 장소 S에 있어서의 제1 전극(211)과 제2 전극(212)의 거리는, 발광 소자(200)의 길이보다도 약간 짧은 것이 바람직하다. 일례로서, 발광 소자(200)가 가늘고 긴 직사각형이며, 이 발광 소자(200)의 길이가 20㎛일 때, 제1 전극(211)의 대향 부분(211A)과 제2 전극(212)의 대향 부분(212A) 사이의 거리는 12㎛ 내지 18㎛로 하는 것이 바람직하다. 즉, 상기 거리는, 발광 소자(200)의 길이의 60 내지 90％ 정도, 보다 바람직하게는 상기 발광 소자(200)의 길이의 80 내지 90％ 정도로 하는 것이 바람직하다.
이어서, 도 11에 도시한 바와 같이, 복수의 발광 소자(200)를 포함한 유체(221)를, 제2 기판(210) 상에 도입한다. 상기 복수의 발광 소자(200)는, 유체(221) 내에 분산되어 있다. 또한, 도 11에서는, 도 9의 V-V선으로부터 본 제2 기판(210)의 단면을 도시하고 있다.
상기 유체(221)는, IPA(이소프로필알코올), 에탄올, 메탄올, 에틸렌글리콜, 프로필렌글리콜, 아세톤, 물 등의 액체 또는 그들의 혼합물을 사용할 수 있지만, 이에 한하지 않는다. 단, 유체(221)가 가져야 할 바람직한 성질로서, 발광 소자의 배열을 방해하지 않도록 점성이 낮을 것, 이온 농도가 현저하게 높지 않을 것, 발광 소자의 배열 후에 기판을 건조할 수 있도록 하기 위해서 휘발성을 가질 것이다. 또한, 이온 농도가 현저하게 높은 액체를 사용한 경우, 제1, 제2 전극(211, 212)에 전압을 인가하였을 때에 전극 상에 빠르게 전기 이중층이 형성되어 전계가 액체 중에 침투하는 것을 방해하기 때문에, 발광 소자의 배열을 저해하게 된다.
또한, 도시하지 않았지만, 제2 기판(210) 상에 제2 기판(210)과 대향하여 커버를 형성하는 것이 바람직하다. 이 커버는, 제2 기판(210)과 평행하게 설치되며, 제2 기판(210)과 커버 사이에는 균일한 간극(예를 들어 500㎛)이 형성된다. 이 간극에 발광 소자(200)를 포함한 유체(221)를 채운다. 이렇게 함으로써, 다음에 설명하는 미세 물체 배치 공정에서, 상기 간극에 의한 채널 중에 균일한 속도로 유체를 흘리는 것이 가능하게 되어, 제2 기판(210) 상에 복수의 발광 소자(200)를 균일하게 배치하는 것이 가능하게 된다. 또한, 다음의 미세 물체 배치 공정에서, 유체(221)가 증발하여 대류를 일으켜, 발광 소자(200)의 배치를 흐트러뜨리는 것을 방지할 수 있다.
이어서, 제1 전극(211)과 제2 전극(212) 사이에, 도 12에 도시한 바와 같은 파형의 전압을 인가하고, 그 결과로서, 도 13의 평면도 및 도 14의 단면도에 도시한 바와 같이, 발광 소자(200)가 제2 기판(210) 상의 소정의 위치에 배치된다(발광 소자 배치 공정). 또한, 도 14는 도 13의 V-V선으로부터 본 단면도를 도시하고 있다.
발광 소자(200)가 제2 기판(210) 상의 소정의 위치에 배치되는 원리는, 이하와 같이 설명된다. 제1 전극(211)과 제2 전극(212) 사이에, 도 12에서 도시한 바와 같은 교류 전압을 인가한다. 제2 전극(212)에 도 12에 도시한 기준 전위 VR을 인가하고, 제1 전극(211)에는 진폭 VPPL/2의 교류 전압을 인가한다. 제1 전극(211)과 제2 전극(212) 사이에 전압이 인가되면, 유체(221) 내에 전계가 발생한다. 이 전계에 의해, 발광 소자(220)에 분극이 발생하거나 또는 전하가 유기되어, 발광 소자(220)의 표면에는 전하가 유기된다. 이 유기된 전하에 의해, 제1, 제2 전극(211, 212)과 발광 소자(200) 사이에 인력이 작용한다. 실제로는, 유전 영동이 발생하기 위해서는 물체의 주위에 전계 구배가 존재할 필요가 있어, 무한히 큰 평행 평판 중에 존재하는 물체에는 유전 영동은 작용하지 않지만, 도 11에 도시한 바와 같은 전극 배치에서는 전극에 가까울수록 전계가 강하기 때문에, 유전 영동이 발생한다.
또한, 상기 방법에 의해 발광 소자 배치 공정을 행한 경우에는, 도 13에 도시한 바와 같이, 발광 소자(200)의 방향(극성)은 랜덤하게 되는 것에 주의해야 한다. 여기서, 상기 발광 소자(200)의 방향(극성)이란, 도 13에 있어서, 상기 발광 소자(200)의 애노드 A가 캐소드 K의 우측인 방향과, 상기 발광 소자(200)의 애노드 A가 캐소드 K의 좌측인 방향 중 어느 방향인지를 말한다. 또한, 이와 같이 하여, 복수의 발광 소자(200)의 방향이 랜덤하게 배치된 발광 장치의 적절한 동작 방법은 후술한다.
상기 유체(221)로서 IPA를 사용한 경우, 제1 전극(211)에 공급하는 교류 전압의 주파수는, 10㎐ 내지 1㎒로 하는 것이 바람직하고, 50㎐ 내지 1㎑로 하는 것이 가장 배열이 안정되어, 보다 바람직하다. 또한, 제1 전극(211)과 제2 전극(212) 사이에 인가하는 AC 전압은, 정현파에 한하지 않고, 구형파, 삼각파, 톱니파 등, 주기적으로 변동하는 것이면 된다. 제1 전극(211)에 공급하는 교류 전압의 진폭의 2배 VPPL은, 0.1 내지 10V로 할 수 있지만, 0.1V 이하에서는 발광 소자(200)의 배열이 나빠지고, 10V 이상에서는 발광 소자(200)가 바로 기판(110) 상에 고착되어 배치의 수율이 악화된다. 따라서, 상기 VPPL은, 1 내지 5V가 바람직하고, 나아가서는 1V 정도로 하는 것이 바람직하였다.
이어서, 도 15에 도시한 바와 같이, 제2 기판(210) 상에의 발광 소자(200)의 배치가 완료된 후, 상기 교류 전압을 상기 제1 전극(211)과 제2 전극(212) 사이에 인가한 채로, 제2 기판(210)을 가열함으로써, 상기 유체(221)의 액체를 증발시켜 건조시키고, 발광 소자(200)를 제2 기판(210) 상에 고착시킨다. 혹은, 상기 제2 기판(210) 상에의 발광 소자(200)의 배치가 완료된 후, 제1 전극(211) 및 제2 전극(212)에 충분한 고전압(10 내지 100V)을 인가하여 발광 소자(200)를 제2 기판(210) 상에 고착시키고, 상기 고전압의 인가를 정지하고 나서 상기 제2 기판(210)을 건조시킨다.
이어서, 도 16에 도시한 바와 같이, 실리콘 산화막을 포함하여 이루어지는 층간 절연막(213)을 제2 기판 전체면에 퇴적한다.
이어서, 도 17에 도시한 바와 같이, 일반적인 포토리소그래피 공정 및 드라이 에칭 공정을 적용함으로써 층간 절연막(213)에 콘택트 구멍(217)을 형성하고, 또한 메탈 퇴적 공정, 포토리소그래피 공정, 에칭 공정에 의해 메탈을 패터닝하여 메탈 배선(214, 215)을 형성한다(발광 소자 배선 공정). 이에 의해, 발광 소자(200)의 애노드 A와 캐소드 K를 각각 배선할 수 있다. 이상으로 발광 장치(250)가 완성되었다.
이와 같이, 이 제3 실시 형태의 제조 방법은, 전술한 도 2 내지 도 5에서 설명한, 제1 기판(110)의 일부 혹은 전부를 이루는 n형 반도체층(112)의 표면에 포토레지스트(151)로 마스크층을 패터닝하는 공정과, 이 마스크층을 마스크로 하여 이 n형 반도체층(112)을 비등방적으로 에칭하여 복수의 n형 막대형 반도체(121)를 형성하는 반도체 코어 형성 공정과, 이 n형 막대형 반도체(121)의 표면을 덮도록 p형 반도체층(123)을 형성하는 반도체 쉘 형성 공정을 구비한다. 또한, 이 제3 실시 형태의 제조 방법은, 도 8, 도 9를 참조하여 설명한, p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)를 제1 기판(110)으로부터 분리하는 발광 소자 분리 공정을 구비한다. 이 외에, 상기 제1 기판(110)의 실리콘 기판(111)으로부터 분리된 p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)를 제2 기판(210) 상에 배치하는 발광 소자 배치 공정과, 상기 제2 기판(210) 상에 배치된 p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)에 통전하기 위한 배선(214, 215)을 행하는 발광 소자 배선 공정을 구비한다.
이와 같은 제조 공정에 의하면, 상기 분리된 발광 소자(200)를, 제2 기판(210) 상에 원하는 밀도로 원하는 개수 배치할 수 있다. 따라서, 예를 들어 미세한 발광 소자(200)를 대면적의 제2 기판(210) 상에 다수 재배열하여 면발광 장치를 구성할 수 있다. 또한, 열의 발생 밀도를 낮게 하여 높은 신뢰성이나 장기 수명을 실현할 수도 있다.
또한, 전술한 바와 같이, 상기 발광 소자 배치 공정을 행한 경우, 도 13에 도시한 바와 같이, 발광 소자(200)의 방향(즉 도 13에 있어서 애노드 A가 캐소드 K의 우측에 위치하고 있는지 좌측에 위치하고 있는지)이 랜덤하게 되어 있었다. 이와 같은 경우, 물론, 2개의 메탈 배선(214, 215) 사이에 직류 전압을 인가해도 되지만, 이 경우, 약 반수의 발광 소자(200)에는 역방향 전압이 인가되어 발광하지 않는다. 따라서, 2개의 메탈 배선(214, 215) 사이에 교류 전압을 인가하는 것이 바람직하다. 이와 같이 하면, 모든 발광 소자(200)를 발광시키는 것이 가능하게 된다.
(제4 실시 형태)
이어서, 도 18 내지 도 21을 참조하여, 본 발명의 제3 실시 형태로서, 본 발명의 발광 장치의 제조 방법을 사용하여 형성한 발광 장치를 구비한 조명 장치를 설명한다.
도 18은 이 제4 실시 형태의 조명 장치인 LED 전구(300)의 측면도이다. 이 LED 전구(300)는, 외부의 소켓에 끼워 상용 전원에 접속하기 위한 전원 접속부로서의 구금 부재(301)와, 그 구금 부재(301)에 일단이 접속되고, 타단이 서서히 직경 확대되는 원뿔형 방열부(302)와, 방열부(302)의 타단측을 덮는 투광부(303)를 구비하고 있다. 상기 방열부(302) 내에, 발광부(304)를 배치하고 있다.
발광부(304)는, 도 19의 측면도 및 도 20의 상면도에 도시한 바와 같이, 정사각 형상의 방열판(305) 상에 다수의 발광 소자가 배치된 발광 장치(306)가 실장되어 있다. 이 발광 장치(306)는, 도 21에 도시한 바와 같이, 기판(310)과, 기판(310) 상에 형성된 제1 전극(311) 및 제2 전극(312)과, 다수의 발광 소자(320)를 포함하여 이루어져 있다. 기판(310) 상에 미세한 발광 소자(발광 다이오드)(320)를 배치하는 방법 및 배선을 하는 방법은, 전술한 제3 실시 형태에 기재한 방법을 사용하면 된다. 즉, 발광 장치(306)는, 전술한 제3 실시 형태에 기재한 방법에 의해 제조된다.
도 21에서는, 27개의 발광 소자(320)가 도시되어 있지만, 보다 다수의 발광 소자를 배치할 수 있다. 예를 들어, 1개의 발광 소자(320)의 크기가, 전술한 제2 실시 형태에서 예시한 바와 같이, 길이가 20㎛이고 직경을 1㎛로 하고, 1개의 발광 소자(320)가 발하는 광속을 5밀리 루멘으로 하고, 50,000개의 발광 소자(320)를 기판(310) 상에 배치하여 전체적으로 250루멘의 광속을 발하는 발광 기판으로 할 수 있다.
이와 같이, 다수의 발광 소자(320)를 기판(310) 상에 배치한 발광 장치(306)를 사용하면, 1개 또는 수개의 발광 소자를 배치한 발광 장치를 사용하는 경우에 비해 이하의 효과를 얻을 수 있다. 우선, 1개 1개의 발광 소자(320)의 발광 면적이 작고, 또한 그들이 기판(310) 상에 분산되어 있으므로, 발광에 수반되는 열의 발생 밀도가 작고, 또한, 균등하게 할 수 있다. 한편, 통상의 발광 소자(발광 다이오드)는 발광 면적이 크기(1㎟에 달하는 경우도 있음) 때문에, 발광에 수반되는 열의 발생 밀도가 커서, 발광층이 고온으로 되어 발광 효율이나 신뢰성에 영향을 주고 있다. 이 제3 실시 형태와 같이, 다수의 미세한 발광 소자(320)를 발광 장치(306)의 기판(310) 상에 배치함으로써, 발광 효율을 향상시켜 신뢰성을 향상시킬 수 있다.
(제5 실시 형태)
도 22는 본 발명의 제5 실시 형태로서의 백라이트를 도시하는 평면도이다. 이 제5 실시 형태는, 전술한 제3 실시 형태에서 설명한 바와 같은 본 발명의 발광 장치의 제조 방법에 의해 제조되는 발광 장치를 구비한다.
이 제5 실시 형태의 백라이트(400)는, 도 22에 도시한 바와 같이, 방열판의 일례로서의 직사각 형상의 지지 기판(401) 상에, 복수의 발광 장치(402)가 서로 소정의 간격을 두고 격자 형상으로 실장되어 있다. 여기서, 발광 장치(402)는, 전술한 제2 실시 형태의 발광 장치의 제조 방법을 사용하여 제조된 발광 장치이다. 이 발광 장치(402)에서는, 기판(도시 생략) 상에, 100개 이상의 발광 소자가 배치되어 있다.
상기 구성의 백라이트에 의하면, 발광 장치(402)를 사용함으로써, 밝기의 변동이 적고 또한 장기 수명화와 고효율화가 도모되는 백라이트를 실현할 수 있다. 또한, 상기 발광 장치(402)를 지지 기판(401) 상에 설치함으로써, 방열 효과가 더욱 향상된다.
(제6 실시 형태)
이어서, 도 23을 참조하여, 본 발명의 제6 실시 형태로서의 LED 디스플레이를 설명한다. 이 제6 실시 형태는, 본 발명의 발광 장치의 제조 방법과 마찬가지 방법을 사용하여 제조되는 표시 장치에 관한 것이다.
도 23은 이 제6 실시 형태로서의 LED 디스플레이의 1화소의 회로를 도시하고 있다. 이 LED 디스플레이는, 본 발명의 발광 소자 또는 발광 장치의 제조 방법을 사용하여 제조된 것이다. 이 LED 디스플레이가 구비하는 발광 소자로서는, 전술한 제3 실시 형태에서 설명한 발광 소자(200)를 사용할 수 있다.
이 LED 디스플레이는, 액티브 매트릭스 어드레스 방식이며, 선택 전압 펄스가 행 어드레스선 X1에 공급되고, 데이터 신호가 열 어드레스선 Y1에 보내어진다. 상기 선택 전압 펄스가 트랜지스터 T1의 게이트에 입력되어, 트랜지스터 T1이 온하면, 상기 데이터 신호는, 트랜지스터 T1의 소스로부터 드레인에 전달되고, 데이터 신호는 캐패시터 C에 전압으로서 기억된다. 트랜지스터 T2는 화소 LED(520)의 구동용이며, 이 화소 LED(520)는, 전술한 제3 실시 형태에서 설명한 발광 소자(200)를 사용할 수 있다.
상기 화소 LED(520)는 상기 트랜지스터 T2를 거쳐 전원 Vs에 접속되어 있다. 따라서, 트랜지스터 T1로부터의 데이터 신호에 의해 트랜지스터 T2가 온함으로써, 화소 LED(520)는 상기 전원 Vs에 의해 구동된다.
이 실시 형태의 LED 디스플레이는, 도 23에 도시한 1화소가 매트릭스 형상으로 배열되어 있다. 이 매트릭스 형상으로 배열된 각 화소의 화소 LED(520)와 트랜지스터 T1, T2가 기판 상에 형성되어 있다.
이 실시 형태의 LED 디스플레이를 제작하기 위해서는, 예를 들어 이하와 같은 공정을 행하면 된다.
우선, 전술한 제3 실시 형태의 제조 방법에서 도 2 내지 도 5, 도 8 및 도 9를 참조하여 설명한 반도체 코어 형성 공정, 반도체 쉘 형성 공정, 발광 소자 분리 공정에 의해, 발광 소자(200)를 형성한다. 이어서, 트랜지스터 T1, T2를 유리 등의 기판 상에, 통상의 TFT 형성 방법을 사용하여 형성한다. 이어서, TFT를 형성한 기판 상에, 화소 LED(520)로 되는 미소한 발광 소자를 배치하기 위한, 제1 전극 및 제2 전극을 형성한다. 이어서, 전술한 제3 실시 형태에서 도 10 내지 도 16을 참조하여 설명한 방법을 사용하여, 상기 기판 상의 소정의 위치에 미소한 발광 소자(200)를 배치한다(발광 소자 배치 공정). 그 후, 상부 배선 공정을 행하여, 상기 미소한 발광 소자(200)를 트랜지스터 T2의 드레인과 어스선에 접속한다(발광 소자 배선 공정).
즉, 상기 제조 공정은, 전술한 제3 실시 형태에서 도 2 내지 도 5를 참조하여 설명한 바와 같이, 제1 기판(110)의 일부 혹은 전부를 이루는 n형 반도체층(112)의 표면에 포토레지스트(151)로 마스크층을 패터닝하는 공정과, 이 마스크층을 마스크로 하여 이 n형 반도체층(112)을 비등방적으로 에칭하여 복수의 n형 막대형 반도체(121)를 형성하는 반도체 코어 형성 공정과, 이 n형 막대형 반도체(121)의 표면을 덮도록 p형 반도체층(123)을 형성하는 반도체 쉘 형성 공정을 구비한다. 또한, 상기 제조 공정은, 전술한 제3 실시 형태에서 도 8, 도 9를 참조하여 설명한, p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)를 제1 기판(110)으로부터 분리하는 발광 소자 분리 공정을 구비한다. 이 외에, 상기 제조 공정은, 상기 제1 기판(110)의 실리콘 기판(111)으로부터 분리된 p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)를 제2 기판 상의 화소 위치에 대응하여 배치하는 발광 소자 배치 공정과, 상기 제2 기판 상의 화소 위치에 대응하여 배치된 p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)에 통전하기 위한 배선을 행하는 발광 소자 배선 공정을 구비한다.
상기 제조 공정에 의하면, n형 막대형 반도체(121)의 표면을 덮도록 p형 반도체층(123)이 형성되어 있으므로, 제1 기판(110)의 단위 면적당 발광 면적이 매우 크고, 예를 들어 평면적인 에피택셜 성장의 경우의 10배로 할 수 있다. 동일한 발광량을 얻기 위해서 기판의 매수를, 예를 들어 10분의 1로 하여, 제조 비용을 대폭 저감할 수 있다. 즉, 발광 소자로서 기능하는 p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)의 제조 비용을 크게 저감할 수 있다. 그리고, p형 반도체층(123)으로 덮여진 n형 막대형 반도체(121)는 제1 기판(110)의 실리콘 기판(111)으로부터 분리되고, 이 실시 형태의 표시 장치의 패널로 되는 제2 기판 상에 배치되고, 또한 배선되어 표시 장치가 제조된다. 이 실시 형태의 표시 장치의 화소수는, 예를 들어 약 600만으로 되므로, 그 화소마다 발광 소자를 사용하는 경우는, 발광 소자의 비용은 매우 중요하다. 따라서, 상기 공정에 의해 표시 장치를 제조함으로써, 표시 장치의 제조 비용을 저감할 수 있다.
또한, 이 실시 형태에 있어서의 화소 LED(520)로서의 발광 소자(200)의 제2 기판 상에의 배치 방법(도 10 내지 도 16 참조)에서는, 화소 LED(520)의 애노드와 캐소드의 방향이 랜덤하게 되기 때문에, 이 화소 LED(520)는 교류 구동한다.
또한, 상기 설명에서는, 일례로서, 제1 도전형 반도체 기초부로서의 반도체층(113)과 제1 도전형 막대형 반도체(121)를 n형으로 하고, 제2 도전형 반도체층(123)을 p형으로 한 경우를 설명하였지만, 제1 도전형 반도체 기초부로서의 반도체층(113)과 제1 도전형 막대형 반도체(121)를 p형으로 하고, 제2 도전형 반도체층(123)을 n형으로 해도 된다.
(제7 실시 형태)
도 24a는 본 발명의 다이오드의 제7 실시 형태로서의 발광 다이오드(2005)의 사시도이고, 도 24b는 상기 발광 다이오드(2005)의 단면도이다.
이 제7 실시 형태의 발광 다이오드(2005)는, 코어부로서의 원기둥형의 막대형 코어(2001)와 이 원기둥형의 막대형 코어(2001)를 덮는 제1 도전형 반도체층으로서의 원통 형상의 제1 쉘(2002)과 상기 원통 형상의 제1 쉘(2002)을 덮는 제2 도전형 반도체층으로서의 원통 형상의 제2 쉘(2003)을 구비한다. 상기 막대형 코어(2001)의 양단부(2001A, 2001B)의 단부면은, 상기 제1, 제2 쉘(2002, 2003)로부터 노출되어 있다. 또한, 상기 제1 쉘(2002)은, 플랜지 형상의 일단부(2002A)를 갖고, 이 일단부(2002A)는 상기 제2 쉘(2003)로부터 노출되어 있다.
상기 막대형 코어(2001)는 SiC로 제작되며, 상기 제1 쉘(2002)은 n형 GaN으로 제작되고, 상기 제2 쉘(2003)은 p형 GaN으로 제작되어 있다. 상기 SiC로 제작된 막대형 코어(2001)는 굴절률이 3 내지 3.5이고, 상기 n형 GaN으로 제작된 제1 쉘(2002)은 굴절률이 2.5이다. 또한, 상기 SiC로 제작된 막대형 코어(2001)는 열전도율이 450(W/(mㆍK))이고, 상기 n형 GaN으로 제작된 제1 쉘(2002)은 열전도율이 210(W/(mㆍK))이다.
이 실시 형태의 발광 다이오드(2005)에 의하면, 상기 막대형 코어(2001)의 굴절률 n1(=3 내지 3.5)이, 상기 제1 쉘(2002)의 굴절률 n2(=2.5)보다도 크다. 따라서, 제1, 제2 쉘(2002, 2003)의 pn 접합면에서 발생한 광이 제1 쉘(2002)로부터 막대형 코어(2001) 내에 입사하기 쉬움과 함께 막대형 코어(2001) 내에 입사한 광은, 막대형 코어(2001)와 제1 쉘(2002)의 계면에서 전반사되기 쉽다. 즉, 도 24b에 도시한 바와 같이, 막대형 코어(2001)와 제1 쉘(2002)의 계면에의 입사 각도 θ가, sin-1(n2/n1) 이상(45.6° 내지 56.4° 이상)이면 상기 계면에서 전반사를 일으킨다. 따라서, 상기 발생한 광이 상기 SiC제의 막대형 코어(2001) 내에 가두어져, 도파관과 같이 막대형 코어(2001)의 단부(2001A, 2001B)로부터 광을 출사시킬 수 있다. 따라서, 이 제7 실시 형태의 발광 다이오드(2005)는 지향성 발광 디바이스에 적합하다.
또한, 이 실시 형태의 발광 다이오드(2005)는, 막대형 코어(2001)의 열전도율(450(W/(mㆍK)))이 상기 n형 GaN으로 제작된 제1 쉘(2002)의 열전도율(210(W/(mㆍK)))보다도 높으므로, 도 24c에 화살표 X1로 나타내는 바와 같이, 제1, 제2 쉘(2002, 2003)의 pn 접합면에서 발생한 열이 제1 쉘(2002)을 타고 확산되기 어려운 한편, 화살표 X2로 나타내는 바와 같이, 상기 열이 막대형 코어(2001)를 타고 다이오드 전체로 확산되기 쉽다. 이 때문에, 막대형의 발광 다이오드(2005)의 발광에 의한 열을 방열하기 쉬워진다. 또한, 상기 막대형 코어(2001)를 통하여 열이 확산되어, 막대형의 발광 다이오드(2005)의 전체면에서의 온도를 균일화할 수 있어, 고온 집중에 의한 발광 효율의 저하를 방지할 수 있다.
또한, 이 발광 다이오드(2005)를, 도 25b에 도시한 바와 같이, SiC 기판(2006) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성한 경우에는, 막대형 코어(2001)가 연장되고 있는 방향의 양단부(2001A, 2001B)로부터 상기 연장 방향(장축 방향)을 향하여 강한 발광이 얻어진다. 또한, 상기 발광 다이오드(2005)를, 도 25c에 도시한 바와 같이, GaN 기판(2007) 상에 옆으로 쓰러뜨린 상태로 배치한 경우에는, 막대형 코어(2001)가 연장되고 있는 방향의 양단부(2001A, 2001B)로부터 GaN 기판(2007)을 따라서 상기 연장 방향(장축 방향)을 향하여 강한 발광이 얻어진다. 또한, 도 25c의 발광 다이오드(2005)는, 제2 쉘(2003)의 일단부의 주위 방향의 일부가 제거되어, 제1 쉘(2002)의 일단부의 주위 방향의 일부가 노출되어 있고, 이 제1 쉘(2002)의 노출된 부분에 콘택트 전극(2009)이 형성되고, 상기 제2 쉘(2002)에 콘택트 전극(2008)이 형성되어 있다.
또한, 상기 발광 다이오드(2005)의 변형예로서, 도 25a에 도시한 바와 같이, SiC의 막대형 코어(2011)와, 이 SiC의 막대형 코어(2011)를 피복하는 n형 GaN의 제1 쉘(2012)과, 이 n형 GaN의 제1 쉘(2012)을 피복하는 p형 GaN의 제2 쉘(2013)로 구성한 발광 다이오드(2015)를, SiC 기판(2006) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성해도 된다. 이 발광 다이오드(2015)에서는, 상기 SiC의 막대형 코어(2011)의 단부(11A)가 상기 n형 GaN의 제1 쉘(12)과 상기 p형 GaN의 제2 쉘(13)로 덮여져 있다. 이 발광 다이오드(2015)는, 상기 막대형 코어(2011)의 단부(2011B)로부터 SiC 기판(2006)을 관통하도록 상기 장축 방향으로 강한 발광이 얻어진다.
또한, 도 24a, 도 24b에서 설명한 제7 실시 형태의 발광 다이오드(2005)의 또 하나의 변형예로서, 도 26a, 도 26b에 도시한 바와 같이, 상기 p형 GaN으로 제작된 원통 형상의 제2 쉘(2003)의 원주면을 덮는 제3 쉘(2031)을 구비한 발광 다이오드(2035)로 해도 된다. 이 제3 쉘(2031)은, 상기 p형 GaN으로 제작된 원통 형상의 제2 쉘(2003)보다도 굴절률이 낮은 재료(예를 들어, ZnO, 굴절률 n4=1.95)로 제작되어 있다. 이 발광 다이오드(2035)는, 상기 제2 쉘(2003)의 외측에 형성되고, 상기 제2 쉘(2003)의 굴절률 n3보다도 낮은 굴절률 n4인 제3 쉘(2031)이 반사막으로서 기능한다. 즉, 도 26b에 도시된 바와 같이, 상기 제2 쉘(2003)과 제3 쉘(2031)의 계면에의 입사 각도 θ가, sin-1(n4/n3) 이상이면 상기 계면에서 전반사를 일으킨다. 따라서, 상기 제1, 제2 쉘(2002, 2003)의 pn 접합면에서 발생한 광이 다이오드 외부로 빠져 나가기 어려워, 막대형 코어(2001)의 단부(2001A, 2001B)로부터 광을 출사시킬 수 있어, 보다 지향성이 높아진다.
또한, 상기 제7 실시 형태에서는, 발광 다이오드(2005)에 대하여 설명하였지만, 상기 발광 다이오드(2005)와 마찬가지 구성의 원기둥형의 막대형 코어(2001)와 원통 형상의 제1 쉘(2002)과 원통 형상의 제2 쉘(2003)을 구비한 광전 효과를 갖는 다이오드로 광검출기를 구성해도 된다. 이 광검출기에 의하면, 상기 막대형 코어(2001)의 굴절률 n1이 상기 제1 쉘(2002)의 굴절률 n2보다도 크므로, 광이 다이오드 외부로 빠져 나가기 어려워져, 광의 도입 효과를 높일 수 있어, 광전 효과를 높일 수 있다. 또한, 이 광검출기에 의하면, 상기 막대형 코어(2001)의 열전도율이 상기 제1 쉘(2002)의 열전도율보다도 크므로, 방열성을 향상시킬 수 있음과 함께 온도를 균일화할 수 있어, 고온 집중에 의한 광전 변환 효율의 저하를 피할 수 있다. 따라서, 이 광검출기에 의하면, 광검출 성능을 향상시킬 수 있다.
또한, 상기 제7 실시 형태에서는, 발광 다이오드(2005)에 대하여 설명하였지만, 상기 발광 다이오드(2005)와 마찬가지 구성의 원기둥형의 막대형 코어(2001)와 원통 형상의 제1 쉘(2002)과 원통 형상의 제2 쉘(2003)을 구비한 광전 효과를 갖는 다이오드로 태양 전지를 구성해도 된다. 이 태양 전지에 의하면, 상기 막대형 코어(2001)의 굴절률 n1이 상기 제1 쉘(2002)의 굴절률 n2보다도 크므로, 광이 다이오드 외부로 빠져 나가기 어려워져, 광의 도입 효과를 높일 수 있어, 발전 효과를 높일 수 있다. 또한, 이 태양 전지에 의하면, 상기 막대형 코어(2001)의 열전도율이 상기 제1 쉘(2002)의 열전도율보다도 크므로, 방열성을 향상시킬 수 있음과 함께 온도를 균일화할 수 있어, 고온 집중에 의한 광전 변환 효율의 저하를 피할 수 있다. 따라서, 이 태양 전지에 의하면, 발전 성능을 향상시킬 수 있다.
또한, 상기 광검출기나 태양 전지를 이루는 상기 발광 다이오드(2005)와 마찬가지 구성의 광전 효과를 갖는 다이오드(2045)를, 도 27b에 도시한 바와 같이, SiC 기판(2046) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성한 경우에는, 열이 막대형 코어(2001)를 통하여 다이오드 전체로 확산되어, 이 막대형 코어(2001)의 근원의 단부(2001B)로부터 기판(2046)으로 열을 확산시킬 수 있음과 함께 상기 막대형 코어(2001)의 선단의 단부(2001A)로부터도 방열할 수 있다. 따라서, 방열성을 향상시킬 수 있음과 함께 온도의 균일화도 도모되므로, 고온 집중에 의한 광전 변환 효율의 저하를 피할 수 있어, 검출 성능이 좋은 광검출기나 발전 효율이 좋은 태양 전지를 제공할 수 있다.
또한, 상기 다이오드(2045)를, 도 27c에 도시한 바와 같이, GaN 기판(2047) 상에 옆으로 쓰러뜨린 상태로 배치한 경우에는, 열이 막대형 코어(2001)를 통하여 다이오드 전체로 확산됨과 함께, 막대형 코어(2001)의 양단(2001A, 2001B)으로부터도 방열할 수 있고, 또한, GaN 기판(2047)과의 접촉 면적이 커서 기판(2047)으로 열이 빠져 나가기 쉬워진다. 따라서, 방열성을 향상시킬 수 있음과 함께 온도의 균일화도 도모되므로, 고온 집중에 의한 광전 변환 효율의 저하를 피할 수 있어, 검출 성능이 좋은 광검출기나 발전 효율이 좋은 태양 전지를 제공할 수 있다. 또한, 도 27c의 다이오드(2045)는, 제2 쉘(2003)의 일단부의 주위 방향의 일부가 제거되어, 제1 쉘(2002)의 일단부의 주위 방향의 일부가 노출되어 있고, 이 제1 쉘(2002)의 노출된 부분에 콘택트 전극(2009)이 형성되고, 상기 제2 쉘(2003)에 콘택트 전극(2008)이 형성되어 있다.
또한, 상기 발광 다이오드(2045)의 변형예로서, 도 27a에 도시한 바와 같이, SiC의 막대형 코어(2051)와, 이 SiC의 막대형 코어(2051)를 피복하는 n형 GaN의 제1 쉘(2052)과, 이 n형 GaN의 제1 쉘(2052)을 피복하는 p형 GaN의 제2 쉘(2053)로 구성한 광전 효과를 갖는 다이오드(2055)를, SiC 기판(2056) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성해도 된다. 이 광전 효과를 갖는 다이오드(2055)에서는, 상기 SiC의 막대형 코어(2051)의 단부(2051A)가 상기 n형 GaN의 제1 쉘(2052)과 상기 p형 GaN의 제2 쉘(2053)로 덮여져 있다. 이 경우에는, 열이 막대형 코어(2051)를 통하여 다이오드 전체로 확산되어, 이 막대형 코어(2051)의 근원의 단부(2051B)로부터 SiC 기판(2056)으로 열을 확산할 수 있다. 따라서, 방열성을 향상시킬 수 있음과 함께 온도의 균일화도 도모되므로, 고온 집중에 의한 광전 변환 효율의 저하를 피할 수 있어, 검출 성능이 좋은 광검출기나 발전 효율이 좋은 태양 전지를 제공할 수 있다.
또한, 상기 실시 형태, 변형예에서는, 제1 쉘(2002, 2052)을 n형 GaN으로 하고, 제2 쉘(2003, 2053)을 p형 GaN으로 하였지만, 제1 쉘(2002, 2052)을 p형 GaN으로 하고, 제2 쉘(2003, 2053)을 n형 GaN으로 해도 된다.
(제8 실시 형태)
도 28a는 본 발명의 다이오드의 제8 실시 형태로서의 발광 다이오드(2065)의 사시도이고, 도 28b는 상기 발광 다이오드(2065)의 단면도이다. 이 제8 실시 형태의 발광 다이오드(2065)는, 도 24a, 도 24b에 도시한 제7 실시 형태의 발광 다이오드(2005)의 코어부로서의 SiC로 제작된 원기둥형의 막대형 코어(2001) 대신에, SiO2로 제작된 원기둥형의 막대형 코어(2061)를 구비한 점만이, 전술한 제7 실시 형태의 발광 다이오드(2005)와 상이하다. 따라서, 이 제8 실시 형태에서는, 전술한 제7 실시 형태와 마찬가지 부분에는 마찬가지 부호를 붙이고, 전술한 제7 실시 형태와 상이한 부분을 주로 설명한다.
상기 SiO2로 제작된 막대형 코어(2061)는 굴절률이 1.45이고, 상기 n형 GaN으로 제작된 제1 쉘(2002)은 굴절률이 2.5이다. 이 제8 실시 형태의 발광 다이오드(2065)에 의하면, 상기 막대형 코어(2061)의 굴절률 n1(=1.45)이, 상기 제1 쉘(2002)의 굴절률 n2(=2.5)보다도 작다. 따라서, 제1, 제2 쉘(2002, 2003)의 pn 접합면에서 발생한 광이 막대형 코어(2061) 내에 들어가기 어려움과 함께, 상기 막대형 코어(2061) 내에 입사한 광은 막대형 코어(2061)와 제1 쉘(2002)의 계면에서 전반사가 일어나지 않는다. 따라서, 이 막대형의 발광 다이오드(2065)는, 양 단부면(2065A, 2065B) 및 측면(2065C) 전체면으로부터 광이 출사되므로, 면발광 디바이스에 적합하다.
또한, 이 발광 다이오드(2065)를, 도 29b에 도시한 바와 같이, SiO2 기판(2067) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성한 경우에는, 각 막대형의 발광 다이오드(2065)의 양 단부면(2065A, 2065B) 및 측면(2065C) 전체면으로부터 전체 방향으로 광을 출사할 수 있다. 또한, 상기 발광 다이오드(2065)를, 도 29c에 도시한 바와 같이, GaN 기판(2007) 상에 옆으로 쓰러뜨린 상태로 배치한 경우에는, 막대형 코어(2061)가 연장되고 있는 방향의 양단부(2065A, 2065B) 및 측면(2065C) 전체면으로부터 전체 방향으로 광을 출사할 수 있다. 또한, 도 29c의 다이오드(2065)는, 제2 쉘(2003)의 일단부의 주위 방향의 일부가 제거되어, 제1 쉘(2002)의 일단부의 주위 방향의 일부가 노출되어 있고, 이 제1 쉘(2002)의 노출된 부분에 콘택트 전극(2009)이 형성되고, 상기 제2 쉘(2003)에 콘택트 전극(2008)이 형성되어 있다.
또한, 상기 발광 다이오드(2065)의 변형예로서, 도 29a에 도시한 바와 같이, SiO2의 막대형 코어(2061)와, 이 SiO2의 막대형 코어(2061)를 피복하는 n형 GaN의 제1 쉘(2062)과, 이 n형 GaN의 제1 쉘(2062)을 피복하는 p형 GaN의 제2 쉘(2063)로 구성한 발광 다이오드(2075)를, SiO2 기판(2067) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성해도 된다. 이 발광 다이오드(2075)에서는, 상기 SiO2의 막대형 코어(2061)의 단부(2061A)가 상기 n형 GaN의 제1 쉘(2062)과 상기 p형 GaN의 제2 쉘(2063)로 덮여져 있다. 이 경우에도, 상기 막대형의 발광 다이오드(2075)의 양단부(2075A, 2075B) 및 측면(2075C) 전체면으로부터 전체 방향으로 광을 출사할 수 있다.
또한, 상기 실시 형태에서는, 제1 쉘(2002, 2062)을 n형 GaN으로 하고, 제2 쉘(2003, 2063)을 p형 GaN으로 하였지만, 제1 쉘(2002, 2062)을 p형 GaN으로 하고, 제2 쉘(2003, 2063)을 n형 GaN으로 해도 된다.
(제9 실시 형태)
도 30a는 본 발명의 다이오드의 제9 실시 형태로서의 발광 다이오드(2085)의 사시도이고, 도 30b는 상기 발광 다이오드(2085)의 단면도이다.
이 제9 실시 형태의 발광 다이오드(2085)는, 코어부로서의 원기둥형의 막대형 코어(2081)와 이 원기둥형의 막대형 코어(2081)를 덮는 제1 도전형 반도체층으로서의 원통 형상의 제1 쉘(2082)과 상기 원통 형상의 제1 쉘(2082)을 덮는 제2 도전형 반도체층으로서의 원통 형상의 제2 쉘(2083)을 구비한다. 도 30b에 도시한 바와 같이, 상기 막대형 코어(2081)의 양단부(2081A, 2081B)의 단부면은, 상기 제1, 제2 쉘(2082, 2083)로부터 노출되어 있다. 또한, 상기 제1 쉘(2082)은, 플랜지 형상의 일단부(2082A)를 갖고, 이 일단부(2082A)는 상기 제2 쉘(2083)로부터 노출되어 있다.
상기 막대형 코어(2081)는 n형 Si로 제작되고, 상기 제1 쉘(2082)은 n형 GaN으로 제작되고, 상기 제2 쉘(2083)은 p형 GaN으로 제작되어 있다. 상기 n형 Si로 제작된 막대형 코어(2081)는 전기 전도율이 1.0×105(/Ωm)이고, 상기 n형 GaN으로 제작된 제1 쉘(2082)은 전기 전도율이 1.0×104(/Ωm)이다.
이 실시 형태의 발광 다이오드(2085)에 의하면, 상기 막대형 코어(2081)의 전기 전도율(1.0×105(/Ωm))이, 상기 제1 쉘(2082)의 전기 전도율(1.0×104(/Ωm))보다도 높다. 따라서, 도 30b에 화살표 E1, E2, E3으로 나타내는 바와 같이, 상기 제1 쉘(2082)에 비해, 상기 막대형 코어(2081)를 타고 전류가 흐르기 쉬워, 상기 막대형 코어(2081)를 통하여, 상기 제1 쉘(2082)의 전역에 전류가 흐르기 쉬워진다. 이 때문에, 손실을 억제할 수 있어, 효율적으로 발광할 수 있다.
또한, 상기 실시 형태에서는, 발광 다이오드(2085)에 대하여 설명하였지만, 이 발광 다이오드(2085)와 마찬가지 구조로 광전 변환 소자(광검출기나 태양 전지)를 구성해도 된다. 이 경우도, 도 30c에 화살표 F1, F2, F3으로 나타내는 바와 같이, 상기 제1 쉘(2082)에 비해, 상기 막대형 코어(2081)를 타고 전류가 흐르기 쉬워, 상기 막대형 코어(2081)를 통하여, 상기 제1 쉘(2082)의 전역에 전류가 흐르기 쉬워진다. 이 때문에, 손실을 억제할 수 있어, 광검출 성능의 향상이나 발전 효율의 향상을 달성할 수 있다.
또한, 상기 발광 다이오드(2085)의 변형예로서의 도 31a에 도시한 발광 다이오드(2095)를, n형 Si 기판(2090) 상에 어떤 간격을 두고 세워 설치된 상태로 복수 형성해도 된다. 이 발광 다이오드(2095)는, n형 Si로 제작된 막대형 코어(2091)와, 이 n형 Si제의 막대형 코어(2091)를 피복하는 n형 GaN의 제1 쉘(2092)과, 이 n형 GaN의 제1 쉘(2092)을 피복하는 p형 GaN의 제2 쉘(2093)로 구성하고 있다. 이 발광 다이오드(2095)에서는, 상기 n형 Si제의 막대형 코어(2091)의 단부(2091A)가 상기 n형 GaN의 제1 쉘(2092)과 상기 p형 GaN의 제2 쉘(2093)로 덮여져 있다. 도 31a에 도시한 바와 같이, 상기 n형 GaN의 제1 쉘(2092)에는 기판(2090) 상에 형성된 n형 GaN 연장부(2092Z)가 이어지고, 상기 p형 GaN의 제2 쉘(2093)에는 상기 n형 GaN 연장부(2092Z) 상에 형성된 p형 GaN 연장부(2093Z)가 이어져 있다. 그리고, 상기 p형 GaN 연장부(2093Z) 상에 콘택트 전극(2096)이 형성되고, 상기 n형 Si 기판(2090) 상에 콘택트 전극(2097)이 형성되어 있다. 도 31a에 도시한 일례에서는, n형 Si제의 막대형 코어(2091)나 n형 GaN의 제1 쉘(2092)에 콘택트 전극을 형성할 필요가 없고, n형 Si 기판(2090)에 콘택트 전극(2097)을 형성하면 되므로, 콘택트 전극의 형성이 용이해진다.
또한, 상기 발광 다이오드(2085)의 또 하나의 변형예로서의 도 31b에 도시한 발광 다이오드(2105)를, GaN 기판(2100) 상에 옆으로 쓰러뜨린 상태로 배치해도 된다. 도 31b에 도시한 발광 다이오드(2105)는, n형 Si제의 막대형 코어(2101)의 일단부의 주위 방향의 일부가 제1, 제2 쉘(2102, 2103)로부터 노출되어 있다. 제1 쉘(2102)은 n형 GaN으로 제작되고, 제2 쉘(2103)은 p형 GaN으로 제작되어 있다. 그리고, 상기 제2 쉘(2103)의 외주면에 콘택트 전극(2106)이 형성되고, 상기 노출된 n형 Si제의 막대형 코어(2101)의 일단부에 콘택트 전극(2107)이 형성되어 있다. 이 도 31b에 도시한 발광 다이오드(2105)는, 예를 들어 도 31a에 도시된 Si 기판(2090) 상에 세워 설치된 상태로부터 분리된 것을, 다른 기판으로서의 GaN 기판(2100) 상에 옆으로 쓰러뜨린 상태로 배치한 것이다. 도 31b에 도시한 일례에서는, n형 GaN의 제1 쉘(2102)에 콘택트 전극을 형성할 필요가 없고, p형 GaN의 제2 쉘(2103)에 콘택트 전극(2106)을 형성하고, n형 Si제의 막대형 코어(2101)에 콘택트 전극(2107)을 형성하면 되므로, 콘택트 전극의 형성이 용이해진다.
또한, 도 31a, 도 31b에서는, 발광 다이오드(2095, 2105)에 대하여 설명하였지만, 이 발광 다이오드(2095, 2105)와 마찬가지 구조로 광전 변환 소자(광검출기나 태양 전지)를 구성해도 된다. 또한, 상기 실시 형태에서는, 제1 쉘(2082, 2092, 2102)을 n형 GaN으로 하고, 제2 쉘(2083, 2093, 2103)을 p형 GaN으로 하였지만, 제1 쉘(2082, 2092, 2102)을 p형 GaN으로 하고, 제2 쉘(2083, 2093, 2103)을 n형 GaN으로 해도 된다.
(제10 실시 형태)
도 32a는 본 발명의 다이오드의 제10 실시 형태로서의 발광 다이오드(2115)의 사시도이고, 도 32b는 상기 발광 다이오드(2115)가 Si 기판(2110) 상에 세워 설치된 상태로 어떤 간격을 두고 복수 형성되어 있는 모습을 도시하는 단면도이다.
상기 발광 다이오드(2115)는, 실리콘으로 제작된 코어(2111)와, 이 코어(2111)를 덮도록 형성된 제1 도전형 반도체층으로서의 n형 GaN으로 제작한 제1 쉘(2112)과, 이 제1 쉘(2112)을 덮도록 형성된 제2 도전형 반도체층으로서의 p형 GaN으로 제작한 제2 쉘(2113)을 구비한다.
이 실시 형태의 발광 다이오드(2115)에 의하면, 상기 코어(2111)가 실리콘제이기 때문에, 코어(2111)의 형성 프로세스가 확립되어 있다. 따라서, 원하는 양호한 형상의 발광 다이오드(2115)가 얻어진다. 또한, 코어가 모두 제1 도전형 반도체로 제작되어 있는 경우에 비해, 제1 도전형 반도체의 사용량을 삭감할 수 있어, 비용 저감을 도모할 수 있다.
또한, 도 32b에 도시한 바와 같이, 제작용 기판으로서의 Si 기판(2110) 상에 세워 설치된 상태로 서로 간격을 두고 형성된 복수의 발광 다이오드(2115)를, 에칭 등에 의해, 도 33a에 도시한 바와 같이, Si 기판(2110)으로부터 분리한 발광 다이오드(2117)로 함으로써, 도 33b에 도시한 바와 같이, 실장용 기판으로서의 GaN 기판(2118) 상에 옆으로 쓰러뜨린 상태로 실장할 수 있다. 즉, 기판으로부터 분리된 발광 다이오드(2117)에 의하면, 제작용 기판과는 다른 원하는 실장용 기판에 발광 다이오드(2117)를 용이하게 실장할 수 있다.
예를 들어, Si 기판(2110) 상에 세워 설치한 상태로 형성된 발광 다이오드(2115)의 제1, 제2 쉘(2112, 2113)을 RIE(반응성 이온 에칭)로 에칭하고, Si 기판(2110)을 CF4 등으로 드라이 에칭하고, 또한 IPA(이소프로필알코올) 등의 용액 중에서 초음파를 인가함으로써, 상기 Si 기판(2110)으로부터 발광 다이오드(2115)를 분리할 수 있다.
또한, 도 33b의 발광 다이오드(2117)는, 제1, 제2 쉘(2112, 2113)의 일단부의 주위 방향의 일부가 제거되어, 코어(2111)의 일단부의 주위 방향의 일부가 노출되어 있고, 이 코어(2111)의 일단부의 노출된 부분에 콘택트 전극(2122)이 형성되고, 상기 제2 쉘(2113)에 콘택트 전극(2121)이 형성되어 있다. 또한, 상기 발광 다이오드(2115, 2177)와 마찬가지 구성의 광전 효과를 갖는 다이오드로써, 광전 변환 소자인 광검출기나 태양 전지를 구성해도 된다. 또한, 상기 실시 형태에서는, 제1 쉘(2112)을 n형 GaN으로 하고, 제2 쉘(2113)을 p형 GaN으로 하였지만, 제1 쉘(2112)을 p형 GaN으로 하고, 제2 쉘(2113)을 n형 GaN으로 해도 된다.
(제11 실시 형태)
이어서, 도 34a 내지 도 34i를 참조하여, 본 발명의 제11 실시 형태로서의 다이오드의 제조 방법을 설명한다. 도 34a 내지 도 34i는, 이 제조 방법에 있어서의 각 제조 공정을 설명하는 단면도이다.
우선, 도 34a에 도시한 바와 같이, n형 Si 기판(2201)을 준비하고, 이 n형 Si 기판(2201)의 표면(2201A)에 TEOS(테트라 에틸 오르토 실리케이트) 등의 SiO2막(도시 생략)을 수㎛의 두께로 성막한다. 이 SiO2막의 막 두께는 1㎛ 이상이 바람직하다.
그 후, 포토레지스트 가공을 실시하고, 상기 SiO2막(도시 생략)에 RIE(반응성 이온 에칭)와 같은 이방성 에칭을 행하여, 상기 SiO2막으로부터 n형 Si 기판(2201)을 부분적으로 노출시킨다. 또한, 상기 SiO2막으로부터 부분적으로 노출된 상기 n형 Si 기판(2201)에 대하여 상기 SiO2막과의 선택비가 높은 이방성 에칭을 행하여, 25㎛의 깊이로 에칭한다. 이때, 상기 포토레지스트는 에칭되어 버리지만, 상기 SiO2막이 마스크로 되어, n형 Si 기판(2201)에 대한 에칭을 계속할 수 있다. 이렇게 하여, 도 34b에 도시한 바와 같이, n형 Si 로드에 의한 복수의 코어(2202)를 n형 Si 기판(2201) 상에 미리 정해진 간격을 두고 세워 설치한 상태로 형성할 수 있다.
이어서, 상기 n형 Si제의 복수의 코어(2202)가 형성된 n형 Si 기판(2201)에 대하여, 애싱 및 세정을 행한 후, 상기 복수의 코어(2202)가 형성된 n형 Si 기판(2201)의 표면에 열산화막을 형성한다. 그 후, HF(불산)에 의해 상기 열산화막을 박리하여, 결함이나 더스트가 없는 Si 표면을 얻는다.
이어서, 상기 복수의 코어(2202)가 형성된 n형 Si 기판(2201)을, MOCVD(유기 금속 기상 성장) 장치에 세트하고, 1200℃, 수소 분위기 중에서 수십분간 서멀 클리닝을 행하여, 자연 산화막을 제거함과 함께 Si 표면을 수소 종단부화시킨다. 그 후, 기판 온도를 1100℃로 내려, AlN층(도시 생략)과 AlXGa1-XN(0<x<1)층(도시 생략)을 성장한다. 또한, 이 AlN층과 AlXGa1-XN(0<x<1)층은 반드시 형성하지 않아도 된다.
계속해서, 도 34c에 도시한 바와 같이, MOCVD(유기 금속 기상 성장)에 의해, n형 GaN을 성장시켜 제1 도전형 제1 쉘(2203)을 형성한다. 이어서, 도 34d에 도시한 바와 같이, MOCVD에 의해, 수층 내지 수십층의 Ga1-YInYN/Ga1-ZInZN(0<Y, Z<1) 다중 양자 웰(MQW) 구조에 의한 양자 웰층(활성층)(2204)을 성장시킨다. 이어서, 상기 양자 웰층(활성층)(2204) 상에 p-AlnGa1-nN(0<n<1)층(도시 생략)을 성장하고, 또한, 도 34e에 도시한 바와 같이, MOCVD에 의해, p형 GaN을 성장시켜, 상기 양자 웰층(2204)을 덮는 제2 도전형 제2 쉘(2205)을 형성한다. 또한, 상기 양자 웰층(2204)과 그 위의 p-AlnGa1-nN(0<n<1)층(도시 생략)은 반드시 형성하지 않아도 된다.
이어서, 도 34f에 도시한 바와 같이, 상기 p형 GaN의 제2 쉘(2205) 상에 CVD, 스퍼터, 또는 도금에 의해 ITO(주석 첨가 산화인듐)를 형성하여 ITO 도전막(2206)을 형성한다. 또한, 상기 ITO를 형성한 후, 질소와 산소의 혼합 분위기 중에서 650℃, 10분간의 어닐을 행하여, p형 반투명 전극을 형성해도 된다. 또한, ITO 도전막(2206) 대신에, ZnO 도전막이나 FTO(불소 첨가 산화주석) 도전막을 채용해도 된다.
이어서, 상기 ITO 도전막(2206), p형 GaN의 제2 쉘(2205), 양자 웰층(2204), n형 GaN의 제1 쉘(2203)을, Cl2 등의 에칭 가스를 사용하여 RIE에 의해 에칭한다. 이 에칭에 의해, 도 34g에 도시한 바와 같이, 상기 n형 Si의 복수의 코어(2202)의 선단면이 노출됨과 함께 n형 Si 기판(2201)의 표면이 부분적으로 노출된다.
이어서, CF4 등의 에칭 가스를 사용하여, Si를 선택적으로 에칭하는 드라이 에칭을 행한다. 이에 의해, 도 34h에 도시한 바와 같이, 상기 n형 Si의 코어(2202)의 선단부가 에칭됨과 함께, n형 Si의 코어(2202) 바로 아래의 n형 Si 부분(2201B)을 남기도록, 상기 n형 Si 기판(2201)이 표면으로부터 에칭된다.
이어서, 상기 n형 Si 기판(2201)을 IPA 등의 용액 중에 침지하여 초음파를 인가함으로써, 도 34i에 도시한 바와 같이, 상기 n형 Si의 코어(2202)를, 상기 n형 Si 기판(2201)의 부분(2201B)으로부터 분리한다. 이에 의해, 상기 n형 Si 기판(2201)으로부터 분리된 복수의 발광 다이오드(2207)가 얻어진다.
또한, 상기 제11 실시 형태의 제조 방법에 있어서, 도 34f에 도시한 ITO 도전막(2206)을 형성하고 나서, 이 ITO 도전막(2206)의 표면에 상기 ITO 도전막(2206)보다도 굴절률이 낮은 층(예를 들어, SiO2, 굴절률 n=1.45)을 형성하면, 코어(2202)의 장축 방향으로 광을 도파할 수 있어, 일방향으로 강하게 발광하는 발광 다이오드를 제공할 수 있다.
또한, 상기 제조 방법의 실시 형태의 설명에서는, 기판(2201)이 n형 Si 기판이며, 코어(2202)가 n형 Si 코어인 경우를 설명하였지만, 기판과 코어의 재질을 변경한 경우의 제1 내지 제3 변형예를, 다음 (1), (2), (3)에 나타낸다. 또한, 제1 쉘(2203), 양자 웰층(2204), 제2 쉘(2205), ITO 도전막(2206)의 형성에 대해서는 상기 실시 형태와 마찬가지이다.
(1) 제1 변형예에서는, 기판(2201)을 SiC 기판으로 하고, 코어(2202)를 SiC로 한다. 이 경우, 이 SiC에 의한 코어는, SiO2막을 마스크로 하는 RIE(반응성 이온 에칭) 등에 의해 형성한다.
(2) 제2 변형예에서는, 기판(2201)을 SiO2 기판으로 하고, 코어(2202)를 SiO2로 한다. 이 경우, 이 SiO2에 의한 코어의 형성은, 통상의 반도체 프로세스에 사용하는 공지의 리소그래피법과 드라이 에칭법을 이용할 수 있다.
(3) 제3 변형예에서는, 기판(2201)을 n형 Si 기판으로 하고, 코어(2202)를 n형 Si로 한다. 이 경우, 이 n형 Si에 의한 코어(2202)는, VLS(Vapor-Liquid-Solid) 성장에 의해 형성할 수 있다.
또한, 상기 실시 형태에서는, 제1 도전형 제1 쉘(2203)을 n형 GaN으로 하여 MOCVD에 의해 형성하였지만, 제1 도전형 제1 쉘(2203)의 재질에 따라서 CVD, 도금, 스퍼터 등을 채용할 수 있다. 또한, 상기 실시 형태에서는, 기판(2201), 코어(2202), 제1 쉘(2203)을 n형으로 하고, 제2 쉘(2205)을 p형으로 하였지만, 기판(2201), 코어(2202), 제1 쉘(2203)을 p형으로 하고, 제2 쉘(2205)을 n형으로 해도 된다. 또한, 상기 실시 형태와 마찬가지 공정에서 제작한 다이오드로 광전 변환 소자(광검출기나 태양 전지)를 구성해도 된다.
(제12 실시 형태)
이어서, 도 35a의 단면도를 참조하여, 본 발명의 제12 실시 형태의 발광 다이오드를 설명한다. 이 제12 실시 형태의 발광 다이오드(2300)는, 전술한 발광 다이오드의 제조 방법의 제11 실시 형태의 도 34f에 도시한 공정까지 제작한 것을 사용하고 있다.
이 제12 실시 형태의 발광 다이오드(2300)는, 도 35a에 도시한 바와 같이, 도전막(2206), p형 GaN의 제2 쉘(2205), 양자 웰층(2204) 중, 상기 n형 Si 기판(2201)의 표면을 따라 연장되고 있는 단부를 RIE 등의 에칭에 의해 제거하여, n형 GaN의 제1 쉘(2203)의 단부(2203B)를 노출시키고 있다. 그리고, 이 노출된 제1 쉘(2203)의 단부(2203B)에 콘택트 전극(2307)을 형성하고, 상기 도전막(2206)의 단부(2206B)에 콘택트 전극(2301)을 형성하였다.
이 실시 형태의 발광 다이오드(2300)는, n형 Si 기판(2201) 상에 간격을 두고 세워 설치한 상태로 복수 형성된 각 n형 Si 막대형 코어(2202)를 n형 GaN의 제1 쉘(2203), 양자 웰층(2204), p형 GaN의 제2 쉘(2205)로 순차적으로 피복하고 있다. 따라서, 이 발광 다이오드(2300)에 의하면, 막대형 코어(2202)를 갖지 하고 편평한 적층막으로 한 경우에 비해, 발광 면적을 증가시킬 수 있으므로, 낮은 비용으로 발광 광량을 증가시킬 수 있다.
또한, 상기 발광 다이오드(2300)를 실장한 도 35b에 도시한 발광 소자(2305)를, 도 35c에 도시한 바와 같이, 지지 기판(2306) 상에 서로 간격을 두고 격자 형상으로 실장하여, 조명 장치(2307)로 할 수 있다. 이 조명 장치(2307)는 백라이트, 표시 장치로 할 수도 있다.
또한, 이 실시 형태에서는, 발광 다이오드(2300)로서, 상기 제11 실시 형태의 도 34f에 도시한 공정까지 제작한 것을 사용하였지만, 상기 제11 실시 형태의 변형예에서 도 34f에 도시한 공정까지 제작한 것을 사용해도 된다. 또한, 상기 실시 형태에서는, 기판(2201), 코어(2202), 제1 쉘(2203)을 n형으로 하고, 제2 쉘(2205)을 p형으로 하였지만, 기판(2201), 코어(2202), 제1 쉘(2203)을 p형으로 하고, 제2 쉘(2205)을 n형으로 해도 된다.
(제13 실시 형태)
이어서, 도 36a의 단면도를 참조하여, 본 발명의 제13 실시 형태의 발광 다이오드를 설명한다. 이 제13 실시 형태의 발광 다이오드(2400)는, 전술한 발광 다이오드의 제조 방법의 제11 실시 형태의 도 34i에 도시한 공정까지 제작한 발광 다이오드(2207)를 사용하고 있다.
도 36a에 도시한 바와 같이, 이 제13 실시 형태의 발광 다이오드(2400)는, 전술한 제11 실시 형태에서 제작한 발광 다이오드(2207)의 도전막(2206), p형 GaN의 제2 쉘(2205), 양자 웰층(2204) 중, 선단측의 일부분을 에칭으로 제거하여 n형 GaN의 제1 쉘(2203)의 선단측의 일부분(2203C)을 노출시키고 있다. 이 제1 쉘(2203)의 일부분(2203C)에 콘택트 전극(2403)을 형성하고, 상기 도전막(2206)에 콘택트 전극(2402)을 형성하고 있다. 그리고, 이 발광 다이오드(2400)는, 기판(2401) 상에 옆으로 쓰러뜨린 상태로 배치되어 있다. 상기 기판(2401)은, 예를 들어 플렉시블 기판 또는 유리 기판으로 할 수 있지만, 상기 기판(2401)은, 다른 재질의 절연 기판으로 해도 된다.
또한, 도 36b에 도시한 바와 같이, 상기 발광 다이오드(2400)를, 기판(2401) 상에 복수 배열하여, 발광 소자(2410)로 해도 된다. 이 발광 소자(2410)는, 각 열의 각 발광 다이오드(2400)의 콘택트 전극(2402, 2403)에 배선(2405, 2406)을 접속하고 있다.
또한, 도 36c에 도시한 바와 같이, 상기 발광 소자(2410)를, 지지 기판(2411) 상에 서로 간격을 두고 격자 형상으로 복수 실장하여, 조명 장치(2412)로 할 수 있다. 이 조명 장치(2412)는 백라이트, 표시 장치로 할 수도 있다.
또한, 이 실시 형태에서는, 발광 다이오드(2400)로서, 상기 제11 실시 형태로 제작한 것을 사용하였지만, 상기 제11 실시 형태의 변형예에서 제작한 것을 사용해도 된다.
(제14 실시 형태)
이어서, 도 37a의 단면도를 참조하여, 본 발명의 다이오드의 제14 실시 형태로서의 광전 변환 소자를 설명한다. 이 제14 실시 형태의 광전 변환 소자는, 광검출기나 태양 전지로 할 수 있다. 이 제14 실시 형태의 광전 변환 소자는, 전술한 발광 다이오드의 제조 방법의 제11 실시 형태의 도 34f에 도시한 공정까지 중의 도 34d에 도시한 양자 웰층(2204)을 형성하는 공정을 생략한 공정에서 제작한 것을 사용하고 있다.
따라서, 이 실시 형태의 광전 변환 소자(2500)에서는, n형 Si 기판(2201) 상에 간격을 두고 복수 형성된 n형 Si 막대형 코어(2202)를 n형 GaN의 제1 쉘(2203), p형 GaN의 제2 쉘(2205), ITO 도전막(2206)으로 순차적으로 피복하고 있다. 또한, 상기 n형 Si 기판(2201)은, 절연 기판(2501) 상에 배치된다. 또한, 이 실시 형태의 광전 변환 소자(2500)에서는, 도 37a에 도시한 바와 같이, 도전막(2206), p형 GaN의 제2 쉘(2205) 중, 상기 n형 Si 기판(2201)의 표면을 따라 연장되고 있는 부분(2206B, 2205B)의 단부를 RIE 등의 에칭에 의해 제거하여, n형 GaN의 제1 쉘(2203)의 단부(2203B)를 노출시키고 있다. 그리고, 이 노출된 제1 쉘(2203)의 단부(2203B)에 콘택트 전극(2503)을 형성하고, 상기 제2 쉘(2205)의 단부(2205B) 또는 상기 도전막(2206)의 단부(2206B)에 콘택트 전극(2502)을 형성하였다.
이 실시 형태의 광전 변환 소자(2500)는, n형 Si 기판(2201) 상에 간격을 두고 세워 설치한 상태로 복수 형성된 각 n형 Si 막대형 코어(2202)를 n형 GaN의 제1 쉘(2203), p형 GaN의 제2 쉘(2205)로 순차적으로 피복하고 있다. 따라서, 이 광전 변환 소자(2500)에 의하면, 막대형 코어(2202)를 갖지 않는 편평한 적층막으로 한 경우에 비해, 기판(2201)의 단위 면적당 PN 접합 면적을 크게 할 수 있다. 따라서, PN 접합 면적의 단위 면적당 비용 저감을 도모할 수 있다. 또한, 각 n형 Si 막대형 코어(2202) 사이의 간극에 광이 인입하여, 광 가둠 효과를 얻을 수 있으므로, 단위 면적당 광전 변환의 효율을 올릴 수 있다.
또한, 이 실시 형태의 광전 변환 소자(2500)에서는, 상기 제11 실시 형태에서 제작한 다이오드를 사용하였지만, 상기 제11 실시 형태의 변형예에서 제작한 다이오드를 사용해도 된다.
또한, 상기 제14 실시 형태의 광전 변환 소자(2500)의 변형예에서는, 전술한 제11 실시 형태의 도 34i에 도시한 공정까지 중의 도 34d에 도시한 양자 웰층(2204)을 형성하는 공정을 생략한 공정에서 제작한 다이오드를 사용하여, 도 37b에 도시한 광전 변환 소자(2520)로 하였다.
이 변형예의 광전 변환 소자(2520)가 갖는 다이오드(2517)는, 도전막(2206), p형 GaN의 제2 쉘(2205)의 선단측의 부분의 주위 방향의 일부를 에칭에 의해 제거하여, n형 GaN의 제1 쉘(2203)의 선단측의 부분의 주위 방향의 일부를 노출시키고 있다. 이 노출된 n형 GaN의 제1 쉘(2203)의 선단측의 부분에 콘택트 전극(2518)을 형성함과 함께, 상기 n형 Si 막대형 코어(2202)에 관하여 상기 콘택트 전극(2518)의 반대측에서 도전막(2206)에 콘택트 전극(2519)을 형성하였다.
이 변형예의 광전 변환 소자(2520)에서는, 도 37b에 도시한 바와 같이, 다이오드(2517)는 기판(2521) 상에 상기 콘택트 전극(2519)이 상기 기판(2521)측에 위치하도록 옆으로 쓰러뜨린 상태로 배치되어 있다. 또한, 상기 기판(2521)으로서는, 플렉시블 기판이나 도전성 기판을 채용할 수 있다.
또한, 상기 제14 실시 형태의 광전 변환 소자(2500)의 또 하나의 변형예에서는, 전술한 제11 실시 형태의 도 34i에 도시한 공정까지 중의 도 34d에 도시한 양자 웰층(2204)을 형성하는 공정을 생략한 공정에서 제작한 다이오드를 사용하여, 도 37c에 도시한 광전 변환 소자(2530)로 하였다.
이 변형예의 광전 변환 소자(2530)가 갖는 다이오드(2527)는, 도전막(2206), p형 GaN의 제2 쉘(2205)의 선단측의 부분의 주위 방향의 일부를 에칭에 의해 제거하여, n형 GaN의 제1 쉘(2203)의 선단측의 부분의 주위 방향의 일부를 노출시키고 있다. 이 노출된 n형 GaN의 제1 쉘(2203)의 선단측의 부분에 콘택트 전극(2528)을 형성함과 함께 상기 콘택트 전극(2528)의 동일한 측에서 도전막(2206)에 콘택트 전극(2529)을 형성하였다.
이 변형예의 광전 변환 소자(2530)에서는, 도 37c에 도시한 바와 같이, 다이오드(2527)는 기판(2531)의 광 입사면(2531A)의 이면(2531B)에 ITO 도전막(2206)이 접함과 함께 상기 콘택트 전극(2528, 2529)이 상기 기판(2531)에 대하여 반대측에 위치하도록 옆으로 쓰러뜨린 상태로 배치되어 있다. 또한, 상기 기판(2531)으로서는, 유리 기판이나 투광성 기판을 채용할 수 있다.
또한, 이 실시 형태의 변형예의 광전 변환 소자(2520, 2530)에서는, 상기 제11 실시 형태에서 제작한 다이오드를 사용하였지만, 상기 제11 실시 형태의 변형예에서 제작한 다이오드를 사용해도 된다. 또한, 상기 각 실시 형태에서는, 코어부로서의 막대형 코어를 원기둥형으로 하였지만 다각 기둥형이나 타원 기둥형으로 해도 되고, 원뿔형, 타원뿔형, 다각뿔형 등이어도 된다. 또한, 상기 각 실시 형태에서는, 제1, 제2 쉘을 원통형으로 하였지만 상기 코어부의 형상에 대응하여 다각통형, 타원통형, 원뿔형, 타원뿔형, 다각뿔형 등으로 해도 된다.
100 : 발광 소자
110 : 제1 기판
111 : 실리콘 기판
112 : n형 GaN 반도체층
113 : n형 GaN 반도체층
121 : n형 GaN 막대형 반도체
122 : 활성층
123 : p형 GaN 반도체층
124 : 투명 전극층
125 : n형 GaN 반도체층
131 : 투명 부재
141 : 상부 전극
151 : 포토레지스트
A : 애노드
K : 캐소드
200 : 막대형의 발광 소자
210 : 제2 기판
211 : 제1 전극
211A : 대향 부분
212 : 제2 전극
212A : 대향 부분
213 : 층간 절연막
214, 215 : 메탈 배선
221 : 유체
300 : LED 전구
301 : 구금 부재
302 : 방열부
304 : 발광부
305 : 방열판
306 : 발광 장치
310 : 기판
311 : 제1 전극
312 : 제2 전극
320 : 발광 소자
400 : 백라이트
401 : 지지 기판
402 : 발광 장치
520 : 화소 LED
X1 : 행 어드레스선
Y1 : 열 어드레스선
1100 : 발광 소자
1111 : 기판
1113 : n형 반도체층
1121 : 판형(돌기형) 반도체
1122 : 활성층
1123 : p형 반도체층
1124 : 투명 전극층
1131 : 투명 부재
1141 : 상부 전극
1151 : 포토레지스트
2001, 2011, 2051 : SiC 막대형 코어
2002, 2012, 2052, 2062, 2082, 2092, 2102, 2112, 2203 : n형 GaN 제1 쉘
2003, 2013, 2053, 2063, 2083, 2093, 2103, 2113, 2205 : p형 GaN 제2 쉘
2005, 2015, 2035, 2065, 2085, 2095, 2105, 2115, 2117, 2207, 2300, 2400 : 발광 다이오드
2006, 2046 : SiC 기판
2007, 2047, 2100, 2118 : GaN 기판
2008, 2009, 2096, 2097, 2106, 2107, 2402, 2403, 2502, 2503, 2518, 2519, 2528, 2529 : 콘택트 전극
2031 : 제3 쉘
2045, 2517 : 다이오드
2056 : SiC 기판
2061 : SiO2 막대형 코어
2067 : SiO2 기판
2081, 2091 : n형 Si 막대형 코어
2090, 2201 : n형 Si 기판
2110 : Si 기판
2111 : Si 코어
2202 : n형 Si 코어
2204 : 양자 웰층
2206 : ITO 도전막
2305 : 발광 소자
2306 : 지지 기판
2307 : 조명 장치
2401, 2521, 2531 : 기판
2405, 2406 : 배선
2500, 2520, 2530 : 광전 변환 소자
2501 : 절연 기판

Claims (35)

  1. 제1 도전형 반도체 기초부(113, 1113)와,
    상기 제1 도전형 반도체 기초부 상에 형성된 복수의 제1 도전형 돌기형 반도체(121, 1121)와,
    상기 돌기형 반도체를 덮는 제2 도전형 반도체층(123, 1123)을 구비한 것을 특징으로 하는 발광 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 돌기형 반도체(121, 1121)는 제1 도전형 막대형 반도체(121)인 것을 특징으로 하는 발광 소자.
  3. 제2항에 있어서,
    상기 제1 도전형 막대형 반도체(121)의 길이가 상기 제1 도전형 막대형 반도체(121)의 굵기의 10배 이상인 것을 특징으로 하는 발광 소자.
  4. 제1항에 있어서,
    상기 제1 도전형 돌기형 반도체(121, 1121)는 제1 도전형 판형 반도체(1121)인 것을 특징으로 하는 발광 소자.
  5. 제1항에 있어서,
    상기 제1 도전형 돌기형 반도체(121, 1121)와 제2 도전형 반도체층(123, 1123) 사이에 활성층(122, 1122)이 형성되어 있는 것을 특징으로 하는 발광 소자.
  6. 제1항에 있어서,
    상기 제2 도전형 반도체층(123, 1123) 상에 투명 전극층(131, 1124)이 형성되어 있는 것을 특징으로 하는 발광 소자.
  7. 제6항에 있어서,
    상기 복수의 제1 도전형 돌기형 반도체(121, 1121) 사이에서 상기 투명 전극층(124, 1124)이 대향하고 있는 대향 간극에 상기 투명 전극층보다도 투명성이 높은 재료로 제작된 투명 부재(131, 1131)가 충전되어 있는 것을 특징으로 하는 발광 소자.
  8. 제1 기판(110)의 일부 또는 전부를 이루는 제1 도전형 반도체층(112, 1112)의 표면에 마스크층(151, 1151)을 패터닝하는 공정과,
    상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체(121, 1121)를 형성하는 반도체 코어 형성 공정과,
    상기 제1 도전형 돌기형 반도체(121, 1121)의 표면을 덮도록 제2 도전형 반도체층(123, 1123)을 형성하는 반도체 쉘 형성 공정을 구비한 것을 특징으로 하는 발광 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 반도체 코어 형성 공정 후이며, 상기 반도체 쉘 형성 공정 전에, 상기 제1 도전형 돌기형 반도체(121, 1121)를 어닐하는 결정 결함 회복 공정을 행하는 것을 특징으로 하는 발광 소자의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 반도체 코어 형성 공정 후이며, 상기 쉘 형성 공정 전에, 웨트 에칭에 의해 상기 제1 도전형 돌기형 반도체(121, 1121)의 일부를 에칭하는 결정 결함 제거 공정을 행하는 것을 특징으로 하는 발광 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 반도체 코어 형성 공정 후이며, 상기 쉘 형성 공정 전에, 웨트 에칭에 의해 상기 제1 도전형 돌기형 반도체(121, 1121)의 일부를 에칭하는 결정 결함 제거 공정과,
    상기 반도체 코어 형성 공정 후이며, 상기 반도체 쉘 형성 공정 전에, 상기 제1 도전형 돌기형 반도체(121, 1121)를 어닐하는 결정 결함 회복 공정을, 상기 결정 결함 제거 공정, 상기 결정 결함 회복 공정의 순으로 행하는 것을 특징으로 하는 발광 소자의 제조 방법.
  12. 제1 기판(110)의 일부 또는 전부를 이루는 제1 도전형 반도체층(112, 1112)의 표면에 마스크층(151, 1151)을 패터닝하는 공정과,
    상기 마스크층(151, 1151)을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체(121, 1121)를 형성하는 반도체 코어 형성 공정과,
    상기 제1 도전형 돌기형 반도체(121, 1121)의 표면을 덮도록 제2 도전형 반도체층(123, 1123)을 형성하는 반도체 쉘 형성 공정과,
    상기 제2 도전형 반도체층(123, 1123)으로 덮여진 상기 제1 도전형 돌기형 반도체(121, 1121)를 상기 제1 기판(110)으로부터 분리하는 발광 소자 분리 공정을 구비한 것을 특징으로 하는 발광 소자의 제조 방법.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 반도체 코어 형성 공정과 상기 반도체 쉘 형성 공정 사이에서, 상기 제1 도전형 돌기형 반도체(121, 1121)의 표면을 덮도록 활성층(122, 1122)을 형성하는 것을 특징으로 하는 발광 소자의 제조 방법.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 쉘 형성 공정 후에, 상기 제2 도전형 반도체층(123, 1123)을 덮도록 투명 전극층(124, 1124)을 형성하는 것을 특징으로 하는 발광 소자의 제조 방법.
  15. 제1 기판(110)의 일부 또는 전부를 이루는 제1 도전형 반도체층(112, 1112)의 표면에 마스크층(151, 1151)을 패터닝하는 공정과,
    상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체(121, 1121)를 형성하는 반도체 코어 형성 공정과,
    상기 제1 도전형 돌기형 반도체(121, 1121)의 표면을 덮도록 제2 도전형 반도체층(123, 1123)을 형성하는 반도체 쉘 형성 공정과,
    상기 제2 도전형 반도체층(123, 1123)으로 덮여진 상기 제1 도전형 돌기형 반도체(121, 1121)를 상기 제1 기판(110)으로부터 분리하여 발광 소자(200)를 얻는 발광 소자 분리 공정과,
    상기 발광 소자(200)를 제2 기판(210) 상에 배치하는 발광 소자 배치 공정과,
    상기 제2 기판(210) 상에 배치된 발광 소자(200)에 통전하기 위한 배선(214, 215)을 행하는 발광 소자 배선 공정을 구비한 것을 특징으로 하는 발광 장치의 제조 방법.
  16. 제15항에 기재된 발광 장치의 제조 방법에 의해 제조된 발광 장치(250)를 구비한 것을 특징으로 하는 조명 장치.
  17. 제15항에 기재된 발광 장치의 제조 방법에 의해 제조된 발광 장치(250)를 구비한 것을 특징으로 하는 액정 백라이트.
  18. 제1 기판(110)의 일부 또는 전부를 이루는 제1 도전형 반도체층(112, 1112)의 표면에 마스크층(151, 1151)을 패터닝하는 공정과,
    상기 마스크층을 마스크로 하여 상기 반도체층을 비등방적으로 에칭하여 복수의 제1 도전형 돌기형 반도체(121, 1121)를 형성하는 반도체 코어 형성 공정과,
    상기 제1 도전형 돌기형 반도체(121, 1121)의 표면을 덮도록 제2 도전형 반도체층(123, 1123)을 형성하는 반도체 쉘 형성 공정과,
    상기 제2 도전형 반도체층(123, 1123)으로 덮여진 상기 제1 도전형 돌기형 반도체(121, 1121)를 상기 제1 기판(110)으로부터 분리하여 발광 소자(200)를 얻는 발광 소자 분리 공정과,
    상기 발광 소자(200)를 제2 기판(210) 상의 화소 위치에 대응하여 배치하는 발광 소자 배치 공정과,
    상기 제2 기판(210) 상의 화소 위치에 대응하여 배치된 발광 소자(200)에 통전하기 위한 배선(214, 215)을 행하는 발광 소자 배선 공정을 구비한 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제18항에 기재된 표시 장치의 제조 방법에 의해 제조된 표시 장치.
  20. 코어부(2001, 2011, 2051, 2061, 2081, 2091, 2101, 2111, 2202)와,
    상기 코어부를 덮도록 형성된 제1 도전형 반도체층(2002, 22012, 2052, 2082, 2092, 2102, 2112, 2203)과,
    상기 제1 도전형 반도체층을 덮는 제2 도전형 반도체층(2003, 2013, 2053, 2083, 2093, 2103, 2113, 2205)을 구비하고,
    상기 코어부(2001, 2011, 2051, 2061, 2081, 2091, 2101, 2111, 2202)의 재질과 상기 제1 도전형 반도체층(2002, 2012, 2052, 2082, 2092, 2102, 2112, 2203)의 재질이 서로 다른 것을 특징으로 하는 다이오드.
  21. 제20항에 있어서,
    상기 코어부(2001, 2011, 2051)의 굴절률이 상기 제1 도전형 반도체층(2002, 2012, 2052)의 굴절률보다도 큼과 함께 발광 다이오드(2005, 2015, 2035)인 것을 특징으로 하는 다이오드.
  22. 제20항에 있어서,
    상기 코어부(2001, 2011, 2051)의 굴절률이 상기 제1 도전형 반도체층(2002, 2012, 2052)의 굴절률보다도 큼과 함께 광전 효과를 갖는 것을 특징으로 하는 다이오드.
  23. 제20항에 있어서,
    상기 코어부(2061)의 굴절률이 상기 제1 도전형 반도체층(2002)의 굴절률보다도 작음과 함께 발광 다이오드(2065)인 것을 특징으로 하는 다이오드.
  24. 제20항에 있어서,
    상기 코어부(2001, 2011)의 열전도율이 상기 제1 도전형 반도체층(2002, 2012)의 열전도율보다도 큼과 함께 발광 다이오드(2005, 2015, 2035)인 것을 특징으로 하는 다이오드.
  25. 제20항에 있어서,
    상기 코어부(2001, 2011)의 열전도율이 상기 제1 도전형 반도체층(2002, 2012)의 열전도율보다도 큼과 함께 광전 효과를 갖는 것을 특징으로 하는 다이오드.
  26. 제20항에 있어서,
    상기 코어부(2081, 2091, 2101, 2111, 2202)의 전기 전도율이 상기 제1 도전형 반도체층(2082, 2092, 2102, 2112, 2203)의 전기 전도율보다도 큼과 함께 발광 다이오드(2085, 2095, 2105, 2115, 2207)인 것을 특징으로 하는 다이오드.
  27. 제20항에 있어서,
    상기 코어부(2081, 2091, 2101, 2111, 2202)의 전기 전도율이 상기 제1 도전형 반도체층(2082, 2092, 2102, 2112, 2203)의 전기 전도율보다도 큼과 함께 광전 효과를 갖는 것을 특징으로 하는 다이오드.
  28. 제20항에 있어서,
    상기 코어부(2081, 2091, 2101, 2111, 2202)가 실리콘으로 제작되어 있는 것을 특징으로 하는 다이오드.
  29. 제20항 내지 제28항 중 어느 한 항에 있어서,
    기판(2090, 2110, 2201) 상에 상기 코어부(2081, 2091, 2101, 2111, 2202), 상기 제1 도전형 반도체층(2082, 2092, 2102, 2112, 2203) 및 상기 제2 도전형 반도체층(2083, 2093, 2103, 2113, 2205)을 형성하고 나서, 상기 기판으로부터 상기 코어부, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층을 분리함으로써 제작된 것을 특징으로 하는 다이오드.
  30. 기판(2201) 상에 코어부(2202)를 형성하고,
    상기 코어부(2202)를 덮도록 제1 도전형 반도체층(2203)을 형성하고,
    상기 제1 도전형 반도체층(2203)을 덮도록 제2 도전형 반도체층(2205)을 형성하고,
    상기 코어부(2202)의 재질과 상기 제1 도전형 반도체층(2203)의 재질이 서로 다른 것을 특징으로 하는 다이오드의 제조 방법.
  31. 제21항, 제23항, 제24항, 제26항 중 어느 한 항에 기재된 발광 다이오드(2005, 2015, 2035, 2065, 2085, 2095, 2105, 2115)를 구비한 조명 장치.
  32. 제21항, 제23항, 제24항, 제26항 중 어느 한 항에 기재된 발광 다이오드(2005, 2015, 2035, 2065, 2085, 2095, 2105, 2115)를 구비한 백라이트.
  33. 제21항, 제23항, 제24항, 제26항 중 어느 한 항에 기재된 발광 다이오드(2005, 2015, 2035, 2065, 2085, 2095, 2105, 2115)를 구비한 표시 장치.
  34. 제22항, 제25항, 제27항 중 어느 한 항에 기재된 광전 효과를 갖는 다이오드를 구비한 광검출기.
  35. 제22항, 제25항, 제27항 중 어느 한 항에 기재된 광전 효과를 갖는 다이오드를 구비한 태양 전지.
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