KR20130058755A - 발광 다이오드 소자 - Google Patents

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Abstract

발광 효율이 뛰어나고, 백색 LED용의 여기 광원에 적합한 GaN계 발광 다이오드 소자를 제공하는 것을 목적으로 한다. GaN계 발광 다이오드 소자는, n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 다이오드 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 20mA일 때의 순방향 전압이 4.0V 이하이다.

Description

발광 다이오드 소자{LIGHT-EMITTING DIODE ELEMENT}
본 발명은 발광 다이오드 소자에 관한 것으로, 특히, GaN계(係) 반도체를 이용하여 형성된 발광 구조를 가지는 GaN계 발광 다이오드 소자에 관한 것이다. GaN계 반도체는 일반식 AlaInbGa1- a- bN(0≤a≤1, 0≤b≤1, 0≤a＋b≤1)로 표기되는 화합물 반도체이며, 질화물 반도체, 질화물계 화합물 반도체 등으로도 불린다.
GaN계 반도체를 이용하여 형성된 더블 헤테로(double hetero) pn 접합형의 발광 구조를 m면 GaN 기판상에 가지는 반도체 발광 소자가 공지되어 있다(비특허문헌 1~4).
비특허문헌 1~3에 개시되어 있는 것은 발광 다이오드 소자로서, 어느 소자에 있어서도, m면 GaN 기판상에 에피택셜 성장에 의해 형성된 n형의 Si도프 GaN 층상에 n측 오믹 전극이 형성되어 있다. 비특허문헌 4에 개시되어 있는 것은 레이저 다이오드 소자로서, m면 GaN 기판의 이면(裏面)에 n측 오믹 전극이 형성되어 있다. 이 레이저 다이오드 소자의 문턱 전류는 CW 구동시에 36mA, 펄스 구동시에 28mA이고, 문턱 전압은 약 7~8V로 되어 있다.
GaN 기판상에 발광 구조를 형성한 발광 소자에 있어서는, GaN 기판의 이면에 양호한 n측 오믹 전극을 형성하는 것이 어렵다고 알려져 있다(특허문헌 1~6). 이에, 특허문헌 2에 기재된 방법에서는, GaN 기판의 이면을 입경(粒徑) 10㎛이상의 연마제로 연마하여 거칠게 함으로써, 그 이면상에 형성하는 n측 오믹 전극의 접촉 저항의 저감이 도모되고 있다. 또, 특허문헌 3에 기재된 방법에서는, 동일한 목적을 위해서, GaN 기판의 이면을 웨트(wet) 에칭 또는 드라이(dry) 에칭으로 거칠게 하고 있다. 한편, 특허문헌 4에 의하면, GaN 기판의 두께를 얇게 하기 위해서 그 이면을 그라인딩, 랩핑 또는 폴리싱했을 때에 데미지층이 형성되어, 이것이 양호한 오믹 전극의 형성을 저해한다는 것이다. 이에, 그 특허문헌 4에 기재된 방법에서는, 연마 가공 후의 GaN 기판의 이면을 드라이 에칭 또는 웨트 에칭으로 깎고 있다. 그러나 특허문헌 5에는, 웨트 에칭으로는 이 목적은 달성할 수 없었다고 기재되어 있다. 특허문헌 6에 기재된 방법에서는, GaN 기판의 이면을 드라이 에칭하고, 기계 연마에 의해 발생한 결정 결함을 포함하는 부분을 깍아냄으로써, GaN 기판과 n측 오믹 전극의 접촉 저항의 저감이 도모되고 있다. 또한, 이들 특허문헌 1~6에 기재된 지견(知見)이나 발명은, 기본적으로는 c면 GaN 기판에 관한 것이다.
금속 와이어, 금속 범프 또는 납땜와 같은 급전(給電) 부재가 접합되는 부품으로서 발광 다이오드에 필수인 것이, 소자 표면에 금속 재료를 이용하여 형성되는 전극 패드이다. 전극 패드는 광 투과성을 갖지 않기 때문에, 발광 구조를 흐르는 전류가 광 취출(取出) 방향에서 보아서 전극 패드의 음영이 되는 부위에 집중되는 발광 다이오드는, 발광 효율의 낮은 것이 된다. 왜냐하면, 이 부위에서 발생하는 광은 전극 패드에 의한 차폐(遮蔽)와 흡수(吸收)를 받으므로, 소자 외부에 효율적으로 취출할 수 없기 때문이다. 이에, 전류가 이 부위에 집중되지 않도록, 전극 패드와 발광 구조의 사이에 전류 블록 구조로서 고저항막(절연막) 또는 고저항 영역을 마련하여, 소자 내를 흐르는 전류의 경로를 제어하는 것이 행해지고 있다(특허문헌 7~9).
특허문헌 1: 일본국 특개평 11-340571호 공보 특허문헌 2: 일본국 특개 2002-16312호 공보 특허문헌 3: 일본국 특개 2004-71657호 공보 특허문헌 4: 일본국 특개 2003-51614호 공보 특허문헌 5: 일본국 특개 2003-347660호 공보 특허문헌 6: 일본국 특개 2004-6718호 공보 특허문헌 7: 일본국 특개평 1-151274호 공보 특허문헌 8: 일본국 특개평 7-193279호 공보 특허문헌 9: 일본국 특개 10-229 219호 공보
비특허문헌 1: 쿠니요시 오카모토(Kuniyoshi Okamoto) 외, JapaneseJournal of Applied Physics, Vol.45, No.45, 2006, pp.L1197-L1199 비특허문헌 2: 매튜 씨. 스키미디트(Mathew C. Schmidt)외, JapaneseJournal of Applied Physics, Vol.46, No.7, 2007, pp.L126-L128 비특허문헌 3: 시-팡 창(Shih-Pang Chang) 외, Journal ofThe Electrochemical Society, 157 (5)H501-H503(2010) 비특허문헌 4: 쿠니요시 오카모토(Kuniyoshi Okamoto) 외, JapaneseJournal of Applied Physics,Vol.46, No.9, 2007, pp.L187-L189
m면 GaN 기판상에 발광 구조를 형성한 GaN계 발광 다이오드 소자는, QCSE(Quantum-confined Stark effect)가 생기지 않기 때문에, 인가 전류의 증가에 따른 발광 파장의 변동이 작은 것이 요구되는 백색 LED용의 여기(勵起) 광원에 적합하다. 그러나 발광 다이오드 소자의 발열량이 크거나, 그 방열성이 양호하지 않은 경우에는, 이 발광 다이오드 소자가 방출하는 열로 형광체의 온도가 크게 변동하게 되어, 기대한 것과 같은 효과를 얻을 수 없게 된다. 또, 발열량이 크고 방열성이 양호하지 않은 발광 다이오드 소자는 인가 전류를 늘림에 따라서 그 자체의 온도도 크게 상승하므로, 발광 효율이 낮은 것으로 된다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 주된 목적은 백색 LED용의 여기 광원에 적합한 GaN계 발광 다이오드 소자를 제공하는 것이다.
본 발명의 다른 목적은, m면 GaN 기판의 이면에 형성된 n측 전극을 가지는 발광 효율이 개선된 GaN계 발광 다이오드 소자를 제공하는 것이다.
본 발명의 다른 목적은, m면 GaN 기판의 이면에 형성된 저접촉 저항의 n측 전극을 가지는 GaN계 발광 다이오드 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 일 양태에 의하면 이하의 GaN계 발광 다이오드 소자가 제공된다.
(1) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면(表面)상에 GaN계 반도체를 이용하여 형성된 발광 다이오드 구조와, 그 m면 GaN 기판의 이면(裏面)에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향(順方向) 전류가 20mA일 때의 순방향 전압이 4.0V 이하인 GaN계 발광 다이오드 소자.
(2) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 다이오드 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 60mA일 때의 순방향 전압이 4.5V 이하인 GaN계 발광 다이오드 소자.
(3) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 다이오드 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 120mA일 때의 순방향 전압이 5.0V 이하인 GaN계 발광 다이오드 소자.
(4) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 다이오드 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 200mA일 때의 순방향 전압이 5.5V 이하인 GaN계 발광 다이오드 소자.
(5) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 다이오드 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 350mA일 때의 순방향 전압이 6.0V 이하인 GaN계 발광 다이오드 소자.
(6) 상기 발광 다이오드 구조가, GaN계 반도체로 이루어진 활성층과, 그 활성층과 상기 m면 GaN 기판의 사이에 배치된 n형 GaN계 반도체층과, 그 n형 GaN계 반도체층으로 그 활성층을 사이에 두는 p형 GaN계 반도체층을 포함하는 상기 (1)~(5) 중 어느 하나에 기재된 GaN계 발광 다이오드 소자.
(7) 상기 m면 GaN 기판의 이면의 면적이 0.0012cm2 이상인 상기 (1)~(6) 중 어느 하나에 기재된 GaN계 발광 다이오드 소자.
(8) 상기 n측 오믹 전극의 면적이 0.0012cm2 이상이고, 상기 m면 GaN 기판의 이면의 면적 이하인 상기 (7)에 기재된 GaN계 발광 다이오드 소자.
(9) 상기 m면 GaN 기판의 이면은, 적어도 상기 n측 오믹 전극과 접촉하는 부분에 있어서, 10㎛각(角)의 범위의 산술 평균 거칠기 Ra가 0.1nm 이하인 상기 (1)~(8) 중 어느 하나에 기재된 반도체 발광 소자.
(10) 상기 n측 오믹 전극이 패터닝되어 있는 상기 (1)~(9) 중 어느 하나에 기재된 GaN계 발광 다이오드 소자.
본 발명의 다른 일 양태에 의하면 이하의 GaN계 발광 다이오드 소자가 제공된다.
(11) n형 도전성의 m면 GaN 기판인 기판과, 그 기판상에 에피택셜 성장한 GaN계 반도체로 이루어지며, pn 접합형의 발광 구조를 포함하는 에피층과, 그 기판의 이면에 형성된 n측 전극과, 그 에피층의 상면에 형성된 투광성의 p측 오믹 전극과, 그 p측 오믹 전극상의 일부에 형성된 p측 전극 패드를 가지고,
상기 기판의 이면 중 상기 n측 전극으로 덮인 영역에는, 폴리싱 마무리된 영역인 저접촉 저항 영역과, 드라이 에칭 마무리된 영역인 고접촉 저항 영역이 포함되고,
상기 기판의 이면으로의 상기 p측 전극 패드의 정사영(正射影)의 전부 또는 일부가 상기 고접촉 저항 영역에 포함되는 GaN계 발광 다이오드 소자.
(12) 상기 p측 오믹 전극상에, 상기 p측 전극 패드에 접속된 보조 전극이 형성되어 있고, 상기 기판의 이면으로의 상기 보조 전극의 정사영의 전부 또는 일부가 상기 고접촉 저항 영역에 포함되지 않는 상기 (11)에 기재된 GaN계 발광 다이오드 소자.
(13) n형 도전성의 m면 GaN 기판인 기판과, 그 기판상에 에피택셜 성장한 GaN계 반도체로 이루어지며, pn 접합형의 발광 구조를 포함하는 에피층과, 그 기판의 이면에 형성된 투광성의 n측 오믹 전극과, 그 n측 오믹 전극상의 일부에 형성된 n측 전극 패드와, 그 에피층의 상면에 형성된 p측 전극을 가지고, 상기 기판의 이면 중 상기 n측 오믹 전극으로 덮인 영역에는, 폴리싱 마무리된 영역인 저접촉 저항 영역과 드라이 에칭 마무리된 영역인 고접촉 저항 영역이 포함되고,
상기 기판의 이면으로의 상기 n측 전극 패드의 정사영의 전부 또는 일부가 상기 고접촉 저항 영역에 포함되는 GaN계 발광 다이오드 소자.
(14) 상기 n측 오믹 전극상에, 상기 n측 전극 패드에 접속된 보조 전극이 형성되어 있고, 상기 기판의 이면으로의 상기 보조 전극의 정사영의 전부 또는 일부가 상기 고접촉 저항 영역에 포함되지 않는 상기 (13)에 기재된 GaN계 발광 다이오드 소자.
(15) n형 도전성의 m면 GaN 기판인 기판과, 그 기판상에 에피택셜 성장한 GaN계 반도체로 이루어지며, pn 접합형의 발광 구조를 포함하는 에피층과, 그 기판의 이면에 부분적으로 형성된 n측 전극과, 그 에피층의 상면에 형성된 p측 전극을 가지고,
상기 n측 전극은, 패드부와 그 패드부에 접속된 보조부를 가지고,
기판의 이면 중 상기 n측 전극으로 덮인 영역에는, 폴리싱 마무리된 영역인 저접촉 저항 영역과 드라이 에칭 마무리된 영역인 고접촉 저항 영역이 포함되고,
상기 기판의 이면으로의 상기 패드부의 정사영의 전부 또는 일부가 상기 고접촉 저항 영역에 포함되는 GaN계 발광 다이오드 소자.
(16) 상기 기판의 이면으로의 상기 보조부의 정사영의 전부 또는 일부가 상기 고접촉 저항 영역에 포함되지 않는, 상기 (15)에 기재된 GaN계 발광 다이오드 소자.
(17) 상기 기판의 캐리어 농도가 1017cm-3인 상기 (13)~(16) 중 어느 하나에 기재된 GaN계 발광 다이오드 소자.
본 발명의 또 다른 일 양태에 의하면 이하의 GaN계 발광 다이오드 소자의 제조 방법이 제공된다.
(18) (i) n형 도전성의 m면 GaN 기판인 기판과, 그 기판상에 에피택셜 성장한 GaN계 반도체로 이루어지며, pn 접합형의 발광 구조를 포함하는 에피층을 가지는 에피 웨이퍼를 준비하는 제1 스텝과,
(ii) 상기 에피 웨이퍼에 포함되는 상기 기판의 이면을 폴리싱하는 제2 스텝과,
(iii) 상기 제2 스텝에서 폴리시된 상기 기판의 이면 전체에 n측 오믹 전극을 형성하는 제3 스텝과,
(iv) 상기 제3 스텝에서 형성된 상기 n측 오믹 전극을 에칭에 의해 패터닝 하는 제4 스텝을 가지는 GaN계 발광 다이오드 소자의 제조 방법.
(19) 상기 제4 스텝에서 노출된 상기 기판의 이면을 거칠게 가공하는 제5 스텝을 추가로 가지는 상기 (18)에 기재된 제조 방법.
(20) 상기 제5 스텝에서는, 상기 제4 스텝에서 노출된 상기 기판의 이면에 주기성(周期性)을 가지는 요철 패턴을 형성하는 상기 (19)에 기재된 제조 방법.
(21) 상기 n측 오믹 전극이 다결정질의 투명 도전성 산화물막이고, 상기 제4 스텝에서는 상기 n측 오믹 전극의 일부를 그 찌꺼기가 상기 기판상에 남도록 에칭하고, 추가로, 상기 제5 스텝에서는, 그 찌꺼기를 에칭 마스크로서 이용하여 드라이 에칭함으로써 상기 기판의 노출된 이면을 거칠게 가공하는 상기 (19)에 기재된 제조 방법.
(22) 상기 제4 스텝에서 노출된 상기 기판의 이면에 반사막을 형성하는 제6 스텝을 추가로 가지는, 상기 (18)에 기재된 제조 방법.
(23) 상기 반사막이 유전체 반사막인 상기 (22)에 기재된 제조 방법.
(24) 상기 제2 스텝에서 폴리싱하는 상기 기판의 이면을, 상기 제2 스텝의 직전에 랩핑하는 상기 (18)~(23) 중 어느 하나에 기재의 제조 방법.
(25) 상기 기판의 캐리어 농도가 1017cm-3인, 상기 (18)~(24) 중 어느 하나에 기재의 제조 방법.
본 발명의 실시 형태에 따른 상기 (1)~(10)에 기재된 반도체계 발광 소자는 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지므로, 금속 전극상에 납땜을 이용하여 고정할 수 있다. 즉, 방열성이 양호해지는 형태로 실장할 수 있다. 또, 순방향 전압이 낮게 억제되어 있으므로, 발열량이 작아서 백색 LED용의 여기 광원에 매우 적합하다.
본 발명의 실시 형태에 따른 상기 (11)~(17)에 기재된 GaN계 발광 다이오드 소자에서는, 소자 내를 흐르는 전류의 경로를 제어함으로써, n측 전극과 p측 전극 중 적어도 어느 하나에 포함되는 전극 패드에 의한 광의 차폐 또는 흡수를 억제할 수 있다. 또, 소자 내를 흐르는 전류의 경로를 제어하여, 발광 구조를 흐르는 전류의 밀도를 균일화함으로써, 드룹(droop) 현상에 의한 발광 효율의 저하를 억제할 수 있다.
본 발명의 실시 형태에 따른 상기 (18)~(25)에 기재된 GaN계 발광 다이오드 소자 제조 방법에 의하면, m면 GaN 기판의 이면에 형성된 저접촉 저항의 n측 전극을 가지는 GaN계 발광 다이오드를 제조할 수 있다.
도 1은 본 발명자 등이 시작(試作)한 GaN계 발광 다이오드 소자의 구조를 나타내는 모식도로서, 도 1 (a)는 상면도이고, 도 1 (b)는 도 1 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 2는 마스크 패턴의 평면도이다.
도 3은 마스크 패턴의 방향을 설명하기 위한 평면도이다.
도 4는 가공 e를 실시한 m면 GaN 기판의 이면의 SEM상(像)이다. (도면 대용 사진)
도 5는 본 발명의 실시 형태에 따른 GaN 발광 다이오드 소자(실시 형태 1)의 구조를 모식적으로 나타내는 도면으로서, 도 5 (a)는 에피층측에서 본 평면도이고, 도 5 (b)는 도 5 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 6은 본 발명의 실시 형태에 따른 GaN 발광 다이오드 소자(실시 형태 2)의 구조를 모식적으로 나타내는 도면으로서, 도 6 (a)는 에피층측에서 본 평면도이고, 도 6 (b)는 도 6 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 7은 본 발명의 실시 형태에 따른 GaN 발광 다이오드 소자(실시 형태 3)의 구조를 모식적으로 나타내는 도면으로서, 도 7 (a)는 에피층측에서 본 평면도이고, 도 7 (b)는 도 7 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 8은 본 발명의 실시 형태에 따른 GaN 발광 다이오드 소자(실시 형태 4)의 구조를 모식적으로 나타내는 도면으로서, 도 8 (a)는 기판측에서 본 평면도이고, 도 8 (b)는 도 8 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 9는 본 발명의 실시 형태에 따른 GaN 발광 다이오드 소자(실시 형태 5)의 구조를 모식적으로 나타내는 도면으로서, 도 9 (a)는 기판측에서 본 평면도이고, 도 9 (b)는 도 9 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 10은 본 발명의 실시 형태에 따른 GaN 발광 다이오드 소자(실시 형태 6)의 구조를 모식적으로 나타내는 도면으로서, 도 10 (a)는 기판측에서 본 평면도이고, 도 10 (b)는 도 10 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 11은 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 7)의 구조를 모식적으로 나타내는 도면으로서, 도 11 (a)는 에피층측에서 본 평면도이고, 도 11 (b)는 도 11 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 12는 도 11에 도시된 GaN계 발광 다이오드 소자를 기판측에서 본 평면도이다.
도 13은 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 8)의 구조를 모식적으로 나타내는 단면도이다.
도 14의 도 14 (a) 및 도 14 (b)는 각각, 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 9, 10)의 구조를 모식적으로 나타내는 단면도이다.
도 15의 도 15 (a) 및 도 15 (b)는 각각, 기판의 이면상에서 n측 오믹 전극이 나타내는 패턴을 예시하는 도면이다.
도 16은 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 11)의 구조를 모식적으로 나타내는 도면으로서, 도 16 (a)는 기판측에서 본 평면도이고, 도 16 (b)는 도 16 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 17은 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 12)의 구조를 모식적으로 나타내는 도면으로서, 도 17 (a)는 기판측에서 본 평면도이고, 도 17 (b)는 도 17 (a)의 P-Q선의 위치에 있어서의 단면도이다.
도 18은 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 13)의 구조를 모식적으로 나타내는 도면으로서, 도 18 (a)는 기판측에서 본 평면도이고, 도 18 (b)는 도 18 (a)의 P-Q선의 위치에 있어서의 단면도이다.
도 19는 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 14)의 구조를 모식적으로 나타내는 도면으로서, 도 19 (a)는 기판측에서 본 평면도이고, 도 19 (b)는 도 19 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 20은 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자(실시 형태 15)의 구조를 모식적으로 나타내는 도면으로서, 도 20 (a)는 기판측에서 본 평면도이고, 도 20 (b)는 도 20 (a)의 P-Q선의 위치에 있어서의 단면도이다.
도 21은 본 발명의 제조 방법을 설명하기 위한 공정 단면도이다.
도 22는 본 발명의 제조 방법을 설명하기 위한 공정 단면도이다.
도 23은 본 발명의 제조 방법을 설명하기 위한 공정 단면도이다.
도 24는 본 발명의 제조 방법을 설명하기 위한 공정 단면도이다.
본 발명자 등에 의한 GaN계 발광 다이오드 소자(이하에서는 「LED 소자」라고도 말함)의 시작(試作) 및 평가(評價)의 결과를 이하에 기술한다.
1. 시작한 LED 소자의 기본 구조
도 1에 시작한 LED 소자의 기본 구조를 모식적으로 나타낸다. 도 1 (a)는 상면도이고, 도 1 (b)는 도 1 (a)의 X-X선의 위치에 있어서의 단면도이다. 도 1 (a)에 도시된 바와 같이, LED 소자(1)의 평면 형상은 구형(矩形)이며, 사이즈는 350㎛×340㎛이다.
도 1 (b)에 도시된 바와 같이, LED 소자(1)는 기판(10)상에 GaN계 반도체로 이루어진 반도체 적층체(20)를 가지고 있다. 기판(10)은 m면 GaN 기판이며, 반도체 적층체(20)는 그 기판(10)의 표면(11)상에 배치되어 있다. 반도체 적층체(20)는 기판(10)측으로부터 차례로, 제1 언도프 GaN 층(21), Si 도프된 n형 GaN 콘텍트층(22), 제2 언도프 GaN 층(23), Si 도프된 n형 GaN 클래드층(24), MQW 활성층(25), Mg 도프된 p형 Al0 .1Ga0 .9N 클래드층(26), Mg 도프된 p형 Al0 .03Ga0 .97N 콘텍트층(27)을 가지고 있다.
MQW 활성층(25)은 교대로 적층된 언도프 In0 .04Ga0 .96N 베리어(burrier)층과 언도프 In0 .16Ga0 .84N 웰층을 가지고 있다. 언도프 InGaN 베리어층의 수는 4층이고, 언도프 InGaN 웰층의 수는 3층이며, 그러므로, MQW 활성층(25)의 최하층과 최상층은 모두 베리어층이다. 웰층의 조성은 발광 피크 파장이 445~465nm의 범위 내에 들어가도록 조정된 것이다.
LED 소자(1)는 2개의 n측 전극과 1개의 p측 전극을 가지고 있다. n측 전극의 하나는 제1 n측 메탈 패드(E11)이며, 기판(10)의 이면(12) 전체를 덮도록 마련되어 있다. 또 하나는 제2 n측 메탈 패드(E12)이며, 반도체 적층체(20)를 일부 제거함으로써 노출된 n형 GaN 콘텍트층(22)의 표면상에 형성되어 있다. 제1 n측 메탈 패드(E11)와 제2 n측 메탈 패드(E12)는 모두 오믹 전극을 겸용(兼用)하고 있다. p측 전극을 구성하는 것은, p형 AlGaN 콘텍트층(27)의 상면에 형성된 오믹성의 투광성 전극(E21)과, 그 투광성 전극(E21)상의 일부에 형성된 p측 메탈 패드(E22)이다. MQW 활성층(25)으로의 전류 인가는 제1 n측 메탈 패드(E11)와 p측 메탈 패드(E22)를 통해 행할 수도 있고, 제2 n측 메탈 패드(E12)와 p측 메탈 패드(E22)를 통해 행할 수도 있다.
제1 n측 메탈 패드(E11)는 다층막이며, 기판(10)측으로부터 차례로 TiW층, Au층, Pt층, Au층, Pt층, Au층, Pt층, Au층을 가지고 있다. 제2 n측 메탈 패드(E12)도 마찬가지의 적층 구조를 구비하는 다층막이며, n형 GaN 콘텍트층(22)측으로부터 차례로 TiW층, Au층, Pt층, Au층, Pt층, Au층, Pt층, Au층을 가지고 있다. 투광성 전극(E21)은 ITO(인듐 주석 산화물) 막이다. p측 메탈 패드(E12)는 제1 n측 메탈 패드(E11) 및 제2 n측 메탈 패드(E12)와 마찬가지의 적층 구조를 구비하는 다층막이며, 투광성 전극(E21)측으로부터 차례로 TiW층, Au층, Pt층, Au층, Pt층, Au층, Pt층, Au층을 가지고 있다.
2. LED 소자의 시작
LED 소자(1)를 다음의 절차에 따라 제작했다.
2-1. 에피택셜 성장
사이즈가 7mm(c축 방향)×15mm(a축 방향)×330㎛(두께), 표면(반도체 적층체를 마련하는 측의 주면(主面))의 오프각이 0±0.5°의 범위 내에서, n형 불순물로서 Si가 첨가된 n형 도전성의 m면 GaN 기판을 준비했다. 홀 측정에 의해 조사한 그 m면 GaN 기판의 캐리어 농도는 1.3×1017cm-3이었다.
이 m면 GaN 기판의 표면에, 상압(常壓) MOVPE법을 이용하여 복수의 GaN계 반도체층을 에피택셜 성장시켜 반도체 적층체를 형성했다. III족 원료에는 TMG(트리메틸 갈륨), TMI(트리메틸 인듐) 및 TMA(트리메틸 알루미늄), V족 원료에는 암모니아, Si원료에는 실란(silane), Mg 원료에는 비스에틸시클로펜타디에닐마그네슘((EtCp) 2 Mg)을 이용했다.
각층의 성장 온도 및 막 두께를 표 1에 나타낸다.
층 성장 온도(℃) 막 두께(nm)
제1 언도프 GaN 층 1040 10
n형 GaN 콘텍트층 1040 1500
제2 언도프 GaN 층 800 200
n형 GaN 클래드층 800 20
언도프 InGaN 베리어층 800 19
언도프 InGaN 웰층 760 5
p형 AlGaN 클래드층 1032 140
p형 AlGaN 콘텍트층 1067 60
n형 GaN 콘텍트층, n형 GaN 클래드층, p형 AlGaN 클래드층 및 p형 AlGaN 콘텍트층에 첨가한 불순물의 농도는 표 2에 제시된 바와 같다.
층 불순물 농도(cm-3)
n형 GaN 콘텍트층 Si 7×1018
n형 GaN 클래드층 Si 2.5×1018
p형 AlGaN 클래드층 Mg 3×1019
p형 AlGaN 콘텍트층 Mg 4.6×1019
p형 AlGaN 클래드층 및 p형 AlGaN 콘텍트층에 첨가한 Mg의 활성화는 p형 AlGaN 콘텍트층을 소정 시간 성장시킨 후, MOVPE 장치의 성장로(成長爐) 내에서 기판 온도가 실온까지 강하(降下)하는 동안에, 그 성장로 내에 흐르는 질소 가스 및 암모니아 가스의 유량을 제어하는 방법을 이용하여 행했다.
2-2. p측 전극 및 제2 n측 메탈 패드의 형성
상기 에피택셜 성장에 의해 형성한 반도체 적층체의 표면(p형 AlGaN 콘텍트층의 표면)에, 전자빔 증착법에 의해 ITO막을 210nm의 두께로 형성했다. 이어서, 포토 리소그래피와 에칭의 기법을 이용하여, 이 ITO막을 소정의 형상으로 패터닝하고, 투광성 전극을 형성했다. 패터닝 후, 반응성 이온 에칭(RIE) 가공에 의해 반도체 적층체의 일부를 제거하여, 제2 n측 메탈 패드를 형성해야 할 부위에 n형 GaN 콘텍트층을 노출시킴과 아울러, 메사(mesa) 형성을 행했다. RIE 가공에 있어서는, 에칭 가스로서 Cl2를 이용하고, 안테나／바이어스를 100W／20W, 챔버 내 압력을 0.3Pa로 설정했다.
RIE 가공에 이어서, 상기 제작한 ITO막에 대해, 대기 분위기 중, 520℃로 20분간의 열처리를 실시했다. 이에 더하여, RTA(Rapid Thermal Annealing) 장치를 이용하여, 이 ITO막에 대해, 질소 가스 분위기 중, 500℃로 1분간의 열처리를 실시했다.
ITO막의 열처리 후, 리프트 오프법을 이용하여, 제2 n측 메탈 패드와 p측 메탈 패드를 동시에 소정의 패턴으로 형성했다. 제2 n측 메탈 패드와 p측 메탈 패드를 구성하는 메탈 다층막에 포함되는 모든 층(TiW층, Au층 및 Pt층)은, 스패터링법으로 형성했다. TiW막을 형성할 때는, 타겟으로 Ti 함유량이 10wt％인 Ti-W타겟, 스패터 가스에 Ar(아르곤)을 사용하고, 스패터 조건은 RF 전력 800W, Ar 유량(流量) 50sccm, 스패터 가스압 2.2×10-1Pa로 했다. 최하층인 TiW층과 그 바로 위에 적층하는 Au층의 두께는 108nm로 하고, 그 이외의 Pt층 및 Au층의 두께는 모두 89nm로 했다.
제2 n측 메탈 패드와 p측 메탈 패드를 형성한 후, 노출된 반도체 적층체의 표면 및 투광성 전극의 표면에, SiO2로 이루어진 패시베이션막을 213nm의 두께로 형성했다.
2-3. m면 GaN 기판의 이면의 가공
상기 패시베이션막의 형성 후, m면 GaN 기판의 이면에 대해, 이하에 가공 a~가공 f로서 기술하는 6가지의 다른 가공을 행했다.
가공 a： m면 GaN 기판의 이면에 랩핑 및 폴리싱을 이 순서로 실시함으로써, 그 기판의 두께를 200㎛로 줄였다.
랩핑 공정에서는, 정법(定法)에 따라, 사용하는 다이아몬드 연마용 입자의 입경(粒徑)을 단계적으로 작게 해 갔다.
폴리싱 공정에서는, 산성 콜로이달 실리카(입경 70~100nm)에 산을 첨가하여 pH를 2미만으로 조정한 CMP 슬러리를 이용하여, 폴리싱 레이트가 0.5㎛／h가 되도록 하중을 조정하고, 폴리싱 가공 시간은 약 14시간으로 했다. 이 조건으로 폴리시된 m면 GaN 기판의 표면은, AFM(예를 들면 DIGITALINSTRUMENTS사제 DIMENSION 5000)을 이용하여 측정되는 10㎛각의 범위의 산술 평균 거칠기 Ra가 0.1nm이하로 된다.
폴리싱된 면(m면 GaN 기판의 이면)은 물로 씻은 후, 추가로 실온의 IPA 및 아세톤을 이용하여 세정하고, 건조 후에 5분간의 자외선 오존 세정(110℃, 산소 유량 5L／분)을 실시했다.
가공 b：가공 a를 행한 후, 추가로, RIE에 의해서 m면 GaN 기판의 이면으로부터 표층 부분을 깍아냈다. RIE 조건은 상기 2-2.에서 반도체 적층체에 대해서 RIE가공을 했을 때의 조건과 동일하게 하고, 에칭 깊이가 0.1㎛가 되도록 에칭 시간을 60초로 설정했다. RIE 가공 후의 표면의 거칠기를 촉침식(觸針式) 단차계(段差計)(주식회사 고사카연구소제 ET3000)로 측정했는데, 산술 평균 거칠기 Ra는 0.02㎛, 최대 높이 Rz는 0.04㎛였다.
가공 c：가공 a를 행한 후, 추가로, RIE에 의해서 m면 GaN 기판의 이면으로부터 표층 부분을 깍아냈다. RIE 조건은 상기 2-2.에서 반도체 적층체에 대해서 RIE가공을 행했을 때의 조건과 동일하게 하고, 에칭 깊이가 1.0㎛가 되도록 에칭 시간을 610초로 설정했다. RIE 가공 후의 표면의 거칠기를 촉침식 단차계로 측정했는데, 산술 평균 거칠기 Ra는 0.06㎛, 최대 높이 Rz는 0.55㎛였다.
가공 d：가공 a를 행한 후, 추가로, RIE에 의해서 m면 GaN 기판의 이면으로부터 표층 부분을 깍아냈다. RIE 조건은 상기 2-2.에서 반도체 적층체에 대해서 RIE 가공을 했을 때의 조건과 동일하게 하고, 에칭 깊이가 2.0㎛가 되도록 에칭 시간을 1220초로 설정했다. RIE 가공 후의 표면의 거칠기를 촉침식 단차계로 측정했는데, 산술 평균 거칠기 Ra는 0.07~0.12㎛, 최대 높이 Rz는 1.30㎛였다.
가공 e：가공 a를 행한 후의 m면 GaN 기판의 이면에, 노볼락(novolac) 수지를 이용한 포지티브형 포토 레지스터(스미토모 화학 주식회사제 스미레지스트 PFI-34 AL)를 1.6㎛의 두께로 코팅하고, 포토 리소그래피 기법을 이용하여 그 포토 레지스터를 패터닝함으로써, 도 2에 도시된 마스크 패턴을 형성했다. 즉, 복수의 원형(圓形)에칭 마스크가 삼각 격자의 격자 위치에 배치된 마스크 패턴이다. 각 원형 마스크의 직경(도 2 중의 R)은 2㎛, 서로 이웃하는 원형 마스크간의 스페이스(도 2 중의 S)는 2.5㎛로 했다. 마스크 패턴의 방향은, 도 3에 도시된 바와 같이, 삼각 격자의 6개의 격자 위치를 정점으로 하는 정육각형 ABCDEF의 2개의 변(邊) BC, EF가, m면 GaN 기판의 c축과 직교하도록 정했다.
상기와 같이 형성한 마스크 패턴을 에칭 마스크로 이용하여 RIE를 행함으로써, m면 GaN 기판의 이면을 요철 모양으로 가공했다. 에칭 가스로서 Cl2를 이용하고, 안테나／바이어스를 100W／20W, 챔버 내 압력을 0.3Pa로 설정하고, 에칭 선택비가 약 1로 되도록 했다. 또한, 여기서 말하는 에칭 선택비는 에칭 시간이 약 800초 이하일 때의,〔GaN의 에칭 레이트〕/〔마스크의 에칭 레이트〕이다. 이 조건으로, 1500초 동안 RIE 가공을 행했다. 마스크 패턴은, 에칭 시간이 약 800초에 도달했을 때에 대부분 소실되었다. RIE 가공 후, 유기용제를 이용하여 웨이퍼를 세정하고, 이어서 RIE 가공된 면에 5분간의 자외선 오존 세정(110℃, 산소 유량 5 L／분)을 실시했다.
가공 e를 실시한 m면 GaN 기판의 이면의 SEM상(像)을 도 4에 나타낸다. 도 4에 있어서 (a)는 평면도이고, (b)는 단면 방향에서 본 도면이며, (c)는 사시도이다. 도 4 (a)~(c) 중 어느 하나에 있어서도 지면 내에서 오른쪽에서 왼쪽을 향하는 방향이, GaN의［0001］방향(c＋방향)이며, 왼쪽에서 오른쪽으로 향하는 방향이 GaN의［000-1］방향(c-방향)이다. m면 GaN 기판의 이면에 형성된 돌기의 높이는 1.5㎛였다.
가공 f：가공 a를 행한 후의 m면 GaN 기판의 이면에, 가공 e와 동일한 순서로 마스크 패턴을 형성했다. 그러나 RIE 챔버 내에 설치한 후, 얇은 사파이어판으로 m면 GaN 기판의 이면을 덮음으로써, 그 이면이 RIE 가공을 받지 않도록 보호했다. 이것을 제외하고, 가공 f에서 행한 처리는 가공 e와 같다. 즉, 가공 f를 실시한 m면 GaN 기판의 이면에는, 포토 레지스터를 이용하여 마스크 패턴을 형성하는 처리, 그 마스크 패턴을 유기용제를 이용하여 깍아내는 처리, 및 그 마스크 패턴 제거 후의 자외선 오존 세정 처리가 행해져 있다.
2-4. 제1 n측 메탈 패드의 형성
상기 가공 a~f 중 어느 하나를 행한 m면 GaN 기판의 이면에, 제1 n측 메탈 패드가 되는 메탈 다층막을 형성했다. 이 메탈 다층막에 포함되는 모든 층(TiW층, Au층 및 Pt층)은 스패터링법으로 형성했다. TiW막을 형성할 때는, 타겟으로 Ti 함유량이 10wt％의 Ti-W타겟, 스패터 가스에 Ar(아르곤)을 사용하고, 스패터 조건은 RF 전력 800W, Ar 유량 50sccm, 스패터 가스압 2.2×10-1Pa로 했다. 최하층인 TiW층과 그 바로 위에 적층하는 Au층의 두께는 108nm로 하고, 그 이외의 Pt층 및 Au층의 두께는 모두 89nm로 했다.
상기 메탈 다층막의 형성 후, 스크라이브 및 브레이킹을 행함으로써 웨이퍼를 분단하여, LED 소자를 칩으로 했다. 상기 메탈 다층막은 이 공정으로 GaN 기판과 함께 분단됐다. 따라서 제1 n측 메탈 패드의 평면 형상은 m면 GaN 기판의 이면의 형상과 동일하게 되었다. 또, 제1 n측 메탈 패드의 사이즈는 칩 사이즈와 대략 동일한 350㎛×340㎛가 되었다.
2-5. 순방향 전압의 평가
상기 순서에 의해 얻은 LED칩에 대해서, 제1 n측 메탈 패드와 p측 메탈 패드를 통해 전류를 인가했을 때의 순방향 전압(Vf1)과, 제2 n측 메탈 패드와 p측 메탈 패드를 통해 전류를 인가했을 때의 순방향 전압(Vf2)을 비교했다. 인가 전류는 펄스폭 1msec, 펄스 주기 100msec의 펄스 전류로 하고, 전류치는 20mA 및 60mA의 2가지로 했다. 결과를 표 3에 나타낸다.
m면 GaN 기판의 이면 가공 Vf1(V)
 Vf2(V) Vf1-Vf2(V)
20mA 60mA 20mA 60mA 20mA 60mA
가공 a 3.7 4.3 3.7 4.3 0.0 0.0
가공 b 7.3 9.2 3.7 4.3 3.6 4.9
가공 c 7.3 9.1 3.7 4.3 3.5 4.8
가공 d 6.6 8.3 3.8 4.4 2.8 3.9
가공 e 8.2 9.5 3.7 4.3 4.5 5.2
가공 f 4.3 5.6 3.7 4.3 0.6 1.4
표 3에 도시된 바와 같이, m면 GaN 기판의 이면에 가공 a만을 행한 LED칩에서는 Vf1와 Vf2는 일치한 것에 반해, 가공 b~f를 행한 LED칩에서는 모두 Vf1가 Vf2보다도 커졌다. 특히, RIE 가공을 포함하는 가공 b~e를 행한 LED칩에서는, 그 차는 수 V이상이나 되었다.
또, m면 GaN 기판의 이면에 가공 a만을 행한 LED칩에, 펄스폭 1msec, 펄스 주기 100msec의 순방향 전류를 20mA, 60mA, 100mA, 120mA, 180mA, 240mA 및 350mA 인가했을 때의 Vf1를 표 4에 나타낸다. 표 4에는, 각각의 경우의, 제1 n측 메탈 패드에 있어서의 평균 전류 밀도를 합하여 나타내고 있다. 이 평균 전류 밀도는 순방향 전류를 n측 메탈 패드의 면적(350㎛×340㎛)으로 나눈 값이고, n측 메탈 패드와 m면 GaN 기판의 이면의 계면(界面)을 횡단하여 흐르는 전류의 평균적인 밀도를 나타내고 있다.
순방향 전류(mA) 20 60 100 120 180 200 240 350
제2 n측 메탈 패드에 있어서의 전류 밀도(A/cm2) 17 50 84 101 151 168 202 294
Vf1(V) 3.7 4.3 4.7 4.9 5.3 5.4 5.6 6.0
이상의 결과로부터, 아래와 같이 (I)~(XI)의 반도체 발광 소자가 실현 가능하다고 생각된다.
(I) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 20mA일 때의 순방향 전압이 4.0V 이하인 반도체 발광 소자.
(II) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 60mA일 때의 순방향 전압이 4.5V 이하인 반도체 발광 소자.
(III) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 120mA일 때의 순방향 전압이 5.0V 이하인 반도체 발광 소자.
(IV) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 200mA일 때의 순방향 전압이 5.5V 이하인 반도체 발광 소자.
(V) n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 350mA일 때의 순방향 전압이 6.0V 이하인 반도체 발광 소자.
(VI) 상기 발광 구조가, GaN계 반도체로 이루어진 활성층과, 그 활성층과 상기 m면 GaN 기판의 사이에 배치된 n형 GaN계 반도체층과, 그 n형 GaN계 반도체층에서 그 활성층을 사이에 두는 p형 GaN계 반도체층을 포함하는 상기 (I)~(V) 중 어느 하나에 기재된 반도체 발광 소자.
(VII) 발광 다이오드 소자인 상기 (I)~(VI) 중 어느 하나에 기재된 반도체 발광 소자.
(VIII) 상기 m면 GaN 기판의 이면의 면적이 0.0012cm2 이상인 상기 (I)~(VII) 중 어느 하나에 기재된 반도체 발광 소자.
(IX) 상기 n측 오믹 전극의 면적이 0.0012cm2 이상이고, 상기 m면 GaN 기판의 이면의 면적 이하인 상기 (VII)에 기재된 반도체 발광 소자.
(X) 상기 m면 GaN 기판의 캐리어 농도가 1×1017cm-3인 상기 (I)~(IX) 중 어느 하나에 기재된 반도체 발광 소자.
(XI) 상기 m면 GaN 기판의 이면은, 적어도 상기 n측 오믹 전극과 접촉하는 부분에 있어서, 10㎛각의 범위의 산술 평균 거칠기 Ra가 0.1nm이하인 상기 (I)~(X) 중 어느 하나에 기재된 반도체 발광 소자.
본 발명은 이상에 기술한 LED 소자의 시작 및 평가로부터 얻어진 지견(知見)에 기초하여 완성된 것이다. 단, 말할 필요도 없는 것이지만, 본 발명은 시작된 LED 소자나 시작에서 이용된 방법으로 한정되는 것은 아니다.
이하에서는, 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자 및 GaN계 발광 다이오드 소자의 제조 방법에 대해서 설명한다.
(실시 형태 1)
실시 형태 1에 따른 GaN계 발광 다이오드 소자의 구조를 도 5에 모식적으로 나타낸다. GaN계 발광 다이오드 소자(100)는 기판(110)과, 그 위에 에피택셜 성장한 GaN계 반도체로 이루어진 에피층(120)을 가지고 있다. 도 5 (a)는 GaN계 발광 다이오드 소자(100)를 에피층(120)측에서 본 평면도이며, 도 5 (b)는 도 5 (a)의 X-X선의 위치에 있어서의 단면도이다.
기판(110)은 n형 도전성의 m면 GaN 기판이다. 에피층(120)은 pn 접합을 구성하는 n형층(型層)(121)과 p형층(123)을 포함하고 있다. 더블 헤테로 구조가 형성되도록, n형층(121)과 p형층(123)의 사이에는 활성층(122)이 마련되어 있다. 기판(110)의 이면에는 오믹 전극과 전극 패드를 겸용하는 n측 전극(E100)이 마련되고, 에피층(120)상에는 투광성 전극인 p측 오믹 전극(E201)이 마련되어 있다. n측 전극(E100)과 p측 오믹 전극(E201)상의 일부에 형성된 p측 전극 패드(E202)를 통해 에피층(120)에 순방향 전압을 인가함으로써, 활성층(122)에서 발광이 생긴다. 이 광은, p측 오믹 전극(E201)을 투과하여 GaN계 발광 다이오드 소자의 외부로 방출된다. 또, 이 광의 일부는, 기판(110)의 단면 및 에피층(120)의 단면으로부터도 방출된다.
n측 전극(E100)은 바람직하게는 적층 구조로 된다. 그 경우, 기판(110)과 접촉하는 부분은 Al, Ti, Cr, V, W, ITO와 같은, n형 GaN계 반도체와 오믹 접촉을 형성하는 재료를 이용하여 형성하고, 그 외 부분은 Au, Al, Cu, Ag와 같은 도전성이 높은 금속을 이용하여 형성한다.
p측 오믹 전극(E201)은 ITO와 같은 투명 도전성 산화물(TCO；Transparent Conductive Oxide)을 이용하여 형성된다. p측 오믹 전극(E201)은 p형층(123)의 상면의 전체를 덮도록 형성하는 것이 바람직하다. p측 전극 패드(E202)는 금속을 이용하여 형성되고, 바람직하게는 적층 구조로 된다. p측 전극 패드(E202)를 적층 구조로 하는 경우, p측 오믹 전극(E201)과 접하는 부분은 Cr, Ti, Ni, Pt, Rh와 같은, TCO와의 밀착성이 뛰어난 금속으로 형성하고, 그 외의 부분은 Au, Al, Cu, Ag와 같은 도전성이 높은 금속을 이용하여 형성한다. TCO로 형성되는 p측 오믹 전극(E201)의 두께는 바람직하게는 0.1㎛~0.5㎛이고, 금속으로 형성되는 p측 전극 패드(E202)의 두께는 바람직하게는 0.5㎛~5㎛이다.
n측 전극(E100)은 기판(110)의 이면을 전면적으로 덮고 있다. 그 기판(110)의 이면에는, n측 전극(E100)과의 접촉 저항이 상대적으로 낮은 저접촉 저항 영역(112a)과, 그 접촉 저항이 상대적으로 높은 고접촉 저항 영역(112b)이 존재하고 있다. 저접촉 저항 영역(112a)은 폴리싱 마무리되어 있다. 즉, n측 전극(E100)을 형성하기 전에 저접촉 저항 영역(112a)에 행해진 최후 가공(세정은 포함하지 않음)은 폴리싱 가공이다. 한편, 고접촉 저항 영역(112b)은 드라이 에칭 마무리되어 있다. 즉, n측 전극(E100)을 형성하기 전에 고접촉 저항 영역(112b)에 행해진 최후 가공은, 반응성 이온 에칭(RIE)과 같은 드라이 에칭 가공이다.
상술한 LED 소자의 시작 및 평가 결과로부터 판명된 것처럼, n형 도전성의 m면 GaN 기판을 산성의 CMP 슬러리를 이용하여, 0.5㎛／h 이하와 같이 낮은 폴리싱 레이트로 폴리싱 가공함으로써 얻을 수 있는 표면(m면)에는, 저접촉 저항의 전극을 형성할 수 있다. 한편, 폴리싱 가공 후에 추가로 드라이 에칭 가공을 실시한 m면 GaN 기판의 표면에 형성한 전극은, 보다 높은 접촉 저항을 나타낸다.
고접촉 저항 영역(112b)은 기판(110)의 이면으로의 p측 전극 패드(E202)의 정사영(正射影)의 적어도 일부를 포함하고 있으면 좋지만, 바람직하게는 전부를 포함하도록 형성한다. 이 구성에 의해서, 기판(110) 및 에피층(120)의 내부를 흐르는 전류가, p측 전극 패드(E202)와 n측 전극(E100)을 최단 거리로 연결하는 경로(도 5 (b) 중에 화살표로 도시되는 경로)로 집중되는 것이 방지된다. 그 결과로서, 이 영역에 전류가 집중되었을 경우와 비교해서, 활성층(122)에서 생기는 광이 p측 전극 패드(E202)에 의해 받는 차폐 및 흡수가 저감된다. 이에 더하여, 활성층(122)을 횡단하여 흐르는 전류의 밀도가 보다 균일해지므로, 드룹 현상(GaN계 발광 다이오드 소자에 특유의, 전류 밀도가 높아지는 것에 따라 발광 효율이 저하하는 현상)에 의한 발광 효율 저하가 억제된다.
(실시 형태 2)
실시 형태 2와 관련된 GaN계 발광 다이오드 소자의 구조를 도 6에 모식적으로 나타낸다. 도 6에서는, 실시 형태 1의 GaN계 발광 다이오드 소자와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 6 (a)는 GaN계 발광 다이오드 소자(100)를 에피층(120)측에서 본 평면도이고, 도 6 (b)는 도 6 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 6에 도시된 GaN계 발광 다이오드 소자(100)에서는, p측 전극 패드(E202)에 4개의 보조 전극(E203)이 접속되어 있다. 따라서 금속 와이어 등으로부터 p측 전극 패드(E202)에 공급되는 전류는, 라인 모양의 보조 전극(E203)에 의해서 횡방향(에피층(120)의 두께 방향에 직교하는 방향)으로 넓혀진 뒤, p측 오믹 전극(E201)으로 흐르게 된다.
기판(110)의 이면 중, n측 전극(E100)으로 덮인 영역에는, 고접촉 저항 영역(112b)이 p측 전극 패드(E202)의 정사영의 적어도 일부, 바람직하게는 전부를 포함하도록 형성되어 있다. 따라서 기판(110) 및 에피층(120)의 내부를 흐르는 전류가, p측 전극 패드(E202)와 n측 전극(E100)을 최단 거리로 연결하는 경로에 집중되는 것이 방지된다. 또한, p측 전극 패드(E202)에 보조 전극(E203)이 접속되어 있으므로, 에피층(120) 내를 흐르는 전류는 p측 전극 패드(E202)로부터 횡방향으로 충분히 떨어진 영역까지 넓혀진다.
도 6의 GaN계 발광 다이오드 소자(100)에서는, 보조 전극(E203)의 기판(110)의 이면으로의 정사영이 고접촉 저항 영역(112b)에 포함되어 있지 않다. 따라서 보조 전극(E203)으로부터는 바로 아래 방향으로도 전류가 흐르지만, 보조 전극(E203)은 p측 전극 패드(E202)와 달리 얇고 길게 형성되어 있으므로, 그 바로 아래에서 일어나는 발광에 미치는 영향(차폐 및 흡수)은 비교적 작다. 일 실시 형태에서는, 보조 전극(E203)의 기판(110)의 이면으로의 정사영의 전부 또는 일부를 포함하도록, 고접촉 저항 영역(112b)을 형성할 수도 있다.
(실시 형태 3)
실시 형태 3에 따른 GaN계 발광 다이오드 소자의 구조를 도 7에 모식적으로 나타낸다. 도 7에서는, 실시 형태 1의 GaN계 발광 다이오드 소자와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 7 (a)는 GaN계 발광 다이오드 소자(100)를 에피층(120)측에서 본 평면도이고, 도 7 (b)는 도 7 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 7에 도시된 GaN계 발광 다이오드 소자(100)에서는, 에피층(120)과 p측 오믹 전극(E201)의 사이의, p측 패드 전극(E100)의 바로 아래 위치에, 절연막(Z100)이 형성되어 있다. 기판(110)의 이면에 마련된 고접촉 저항 영역(112b)과 절연막(Z100)과 같은 2개의 전류 블록 구조가 마련됨으로써, 기판(110) 및 에피층(120)의 내부를 흐르는 전류가 p측 전극 패드(E202)와 n측 전극(E100)을 최단 거리로 연결하는 경로에 집중되는 것이, 효과적으로 방지된다.
(실시 형태 4)
실시 형태 4에 따른 GaN계 발광 다이오드 소자의 구조를 도 8에 모식적으로 나타낸다. 도 8에서는, 실시 형태 1의 GaN계 발광 다이오드 소자와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 8 (a)는 GaN계 발광 다이오드 소자(100)를 기판(110)측에서 본 평면도이고, 도 8 (b)는 도 8 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 8에 도시된 GaN계 발광 다이오드 소자(100)에는, 기판(110)의 이면에 투광성 전극인 n측 오믹 전극(E101)이 마련되고, 에피층(120)상에 오믹 전극과 전극 패드를 겸용하는 p측 전극(E200)이 마련되어 있다. n측 오믹 전극(E101)상의 일부에 형성된 n측 전극 패드(E102)와, p측 전극(E200)을 통해 에피층(120)에 순방향 전압을 인가함으로써, 활성층(122)에서 발광이 생긴다. 이 광은, n측 오믹 전극(E101)을 투과하여 GaN계 발광 다이오드 소자의 외부로 방출된다. 또, 이 광의 일부는, 기판(110)의 단면 및 에피층(120)의 단면으로부터도 방출된다.
n측 오믹 전극(E101)은 ITO와 같은 투명 도전성 산화물(TCO；Transparent Conductive Oxide)을 이용하여 형성된다. n측 전극 패드(E102)는 금속을 이용하여 형성되고, 바람직하게는 적층 구조로 되었다. n측 전극 패드(E102)를 적층 구조로 하는 경우, n측 오믹 전극(E201)과 접하는 부분은 Cr, Ti, Ni, Pt, Rh와 같은, TCO와의 밀착성이 뛰어난 금속으로 형성하고, 그 외의 부분은 Au, Al, Cu, Ag와 같은 도전성이 높은 금속을 이용하여 형성한다. TCO로 형성되는 n측 오믹 전극(E101)의 두께는 바람직하게는 0.1㎛~0.5㎛이고, 금속으로 형성되는 n측 전극 패드(E102)의 두께는 바람직하게는 0.5㎛~5㎛이다.
p측 전극(E200)은 바람직하게는 적층 구조로 되었다. 그 경우, p형층(123)과 접촉하는 부분은 Ni, Au, Pt, Pd, Co, ITO와 같은, p형 GaN계 반도체와 오믹 접촉을 형성하는 재료를 이용하여 형성하고, 그 외의 부분은 Au, Al, Cu, Ag와 같은 도전성이 높은 금속을 이용하여 형성한다. p측 전극(E200)은 p형층(123)의 상면의 전체를 덮도록 형성하는 것이 바람직하다.
n측 오믹 전극(E101)은 기판(110)의 이면을 전면적으로 덮고 있다. 그 기판(110)의 이면에는, n측 오믹 전극(E101)과의 접촉 저항이 상대적으로 낮은 저접촉 저항 영역(112a)과, 그 접촉 저항이 상대적으로 높은 고접촉 저항 영역(112b)이 존재하고 있다. 저접촉 저항 영역(112a)은 폴리싱 마무리된 영역이고, 고접촉 저항 영역(112b)은 드라이 에칭 마무리된 영역이다.
고접촉 저항 영역(112b)은 n측 전극 패드(E102)의 바로 아래에 마련된다. 고접촉 저항 영역(112b)은 기판(110)의 이면으로의 n측 전극 패드(E102)의 정사영의 적어도 일부를 포함하고 있으면 좋지만, 바람직하게는 전부를 포함하도록 형성한다. 이 구성에 의해서, 기판(110) 및 에피층(120)의 내부를 흐르는 전류가, p측 전극(E200)과 n측 전극 패드(E102)를 최단 거리로 연결하는 경로(도 8 (b) 중에 화살표로 도시되는 경로)에 집중되는 것이 방지된다. 그 결과로서, 이 영역에 전류가 집중되었을 경우와 비교해서, 활성층(122)에서 발생하는 광이 n측 전극 패드(E102)에 의해 받는 차폐 및 흡수가 저감된다. 이에 더하여, 활성층(122)을 횡단하여 흐르는 전류의 밀도가 보다 균일해지므로, 드룹 현상(GaN계 발광 다이오드 소자에 특유의, 전류 밀도가 높아지는 것에 따라 발광 효율이 저하하는 현상)에 의한 발광 효율 저하가 억제된다.
(실시 형태 5)
실시 형태 5에 따른 GaN계 발광 다이오드 소자의 구조를 도 9에 모식적으로 나타낸다. 도 9에서는, 실시 형태 1의 GaN계 발광 다이오드 소자와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 9 (a)는 GaN계 발광 다이오드 소자(100)를 기판(110)측에서 본 평면도이고, 도 9 (b)는 도 9 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 9에 도시된 GaN계 발광 다이오드 소자(100)에서는, n측 전극 패드(E102)에 4개의 보조 전극(E103)이 접속되어 있다. 따라서 금속 와이어 등으로부터 n측 전극 패드(E102)에 공급되는 전류는, 라인 모양의 보조 전극(E103)에 의해서 횡방향(기판층(110)의 두께 방향에 직교하는 방향)으로 넓혀진 뒤, n측 오믹 전극(E101)으로 흐르게 된다.
기판(110)의 이면 중, n측 오믹 전극(E101)으로 덮인 영역에는, 고접촉 저항 영역(112b)이 n측 전극 패드(E102)의 정사영의 적어도 일부, 바람직하게는 전부를 포함하도록 형성되어 있다. 따라서 기판(110) 및 에피층(120)의 내부를 흐르는 전류가, p측 전극(E200)과 n측 전극 패드(E102)를 최단 거리로 연결하는 경로에 집중되는 것이 방지된다. 또한, n측 전극 패드(E102)에 보조 전극(E103)이 접속되어 있으므로, 에피층(120) 내를 흐르는 전류는 n측 전극 패드(E102)로부터 횡방향으로 충분히 떨어진 영역까지 넓혀진다.
도 9의 GaN계 발광 다이오드 소자(100)에서는, 보조 전극(E103)의 기판(110)의 이면으로의 정사영이 고접촉 저항 영역(112b)에 포함되지 않는다. 따라서 보조 전극(E103)에서는 바로 아래 방향으로도 전류가 흐르지만, 보조 전극(E103)은 n측 전극 패드(E202)와 달리 얇고 길게 형성되어 있으므로, 그 바로 아래에서 일어나는 발광에 미치는 영향(차폐 및 흡수)은 비교적 작다. 일 실시 형태에서는, 보조 전극(E103)의 기판(110)의 이면으로의 정사영의 전부 또는 일부를 포함하도록, 고접촉 저항 영역(112b)을 형성할 수도 있다.
(실시 형태 6)
실시 형태 6에 따른 GaN계 발광 다이오드 소자의 구조를 도 10에 모식적으로 나타낸다. 도 10에서는, 실시 형태 1의 GaN계 발광 다이오드 소자와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 10 (a)는 GaN계 발광 다이오드 소자(100)를 기판(110)측에서 본 평면도이고, 도 10 (b)는 도 10 (a)의 X-X선의 위치에 있어서의 단면도이다.
도 10에 도시된 GaN계 발광 다이오드 소자(100)에서는, 패드부를 포함한 n측 전극(E100)이 기판(110)의 이면에 직접 형성되어 있다. n측 전극(E100)은 전극 패드를 겸용하는 패드부(E100a)와, 그 패드부(E100a)에 접속되어 열십자 패턴(분기한 선모양 패턴이라고도 할 수 있음)을 나타내는 보조부(E100b)를 가지고 있다.
n측 전극(E100)은, 바람직하게는, 기판(110)과 접촉하는 부분을 Al, Ti, Cr, V, W, ITO와 같은, n형 GaN계 반도체와 오믹 접촉을 형성하는 재료를 이용하여 형성하고, 그 외 부분을 Au, Al, Cu, Ag와 같은, 도전성이 높은 금속을 이용하여 형성한다.
기판(110)의 이면 중, n측 전극(E100)으로 덮인 영역에는, 고접촉 저항 영역(112b)이 n측 전극의 패드부(E100a)의 정사영의 적어도 일부, 바람직하게는 전부를 포함하도록 형성되어 있다. 따라서 n측 전극(E100)으로부터 기판(110)에 주입되는 캐리어(전자)는 패드부(E100a)로부터 직접이 아니고, 보조부(E100b)에 의해서 횡방향으로 넓혀진 후에 기판(110)에 주입된다. 따라서 고접촉 저항 영역(112b)을 마련하지 않는 경우에 비해, 에피층(120) 내의 발광 구조를 흐르는 전류의 밀도가 균일하게 된다. 또한, 보조부(E100b)로부터는 바로 아래 방향으로도 전류가 흐르지만, 보조부(E100b)는 패드부(E100a)와 달리 얇고 길게 형성되어 있으므로, 그 바로 아래에서 일어나는 발광에 미치는 영향(차폐 및 흡수)은 작다.
(실시 형태 7)
실시 형태 7에 따른 GaN계 발광 다이오드 소자의 구조를 도 11에 모식적으로 나타낸다. 도 11에 도시된 GaN계 발광 다이오드 소자(101)는 기판(110)과 그 위에 에피택셜 성장한 GaN계 반도체로 이루어진 에피층(120)을 가지고 있다. 도 11 (a)는 GaN계 발광 다이오드 소자(101)를 에피층(120)측에서 본 평면도이고, 도 11 (b)는 도 11 (a)의 X-X선의 위치에 있어서의 단면도이다. 도 12에는 GaN계 발광 다이오드 소자(101)를 기판(110)측에서 본 평면도를 나타낸다.
기판(110)은 n형 도전성의 m면 GaN 기판이다. 에피층(120)은 pn 접합을 구성하는 n형층(121)과 p형층(123)을 포함하고 있다. 더블 헤테로 구조가 형성되도록, n형층(121)과 p형층(123)의 사이에는 활성층(122)이 마련되어 있다. 기판(110)의 이면에는 오믹 전극과 전극 패드를 겸용하는 n측 전극(E100)이 형성되어 있다. 에피층(120)상에는, 투광성 전극인 p측 오믹 전극(E201)이 형성되어 있다. n측 전극(E100)과 p측 오믹 전극(E201)상의 일부에 형성된 p측 전극 패드(E202)를 통하여, 에피층(120)에 순방향 전압을 인가함으로써 활성층(122)에서 발광이 생긴다. 이 광은 p측 오믹 전극(E201)의 표면, 에피층(120)의 단면, 기판(110)의 단면 등으로부터, GaN계 발광 다이오드 소자(101)의 외부로 방출된다.
n측 전극(E100)은, 적어도 기판(110)과 접촉하는 부분이 Al, Ti, Cr, V, W, ITO와 같은, n형 GaN계 반도체와 오믹 접촉을 형성하는 재료로 형성된다. 바람직한 실시 형태에 있어서, n측 전극(E100)은 기판(110)과 접촉하는 부분이 Al, Ti, Cr, V, W, ITO 등으로 형성되고, 그 위에 Au, Al, Cu, Ag와 같은 도전성이 높은 금속으로 이루어진 층이 적층된 다층 구조로 된다.
p측 오믹 전극(E201)은 ITO와 같은 투명 도전성 산화물(TCO；Transparent Conductive Oxide)로 형성된다. 바람직하게는, p측 오믹 전극(E201)은 p형층(123)의 상면 전체를 덮도록 마련된다. p측 전극 패드(E202)는 금속을 이용하여 형성된다. 바람직한 실시 형태에 있어서, p측 전극 패드(E202)는, p측 오믹 전극(E201)과 접하는 부분이 Cr, Ti, Ni, Pt, Rh와 같은, TCO와의 밀착성이 뛰어난 금속으로 형성되고, 그 위에 Au, Al, Cu, Ag와 같은 도전성이 높은 금속으로 이루어진 층이 적층된 다층 구조로 된다. TCO로 이루어진 p측 오믹 전극(E201)의 두께는 바람직하게는 0.1㎛~0.5㎛이고, 금속으로 이루어진 p측 전극 패드(E202)의 두께는 바람직하게는 0.5㎛~5㎛이다.
도 12에 도시된 바와 같이, 기판(110)의 이면상에 형성된 n측 전극(E100)은 특정의 형상으로 패터닝되어 있다. n측 전극(E100)의 중앙부에는, 기판(110)의 이면으로의 p측 전극 패드(E202)의 정사영과 겹치는 위치에, 원형의 개구부가 마련되어 있다. 이 개구부가 있기 때문에, p측 전극 패드(E202)로부터 에피층(120)으로 흐르는 전류는 p측 전극 패드(E202)의 바로 아래에 집중되는 일이 없다. 즉, 전류가 도 11 (b) 중에 화살표로 도시되는 경로에 집중하는 일이 없다. 그 결과로서, 이 경로에 전류가 집중되었을 경우와 비교해서, 활성층(122)에서 발생하는 광이 p측 전극 패드(E202)에 의해 받는 차폐 및 흡수가 저감된다. 이에 더하여, 활성층(122)을 횡단하여 흐르는 전류의 밀도가 보다 균일해지므로, 드룹 현상(GaN계 발광 다이오드 소자에 특유의, 전류 밀도가 높아지는 것에 따라 발광 효율이 저하하는 현상)에 의한 발광 효율 저하가 억제된다.
(실시 형태 8)
실시 형태 8에 따른 GaN계 발광 다이오드 소자의 단면 구조를 도 13에 모식적으로 나타낸다. 도 13에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 13에 도시된 GaN계 발광 다이오드 소자(102)에서는, 기판(110)의 이면의 n측 전극(E100)으로 덮이지 않은 부분에, 활성층(122)에서 생기는 광을 난반사(亂反射)시킬 수 있는 요철 패턴이 마련되어 있다. 이 요철 패턴은, 예를 들면, 도트(dot) 모양의 오목부(凹部) 또는 볼록부(凸部)가 주기적으로 배열된 패턴이며, 포토 리소그래피와 드라이 에칭에 의해서 형성할 수 있다. 요철 패턴은 오목부의 깊이 또는 볼록부의 높이와 패턴의 주기가 1㎛이상이면, 활성층(122)에서 생기는 근자외~가시 파장의 광을 난반사시킬 수 있다. 난반사를 발생시킬 수 있는 요철 패턴의 형성에 의해서 다중 반사가 억제되어, 광 취출 효율이 개선된다. 주기성을 가지는 요철 패턴의 형성을 대신하여, 랜덤 에칭 마스크를 이용한 드라이 에칭 혹은 샌드 블레스트에 의해서, 마찬가지의 효과를 달성하는, 주기성을 갖지 않는 조면(粗面)을 형성할 수도 있다.
(실시 형태 9, 10)
실시 형태 9, 10에 따른 GaN계 발광 다이오드 소자의 단면 구조를 도 14에 모식적으로 나타낸다. 도 14에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 14 (a)에 도시된 GaN계 발광 다이오드 소자(103) 및 도 14 (b)에 도시된 GaN계 발광 다이오드 소자(104)에서는, 오믹 전극과 전극 패드를 겸용하는 n측 전극(E100)을 대신하여, 패터닝된 n측 오믹 전극(E101)과 그것을 덮는 n측 전극 패드(E102)가, 기판(110)의 이면상에 형성되어 있다. 기판(110)의 이면상에서 n측 오믹 전극(E101)이 나타내는 패턴은, 도 15 (a)에 일례를 나타내는 도트 패턴이나, 도 15 (b)에 일례를 나타내는 네트(net) 패턴 등으로 할 수 있다. n측 오믹 전극(E101)은 바람직하게는 서브트랙티브(subtractive)법에 의해서 패터닝된다.
도 14 (a)의 GaN계 발광 다이오드 소자(103)에서는, n측 전극 패드(E102)가 기판(110)의 노출된 이면과 접하도록 마련되어 있지만, 도 14 (b)의 GaN계 발광 다이오드 소자(104)에서는, 기판(110)의 이면과 n측 전극 패드(E102)의 사이에 유전체 반사막(R100)이 개재(介在)되어 있다. 유전체 반사막(R)의 적합예는 브래그(Bragg) 반사막(DBR)이지만, 한정되는 것이 아니고, 기판(110)보다 굴절률이 낮은 유전체로 이루어진 단층막이어도 좋다.
GaN계 발광 다이오드 소자(103, 104)에 있어서, n측 오믹 전극(E101)은 Al, Ti, Cr, V, W, ITO와 같은, n형 GaN계 반도체와 오믹 접촉을 형성하는 재료를 이용하고, 증착, 스패터, CVD와 같은 기상법에 의해, 바람직하게는 0.05㎛~0.5㎛의 두께로 형성된다. n측 전극 패드(E102)는 Au, Al, Cu, Ag와 같은 도전성이 높은 금속으로 이루어진 두께 0.5㎛~5㎛의 층을 포함하는 것이 바람직하다. 또, n측 전극 패드(E102)는 기판(110) 측에, Ag, Al, Rh, Pt와 같은 근자외~가시 파장역에 있어서의 반사율이 높은 금속으로 이루어진 고반사부를 포함하는 것이 바람직하다.
(실시 형태 11)
실시 형태 11에 따른 GaN계 발광 다이오드 소자의 구조를 도 16에 모식적으로 나타낸다. 도 16 (a)는 기판측에서 본 평면도이고, 도 16 (b)는 도 16 (a)의 X-X선의 위치에 있어서의 단면도이다. 도 16에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 16에 도시된 GaN계 발광 다이오드 소자(105)에서는, p형층(123)상에 마련되는 전극이, 오믹 전극과 전극 패드를 겸용하는 p측 전극(E200)으로 됨과 아울러, 활성층(122)에서 생기는 광이 기판(110)의 이면으로부터 GaN계 발광 다이오드 소자(100)의 외부로 방출되도록, n측 전극(E100)의 면적이 작게 되어 있다. 바람직한 실시 형태에 있어서는, p측 전극(E200)은 p형층(123)과 접촉하는 부분이 p형 GaN계 반도체와 오믹 접촉을 형성하는 재료로 형성되고, 그 위에 Au, Al, Cu, Ag와 같은 도전성이 높은 금속으로 이루어진 층이 적층된 다층 구조로 된다. p형 GaN계 반도체와 오믹 접촉을 형성하는 재료로서는, Ni, Au, Pd, Rh, Pt, Co 등의 금속을 들 수 있는 것 외, ITO, 아연 첨가 산화 인듐, 산화 아연, 산화 주석, 산화 티탄, 산화 갈륨 등의 투명 도전성 산화물을 들 수 있다. 도전성이 높은 금속으로 이루어진 층은, 바람직하게는 0.5㎛~5㎛의 두께로 형성된다.
(실시 형태 12)
실시 형태 12에 따른 GaN계 발광 다이오드 소자의 구조를 도 17에 모식적으로 나타낸다. 도 17에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 17에 도시된 GaN계 발광 다이오드 소자(106)는, 도 16에 도시된 GaN계 발광 다이오드 소자(105)의 변형예이다. 차이점으로서, 평면도인 도 17 (a)에 도시된 바와 같이, GaN계 발광 다이오드 소자(106)에서는 n측 전극(E100)이, 본딩 와이어(bonding wire) 등이 접속되는 부분인 접속부(E100a)와, 전류를 횡방향(기판(110)의 두께 방향과 직교하는 방향)으로 넓히기 위한 연장부(E100b)로 구성되어 있다. 이에 더하여, GaN계 발광 다이오드 소자(106)에서는, 도 17 (a)의 P-Q선의 위치에 있어서의 단면도인 도 17 (b)에 도시된 바와 같이, 기판(110)의 이면의 노출된 부분이 거칠게 가공되어 있다. 이 거칠게 가공된 부분에는, 활성층(122)에서 생기는 광을 난반사시킬 수 있는 미크론 사이즈의 요철, 활성층(122)에서 생기는 광을 회절(回折)시킬 수 있는 서브 미크론 사이즈의 주기적 요철 패턴, 혹은, 활성층(122)에서 생기는 광의 전반사를 억제할 수 있는 서브 미크론 사이즈의 미세한 요철이 형성된다. 서브 미크론 사이즈의 요철은, 폴리머 미립자나 실리카 미립자를 마스크에 이용하여 기판(110)을 에칭 가공하는 방법을 이용하여 형성할 수 있다.
(실시 형태 13)
실시 형태 12에 따른 GaN계 발광 다이오드 소자의 구조를 도 18에 모식적으로 나타낸다. 도 18 (a)는 기판측에서 본 평면도이고, 도 18 (b)는 도 18 (a)의 P-Q선의 위치에 있어서의 단면도이다. 도 18에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 18에 도시된 GaN계 발광 다이오드 소자(107)는, 도 16에 도시된 GaN계 발광 다이오드 소자(105)의 다른 변형예이다. 차이점으로서, 도 18 (a)(b)에 도시된 바와 같이, GaN계 발광 다이오드 소자(107)에서는, 오믹 전극과 전극 패드를 겸용하는 n측 전극(E100)을 대신하여, ITO와 같은 투명 도전성 산화물로 형성된 투광성의 n측 오믹 전극(E101)과 그 일부상에 마련된 n측 전극 패드(E102)가, 기판(110)의 이면상에 형성되어 있다.
n측 전극 패드(E102)는, 도 17의 GaN계 발광 다이오드 소자(106)에 있어서의 n측 전극(E100)과 마찬가지로, 본딩 와이어 등이 접속되는 부분인 접속부(E102a)와 전류를 횡방향으로 넓히기 위한 연장부(E102b)로 구성되어 있다. 투광성의 n측 오믹 전극(E101)은 패터닝되어 있고, n측 전극 패드(E102a)의 직하의 부분에 원형의 개구부를 가지고 있다.
(실시 형태 14)
실시 형태 14에 따른 GaN계 발광 다이오드 소자의 구조를 도 19에 모식적으로 나타낸다. 도 19 (a)는 기판측에서 본 평면도이고, 도 19 (b)는 도 19 (a)의 X-X선의 위치에 있어서의 단면도이다. 도 19에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 19에 도시된 GaN계 발광 다이오드 소자(108)는, 도 16에 도시된 GaN계 발광 다이오드 소자(105)의 더욱 다른 변형예이다. 차이점으로서, 도 19 (a)(b)에 도시된 바와 같이, 발광 다이오드(108)에서는, 오믹 전극과 전극 패드를 겸용하는 n측 전극(E100)을 대신하여, ITO와 같은 투명 도전성 산화물로 형성된 투광성의 n측 오믹 전극(E101)과 그 일부상에 마련된 n측 전극 패드(E102)가, 기판(110)의 이면상에 형성되어 있다. 단, 도 18의 GaN계 발광 다이오드 소자(107)와는 달리, n측 오믹 전극(E101)은 기판(110)의 이면을 넓게 덮지 않으며, 그 면적은 n측 전극 패드(E102)보다도 조금 클 뿐이다. 이에 더하여, GaN계 발광 다이오드 소자(108)에서는, 도 16의 GaN계 발광 다이오드 소자(105)와 달리, 기판(110)의 이면 중 n측 오믹 전극(E101)으로 덮이지 않은 부분이 조면으로 되어 있다.
(실시 형태 15)
실시 형태 15에 따른 GaN계 발광 다이오드 소자의 구조를 도 20에 모식적으로 나타낸다. 도 20 (a)는 기판측에서 본 평면도이고, 도 20 (b)는 도 20 (a)의 P-Q선의 위치에 있어서의 단면도이다. 도 20에서는, 실시 형태 7의 GaN계 발광 다이오드 소자(101)와 공통되는 구성 요소에 대해서는 동일한 부호를 부여하고 있다. 도 20에 도시된 GaN계 발광 다이오드 소자(109)는, 도 19에 도시된 GaN계 발광 다이오드 소자(108)의 변형예이다. 차이점으로서, GaN계 발광 다이오드 소자(109)에서는 도 20 (a)(b)에 도시된 바와 같이, n측 전극 패드(E102)가, 본딩 와이어 등이 접속되는 부분인 접속부(E102a)와 전류를 횡방향(기판(110)의 두께 방향과 직교하는 방향)으로 넓히기 위한, 그리드(grid) 모양의 연장부(E102b)로 구성되어 있다. n측 전극 패드(E102)와 p형층(123)의 사이에 개재된 n측 오믹 전극(E101)은 n측 전극 패드(E102)와 대략 동일한 형상이지만 조금 폭이 넓게 패터닝되어 있다.
(실시 형태 7의 GaN계 발광 다이오드 소자의 제조 방법)
다음으로, 본 발명의 실시 형태에 따른 GaN계 발광 다이오드 소자의 제조 방법을, 전술된 실시 형태 7에 따른 GaN계 발광 다이오드 소자(101)를 제조하는 경우를 예로 들어 설명한다. GaN계 발광 다이오드 소자(101)는 이하에 기술하는 (A)~(G)의 스텝을 순차 실행함으로써 제조할 수 있다.
(A) 에피 웨이퍼의 준비
최초의 스텝에서는, 도 21 (a)에 도시된 바와 같이, n형 도전성의 m면 GaN 기판(110)상에, GaN계 반도체로 이루어진 n형층(121), 활성층(122) 및 p형층(123)을 포함하는 에피층(120)이 형성된 에피 웨이퍼를 준비한다. 이 단계에 있어서의 기판(110)의 두께는, 전형적으로는 300㎛~1mm이다.
(B) 에피층의 가공
이 스텝에서는, 도 21 (b)에 도시된 바와 같이, 에피층(120)을 드라이 에칭 가공하여 소자 분리 홈(G100)을 형성한다. 그리고 소자 분리 홈(G100)에 의해서 구획되는 각 발광 다이오드부의 p형층(123)상에, p측 오믹 전극(E201)과 p측 전극 패드(E202)를 순차 형성한다. 소자 분리 홈(G100)과 p측 오믹 전극(E201)의 형성의 순서에 한정은 없고, 소자 분리 홈(G100)을 형성하기 전에 p측 오믹 전극(E201)을 형성해도 좋다. 또, 이 예에서는, 소자 분리 홈(G100)은 n형층(121)에 도달하는 깊이로 되어 있지만, 기판(110)의 표면 또는 내부에 도달하는 깊이로 형성할 수도 있다. 바람직하게는, 소자 분리 홈(G100), p측 오믹 전극(E201) 및 p측 전극 패드(E202)를 형성한 후, p측 오믹 전극(E201)의 표면과 에피층(120)의 노출면을 SiO2, SiNx와 같은 투명 재료로 이루어진 절연성의 보호막(도시하지 않음)으로 피복한다.
(C) 기판의 박육화(薄肉和)
이 스텝에서는, 기판(110)의 이면을 그라인딩(grinding) 또는 랩핑하여, 도 21(c)에 도시된 바와 같이 기판(110)의 두께를 줄인다. 그라인딩을 행한 경우에는, 이어서 랩핑을 행하여, 가공된 면의 거칠기를 줄인다. 이 랩핑 시에는, 사용하는 다이아몬드 연마용 입자의 입경을 단계적으로 작게 해 나가는 것이 바람직하다.
이 스텝(C)은, 필요에 따라서 실시하면 좋고, 생략하는 것도 가능하다.
(D) 기판의 이면의 폴리싱
이 스텝에서는, 산성의 CMP 슬러리를 이용하여, 0.5㎛／h이하와 같은 낮은 폴리싱 레이트로 기판(110)의 이면을 폴리싱하고, AFM를 이용하여 측정되는 10㎛각의 범위의 산술 평균 거칠기 Ra를 0.1nm이하로 한다. CMP 슬러리의 pH는 바람직하게는 2미만이다. 폴리싱 전의 기판(110)의 이면이 그라인드된 그대로의 표면과 같이 거칠어진 면인 경우는, 예비 가공으로서 랩핑을 행하여 거칠기를 줄이고 나서, 폴리싱을 행한다. 이 랩핑 시에는, 사용하는 다이아몬드 연마용 입자의 입경을 단계적으로 작게 해 나가는 것이 바람직하다. 폴리싱 후는 기판(110)에 부착한 슬러리를 물로 씻어 흘려, 건조시킨다. 물로 씻은 뒤에, 유기 세정이나 자외선 오존 세정을 행해도 좋다.
(E) n측 전극의 형성
이 스텝에서는, 도 22 (d)에 도시된 바와 같이, 기판(110)의 이면 전체에 n측 전극(E100)을 증착, 스패터, CVD 등의 기상법(氣相法)을 이용하여 박막(薄膜) 모양으로 형성한다. 이와 같이, 산성 슬러리를 이용하여 낮은 레이트로 기판(110)의 표면을 폴리싱한 후에, 그 폴리시된 그대로의 표면에 n측 전극(E100)을 형성함으로써, n측 전극(E100)의 접촉 저항을 낮게 할 수 있다.
(F) n측 전극의 패터닝
이 스텝에서는, 필요한 부분을 마스크로 보호한 후에 불요 부분을 에칭에 의해 제거하는 방법, 즉 서브트랙티브법에 의해서, 도 22 (e)에 도시된 바와 같이 n측 전극(E100)을 소정 형상으로 패터닝한다. 마스크의 패터닝은, 잘 알려진 포토 리소그래피 기법을 이용하여 실시할 수 있다. 에칭 방법은 웨트 에칭과 드라이 에칭 중 어느 하나 여도 좋다. 웨트 에칭에서 이용하는 에천트(etchant), 드라이 에칭에서 이용하는 에칭 가스에 대해서는, 공지 기술을 적당히 참조하여 선택하면 좋다. 바람직한 실시 형태에 있어서는, n측 전극(E100)의 패터닝 후, 기판(110)의 노출면을 SiO2, SiNx와 같은 투명 재료로 이루어진 절연성의 보호막(도시하지 않음)으로 피복한다.
(G) 다이싱
최후의 스텝으로서, 도 22 (f)에 도시된 바와 같이, 에피층(120)에 형성한 소자 분리 홈(G100)의 위치에서 에피 웨이퍼를 절단하여, 칩 모양의 GaN계 발광 다이오드 소자(101)를 얻는다.
(실시 형태 8의 GaN계 발광 다이오드 소자의 제조 방법)
실시 형태 8에 따른 GaN계 발광 다이오드 소자(102)(도 13 참조)를 제조하는 경우, 기판(110)의 이면을 요철 모양으로 가공하는 스텝이 필요하다. 이 스텝은 n측 전극(E100)을 패터닝하는 스텝 후에 행한다.
(실시 형태 14의 GaN계 발광 다이오드 소자의 제조 방법)
실시 형태 8에 따른 GaN계 발광 다이오드 소자(108)(도 19 참조)를 제조하려면, 우선, n형 도전성의 m면 GaN 기판(110)상에, GaN계 반도체로 이루어진 n형층(121), 활성층(122) 및 p형층(123)을 포함하는 에피층(120)이 형성된 에피 웨이퍼를 준비한다. 그리고 에피층(120)을 드라이 에칭 가공하여 소자 분리 홈(G100)을 형성함과 아울러, 소자 분리 홈(G100)에 의해서 구획되는 각 발광 다이오드부의 p형층(123)상에, p측 전극(E200)을 형성한다.
p측 전극(E200)의 형성 후, 기판(110)의 이면을 그라인딩 또는 랩핑하여, 기판(110)의 두께를 줄인다. 그라인딩을 행한 경우에는, 이어서 랩핑을 행하여, 가공된 면의 거칠기를 줄인다. 그 후, 산성의 CMP 슬러리를 이용하여, 0.5㎛／h이하와 같은 낮은 폴리싱 레이트로 기판(110)의 이면을 폴리싱하고, AFM를 이용하여 측정되는 10㎛각의 범위의 산술 평균 거칠기 Ra를 0.1nm이하로 한다. 폴리싱 후는 기판(110)에 부착한 슬러리를 물로 씻어 흘려, 건조시킨다. 물로 씻은 후에, 유기 세정이나 자외선 오존 세정을 행해도 좋다.
다음으로, 폴리시된 그대로의 기판(110)의 이면 전체에 ITO로 이루어진 n측 오믹 전극(E101)을, 증착, 스패터, CVD 등의 기상법을 이용하여 박막 모양으로 형성한다. 이 스텝까지 완료한 에피 웨이퍼의 단면도가 도 23 (a)이다.
다음의 스텝에서는, 필요한 부분을 레지스터 마스크로 보호한 후에 불요 부분을 에칭에 의해 제거하는 방법, 즉 서브트랙티브법에 의해서, 도 23 (b)에 도시된 바와 같이 n측 오믹 전극(E101)을 소정 형상으로 패터닝한다. 레지스터 마스크의 패터닝은, 통상의 포토 리소그래피 기법을 이용하여 행할 수 있다. ITO의 에칭은, 바람직하게는, 에천트에 염화철 수용액 또는 염산을 이용하여, 웨트법에 의해 행한다. 이 웨트 에칭 시에는, ITO의 불요 부분을 완전하게 깍아내지 말고, 그 찌꺼기가 기판(110)상에 남도록 에칭 시간 등을 조절한다.
ITO와 같은 다결정질의 TCO 박막은, 성막 후에 어닐하여 결정 부분의 결정성을 향상시킴으로써, 웨트 에칭시의 결정 부분과 입계(粒界) 부분의 에칭 레이트 차를 크게 할 수 있다. 따라서 n측 오믹 전극(E101)을 ITO와 같은 다결정질의 TCO막으로 하는 경우에는, 이것을 열처리함으로써, 웨트 에칭 후에 TCO의 찌꺼기가 기판(110)상에 잔류하기 쉽게 할 수 있다.
다음의 스텝에서는, 전의 스텝에서 n측 오믹 전극(E101)의 보호에 이용한 레지스터 마스크를 계속하여 마스크로서 남긴 채로, 노출된 기판(110)의 이면을 염소 가스를 에칭 가스로 이용하여 드라이 에칭한다. 이때, 잔류된 ITO의 찌꺼기가 미세 마스크로서 기능함으로써, 도 23 (c)에 도시된 바와 같이, 기판(110)의 드라이 에칭된 부분에는 미세한 요철이 무수히 형성된다.
드라이 에칭 후, 도 24 (d)에 도시된 바와 같이 n측 오믹 전극(E101)상에 n측 전극 패드(E102)를 형성한다. 바람직한 실시 형태에 있어서는, 이 후, 기판(110)의 노출면을 SiO2, SiNx와 같은 투명 재료로 이루어진 절연성의 보호막(도시하지 않음)으로 피복한다. 그리고 최후의 스텝으로서, 도 24 (e)에 도시된 바와 같이, 에피층(120)에 형성한 소자 분리 홈(G100)의 위치에서 에피 웨이퍼를 절단하여, 칩 형상의 GaN계 발광 다이오드 소자(108)를 얻는다.
(변형 실시 형태)
상술된 각 실시 형태와 마찬가지로, m면 GaN 기판의 표면상에 GaN계 반도체로 이루어진 n형층, 활성층 및 p형층을 포함하는 에피층이 형성된 에피 웨이퍼를 준비하고, 이 p형층의 상면에 p측 전극을 형성한 후, 변형 실시 형태에 따른 GaN계 발광 다이오드 소자의 제조 방법에서는, 그 p측 전극을 사이에 두고, 그 에피 웨이퍼의 에피층측에 지지 기판을 접합(接合)한다.
계속하여, 그 m면 GaN 기판을 이면측으로부터 그라인딩 또는 랩핑하여 마멸(磨滅)시켜서, 에피층에 포함되는 n형층을 노출시킨다.
계속하여, 그 n형층의 노출면을 산성의 CMP 슬러리(바람직하게는 pH 2 미만)를 이용하여, 0.5㎛／h이하와 같이 낮은 폴리싱 레이트로 폴리싱하고, AFM를 이용하여 측정되는 10㎛각의 범위의 산술 평균 거칠기 Ra를 0.1nm이하로 한다. 폴리싱 후, 폴리시된 n형층 표면에 부착한 슬러리를 물로 씻어 흘려, 건조시킨다. 물로 씻은 후에, 유기 세정이나 자외선 오존 세정을 행하여도 좋다.
그 후는, 상술된 실시 형태에 따른 제조 방법과 같은 절차로, 그 폴리시된 n형층 노출면상에 n측 전극을 형성하고, 이어서 그 패터닝을 행한다.
이와 같이 하여 형성한 n측 전극은, n형층에 대한 접촉 저항이 낮은 것이 된다고 생각할 수 있다.
(그 외의 발명의 공개)
당업자라면, 이하에 기재하는 표면 처리 방법, 반도체 소자의 제조 방법 또는 GaN계 발광 다이오드 소자에 관한 발명이, 본 명세서에 개시되어 있다는 것을 이해할 것이다.
(a1) m면 GaN 기판의 표면을, 산성의 CMP 슬러리를 이용하여 0.5㎛／h 이하의 폴리싱 레이트로 폴리싱하는 제1 공정과, 그 제1 공정에 이어서 그 m면 GaN 기판의 그 표면을 물로 씻는 제2 공정을 가지는 m면 GaN 기판의 표면 처리 방법.
(a2) 상기 CMP 슬러리의 pH가 2 미만인 상기 (a1)에 기재된 표면 처리 방법.
(a3) 상기 제1 공정에서는 상기 m면 GaN 기판의 표면을 폴리시 후의 산술 평균 거칠기 Ra가 0.1nm이하가 되도록 폴리싱하는 상기 (a1) 또는 (a2)에 기재된 표면 처리 방법.
(a4) n형 도전성을 가지는 m면 GaN 기판의 표면에 오믹 전극을 형성하는 전극 형성 공정을 가짐과 아울러, 그 전극 형성 공정의 전에, 그 표면의 마무리 공정으로서 상기 (a1)~(a3) 중 어느 하나에 기재된 표면 처리 방법을 이용한 표면 처리를 그 표면에 실시하는 표면 처리 공정을 가지는 반도체 소자의 제조 방법.
(a5) 상기 n형 도전성을 가지는 m면 GaN 기판의 캐리어 농도가 1×1017cm-3인 반도체 소자의 제조 방법.
(b1) n형 GaN계 반도체의 노출된 m면을, 산성의 CMP 슬러리를 이용하여 0.5㎛／h 이하의 폴리싱 레이트로 폴리싱하는 제1 공정과, 그 제1 공정에 이어서 그 m면을 물로 씻는 제2 공정을 가지는 표면 처리 방법.
(b2) 상기 CMP 슬러리의 pH가 2 미만인 상기 (b1)에 기재된 표면 처리 방법.
(b3) 상기 제1 공정에서는 상기 m면을 폴리시 후의 산술 평균 거칠기 Ra가 0.1nm 이하가 되도록 폴리싱하는 상기 (b1) 또는 (b2)에 기재된 표면 처리 방법.
(b4) n형 GaN계 반도체의 노출된 m면상에 오믹 전극을 형성하는 전극 형성 공정을 가짐과 아울러, 그 전극 형성 공정의 전에, 그 m면의 마무리 공정으로서 상기 (b1)~(b3) 중 어느 하나에 기재된 표면 처리 방법을 이용한 표면 처리를 그 m면에 실시하는 표면 처리 공정을 가지는 반도체 소자의 제조 방법.
(b5) 상기 n형 GaN계 반도체가 m면 GaN 기판을 이용하여 에피택셜 성장에 의해 형성된 n형 GaN계 반도체층인 상기 (b4)에 기재된 제조 방법.
(c1) GaN계 반도체로 이루어진 n형층, 활성층 및 p형층이 이 순서로 적층되고, 그 적층 방향이 그 GaN계 반도체의 m축과 평행인 반도체 적층체와, 그 p형층에 접속된 p측 전극과, 그 n형층의 그 활성층측의 표면과는 반대측의 표면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 20mA일 때의 순방향 전압이 4.0V 이하인 GaN계 발광 다이오드 소자.
(c2) GaN계 반도체로 이루어진 n형층, 활성층 및 p형층이 이 순서로 적층되고, 그 적층 방향이 그 GaN계 반도체의 m축과 평행인 반도체 적층체와, 그 p형층에 접속된 p측 전극과, 그 n형층의 그 활성층측의 표면과는 반대측의 표면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 60mA일 때의 순방향 전압이 4.5V 이하인 GaN계 발광 다이오드 소자.
(c3) GaN계 반도체로 이루어진 n형층, 활성층 및 p형층이 이 순서로 적층되고, 그 적층 방향이 그 GaN계 반도체의 m축과 평행인 반도체 적층체와, 그 p형층에 접속된 p측 전극과, 그 n형층의 그 활성층측의 표면과는 반대측의 표면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 120mA일 때의 순방향 전압이 5.0V 이하인 GaN계 발광 다이오드 소자.
(c4) GaN계 반도체로 이루어진 n형층, 활성층 및 p형층이 이 순서로 적층되고, 그 적층 방향이 그 GaN계 반도체의 m축과 평행인 반도체 적층체와, 그 p형층에 접속된 p측 전극과, 그 n형층의 그 활성층측의 표면과는 반대측의 표면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 200mA일 때의 순방향 전압이 5.5V 이하인 GaN계 발광 다이오드 소자.
(c5) GaN계 반도체로 이루어진 n형층, 활성층 및 p형층이 이 순서로 적층되고, 그 적층 방향이 그 GaN계 반도체의 m축과 평행인 반도체 적층체와, 그 p형층에 접속된 p측 전극과, 그 n형층의 그 활성층측의 표면과는 반대측의 표면에 형성된 n측 오믹 전극을 가지고, 당해 발광 다이오드 소자에 인가되는 순방향 전류가 350mA일 때의 순방향 전압이 6.0V 이하인 GaN계 발광 다이오드 소자.
(c6) 상기 n형층의 상기 n측 오믹 전극이 형성된 측의 표면의 면적이 0.0012cm2 이상인 상기 (c1)~(c5) 중 어느 하나에 기재된 GaN계 발광 다이오드 소자.
(c7) 상기 n측 오믹 전극의 면적이 0.0012cm2 이상이고, 상기 상기 n형층의 상기 n측 오믹 전극이 형성된 측의 표면의 면적 이하인 상기 (c6)에 기재된 GaN계 발광 다이오드 소자.
(c8) 상기 n형층의 표면은, 적어도 상기 n측 오믹 전극과 접촉하는 부분에 있어서, 10㎛각의 범위의 산술 평균 거칠기 Ra가 0.1nm이하인 상기 (c1)~(c7) 중 어느 하나에 기재된 GaN계 발광 다이오드 소자.
100, 101, 102, 103, 104, 105, 106, 107, 108, 109: GaN계 발광 다이오드 소자
110: 기판
112a: 저접촉 저항 영역
112b: 고접촉 저항 영역
120: 에피층
121: n형층
122: 활성층
123: p형층
E100: n측 전극
E101: n측 오믹 전극
E102: n측 전극 패드
E103: 보조 전극
E200: p측 전극
E201: p측 오믹 전극
E202: p측 전극 패드
E203: 보조 전극
G100: 소자 분리 홈
R100: 유전체 반사막

Claims (10)

  1. n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면(表面)상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면(裏面)에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 20mA일 때의 순방향 전압이 4.0V 이하인 반도체 발광 소자.
  2. n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 60mA일 때의 순방향 전압이 4.5V 이하인 반도체 발광 소자.
  3. n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 120mA일 때의 순방향 전압이 5.0V 이하인 반도체 발광 소자.
  4. n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 200mA일 때의 순방향 전압이 5.5V 이하인 반도체 발광 소자.
  5. n형 도전성의 m면 GaN 기판과, 그 m면 GaN 기판의 표면상에 GaN계 반도체를 이용하여 형성된 발광 구조와, 그 m면 GaN 기판의 이면에 형성된 n측 오믹 전극을 가지고, 당해 소자에 인가되는 순방향 전류가 350mA일 때의 순방향 전압이 6.0V 이하인 반도체 발광 소자.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 발광 구조가, GaN계 반도체로 이루어진 활성층과, 그 활성층과 상기 m면 GaN 기판의 사이에 배치된 n형 GaN계 반도체층과, 그 n형 GaN계 반도체층과의 관계에서 그 활성층을 사이에 두는 p형 GaN계 반도체층을 포함하는 반도체 발광 소자.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    발광 다이오드 소자인 반도체 발광 소자.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 m면 GaN 기판의 이면의 면적이 0.0012cm2 이상인 반도체 발광 소자.
  9. 청구항 8에 있어서,
    상기 n측 오믹 전극의 면적이 0.0012cm2 이상이고, 상기 m면 GaN 기판의 이면의 면적 이하인 반도체 발광 소자.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 m면 GaN 기판의 캐리어 농도가 1×1017cm-3인 반도체 발광 소자.
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