KR102419593B1 - 발광 다이오드 및 그의 제조 방법 - Google Patents

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Abstract

발광 다이오드의 제조 방법이 개시된다. 발광 다이오드의 제조 방법은 기판 상에 n형 반도체 층을 형성하는 단계, n형 반도체 층의 제1 영역 상에 n형 전극을 형성하는 단계, n형 반도체 층에서 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 활성층을 형성하는 단계, 활성층 상에 p형 반도체 층을 형성하는 단계 및 활성층 및 p형 반도체 층의 일 영역을 식각하여 저항층을 형성하는 단계를 포함한다.

Description

발광 다이오드 및 그의 제조 방법{ LIGHT EMITTING DIODE APPARATUS AND MANUFACTURING METHOD THEREOF }
본 발명은 발광 다이오드 및 그의 제조 방법에 대한 것으로, 더욱 상세하게는 저항층을 포함하는 발광 다이오드 및 그의 제조 방법에 대한 것이다.
발광 다이오드(Light Emitting Diode)의 경우 긴 수명과 낮은 소비전력, 빠른 응답 속도의 장점을 가지고 있으며, 이에 따라서 다양한 디스플레이 장치 및 조명 장치 등에 사용되고 있다.
한편, 디스플레이 장치의 목적 및 크기 등에 따라 디스플레이의 ppi(pixel per inch) 및 휘도(luminance)가 상이하고, 이에 따라 디스플레이의 각 픽셀에 요구되는 광도(luminous intensity)가 달라질 수 있다. 이에 대응하여 전류량을 조절하거나 발광 다이오드의 칩 사이즈를 조절하여 요구되는 광도를 만족시킬 수 있다.
다만, 전류량만을 조절하는 경우에는 효율이 낮아지고, 칩 사이즈를 조절하는 경우에는 다양한 생산 라인이 요구되어 생산 단가가 상승하는 문제점이 있었다.
본 발명은 상술한 필요성에 따른 것으로, 본 발명의 목적은 활성층의 유효 면적이 변경된 발광 다이오드 및 그의 제조 방법을 제공함에 있다.
이상과 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따르면, 발광 다이오드의 제조 방법은 기판 상에 n형 반도체 층을 형성하는 단계, 상기 n형 반도체 층의 제1 영역 상에 n형 전극을 형성하는 단계, 상기 n형 반도체 층에서 상기 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 활성층을 형성하는 단계, 상기 활성층 상에 p형 반도체 층을 형성하는 단계 및 상기 활성층 및 상기 p형 반도체 층의 일 영역을 식각하여 저항층을 형성하는 단계를 포함한다.
그리고, 상기 저항층을 형성하는 단계는, 상기 활성층 및 상기 p형 반도체 층의 적어도 일부 외곽 영역을 식각하여 상기 p형 반도체 층과 동일한 높이로 기설정된 저항 이상의 저항값을 가지는 고저항층을 형성하는 단계를 포함하고, 상기 제조 방법은, 상기 p형 반도체의 일 영역 상에 p형 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 저항층을 형성하는 단계는, 상기 활성층 및 상기 p형 반도체 층의 적어도 일부 외곽 영역을 식각하여 상기 p형 반도체 층과 동일한 높이로 기설정된 저항 이상의 저항값을 가지는 고저항층을 형성하는 단계 및 상기 고저항층 및 상기 p형 반도체 층 상에 상기 기설정된 저항 미만의 저항값을 가지는 저저항층을 형성하는 단계를 포함하고, 상기 제조 방법은, 상기 저저항층의 일 영역 상에 p형 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 p형 반도체 층 상에 p형 전극을 형성하는 단계를 더 포함하고, 상기 저항층을 형성하는 단계는, 상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역 중 일 영역을 상기 p형 전극부터 상기 활성층까지 식각하여 절연층을 형성할 수 있다.
여기서, 상기 p형 전극은 상기 절연층에 의해 제1 p형 전극 및 제2 p형 전극으로 구분되며, 상기 제1 p형 전극 및 상기 제2 p형 전극 중 하나의 전극에만 외부 기판이 연결하기 위한 p형 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1 영역은, 상기 n형 반도체 층의 외곽 영역이고, 상기 제2 영역은, 상기 n형 반도체 층 상의 외곽 영역 외의 내부 영역의 중심부를 포함하는 사각형 영역이며, 상기 저항층을 형성하는 단계는, 상기 제1 영역의 일 모서리에 형성된 상기 n 형 전극에서 상기 일 모서리와 마주보는 타 모서리에 형성된 상기 n형 전극까지 가로지르도록 상기 n형 전극 및 상기 n형 반도체 층, 상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역을 식각하는 단계 및 상기 식각된 영역에 절연 물질을 채워서 상기 절연층을 형성하는 단계를 포함할 수 있다.
여기서, 상기 n형 전극은 상기 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되며, 상기 제1 n형 전극 및 상기 제2 n형 전극 중 하나의 전극에만 외부 기판과 연결하기 위한 n형 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 n형 전극은 상기 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되며, 상기 제1 n형 전극 및 상기 제2 n형 전극 각각을 외부 기판과 연결하기 위한 제1 및 제2 n형 패드를 상기 제1 n형 전극 및 상기 제2 n형 전극 상에 형성하는 단계를 더 포함할 수 있다.
한편, 본 발명의 일 실시 예에 따르면, 발광 다이오드는 기판, 상기 기판 상에 형성된 n형 반도체 층, 상기 n형 반도체 층의 제1 영역 상에 형성된 n형 전극, 상기 n형 반도체 층에서 상기 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 형성된 활성층 및 상기 활성층 상에 형성된 p형 반도체 층을 포함하며, 상기 활성층 및 상기 p형 반도체 층은 일 영역에 형성된 저항층을 포함할 수 있다.
여기서, 상기 저항층은, 상기 활성층 및 상기 p형 반도체 층의 식각된 일부 외곽 영역에 상기 p형 반도체 층과 동일한 높이로 형성된 기설정된 저항 이상의 저항값을 가지는 고저항층을 포함하고, 상기 발광 다이오드는, 상기 p형 반도체 층의 일 영역 상에 형성된 p형 전극을 포함할 수 있다.
또한, 상기 저항층은, 상기 활성층 및 상기 p형 반도체 층의 식각된 일부 외곽 영역에 상기 p형 반도체 층과 동일한 높이로 형성된 기설정된 저항 이상의 저항값을 가지는 고저항층 및 상기 고저항층 및 상기 p형 반도체 층 상에 형성된 상기 기설정된 저항 미만의 저항값을 가지는 저저항층을 포함하고, 상기 발광 다이오드는, 상기 저저항층의 일 영역 상에 형성된 p형 전극을 더 포함할 수 있다.
또한, 상기 p형 반도체 층 상에 형성된 p형 전극을 더 포함하고, 상기 저항층은, 상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역 중 상기 p형 전극부터 상기 활성층까지 연결되도록 형성된 절연층을 포함할 수 있다.
또한, 상기 p형 전극은, 상기 절연층에 의해 제1 p형 전극 및 제2 p형 전극으로 구분되며, 상기 제1 p형 전극 및 상기 제2 p형 전극 중 하나의 전극만을 외부 기판과 연결하는 p형 패드를 포함할 수 있다.
또한, 상기 제1 영역은, 상기 n형 반도체 층의 외곽 영역이고, 상기 제2 영역은, 상기 n형 반도체 층 상의 외곽 영역 외의 내부 영역의 중심부를 포함하는 사각형 영역이며, 상기 저항층은, 상기 n형 반도체 층, 상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역에서 상기 제1 영역의 일 모서리에 형성된 상기 n형 전극에서 상기 일 모서리와 마주보는 타 모서리에 형성된 상기 n형 전극까지 가로지르도록 형성된 절연층을 포함할 수 있다.
여기서, 상기 n형 전극은 상기 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되고, 상기 제1 n형 전극 및 상기 제2 n형 전극 중 하나의 전극만을 외부 기판과 연결하는 n형 패드를 포함할 수 있다.
또한, 상기 n형 전극은 상기 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되고, 상기 제1 n형 전극 및 상기 제2 n형 전극 각각을 외부 기판과 연결하는 상기 제1 n형 전극 및 상기 제2 n형 전극 상에 각각 형성된 제1 및 제2 n형 패드를 더 포함할 수 있다.
이상과 같은 본 발명의 다양한 실시 예에 따르면, 디스플레이 장치의 목적 및 크기 등을 고려하여 발광 다이오드 활성층의 면적을 변경할 수 있으며, 이에 따라 소비 전력, 광 출력 효율 등을 향상시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드(Light Emitting Diode)를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 3h는 본 발명의 다른 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 측면도이다.
도 4는 본 발명의 다른 실시 예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 5는 본 발명의 다른 실시 예에 따른 발광 다이오드가 플립칩 구조인 경우를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
도 7는 본 발명의 다른 실시 예에 따른 발광 다이오드가 플립칩 구조인 경우를 설명하기 위한 도면이다.
도 8은 본 발명의 다양한 실시 예에 따른 발광 다이오드의 출력 효율을 설명하기 위한 도면이다.
도 9은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이다.
이하에서는 도면을 참조하여 본 발명을 더욱 상세하게 설명한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단된 경우 그 상세한 설명은 생략한다. 덧붙여, 하기 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 기술적 사상의 범위가 하기 실시 예에 한정되는 것은 아니다. 오히려, 이들 실시 예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 개시의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 발광 다이오드(Light Emitting Diode)를 설명하기 위한 도면이다.
도 1에 따르면, 발광 다이오드(1000)는 기판(10), n형 반도체 층(20), n형 전극(30), 활성층(40), p형 반도체 층(50) 및 p형 전극(60)을 포함한다.
기판(10)은 그 상면에 반도체 물질을 성장시킬 수 있는 반도체 성장용 기판이 될 수 있다. 구체적으로, 기판(10)은 사파이어(Sapphire) 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 또는 GaN, InGaN, AlGaN, AlInGaN 중 적어도 어느 하나가 적층된 템플레이트(Template) 기판 일 수 있다. 일 예로, 기판(10)은 사파이어 기판으로 육방정계 격자구조(hexagonal crystal system)를 갖는 질화물층을 성장시킬 수 있다. 다만, 이에 한정되는 것은 아니며, 기판은 Cu, Cr, Ni, Ag, Au, Mo, Pd, W 또는 Al 등의 금속 물질로 이루어진 금속 기판일 수도 있다. 이하에서는 설명의 편의를 위해 기판(10)이 사파이어 기판으로 이루어진 경우를 상정하여 설명하도록 한다.
n형 반도체 층(20)은 기판(10) 상에 형성될 수 있다. 여기서, n형 반도체 층(20)은 질화물계 반도체 층으로, GaN, InAlGaN, AlGaN, InGaN, AlN, InN 및 AlInN 중 적어도 어느 하나로 이루어진 반도체 층 일 수 있다. 일 예로, n형 반도체 층(20)은 n형으로 도핑된 n-GaN일 수 있다.
n형 전극(30)은 n형 반도체 층(20)과 전기적으로 연결될 수 있다. n형 전극(30)이 n형 반도체 층(20)과 전기적으로 연결됨에 따라 n형 반도체 층(20)에 전자가 주입될 수 있다.
본 발명의 일 실시 예에 따라 n형 전극(30)은 기판(10) 상에 n형 반도체 층(20)이 형성된 후에 n형 반도체 층(20)의 제1 영역 상에 형성될 수 있다. 여기서, 제1 영역은 n형 반도체 층(20) 상부의 특정 영역에 한정되는 것은 아니며, 제조 공정, 목적 등에 따라 다양한 영역이 될 수 있다. 일 예로, 제1 영역은 n형 반도체 층(20) 상의 하나의 모서리 영역이 될 수 있고, n형 반도체 층(20) 상의 사변을 둘러싸는 외곽 영역이 될 수도 있음은 물론이다.
본 발명의 다른 실시 예에 따라 n형 전극(30)은 n형 반도체 층(20) 상부의 일부분이 노출되도록 식각된 후에 식각된 영역에 형성될 수도 있다. 일 예로, 식각되어 노출된 영역은 1 - 3㎛ 정도의 깊이를 가질 수 있다. n형 전극(30)은 식각되어 노출된 영역의 깊이와 동일한 높이를 가지도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니며 n형 전극(30)은 n형 반도체 층(20)에 전자를 주입하기 위해 n형 반도체 층(20) 상부의 다양한 영역에 다양한 높이로 형성될 수 있음은 물론이다.
활성층(40)은 n형 반도체 층(20)에서 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 형성될 수 있다. 여기서, 제2 영역은 n형 반도체 층(20)에서 n형 전극(30)이 형성된 영역을 제외한 나머지 영역 중 일 영역을 의미한다. 활성층(40)이 형성되는 영역에 대한 구체적인 설명은 후술한다.
활성층(40)은 p형 반도체 층(50)을 통해 주입된 정공 및 n형 반도체 층(20)을 통해 주입된 전자의 재결합에 의해 소정의 에너지를 갖는 광을 방출하는 층이다. 여기서, 활성층(40)은 InGaN 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 단일 또는 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수도 있다.
p형 반도체 층(50)은 활성층(40) 상에 형성될 수 있다. p형 반도체 층(50)은 질화물계 반도체 층으로, GaN, InAlGaN, AlGaN, InGaN, AlN, InN 및 AlInN 중 적어도 어느 하나로 이루어진 반도체 층 일 수 있다. 일 예로, p형 반도체 층(50)은 p형으로 도핑된 p-GaN일 수 있다.
p형 전극(60)은 p형 반도체 층(50) 상에 형성되고, p형 반도체 층(50)과 전기적으로 연결될 수 있다. 일 예로, p형 전극(60)은 p형 반도체 층(50)의 상면을 덮도록 형성될 수 있다. p형 전극(60)은 예를 들어, ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4 및 Ga2O3 중 적어도 하나로 이루어질 수 있다.
p형 전극(60)이 p형 반도체 층(50)과 전기적으로 연결되면 p형 반도체 층(50)에 정공이 주입될 수 있다. 상술한 바와 같이 n형 전극(30)이 n형 반도체 층(20)과 전기적으로 연결됨에 따라 n형 반도체 층(20)에 전자가 주입되고, p형 전극(60)이 p형 반도체 층(50)에 정공을 주입하면, n형 반도체(20) 및 p형 반도체(50) 사이에 위치한 활성층(40)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다.
한편, 본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 모바일, TV, 디지털 사이니지(Digital Signage)와 같은 다양한 크기의 디스플레이 장치에 이용될 수 있다. 디스플레이의 크기에 따라 디스플레이의 ppi(pixel per inch) 및 휘도(luminance)가 상이하고, 이에 따라 디스플레이의 각 픽셀에 요구되는 광도(luminous intensity)가 달라질 수 있다.
예를 들어, 스마트 폰에 마련된 디스플레이는 400ppi 및 350nit의 제원이 요구되고, 이에 따라 디스플레이의 각 픽셀에 대한 요구 광도는 0.00139mCd이다. 다른 예로, 디지털 사이니지와 같은 대형 디스플레이는 20ppi 및 1000nit의 제원이 요구되고, 이에 따라 디스플레이의 각 픽셀에 대한 요구 광도는 1.61mCd이다. 이와 같은 두 가지 예에 기초하여 볼 때, 디스플레이의 크기 차이에 따라 각 픽셀에 대한 요구 광도의 차이가 1,000배가 넘을 수 있다.
본 발명의 일 실시 예에 따른 발광 다이오드(1000)의 제조 방법은 발광 다이오드(1000)의 이용 목적(예를 들어, 디스플레이의 크기)에 따라 요구 광도가 변경되면, 발광 다이오드(1000)의 발광에 이용되는 전류량만을 조절하는 것이 아닌, 발광 다이오드(1000)의 제조 단계에서 활성층(40)의 면적, 크기 등을 조절할 수 있다.
일 예로, 요구 광도가 상대적으로 작은 디스플레이를 제조하는 경우를 상정할 수 있다. 이 경우, 기판(10) 자체의 면적을 작게 제조하여 발광 다이오드(1000) 전체의 크기를 조절할 수도 있으나 이와 같은 경우 제조 단가가 상승되거나, 생산 라인의 다양화가 요구되는 등 여러 문제점이 있다. 본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 기판(10), n형 반도체 층(20) 등 다른 층의 면적은 유지하되, n형 반도체 층(20) 상에 형성되는 활성층(40)의 면적을 조절하여 요구 광도(mCd)를 만족시키고, 전류 밀도(A/cm2), EQE(External Quantum Efficiency)에 대한 효율을 증가시킬 수 있다. 전류 밀도, EQE에 대한 구체적인 설명은 도 8에서 한다. 이하에서는. 발광 다이오드(1000)에 저항층을 마련하여 활성층(40)의 유효 면적을 조절하는 다양한 실시 예에 대하여 설명하도록 한다.
이하에서 사용하는 "증착", "성장", "적층" 등의 용어는 반도체 물질 층을 형성한다는 의미와 같은 의미로 쓰이는 것이고, 본 발명의 다양한 실시 예들을 통해 형성되는 층 혹은 박막은 유기금속기상증착(metal-organic chamical vapor deposition: MOCVD)법 또는 분자선 성장(molecular beam epitaxy: MBE)법을 이용하여 성장용 챔버(chamber) 내에서 성장될 수 있으며, 이 밖에도 PECVD, APCVD, LPCVD, UHCVD, PVD, 전자빔 방식, 저항 가열방식 등 다양한 방식에 의해 증착되어 형성될 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 발광 다이오드(1000)의 제조 방법을 설명하기 위한 도면이다.
도 2a에 따르면, 본 발명의 일 실시 예에 따른 제조 방법은 기판(10)을 마련하고, n형 반도체 층(20), n형 전극(30), 활성층(40) 및 p형 반도체 층(50)을 증착시킬 수 있다.
이어서, 활성층(40) 및 p형 반도체 층(50)의 일 영역이 식각될 수 있다. 여기서, 일 영역은 활성층(40) 및 p형 반도체 층(50)의 외곽 영역 중 일부를 의미한다. 일 예로, 활성층(40) 및 p형 반도체 층(50)의 일부 외곽 영역이 식각되고, 활성층(40)의 하부에 마련된 n형 반도체 층(20)은 식각되지 않을 수 있다. 다만, 이에 한정되는 것은 아니며, n형 반도체 층(20)의 기설정된 깊이까지 식각할 수도 있음은 물론이다.
본 발명의 일 실시 예에 따라 n형 반도체 층(20) 상의 일부 영역에 마련된 활성층(40) 및 p형 반도체 층(50)을 메사(mesa) 구조로 식각할 수 있다. 다른 실시 예에 따라 n형 반도체 층(20)의 기설정된 깊이까지 식각할 수 있다. 패터닝 공정은 포토리쏘그라피(photolithography) 공정 또는 Imprinting 공정 등 다양한 공정이 이용될 수 있다. 또한, 식각 공정은 화학 약품을 쓰는 Wet 에칭(etching)이나 반응성 가스를 쓰는 플라즈마 에칭, 이온 충격 효과를 이용하는 리액티브 이온 에칭(reactive ion etching; RIE) 등의 드라이 에칭 또는 Laser를 이용하는 Laser Ablation과 같은 공정이 이용될 수 있다.
이어서, 도 2b에 따르면, 활성층(40) 및 p형 반도체 층(50) 각각에서 식각된 영역에 저항층(70)이 형성될 수 있다. 여기서, 저항층(70)에 포함된 물질은 활성층(40)과는 구분되는 물질이다. 저항층(70)에서는 활성층(40)과 달리 전자 및 정공의 재결합이 가능하지 않으며, 빛이 방출되지 않는다.
일 예로, 저항층(70)은 기설정된 저항 이상의 저항값을 가지는 물질 즉, 고(高)저항체로 구현된 고저항층(71)을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며 고저항층(71)은 전기적으로 절연시키는 절연 물질로 이루어질 수도 있다. 예를 들어, 고저항층(71)은 Polyimide, SiNx 등으로 이루어질 수도 있고, 활성층(40)보다 큰 밴드갭 에너지를 가지는 물질로 형성될 수 있으며, AlGaN 또는 AlInGaN을 포함할 수도 있다.
활성층(40)의 식각된 일 영역에 저항층(70)이 형성될 수 있으므로, 제조 과정에서 저항층(70)의 면적이 증가하면, 활성층(40)의 면적은 감소할 수 있다.
고저항층(71) 및 p형 반도체 층(50) 상에 p형 전극(60)이 형성될 수 있다. 여기서, p형 전극(60)은 p형 반도체 층(50)으로 정공을 주입하고, p형 반도체 층(50)으로 주입된 정공은 활성층(40)에서 전자와 재결합할 수 있다. 한편, p형 전극(60)이 주입한 정공은 고저항층(71)으로는 유입될 수 없다. 발광 다이오드(1000)에서 빛이 방출되는 영역은 활성층(40)이므로, 고저항층(71)의 면적이 증가할수록 빛이 방출되는 영역은 감소하게 된다.
본 발명의 일 실시 예에 따른 고저항층(71)은 도 2에 도시된 바와 같이, p형 반도체 층(50)과 동일한 높이로 형성될 수 있다. 다만, 이에 한정되는 것은 아니며, 고저항층(71)은 활성층(40)의 식각된 일 영역에 형성되어 활성층(40)의 유효 면적을 줄이는 다양한 영역에 다양한 높이로 형성될 수 있음은 물론이다.
본 발명의 다른 실시 예에 따른 저항층(70)은 고저항층(71) 및 저(低)저항층(72)을 포함할 수 있다. 여기서, 저저항층(72)은 기설정된 저항 미만의 저항값을 가지는 물질 즉, 저저항체로 이뤄질 수 있다. 저저항체는 고저항체와 달리 전자 및 정공의 통과가 가능한 물질이다. 일 예로, 저저항체는 Cu, Cr, Ni, Ag, Au, Mo, Pd, W 또는 Al 등의 금속 물질이 될 수 있다.
도 2에 따르면, 저저항층(72)은 고저항층(71) 및 p형 반도체 층(50)의 상부를 덮는 구조로 형성될 수 있다. 저저항층(72) 상의 일 영역에는 p형 전극(60)이 형성될 수 있다. 저저항층(72)은 전자 및 정공의 통과가 가능한 물질을 포함하므로, p형 전극(60)이 주입하는 정공은 저저항층(72)을 지나, p형 반도체 층(50)으로 주입될 수 있다.
본 발명의 일 실시 예에 따른 제조 방법은 발광 다이오드의 이용 목적 즉, 디스플레이 장치의 크기에 따라 활성층(40)을 식각하고, 식각된 영역에 고저항층(71)을 형성할 수 있으며, 고저항층(71)의 면적은 제조 단계에서 조절될 수 있음은 물론이다. 활성층(40)에서 식각되는 영역이 증가하게되고, 고저항층(71)의 면적이 증가함에 따라서 활성층(40)의 유효 면적이 감소한다. 활성층(40)의 유효 면적이 감소함에 따라 전류 밀도(A/cm2) 및 EQE(External Quantum Efficiency)의 변화가 발생하며, 이에 대해서는 후술하도록 한다.
본 발명의 다른 실시 예에 따른 제조 방법은 활성층(40) 및 p형 반도체 층(50)을 식각하지 않고, p형 반도체 층(50) 상에 저항층(70)을 형성할 수도 있다. 이어서, 저항층(70) 상에 p형 전극(60)이 형성될 수 있다. 여기서, 저항층(70)은 고저항체 및 저저항체가 포함된 층이 될 수 있다. 일 예로, 저항층(70)을 위에서 바라보았을 때, 저항층(70)의 외곽 영역은 고저항체가 포함되고, 내부 영역은 저저항체가 포함된 경우를 상정할 수 있다.
p형 전극(60)에서 주입된 정공은 저저항체 즉, 저항층(70)의 내부 영역만 통과하고, 고저항체는 통과할 수 없다. 저항층(70)의 내부 영역을 통과한 정공이 p형 반도체 층(50)으로 주입되므로, p형 반도체 층(50)의 실질적인 유효 면적이 감소할 수 있다. 또한, p형 반도체 층(50)의 유효 면적 감소에 비례하여 활성층(40)의 유효 면적도 감소할 수 있다.
p형 반도체 층(50) 및 활성층(40)을 식각하지 않고, 고저항체 및 저저항체를 포함하는 저항층(70)을 p형 반도체 층(50) 상에 형성함에 따라, 활성층(40) 및 p형 반도체 층(50)의 실질적인 유효 면적이 감소될 수 있다.
도 3a 내지 3h는 본 발명의 다른 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 측면도이다.
도 3a 및 3b에 따르면 본 발명의 본 발명의 다른 실시 예에 따른 발광 다이오드(1000) 제조 방법은 기판(10)을 마련하고, 기판(10) 상에 n형 반도체 층(20)(또는 n형 반도체 베이스 층)을 성장시킬 수 있다.
이어서, 도 3c 내지 도 3f에 따르면 활성층(40), p형 반도체 층(50) 및 p형 전극(60)을 순차적으로 증착시킬 수 있다.
이어서, 도 3g에 따르면 활성층(40), p형 반도체 층(50) 및 p형 전극(60)이 적층된 영역 중 일 영역을 p형 전극(60)부터 활성층(40)까지 식각할 수 있다.
도 3g에 따르면, p형 전극(60)의 면적은 활성층(40) 및 p형 반도체 층(50)의 면적과 상이할 수 있다. 활성층(40), p형 반도체 층(50) 및 p형 전극(60)이 모두 적층된 영역에서 일 영역이 p형 전극(60)부터 활성층(40)까지 식각될 수 있다. 일 예로, 활성층(40)의 하부에 마련된 n형 반도체 층(20)은 식각되지 않을 수 있다. 이 경우, 활성층(40)은 제1 및 제2 활성층(40-1, 40-2)으로 구분되고, p형 반도체 층(50)은 제1 및 제2 p형 반도체 층(50-1, 50-2)으로 구분되고, p형 전극(60)은 제1 및 제2 p형 전극(60-1, 60-2)으로 구분될 수 있다.
다만, 이에 한정되는 것은 아니며, p형 전극(60)부터 n형 반도체 층(20)의 기설정된 깊이까지 식각될 수도 있음은 물론이다.
이어서, 도 3h에 따르면 식각된 영역에 저항층(70)이 형성될 수 있다. 본 발명의 일 실시 예에 따라 절연층은 식각된 영역에 p형 전극(60)부터 활성층(40)까지 연결되도록 형성될 수 있다. 다만, 이에 한정되는 것은 아니며 n형 반도체 층(20)의 기설정된 깊이까지 식각된 경우에는 절연층을 p형 전극(60)부터 n형 반도체 층(20)의 기설정된 깊이까지 연결되도록 형성할 수도 있다.
일 예로, 저항층(70)은 고저항체를 포함하고, 고저항체를 식각된 영역에 채워서 저항층을 형성할 수 있다. 다른 예로, 저항층(70)은 전기적 연결을 차단하는 절연 물질로 구현된 절연층을 포함하고, 식각된 영역에 절연 물질을 채워서 저항층이 형성될 수도 있다.
여기서, 절연층은 Polyimide, SiNx 등으로 이루어질 수도 있고, 활성층(40)보다 큰 밴드갭 에너지를 가지는 물질로 형성될 수 있으며, AlGaN 또는 AlInGaN을 포함할 수도 있다. 다만, 이에 한정되는 것은 아니며, 절연층은 물질간 전기적 연결을 차단할 수 있는 다양한 유형의 절연 물질로 이뤄질 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
저항층(70)이 형성되면, p형 전극(60)은 저항층에 의해 제1 p형 전극(60-1) 및 제2 p형 전극(60-2)로 구분될 수 있다. 여기서, 제1 p형 전극(60-1)과 제2 p형 전극(60-2)은 서로 연결되지 않은 단절된 상태일 수 있다.
저항층(70)은 p형 전극(60)부터 활성층(40)까지 연결되도록 형성되므로, p형 전극(60)외에도 활성층(40) 및 p형 반도체 층(50)이 구분될 수 있다. 일 예로, 활성층(40)은 제1 활성층(40-1) 및 제2 활성층(40-2)으로 구분되고, p형 반도체 층(50)은 제1 p형 반도체 층(50-1) 및 제2 p형 반도체 층(50-2)으로 구분될 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 발광 다이오드가 플립칩 구조인 경우를 설명하기 위한 도면이다.
도 5(a)에 도시된 바와 같이, 발광 다이오드(1000)를 패키징함에 있어서 플립칩 본딩이 이용될 수 있다. 여기서, 플립칩 본딩은 발광 다이오드(1000)의 n형 및 p형 전극(30, 60)쪽에 범프들을 형성시킨 후 발광 다이오드(1000)를 아래쪽으로 하여 즉, 뒤집어서(bottom emission 방식) 솔더링이나 thermal sonic 방식으로 패키지 기판(100)에 접합시키는 공정을 의미한다.
발광 다이오드(1000)는 패키지 기판과 접합됨에 있어서, 도 5에 도시된 bottom emission 방식이 아닌 top emission 방식이 적용될 수도 있으나, 이하에서는 설명의 편의를 위해 bottom emission을 사용하는 경우를 상정하여 설명하도록 한다. 다만, 본 발명의 다양한 실시 예는 top emission 방식에서도 적용될 수 있음은 물론이다.
플립칩 구조를 가지는 발광 다이오드(1000)의 패키징 공정에 이용되는 범프 본딩 및 플립칩 본딩에 대한 구체적인 공정 과정 및 방법은 공지의 기술이므로 본 발명에 대한 설명에서는 생략하도록 한다.
활성층(40)은 저항층(70)에 의해 제1 활성층(40-1) 및 제2 활성층(40-2)으로 구분될 수 있다. 또한, p형 반도체(60)는 제1 p형 반도체 층(60-1) 및 제2 p형 반도체 층(60-2)으로 구분될 수 있다.
본 발명의 일 실시 예에 따르면 n형 전극(30)에 n형 패드(90)가 형성되고, p형 전극(60)에 p형 패드(80)가 형성될 수 있다. 여기서, n형 패드(90) 및 p형 패드(80) 각각은 패키지 기판 즉, 백플레인 상의 범프와 접합될 수 있다. n형 패드(90) 및 p형 패드(80)가 범프와 접합됨에 따라 n형 전극(30) 및 p형 전극(70)은 n형 반도체 층(20)과 p형 반도체 층(50)에 전자 및 정공을 주입할 수 있다.
본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 저항층(70)에 의해 구분된 제1 p형 전극(60-1) 및 제2 p형 전극(60-2) 중에서 어느 하나의 전극에만 p형 패드(80)가 형성될 수 있다. 일 예로, 제1 p형 전극(60-1)에만 p형 패드(80)가 형성될 수 있다. 이 경우, 제1 p형 전극(60-1)은 제1 p형 반도체 층(50-1)으로 정공을 주입하고, 제1 활성층(40-1)에서 전자 및 정공의 재결합에 의해 빛이 방출될 수 있다. 이에 반해, 제2 p형 전극(60-2)은 제2 p형 반도체 층(50-2)으로 정공을 주입할 수 없고, 제2 활성층(40-2)에서는 빛이 방출되지 않는다.
발광 다이오드(1000) 자체의 크기 또는 칩(Chip)의 크기가 변경된 것은 아니나, 활성층(40)의 유효 면적이 제1 활성층(40-1)로 줄어드는 효과가 있다.
본 발명의 다른 실시 예에 따라, 도 5(b)에 도시된 바와 같이, p형 패트(80)는 제1 p형 전극(60-1) 및 제2 p형 전극(60-2) 모두에 연결되도록 형성될 수도 있다. p형 패드(80)가 제1 p형 전극(60-1) 및 제2 p형 전극(60-2)과 연결되면 제1 활성층(40-1) 및 제2 활성층(40-2)이 각각 빛을 방출한다.
p형 패드(80)가 제1 p형 전극(60-1)에만 연결되는 경우에는 저항층(70)으로 구분된 제1 및 제2 활성층(50-1, 50-2) 중 하나의 활성층에서만 빛이 방출되고, p형 패드(80)가 제1 및 제2 p형 전극(60-1, 60-2) 모두와 연결되는 경우에는 제1 및 제2 활성층(50-1, 50-2) 모두에서 빛이 방출될 수 있다.
본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 bottom emission 방식을 이용하고, 반사층(미도시)을 포함할 수 있다.
일 예로, 활성층(40)에서 방출된 빛이 반사층에 의해 반사되어 투명한 사파이어 기판(10) 쪽을 통해서만 방출되기 때문에 광의 추출 효율이 높아질 수 있다.
한편, 도시하지는 않았으나, 발광 다이오드(1000)는 형광체(미도시)를 포함할 수 있다. 형광체는 발광소재의 일종으로 에너지를 흡수해 적색, 녹색, 청색 등의 광을 방출하는 물질로, Quantum Dot 등일 수 있다. 형광체는 기판(10)의 상부에 적층될 수 있다. 형광체가 적층되면 기판(10)의 특성이 구분된다. 예를 들어, 발광 다이오드(1000)가 광을 방출할 수 있고, 기판 (10)의 상부에는 형광체가 적층되어 R 서브 픽셀, G 서브 픽셀 및 B 서브 픽셀 중 어느 하나로 동작할 수 있다. 다만, 이에 한정되는 것은 아니며, 발광 다이오드(1000)가 파란색의 광을 방출할 수 있고, 형광체가 적층되지 않은 경우 발광 다이오드(1000)는 B 서브 픽셀로 동작할 수도 있다.
도 6은 본 발명의 다른 실시 예에 따른 발광 다이오드를 설명하기 위한 평면도이다.
본 발명의 일 실시 예에 따라 n형 전극(30)은 기판(10) 상에 n형 반도체 층(20)이 형성된 후에 n형 반도체 층(20)의 제1 영역 상에 형성될 수 있다. 여기서, 제1 영역은 n형 반도체 층(20)의 외곽 영역일 수 있다. 여기서, 외곽 영역은 발광 다이오드(1000)를 위에서 바라보았을 때 사각형 구조를 가지는 바깥 영역을 의미한다. 또한, 외곽 영역을 제외한 일 영역은 상술한 바깥 영역 외에 나머지 영역 즉, 내부 영역 중 일 영역을 의미한다.
활성층(40)은 n형 반도체 층(20) 상의 내부 영역 중에서 제2 영역 상에 형성될 수 있다. 여기서, 제2 영역은 n형 반도체 층(20) 상의 외곽 영역 외의 내부 영역의 중심부를 포함하는 사각형 영역이 될 수 있다.
본 발명의 일 실시 예에 따른 제조 방법은 n형 반도체 층(20), 활성층(40), p형 반도체 층(50) 및 p형 전극(60)이 적층된 영역에서 일 영역을 p형 전극(60)부터 n형 반도체 층(20)까지 식각할 수 있다.
본 발명의 일 실시 예에 따라, n형 전극(30)의 일 영역이 식각될 수 있다. 일 예로, n형 전극(30) 상의 일 모서리와 마주보는 타 모서리에 형성된 n형 전극(30)까지 가로지르도록 n형 반도체 층(20), 활성층(40), p형 반도체 층(50), p형 전극(60) 및 n형 전극(30) 각각의 일 영역이 식각될 수 있다.
식각된 영역에 저항층(70)이 형성될 수 있다. 저항층에 대한 구체적인 설명은 중복되므로 생각하도록 한다.
식각된 영역에 저항층(70)이 형성된 발광 다이오드(1000)의 평면도는 도 6과 같다. 저항층(70)이 형성되면, n형 반도체 층(20)은 제1 n형 반도체 층(20-1) 및 제2 n형 반도체 층(20-2)로 구분될 수 있다. 또한, n형 전극(30)은 제1 n형 전극(30-1) 및 제2 n형 전극(30-2)로 구분될 수 있다.
여기서, 제1 n형 반도체 층(20-1)과 제2 n형 반도체 층(20-2) 및 제1 n형 전극(30-1)과 제2 n형 전극(30-2)은 각각 서로 연결되지 않은 단절된 상태일 수 있다. 즉, 도 4 및 도 5에 도시된 본 발명의 일 실시 예에 따른 발광 다이오드(1000)에서 추가적으로 n형 반도체 층(20) 및 n형 전극(30)이 저항층(70)에 의해 구분될 수 있다.
도 7는 본 발명의 다른 실시 예에 따른 발광 다이오드가 플립칩 구조인 경우를 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 저항층(70)에 의해 구분된 제1 n형 전극(30-1) 및 제2 n형 전극(30-2) 중에서 어느 하나의 전극에만 n형 패드(90)가 형성될 수 있다. 일 예로, 제1 n형 전극(30-1)에만 n형 패드(90)가 형성될 수 있다. 이 경우, 제1 n형 전극(30-1)은 제1 n형 반도체 층(30-1)으로 전자를 주입하고, 제1 활성층(40-1)에서 전자 및 정공의 재결합에 의해 빛이 방출될 수 있다. 이에 반해, 제2 n형 전극(30-2)은 제2 n형 반도체 층(30-2)으로 전자를 주입할 수 없고, 제2 활성층(40-2)에서는 빛이 방출되지 않는다.
이에 따라, 발광 다이오드(1000) 자체의 크기 또는 칩(Chip)의 크기가 변경된 것은 아니나, 활성층(40)의 유효 면적이 제1 활성층(40-1)로 줄어드는 효과가 있다.
본 발명의 다른 실시 예에 따라, 도 7(b)에 도시된 바와 같이, n형 패트(90)는 제1 n형 전극(30-1) 및 제2 n형 전극(30-2) 모두에 연결되도록 형성될 수도 있다. 일 예로, 제1 n형 패드(90-1)가 제1 n형 전극(30-1)에 연결되고, 제2 n형 패드(90-2)가 제2 n형 전극(30-2)에 연결되어 외부 기판과 연결되면 전자 및 정공의 주입에 의해 제1 활성층(40-1) 및 제2 활성층(40-2) 각각에서 빛이 방출된다.
한편, 본 발명의 다른 실시 예에 따라 와이어 본딩을 이용하여 패키지 기판과 발광 다이오드(1000)에 포함된 n형 전극(30) 및 p형 전극(60) 각각을 연결할 수도 있음은 물론이다.
도 8은 본 발명의 다양한 실시 예에 따른 발광 다이오드의 출력 효율을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 발광 다이오드(1000)는 사용자 단말 장치, TV와 같은 다양한 크기의 디스플레이 장치에 이용될 수 있다. 디스플레이의 크기에 따라 디스플레이의 ppi(pixel per inch) 및 휘도(luminance)가 상이하고, 이에 따라 디스플레이의 각 픽셀에 요구되는 광도(luminous intensity)가 달라질 수 있다.
예를 들어, 130인치 TV의 각 픽셀에 대한 요구 광도는 0.28mCd이고, 65인치 TV의 각 픽셀에 대한 요구 광도는 0.07mCd 일 수 있다. 디스플레이의 크기가 감소함에 따라 요구 광도가 감소(0.28 에서 0.07)함에도 각 디스플레이에 마련된 발광 다이오드의 칩 사이즈가 동일하다면 발광 다이오드에 전류를 감소시켜 요구 광도를 만족할 수 있다. 다만, 전류만 조절한다면 EQE(External Quantum Efficiency)가 감소하는 문제점이 있다. 여기서, EQE(External Quantum Efficiency)는 초당 방출되는 하기의 수학식 1에 기초하여 산출된 값으로, 광자 수(Number of photons emitted into free space per second)를 초당 주입되는 전자 수(Number of electrons injected into LED per second)로 나눠준 값을 의미한다.
[수학식 1]
Figure 112017104614110-pat00001
종래 기술에 따라 디스플레이 크기가 작아지는 경우에 발광 다이오드의 사이즈는 동일하게 유지하고, 발광 다이오드에 주입되는 전류량만을 변화시키는 경우와 본 발명의 다양한 실시 예에 따라 주입되는 전류량 및 활성층(40)의 유효 면적을 변화시키는 경우에 EQE 및 전류 밀도를 표로 나타내면 다음과 같다.
TV (130”)
500nit / 4K		 TV (65”, 종래)
500 nit / 4K		 TV (65”, 본 발명)
500 nit / 4K
요구 광도 (mcd) 0.28 0.07 0.07
전류 (A) 10*10-6 5*10-6 2.5*10-6
유효 활성층 면적 (cm2) 16*10-6 16*10-6 4*10-6
전류 밀도 (A/cm2) 0.625 0.3125 0.625
EQE (%) 20 10 20
전압 (V) 3 3 3
소비전력 (W) 30*10-6 15*10-6 7.5*10-6
이와 같은 두 가지 예에 기초하여 볼 때, 디스플레이의 크기 차이에 따라 각 픽셀에 대한 요구 광도의 차이가 1,000배가 넘을 수 있다. 본 발명의 다양한 실시 예에 따르면 주입되는 전류를 감소시키면서도 전류 밀도를 유지시킬 수 있다. 이에 따라 EQE가 일정하게 유지되며 소비 전력도 감소시킬 수 있는 효과가 있다.
도 9은 본 발명의 일 실시 예에 따른 발광 다이오드의 제조 방법을 설명하기 위한 흐름도이다.
먼저, 기판 상에 n형 반도체 층을 형성한다(S910). 그리고, n형 반도체 층의 제1 영역 상에 n형 전극을 형성한다(S920). 그리고, n형 반도체 층에서 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 활성층을 형성한다(S930). 그리고, 활성층 상에 p형 반도체 층을 형성한다(S940). 그리고, 활성층 및 p형 반도체 층의 일 영역을 식각하여 저항층을 형성한다(S950).
여기서, 저항층을 형성하는 S950 단계는, 활성층 및 p형 반도체 층의 적어도 일부 외곽 영역을 식각하여 p형 반도체 층과 동일한 높이로 기설정된 저항 이상의 저항값을 가지는 고저항층을 형성하는 단계를 포함하고, 일 실시 예에 따른 제조 방법은, p형 반도체의 일 영역 상에 p형 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 저항층을 형성하는 S950 단계는, 활성층 및 p형 반도체 층의 적어도 일부 외곽 영역을 식각하여 p형 반도체 층과 동일한 높이로 기설정된 저항 이상의 저항값을 가지는 고저항층을 형성하는 단계 및 고저항층 및 p형 반도체 층 상에 기설정된 저항 미만의 저항값을 가지는 저저항층을 형성하는 단계를 포함하고, 일 실시 예에 따른 제조 방법은 저저항층의 일 영역 상에 p형 전극을 형성하는 단계를 더 포함할 수 있다.
또한, p형 반도체 층 상에 p형 전극을 형성하는 단계를 더 포함하고, 저항층을 형성하는 S950 단계는, 활성층, p형 반도체 층 및 p형 전극이 적층된 영역 중 일 영역을 p형 전극부터 활성층까지 식각하여 절연층을 형성할 수 있다.
여기서, p형 전극은 절연층에 의해 제1 p형 전극 및 제2 p형 전극으로 구분되며, 제1 p형 전극 및 제2 p형 전극 중 하나의 전극에만 외부 기판이 연결하기 위한 p형 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 일 실시 예에 따른 제조 방법에서 제1 영역은, n형 반도체 층의 외곽 영역이고, 제2 영역은, n형 반도체 층 상의 외곽 영역 외의 내부 영역의 중심부를 포함하는 사각형 영역이며, 저항층을 형성하는 S950 단계는, 제1 영역의 일 모서리에 형성된 n 형 전극에서 일 모서리와 마주보는 타 모서리에 형성된 n형 전극까지 가로지르도록 n형 전극 및 n형 반도체 층, 활성층, p형 반도체 층 및 p형 전극이 적층된 영역을 식각하는 단계 및 식각된 영역에 절연 물질을 채워서 절연층을 형성하는 단계를 포함할 수 있다.
여기서, n형 전극은 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되며, 제1 n형 전극 및 제2 n형 전극 중 하나의 전극에만 외부 기판과 연결하기 위한 n형 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 일 실시 예에 따라 n형 전극은 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되며, 제1 n형 전극 및 제2 n형 전극 각각을 외부 기판과 연결하기 위한 제1 및 제2 n형 패드를 제1 n형 전극 및 제2 n형 전극 상에 형성하는 단계를 더 포함할 수 있다.
한편, 이상에서 설명된 다양한 실시 예들은 소프트웨어(software), 하드웨어(hardware) 또는 이들의 조합을 이용하여 컴퓨터(computer) 또는 이와 유사한 장치로 읽을 수 있는 기록 매체 내에서 구현될 수 있다. 일부 경우에 있어 본 명세서에서 설명되는 실시 예들이 프로세서 자체로 구현될 수 있다. 소프트웨어적인 구현에 의하면, 본 명세서에서 설명되는 절차 및 기능과 같은 실시 예들은 별도의 소프트웨어 모듈들로 구현될 수 있다. 소프트웨어 모듈들 각각은 본 명세서에서 설명되는 하나 이상의 기능 및 작동을 수행할 수 있다.
한편, 상술한 본 개시의 다양한 실시 예들에 따른 처리 동작을 수행하기 위한 컴퓨터 명령어(computer instructions)는 비일시적 컴퓨터 판독 가능 매체(non-transitory computer-readable medium) 에 저장될 수 있다. 이러한 비일시적 컴퓨터 판독 가능 매체에 저장된 컴퓨터 명령어는 프로세서에 의해 실행되었을 때 상술한 다양한 실시 예에 따른 처리 동작을 특정 기기가 수행하도록 할 수 있다.
비일시적 컴퓨터 판독 가능 매체란 레지스터, 캐쉬, 메모리 등과 같이 짧은 순간 동안 데이터를 저장하는 매체가 아니라 반영구적으로 데이터를 저장하며, 기기에 의해 판독(reading)이 가능한 매체를 의미한다. 비일시적 컴퓨터 판독 가능 매체의 구체적인 예로는, CD, DVD, 하드 디스크, 블루레이 디스크, USB, 메모리카드, ROM 등이 있을 수 있다.
이상에서는 본 개시의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 개시에 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 개시의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
1000: 발광 다이오드 10: 기판
20: n형 반도체 층 30: n형 전극
40: 활성층 50: p형 반도체 층
60: p형 전극 70: 저항층

Claims (16)

  1. 발광 다이오드의 제조 방법에 있어서,
    기판 상에 n형 반도체 층을 형성하는 단계;
    상기 n형 반도체 층의 제1 영역 상에 n형 전극을 형성하는 단계;
    상기 n형 반도체 층에서 상기 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 활성층을 형성하는 단계;
    상기 활성층 상에 p형 반도체 층을 형성하는 단계; 및
    상기 활성층 및 상기 p형 반도체 층의 일 영역을 식각하여 저항층을 형성하는 단계;를 포함하는, 제조 방법.
  2. 제1항에 있어서,
    상기 저항층을 형성하는 단계는,
    상기 활성층 및 상기 p형 반도체 층의 적어도 일부 외곽 영역을 식각하여 상기 p형 반도체 층과 동일한 높이로 기설정된 저항 이상의 저항값을 가지는 고저항층을 형성하는 단계;를 포함하고,
    상기 제조 방법은,
    상기 p형 반도체의 일 영역 상에 p형 전극을 형성하는 단계;를 더 포함하는, 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 저항층을 형성하는 단계는,
    상기 활성층 및 상기 p형 반도체 층의 적어도 일부 외곽 영역을 식각하여 상기 p형 반도체 층과 동일한 높이로 기설정된 저항 이상의 저항값을 가지는 고저항층을 형성하는 단계; 및
    상기 고저항층 및 상기 p형 반도체 층 상에 상기 기설정된 저항 미만의 저항값을 가지는 저저항층을 형성하는 단계;를 포함하고,
    상기 제조 방법은,
    상기 저저항층의 일 영역 상에 p형 전극을 형성하는 단계;를 더 포함하는, 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 p형 반도체 층 상에 p형 전극을 형성하는 단계;를 더 포함하고,
    상기 저항층을 형성하는 단계는,
    상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역 중 일 영역을 상기 p형 전극부터 상기 활성층까지 식각하여 절연층을 형성하는, 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 p형 전극은 상기 절연층에 의해 제1 p형 전극 및 제2 p형 전극으로 구분되며,
    상기 제1 p형 전극 및 상기 제2 p형 전극 중 하나의 전극에만 외부 기판이 연결하기 위한 p형 패드를 형성하는 단계;를 더 포함하는, 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1 영역은,
    상기 n형 반도체 층의 외곽 영역이고,
    상기 제2 영역은,
    상기 n형 반도체 층 상의 외곽 영역 외의 내부 영역의 중심부를 포함하는 사각형 영역이며,
    상기 저항층을 형성하는 단계는,
    상기 제1 영역의 일 모서리에 형성된 상기 n 형 전극에서 상기 일 모서리와 마주보는 타 모서리에 형성된 상기 n형 전극까지 가로지르도록 상기 n형 전극 및 상기 n형 반도체 층, 상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역을 식각하는 단계; 및
    상기 식각된 영역에 절연 물질을 채워서 상기 절연층을 형성하는 단계;를 포함하는, 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 n형 전극은 상기 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되며,
    상기 제1 n형 전극 및 상기 제2 n형 전극 중 하나의 전극에만 외부 기판과 연결하기 위한 n형 패드를 형성하는 단계;를 더 포함하는, 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 n형 전극은 상기 절연층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되며,
    상기 제1 n형 전극 및 상기 제2 n형 전극 각각을 외부 기판과 연결하기 위한 제1 및 제2 n형 패드를 상기 제1 n형 전극 및 상기 제2 n형 전극 상에 형성하는 단계;를 더 포함하는, 제조 방법.
  9. 기판;
    상기 기판 상에 형성된 n형 반도체 층;
    상기 n형 반도체 층의 제1 영역 상에 형성된 n형 전극;
    상기 n형 반도체 층에서 상기 제1 영역을 제외한 나머지 영역 중 제2 영역 상에 형성된 활성층; 및
    상기 활성층 상에 형성된 p형 반도체 층;을 포함하며,
    상기 제2 영역 상에 형성되며, 상기 활성층 및 상기 p형 반도체 층과 연결된 저항층;을 포함하며,
    상기 저항층은,
    상기 활성층 및 상기 p형 반도체 층의 식각된 일부 외곽 영역에 상기 p형 반도체 층과 동일한 높이로 형성된 고저항층을 포함하는, 발광 다이오드.
  10. 제9항에 있어서,
    상기 발광 다이오드는,
    상기 p형 반도체 층의 일 영역 상에 형성된 p형 전극;을 포함하는, 발광 다이오드.
  11. 제9항에 있어서,
    상기 저항층은,
    상기 고저항층 및 상기 p형 반도체 층 상에 형성된 저저항층;을 포함하고,
    상기 발광 다이오드는,
    상기 저저항층의 일 영역 상에 형성된 p형 전극;을 더 포함하는, 발광 다이오드.
  12. 제9항에 있어서,
    상기 p형 반도체 층 상에 형성된 p형 전극;을 더 포함하고,
    상기 저항층은,
    상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역 중 상기 p형 전극부터 상기 활성층까지 연결되도록 형성된 상기 고저항층을 포함하는, 발광 다이오드.
  13. 제12항에 있어서,
    상기 p형 전극은, 상기 고저항층에 의해 제1 p형 전극 및 제2 p형 전극으로 구분되며,
    상기 제1 p형 전극 및 상기 제2 p형 전극 중 하나의 전극만을 외부 기판과 연결하는 p형 패드;를 포함하는, 발광 다이오드.
  14. 제12항에 있어서,
    상기 제1 영역은,
    상기 n형 반도체 층의 외곽 영역이고,
    상기 제2 영역은,
    상기 n형 반도체 층 상의 외곽 영역 외의 내부 영역의 중심부를 포함하는 사각형 영역이며,
    상기 고저항층은,
    상기 n형 반도체 층, 상기 활성층, 상기 p형 반도체 층 및 상기 p형 전극이 적층된 영역에서 상기 제1 영역의 일 모서리에 형성된 상기 n형 전극에서 상기 일 모서리와 마주보는 타 모서리에 형성된 상기 n형 전극까지 가로지르도록 형성된, 발광 다이오드.
  15. 제14항에 있어서,
    상기 n형 전극은 상기 고저항층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되고,
    상기 제1 n형 전극 및 상기 제2 n형 전극 중 하나의 전극만을 외부 기판과 연결하는 n형 패드;를 포함하는, 발광 다이오드.
  16. 제14항에 있어서,
    상기 n형 전극은 상기 고저항층에 의해 제1 n형 전극 및 제2 n형 전극으로 구분되고,
    상기 제1 n형 전극 및 상기 제2 n형 전극 각각을 외부 기판과 연결하는 상기 제1 n형 전극 및 상기 제2 n형 전극 상에 각각 형성된 제1 및 제2 n형 패드;를 더 포함하는, 발광 다이오드.



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