KR102531520B1 - 발광 소자 - Google Patents

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Abstract

실시 예는 광 출력을 향상시킬 수 있는 발광 소자에 대한 것으로, 차례로 적층된 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 바닥면에서 제 1 반도체층의 상부면이 노출되며, 측면에서 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면이 노출되도록 메사 식각된 발광 구조물; 메사 식각되어 노출된 상기 제 1 반도체층의 상부면과 중첩되며, 상기 제 2 반도체층의 측면을 따라 연장되어 하부면이 상기 발광 구조물의 하부에서 노출된 제 1 전극; 상기 제 2 반도체층의 상부면의 일부를 노출시키며, 상기 제 1 전극 및 상기 발광 구조물의 상부면 및 측면을 완전히 감싸는 절연막; 및 상기 절연막에 의해 노출된 상기 제 2 반도체층의 상부면 상에 바로 배치되어 상기 제 2 반도체층 상부면과 직접 접촉되는 제 2 전극을 포함하며, 상기 제 2 전극과 상기 절연막에 의해 노출된 상기 제 2 반도체층 상부면의 접촉 면적은 상기 제 2 반도체층의 상부면의 전체 면적의 50% 이상이며 99% 이하이다.

Description

발광 소자{LIGHT EMITTING DEVICE}
본 발명 실시 예는 발광 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 발광 소자 중 하나이다. 발광 다이오드는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 최근, 발광 다이오드의 휘도 문제가 크게 개선되어, 액정 표시 장치의 백라이트 유닛(Backlight Unit), 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 적용되고 있다.
특히, 발광 다이오드를 50㎛ × 50㎛과 같은 마이크로(Micro) 크기로 매우 작게 형성하여 표시 장치의 데이터 라인과 게이트 라인이 교차하여 정의된 픽셀마다 배치할 수도 있다. 그러나, 마이크로 크기의 발광 다이오드는 일반적인 발광 다이오드에 비해 매우 작아 발광 출력에 한계가 있다.
실시 예는 발광 출력이 향상된 발광 소자를 제공한다.
실시 예의 발광 소자는 차례로 적층된 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 바닥면에서 제 1 반도체층의 상부면이 노출되며, 측면에서 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면이 노출되도록 메사 식각된 발광 구조물; 메사 식각되어 노출된 상기 제 1 반도체층의 상부면과 중첩되며, 상기 제 2 반도체층의 측면을 따라 연장되어 하부면이 상기 발광 구조물의 하부에서 노출된 제 1 전극; 상기 제 2 반도체층의 상부면의 일부를 노출시키며, 상기 제 1 전극 및 상기 발광 구조물의 상부면 및 측면을 완전히 감싸는 절연막; 및 상기 절연막에 의해 노출된 상기 제 2 반도체층의 상부면 상에 바로 배치되어 상기 제 2 반도체층 상부면과 직접 접촉되는 제 2 전극을 포함하며, 상기 제 2 전극과 상기 절연막에 의해 노출된 상기 제 2 반도체층 상부면의 접촉 면적은 상기 제 2 반도체층의 상부면의 전체 면적의 50% 이상이며 99% 이하이다.
실시 예에 따르면 본 발명 실시 예의 발광 소자는 다음과 같은 효과가 있다.
첫째, 실시 예의 발광 소자는 마이크로(Micro) 크기로 매우 작아 광 확산이 용이하므로, 광 확산을 위한 투명 전도성 물질층을 제거하여, 공정을 간소화하고 제조 비용을 절감할 수 있다.
둘째, 제 2 전극이 제 2 반도체층의 상부면에 바로 배치되어 제 2 전극과 제 2 반도체층이 직접 맞닿는다. 이 경우, 활성층에서 발생한 광이 제 2 전극에서 반사될 때, 반사율이 증가하여 발광 소자의 발광 출력이 향상된다.
도 1a는 본 발명 실시 예의 발광 소자의 평면도이다.
도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이다.
도 2a 내지 도 2h는 본 발명 실시 예의 발광 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예를 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 실시 예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 실시 예의 권리 범위를 벗어나지 않으면서 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있고, 유사하게 제 1 구성 요소도 제 2 구성 요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하, 첨부된 도면을 참조하여 실시 예의 발광 소자를 상세히 설명하면 다음과 같다.
최근, 발광 소자를 수십 마이크로(Micro) 크기로 매우 작게 형성하여, 발광 소자를 표시 장치의 픽셀마다 형성하고, 각 픽셀에 형성된 발광 소자를 구동시켜 화상을 표시하는 기술이 개발되었다. 이 경우, 발광 소자의 구동 전류는 약 100㎂이다.
도 1a는 본 발명 실시 예의 발광 소자의 평면도이며, 도 1b는 도 1a의 Ⅰ-Ⅰ'의 단면도이다.
도 1a 및 도 1b와 같이, 본 발명 실시 예의 발광 소자는 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)이 차례로 적층된 구조이며, 바닥면에서 제 1 반도체층(110a)의 상부면이 노출되며 측면에서 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)의 측면이 노출되도록 메사 식각된 발광 구조물(110), 일 끝단이 제 1 반도체층(110a)의 상부면과 접속되고 제 1 반도체층(110a)의 측면을 따라 연장되어 타 끝단이 발광 구조물(100)의 측면에서 돌출된 제 1 전극(120), 제 2 반도체층(110c)의 상부면의 일부를 노출시키며, 제 1 전극(10) 및 발광 구조물(110)의 상부면과 측면을 완전히 감싸는 절연막(130) 및 절연막(130)에 의해 노출된 제 2 반도체층(110c)의 상부면과 직접 접촉되며, 가장자리가 절연막(130)의 상부면과 중첩되는 제 2 전극(140)을 포함한다.
제 1 반도체층(110a)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 도펀트가 도핑될 수 있다. 제 1 반도체층(110a)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 1 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우 제 1 반도체층(110a)은 p형 반도체층일 수 있다.
활성층(110b)은 제 1 반도체층(110a)과 제 2 반도체층(110c) 사이에 구비된다. 활성층(110b)은 제 1 반도체층(110a)을 통해서 주입되는 전자(또는 정공)과 제 2 반도체층(110c)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 상기와 같은 활성층(110b)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(110b)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(110b)의 구조는 이에 한정하지 않는다. 활성층(110b)이 우물 구조로 형성되는 경우, 활성층(110b)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제 2 반도체층(110c)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도펀트가 도핑될 수 있다. 제 2 반도체층(110c)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, InAlGaN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나 이상으로 형성될 수 있으며, 이에 한정하지 않는다. 제 2 도펀트가 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트인 경우, 제 2 반도체층(110c)은 n형 반도체층일 수 있다.
상기와 같은 발광 구조물(110)은 np, pn, npn, pnp 접합 구조 중 적어도 어느 하나의 구조로 형성될 수 있는 것으로, 본 발명 실시 예의 발광 구조물(110)은 n형 반도체층과 p형 반도체층을 포함하는 다양한 구조일 수 있다. 그리고, 제 1 반도체층(110a) 및 제 2 반도체층(110c) 내의 불순물의 도핑 농도는 균일 또는 불균일하게 형성될 수 있다. 즉, 발광 구조물(110)의 도핑 구조는 다양하게 형성될 수 있으며, 이에 대해 한정하지는 않는다.
제 1 전극(120)은 일 끝단은 제 1 반도체층(110)의 상부면과 중첩되며, 타측은 발광 구조물(110)의 측면을 따라 연장되어 발광 구조물(110)의 가장자리에서 돌출된다. 즉, 제 1 전극(120)은 제 1 반도체층(110a)의 상부면 및 측면을 감싸도록 발광 구조물(110)의 측면에서 절곡된 구조일 수 있다.
제 1 전극(120)은 투명 전도성 산화막(Transparent Conductive Oxide; TCO) 또는 불투명 금속으로 형성되거나, 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성될 수 있다. 도면에서는 제 1 전극(120)이 단일층 구조인 것을 도시하였다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다. 그리고, 불투명 금속은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등에서 선택될 수 있다.
제 1 전극(120)과 제 1 반도체층(110a) 상부면의 중첩 간격(w1)은 노출된 제 1 반도체층(110a)의 길이(L)의 1/3 내지 2/3일 수 있으며, 이에 한정하지 않는다.
일반적으로, 발광 구조물(110)이 메사 식각되어 노출된 제 1 반도체층(110a)의 길이(L)가 길수록 활성층(110b)의 제거 면적이 증가하여 발광 소자의 발광 영역이 감소하므로, 노출된 제 1 반도체층(110a)의 길이(L)를 증가시키는데 한계가 있다.
그리고, 제 1 전극(120)과 제 1 반도체층(110a) 상부면의 중첩 간격(w1)이 넓을수록 제 1 전극(120)과 제 1 반도체층(110a)의 접속 면적이 증가하여 구동 전압이 감소한다. 그러나, 간격(w1)이 너무 넓은 경우, 제 1 전극(120)의 공정 시, 제 1 전극(120)이 제 1 반도체층(110a)의 상부면 뿐만 아니라 메사 식각에 의해 노출된 활성층(110b)까지 형성될 수 있다. 반대로, 간격(w1)이 너무 좁은 경우, 제 1 전극(120)과 제 1 반도체층(110a)의 접속 면적이 감소하여 구동 전압이 증가한다.
따라서, 상술한 바와 같이, 제 1 전극(120)과 제 1 반도체층(110a) 상부면의 중첩 간격(w1)은 노출된 제 1 반도체층(110a)의 길이(L)의 1/3 내지 2/3일 수 있다.
제 1 전극(120)을 감싸도록 절연막(130)이 배치된다. 절연막(130)은 제 2 반도체층(110c) 상부면의 일부 영역을 제외한 발광 구조물(110)을 상부를 감싸며, 제 1 전극(120)의 상부면을 완전히 덮는다. 절연막(130)의 일 끝단은 제 2 반도체층(110c) 상부면과 일부 중첩되며, 제 2 반도체층(110c)의 상부면과 절연막(130)이 중첩되는 간격(w2)은 0.5㎛ 내지 5㎛일 수 있으며, 이에 한정하지 않는다.
예를 들어, 간격(w2)이 너무 좁은 경우, 절연막(130)의 공정 마진에 의해 절연막(130)이 제 2 반도체층(110c)의 상부면과 중첩되지 않을 수 있다. 그리고, 이 경우, 발광 구조물(100)의 메사 식각을 통해 노출된 활성층(110b) 또는 제 2 반도체층(110c)의 측면에만 형성될 수 있다. 이 경우, 활성층(110b)이 노출되어, 제 2 전극(140)을 형성할 때, 쇼트(short)가 발생할 수 있다.
반대로, 간격(w2)이 너무 넓으면, 제 2 반도체층(110c)의 노출 면적이 감소하여 제 2 전극(140)과 제 2 반도체층(110c)의 접촉 면적이 감소한다. 이에 따라 발광 소자의 구동 전압이 증가한다.
절연막(130)은 발광 구조물(110)의 상부면을 따라 연장되어 타 끝단은 발광 구조물(110) 가장자리에서 돌출된 제 1 전극(120)의 가장자리를 감싸는 구조일 수 있다. 즉, 제 1 전극(120)은 절연막(130)에 의해 하부면 만이 노출될 수 있다.
절연막(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다. 절연막(130)은 제 2 전극(140)과 제 1 전극(120)을 절연시킬 수 있다. 도시하지는 않았으나, 절연막(130)은 제 2 전극(140)과 전기적으로 접속되는 인쇄 회로 기판 등이 제 1 전극(120)과 전기적으로 연결되는 것 역시 방지할 수 있다.
제 2 전극(140)은 발광 구조물(110)의 상부면에 배치되어, 절연막(130)에 의해 노출된 제 2 반도체층(110c)의 상부면과 직접 접속된다. 이 때, 제 2 전극(140)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf 등과 같이 반사율이 높은 금속 등으로 형성될 수 있으며, 이에 한정하지 않는다. 바람직하게는 제 2 전극(140)이 상술한 금속 중 반사율이 매우 좋은 Ag 또는 Al을 포함하거나, AgO를 포함할 수도 있다. 제 2 전극(140)은 도시된 바와 같이 단일층 구조로 형성되거나, 다층 구조일 수도 있다.
일반적인 발광 소자는 제 2 전극으로부터 주입되는 캐리어의 확산을 위해, 제 2 전극과 제 2 반도체층 사이에 ITO와 같은 물질을 포함하는 투명 전도성 물질층이 배치된다. 그러나, 활성층에서 발생한 광이 투명 전도성 물질층을 통과한 후, 제 2 전극에서 반사되므로, 제 2 전극으로 진행하는 광 및 제 2 전극에서 반사되어 외부로 방출되는 광량이 감소되어 발광 출력이 저하된다. 또한, 투명 전도성 물질층을 패터닝할 때, 잔여물이 남아 누설 전류가 발생할 수 있다.
반면에, 본 발명 실시 예의 발광 소자는 상술한 일반적인 발광 소자에 비해 크기가 매우 작은 마이크로 발광 소자로, 일반적인 발광 소자에 비해 전류 확산이 용이하다. 따라서, 상술한 투명 전도성 물질층을 제거하여 제 2 전극(140)과 제 2 반도체층(110c)이 바로 접하는 구조이다.
이 때, 제 2 전극(140)의 가장자리는 절연막(130)의 상부면까지 연장되어 노출된 제 2 반도체층(110c)의 상부면을 완전히 감싸는 구조일 수 있다. 그리고, 제 2 전극(140)의 가장자리와 절연막(130)의 상부면이 중첩되는 간격(w3)은 0.1㎛ 이상일 수 있다. 이는, 간격(w3)이 너무 좁으면, 제 2 전극(140)의 공정 마진에 의해 제 2 전극(150)이 노출된 제 2 반도체층(110c)의 상부면을 완전히 감싸지 못하여, 제 2 반도체층(110c)의 상부면의 일부가 노출될 수 있기 때문이다.
따라서, 상기와 같은 본 발명 실시 예의 발광 소자는 제 2 전극(140)과 제 2 반도체층(110c)이 직접 접함으로써, 활성층(110b)에서 발생한 광이 광 손실 없이 제 2 전극(140)에서 반사됨으로써, 반사율이 증가하여 발광 소자의 발광 출력이 향상된다.
특히, 발광 구조물(110) 상에서 제 1 전극(120)의 가장자리와 제 2 전극(140)의 가장자리 사이의 간격(w4)은 0.5㎛ 내지 10㎛일 수 있으며, 이에 한정하지 않는다.
구체적으로, 제 1 전극(120)의 가장자리와 제 2 전극(140)의 가장자리 사이의 간격(w4)이 너무 가까운 경우, 제 1, 제 2 전극(120, 140) 사이에 터널링이 발생할 수 있다. 또한, 제 1 전극(120)과 제 2 전극(140) 사이의 간격(w4)이 너무 가까운 경우, 간격(w4)을 넓히기 위해 제 1 전극(120)과 제 1 반도체층(110a) 상부면의 중첩 간격(w1)을 증가시켜야 하므로, 상술한 바와 같이 제 1 전극(120)이 제 1 반도체층(110a)의 상부면 뿐만 아니라 메사 식각에 의해 노출된 활성층(110b)까지 형성될 수 있다.
상기와 같은 본 발명 실시 예의 발광 소자는 마이크로(Micro) 크기로 매우 작아 광 확산이 용이하므로, 광 확산을 위한 투명 전도성 물질층을 제거하여, 공정을 간소화하고 제조 비용을 절감할 수 있다. 이에 따라, 제 2 전극(140)이 제 2 반도체층(110c)의 상부면에 바로 배치되어 제 2 전극(140)과 제 2 반도체층(110c)이 직접 맞닿는다. 이 경우, 활성층(110b)에서 발생한 광이 제 2 전극(140)에서 반사될 때, 반사율이 증가하여 발광 소자의 발광 출력이 향상된다.
특히, 제 2 전극(140)과 제 2 반도체층(110c) 상부면의 접촉 면적(A)은 제 2 반도체층(110c) 상부면의 전체 면적의 50% 내지 99%일 수 있다. 예를 들어, 접촉 면적(A)이 50% 미만인 경우, 발광 소자의 크기 대비 광 방출 면적이 너무 좁아 발광 출력이 너무 낮다. 이 경우, 발광 소자를 표시 장치용 광원으로 이용할 수 없다.
그리고, 접촉 면적(A)이 100%인 경우에는 절연막(130)과 제 2 반도체층(110c)의 상부면의 중첩되는 간격(w2)이 0(zero)이며, 이 경우, 상술한 바와 같이 절연막(130)의 공정 마진에 의해 절연막(130)이 제 2 반도체층(110c)의 상부면과 중첩되지 않을 수 있다.
이하, 본 발명 실시 예의 발광 소자의 제조 방법을 구체적으로 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명 실시 예의 발광 소자의 제조 방법을 나타낸 공정 단면도이다.
도 2a와 같이, 기판(100) 상에 발광 구조물(110)을 형성한다. 기판(100)은 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 등에서 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
발광 구조물(110)은 기판(100) 상에 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)을 차례로 성장시켜 형성할 수 있다.
도 2b와 같이, 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)을 메사 식각하여 발광 구조물(100)을 일부 제거한다. 메사 식각된 영역은 바닥면에서 제 1 반도체층(110a)의 상부면이 노출되며, 측면에서 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)의 측면이 노출된다. 그리고, 도 2c와 같이, 노출된 제 1 반도체층(110a)을 더 제거한다. 상기와 같은 아이솔레이션 식각(Isolation Etching)에 의해 메사 식각된 영역을 분리할 수 있다.
도 2d와 같이, 메사 식각된 영역에서 노출된 제 1 반도체층(110a) 상부면과 전기적으로 접속되는 제 1 전극(120)을 형성한다. 제 1 전극(120)은 투명 전도성 산화막(Transparent Conductive Oxide; TCO)이나 불투명 금속으로 형성하거나, 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성할 수 있다.
제 1 전극(120)은 제 1 반도체층(110a)의 상부면 및 측면을 감싸며 아이솔레이션 식각된 영역까지 연장된 구조이다. 이는, 발광 구조물(110)과 기판을 분리한 후, 제 1 반도체층(110a)을 더 제거하여 제 1 전극(120)의 하부면을 노출시키기 위함이다. 이를 위해, 제 1 전극(120)은 제 1 반도체층(110a)을 제거하기 위한 물질에 대해 식각 저항성이 낮거나 없는 물질에서 선택될 수 있으며, 이에 한정하지는 않는다.
도 2e와 같이, 제 2 반도체층(110c)의 일부를 노출시키며 제 1 전극(120)을 완전히 감싸는 절연막(130)을 형성한다. 절연막(130)은 제 2 반도체층(110c)의 상부면의 가장자리와 중첩된다. 상기와 같은 절연막(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으며, 이에 한정하지 않는다.
절연막(130)은 후술할 제 2 전극(140)과 제 1 전극(120)을 절연시키며, 도시하지는 않았으나, 제 2 전극(140)과 전기적으로 접속되는 인쇄 회로 기판 등이 제 1 전극(120)과 전기적으로 연결되는 것을 방지하기 위한 것이다. 따라서, 절연막(130)은 제 1 전극(120)을 완전히 감싸도록 형성되는 것이 바람직하다.
그리고, 도 2f와 같이, 절연막(130)에 의해 노출된 제 2 반도체층(110c) 상에 제 2 전극(140)을 형성한다. 제 2 전극(140)은 제 2 반도체층(110c)과 전기적으로 연결된다.
제 2 전극(140)은 절연막(130)에 의해 노출된 제 2 반도체층(110c)의 상부면 상에 바로 배치되어 제 2 반도체층(110c) 상부면과 직접 접촉되고, 가장자리가 절연막(130)의 상부면과 중첩된다.
그리고, 도 2g와 같이, 기판(100)과 발광 구조물(110)을 분리한다. 기판(100)이 사파이어와 같은 투광성을 갖는 물질을 포함하는 경우, 기판(100)은 레이저 리프트 오프(laser lift off; LLO) 방법을 이용하여 분리될 수 있다. 이어, 도 2h와 같이, 제 1 전극(120)의 하부면이 노출될 때까지 제 1 반도체층(110a)을 더 제거한다.
이 때, 제거되는 제 1 반도체층(110a)의 두께(T1)가 너무 두꺼운 경우, 제 1 반도체층(110a)을 제거하는 공정 시간이 길어, 제 2 전극(140)과 전기적으로 접속되는 인쇄 회로 기판(미도시) 등이 손상되어 변형될 수 있다. 또한, 제거되는 제 1 반도체층(110a)의 면적은 기판(100)의 면적에 대응되므로, 대면적으로 제 1 반도체층(110a)의 제거가 실시된다. 따라서, 제거되는 제 1 반도체층(110a)의 두께(T1)가 두꺼워질수록 제 1 반도체층(110a) 하부면의 표면 균일도가 저하될 수 있다. 따라서, 제거되는 제 1 반도체층(110a)의 두께(T1)는 3.5㎛ 내지 4㎛일 수 있다.
그리고, 메사 식각된 영역에서 남아있는 제 1 반도체층(110a)의 두께(T2)가 너무 얇은 경우, 외부 충격에 의해 크랙 등이 발생하여 메사 식각된 부분이 분리될 수 있다. 그리고, 제 1 반도체층(110a)의 두께(T2)가 너무 얇은 경우, 제거되는 제 1 반도체층(110a)의 두께(T1)가 증가하므로, 상술한 문제들이 발생할 수 있다. 따라서, 메사 식각된 영역에서 남아있는 제 1 반도체층(110a)의 두께(T2)는 제거되는 제 1 반도체층(110a)의 두께와 같거나 얇으며, 예를 들어, 2㎛ 내지 3.5㎛일 수 있다. 이 때, 이에 한정하지 않는다.
상기와 같은 발광 소자는 상술한 바와 같이 마이크로(Micro) 크기로 매우 작게 형성되어, 표시 장치의 데이터 라인과 게이트 라인이 교차하여 정의된 픽셀마다 배치될 수 있다. 이 경우, 발광 소자는 표시 장치의 액정 셀 또는 유기 발광 셀 배면에 배치되는 백라이트 유닛이 아니라, 노출된 제 1 전극(120)의 하부면이 픽셀 내에 배치된 데이터 라인과 연결되고, 제 2 전극(140)이 공통 전극에 접속되어, 표시 장치의 구동부에 의해 직접 구동될 수 있다. 이 때, 발광 소자에서 방출되는 백색 광은 컬러 필터를 통해 다양한 색의 광을 구현할 수 있다.
이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 발광 구조물
110a: 제 1 반도체층 110b: 활성층
110c: 제 2 반도체층 120: 제 1 전극
130: 절연막 140: 제 2 전극

Claims (8)

  1. 차례로 적층된 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하며, 바닥면에서 제 1 반도체층이 노출되며, 측면에서 상기 제 1 반도체층, 활성층 및 제 2 반도체층의 측면이 노출되도록 메사 식각된 발광 구조물;
    메사 식각되어 노출된 상기 제 1 반도체층의 상부면과 중첩되며, 상기 제 2 반도체층의 측면을 따라 연장되어 하부면이 상기 발광 구조물의 하부에서 노출된 제 1 전극;
    상기 제 2 반도체층의 상부면의 일부를 노출시키며, 상기 제 1 전극 및 상기 발광 구조물의 상부면 및 측면을 완전히 감싸는 절연막; 및
    상기 절연막에 의해 노출된 상기 제 2 반도체층의 상부면 상에 바로 배치되어 상기 제 2 반도체층 상부면과 직접 접촉되는 제 2 전극을 포함하며,
    상기 제 2 전극과 상기 절연막에 의해 노출된 상기 제 2 반도체층 상부면의 접촉 면적은 상기 제 2 반도체층의 상부면의 전체 면적의 50% 이상이며 99% 이하이고,
    상기 제 1 반도체층은 측면의 일부가 상기 활성층 및 상기 제 2 반도체층의 측면으로부터 일정거리 이격되어 형성되도록 단차 구조를 형성하는 발광 소자.
  2. 제 1 항에 있어서,
    상기 절연막과 상기 제 2 반도체층 상부면의 중첩 간격은 0.5㎛ 내지 5㎛인 발광 소자.
  3. 제 1 항에 있어서,
    상기 제 2 전극과 상기 절연막의 상부면의 중첩 간격은 최소 0.1㎛인 발광 소자.
  4. 제 1 항에 있어서,
    상기 제 1 전극은 일 끝단이 상기 제 1 반도체층의 상부면과 접속되고 상기 제 1 반도체층의 측면을 따라 연장되어 타 끝단이 상기 발광 구조물의 측면에서 돌출된 발광 소자.
  5. 제 4 항에 있어서,
    상기 메사 식각에 의해 노출된 상기 제 1 반도체층 상부면의 길이가 L일 때,
    상기 제 1 전극과 상기 제 1 반도체층의 상부면의 중첩 간격은 L/3 내지 2L/3인 발광 소자.
  6. 제 1 항에 있어서,
    상기 발광 구조물 상에서 상기 제 1 전극의 가장자리와 상기 제 2 전극의 가장자리 사이의 간격은 0.5㎛ 내지 10㎛인 발광 소자.
  7. 제 1 항에 있어서,
    상기 제 2 전극은 Ag, Al, AgO 에서 선택된 하나 이상의 물질을 포함하는 발광 소자.
  8. 제 1 항에 있어서,
    상기 제 1 전극의 일 끝단과 중첩되는 영역의 상기 제 1 반도체층의 두께는 2㎛ 내지 3.5㎛인 발광 소자.
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