KR102665368B1 - 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 - Google Patents
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Abstract
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제1 도전형 반도체층 위에 배치된 활성층, 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 제2 도전형 반도체층 위에 배치되며, 드레인 전극과 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 을 포함할 수 있다.
Description
실시 예는 반도체 소자에 관한 것이다. 또한, 실시 예는 반도체 소자를 포함하는 표시패널, 표시장치, 통신장치에 관한 것이다.
발광 소자(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 반도체 소자 중 하나이다. 발광 소자는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 발광 소자의 휘도 문제가 개선되면서, 발광 소자가 액정 표시 장치의 광원, 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 다양하게 적용되고 있다. 이러한 반도체 소자는 발광 소자, 레이저 다이오드, 양자 점 소자 등을 포함할 수 있다.
한편, 발광 소자에 트랜지스터를 연결시켜 발광 소자를 효율적으로 구동할 수 있는 방안에 대한 연구가 진행되고 있다. 보통 발광 소자와 트랜지스터를 구성하는 물질에 차이가 있으므로, 발광 소자와 트랜지스터를 구성하는 물질 및 제조 방법에 대한 연구가 진행되고 있다. 또한, 발광 소자와 트랜지스터의 특성을 향상시키고 제조 수율을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율을 향상시키고 효율적으로 구동할 수 있는 반도체 소자, 이를 포함하는 표시패널 및 표시장치를 제공할 수 있다.
실시 예는 광 추출 효율을 향상시키고 효율적으로 제어하며 빛을 이용하여 데이터를 전송할 수 있는 통신장치를 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 을 포함할 수 있다. 또한, 실시예에서 상기 소스 전극은 상기 반도체층 상에 배치되며, 상기 게이트 전극은 상기 반도체층 아래에 배치될 수 있다. 또한, 실시예에서 상기 게이트 전극은 상기 반도체층과 상기 제1 절연층 사이에 배치될 수 있다. 또한, 실시예에서 상기 제2 전극은 상기 제1 절연층의 상면의 일부를 덮을 수 있다.
실시 예에 따른 표시패널은, 기판; 상기 기판 위에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 을 포함할 수 있다.
실시 예에 따른 표시장치는, 기판; 상기 기판 위에 배치된 반도체 소자; 상기 반도체 소자의 발광을 제어하는 제어부를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 을 포함할 수 있다.
실시 예에 따른 통신장치는, 기판; 상기 기판 위에 배치된 반도체 소자; 상기 반도체 소자의 발광을 제어하고 변조하여 데이터를 전송하는 제어부를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 을 포함할 수 있다.
실시 예에 따른 반도체 소자, 이를 포함하는 표시패널 및 표시장치에 의하면, 광 추출 효율이 향상되고 효율적으로 구동될 수 있는 장점이 있다.
실시 예에 따른 통신장치에 의하면, 광 추출 효율이 향상되고 효율적으로 제어되어 빛을 이용하여 데이터를 전송할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2 내지 도 7은 도 1에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 도 8에 도시된 반도체 소자의 등가 회로도이다.
도 10 내지 도 15는 도 8에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 17 내지 도 24는 도 16에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 26 내지 도 33은 도 25에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 34는 본 발명의 실시 예에 따른 표시패널을 나타낸 도면이다.
도 35는 도 34에 도시된 반도체 소자의 등가 회로도이다.
도 36은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
도 2 내지 도 7은 도 1에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 도 8에 도시된 반도체 소자의 등가 회로도이다.
도 10 내지 도 15는 도 8에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 17 내지 도 24는 도 16에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 26 내지 도 33은 도 25에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 34는 본 발명의 실시 예에 따른 표시패널을 나타낸 도면이다.
도 35는 도 34에 도시된 반도체 소자의 등가 회로도이다.
도 36은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 표시패널, 표시장치, 통신장치에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 발광구조물(10)과 트랜지스터(30)를 포함할 수 있다. 예로서, 상기 트랜지스터(30)는 상기 발광구조물(10) 위에 배치될 수 있다. 상기 트랜지스터(30)는 상기 발광구조물(10)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(30)의 구동을 제어하여 상기 발광구조물(10)의 발광을 조절할 수 있다. 상기 트랜지스터(30)는 예로서 탑 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(10)은 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 제1 도전형 반도체층(11)과 상기 제2 도전형 반도체층(13) 사이에 배치될 수 있다. 예로서, 상기 활성층(12)은 상기 제1 도전형 반도체층(11) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(13)은 상기 활성층(12) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(11)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(11)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(11)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(13)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(10)은 상기 활성층(12)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(12)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(11)과 상기 제2 도전형 반도체층(13)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(10)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(10)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(10)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(12)은 상기 제1 도전형 반도체층(11)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(13)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(12)은 화합물 반도체로 구현될 수 있다. 상기 활성층(12)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(11)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(11)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(11)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(11)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(13)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
또한, 상기 제1 도전형 반도체층(11)과 상기 활성층(12) 사이에는 제1 도전형 InGaN/GaN 슈퍼래티스 구조 또는 InGaN/InGaN 슈퍼래티스 구조가 형성될 수도 있다. 또한, 상기 제2 도전형 반도체층(13)과 상기 활성층(12) 사이에는 제2 도전형의 AlGaN층이 형성될 수도 있다.
상기 트랜지스터(30)는 반도체층(31), 소스 전극(32), 게이트 전극(33), 드레인 전극(34)을 포함할 수 있다. 상기 트랜지스터(30)는 상기 발광구조물(10) 위에 배치될 수 있다. 상기 트랜지스터(30)는 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 트랜지스터(30)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(13)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(30)는 상기 활성층(12) 위에 배치될 수 있다. 상기 트랜지스터(30)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(12)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(31)은 예컨대 상기 발광구조물(10)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(31)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있다. 상기 반도체층(31)을 구성하는 물질은 상기 발광구조물(10)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(10)이 형성된 뒤에 상기 반도체층(31)이 형성되어도 상기 발광구조물(10)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(10)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(31)의 제1 영역과 제2 영역은 상기 게이트 전극(33) 아래에 배치된 상기 반도체층(31)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)과 이격되어 배치될 수 있다. 상기 게이트 전극(33)의 하부 면이 상기 반도체층(31)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(33)과 상기 반도체층(31) 사이에 제2 절연층(43)이 제공될 수 있다. 예로서, 상기 게이트 전극(33)과 상기 반도체층(31)은 상기 제2 절연층(43)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(33)에 인가되는 전압의 크기에 따라 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(33)에 상기 트랜지스터(30)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 제1 전극(21)과 제2 전극(22)을 포함할 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22)은 상기 발광구조물(10)에 전기적으로 연결될 수 있다. 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11) 위에 배치될 수 있다. 상기 제1 전극(21)은 상기 활성층(12)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 제2 전극(22)은 상기 활성층(12) 위에 배치될 수 있다. 상기 발광구조물(10)은 상기 제1 전극(21)과 상기 제2 전극(22)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22) 사이에 인가되는 전원에 의하여 상기 발광구조물(10)의 상기 활성층(12)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(21)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(22)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 제1 절연층(41)을 포함할 수 있다. 상기 제1 절연층(41)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 제1 절연층(41)은 상기 활성층(12) 위에 배치될 수 있다. 상기 제1 절연층(41)은 상기 트랜지스터(30) 아래에 배치될 수 있다. 상기 제1 절연층(41)은 상기 발광구조물(10)과 상기 트랜지스터(30) 사이에 배치될 수 있다. 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13)과 상기 트랜지스터(30) 사이에 배치될 수 있다. 상기 제1 절연층(41)의 폭은 상기 제2 도전형 반도체층(13)의 폭에 비해 작게 제공될 수 있다.
실시 예에 의하면, 상기 반도체층(31)이 상기 제1 절연층(41) 위에 배치될 수 있다. 상기 제2 전극(22)은 상기 드레인 전극(34)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)의 제1 영역이 상기 반도체층(31)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)의 제1 영역이 상기 반도체층(31) 위에 배치될 수 있다. 상기 드레인 전극(34)의 제2 영역이 상기 제2 전극(22)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)의 제2 영역이 상기 제2 전극(22) 위에 배치될 수 있다. 이에 따라, 상기 게이트 전극(33)에 인가되는 전원에 의하여 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(34)을 통하여 상기 제2 전극(22)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(33)의 제어에 의하여 상기 제1 전극(21)과 상기 제2 전극(22) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(10)에서의 발광 여부가 제어될 수 있게 된다.
상기 제1 절연층(41)은 상기 발광구조물(10)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(41)은 상기 활성층(12)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(41)은 상기 활성층(12)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(12)에서 생성된 빛이 상기 트랜지스터(30)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(41)은 절연물을 포함할 수 있다. 상기 제1 절연층(41)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(41)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(41)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(41)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(41)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(41)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(10)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(10)에서 생성된 빛이 상기 트랜지스터(30)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(41)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 제2 절연층(43)을 포함할 수 있다. 상기 제2 절연층(43)은 상기 발광구조물(10)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(43)은 상기 제2 전극(22) 위에 배치될 수 있다. 상기 제2 절연층(43)은 상기 반도체층(31) 위에 배치될 수 있다. 상기 게이트 전극(33)은 상기 제2 절연층(43) 위에 배치될 수 있다. 예로서, 상기 소스 전극(32)은 상기 제2 절연층(43) 위에 배치될 수 있으며, 상기 소스 전극(32)의 일단이 상기 제2 절연층(43)을 관통하여 상기 반도체층(31)에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(34)은 상기 제2 절연층(43) 위에 배치될 수 있으며, 상기 드레인 전극(34)의 일단이 상기 제2 절연층(43)을 관통하여 상기 반도체층(31)에 전기적으로 연결될 수 있다.
예로서, 상기 제2 절연층(43)은 절연물을 포함할 수 있다. 상기 제2 절연층(43)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(43)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 기판(5)을 포함할 수 있다. 예로서 상기 기판(5)은 상기 발광구조물(10)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(5)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(5)에 제공된 요철 구조는 상기 발광구조물(10)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(12)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(5)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(30)의 제어를 통하여 상기 발광구조물(10)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(30)의 제어를 이용하여 상기 발광구조물(10)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(10)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(30)가 상기 발광구조물(10) 위에 배치되도록 함으로써, 상기 활성층(12)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(30)가 상기 활성층(12)의 측면에 배치된다면, 상기 트랜지스터(30)의 크기만큼 상기 활성층(12)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(30)가 상기 활성층(12) 위에 배치되도록 함으로써, 상기 활성층(12)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(10)에 생성되는 빛의 양은 상기 활성층(12)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(12)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 1에서는 하나의 발광구조물(10)과 하나의 트랜지스터(30)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 2 내지 도 7을 참조하여, 도 1에 도시된 반도체 소자의 제조방법 예를 순차적으로 설명하기로 한다. 도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 2 내지 도 7에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 A-A 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 2에 도시된 바와 같이, 기판(5) 위에 발광구조물(10)이 형성될 수 있다. 예로서, 상기 발광구조물(10)은 상기 기판(5) 위에 성장되어 형성될 수 있다. 상기 발광구조물(10)은 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(11)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(11)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(11)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(13)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(10)은 상기 활성층(12)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(12)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(11)과 상기 제2 도전형 반도체층(13)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(10)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(10)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(10)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(12)은 상기 제1 도전형 반도체층(11)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(13)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(12)은 화합물 반도체로 구현될 수 있다. 상기 활성층(12)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(11)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(11)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(11)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(11)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(13)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(5)은 상기 발광구조물(10)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(5)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(5)에 제공된 요철 구조는 상기 발광구조물(10)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(12)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(5)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(10) 위에 제1 절연층(41)이 형성될 수 있다. 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 예로서, 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13) 상부 일측에 배치될 수 있다. 상기 제1 절연층(41)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(41)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(41)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(41)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(41)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(41)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(41)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(10)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(41)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
다음으로, 도 3에 도시된 바와 같이, 상기 발광구조물(10) 위에 제2 전극(22)이 형성될 수 있다. 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13) 위에 제공될 수 있다. 상기 제2 전극(22)의 일부 영역은 상기 제1 절연층(41) 위에 제공될 수 있다.
예로서, 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(22)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 발광구조물(10)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(11)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(13)의 일부 영역과 상기 활성층(12)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(11)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(11)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(11)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 5에 도시된 바와 같이, 상기 제1 절연층(41) 위에 반도체층(31)이 형성될 수 있다. 상기 반도체층(31)은 상기 제1 절연층(41)의 상부 면 일부 영역에 배치될 수 있다. 상기 반도체층(31)은 상기 제1 절연층(41) 위에서 상기 제2 전극(22)과 소정 거리 이격되어 배치될 수 있다.
상기 반도체층(31)은 예컨대 상기 발광구조물(10)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(31)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(31)을 구성하는 물질은 상기 발광구조물(10)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(10)이 형성된 뒤에 상기 반도체층(31)이 형성되어도 상기 발광구조물(10)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(10)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 상기 발광구조물(10)의 상부 면과 측면에 제2 절연층(43)이 형성될 수 있다. 상기 제2 절연층(43)은 제1 컨택홀(51), 제2 컨택홀(52), 제3 컨택홀(53), 제4 컨택홀(54)를 포함할 수 있다. 상기 제1 컨택홀(51)에 의하여 상기 반도체층(31)의 제1 영역이 노출될 수 있다. 상기 제2 컨택홀(52)에 의하여 상기 반도체층(31)의 제2 영역이 노출될 수 있다. 상기 제3 컨택홀(53)에 의하여 상기 제2 전극(22)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(54)에 의하여 상기 제1 도전형 반도체층(11)의 일부 영역이 노출될 수 있다. 상기 제2 절연층(43)은 상기 발광구조물(10)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(43)은 상기 제2 전극(22) 위에 배치될 수 있다. 상기 제2 절연층(43)은 상기 반도체층(31) 위에 배치될 수 있다.
예로서, 상기 제2 절연층(43)은 절연물을 포함할 수 있다. 상기 제2 절연층(43)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(43)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 7에 도시된 바와 같이, 상기 제2 절연층(43) 위에 게이트 전극(33)이 형성될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31) 위에 형성될 수 있다. 그리고, 예를 들어 상기 게이트 전극(33)을 마스크로 하여 상기 반도체층(31)에 임플란트 공정을 통하여 불순물이 첨가될 수 있다. 이에 따라, 상기 반도체층(31)에서 소스 전극(32)이 전기적으로 연결될 제1 영역과 드레인 전극(34)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 제2 절연층(43) 위에 소스 전극(32), 드레인 전극(34), 제1 전극(21)이 형성될 수 있다. 상기 소스 전극(32)은 상기 제1 컨택홀(51)을 통하여 상기 반도체층(31)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)은 상기 제2 컨택홀(52)을 통하여 상기 반도체층(31)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제3 컨택홀(53)을 통하여 상기 제2 전극(22)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)에 의하여 상기 반도체층(31)의 제2 영역과 상기 제2 전극(22)이 전기적으로 연결될 수 있다.
상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(31)의 제1 영역과 제2 영역은 상기 게이트 전극(33) 아래에 배치된 상기 반도체층(31)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)과 이격되어 배치될 수 있다. 상기 게이트 전극(33)의 하부 면이 상기 반도체층(31)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(33)과 상기 반도체층(31) 사이에 상기 제2 절연층(43)이 제공될 수 있다. 예로서, 상기 게이트 전극(33)과 상기 반도체층(31)은 상기 제2 절연층(43)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(33)에 인가되는 전압의 크기에 따라 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(33)에 상기 트랜지스터(30)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 7에 도시된 바와 같이, 제1 전극(21)과 제2 전극(22)을 포함할 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22)은 상기 발광구조물(10)에 전기적으로 연결될 수 있다. 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11) 위에 배치될 수 있다. 상기 제1 전극(21)은 상기 활성층(12)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 제2 전극(22)은 상기 활성층(12) 위에 배치될 수 있다. 상기 발광구조물(10)은 상기 제1 전극(21)과 상기 제2 전극(22)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22) 사이에 인가되는 전원에 의하여 상기 발광구조물(10)의 상기 활성층(12)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(21)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 소스 전극(32), 상기 게이트 전극(33), 상기 드레인 전극(34)은 상기 제1 전극(21)과 같은 물질로 형성될 수 있다. 또한, 상기 소스 전극(32), 상기 게이트 전극(33), 상기 드레인 전극(34)은 상기 제1 전극(21)과 서로 다른 물질로 형성될 수도 있다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이고, 도 9는 도 8에 도시된 반도체 소자의 등가 회로도이다. 도 8 및 도 9를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 7을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 8 및 도 9에 도시된 바와 같이, 발광구조물(110), 제1 트랜지스터(130), 제2 트랜지스터(160)를 포함할 수 있다. 예로서, 상기 제1 트랜지스터(130)는 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)는 상기 발광구조물(110) 위에 배치될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 구동을 제어하여 상기 발광구조물(110)의 발광을 조절할 수 있다. 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)는 예로서 탑 게이트 트랜지스터 구조로 제공될 수 있다. 또한, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)는 바텀 게이트 트랜지스터 구조로 제공될 수도 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 활성층(112)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(113)은 상기 활성층(112) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(111)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(110)은 상기 활성층(112)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(112)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(110)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(110)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(112)은 상기 제1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(113)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(112)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(112)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(112)은 화합물 반도체로 구현될 수 있다. 상기 활성층(112)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)이 다중 우물 구조로 구현된 경우, 상기 활성층(112)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(111)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(111)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(111)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(111)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(111)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(113)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 제1 트랜지스터(130)는 제1 반도체층(131), 제1 소스 전극(132), 제1 게이트 전극(133), 제1 드레인 전극(134)을 포함할 수 있다. 상기 제1 트랜지스터(130)는 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제1 트랜지스터(130)는 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제1 트랜지스터(130)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(113)의 면적에 비해 작게 제공될 수 있다. 상기 제1 트랜지스터(130)는 상기 활성층(112) 위에 배치될 수 있다. 상기 제1 트랜지스터(130)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(112)의 면적에 비해 작게 제공될 수 있다.
상기 제2 트랜지스터(160)는 제2 반도체층(161), 제2 소스 전극(162), 제2 게이트 전극(163), 제2 드레인 전극(164)을 포함할 수 있다. 상기 제2 트랜지스터(160)는 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)는 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(113)의 면적에 비해 작게 제공될 수 있다. 상기 제2 트랜지스터(160)는 상기 활성층(112) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(112)의 면적에 비해 작게 제공될 수 있다.
상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 예컨대 상기 발광구조물(110)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 같은 물질로 형성될 수 있다. 또한, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 서로 다른 물질로 형성될 수도 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)을 구성하는 물질은 상기 발광구조물(110)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(110)이 형성된 뒤에 상기 제1 반도체층(131)과 상기 제2 반도체층(161)이 형성되어도 상기 발광구조물(110)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(110)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역 위에 배치될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역 위에 배치될 수 있다.
상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제1 반도체층(131)의 제1 영역과 제2 영역은 상기 제1 게이트 전극(133) 아래에 배치된 상기 제1 반도체층(131)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)과 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)의 하부 면이 상기 제1 반도체층(131)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131) 사이에 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역 위에 배치될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역 위에 배치될 수 있다.
상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제2 반도체층(161)의 제1 영역과 제2 영역은 상기 제2 게이트 전극(163) 아래에 배치된 상기 제2 반도체층(161)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)과 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)의 하부 면이 상기 제2 반도체층(161)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161) 사이에 상기 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자에 의하면, 도 8 및 도 9에 도시된 바와 같이, 상기 제1 트랜지스터(130)의 상기 제1 드레인 전극(134)과 상기 제2 트랜지스터(160)의 상기 제2 게이트 전극(163)이 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 제1 게이트 전극(133)에 상기 제1 트랜지스터(130)의 문턱전압을 넘는 전압이 인가되면 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로 전류가 흐를 수 있게 된다.
그리고, 상기 제1 게이트 전극(133)의 제어에 의하여 상기 제1 드레인 전극(134)에 전류가 흐르게 되면, 상기 제1 드레인 전극(134)에 전기적으로 연결된 상기 제2 게이트 전극(163)에 전원이 공급된다. 이때, 상기 제2 게이트 전극(163)에 상기 제2 트랜지스터(160)의 문턱전압을 넘는 전압이 인가되면 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 8 및 도 9에 도시된 바와 같이, 제1 전극(121)과 제2 전극(122)을 포함할 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122)은 상기 발광구조물(110)에 전기적으로 연결될 수 있다. 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 상기 제1 전극(121)은 상기 활성층(112)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 활성층(112) 위에 배치될 수 있다. 상기 발광구조물(110)은 상기 제1 전극(121)과 상기 제2 전극(122)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원에 의하여 상기 발광구조물(110)의 상기 활성층(112)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(121)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(122)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(122)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 8에 도시된 바와 같이, 제1 절연층(141)을 포함할 수 있다. 상기 제1 절연층(141)은 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제1 절연층(141)은 상기 활성층(112) 위에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제1 트랜지스터(130) 아래에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 트랜지스터(160) 아래에 배치될 수 있다. 상기 제1 절연층(141)은 상기 발광구조물(110)과 상기 제1 트랜지스터(130) 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 발광구조물(110)과 상기 제2 트랜지스터(160) 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113)과 상기 제1 트랜지스터(130) 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113)과 상기 제2 트랜지스터(160) 사이에 배치될 수 있다. 상기 제1 절연층(141)의 폭은 상기 제2 도전형 반도체층(113)의 폭에 비해 작게 제공될 수 있다. 상기 반도체 소자의 상부 방향에서 볼 때, 상기 제1 절연층(141)의 크기는 상기 제2 도전형 반도체층(113)에 비해 작게 제공될 수 있다. 상기 반도체 소자의 상부 방향에서 볼 때, 상기 제1 절연층(141)의 크기는 상기 활성층(112)에 비해 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)이 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 드레인 전극(164)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161) 위에 배치될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122) 위에 배치될 수 있다. 이에 따라, 상기 제2 게이트 전극(163)에 인가되는 전원에 의하여 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로의 전류 흐름이 제어될 수 있으며, 상기 제2 드레인 전극(164)을 통하여 상기 제2 전극(122)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 제2 게이트 전극(163)의 제어에 의하여 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(110)에서의 발광 여부가 제어될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 8 및 도 9에 도시된 바와 같이, 상기 제2 게이트 전극(163)에 전기적으로 연결된 금속층(124)이 제공될 수 있다. 예로서, 상기 금속층(124)은 상기 제2 소스 전극(162)의 일부 영역과 서로 수직 방향으로 중첩되도록 제공될 수 있다. 이에 따라, 상기 금속층(124)과 상기 제2 소스 전극(162) 간에 캐패시터(Cst)가 제공될 수 있다. 예로서, 상기 금속층(124)은 상기 제2 전극(122)과 동일 층에 제공될 수도 있다. 상기 금속층(124)은 상기 제2 전극(122)과 동일 물질로 제공될 수도 있다. 또한, 상기 금속층(124)은 상기 제2 전극(122)과 서로 다른 물질로 제공될 수도 있다.
실시 예에 의하면, 상기 제1 트랜지스터(130)는 일종의 스위칭 트랜지스터로 지칭될 수 있으며, 상기 제2 트랜지스터(160)는 일종의 구동 트랜지스터로 지칭될 수 있다. 상기 제1 트랜지스터(130)의 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 트랜지스터(130)에서의 전류 흐름이 제어될 수 있고, 상기 제1 트랜지스터(130)의 구동에 의하여 상기 제2 트랜지스터(160)에서의 전류 흐름이 제어될 수 있다. 한편, 상기 제1 드레인 전극(134)으로부터 상기 제2 게이트 전극(163)으로 흐르는 전류가 온(on) 상태애서 오프(off) 상태로 변경되는 경우에도, 상기 캐패시터(Cst)에 의하여 일정 시간 동안 상기 제2 트랜지스터(160)에서 전류가 흐를 수 있게 된다. 상기 캐패시터(Cst)는 스토리지 캐패시터로 지칭될 수 있다. 상기 캐패시터(Cst)는 상기 금속층(124)의 일부 영역이 하부전극으로 제공되고 상기 소스 전극(162)의 일부 영역이 상부전극으로 제공될 수 있다. 이에 따라, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 구동을 제어함으로써, 상기 발광구조물(110)의 발광 여부 및 발광 시간을 능동적으로 제어할 수 있게 된다. 실시 예에 따른 반도체 소자에 의하면, 예로서, 상기 제1 전극(121), 상기 제1 소스 전극(132), 상기 제1 게이트 전극(133), 상기 제2 소스 전극(162)에 외부 전원이 인가될 수 있다.
상기 제1 절연층(141)은 상기 발광구조물(110)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(141)은 상기 활성층(112)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(141)은 상기 활성층(112)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(141)은 절연물을 포함할 수 있다. 상기 제1 절연층(141)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(141)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(141)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(141)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(141)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(141)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(110)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(110)에서 생성된 빛이 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(141)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 8에 도시된 바와 같이, 제2 절연층(143)을 포함할 수 있다. 상기 제2 절연층(143)은 상기 발광구조물(110)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제2 전극(122) 위에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제1 반도체층(131) 위에 배치될 수 있다. 상기 제1 게이트 전극(133)은 상기 제2 절연층(143) 위에 배치될 수 있다. 예로서, 상기 제1 소스 전극(132)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제1 소스 전극(132)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제1 반도체층(131)에 전기적으로 연결될 수 있다. 또한, 상기 제1 드레인 전극(134)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제1 드레인 전극(134)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제1 반도체층(131)에 전기적으로 연결될 수 있다.
또한, 상기 제2 절연층(143)은 상기 제2 반도체층(161) 위에 배치될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 절연층(143) 위에 배치될 수 있다. 예로서, 상기 제2 소스 전극(162)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제2 소스 전극(162)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 또한, 상기 제2 드레인 전극(164)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제2 드레인 전극(164)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 다른 일단이 상기 제2 전극(122)에 전기적으로 연결될 수 있다.
예로서, 상기 제2 절연층(143)은 절연물을 포함할 수 있다. 상기 제2 절연층(143)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(143)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 8에 도시된 바와 같이, 기판(105)을 포함할 수 있다. 예로서 상기 기판(105)은 상기 발광구조물(110)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(105)에 제공된 요철 구조는 상기 발광구조물(110)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(112)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(105)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 제어를 통하여 상기 발광구조물(110)에서의 발광을 능동적으로 제어할 수 있게 된다. 실시 예에 의하면, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 제어를 이용하여 상기 발광구조물(110)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(110)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)가 상기 발광구조물(110) 위에 배치되도록 함으로써, 상기 활성층(112)의 크기를 최대화할 수 있다. 만약에 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)가 상기 활성층(112)의 측면에 배치된다면, 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)의 크기만큼 상기 활성층(112)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)가 상기 활성층(112) 위에 배치되도록 함으로써, 상기 활성층(112)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(110)에 생성되는 빛의 양은 상기 활성층(112)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(112)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 8 및 도 9에서는 하나의 발광구조물(110)과 두 개의 트랜지스터(130, 160)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 10 내지 도 15를 참조하여, 도 8에 도시된 반도체 소자의 제조방법을 순차적으로 설명하기로 한다. 도 10 내지 도 15는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 10 내지 도 15에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 B-B 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 10에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 발광구조물(110)은 상기 기판(105) 위에 성장되어 형성될 수 있다. 상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(111)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(110)은 상기 활성층(112)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(112)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(110)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(110)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(112)은 상기 제1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(113)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(112)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(112)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(112)은 화합물 반도체로 구현될 수 있다. 상기 활성층(112)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)이 다중 우물 구조로 구현된 경우, 상기 활성층(112)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(111)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(111)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(111)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(111)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(111)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(113)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(105)은 상기 발광구조물(110)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(105)에 제공된 요철 구조는 상기 발광구조물(110)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(112)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(105)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(110) 위에 제1 절연층(141)이 형성될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 예로서, 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113) 상부 일측에 배치될 수 있다. 상기 제1 절연층(141)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(141)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(141)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(141)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(141)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(141)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(141)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(110)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(141)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 발광구조물(110) 위에 제2 전극(122)이 형성될 수 있다. 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113) 위에 제공될 수 있다. 상기 제2 전극(122)의 일부 영역은 상기 제1 절연층(141) 위에 제공될 수 있다. 또한, 상기 제1 절연층(141) 위에 금속층(124)이 형성될 수 있다. 상기 제2 전극(122)과 상기 금속층(124)은 서로 이격되어 배치될 수 있다.
예로서, 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(122)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(122)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 금속층(124)은 예로서 상기 제2 전극(122)과 동일 물질로 제공될 수 있다. 또한 상기 금속층(124)은 상기 제2 전극(122)과 서로 다른 물질로 제공될 수도 있다.
이어서, 도 12에 도시된 바와 같이, 상기 발광구조물(110)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(113)의 일부 영역과 상기 활성층(112)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(111)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(111)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(111)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 13에 도시된 바와 같이, 상기 제1 절연층(141) 위에 제1 반도체층(131)과 제2 반도체층(161)이 형성될 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 상기 제1 절연층(141)의 상부 면 일부 영역에 배치될 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 상기 제1 절연층(141) 위에 배치될 수 있으며 상기 제2 전극(122)과 소정 거리 이격되어 배치될 수 있다.
상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 예컨대 상기 발광구조물(110)을 형성하는 물질과 서로 다른 물질을 포함할 수 있다. 예로서, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(132)을 구성하는 물질은 상기 발광구조물(110)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(110)이 형성된 뒤에 상기 제1 반도체층(131) 또는 상기 제2 반도체층(161)이 형성되어도 상기 발광구조물(110)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(110)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 14에 도시된 바와 같이, 상기 발광구조물(110)의 상부 면과 측면에 제2 절연층(143)이 형성될 수 있다. 상기 제2 절연층(143)은 제1 컨택홀(151), 제2 컨택홀(152), 제3 컨택홀(153), 제4 컨택홀(154), 제5 컨택홀(155). 제6 컨택홀(156), 제7 컨택홀(157)을 포함할 수 있다. 상기 제1 컨택홀(151)에 의하여 상기 제2 반도체층(161)의 제1 영역이 노출될 수 있다. 상기 제2 컨택홀(152)에 의하여 상기 제2 반도체층(161)의 제2 영역이 노출될 수 있다. 상기 제3 컨택홀(153)에 의하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(154)에 의하여 상기 제1 반도체층(131)의 제1 영역이 노출될 수 있다. 상기 제5 컨택홀(155)에 의하여 상기 제1 반도체층(131)의 제2 영역이 노출될 수 있다. 상기 제6 컨택홀(156)에 의하여 상기 금속층(124)의 일부 영역이 노출될 수 있다. 상기 제7 컨택홀(157)에 의하여 상기 제2 전극(122)의 일부 영역이 노출될 수 있다. 상기 제2 절연층(143)은 상기 발광구조물(110)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제2 전극(122) 위에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제1 반도체층(131) 위에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제2 반도체층(161) 위에 배치될 수 있다.
예로서, 상기 제2 절연층(143)은 절연물을 포함할 수 있다. 상기 제2 절연층(143)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(143)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 15에 도시된 바와 같이, 상기 제2 절연층(143) 위에 제1 게이트 전극(133)과 제2 게이트 전극(163)이 형성될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131) 위에 형성될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161) 위에 형성될 수 있다. 이때, 상기 제2 게이트 전극(163)으로부터 연장된 일 영역은 상기 제6 컨택홀(156)을 통하여 상기 금속층(124)에 전기적으로 연결될 수 있다. 그리고, 예를 들어 상기 제1 게이트 전극(133)과 상기 제2 게이트 전극(163)을 마스크로 하여 상기 제1 반도체층(131)과 상기 제2 반도체층(161)에 임플란트 공정을 통하여 불순물이 첨가될 수 있다. 이에 따라, 상기 제1 반도체층(131)에서 제1 소스 전극(132)이 전기적으로 연결될 제1 영역과 제1 드레인 전극(134)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다. 또한, 상기 제2 반도체층(161)에서 제2 소스 전극(162)이 전기적으로 연결될 제1 영역과 제2 드레인 전극(164)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다.
이어서, 도 15에 도시된 바와 같이, 상기 제2 절연층(143) 위에 제1 소스 전극(132), 제1 드레인 전극(134), 제2 소스 전극(162), 제2 드레인 전극(164), 제1 전극(121)이 형성될 수 있다. 상기 제1 소스 전극(132)은 상기 제4 컨택홀(154)을 통하여 상기 제1 반도체층(131)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(134)은 상기 제5 컨택홀(155)을 통하여 상기 제1 반도체층(131)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(162)은 상기 제1 컨택홀(151)을 통하여 상기 제2 반도체층(161)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 컨택홀(152)을 통하여 상기 제2 반도체층(161)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제7 컨택홀(157)을 통하여 상기 제2 전극(122)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)에 의하여 상기 제2 반도체층(161)의 제2 영역과 상기 제2 전극(122)이 전기적으로 연결될 수 있다.
상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역 위에 배치될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역 위에 배치될 수 있다. 상기 제1 드레인 전극(134)는 상기 제2 게이트 전극(163)에 전기적으로 연결될 수 있다.
상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제1 반도체층(131)의 제1 영역과 제2 영역은 상기 제1 게이트 전극(133) 아래에 배치된 상기 제1 반도체층(131)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)과 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)의 하부 면이 상기 제1 반도체층(131)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131) 사이에 상기 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역 위에 배치될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역 위에 배치될 수 있다. 상기 제2 소스 전극(162)의 일부 영역이 상기 금속층(124)의 일부 영역과 수직 방향에서 서로 중첩되어 배치될 수 있다. 이에 따라, 상기 중첩된 상기 제2 소스 전극(162)과 상기 금속층(124) 사이에 캐패시터가 제공될 수 있다.
상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제2 반도체층(161)의 제1 영역과 제2 영역은 상기 제2 게이트 전극(163) 아래에 배치된 상기 제2 반도체층(161)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)과 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)의 하부 면이 상기 제2 반도체층(161)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161) 사이에 상기 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 제1 게이트 전극(133)에 상기 제1 트랜지스터(130)의 문턱전압을 넘는 전압이 인가되면 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로 전류가 흐를 수 있게 된다.
그리고, 상기 제1 게이트 전극(133)의 제어에 의하여 상기 제1 드레인 전극(134)에 전류가 흐르게 되면, 상기 제1 드레인 전극(134)에 전기적으로 연결된 상기 제2 게이트 전극(163)에 전원이 공급된다. 이때, 상기 제2 게이트 전극(163)에 상기 제2 트랜지스터(160)의 문턱전압을 넘는 전압이 인가되면 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 15에 도시된 바와 같이, 제1 전극(121)과 제2 전극(122)을 포함할 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122)은 상기 발광구조물(110)에 전기적으로 연결될 수 있다. 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 상기 제1 전극(121)은 상기 활성층(112)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 활성층(112) 위에 배치될 수 있다. 상기 발광구조물(110)은 상기 제1 전극(121)과 상기 제2 전극(122)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원에 의하여 상기 발광구조물(110)의 상기 활성층(112)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(121)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(122)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(122)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 의하면, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)이 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 드레인 전극(164)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161) 위에 배치될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122) 위에 배치될 수 있다. 이에 따라, 상기 제2 게이트 전극(163)에 인가되는 전원에 의하여 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로의 전류 흐름이 제어될 수 있으며, 상기 제2 드레인 전극(164)을 통하여 상기 제2 전극(122)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 제2 게이트 전극(163)의 제어에 의하여 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(110)에서의 발광 여부가 제어될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자에 의하면, 상기 제2 게이트 전극(163)에 전기적으로 연결된 금속층(124)이 제공될 수 있다. 예로서, 상기 금속층(124)은 상기 제2 소스 전극(162)의 일부 영역과 서로 수직 방향으로 중첩되도록 제공될 수 있다. 이에 따라, 상기 금속층(124)과 상기 제2 소스 전극(162) 간에 캐패시터(Cst)가 제공될 수 있다.
실시 예에 의하면, 상기 제1 트랜지스터(130)는 일종의 스위칭 트랜지스터로 지칭될 수 있으며, 상기 제2 트랜지스터(160)는 일종의 구동 트랜지스터로 지칭될 수 있다. 상기 제1 트랜지스터(130)의 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 트랜지스터(130)에서의 전류 흐름이 제어될 수 있고, 상기 제1 트랜지스터(130)의 구동에 의하여 상기 제2 트랜지스터(160)에서의 전류 흐름이 제어될 수 있다. 한편, 상기 제1 드레인 전극(134)으로부터 상기 제2 게이트 전극(163)으로 흐르는 전류가 온(on) 상태애서 오프(off) 상태로 변경되는 경우에도, 상기 스토리지 캐패시터(Cst)에 의하여 일정 시간 동안 상기 제2 트랜지스터(160)에서 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 구동을 제어함으로써, 상기 발광구조물(110)의 발광 여부 및 발광 시간을 능동적으로 제어할 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 16을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 15를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 발광구조물(210)과 트랜지스터(230)를 포함할 수 있다. 예로서, 상기 트랜지스터(230)는 상기 발광구조물(210) 위에 배치될 수 있다. 상기 트랜지스터(230)는 상기 발광구조물(210)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(230)의 구동을 제어하여 상기 발광구조물(210)의 발광을 조절할 수 있다. 상기 트랜지스터(230)는 예로서 탑 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(210)은 제1 도전형 반도체층(211), 활성층(212), 제2 도전형 반도체층(213)을 포함할 수 있다. 상기 활성층(212)은 상기 제1 도전형 반도체층(211)과 상기 제2 도전형 반도체층(213) 사이에 배치될 수 있다. 예로서, 상기 활성층(212)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(213)은 상기 활성층(212) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(211)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(211)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(211)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(213)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(210)은 상기 활성층(212)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(212)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(211)과 상기 제2 도전형 반도체층(213)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(210)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(210)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(210)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(212)은 상기 제1 도전형 반도체층(211)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(213)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(212)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(212)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(212)은 화합물 반도체로 구현될 수 있다. 상기 활성층(212)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)이 다중 우물 구조로 구현된 경우, 상기 활성층(212)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(211)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(211)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(211)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(211)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(211)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(213)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 트랜지스터(230)는 반도체층(231), 소스 전극(232), 게이트 전극(233), 드레인 전극(234)을 포함할 수 있다. 상기 트랜지스터(230)는 상기 발광구조물(210) 위에 배치될 수 있다. 상기 트랜지스터(230)는 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 트랜지스터(230)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(213)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(230)는 상기 활성층(212) 위에 배치될 수 있다. 상기 트랜지스터(230)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(212)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(231)은 예컨대 상기 발광구조물(210)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(231)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(231)을 구성하는 물질은 상기 발광구조물(210)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(210)이 형성된 뒤에 상기 반도체층(231)이 형성되어도 상기 발광구조물(210)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(210)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(231)의 제1 영역과 제2 영역은 상기 게이트 전극(233) 아래에 배치된 상기 반도체층(231)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)과 이격되어 배치될 수 있다. 상기 게이트 전극(233)의 하부 면이 상기 반도체층(231)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(233)과 상기 반도체층(231) 사이에 제2 절연층(243)이 제공될 수 있다. 예로서, 상기 게이트 전극(233)과 상기 반도체층(231)은 상기 제2 절연층(243)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(233)에 인가되는 전압의 크기에 따라 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(233)에 상기 트랜지스터(230)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제1 전극(221)과 제2 전극(222)을 포함할 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222)은 상기 발광구조물(210)에 전기적으로 연결될 수 있다. 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있다. 상기 제1 전극(221)은 상기 활성층(212)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 활성층(212) 위에 배치될 수 있다. 상기 발광구조물(210)은 상기 제1 전극(221)과 상기 제2 전극(222)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가되는 전원에 의하여 상기 발광구조물(210)의 상기 활성층(212)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(221)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(222)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제1 절연층(241)을 포함할 수 있다. 상기 제1 절연층(241)은 상기 발광구조물(210) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 발광구조물(210)의 상부 면 위와 측면에 배치될 수 있다. 상기 제1 절연층(241)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 활성층(212) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 트랜지스터(230) 아래에 배치될 수 있다. 상기 제1 절연층(241)은 상기 발광구조물(210)과 상기 트랜지스터(230) 사이에 배치될 수 있다. 상기 제1 절연층(241)은 상기 제2 도전형 반도체층(213)과 상기 트랜지스터(230) 사이에 배치될 수 있다.
실시 예에 의하면, 상기 반도체층(231)이 상기 제1 절연층(241) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 드레인 전극(234)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 제1 영역이 상기 반도체층(231)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 제1 영역이 상기 반도체층(231) 위에 배치될 수 있다. 상기 드레인 전극(234)의 제2 영역이 상기 제2 전극(222)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 제2 영역이 상기 제2 전극(222) 위에 배치될 수 있다. 상기 드레인 전극(234)의 일단이 상기 제1 절연층(241)을 관통하여 상기 제2 전극(222)에 전기적으로 연결될 수 있다. 예로서, 상기 드레인 전극(234)의 일단이 상기 제1 절연층(241)을 관통하여 상기 제2 전극(222)의 상부 면에 접촉될 수 있다.
이에 따라, 상기 게이트 전극(233)에 인가되는 전원에 의하여 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(234)을 통하여 상기 제2 전극(222)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(233)의 제어에 의하여 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(210)에서의 발광 여부가 제어될 수 있게 된다.
상기 제1 절연층(241)은 상기 발광구조물(210)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(241)은 상기 활성층(212)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(241)은 상기 활성층(212)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(212)에서 생성된 빛이 상기 트랜지스터(230)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(241)은 절연물을 포함할 수 있다. 상기 제1 절연층(241)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(241)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(241)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(241)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(241)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(241)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(210)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(210)에서 생성된 빛이 상기 트랜지스터(230)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(241)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제2 절연층(243)을 포함할 수 있다. 상기 제2 절연층(243)은 상기 발광구조물(210)의 상부 면 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 발광구조물(210)의 측면에 배치될 수 있다. 상기 제2 절연층(243)은 상기 제1 절연층(241) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 반도체층(231) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 제2 전극(222) 위에 배치될 수 있다. 상기 게이트 전극(233)은 상기 제2 절연층(243) 위에 배치될 수 있다. 예로서, 상기 소스 전극(232)은 상기 제2 절연층(243) 위에 배치될 수 있으며, 상기 소스 전극(232)의 일단이 상기 제2 절연층(243)을 관통하여 상기 반도체층(231)에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(234)은 상기 제2 절연층(243) 위에 배치될 수 있으며, 상기 드레인 전극(234)의 일단이 상기 제2 절연층(243)을 관통하여 상기 반도체층(231)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 다른 일단이 상기 제1 절연층(241)과 상기 제2 절연층(243)을 관통하여 상기 제2 전극(222)에 접촉될 수 있다.
예로서, 상기 제2 절연층(243)은 절연물을 포함할 수 있다. 상기 제2 절연층(243)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(243)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제3 절연층(245)을 포함할 수 있다. 상기 제3 절연층(245)은 상기 제2 절연층(243) 위에 배치될 수 있다. 상기 제3 절연층(245)은 상기 트랜지스터(230) 위에 배치될 수 있다. 예로서, 상기 제3 절연층(245)은 절연물을 포함할 수 있다. 상기 제3 절연층(245)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(245)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제1 본딩패드(271), 제2 본딩패드(273), 제3 본딩패드(275)를 포함할 수 있다. 상기 제1 본딩패드(271)는 상기 제1 전극(221)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(271)는 상기 제1 전극(221) 위에 배치될 수 있다. 상기 제1 본딩패드(271)는 상기 제3 절연층(245) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(273)와 상기 제3 본딩패드(275)는 상기 제3 절연층(245) 위에 배치될 수 있다. 상기 제2 본딩패드(273)는 상기 소스 전극(232)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(273)의 일단은 상기 제3 절연층(245)을 관통하여 상기 소스 전극(232)의 상부 면에 접촉되어 배치될 수 있다. 상기 제3 본딩패드(275)는 상기 게이트 전극(233)에 전기적으로 연결될 수 있다. 예로서, 상기 제3 본딩패드(275)의 일단은 상기 제3 절연층(245)을 관통하여 상기 게이트 전극(233)의 상부 면에 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)는 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au, In, InAg, AuIn 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 기판(205)을 포함할 수 있다. 예로서 상기 기판(205)은 상기 발광구조물(210)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(205)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(205)에 제공된 요철 구조는 상기 발광구조물(210)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(212)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(205)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자는 예로서 플립칩 본딩 방식에 의하여 외부로부터 전원을 공급 받을 수도 있다. 도 16에는 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 상부 방향에 제공된 것으로 도시되었으나, 플립칩 본딩 방식이 적용되는 경우에는 상하 구조가 반전되어 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 아래에 배치되도록 제공될 수 있다. 이에 따라, 상기 기판(205)이 상부에 배치될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자가 플립칩 본딩 방식에 의하여 회로 기판에 전기적으로 연결되는 경우, 상기 제1 본딩패드(271)를 통하여 상기 제1 전극(221)에 전원이 공급될 수 있다. 또한, 상기 제2 본딩패드(273)를 통하여 상기 소스 전극(232)에 전원이 공급될 수 있다. 또한, 상기 제3 본딩패드(275)를 통하여 상기 게이트 전극(233)에 전원이 공급될 수 있다. 이에 따라, 상기 제3 본딩패드(275)를 통하여 상기 트랜지스터(230)의 문턱 전압보다 큰 전압이 인가되면, 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐르게 된다. 그리고, 상기 드레인 전극(234)을 통하여 상기 제2 전극(222)에 전원이 인가될 수 있게 된다. 또한, 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가된 전원에 의하여 상기 발광구조물(210)에서 빛이 생성될 수 있게 된다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(230)의 제어를 통하여 상기 발광구조물(210)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(230)의 제어를 이용하여 상기 발광구조물(210)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(210)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(230)가 상기 발광구조물(210) 위에 배치되도록 함으로써, 상기 활성층(212)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(230)가 상기 활성층(212)의 측면에 배치된다면, 상기 트랜지스터(230)의 크기만큼 상기 활성층(212)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(230)가 상기 활성층(212) 위에 배치되도록 함으로써, 상기 활성층(212)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(210)에서 생성되는 빛의 양은 상기 활성층(212)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(212)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 16에서는 하나의 발광구조물(210)과 하나의 트랜지스터(230)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 17 내지 도 24를 참조하여, 도 16에 도시된 반도체 소자의 제조방법을 순차적으로 설명하기로 한다. 도 17 내지 도 24는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 17 내지 도 24에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 C-C 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 17에 도시된 바와 같이, 기판(205) 위에 발광구조물(210)이 형성될 수 있다. 예로서, 상기 발광구조물(210)은 상기 기판(205) 위에 성장되어 형성될 수 있다. 상기 발광구조물(210)은 제1 도전형 반도체층(211), 활성층(212), 제2 도전형 반도체층(213)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(211)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(211)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(211)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(213)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(210)은 상기 활성층(212)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(212)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(211)과 상기 제2 도전형 반도체층(213)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(210)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(210)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(210)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(212)은 상기 제1 도전형 반도체층(211)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(213)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(212)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(212)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(212)은 화합물 반도체로 구현될 수 있다. 상기 활성층(212)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)이 다중 우물 구조로 구현된 경우, 상기 활성층(212)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(211)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(211)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(211)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(211)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(211)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(213)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(205)은 상기 발광구조물(210)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(205)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(205)에 제공된 요철 구조는 상기 발광구조물(210)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(212)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(205)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(210) 위에 제2 전극(222)이 형성될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)의 상부 면 일부 영역에 배치될 수 있다.
예로서, 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(222)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 제2 전극(222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 18에 도시된 바와 같이, 상기 발광구조물(210)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(211)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(213)의 일부 영역과 상기 활성층(212)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(211)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(211)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(211)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 19에 도시된 바와 같이, 상기 발광구조물(210) 위에 제1 절연층(241)이 형성될 수 있다. 상기 제1 절연층(241)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 제2 전극(222) 위에 배치될 수 있다. 상기 제1 절연층(241)은 제1 컨택홀(251)과 제2 컨택홀(252)을 포함할 수 있다. 상기 제1 컨택홀(251)을 통하여 상기 제2 전극(222)이 노출될 수 있다. 상기 제2 컨택홀(252)을 통하여 상기 제1 도전형 반도체층(211)이 노출될 수 있다.
예로서, 상기 제1 절연층(241)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(241)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(241)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(241)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(241)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(241)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(241)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(210)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(241)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
그리고, 도 20에 도시된 바와 같이, 상기 제1 절연층(241) 위에 반도체층(231)이 형성될 수 있다. 상기 반도체층(231)은 상기 제1 절연층(241)의 상부 면 일부 영역에 배치될 수 있다. 예로서, 상기 반도체층(231)은 상기 제1 절연층(241) 위에서 상기 제2 전극(222)과 수직 방향에서 서로 중첩되어 배치될 수 있다.
상기 반도체층(231)은 예컨대 상기 발광구조물(210)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(231)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(231)을 구성하는 물질은 상기 발광구조물(210)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(210)이 형성된 뒤에 상기 반도체층(231)이 형성되어도 상기 발광구조물(210)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(210)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 21에 도시된 바와 같이, 상기 발광구조물(210)의 상부 면 위와 측면에 제2 절연층(243)이 형성될 수 있다. 상기 제2 절연층(243)은 제3 컨택홀(253), 제4 컨택홀(254), 제5 컨택홀(255), 제6 컨택홀(256)을 포함할 수 있다. 상기 제3 컨택홀(253)에 의하여 상기 제2 전극(222)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(254)에 의하여 상기 제1 도전형 반도체층(211)의 일부 영역이 노출될 수 있다. 상기 제5 컨택홀(255)에 의하여 상기 반도체층(231)의 제1 영역이 노출될 수 있다. 상기 제6 컨택홀(256)에 의하여 상기 반도체층(231)의 제2 영역이 노출될 수 있다. 상기 제2 절연층(243)은 상기 제2 전극(222) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 반도체층(231) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 제1 절연층(241) 위에 배치될 수 있다.
예로서, 상기 제2 절연층(243)은 절연물을 포함할 수 있다. 상기 제2 절연층(243)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(243)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 22에 도시된 바와 같이, 상기 제2 절연층(243) 위에 게이트 전극(233)이 형성될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231) 위에 형성될 수 있다. 그리고, 예를 들어 상기 게이트 전극(233)을 마스크로 하여 상기 반도체층(231)에 임플란트 공정을 통하여 불순물이 첨가될 수 있다. 이에 따라, 상기 반도체층(231)에서 소스 전극(232)이 전기적으로 연결될 제1 영역과 드레인 전극(234)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다.
이어서, 도 22에 도시된 바와 같이, 상기 제2 절연층(243) 위에 소스 전극(232), 드레인 전극(234), 제1 전극(221)이 형성될 수 있다. 상기 소스 전극(232)은 상기 제5 컨택홀(255)을 통하여 상기 반도체층(231)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)은 상기 제6 컨택홀(256)을 통하여 상기 반도체층(231)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제3 컨택홀(253)을 통하여 상기 제2 전극(222)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)에 의하여 상기 반도체층(231)의 제2 영역과 상기 제2 전극(222)이 전기적으로 연결될 수 있다.
상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(231)의 제1 영역과 제2 영역은 상기 게이트 전극(233) 아래에 배치된 상기 반도체층(231)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)과 이격되어 배치될 수 있다. 상기 게이트 전극(233)의 하부 면이 상기 반도체층(231)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(233)과 상기 반도체층(231) 사이에 상기 제2 절연층(243)이 제공될 수 있다. 예로서, 상기 게이트 전극(233)과 상기 반도체층(231)은 상기 제2 절연층(243)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(233)에 인가되는 전압의 크기에 따라 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(233)에 상기 트랜지스터(230)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 22에 도시된 바와 같이, 제1 전극(221)과 제2 전극(222)을 포함할 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222)은 상기 발광구조물(210)에 전기적으로 연결될 수 있다. 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있다. 상기 제1 전극(221)은 상기 활성층(212)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 활성층(212) 위에 배치될 수 있다. 상기 발광구조물(210)은 상기 제1 전극(221)과 상기 제2 전극(222)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가되는 전원에 의하여 상기 발광구조물(210)의 상기 활성층(212)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(221)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 소스 전극(232), 상기 게이트 전극(233), 상기 드레인 전극(234)은 상기 제1 전극(221)과 같은 물질로 형성될 수 있다. 또한, 상기 소스 전극(232), 상기 게이트 전극(233), 상기 드레인 전극(234)은 상기 제1 전극(221)과 서로 다른 물질로 형성될 수도 있다.
다음으로, 도 23에 도시된 바와 같이, 상기 제2 절연층(243) 위에 제3 절연층(245)이 형성될 수 있다. 상기 제3 절연층(245)은 상기 발광구조물(210) 위에 배치될 수 있다. 상기 제3 절연층(245)은 상기 트랜지스터(230) 위에 배치될 수 있다. 상기 제3 절연층(245)은 제7 컨택홀(257), 제8 컨택홀(258), 제9 컨택홀(259)를 포함할 수 있다. 상기 제7 컨택홀(257)에 의하여 상기 제1 전극(221)의 일부 영역이 노출될 수 있다. 상기 제8 컨택홀(258)에 의하여 상기 소스 전극(232)의 일부 영역이 노출될 수 있다. 상기 제9 컨택홀(259)에 의하여 상기 게이트 전극(233)의 일부 영역이 노출될 수 있다.
예로서, 상기 제3 절연층(245)은 절연물을 포함할 수 있다. 상기 제3 절연층(245)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(245)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
이어서, 도 24에 도시된 바와 같이, 상기 제3 절연층(245) 위에 제1 본딩패드(271), 제2 본딩패드(273), 제3 본딩패드(275)가 형성될 수 있다. 상기 제1 본딩패드(271)는 상기 제1 전극(221)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(271)는 상기 제3 절연막(245)에 제공된 상기 제7 컨택홀(257)을 통하여 상기 제1 전극(221)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(273)는 상기 소스 전극(232)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(273)는 상기 제3 절연막(245)에 제공된 상기 제8 컨택홀(258)을 통하여 상기 소스 전극(232)의 상부 면에 접촉될 수 있다. 상기 제3 본딩패드(275)는 상기 게이트 전극(233)에 전기적으로 연결될 수 있다. 예로서, 상기 제3 본딩패드(275)는 상기 제3 절연막(245)에 제공된 상기 제9 컨택홀(259)을 통하여 상기 게이트 전극(233)의 상부 면에 접촉될 수 있다.
한편, 실시 예에 따른 반도체 소자는 예로서 플립칩 본딩 방식에 의하여 외부로부터 전원을 공급 받을 수도 있다. 도 24에는 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 상부 방향에 제공된 것으로 도시되었으나, 플립칩 본딩 방식이 적용되는 경우에는 상하 구조가 반전되어 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 아래에 배치되도록 제공될 수 있다. 이에 따라, 상기 기판(205)이 상부에 배치될 수 있게 된다. 예로서, 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)는 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au, In, InAg, AuIn 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
이와 같이 실시 예에 따른 반도체 소자가 플립칩 본딩 방식에 의하여 회로 기판에 전기적으로 연결되는 경우, 상기 제1 본딩패드(271)를 통하여 상기 제1 전극(221)에 전원이 공급될 수 있다. 또한, 상기 제2 본딩패드(273)를 통하여 상기 소스 전극(232)에 전원이 공급될 수 있다. 또한, 상기 제3 본딩패드(275)를 통하여 상기 게이트 전극(233)에 전원이 공급될 수 있다. 이에 따라, 상기 제3 본딩패드(275)를 통하여 상기 트랜지스터(230)의 문턱 전압보다 큰 전압이 인가되면, 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐르게 된다. 그리고, 상기 드레인 전극(234)을 통하여 상기 제2 전극(222)에 전원이 인가될 수 있게 된다. 또한, 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가된 전원에 의하여 상기 발광구조물(210)에서 빛이 생성될 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 25를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 24를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 발광구조물(310)과 트랜지스터(330)를 포함할 수 있다. 예로서, 상기 트랜지스터(330)는 상기 발광구조물(310) 위에 배치될 수 있다. 상기 트랜지스터(330)는 상기 발광구조물(310)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(330)의 구동을 제어하여 상기 발광구조물(310)의 발광을 조절할 수 있다. 상기 트랜지스터(330)는 예로서 바텀 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(310)은 제1 도전형 반도체층(311), 활성층(312), 제2 도전형 반도체층(313)을 포함할 수 있다. 상기 활성층(312)은 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313) 사이에 배치될 수 있다. 예로서, 상기 활성층(312)은 상기 제1 도전형 반도체층(311) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(313)은 상기 활성층(312) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(311)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(311)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(311)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(313)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(310)은 상기 활성층(312)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(312)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(310)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(310)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(310)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(312)은 상기 제1 도전형 반도체층(311)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(313)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(312)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(312)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(312)은 화합물 반도체로 구현될 수 있다. 상기 활성층(312)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)이 다중 우물 구조로 구현된 경우, 상기 활성층(312)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(311)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(311)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(311)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(311)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(311)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(313)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 트랜지스터(330)는 반도체층(331), 소스 전극(332), 게이트 전극(333), 드레인 전극(334)을 포함할 수 있다. 상기 트랜지스터(330)는 상기 발광구조물(310) 위에 배치될 수 있다. 상기 트랜지스터(330)는 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 트랜지스터(330)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(313)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(330)는 상기 활성층(312) 위에 배치될 수 있다. 상기 트랜지스터(330)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(312)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(331)은 예컨대 상기 발광구조물(310)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(331)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(331)을 구성하는 물질은 상기 발광구조물(310)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(310)이 형성된 뒤에 상기 반도체층(331)이 형성되어도 상기 발광구조물(310)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(310)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(333)은 상기 반도체층(331)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 예로서, 상기 반도체층(331)의 제1 영역과 제2 영역은 상기 게이트 전극(333) 위에 배치된 상기 반도체층(331)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)과 이격되어 배치될 수 있다. 상기 게이트 전극(333)의 상부 면이 상기 반도체층(331)의 하부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(333)과 상기 반도체층(331) 사이에 제2 절연층(343)이 제공될 수 있다. 예로서, 상기 게이트 전극(333)과 상기 반도체층(331)은 상기 제2 절연층(343)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(333)에 인가되는 전압의 크기에 따라 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(333)에 상기 트랜지스터(30)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 제1 전극(321)과 제2 전극(322)을 포함할 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322)은 상기 발광구조물(310)에 전기적으로 연결될 수 있다. 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311) 위에 배치될 수 있다. 상기 제1 전극(321)은 상기 활성층(312)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 제2 전극(322)은 상기 활성층(312) 위에 배치될 수 있다. 상기 발광구조물(310)은 상기 제1 전극(321)과 상기 제2 전극(322)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322) 사이에 인가되는 전원에 의하여 상기 발광구조물(310)의 상기 활성층(312)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(321)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(322)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(322)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 제1 절연층(341)을 포함할 수 있다. 상기 제1 절연층(341)은 상기 발광구조물(310) 위에 배치될 수 있다. 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 제1 절연층(341)은 상기 활성층(312) 위에 배치될 수 있다. 상기 제1 절연층(341)은 상기 트랜지스터(330) 아래에 배치될 수 있다. 상기 제1 절연층(341)은 상기 발광구조물(310)과 상기 트랜지스터(330) 사이에 배치될 수 있다. 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313)과 상기 트랜지스터(330) 사이에 배치될 수 있다. 상기 제1 절연층(341)의 폭은 상기 제2 도전형 반도체층(313)의 폭에 비해 작게 제공될 수 있다.
실시 예에 의하면, 상기 게이트 전극(333)이 상기 제1 절연층(341) 위에 배치될 수 있다. 또한, 상기 게이트 전극(333)과 상기 제2 전극(322) 위에 제2 절연층(343)이 배치될 수 있다. 실시 예에 의하면, 상기 제2 절연층(343) 위에 상기 반도체층(331)이 배치될 수 있다. 상기 반도체층(331)과 상기 제2 절연층(343) 위에 제3 절연층(345)이 배치될 수 있다.
실시 예에 의하면, 상기 제2 전극(322)은 상기 드레인 전극(334)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)의 제1 영역이 상기 반도체층(331)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)의 제1 영역이 상기 반도체층(331) 위에 배치될 수 있다. 상기 드레인 전극(334)의 제2 영역이 상기 제2 전극(322)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)의 제2 영역이 상기 제2 전극(322) 위에 배치될 수 있다. 이에 따라, 상기 게이트 전극(333)에 인가되는 전원에 의하여 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(334)을 통하여 상기 제2 전극(322)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(333)의 제어에 의하여 상기 제1 전극(321)과 상기 제2 전극(322) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(310)에서의 발광 여부가 제어될 수 있게 된다.
상기 제1 절연층(341)은 상기 발광구조물(310)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(341)은 상기 활성층(312)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(341)은 상기 활성층(312)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(312)에서 생성된 빛이 상기 트랜지스터(330)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(341)은 절연물을 포함할 수 있다. 상기 제1 절연층(341)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(341)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(341)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(341)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(341)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(341)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(310)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(310)에서 생성된 빛이 상기 트랜지스터(330)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(341)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 제2 절연층(343)과 제3 절연층(345)을 포함할 수 있다. 상기 제2 절연층(343)은 상기 발광구조물(310)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 상기 제2 전극(322) 위에 배치될 수 있다. 상기 제3 절연층(345)은 상기 반도체층(331) 위에 배치될 수 있다. 상기 게이트 전극(333)은 상기 제2 절연층(343) 아래에 배치될 수 있다. 예로서, 상기 소스 전극(332)은 상기 제3 절연층(345) 위에 배치될 수 있으며, 상기 소스 전극(332)의 일단이 상기 제3 절연층(345)을 관통하여 상기 반도체층(331)에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(334)은 상기 제3 절연층(345) 위에 배치될 수 있으며, 상기 드레인 전극(334)의 일단이 상기 제3 절연층(345)을 관통하여 상기 반도체층(331)에 전기적으로 연결될 수 있다.
예로서, 상기 제2 절연층(343)과 상기 제3 절연층(345)은 절연물을 포함할 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 같은 물질로 제공될 수 있다. 또한, 상기 제2 절연층(343)과 상기 제3 절연층(345)은 서로 다른 물질로 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 기판(305)을 포함할 수 있다. 예로서 상기 기판(305)은 상기 발광구조물(310)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(305)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(305)에 제공된 요철 구조는 상기 발광구조물(310)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(312)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(305)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(330)의 제어를 통하여 상기 발광구조물(310)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(330)의 제어를 이용하여 상기 발광구조물(310)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(310)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(330)가 상기 발광구조물(310) 위에 배치되도록 함으로써, 상기 활성층(312)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(330)가 상기 활성층(312)의 측면에 배치된다면, 상기 트랜지스터(330)의 크기만큼 상기 활성층(312)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(330)가 상기 활성층(312) 위에 배치되도록 함으로써, 상기 활성층(312)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(310)에 생성되는 빛의 양은 상기 활성층(312)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(312)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 25에서는 하나의 발광구조물(310)과 하나의 트랜지스터(330)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 26 내지 도 33을 참조하여, 도 25에 도시된 반도체 소자의 제조방법을 순차적으로 설명하기로 한다. 도 26 내지 도 33은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 26 내지 도 33에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 D-D 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 26에 도시된 바와 같이, 기판(305) 위에 발광구조물(310)이 형성될 수 있다. 예로서, 상기 발광구조물(310)은 상기 기판(305) 위에 성장되어 형성될 수 있다. 상기 발광구조물(310)은 제1 도전형 반도체층(311), 활성층(312), 제2 도전형 반도체층(313)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(311)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(311)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(311)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(313)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(310)은 상기 활성층(312)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(312)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(310)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(310)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(310)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(312)은 상기 제1 도전형 반도체층(311)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(313)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(312)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(312)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(312)은 화합물 반도체로 구현될 수 있다. 상기 활성층(312)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)이 다중 우물 구조로 구현된 경우, 상기 활성층(312)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(311)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(311)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(311)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(311)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(311)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(313)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 예로서 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 (AlxGa1-x)yIn1-yP(0≤x≤1, 0≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(305)은 상기 발광구조물(310)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(305)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(305)에 제공된 요철 구조는 상기 발광구조물(310)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(312)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(305)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(310) 위에 제1 절연층(341)이 형성될 수 있다. 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 예로서, 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313) 상부 일측에 배치될 수 있다. 상기 제1 절연층(341)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(341)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(341)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(341)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(341)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(341)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(341)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(310)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(341)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
다음으로, 도 27에 도시된 바와 같이, 상기 발광구조물(310) 위에 제2 전극(322)이 형성될 수 있다. 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313) 위에 제공될 수 있다. 상기 제2 전극(322)의 일부 영역은 상기 제1 절연층(341) 위에 제공될 수 있다.
예로서, 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(322)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(322)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 28에 도시된 바와 같이, 상기 발광구조물(310)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(311)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(313)의 일부 영역과 상기 활성층(312)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(311)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(311)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(311)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 29에 도시된 바와 같이, 상기 제1 절연층(341) 위에 게이트 전극(333)이 형성될 수 있다. 상기 게이트 전극(333)은 상기 제1 절연층(341)의 상부 면 일부 영역 위에 제공될 수 있다.
이어서, 도 30에 도시된 바와 같이, 상기 게이트 전극(333)과 상기 제2 전극(322) 위에 제2 절연층(343)이 형성될 수 있다. 상기 제2 절연층(343)은 상기 발광구조물(310)의 위에 제공될 수 있다. 상기 제2 절연층(343)은 상기 발광구조물(310)의 측면에 제공될 수 있다. 이때, 상기 게이트 전극(333) 위에 배치된 상기 제2 절연층(243)에 제1 게이트 컨택홀(343a)이 제공될 수 있다. 상기 제1 게이트 컨택홀(343a)에 의하여 상기 게이트 전극(333)의 일부 영역이 상기 제2 절연층(343)으로부터 노출될 수 있다.
예로서, 상기 제2 절연층(343)은 절연물을 포함할 수 있다. 상기 제2 절연층(343)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(343)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
다음으로, 도 31에 도시된 바와 같이, 상기 제2 절연층(343) 위에 반도체층(331)이 형성될 수 있다. 상기 반도체층(331)은 상기 제2 절연층(343)의 상부 면 일부 영역에 배치될 수 있다. 상기 반도체층(331)은 상기 제2 절연층(343) 위에 배치되고 상기 제2 전극(322)과 소정 거리 이격되어 배치될 수 있다. 상기 반도체층(331)은 상기 게이트 전극(333) 위에 제공될 수 있다. 상기 반도체층(331)은 상기 게이트 전극(333)의 일부 영역과 수직 방향에서 중첩되어 배치될 수 있다.
상기 반도체층(331)은 예컨대 상기 발광구조물(310)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(331)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(331)을 구성하는 물질은 상기 발광구조물(310)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(310)이 형성된 뒤에 상기 반도체층(331)이 형성되어도 상기 발광구조물(310)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(310)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 32에 도시된 바와 같이, 상기 발광구조물(310)의 상부 면과 측면에 제3 절연층(345)이 형성될 수 있다. 상기 제3 절연층(345)은 제1 컨택홀(351), 제2 컨택홀(352), 제3 컨택홀(353), 제4 컨택홀(354)를 포함할 수 있다. 상기 제1 컨택홀(351)에 의하여 상기 반도체층(331)의 제1 영역이 노출될 수 있다. 상기 제2 컨택홀(352)에 의하여 상기 반도체층(331)의 제2 영역이 노출될 수 있다. 상기 제3 컨택홀(353)에 의하여 상기 제2 전극(322)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(354)에 의하여 상기 제1 도전형 반도체층(311)의 일부 영역이 노출될 수 있다. 이때, 상기 게이트 전극(333) 위에 배치된 상기 제3 절연층(245)에 제2 게이트 컨택홀(345a)이 제공될 수 있다. 상기 제2 게이트 컨택홀(345a)에 의하여 상기 게이트 전극(333)의 일부 영역이 상기 제3 절연층(345)으로부터 노출될 수 있다. 상기 제3 절연층(345)은 상기 제2 전극(322) 위에 배치될 수 있다. 상기 제3 절연층(345)은 상기 반도체층(331) 위에 배치될 수 있다. 상기 제3 절연층(345)은 상기 제2 절연층(343) 위에 배치될 수 있다.
예로서, 상기 제3 절연층(345)은 절연물을 포함할 수 있다. 상기 제3 절연층(345)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(345)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
이어서, 도 33에 도시된 바와 같이, 상기 제3 절연층(345) 위에 소스 전극(332), 드레인 전극(334), 제1 전극(321)이 형성될 수 있다. 상기 소스 전극(332)은 상기 제1 컨택홀(351)을 통하여 상기 반도체층(331)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)은 상기 제2 컨택홀(352)을 통하여 상기 반도체층(331)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제3 컨택홀(353)을 통하여 상기 제2 전극(322)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)에 의하여 상기 반도체층(331)의 제2 영역과 상기 제2 전극(322)이 전기적으로 연결될 수 있다.
상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역 위에 배치될 수 있다. 상기 소스 전극(332)은 상기 제3 절연층(345) 위에 배치될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역 위에 배치될 수 있다. 상기 드레인 전극(334)은 상기 제3 절연층(345) 위에 배치될 수 있다.
상기 게이트 전극(333)은 상기 반도체층(331) 아래에 배치될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)과 이격되어 배치될 수 있다. 상기 게이트 전극(333)의 상부 면이 상기 반도체층(331)의 하부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(333)과 상기 반도체층(331) 사이에 상기 제2 절연층(343)이 제공될 수 있다. 예로서, 상기 게이트 전극(333)과 상기 반도체층(331)은 상기 제2 절연층(343)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(333)에 인가되는 전압의 크기에 따라 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(333)에 상기 트랜지스터(330)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로 전류가 흐를 수 있게 된다. 상기 게이트 전극(333)에는 상기 제2 게이트 컨택홀(345a)을 통하여 외부로부터 전원이 전기적으로 연결될 수 있다. 한편, 실시 예에 의하면, 상기 소스 전극(332)과 상기 드레인 전극(334) 형성 시에, 상기 제2 게이트 컨택홀(345a)을 통하여 상기 게이트 전극(333)에 전기적으로 연결된 게이트 패드가 상기 제3 절연막(345) 위에 형성될 수도 있다.
또한, 실시 예에 따른 반도체 소자는, 도 33에 도시된 바와 같이, 제1 전극(321)과 제2 전극(322)을 포함할 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322)은 상기 발광구조물(310)에 전기적으로 연결될 수 있다. 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311) 위에 배치될 수 있다. 상기 제1 전극(321)은 상기 활성층(312)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 제2 전극(322)은 상기 활성층(312) 위에 배치될 수 있다. 상기 발광구조물(310)은 상기 제1 전극(321)과 상기 제2 전극(322)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322) 사이에 인가되는 전원에 의하여 상기 발광구조물(310)의 상기 활성층(312)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(321)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 소스 전극(332), 상기 게이트 전극(333), 상기 드레인 전극(334)은 상기 제1 전극(321)과 같은 물질로 형성될 수 있다. 또한, 상기 소스 전극(332), 상기 게이트 전극(333), 상기 드레인 전극(334)은 상기 제1 전극(321)과 서로 다른 물질로 형성될 수도 있다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 34는 본 발명의 실시 예에 따른 표시패널을 나타낸 도면이고, 도 35는 도 34에 도시된 반도체 소자의 등가 회로도이다.
실시 예에 따른 표시패널은, 도 34에 도시된 바와 같이, 기판(500), 제1 반도체 소자(510), 제2 반도체 소자(520)를 포함할 수 있다. 도 34 및 도 35에는 2 개의 반도체 소자가 적용된 경우를 도시하였으나, 실시 예에 따른 표시패널은 1 개의 반도체 소자만을 포함할 수도 있고, 또한 3 개 이상의 반도체 소자를 포함할 수도 있다.
상기 제1 반도체 소자(510)는 제1 발광소자(511)와 제1 트랜지스터(513)를 포함할 수 있다. 상기 제2 반도체 소자(520)는 제2 발광소자(521)와 제2 트랜지스터(523)를 포함할 수 있다. 예로서, 상기 제1 반도체 소자(510)와 상기 제2 반도체 소자(520)는 도 1 내지 도 33을 참조하여 설명된 반도체 소자 중에서 선택된 어느 하나일 수 있다. 상기 제1 발광소자(511)와 상기 제2 발광소자(521)는 동일 파장 대역의 빛을 제공할 수도 있으며, 또한 서로 다른 파장 대역의 빛을 제공할 수도 있다. 상기 기판(500)은 회로 기판일 수 있다. 상기 기판(500)을 통하여 상기 제1 발광소자(511) 및 상기 제2 발광소자(512)에 제어 신호가 제공될 수 있다.
실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다. 예로서, 실시 예에 의하면, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널을 제공할 수도 있다.
도 36은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예에 따른 표시장치는 도 36에 도시된 바와 같이, 이상에서 설명된 반도체 소자를 포함하는 표시패널(700)과 제어부(710)를 포함할 수 있다. 예로서, 상기 표시패널(700)은 도 34 및 도 35를 참조하여 설명된 표시패널일 수 있다. 상기 제어부(710)는 상기 표시패널(700)에 제공된 반도체 소자의 발광을 제어할 수 있다. 상기 제어부(710)는 상기 표시패널(700)에 제공된 반도체 소자의 발광소자 및 트랜지스터에 인가되는 전원을 제어함으로써 상기 표시패널(700)에서 원하는 영상을 제공할 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
실시 예에 따른 통신장치는 기판, 기판 위에 배치된 반도체 소자, 반도체 소자를 제어하는 제어부를 포함할 수 있다. 실시 에에 따른 반도체 소자는 기판 위에 배치될 수 있으며, 상기 기판을 통하여 상기 반도체 소자에 제어 신호가 공급될 수 있다. 상기 제어부는 상기 반도체 소자의 발광을 제어하고 변조하여 데이터를 전송할 수 있다. 상기 반도체 소자는 도 1 내지 도 33을 참조하여 설명된 반도체 소자 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 반도체 소자에서 발광되는 빛은 가시광선 대역의 파장을 가질 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
5, 105, 205, 305 기판
10, 110, 210, 310 발광구조물
11, 111, 211, 311 제1 도전형 반도체층
12, 112, 212, 312 활성층
13, 113, 213, 313 제2 도전형 반도체층
21, 121, 221, 321 제1 전극 22, 122, 222, 322 제2 전극
30, 230, 330 트랜지스터 31, 231, 331 반도체층
32, 232, 332 소스 전극 33, 233, 333 게이트 전극
34, 234, 334 드레인 전극 41, 141, 241, 341 제1 절연층
43, 143, 243, 343 제2 절연층 51, 151, 251, 351 제1 컨택홀
52, 152, 252, 352 제2 컨택홀 53, 153, 253, 353 제3 컨택홀
54, 154, 254, 354 제4 컨택홀 124 금속층
130 제1 트랜지스터 131 제1 반도체층
132 제1 소스 전극 133 제1 게이트 전극
134 제1 드레인 전극 155, 255 제5 컨택홀
156, 256 제6 컨택홀 157, 257 제7 컨택홀
160 제2 트랜지스터 161 제2 반도체층
162 제2 소스 전극 163 제2 게이트 전극
164 제2 드레인 전극 245 제3 절연층
258 제8 컨택홀 271 제1 본딩패드
273 제2 본딩패드 275 제3 본딩패드
345 재3 절연층
10, 110, 210, 310 발광구조물
11, 111, 211, 311 제1 도전형 반도체층
12, 112, 212, 312 활성층
13, 113, 213, 313 제2 도전형 반도체층
21, 121, 221, 321 제1 전극 22, 122, 222, 322 제2 전극
30, 230, 330 트랜지스터 31, 231, 331 반도체층
32, 232, 332 소스 전극 33, 233, 333 게이트 전극
34, 234, 334 드레인 전극 41, 141, 241, 341 제1 절연층
43, 143, 243, 343 제2 절연층 51, 151, 251, 351 제1 컨택홀
52, 152, 252, 352 제2 컨택홀 53, 153, 253, 353 제3 컨택홀
54, 154, 254, 354 제4 컨택홀 124 금속층
130 제1 트랜지스터 131 제1 반도체층
132 제1 소스 전극 133 제1 게이트 전극
134 제1 드레인 전극 155, 255 제5 컨택홀
156, 256 제6 컨택홀 157, 257 제7 컨택홀
160 제2 트랜지스터 161 제2 반도체층
162 제2 소스 전극 163 제2 게이트 전극
164 제2 드레인 전극 245 제3 절연층
258 제8 컨택홀 271 제1 본딩패드
273 제2 본딩패드 275 제3 본딩패드
345 재3 절연층
Claims (12)
- 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치된 활성층, 상기 활성층 상에 배치된 제2 도전형 반도체층을 포함하는 발광구조물;
상기 발광구조물 상에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터;
상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극;
상기 제2 도전형 반도체층 상에 배치된 제1 절연층; 및 제2 전극;을 포함하며,
상기 제2 전극은 상기 제2 도전형 반도체층과 상기 드레인 전극 사이에 배치되며,
상기 소스 전극은 상기 반도체층 상에 배치되며,
상기 게이트 전극은 상기 반도체층 아래에 배치되는, 반도체 소자. - 제1항에 있어서,
상기 제2 전극은 상기 제1 절연층 상에서 상기 드레인 전극과 전기적으로 연결된 반도체 소자. - 제1항에 있어서,
상기 반도체층은 상기 소스 전극과 전기적으로 연결된 제1 영역 및 상기 드레인 전극과 전기적으로 연결된 제2 영역을 포함하는 반도체 소자. - 제1항에 있어서,
상기 게이트 전극의 상면은 상기 반도체층의 하면으로부터 이격되어 배치되는, 반도체 소자. - 제1항에 있어서,
상기 게이트 전극은 상기 반도체층과 상기 제1 절연층 사이에 배치된, 반도체 소자. - 제5항에 있어서,
상기 제2 전극은 상기 제1 절연층의 상면의 일부를 덮는, 반도체 소자. - 제1항에 있어서,
상기 게이트 전극과 상기 반도체층 사이에 배치된 제2 절연층을 더 포함하는 반도체 소자. - 제7항에 있어서,
상기 제2 절연층은 상기 발광구조물의 측면에 접하고, 상기 제1 절연층에 접하는 반도체 소자. - 제1항에 있어서,
상기 드레인 전극은 상기 반도체층에 전기적으로 연결된 제3 영역 및 상기 제2 전극에 전기적으로 연결된 제4 영역을 포함하는 반도체 소자. - 제1항에 있어서,
상기 제1 절연층은 상기 활성층에서 방출된 빛을 반사시키는 반도체 소자. - 제1항에 있어서,
상기 제1 전극은 상기 제2 전극과 수직으로 중첩하지 않는 반도체 소자. - 제1항에 있어서,
상기 트랜지스터는 상기 활성층 상에 배치된 반도체 소자.
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| KR1020230045271A KR102665368B1 (ko) | 2016-03-30 | 2023-04-06 | 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160038240A KR102520536B1 (ko) | 2016-03-30 | 2016-03-30 | 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 |
| KR1020230045271A KR102665368B1 (ko) | 2016-03-30 | 2023-04-06 | 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 |
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Publications (2)
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